KR100480578B1 - 필드산화막위에소오스/드레인을형성시키는모스트랜지스터의제조방법 - Google Patents
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Abstract
필드산화막 위에 소오스/드레인을 형성시켜 메탈 확산에 의한 접합부의 누설전류를 억제할 수 있는 유사 SOI(Silicon On Insulator)기판 구조의 모스(MOS) 트랜지스터의 제조방법에 관해 개시한다. 이를 위해 본 발명은 반도체 기판에 트랜치 소자분리를 위한 필드산화막을 형성하는 단계와, 필드산화막에 의해 정의된 활성영역 위에 필드산화막 소정영역까지 확장되는 제1 실리콘층 패턴을 형성하는 단계와, 제1 실리콘층이 형성된 결과물에 열처리를 수행하여 제1 실리콘층을 재결정화시켜서 제2 실리콘층 패턴을 형성하는 단계와, 제2 실리콘층 패턴 위에 게이트 산화막을 형성하는 단계와, 게이트 산화막 위에 게이트 전극 및 게이트 스페이서를 형성하는 단계와, 게이트 전극 및 게이트 스페이서 양측면 하부의 제2 실리콘층 패턴에 소오스/드레인을 형성하는 단계를 포함하는 것을 특징으로 하는 필드산화막 위에 소오스/드레인을 형성시키는 트랜지스터의 제조방법을 제공한다. 여기 필드산화막은 로코스 소자분리 공정에 의해 형성해도 가능하다.
Description
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 더욱 상세하게는 유사(Pseudo) 에스. 오. 아이(SOI: Silicon On Insulator) 기판 구조를 갖는 모스 트랜지스터 및 그 제조방법에 관한 것이다.
최근, 반도체 소자의 고집적화에 필연적으로 수반되는 모스(MOS: Metal Oxide Semiconductor) 트랜지스터의 채널 길이가 기하급수적으로 축소되고 있다. 트랜지스터의 채널 길이가 축소됨에 따라 게이트(gate) 하부의 채널영역(channel)에는 핀치 쓰루(Pinch through) 및 숏 채널 효과(Short channel effect)가 발생하여 트랜지스터의 특성을 저하시키는 바, 이를 해결하기 위해 소오스 및 드레인 접합의 두께를 줄인 얕은 접합(Shallow Junction)을 갖는 모스 트랜지스터를 만드는 것이 매우 중요한 문제가 되고 있다. 얕은 접합을 갖는 모스 트랜지스터를 형성하는데 문제가 되는 것은, 하나의 접합부(junction)에 도전층인 메탈(metal)을 연결하는 과정에서 메탈이 확산되어 접합부에서 누설전류(leakage)를 유발하는 것이다. 이러한 문제는 에스. 오. 아이(SOI) 기판을 이용하여 모스 트랜지스터를 형성시키면 해결할 수 있다. 그런데, 얕은 접합(shallow junction) 측면에서 볼 때, SOI기판을 따로 쓰지 않고 소자분리 공정을 진행한 후, 선택적 에피택셜 성장(Selective Epitaxial Growth: SEG, 이하 SEG라 함) 또는 고상 에피택시(Solid Phase Epitaxy; SPE, 이하 SPE라 함)등의 방법을 이용하여 유사(Pseudo) 에스. 오. 아이(SOI: Silicon On Insulator) 기판을 만들면 모스 트랜지스터의 형성에 더욱 유리하다고 할 수 있다.
도 1 내지 도 5는 종래기술에 의한 유사 SOI 기판 구조를 갖는 모스 트랜지스터의 형성방법을 설명하기 위해 도시한 단면도들이다.
도 1을 참조하면, 반도체 기판(10)에 절연막을 침적한 후, 패터닝을 진행하여 절연막 패턴(30)을 만듦으로 반도체 기판(10)의 소정 영역을 노출시키는 홀(H)을 형성한다. 상기 홀은 후속공정에서 단결정 실리콘으로 채워져 반도체 기판(10)과 절연막 위에 형성되는 막과의 콘택(contact) 영역이 된다.
도 2를 참조하면, 상기 홀(H)에 의해 노출된 반도체 기판(10)의 실리콘 원자를 시드(seed)로 하여 SEG 방식으로 성장시켜 단결정 실리콘막을 절연막 패턴(30)을 덮도록 두껍게 형성한다. 이어서, 상기 단결정 실리콘막(50)에 화학기계적 연마(CMP: Chemical Mechanical Polishing) 공정을 상기 절연막 패턴(30)의 표면이 노출될 때까지 진행하여 단결정 실리콘막이 상기 홀(H)을 채우도록 한다.
도 3을 참조하면, 상기 단결정 실리콘막 위에 비정질 실리콘층(미도시)을 침적하고 패터닝을 진행한 후, 500∼600℃의 온도에서 열처리(Annealing)공정을 진행하여 비정질 실리콘층을 재결정화 시킴으로써 상기 홀(H)을 매립하면서 절연막 패턴(30)의 소정영역을 덮는 SPE 방법에 의한 단결정 실리콘층(70)을 형성한다.
도 4를 참조하면, 상기 SPE 방법에 의한 단결정 실리콘층(70)을 시드(seed)로 SEG 방식으로 재성장시켜 패터닝을 진행함으로써 반도체 기판(10)과 연결된 단결정 실리콘 패턴(90)을 형성한다.
도 5를 참조하면, 상기 단결정 실리콘 패턴(90) 위에 통상의 방법에 의한 트랜지스터 형성공정을 진행하여 모스 트랜지스터(95)를 형성하였을 때의 단면도이다.
그러나, 상술한 종래기술에서 유사 SOI기판을 만들기 위해 단결정 실리콘의 성장시키는 방법(SEG)은 공정이 복잡하고 어려우며 비용이 많이 소요되는 제조상의 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 실리콘 단결정의 성장없이 비정질 실리콘을 적층한 후 열처리하는 방법(SPE)만으로 유사 SOI 기판을 만들어 필드산화막 위에 소오스/드레인을 형성시키는 모스(MOS) 트랜지스터의 제조방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은 제1 실시예에서, 반도체 기판에 트랜치 소자분리를 위한 필드산화막을 형성하는 단계와, 상기 필드산화막에 의해 정의된 활성영역 위에 필드산화막의 소정영역까지 확장되는 제1 실리콘층 패턴을 형성하는 단계와, 상기 제1 실리콘층이 형성된 결과물에 열처리를 수행하여 제1 실리콘층을 재결정화시켜서 제2 실리콘층 패턴을 형성하는 단계와, 상기 제2 실리콘층 패턴 위에 게이트 산화막을 형성하는 단계와, 상기 게이트 산화막 위에 게이트 전극 및 게이트 스페이서를 형성하는 단계와, 상기 게이트 전극 및 게이트 스페이서 양측면 하부의 제2 실리콘층 패턴에 소오스/드레인을 형성하는 단계를 포함하는 것을 특징으로 하는 필드산화막 위에 소오스/드레인을 형성시키는 모스(MOS) 트랜지스터의 제조방법을 제공한다.
본 발명의 바람직한 실시예에 의하면, 상기 게이트 전극 및 게이트 스페이서의 폭은 상기 활성영역의 폭보다 크게 형성되는 것이 적합하고, 상기 소오스/드레인은 상기 필드산화막 위에 있는 제2 실리콘층 패턴에 형성되는 것이 적합하다.
바람직하게는, 상기 제1 실리콘층 패턴은 비정질 실리콘을 이용하여 형성하는 것이 적합하고, 상기 비정질 실리콘으로 이루어진 제1 실리콘층 패턴을 재결정화시켜서 제2 실리콘층 패턴으로 만드는 열처리 단계에서 재결정화를 위한 시드(seed)로 활성영역에 있는 실리콘 원자를 이용하는 것이 적합하다.
한편, 상기 트랜치 소자분리에 의한 필드산화막을 형성하는 단계 후에, 반도체 기판 표면을 평탄화시키는 단계를 화학기계적 연마 등의 방법으로 더 수행하는 것이 바람직하다.
상기 기술적 과제를 달성하기 위하여 본 발명은 제2 실시예에서, 반도체 기판에 로코스(LOCOS) 소자분리를 위한 필드산화막을 형성하는 단계와, 상기 필드산화막에 의해 정의된 활성영역 위에 필드산화막의 소정영역까지 확장되는 제1 실리콘층 패턴을 형성하는 단계와, 상기 제1 실리콘층이 형성된 결과물에 열처리를 수행하여 제1 실리콘층을 재결정화시켜서 제2 실리콘층 패턴을 형성하는 단계와, 상기 제2 실리콘층 패턴 위에 게이트 산화막을 형성하는 단계와, 상기 게이트 산화막 위에 게이트 전극 및 게이트 스페이서를 형성하는 단계와, 상기 게이트 전극 및 게이트 스페이서 양측면 하부의 제2 실리콘층 패턴에 소오스/드레인을 형성하는 단계를 포함하는 것을 특징으로 하는 필드산화막 위에 소오스/드레인을 형성시키는 모스(MOS) 트랜지스터의 제조방법을 제공한다.
본 발명의 바람직한 실시예에 의하면, 상기 게이트 전극 및 게이트 스페이서의 폭은 상기 활성영역의 폭보다 크게 형성되는 것이 적합하고, 상기 소오스/드레인은 상기 필드산화막 위에 있는 제2 실리콘층 패턴에 형성되는 것이 적합하다.
바람직하게는, 상기 제1 실리콘층 패턴은 비정질 실리콘을 이용하여 형성하는 것이 적합하고, 상기 비정질실리콘으로 이루어진 제1 실리콘층 패턴을 재결정화시켜서 제2 실리콘층 패턴으로 만드는 열처리 단계에서 재결정화를 위한 시드(seed)로 활성영역에 있는 실리콘 원자를 이용하는 것이 적합하다.
한편, 상기 로코스(LOCOS) 소자분리에 의한 필드산화막을 형성하는 단계 후에, 반도체 기판 표면을 평탄화시키는 단계를 화학기계적 연마 등의 방법으로 더 수행하는 것이 바람직하다.
본 발명에 따르면, 실리콘을 재성장시키는 SEG 공정을 사용하지 않고 유사 SOI기판 구조를 만들고 필드산화막 위에 소오스/드레인이 위치하는 모스 트랜지스터를 형성함으로써, 제조비용을 절감할 수 있고, 복잡한 공정 단계를 단순화시키며, 모스 트랜지스터의 얕은 접합에서 발생하는 메탈에 의한 누설전류(Leakage)를 억제할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
당 명세서에서 말하는 트랜지스터의 구조는 일반적인 의미로 사용하고 있으며 도면에 도시된 것과 같은 특정 구조를 한정하는 것이 아니다. 따라서, 아래의 바람직한 실시예에서 기재한 내용은 예시적인 것이며 한정하는 의미가 아니다.
제1 실시예
도 6 내지 도 10은 본 발명의 제1 실시예에 의한 필드산화막 위에 소오스/드레인을 형성시키는 모스(MOS) 트랜지스터의 제조방법을 설명하기 위해 도시한 단면도들이다.
도 6을 참조하면, 반도체 기판(100)에 트랜치(Trench) 형성을 위한 마스크 패턴(도시 않됨)을 형성하고, 식각을 진행하여 반도체 기판(100)의 일부를 식각하여 트랜치(101)를 형성한다.
도 7을 참조하면, 상기 트랜치가 형성된 반도체 기판(100)에 필드산화막(104)을 형성한다. 이어서 트랜치(101)의 내부에 열산화에 의한 버퍼용 산화막(buffer oxide layer)을 형성하고, 화학기상증착(CVD: Chemical Vapor Deposition)에 의한 산화막을 트랜치를 충분히 매립하도록 적층한다. 이어서, 상기 CVD 산화막이 형성된 반도체 기판을 화학기계적 연마(CMP: Chemical Mechanical Polishing) 공정 등을 이용하여 평탄화시킨다.
도 8을 참조하면, 상기 필드산화막(104)이 형성된 결과물에 비정질 실리콘으로 이루어진 제1 실리콘막(도시 않됨)을 형성하고 사진 및 식각을 통한 패터닝을 진행하여 제1 실리콘층 패턴(106)을 형성한다.
도 9를 참조하면, 상기 제1 실리콘층 패턴(106)이 형성된 반도체 기판에 500∼600℃의 열처리(Annealing) 공정을 진행하여 활성영역에 있는 실리콘 원자를 시드(Seed)로 제1 실리콘층 패턴의 비정질 실리콘을 단결정화시켜 제2 실리콘층 패턴(108)을 형성한다. 이어서, 열산화 공정(thermal oxidation)을 진행하여 상기 제2 실리콘층 패턴(108) 위에 트랜지스터의 게이트 산화막(110)을 형성한다.
도 10을 참조하면, 상기 게이트 산화막(110)이 형성된 반도체에 폴리실리콘과 같은 도전층을 적층하고 패터닝을 진행하여 게이트 전극(112)을 형성한다. 계속해서, 게이트 전극(112)이 형성된 반도체 기판에 게이트 스페이서용 절연막을 증착하고, 이방성 식각을 진행하여 게이트 전극(112)의 양측벽에 게이트 스페이서(114)를 형성한다. 마지막으로, 상기 게이트 전극(112) 및 게이트 스페이서(114)를 이온주입 마스크로 이온주입 공정을 진행하여 상기 게이트 전극(112) 및 게이트 스페이서(114)의 양측 하부에 있는 제2 실리콘층 패턴(108)에 소오스/드레인 영역을 형성함으로써 본 발명의 제1 실시예에 의한 필드산화막 위에 소오스/드레인을 형성시키는 모스(MOS) 트랜지스터의 제조공정을 완료한다.
여기서, 활성영역의 폭(A)은 게이트 전극(112)과 게이트 스페이서(114)를 합한 폭(B)보다 작기 때문에 상기 이온주입에 의해 형성되는 소오스/드레인 영역은 필드산화막(104) 위에 있는 제2 실리콘층 패턴(108)에 형성되게 된다. 따라서, 후속공정으로 메탈을 연결하는 과정에서 메탈의 확산이 발생하더라도 필드산화막(104)이 이를 차단하는 역할을 수행하여 접합부의 누설전류(junction leakage)의 발생을 억제할 수 있다.
제2 실시예
도 11 내지 도 15는 본 발명의 제2 실시예에 의한 필드산화막 위에 소오스/드레인을 형성시키는 모스(MOS) 트랜지스터의 제조방법을 설명하기 위해 도시한 단면도들이다.
본 발명의 제2 실시예에서 설명되는 필드산화막 위에 소오스/드레인을 형성시키는 모스(MOS) 트랜지스터의 제조방법은 제1 실시예에서 설명된 필드산화막 위에 소오스/드레인을 형성시키는 모스(MOS) 트랜지스터의 제조방법과 소자분리 공정을 제외하고는 모두 동일하다. 즉, 제1 실시예에서는 필드산화막을 트랜치(Trench) 소자분리 방법에 의해 구성하였지만, 제2 실시예에서는 이를 로코스(LOCOS) 소자분리 공정을 통하여 필드산화막을 형성한다. 그 후에 진행되는 공정은 모두 동일하기 때문에 중복을 피하여 설명을 생략한다. 그리고, 제2 실시예에서 설명되는 모든 참조부호는 제1 실시예와 대응되도록 구성하여 이해를 돕도록 하였다.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함이 명백하다.
따라서, 상술한 본 발명에 따르면, 실리콘을 재성장시키는 SEG 공정을 이용하지 않고 비정질 실리콘을 열처리하여 단결정 실리콘층을 형성하는 SPE 방법만으로 유사 SOI기판 구조를 만들고 필드산화막 위에 소오스/드레인이 위치하는 모스 트랜지스터를 형성함으로써, 첫째, 제조비용을 절감할 수 있고, 둘째, 복잡한 공정 단계를 단순화시키며, 셋째, 모스 트랜지스터의 얕은 접합에서 발생하는 메탈에 의한 누설전류(Leakage)를 억제할 수 있다.
도 1 내지 도 5는 종래기술에 의한 유사 SOI 기판 구조를 갖는 모스 트랜지스터의 형성방법을 설명하기 위해 도시한 단면도들이다.
도 6 내지 도 10은 본 발명의 제1 실시예에 의한 필드산화막 위에 소오스/드레인을 형성시키는 모스(MOS) 트랜지스터의 제조방법을 설명하기 위해 도시한 단면도들이다.
도 11 내지 도 15는 본 발명의 제2 실시예에 의한 필드산화막 위에 소오스/드레인을 형성시키는 모스(MOS) 트랜지스터의 제조방법을 설명하기 위해 도시한 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
100: 반도체 기판, 101: 트랜치(trench),
102: 활성영역, 104: 필드산화막,
106: 제1 실리콘층 패턴, 108: 제2 실리콘층 패턴,
110: 게이트 산화막, 112: 게이트 전극,
114: 게이트 스페이서.
Claims (12)
- 반도체 기판에 트랜치 소자분리를 위한 필드산화막을 형성하는 단계;상기 필드산화막에 의해 정의된 활성영역 위에 필드산화막의 소정영역까지 확장되는 비정질 실리콘 재질의 제1 실리콘층 패턴을 형성하는 단계;상기 제1 실리콘층이 형성된 결과물에 열처리를 수행하여 제1 실리콘층을 재결정화시켜서 제2 실리콘층 패턴을 형성하는 단계;상기 제2 실리콘층 패턴 위에 게이트 산화막을 형성하는 단계;상기 게이트 산화막 위에 게이트 전극 및 게이트 스페이서를 형성하는 단계; 및상기 게이트 전극 및 게이트 스페이서 양측면 하부의 제2 실리콘층 패턴에 소오스/드레인을 형성하는 단계를 포함하는 것을 특징으로 하는 필드산화막 위에 소오스/드레인을 형성시키는 모스(MOS) 트랜지스터의 제조방법.
- 제 1항에 있어서,상기 게이트 전극 및 게이트 스페이서의 폭은 상기 활성영역의 폭보다 크게 형성되는 것을 특징으로 하는 필드산화막 위에 소오스/드레인을 형성시키는 모스(MOS) 트랜지스터의 제조방법.
- 제 1항에 있어서,상기 소오스/드레인은 상기 필드산화막 위에 있는 제2 실리콘층 패턴에 형성되는 것을 특징으로 하는 필드산화막 위에 소오스/드레인을 형성시키는 모스(MOS) 트랜지스터의 제조방법.
- 제 1항에 있어서,상기 제1 실리콘층 패턴을 재결정화시켜서 제2 실리콘층 패턴으로 만드는 열처리 단계에서 재결정화를 위한 시드(seed)로 활성영역에 있는 실리콘 원자를 이용하는 것을 특징으로 하는 필드산화막 위에 소오스/드레인을 형성시키는 모스(MOS) 트랜지스터의 제조방법.
- 제 1항에 있어서,상기 트랜치 소자분리에 의한 필드산화막을 형성하는 단계 후에, 반도체 기판 표면을 평탄화시키는 단계를 더 수행하는 것을 특징으로 하는 필드산화막 위에 소오스/드레인을 형성시키는 모스(MOS) 트랜지스터의 제조방법.
- 제 5항에 있어서,상기 반도체 기판을 평탄화시키는 단계는 화학기계적 연마(CMP)를 이용하여 수행하는 것을 특징으로 하는 필드산화막 위에 소오스/드레인을 형성시키는 모스(MOS) 트랜지스터의 제조방법.
- 반도체 기판에 로코스(LOCOS) 소자분리를 위한 필드산화막을 형성하는 단계;상기 필드산화막에 의해 정의된 활성영역 위에 필드산화막의 소정영역까지 확장되는 비정질 실리콘 재질의 제1 실리콘층 패턴을 형성하는 단계;상기 제1 실리콘층이 형성된 결과물에 열처리를 수행하여 제1 실리콘층을 재결정화시켜서 제2 실리콘층 패턴을 형성하는 단계;상기 제2 실리콘층 패턴 위에 게이트 산화막을 형성하는 단계;상기 게이트 산화막 위에 게이트 전극 및 게이트 스페이서를 형성하는 단계; 및상기 게이트 전극 및 게이트 스페이서 양측면 하부의 제2 실리콘층 패턴에 소오스/드레인을 형성하는 단계를 포함하는 것을 특징으로 하는 필드산화막 위에 소오스/드레인을 형성시키는 모스(MOS) 트랜지스터의 제조방법.
- 제 7항에 있어서,상기 게이트 전극 및 게이트 스페이서의 폭은 상기 활성영역의 폭보다 크게 형성되는 것을 특징으로 하는 필드산화막 위에 소오스/드레인을 형성시키는 모스(MOS) 트랜지스터의 제조방법.
- 제 7항에 있어서,상기 소오스/드레인은 상기 필드산화막 위에 있는 제2 실리콘층 패턴에 형성되는 것을 특징으로 하는 필드산화막 위에 소오스/드레인을 형성시키는 모스(MOS) 트랜지스터의 제조방법.
- 제 7항에 있어서,상기 제1 실리콘층 패턴을 재결정화시켜서 제2 실리콘층 패턴으로 만드는 열처리 단계에서 재결정화를 위한 시드(seed)로 활성영역에 있는 실리콘 원자를 이용하는 것을 특징으로 하는 필드산화막 위에 소오스/드레인을 형성시키는 모스(MOS) 트랜지스터의 제조방법.
- 제 7항에 있어서,상기 로코스(LOCOS) 소자분리에 의한 필드산화막을 형성하는 단계 후에, 반도체 기판 표면을 평탄화시키는 단계를 더 수행하는 것을 특징으로 하는 필드산화막 위에 소오스/드레인을 형성시키는 모스(MOS) 트랜지스터의 제조방법.
- 제 11항에 있어서,상기 반도체 기판을 평탄화시키는 단계는 화학기계적 연마(CMP)를 이용하여 수행하는 것을 특징으로 하는 필드산화막 위에 소오스/드레인을 형성시키는 모스(MOS) 트랜지스터의 제조방법.
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