JP2973479B2 - 薄膜トランジスタ装置 - Google Patents
薄膜トランジスタ装置Info
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- JP2973479B2 JP2973479B2 JP2165106A JP16510690A JP2973479B2 JP 2973479 B2 JP2973479 B2 JP 2973479B2 JP 2165106 A JP2165106 A JP 2165106A JP 16510690 A JP16510690 A JP 16510690A JP 2973479 B2 JP2973479 B2 JP 2973479B2
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- Japan
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- thin film
- channel
- film transistor
- fet
- gate electrode
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は薄膜トランジスタ装置特にｐチャンネル型MO
S−FET（電界効果トランジスタ）とｎチャンネル型MOS
−FETによるいわゆるＣ−MOS等を有する薄膜トランジス
タ装置に係わる。
S−FET（電界効果トランジスタ）とｎチャンネル型MOS
−FETによるいわゆるＣ−MOS等を有する薄膜トランジス
タ装置に係わる。
本発明は、SiO2を主成分とする絶縁基体上に、薄膜半
導体と、上記薄膜半導体上にSiO2を主成分とする絶縁層
と、絶縁層上に、それぞれゲート電極とを有するｐチャ
ンネル型薄膜トランジスタとｎチャンネル型薄膜トラン
ジスタとを形成した薄膜トランジスタ装置において、互
いにゲート電極長を異にし、ｐチャンネル型FETのゲー
ト電極長がｎチャンネル型FETのゲート電極長より小に
設定して両FETの有効チャンネル長がほぼ等しくなるよ
うにする。
導体と、上記薄膜半導体上にSiO2を主成分とする絶縁層
と、絶縁層上に、それぞれゲート電極とを有するｐチャ
ンネル型薄膜トランジスタとｎチャンネル型薄膜トラン
ジスタとを形成した薄膜トランジスタ装置において、互
いにゲート電極長を異にし、ｐチャンネル型FETのゲー
ト電極長がｎチャンネル型FETのゲート電極長より小に
設定して両FETの有効チャンネル長がほぼ等しくなるよ
うにする。
チャンネル長が短い絶縁ゲート型電界効果トランジス
タMOS−FETを得る場合、通常ゲート電極をマスクとして
その両側に不純物のイオン注入及びアニール処理を行っ
てソース及びドレイン領域の形成が行われる。
タMOS−FETを得る場合、通常ゲート電極をマスクとして
その両側に不純物のイオン注入及びアニール処理を行っ
てソース及びドレイン領域の形成が行われる。
そして共通の半導体基体にｐチャンネル型MOS−FETと
ｎチャンネル型MOS−FETとの相補型MOS−FETすなわちＣ
−MOSを形成する場合、半導体基体がシリコン（Si）ウ
ェハである場合は、そのｎチャンネル型MOS−FETのソー
ス及びドレインを形成するｎ型の不純物例えばAsよりも
ｐチャンネル型MOS−FETのソース及びドレインを構成す
るｐチャンネル型FETの不純物例えばＢ、BFnの方がその
拡散定数が大きくなってサイドディフュージョン量すな
わちゲート電極下に入り込む量が大となることから、両
ｐチャンネルMOS−FET及びｎチャンネルMOS−FETについ
て、そのソース及びドレインを形成するに当ってのマス
クとなるゲート電極長を同等にすると、ｎチャンネル及
びｐチャンネルの両チャンネル長LNCH及びLPCHは、LNCH
＞LPCHとなる。このためサイドディフュージョンを小さ
くするようなプロセスとする方法が採られるが、実際に
その制御は難しい。したがって、一般には、ｐチャンネ
ル及びｎチャンネルの各チャンネル長LPCh及びLNChをL
Pch＞LNChとして、サイドディフュージョンの差の補償
を行って結果的に両チャンネル型MOS−FETの実効的チャ
ンネル長LNCH及びLPCHの均一化をはかっている。
ｎチャンネル型MOS−FETとの相補型MOS−FETすなわちＣ
−MOSを形成する場合、半導体基体がシリコン（Si）ウ
ェハである場合は、そのｎチャンネル型MOS−FETのソー
ス及びドレインを形成するｎ型の不純物例えばAsよりも
ｐチャンネル型MOS−FETのソース及びドレインを構成す
るｐチャンネル型FETの不純物例えばＢ、BFnの方がその
拡散定数が大きくなってサイドディフュージョン量すな
わちゲート電極下に入り込む量が大となることから、両
ｐチャンネルMOS−FET及びｎチャンネルMOS−FETについ
て、そのソース及びドレインを形成するに当ってのマス
クとなるゲート電極長を同等にすると、ｎチャンネル及
びｐチャンネルの両チャンネル長LNCH及びLPCHは、LNCH
＞LPCHとなる。このためサイドディフュージョンを小さ
くするようなプロセスとする方法が採られるが、実際に
その制御は難しい。したがって、一般には、ｐチャンネ
ル及びｎチャンネルの各チャンネル長LPCh及びLNChをL
Pch＞LNChとして、サイドディフュージョンの差の補償
を行って結果的に両チャンネル型MOS−FETの実効的チャ
ンネル長LNCH及びLPCHの均一化をはかっている。
ところが、薄膜トランジスタにおけるＣ−MOSを得る
場合において、このようなゲート長関係に選定するとき
両ｎチャンネルFET及びｐチャンネルFETに関して同一の
チャンネル長を得ることができない。
場合において、このようなゲート長関係に選定するとき
両ｎチャンネルFET及びｐチャンネルFETに関して同一の
チャンネル長を得ることができない。
本発明においては、SiO2を主成分とする絶縁基体上
に、薄膜半導体と、この薄膜半導体上にSiO2を主成分と
する絶縁層と、この絶縁層上に、それぞれゲート電極と
を有するｐチャンネル型薄膜トランジスタとｎチャンネ
ル型薄膜トランジスタとを形成した薄膜トランジスタ装
置において、両チャンネル長の均一化をはかる。
に、薄膜半導体と、この薄膜半導体上にSiO2を主成分と
する絶縁層と、この絶縁層上に、それぞれゲート電極と
を有するｐチャンネル型薄膜トランジスタとｎチャンネ
ル型薄膜トランジスタとを形成した薄膜トランジスタ装
置において、両チャンネル長の均一化をはかる。
すなわち本発明においては、例えば石英（SiO2）基板
上に形成した薄膜半導体に対してゲート絶縁層としての
SiO2を介してゲート電極例えば不純物のドープされた多
結晶シリコン構成を採る場合、すなわちチャンネル形成
部の薄膜半導体がSiO2によって挟み込まれた態様を採る
とき、そのサイドデュフュージョンが先に述べた通常の
シリコン半導体基板における場合とは異なる性状を示す
ことを究明し、これに基づいてｐチャンネル及びｎチャ
ンネルに関して同一のチャンネル長を得ることができる
ようにする。すなわち、本発明においてはｎ型の不純物
の例えば砒素Asは、ｐ型の不純物のボロンＢに比してSi
O2に対する偏析係数が小さいことによって、このSiO2に
よって挾み込まれた薄膜半導体においては、Siウェハに
よる場合とは異なる性状を示すことを究明し、これに基
づいてチャンネル長の均一化をはかる。
上に形成した薄膜半導体に対してゲート絶縁層としての
SiO2を介してゲート電極例えば不純物のドープされた多
結晶シリコン構成を採る場合、すなわちチャンネル形成
部の薄膜半導体がSiO2によって挟み込まれた態様を採る
とき、そのサイドデュフュージョンが先に述べた通常の
シリコン半導体基板における場合とは異なる性状を示す
ことを究明し、これに基づいてｐチャンネル及びｎチャ
ンネルに関して同一のチャンネル長を得ることができる
ようにする。すなわち、本発明においてはｎ型の不純物
の例えば砒素Asは、ｐ型の不純物のボロンＢに比してSi
O2に対する偏析係数が小さいことによって、このSiO2に
よって挾み込まれた薄膜半導体においては、Siウェハに
よる場合とは異なる性状を示すことを究明し、これに基
づいてチャンネル長の均一化をはかる。
つまり、本発明においては、第１図にその一例の略線
的断面図を示すように、共通の基体（１）上に形成され
た薄膜半導体（２）にｐチャンネル型電界効果トランジ
スタFETPとｎチャンネル型電界効果トランジスタFETNと
が形成されてなる薄膜トランジスタ装置において、その
ｐチャンネルのFETPのゲート電極GPのゲート電極長LGP
がｎチャンネルFETNのゲート電極GNのゲート電極長LGN
より小に選定する。そしてｐチャンネルのFETPおよびｎ
チャンネルのFETNの各ソース領域及びドレイン領域（3S
P）及び（3DP），（3SN）及び（3DN）を、それぞれその
ゲート電極GP及びGNをマスクとしてＰ型の不純物の例え
ばＢとｎ型の不純物例えばAsを導入して互いにほぼ等し
いチャンネル長 とする。
的断面図を示すように、共通の基体（１）上に形成され
た薄膜半導体（２）にｐチャンネル型電界効果トランジ
スタFETPとｎチャンネル型電界効果トランジスタFETNと
が形成されてなる薄膜トランジスタ装置において、その
ｐチャンネルのFETPのゲート電極GPのゲート電極長LGP
がｎチャンネルFETNのゲート電極GNのゲート電極長LGN
より小に選定する。そしてｐチャンネルのFETPおよびｎ
チャンネルのFETNの各ソース領域及びドレイン領域（3S
P）及び（3DP），（3SN）及び（3DN）を、それぞれその
ゲート電極GP及びGNをマスクとしてＰ型の不純物の例え
ばＢとｎ型の不純物例えばAsを導入して互いにほぼ等し
いチャンネル長 とする。
上述の本発明構成によれば、それぞれｐチャンネルFE
TとｎチャンネルFETのゲート長をLGP＜LGNとしたことに
よってその偏析係数の差に基づく不純物の入り込み量の
差を補償することができて結果的に実効的チャンネル長
LPCHとLNCHがほぼ等しい例えばＣ−MOS、すなわちコン
プリメンタル型FET等を有する薄膜トランジスタ装置を
構成することができる。
TとｎチャンネルFETのゲート長をLGP＜LGNとしたことに
よってその偏析係数の差に基づく不純物の入り込み量の
差を補償することができて結果的に実効的チャンネル長
LPCHとLNCHがほぼ等しい例えばＣ−MOS、すなわちコン
プリメンタル型FET等を有する薄膜トランジスタ装置を
構成することができる。
本発明による薄膜トランジスタの一実施例を説明す
る。まず、第２図Ａに示すように、共通の基体（１）例
えば石英SiO2基板上に、先ず例えば400Åの厚さに多結
晶シリコンをCVD（化学的気相成長法）によって形成す
る。この多結晶シリコンに対して全面的にSiイオンの打
ち込みを行って非晶質薄膜半導体を形成する。これを例
えば620℃10時間あるいは600℃30時間のアニール処理を
施して多結晶化を行ってシリコン薄膜半導体（２）の形
成する。そしてこの薄膜半導体（２）上に例えばその表
面熱酸化あるいはCVD法等によってSiO2のゲート絶縁層
（４）を形成し、これの上に不純物が高濃度をもってド
ープされて低比抵抗化された多結晶シリコン層によるゲ
ート電極層（５）を形成する。
る。まず、第２図Ａに示すように、共通の基体（１）例
えば石英SiO2基板上に、先ず例えば400Åの厚さに多結
晶シリコンをCVD（化学的気相成長法）によって形成す
る。この多結晶シリコンに対して全面的にSiイオンの打
ち込みを行って非晶質薄膜半導体を形成する。これを例
えば620℃10時間あるいは600℃30時間のアニール処理を
施して多結晶化を行ってシリコン薄膜半導体（２）の形
成する。そしてこの薄膜半導体（２）上に例えばその表
面熱酸化あるいはCVD法等によってSiO2のゲート絶縁層
（４）を形成し、これの上に不純物が高濃度をもってド
ープされて低比抵抗化された多結晶シリコン層によるゲ
ート電極層（５）を形成する。
その後第２図Ｂに示すように、この多結晶シリコン層
及びこれの下のゲート絶縁層をフォトリソグラフィによ
るエッチングによってパターン化してｐチャンネルFET
及びｎチャンネルFETの各ゲート電極GP及びGNを形成す
る。この場合、そのゲート部の長さLGP及びLGNはそれぞ
れLGP＜LGNに選定する。その後、一方のFETの形成部、
例えばｐチャンネルFETの形成部をイオン注入のマスク
例えばフォトレジスト（６）によって覆って、他方のFE
Tの形成部に、ゲート電極LGNをマスクにその両側に不純
物Asをイオン注入する。次に、図示しないがｐチャンネ
ルFET形成部上のフォトレジストを除去して、ｎチャン
ネルFET形成部上をフォトレジストによって覆い、ｐチ
ャンネルFETPのゲート電極GPの両側にそのゲート電極GP
をマスクとして不純物Ｂ、BFnのイオン注入を行う。
及びこれの下のゲート絶縁層をフォトリソグラフィによ
るエッチングによってパターン化してｐチャンネルFET
及びｎチャンネルFETの各ゲート電極GP及びGNを形成す
る。この場合、そのゲート部の長さLGP及びLGNはそれぞ
れLGP＜LGNに選定する。その後、一方のFETの形成部、
例えばｐチャンネルFETの形成部をイオン注入のマスク
例えばフォトレジスト（６）によって覆って、他方のFE
Tの形成部に、ゲート電極LGNをマスクにその両側に不純
物Asをイオン注入する。次に、図示しないがｐチャンネ
ルFET形成部上のフォトレジストを除去して、ｎチャン
ネルFET形成部上をフォトレジストによって覆い、ｐチ
ャンネルFETPのゲート電極GPの両側にそのゲート電極GP
をマスクとして不純物Ｂ、BFnのイオン注入を行う。
その後、例えば900〜1000℃のアニール処理を施して
各不純物の活性化処理を施す、このとき、各不純物Ｂ及
びAsはそれぞれゲート電極GP及びGNの形成部下に拡散い
わゆるサイドディフュージョンによって入り込むが、こ
のサイドデュフュージョン量すなわち各ゲート部下の入
り込み量はそれぞれ相違する。本発明において予めごの
入り込み量の相違を勘案してゲート電極GP及びGNのゲー
ト長LGP及びLGNをLGP＜LGNに選定しておくものであり、
このようにして最終的に第１図に示すようにソース及び
ドレイン間の間隔すなわち実効的チャンネル長LPCH及び
LNCHがほぼ等しくなるように選定される。すなわち、第
３図に、曲線（31）及び（32）にそれぞれＢとAsとの10
00℃での拡散時間（アニール時間）に対する拡散長の相
違を示すように、アニール時間に応じてｐ型不純物とｎ
型不純物の拡散長に生じる差を、ゲート長LGP及びLGNの
差によって補償する。
各不純物の活性化処理を施す、このとき、各不純物Ｂ及
びAsはそれぞれゲート電極GP及びGNの形成部下に拡散い
わゆるサイドディフュージョンによって入り込むが、こ
のサイドデュフュージョン量すなわち各ゲート部下の入
り込み量はそれぞれ相違する。本発明において予めごの
入り込み量の相違を勘案してゲート電極GP及びGNのゲー
ト長LGP及びLGNをLGP＜LGNに選定しておくものであり、
このようにして最終的に第１図に示すようにソース及び
ドレイン間の間隔すなわち実効的チャンネル長LPCH及び
LNCHがほぼ等しくなるように選定される。すなわち、第
３図に、曲線（31）及び（32）にそれぞれＢとAsとの10
00℃での拡散時間（アニール時間）に対する拡散長の相
違を示すように、アニール時間に応じてｐ型不純物とｎ
型不純物の拡散長に生じる差を、ゲート長LGP及びLGNの
差によって補償する。
上述したように本発明によれば通常のSiウェハにおけ
るとは異なる性状を示すSi薄膜トランジスタにおいてそ
のｐチャンネルFETとｎチャンネルFETを共通のほぼ等し
いチャンネル長をもって形成することができることか
ら、特に短チャンネル長例えば５μｍ以下のチャンネル
長のＣ−MOS型の薄膜トランジスタ装置に適用してその
相補特性を確実に得ることができる。
るとは異なる性状を示すSi薄膜トランジスタにおいてそ
のｐチャンネルFETとｎチャンネルFETを共通のほぼ等し
いチャンネル長をもって形成することができることか
ら、特に短チャンネル長例えば５μｍ以下のチャンネル
長のＣ−MOS型の薄膜トランジスタ装置に適用してその
相補特性を確実に得ることができる。
第１図は本発明による薄膜トランジスタ装置の一例の略
線的拡大断面図、第２図はその製造工程図、第３図は拡
散長−拡散時間の特性図である。 （１）は基体、（２）は薄膜半導体層、GP及びGNはゲー
ト電極である。
線的拡大断面図、第２図はその製造工程図、第３図は拡
散長−拡散時間の特性図である。 （１）は基体、（２）は薄膜半導体層、GP及びGNはゲー
ト電極である。
Claims (1)
- 【請求項１】SiO2を主成分とする絶縁基体上に、 薄膜半導体と、 上記薄膜半導体上にSiO2を主成分とする絶縁層と、 上記絶縁層上に、それぞれゲート電極とを有するｐチャ
ンネル型薄膜トランジスタとｎチャンネル型薄膜トラン
ジスタとを形成した薄膜トランジスタ装置において、 上記薄膜トランジスタ装置のソース領域及びドレイン領
域は、 上記ゲート電極をマスクとするイオン注入とその後のア
ニール処理によって形成されて成り、 上記ｐチャンネル型薄膜トランジスタが上記ｎ型薄膜ト
ランジスタのゲート長より短いゲート長を有し、 上記ｐチャンネル型薄膜トランジスタと、上記ｎチャン
ネル型薄膜トランジスタの実効チャンネル長が、均一化
されていることを特徴とする薄膜トランジスタ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2165106A JP2973479B2 (ja) | 1990-06-22 | 1990-06-22 | 薄膜トランジスタ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2165106A JP2973479B2 (ja) | 1990-06-22 | 1990-06-22 | 薄膜トランジスタ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0461154A JPH0461154A (ja) | 1992-02-27 |
| JP2973479B2 true JP2973479B2 (ja) | 1999-11-08 |
Family
ID=15806012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2165106A Expired - Fee Related JP2973479B2 (ja) | 1990-06-22 | 1990-06-22 | 薄膜トランジスタ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2973479B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5616935A (en) | 1994-02-08 | 1997-04-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor integrated circuit having N-channel and P-channel transistors |
-
1990
- 1990-06-22 JP JP2165106A patent/JP2973479B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0461154A (ja) | 1992-02-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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Free format text: PAYMENT UNTIL: 20090903 Year of fee payment: 10 |
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