KR100773096B1 - 도펀트 도핑 영역을 포함하는 반도체 소자의 형성 방법 - Google Patents

도펀트 도핑 영역을 포함하는 반도체 소자의 형성 방법 Download PDF

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Abstract

도펀트 도핑 영역을 포함하는 반도체 소자의 형성 방법을 제공한다. 이 방법에 따르면, 격자 결함 유도 원소 이온들을 반도체 채널층에 주입하여 격자 결함 영역을 형성하고, 격자 결함 영역에 도펀트들을 주입한 후에, 어닐링 공정을 수행하여 도펀트 도핑 영역을 형성한다.

Description

도펀트 도핑 영역을 포함하는 반도체 소자의 형성 방법{METHODS OF FORMING SEMICONDUCTOR DEVICE HAVING DOPANT DOPED REGION}
도 1 내지 도 4는 본 발명의 일 실시예에 따른 도펀트 도핑 영역을 포함하는 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 5 내지 도 10은 본 발명의 다른 실시예에 따른 도펀트 도핑 영역을 포함하는 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다.
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 특히, 도펀트 도핑 영역을 갖는 반도체 소자의 형성 방법에 관한 것이다.
통상적으로, 반도체 소자는 반도체에 p형 도펀트들(p-type dopants) 또는 n형 도펀트들(n-type dopants)을 도핑함으로써 도전성을 갖는 도펀트 도핑 영역을 포함한다. 상기 도펀트 도핑 영역은 주로 모스 전계 효과 트랜지스터(이하, 트랜지스터라 함)의 소스/드레인 영역으로 사용될 수 있다. 물론, 상기 도펀트 도핑 영역은 웰(well) 및/또는 PN다이오드의 일단으로 사용될 수도 있다.
상기 도펀트 도핑 영역을 형성하는 통상적인 방법을 간략히 설명하면, 도펀 트들을 이온 주입 방식으로 반도체 기판에 주입하고, 이어서, 어닐링 공정을 수행하여 주입된 도펀트들을 활성화시켜 전기적으로 도전체의 특성을 갖는 상기 도펀트 도핑 영역을 형성할 수 있다.
반도체 소자의 고집적화 경향이 심화됨에 따라, 상기 도펀트 도핑 영역도 점점 작아지고 있다. 상기 도펀트 도핑 영역을 작게 형성하기 위해서는, 주입된 도펀트들의 활성화를 위한 어닐링 공정에 여러가지 제약이 따를 수 있다. 예컨대, 상기 어닐링 공정의 공정 온도가 증가될 경우, 주입된 도펀트들이 확산되어 상기 도펀트 도핑 영역의 부피가 증가될 수 있다. 이에 따라, 상기 어닐링 공정의 공정 온도를 제한하여 도펀트 도핑 영역의 부피를 감소시키는 것이 요구된다. 하지만, 상기 어닐링 공정의 공정 온도를 제한할 경우, 상기 도펀트 도핑 영역내 활성화된 도펀트들의 량이 감소될 수 있다. 활성화된 도펀트들의 량이 감소함에 따라, 상기 도펀트 도핑 영역의 전기적 저항이 증가되어 여러형태의 문제점들이 발생될 수 있다. 예컨대, 소스/드레인 영역의 저항 증가로 트랜지스터의 턴온 전류(turn-on current)량이 감소될 수 있다. 이로 인하여, 반도체 소자의 특성이 열화되거나 반도체 소자의 오동작이 유발될 수 있다. 특히, 상기 도펀트 도핑 영역내 도펀트들이 보론(boron)인 경우, 상기 도펀트 도핑 영역내 활성화된 도펀트량은 더욱 감소될 수 있다. 보론은 아세닉 및 포스포러스에 비하여 활성화되는 정도가 낮다. 다시 말해서, 상기 보론은 아세닉 및 포스포러스에 비하여 활성화를 위해 요구되는 에너지가 더 크다. 이에 따라, 보론을 도펀트로 사용하는 소스/드레인 영역을 포함하는 피모스(PMOS) 트랜지스터의 특성 열화가 더욱 심화될 수 있다.
본 발명은 상술한 제반적인 문제점들을 해결하기 위하여 고안된 것으로, 본 발명이 이루고자 하는 기술적 과제는 고집적화에 최적화된 도펀트 도핑 영역을 포함하는 반도체 소자의 형성 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 도펀트 도핑 영역내 활성화된 도펀트들의 량을 증가시킬 수 있는 반도체 소자의 형성 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 제한된 어닐링 온도에서 도펀트 도핑 영역내 활성화된 도펀트들의 량을 증가시킬 수 있는 반도체 소자의 형성 방법을 제공하는 데 있다.
상술한 기술적 과제들을 해결하기 위한 반도체 소자의 형성 방법을 제공한다. 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법은 다음의 단계들을 포함할 수 있다. 기판에 포함된 반도체 채널층에 격자 결함 유도 원소 이온들을 주입하여 격자 결함 영역을 형성하고, 상기 격자 결함 영역에 도펀트 이온들을 주입하여 도펀트 주입 영역을 형성한다. 상기 도펀트 주입 영역에 어닐링 공정을 수행하여 도펀트 도핑 영역을 형성한다.
구체적으로, 상기 격자 결함 유도 원소는 상기 도펀트 도핑 영역의 전기적 특성에 무관한 원소인 것이 바람직하다. 상기 격자 결함 유도 원소는 실리콘, 탄소, 질소, 불소 및 게르마늄 중에서 선택된 적어도 하나일 수 있다. 상기 기판은 차례로 적층된 반도체 기판, 매몰 절연막 및 상기 반도체 채널층을 포함할 수 있 다. 상기 방법은 상기 반도체 채널층 상에 차례로 적층된 게이트 절연막 및 게이트 전극을 포함하는 게이트 패턴을 형성하는 단계를 더 포함할 수 있다. 이 경우에, 상기 격자 결함 유도 원소 이온들은 상기 게이트 패턴을 마스크로 사용하여 주입하여 상기 격자 결함 영역은 상기 게이트 패턴 양측의 상기 반도체 채널층에 형성될 수 있다. 상기 방법은 상기 격자 결함 영역을 형성하기 전에, 상기 게이트 패턴의 양측벽에 스페이서를 형성하는 단계를 더 포함할 수 있다. 이 경우에, 상기 격자 결함 유도 원소 이온들은 상기 게이트 패턴 및 스페이서를 마스크로 사용하여 주입한다.
본 발명의 다른 실시예에 따른 반도체 소자의 형성 방법은 다음의 단계들을 포함할 수 있다. 기판 상에 층간 절연막을 형성하고, 상기 층간 절연막 상에 반도체 채널층을 형성한다. 상기 반도체 채널층 상에 차례로 적층된 게이트 절연막 및 게이트 전극을 포함하는 게이트 패턴을 형성하고, 상기 게이트 패턴을 마스크로 사용하여 상기 반도체 채널층에 격자 결함 유도 원소 이온들을 주입하여 격자 결함 영역을 형성한다. 상기 게이트 패턴을 마스크로 사용하여 상기 격자 결함 영역에 도펀트 이온들을 주입하여 도펀트 주입 영역을 형성하고, 상기 도펀트 주입 영역을 갖는 기판에 어닐링 공정을 수행하여 도펀트 도핑 영역을 형성한다.
구체적으로, 상기 방법은 상기 격자 결함 영역을 형성하기 전에, 상기 게이트 패턴 양측벽에 스페이서를 형성하는 단계를 더 포함할 수 있다. 이 경우에, 상기 격자 결함 유도 원소 이온들은 상기 게이트 패턴 및 스페이서를 마스크로 사용하여 주입될 수 있다. 상기 방법은 상기 층간 절연막을 패터닝하여 상기 기판의 소 정영역을 노출시키는 콘택홀을 형성하는 단계, 및 상기 콘택홀을 채워 상기 기판 및 상기 반도체 채널층에 접촉하는 에피택시얼 콘택을 형성하는 단계를 더 포함할 수 있다. 상기 반도체 채널층은 단결정 상태로 형성되는 것이 바람직하다.
일 실시예에 따르면, 상기 격자 결함 영역은 적어도 상기 에피택시얼 콘택의 윗부분에 더 형성될 수 있다. 이 경우에, 상기 방법은 상기 어닐링 공정을 수행하기 전에, 상기 에피택시얼 콘택 상의 반도체 채널층 및 적어도 상기 에피택시얼 콘택의 윗부분을 제거하여 리세스 영역을 형성하는 단계를 더 포함할 수 있다. 상기 방법은 상기 도펀트 도핑 영역을 갖는 기판 전면 상에 상기 리세스 영역을 채우는 상부 절연막을 형성하는 단계, 및 상기 리세스 영역과 중첩되도록 적어도 상기 상부 절연막을 관통하여 상기 도펀트 도핑 영역의 측면 및 상기 콘택홀에 노출된 기판과 전기적으로 접속하는 노드 콘택을 형성하는 단계를 더 포함할 수 있다.
일 실시예에 따르면, 상기 에피택시얼 콘택 및 반도체 채널층을 형성하는 단계는 상기 콘택홀을 채우는 에피택시얼 콘택을 형성하는 단계; 상기 층간 절연막 상에 상기 에피택시얼 콘택과 접촉하는 비정질 반도체 채널층을 형성하는 단계; 및 상기 비정질 반도체 채널층에 열처리를 수행하여 단결정 상태의 상기 반도체 채널층을 형성하는 단계를 포함할 수 있다.
일 실시예에 따르면, 상기 에피택시얼 콘택 및 반도체 채널층을 형성하는 단계는 에피택시얼 성장 공정을 수행하여 상기 콘택홀을 채우고 상기 층간절연막을 덮는 단결정 상태의 에피택시얼층을 형성하는 단계; 및 상기 에피택시얼층의 상부면을 평탄화시키는 단계를 포함할 수 있다. 이 경우에, 상기 평탄화된 에피택시얼 층의 상기 콘택홀을 채우는 부분은 상기 에피택시얼 콘택에 해당하고, 상기 평탄화된 에피택시얼층의 상기 층간절연막 상에 배치되고 상기 에피택시얼 콘택과 접촉하는 부분은 상기 반도체 채널층에 해당한다.
일 실시예에 따르면, 상기 방법은 상기 층간 절연막을 형성하기 전에, 상기 기판 상에 하부 게이트 패턴을 형성하는 단계; 및 상기 하부 게이트 패턴 양측의 상기 기판에 하부 소스/드레인 영역을 형성하는 단계를 더 포함할 수 있다. 이 경우에, 상기 층간 절연막은 상기 하부 게이트 패턴 및 하부 소스/드레인 영역을 덮고, 상기 콘택홀은 상기 하부 소스/드레인 영역을 노출시킬 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
(제1 실시예)
도 1 내지 도 4는 본 발명의 일 실시예에 따른 도펀트 도핑 영역을 포함하는 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체 채널층(104)을 포함하는 기판(106)을 준비한다. 상기 기판(106)은 차례로 적층된 반도체 기판(100), 매몰 절연막(102) 및 상기 반도체 채널층(104)을 포함하는 것이 바람직하다. 즉, 상기 기판(106)은 상기 반도체 채널층(104)과 상기 반도체 기판(100) 사이에 상기 매몰 절연막(102)이 개재된 소이(SOI) 기판인 것이 바람직하다.
이와는 다르게, 상기 기판(106)은 상기 반도체 기판(100) 및 상기 반도체 채널층(104) 만을 포함할 수도 있다. 즉, 상기 매몰 절연막(102)이 생략되어 상기 반도체 채널층(104)이 상기 반도체 기판(100)의 상부면과 접촉할 수도 있다. 이 경우에, 상기 반도체 채널층(104)은 상기 반도체 기판(100)의 윗부분일 수 있다.
상기 반도체 채널층(104)은 단결정 상태인 것이 바람직하다. 상기 반도체 채널층(104) 상에 게이트 패턴(110)을 형성한다. 상기 게이트 패턴(110)은 차례로 적층된 게이트 절연막(108) 및 게이트 전극(109)을 포함한다. 상기 게이트 패턴(110)은 상기 게이트 전극(109) 상에 배치된 캐핑 절연 패턴(미도시함)을 더 포함할 수 있다. 상기 게이트 절연막(108)은 산화막, 특히, 열산화막으로 형성할 수 있다. 상기 게이트 전극(109)은 도전 물질로 형성한다. 예컨대, 상기 게이트 전극(109)은 도핑된 폴리실리콘, 금속(ex, 텅스텐 또는 몰리브덴등), 도전성 금속질화물(ex, 질화티타늄 또는 질화탄탈늄등) 및 금속실리사이드(ex, 텅스텐실리사이드 또는 코발트 실리사이드등) 중에 선택된 적어도 하나로 형성할 수 있다.
도 2를 참조하면, 상기 게이트 패턴(110)을 마스크로 사용하여 상기 반도체 채널층(104)에 제1 도펀트 이온들을 주입하여 제1 도펀트 주입 영역(112)을 형성한다. 이어서, 상기 게이트 패턴(110)의 양측벽에 스페이서(114)를 형성한다. 상기 스페이서(114)는 절연 물질인 산화막, 질화막 및 산화질화막 중에 선택된 적어도 하나를 포함할 수 있다. 상기 제1 도펀트 주입 영역(112)은 엘디디 구조형 소스/드레인 영역의 저농도 영역 및/또는 연장형 소스/드레인 영역의 연장부에 해당할 수 있다.
상기 게이트 패턴(110) 및 스페이서(114)를 마스크로 사용하여 상기 반도체 채널층(104)에 격자 결함 유도 원소 이온들을 주입하여 격자 결함 영역(116)을 형성한다. 상기 격자 결함 유도 원소 이온들은 상기 반도체 채널층(104)내 반도체 격자들의 격자 결함들을 유도한다. 좀더 구체적으로, 상기 격자 결함 유도 원소 이온들이 주입되어 상기 반도체 채널층(104)내 반도체 원자들간의 결합력을 약화될 수 있다. 또한, 상기 격자 결함 유도 원소 이온들은 반도체 원자들을 격자에서 이탈시켜 다수의 빈공간들(vacancies)을 형성한다. 이에 따라, 상기 격자 결함 영역(116)은 다수의 빈공간들을 포함하며, 또한, 결합력이 약해진 반도체 원자들을 포함한다.
상기 격자 결함 유도 원소는 도펀트 도핑 영역의 전기적 특성에 무관한 원소인 것이 바람직하다. 즉, 상기 격자 결함 유도 원소가 상기 도펀트 도핑 영역내에 존재할지라도, 상기 도펀트 도핑 영역의 저항을 변화시키지 않는 것이 바람직하다. 예컨대, 상기 격자 결함 유도 원소는 실리콘, 탄소, 질소, 불소 및 게르마늄 중에서 선택된 적어도 하나인 것이 바람직하다.
도 3을 참조하면, 상기 게이트 패턴(110) 및 스페이서(114)를 마스크로 사용하여 상기 격자 결함 영역(116)에 제2 도펀트 이온들을 주입하여 제2 도펀트 주입 영역(116a)을 형성한다. 상기 제2 도펀트 이온들은 상기 격자 결함 영역(116)내 빈공간들을 채운다. 또한, 약해진 결합력의 반도체 원자들과 치환된다. 이에 따라, 상기 제2 도펀트 주입 영역(116a)내에서는 종래에 비하여 월등히 많은 제2 도펀트들이 반도체 원자들과 치환될 수 있다.
상기 제2 도펀트 이온은 아세닉(As) 이온 또는 인(P) 이온등과 같은 n형 도펀트 이온일 수 있다. 이와는 달리, 상기 제2 도펀트 이온은 보론(boron) 이온등과 같은 p형 도펀트 이온일 수 있다. 상기 제1 도펀트 이온은 상기 제2 도펀트와 동일한 타입의 도펀트들이다. 상기 제1 도펀트 이온들의 도즈량은 상기 제2 도펀트 이온들의 도즈량에 비하여 작을 수 있다. 이 경우에, 상기 제1 도펀트 주입 영역(112)은 엘디디 구조형 소스/드레인 영역의 저농도 영역에 해당한다. 이와는 다르게, 상기 제1 도펀트 이온들의 도즈량은 상기 제2 도펀트 이온들의 도즈량에 근접하는 량일 수 있다. 이 경우에, 상기 제1 도펀트 주입 영역은 연장형 소스/드레인 영역의 연장부에 해당한다.
도 4를 참조하면, 상기 제1 및 제2 도펀트 주입 영역들(112,116a)에 어닐링 공정을 수행하여 제1 및 제2 도펀트 도핑 영역들(112a,116b)을 형성한다. 상기 어닐링 공정에 의하여 상기 제1 및 제2 도펀트 주입 영역들(112,116a)내 도펀트들이 활성화된다. 이로 인해, 상기 제1 및 제2 도펀트 도핑 영역들(112a,116b)은 전기적으로 도전성을 갖는다. 또한, 상기 어닐링 공정에 의하여 상기 제2 도펀트 주입 영 역(116a)내 격자 결함들이 치유된다. 상기 어닐링 공정은 급속 열 어닐링 공정 또는 레이저 어닐링 공정으로 수행할 수 있다.
상술한 반도체 소자의 형성 방법에 따르면, 제2 도펀트 이온을 주입하기 전에, 상기 격자 결함 유도 원소 이온들을 주입함으로써, 반도체 채널층(104)에 다수의 상기 빈공간들 및/또는 결합력이 약해진 반도체 원자들을 포함하는 격자 결함 영역(116)이 형성된다. 이에 따라, 종래에 비하여 월등히 많은 제2 도펀트들이 반도체 원자들과 치환된다.
결과적으로, 상기 제2 도펀트 도핑 영역(116b)내 활성화된 도펀트의 량은 종래에 비하여 월등히 증가된다. 따라서, 우수한 전기적 특성(ex, 전기적 저항이 감소하는 것등)을 갖는 상기 제2 도펀트 도핑 영역(116b)을 형성할 수 있으며, 그 결과, 고집적화에 최적화된 반도체 소자를 구현할 수 있다. 특히, 상대적으로 활성화 정도가 낮은 보론을 상기 제2 도펀트로 사용하는 경우에, 상기 제2 도펀트 도핑 영역(116b)내 활성화된 보론들의 량을 종래에 비하여 더욱 증가시킬 수 있다.
또한, 주입된 제2 도펀트들 중에서 활성화된 도펀트 량이 증가함으로써, 상기 도펀트 도핑 영역(116b)내에서 비활성화된 도펀트의 량이 감소된다. 그 결과, 비활성화된 도펀트들에 의해 야기될 수 있는 상기 도펀트 도핑 영역(116b)의 디펙트(defect)들을 감소시킬 수 있다.
이에 더하여, 상기 어닐링 공정의 공정 온도를 증가시키지 않을지라도, 충분한 량의 활성화된 도펀트들을 확보할 수 있기 때문에, 상기 제2 도펀트들의 확산을 최소화하여 최소 크기의 상기 제2 도펀트 도핑 영역(116b)을 구현할 수 있다.
더 나아가서, 상기 제2 도펀트 도핑 영역(116b)은 상기 매몰 절연막(102) 상에 형성될 수 있다. 이에 따라, 후속 공정등의 열적 공급에 의한 상기 제2 도펀트 도핑 영역(116b)내 격자들 사이에 존재하는 잉여 원소들(ex, 격자 결함 유도 원소들 및/또는 잉여 반도체 원자들)의 확산을 방지할 수 있다. 만약, 잉여 원소들이 확산될 경우, 상기 제2 도펀트들이 함께 확산될 수도 있다.
한편, 상기 격자 결함 영역(116), 제2 도펀트 주입 영역(116a) 및 제2 도펀트 도핑 영역(116b)을 형성하는 단계들은 상기 게이트 패턴(110)을 형성한 한후에 바로 수행될 수도 있다. 이 경우에, 상기 제1 도펀트 이온들을 주입하는 단계, 및 상기 스페이서(114)를 형성하는 단계를 생략될 수 있다.
(제2 실시예)
본 실시예에서는, 본 발명의 사상이 적용된 적층된 트랜지스터들을 포함하는 반도체 소자에 대해 설명한다. 본 실시예에 따른 반도체 소자의 형성 방법은 구동 트랜지스터 및 부하 트랜지스터가 적층된 형태의 에스램 소자에 적용될 수 있다. 물론, 본 실시예에 따른 반도체 소자의 형성 방법은 다른 형태의 적층된 트랜지스터들을 포함하는 반도체 소자에도 적용될 수 있다.
도 5 내지 도 10은 본 발명의 다른 실시예에 따른 도펀트 도핑 영역을 포함하는 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 5를 참조하면, 기판(200) 상에 하부 게이트 패턴(202)을 형성하고, 상기 하부 게이트 패턴(202) 양측의 상기 기판(200)에 하부 소스/드레인 영역(206)을 형성한다. 상기 하부 게이트 패턴(202)의 양측벽에 하부 스페이서(204)를 형성할 수 있다. 상기 하부 스페이서(204)를 이용하여 상기 하부 소스/드레인 영역(206)은 엘디디 구조형 소스/드레인 영역 및/또는 연장형 소스/드레인 영역으로 형성될 수 있다. 상기 하부 게이트 패턴(202)은 차례로 적층된 하부 게이트 절연막 및 하부 게이트 전극을 포함한다. 이에 더하여, 상기 하부 게이트 패턴(202)은 상기 하부 게이트 전극 상에 배치된 하부 캐핑 절연 패턴을 더 포함할 수도 있다. 상기 기판(200)은 반도체 기판으로서, 예컨대, 실리콘 기판일 수 있다. 상기 하부 게이트 패턴(204) 및 하부 소스/드레인 영역(206)은 하부 트랜지스터에 포함된다.
상기 하부 트랜지스터를 포함한 기판(200) 전면 상에 층간 절연막(208)을 형성한다. 상기 층간 절연막(208)은 산화막으로 형성할 수 있다. 상기 층간 절연막(208)을 패터닝하여 상기 하부 게이트 패턴(202) 일측의 상기 하부 소스/드레인 영역(206)을 노출시키는 콘택홀(210)을 형성한다.
도 6을 참조하면, 상기 콘택홀(210)을 채우는 에피택시얼 콘택(212) 및 상기 층간 절연막(208) 상에 배치되며 상기 에피택시얼 콘택(212)과 접촉하는 반도체 채널층(214)을 형성한다. 상기 반도체 채널층(214)은 단결정 상태로 형성되는 것이 바람직하다.
상기 에피택시얼 콘택(212) 및 상기 반도체 채널층(214)을 형성하는 일 방법을 설명한다. 먼저, 에피택시얼 성장 공정을 수행하여 상기 콘택홀(206)에 노출된 하부 소스/드레인 영역(206)으로부터 상기 에피택시얼 콘택(212)을 형성한다. 이때, 상기 에피택시얼 콘택(212)은 상기 콘택홀(210)을 채우며, 상기 층간 절연막(208)의 상부면에 근접한 높이의 상부면을 갖도록 형성한다. 상기 에피택시얼 콘택 (212)은 단결정 상태의 반도체로 형성된다. 상기 층간 절연막(208) 상에 비정질 반도체층을 형성한다. 상기 비정질 반도체층은 상기 에피택시얼 콘택(212)의 상부면과 접촉한다. 이어서, 상기 기판(200)에 고상 에피택시얼 공정(solid phase epitaxial process)을 수행하여 상기 비정질 반도체층을 단결정 상태로 변환시켜 상기 반도체 채널층(214)을 형성한다. 상기 고상 에피택시얼 공정은 상기 비정질 반도체층에 열처리 공정을 수행하는 것이다. 이때, 상기 에피택시얼 콘택(212)의 상부면이 시드층(seed layer)이 되어 상기 비정질 반도체층은 단결정 상태로 변환된다.
이와는 다르게, 상기 에피택시얼 콘택(212) 및 반도체 채널층(214)은 다른 방법으로 형성될 수도 있다. 이 방법을 설명하면, 상기 기판(200)에 에피택시얼 성장 공정을 수행하여 상기 콘택홀(210)에 노출된 하부 소스/드레인 영역(206)으로부터 에피택시얼층을 형성한다. 이때, 상기 에피택시얼층은 상기 콘택홀(210)을 채우고, 나아가서 상기 층간 절연막(208)의 상에도 형성시킨다. 상기 에피택시얼층은 단결정 상태의 반도체로 형성된다. 상기 에피택시얼층의 상부면은 평탄화가 되지 않은 상태일 수 있다. 이에 따라, 상기 에피택시얼층을 형성한 후에, 상기 에피택시얼층의 상부면을 화학적기계적 연마 공정으로 평탄화시키는 공정이 수행되는 것이 바람직하다. 상기 평탄화된 에피택시얼층의 상기 콘택홀(210)을 채우는 부분은 상기 에피택시얼 콘택(212)에 해당하고, 상기 평탄화된 에피택시얼층의 상기 층간 절연막(208) 상에 형성되어 상기 에피택시얼 콘택(212)과 접촉하는 부분은 상기 반도체 채널층(214)에 해당한다.
계속해서, 도 6을 참조하면, 상기 반도체 채널층(214) 상에 상부 게이트 패턴(220)을 형성한다. 상기 상부 게이트 패턴(220)은 차례로 적층된 상부 게이트 절연막(217), 상부 게이트 전극(218) 및 상부 캐핑 절연 패턴(219)을 포함한다. 상기 상부 게이트 절연막(217)은 산화막, 특히, 열산화막으로 형성할 수 있다. 상기 상부 게이트 전극(218)은 도전 물질인, 도핑된 폴리실리콘, 금속(ex, 텅스텐 또는 몰리브덴등), 도전성 금속질화물(ex, 질화티타늄 또는 질화탄탈늄등) 및 금속실리사이드(ex, 텅스텐실리사이드 또는 코발트실리사이드등) 중에 선택된 적어도 하나로 형성할 수 있다. 상기 상부 캐핑 절연 패턴(219)은 산화막, 질화막 또는 산화질화막으로 형성할 수 있다.
도 7을 참조하면, 상기 상부 게이트 패턴(220)을 마스크로 사용하여 상기 반도체 채널층(214)에 제1 도펀트 이온들을 주입하여 제1 도펀트 주입 영역(222)을 형성한다. 상기 상부 게이트 패턴(220)의 양측벽에 상부 스페이서(224)를 형성한다.
상기 상부 게이트 패턴(220) 및 상부 스페이서(224)를 마스크로 사용하여 격자 결함 유도 원소 이온들을 상기 반도체 채널층(214)에 주입하여 격자 결함 영역(226)을 형성한다. 상술한 제1 실시예와 같이, 상기 격자 결함 유도 원소 이온들에 의하여 상기 격자 결함 영역(226)내에는 다수의 빈공간들 및/또는 결합력이 약해진 반도체 원자들이 형성된다. 상기 격자 결함 유도 원소 이온들의 주입 공정시, 적어도 상기 에피택시얼 콘택(212)의 윗부분에도 격자 결함 영역(226')이 형성될 수 있다. 상기 에피택시얼 콘택(212)에 형성된 격자 결함 영역(226')내 격자 결함의 량 은 상기 반도체 채널층(214)에 형성된 격자 결함 영역(226)내 격자 결함의 량에 비하여 작을 수 있다.
상기 격자 결함 유도 원소는 도펀트 도핑 영역의 전기적 특성에 무관한 원소인 것이 바람직하다. 예컨대, 상기 격자 결함 유도 원소는 실리콘, 탄소, 질소, 불소 및 게르마늄 중에서 선택된 적어도 하나인 것이 바람직하다.
도 8을 참조하면, 상기 상부 게이트 패턴(220) 및 상부 스페이서(224)를 마스크로 사용하여 상기 격자 결함 영역(226)에 제2 도펀트 이온들을 주입하여 제2 도펀트 주입 영역(226a)을 형성한다. 상기 제2 도펀트 이온들은 상기 격자 결함 영역(226)내 빈공간들을 채우며, 약해진 결합력의 반도체 원자들과 치환된다. 이에 따라, 상기 제2 도펀트 주입 영역(226a)내에는 종래에 비하여 다량의 제2 도펀트들이 반도체 원자들과 치환될 수 있다. 상기 제2 도펀트 이온들은 상기 에피택시얼 콘택(212)에 형성된 격자 결함 영역(226')에도 주입될 수 있다. 이에 따라, 상기 에피택시얼 콘택(212)의 적어도 윗부분에도 제2 도펀트 주입 영역(226a')이 형성될 수 있다.
상기 제2 도펀트 이온은 아세닉(As) 이온 또는 인(P) 이온등과 같은 n형 도펀트 이온일 수 있다. 이와는 달리, 상기 제2 도펀트 이온은 보론(boron) 이온등과 같은 p형 도펀트 이온일 수 있다. 상기 제1 도펀트 이온은 상기 제2 도펀트와 동일한 타입의 도펀트들이다. 상기 제1 도펀트 이온들의 도즈량은 상기 제2 도펀트 이온들의 도즈량에 비하여 작을 수 있다. 이 경우에, 상기 제1 도펀트 주입 영역(222)은 엘디디 구조형 소스/드레인 영역의 저농도 영역에 해당한다. 이와는 다르 게, 상기 제1 도펀트 이온들의 도즈량은 상기 제2 도펀트 이온들의 도즈량에 근접하는 량일 수 있다. 이 경우에, 상기 제1 도펀트 주입 영역(222)은 연장형 소스/드레인 영역의 연장부에 해당한다.
도 9를 참조하면, 상기 에피택시얼 콘택(212)에 형성된 제2 도펀트 주입 영역(226a')을 제거하는 것이 바람직하다. 구체적으로, 상기 에피택시얼 콘택(212) 상의 상기 반도체 채널층(214)에 형성된 제2 도펀트 주입 영역(226a) 및 적어도 상기 에피택시얼 콘택(212)에 형성된 제2 도펀트 주입 영역(226a')을 연속적으로 식각하여 제거하는 것이 바람직하다. 이에 따라, 리세스 영역(228)이 형성된다. 상기 리세스 영역(228)은 감광막 패턴등을 이용하여 선택적 노출에 의해 형성될 수 있다. 상기 리세스 영역(228)의 폭을 상기 콘택홀(210)과 동일하게 도시하였으나, 상기 리세스 영역(228)의 폭이 상기 콘택홀(210)의 폭에 비하여 크게 형성될 수 있다. 상기 리세스 영역(228)을 형성할때, 상기 에피택시얼 콘택의 아랫부분(212')이 잔존할 수 있다. 이는, 상기 하부 소스/드레인 영역(206)의 리세스를 방지하기 위함이다. 물론, 이와는 달리, 상기 에피택시얼 콘택의 아랫부분(212')을 제거할 수도 있다. 참조부호 " 210' "은 잔존하는 상기 에피택시얼 콘택의 아랫부분(212')이 위치하는 상기 콘택홀(210)의 아랫부분을 나타낸다.
도 10을 참조하면, 상기 에피택시얼 콘택(212)에 형성된 제2 도펀트 주입 영역(226a')을 제거한 후에, 상기 제1 및 제2 도펀트 주입 영역(222,226a)에 어닐링 공정을 수행하여 제1 및 제2 도펀트 도핑 영역(222a,226b)을 형성한다. 상기 어닐링 공정에 의하여 상기 제1 및 제2 도펀트 주입 영역들(222,226a)내 제1 및 제2 도 펀트들이 활성화되어 상기 제1 및 제2 도펀트 도핑 영역(222a,226b)이 형성된다. 상기 어닐링 공정에 의하여 상기 제2 도펀트 도핑 영역(226b)내 격자 결함들이 치유된다. 상기 어닐리 공정은 급속 열 어닐링 공정 또는 레이저 어닐링 공정으로 수행할 수 있다. 상기 제1 도펀트 주입 영역(222) 및 상부 스페이서(224)를 형성하는 단계를 생략될 수도 있다. 이와는 달리, 상기 제1 도펀트 주입 영역(222)의 형성 단계는 생략되고, 상기 상부 스페이서(224)를 형성하는 단계는 상기 제2 도펀트 도핑 영역(226b)을 형성한 후에 수행될 수 있다.
상기 제1 및 제2 도펀트 도핑 영역들(222a,226b)은 상부 소스/드레인 영역을 구성할 수 있다. 상기 상부 소스/드레인 영역 및 상부 게이트 패턴(220)은 상부 트랜지스터에 포함된다.
상기 하부 트랜지스터는 에스램 셀의 구동 트랜지스터에 해당하고, 상기 상부 트랜지스터는 에스램 셀의 부하 트랜지스터에 해당할 수 있다. 이 경우에, 상기 하부 트랜지스터는 엔모스 트랜지스터로 형성되고, 상기 상부 트랜지스터는 피모스 트랜지스터로 형성된다. 즉, 상기 제2 도펀트 도핑 영역(226b)은 보론으로 도핑될 수 있다. 아세닉 및 포스포러스에 비하여 상대적으로 활성화 정도가 낮은 보론들을 상술한 격자 결함 영역(226)을 이용하여 도핑 시킴으로써, 다량의 활성화된 보론들을 갖는 상기 제2 도펀트 도핑 영역(226b)을 구현할 수 있다.
이와는 달리, 에스램 셀 이외의 적층된 트랜지스터들을 포함하는 반도체 소자에 본 발명의 사상이 적용되는 경우에, 상기 상부 트랜지스터는 엔모스 트랜지스터일 수도 있다.
이하, 후속 공정들은 상기 하부 및 상부 트랜지스터가 상기 에스램 셀에 포함되는 경우에 대해 설명한다.
계속해서, 상기 제2 도펀트 도핑 영역(226b)을 갖는 기판(200) 전면 상에 상기 리세스 영역(228)을 채우는 상부 절연막(230)을 형성한다. 상기 상부 절연막(230)은 상기 상부 트랜지스터를 덮는다. 상기 상부 절연막(230)은 산화막으로 형성할 수 있다.
적어도 상기 상부 절연막(230)을 패터닝하여 상기 리세스 영역(228)과 중첩되는 노드홀(231, node hole)을 형성한다. 상기 노드홀(231)은 상기 제2 도펀트 도핑 영역(226b)의 측면을 노출시키고, 상기 에피택시얼 콘택의 아랫부분(212')을 노출시킨다. 상기 노드홀(231)은 상기 리세스 영역(228) 및/또는 상술한 콘택홀(210)의 폭에 비하여 크게 형성될 수 있다. 이 경우에, 상기 노드 홀(231) 형성시, 상기 층간 절연막(208)의 일부가 식각될 수 있다. 상기 노드홀(231)을 채우는 노드 콘택(232)을 형성한다. 상기 노드 콘택(232)은 상기 제2 도펀트 도핑 영역(226b) 및 상기 하부 소스/드레인 영역(206)을 전기적으로 접속시킨다. 상기 노드 콘택(232)은 금속성 도전 물질로 형성하는 것이 바람직하다. 이에 따라, 상기 하부 소스/드레인 영역(206)과 상기 제2 도펀트 도핑 영역(226b)이 서로 다른 타입의 도펀트들로 도핑될지라도, 상기 하부 소스/드레인 영역(206) 및 제2 도펀트 도핑 영역(226b)을 서로 전기적으로 접속시킬 수 있다. 예컨대, 상기 노드 콘택(232)은 금속(ex, 텅스텐, 구리, 티타늄, 탄탈늄 또는 알루미늄등) 및 도전성 금속질화물(ex, 질화티타늄 또는 질화탄탈늄등) 중에 선택된 적어도 하나로 형성할 수 있다.
상술한 반도체 소자의 형성 방법에 따르면, 상기 격자 결함 유도 원소들을 이용하여 다수의 빈공간들 및/또는 결합력이 약해진 반도체 원자들을 포함하는 상기 격자 결함 영역(226)을 형성한 후에, 상기 제2 도펀트 이온들을 주입한다. 이에 따라, 종래에 비하여 월등히 많은 제2 도펀트들이 반도체 원자들과 치환될 수 있다. 그 결과, 상기 제2 도펀트 도핑 영역(226b)내 활성화된 도펀트의 량을 대폭 증가시켜 우수한 전기적 특성을 갖는 상기 제2 도펀트 도핑 영역을 구현할 수 있다. 특히, 활성화 정도가 낮은 보론을 상기 제2 도펀트로 사용할지라도, 충분한량의 활성화된 보론들을 갖는 상기 제2 도펀트 도핑 영역(226b)을 구현할 수 있다. 또한, 상기 제2 도펀트 도핑 영역(226b)내의 비활성화된 제2 도펀트들의 량을 감소시켜 디펙트들을 감소시킬 수 있다.
또한, 상기 어닐링 공정의 공정 온도를 증가시키지 않을지라도, 상기 제2 도펀트 도핑 영역(226b)내에 충분한 량의 활성화된 도펀트들을 형성할 수 있다. 이로써, 상기 어닐링 공정에 의한 상기 제2 도펀트들의 확산을 최소화하여 최소 크기를 갖는 상기 제2 도펀트 도핑 영역(226b)을 구현할 수 있다.
이에 더하여, 상기 어닐링 공정을 수행하기 전에, 상기 에피택시얼 콘택(212) 상의 반도체 채널층(214)에 형성된 제2 도펀트 주입 영역(226a) 및 상기 에피택시얼 콘택(212)에 형성된 제2 도펀트 주입 영역(226a')을 제거한다. 이에 따라, 상기 에피택시얼 콘택(212)을 통하여 발생될 수 있는 격자들 사이의 잉여 원소들(ex, 격자 결함 유도 원소들 및/또는 잉여 반도체 원자들등)의 확산을 방지할 수 있다. 그 결과, 상기 잉여 원소들의 확산에 따른 도펀트들의 이동을 방지하여 상기 하부 소스/드레인 영역(206)의 정션이 깊어지는 것을 차단할 수 있다.
상술한 바와 같이, 본 발명에 따르면, 도펀트 이온들을 주입하기 전에, 반도체 채널층에 격자 결함 유도 원소 이온들을 주입한다. 이에 따라, 상기 반도체 채널층에 반도체 원자의 빈공간들 및/또는 반도체 원자들의 결합력을 약화시킬 수 있다. 그 결과, 도펀트들의 활성화되는 량을 증가시킬 수 있다. 특히, 어닐링 공정의 공정 온도를 제한한 채로 도펀트 도핑 영역내 활성화된 도펀트들의 량을 증가시킬 수 있다. 결과적으로, 고집적화에 최적화된 도펀트 도핑 영역을 형성하여 고집적화에 적합한 반도체 소자를 형성할 수 있다.

Claims (17)

  1. 기판에 포함된 반도체 채널층 상에 차례로 적층된 게이트 절연막 및 게이트 전극을 포함하는 게이트 패턴을 형성하는 단계;
    상기 게이트 패턴의 양측벽에 스페이서를 형성하는 단계;
    상기 게이트 패턴 및 스페이서를 마스크로 사용하여 상기 반도체 채널층에 격자 결함 유도 원소 이온들을 주입하여 격자 결함 영역을 형성하는 단계;
    상기 격자 결함 영역에 도펀트 이온들을 주입하여 도펀트 주입 영역을 형성하는 단계; 및
    상기 도펀트 주입 영역에 어닐링 공정을 수행하여 도펀트 도핑 영역을 형성하는 단계를 포함하는 반도체 소자의 형성 방법.
  2. 제 1 항에 있어서,
    상기 격자 결함 유도 원소는 상기 도펀트 도핑 영역의 전기적 특성에 무관한 원소인 반도체 소자의 형성 방법.
  3. 제 2 항에 있어서,
    상기 격자 결함 유도 원소는 실리콘, 탄소, 질소, 불소 및 게르마늄 중에서 선택된 적어도 하나인 반도체 소자의 형성 방법.
  4. 제 1 항에 있어서,
    상기 기판은 차례로 적층된 반도체 기판, 매몰 절연막 및 상기 반도체 채널층을 포함하는 반도체 소자의 형성 방법.
  5. 삭제
  6. 삭제
  7. 기판 상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막 상에 반도체 채널층을 형성하는 단계;
    상기 반도체 채널층 상에 차례로 적층된 게이트 절연막 및 게이트 전극을 포함하는 게이트 패턴을 형성하는 단계;
    상기 게이트 패턴 양측벽에 스페이서를 형성하는 단계;
    상기 게이트 패턴 및 스페이서를 마스크로 사용하여 상기 반도체 채널층에 격자 결함 유도 원소 이온들을 주입하여 격자 결함 영역을 형성하는 단계;
    상기 게이트 패턴을 마스크로 사용하여 상기 격자 결함 영역에 도펀트 이온들을 주입하여 도펀트 주입 영역을 형성하는 단계; 및
    상기 도펀트 주입 영역을 갖는 기판에 어닐링 공정을 수행하여 도펀트 도핑 영역을 형성하는 단계를 포함하는 반도체 소자의 형성 방법.
  8. 제 7 항에 있어서,
    상기 격자 결함 유도 원소는 상기 도펀트 도핑 영역의 전기적 특성에 무관한 원소인 반도체 소자의 형성 방법.
  9. 제 8 항에 있어서,
    상기 격자 결함 유도 원소는 실리콘, 탄소, 질소, 불소 및 게르마늄 중에서 선택된 적어도 하나인 반도체 소자의 형성 방법.
  10. 제 7 항에 있어서,
    상기 도펀트 이온은 보론 이온인 반도체 소자의 형성 방법.
  11. 삭제
  12. 제 7 항 내지 제 10 항 중에 어느 한 항에 있어서,
    상기 층간 절연막을 패터닝하여 상기 기판의 소정영역을 노출시키는 콘택홀을 형성하는 단계; 및
    상기 콘택홀을 채워 상기 기판 및 상기 반도체 채널층에 접촉하는 에피택시얼 콘택을 형성하는 단계를 더 포함하되, 상기 반도체 채널층은 단결정 상태로 형성되는 반도체 소자의 형성 방법.
  13. 제 12 항에 있어서,
    상기 격자 결함 영역은 적어도 상기 에피택시얼 콘택의 윗부분에도 더 형성되되,
    상기 어닐링 공정을 수행하기 전에,
    상기 에피택시얼 콘택 상의 반도체 채널층 및 적어도 상기 에피택시얼 콘택의 윗부분을 제거하여 리세스 영역을 형성하는 단계를 더 포함하는 반도체 소자의 형성 방법.
  14. 제 13 항에 있어서,
    상기 도펀트 도핑 영역을 갖는 기판 전면 상에 상기 리세스 영역을 채우는 상부 절연막을 형성하는 단계; 및
    상기 리세스 영역과 중첩되도록 적어도 상기 상부 절연막을 관통하여 상기 도펀트 도핑 영역의 측면 및 상기 콘택홀에 노출된 기판과 전기적으로 접속하는 노드 콘택을 형성하는 단계를 더 포함하는 반도체 소자의 형성 방법.
  15. 제 12 항에 있어서,
    상기 에피택시얼 콘택 및 반도체 채널층을 형성하는 단계는,
    상기 콘택홀을 채우는 에피택시얼 콘택을 형성하는 단계;
    상기 층간 절연막 상에 상기 에피택시얼 콘택과 접촉하는 비정질 반도체 채널층을 형성하는 단계; 및
    상기 비정질 반도체 채널층에 열처리를 수행하여 단결정 상태의 상기 반도체 채널층을 형성하는 단계를 포함하는 반도체 소자의 형성 방법.
  16. 제 12 항에 있어서,
    상기 에피택시얼 콘택 및 반도체 채널층을 형성하는 단계는,
    에피택시얼 성장 공정을 수행하여 상기 콘택홀을 채우고 상기 층간절연막을 덮는 단결정 상태의 에피택시얼층을 형성하는 단계; 및
    상기 에피택시얼층의 상부면을 평탄화시키는 단계를 포함하되, 상기 평탄화된 에피택시얼층의 상기 콘택홀을 채우는 부분은 상기 에피택시얼 콘택이고, 상기 평탄화된 에피택시얼층의 상기 층간절연막 상에 배치되고 상기 에피택시얼 콘택과 접촉하는 부분은 상기 반도체 채널층인 반도체 소자의 형성 방법.
  17. 제 12 항에 있어서,
    상기 층간 절연막을 형성하기 전에,
    상기 기판 상에 하부 게이트 패턴을 형성하는 단계; 및
    상기 하부 게이트 패턴 양측의 상기 기판에 하부 소스/드레인 영역을 형성하는 단계를 더 포함하되,
    상기 층간 절연막은 상기 하부 게이트 패턴 및 하부 소스/드레인 영역을 덮고, 상기 콘택홀은 상기 하부 소스/드레인 영역을 노출시키는 반도체 소자의 형성 방법.
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