JP2845934B2 - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JP2845934B2 JP2845934B2 JP1104411A JP10441189A JP2845934B2 JP 2845934 B2 JP2845934 B2 JP 2845934B2 JP 1104411 A JP1104411 A JP 1104411A JP 10441189 A JP10441189 A JP 10441189A JP 2845934 B2 JP2845934 B2 JP 2845934B2
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- misfet
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置、特にＰチャンネル型MI
SFET（メタル・インシュレート型式の電界効果型トラン
ジスタ）とＮチャンネル型MISFETとを一個の半導体基板
上に形成して成るものに適用して有効な技術に関する。
SFET（メタル・インシュレート型式の電界効果型トラン
ジスタ）とＮチャンネル型MISFETとを一個の半導体基板
上に形成して成るものに適用して有効な技術に関する。
例えばCMISFET（相補型MISFET）回路のように、Ｎチ
ャンネル型MISFETとＰチャンネル型MISFETとを、例えば
Ｐ型の一個の半導体基板上に備えた半導体集積回路装置
においては、上記Ｎチャンネル型MISFETはＰ型半導体基
板またはＰ型ウェル領域上に形成され、上記Ｐチャンネ
ル型MISFETはＮ型ウェル領域上に形成されている。上記
MISFETのゲート電極は多結晶シリコンにて形成される
が、上記多結晶シリコンには抵抗値を減少させる目的で
所要の不純物を導入してある。一般には、上記ゲート電
極はＰチャンネル型、及びＮチャンネル型MISFETにおい
て共通であり、例えばＮ型不純物を導入した多結晶シリ
コン、すなわちＮ型半導体にて形成される場合が多い。
このときＮチャンネル型MISFETにおいては、ゲート電極
であるＮ型半導体とＰ型半導体基板との仕事関数の差が
大きいため、そのしきい値電圧は低くなり、Ｐチャンネ
ル型MISFETにおいては、ゲート電極であるＮ型半導体と
Ｎ型ウェル領域との仕事関数の差が小さいため、そのし
きい値電圧は負の方向に大きくなる。上記CMISFET回路
においてはＮチャンネル型MISFETとＰチャンネル型MISF
ETのしきい値電圧の絶対値は実質的に同一であることが
望ましい。このため、上記Ｎチャンネル型及びチャンネ
ル型MISFETのチャンネル領域に、例えばＢのようなＰ型
不純物を導入し、上記Ｎチャンネル型MISFETのしきい値
電圧を上げるとともに、上記Ｐチャンネル型MISFETのし
きい値電圧の絶対値を下げることが一般におこなわれて
いる。上記Ｂの不純物濃度を適宜選択することによって
両者のしきい値電圧の絶対値を概ね同一とすることがで
きる。上記チャンネル領域表面へのＰ型不純物の導入に
より、上記Ｐチャンネル型MISFETはＮ型半導体領域で成
るチャンネル表面にしきい値調整用P+型半導体領域を持
つ所謂埋め込みチャンネル型となる。また上記Ｎチャン
ネル型MISFETはＰ型半導体領域で成るそのチャンネル領
域表面にしきい値調整用P+型半導体領域を持つ所謂表面
チャンネル型となる。
ャンネル型MISFETとＰチャンネル型MISFETとを、例えば
Ｐ型の一個の半導体基板上に備えた半導体集積回路装置
においては、上記Ｎチャンネル型MISFETはＰ型半導体基
板またはＰ型ウェル領域上に形成され、上記Ｐチャンネ
ル型MISFETはＮ型ウェル領域上に形成されている。上記
MISFETのゲート電極は多結晶シリコンにて形成される
が、上記多結晶シリコンには抵抗値を減少させる目的で
所要の不純物を導入してある。一般には、上記ゲート電
極はＰチャンネル型、及びＮチャンネル型MISFETにおい
て共通であり、例えばＮ型不純物を導入した多結晶シリ
コン、すなわちＮ型半導体にて形成される場合が多い。
このときＮチャンネル型MISFETにおいては、ゲート電極
であるＮ型半導体とＰ型半導体基板との仕事関数の差が
大きいため、そのしきい値電圧は低くなり、Ｐチャンネ
ル型MISFETにおいては、ゲート電極であるＮ型半導体と
Ｎ型ウェル領域との仕事関数の差が小さいため、そのし
きい値電圧は負の方向に大きくなる。上記CMISFET回路
においてはＮチャンネル型MISFETとＰチャンネル型MISF
ETのしきい値電圧の絶対値は実質的に同一であることが
望ましい。このため、上記Ｎチャンネル型及びチャンネ
ル型MISFETのチャンネル領域に、例えばＢのようなＰ型
不純物を導入し、上記Ｎチャンネル型MISFETのしきい値
電圧を上げるとともに、上記Ｐチャンネル型MISFETのし
きい値電圧の絶対値を下げることが一般におこなわれて
いる。上記Ｂの不純物濃度を適宜選択することによって
両者のしきい値電圧の絶対値を概ね同一とすることがで
きる。上記チャンネル領域表面へのＰ型不純物の導入に
より、上記Ｐチャンネル型MISFETはＮ型半導体領域で成
るチャンネル表面にしきい値調整用P+型半導体領域を持
つ所謂埋め込みチャンネル型となる。また上記Ｎチャン
ネル型MISFETはＰ型半導体領域で成るそのチャンネル領
域表面にしきい値調整用P+型半導体領域を持つ所謂表面
チャンネル型となる。
尚、CMISFETプロセスについて記載された文献の例と
しては、工業調査会から発行された「電子材料」1987年
６月号P.52〜P.56がある。
しては、工業調査会から発行された「電子材料」1987年
６月号P.52〜P.56がある。
MISFETのしきい値調整用にチャンネル領域に導入され
たＢは拡散係数が大きいため、上記Ｂにて形成されたし
きい値調整用半導体領域は、製造工程における処理熱に
より半導体基板中に不所望に拡散してしまう。
たＢは拡散係数が大きいため、上記Ｂにて形成されたし
きい値調整用半導体領域は、製造工程における処理熱に
より半導体基板中に不所望に拡散してしまう。
埋め込みチャンネル型であるＰチャンネル型MISFETに
おいては、上記しきい値調整用P+型半導体領域の不所望
な拡散が起こると、チャンネル間隔を縮小したときに所
謂短チャンネル効果が起こり、そのしきい値電圧が不所
望に低下し易い。上記Ｐチャンネル型MISFETにおいては
上記しきい値調整用P+型半導体領域はＮ型ウェル領域内
に形成され、PN接合を形成している。上記しきい値調整
用P+型半導体領域が不所望に拡散すると、その厚さ寸法
は不所望に大きくなり、Ｂを導入する従来の方法では、
上記厚さ寸法は0.15［μｍ］程度となってしまう。この
ため、PN接合面の位置が不所望に深く形成され、チャン
ネルに対するゲート電極の影響力が弱まり、しきい値電
圧が不所望に低下する傾向にあるという問題点がある。
おいては、上記しきい値調整用P+型半導体領域の不所望
な拡散が起こると、チャンネル間隔を縮小したときに所
謂短チャンネル効果が起こり、そのしきい値電圧が不所
望に低下し易い。上記Ｐチャンネル型MISFETにおいては
上記しきい値調整用P+型半導体領域はＮ型ウェル領域内
に形成され、PN接合を形成している。上記しきい値調整
用P+型半導体領域が不所望に拡散すると、その厚さ寸法
は不所望に大きくなり、Ｂを導入する従来の方法では、
上記厚さ寸法は0.15［μｍ］程度となってしまう。この
ため、PN接合面の位置が不所望に深く形成され、チャン
ネルに対するゲート電極の影響力が弱まり、しきい値電
圧が不所望に低下する傾向にあるという問題点がある。
また、表面チャンネル型であるＮチャンネル型MISFET
においては、上記しきい値調整用P+型半導体領域の不所
望な拡散が起きると、基板バイアス電圧印加時にそのし
きい値電圧が不所望に上昇し易い。MISFETに基板バイア
ス電圧を印加した時にはチャンネル領域の空乏層がさら
に拡がり、しきい値電圧が上昇する。上記基板バイアス
により上昇する電圧の値はほぼ基板バイアス電圧の平方
根に比例するが、その比例係数は上記拡大した空乏層内
の基板不純物濃度によって大きく影響される。ところ
で、上記Ｎチャンネル型MISFETにおいてしきい値調整用
P+型半導体領域は同じくＰ型のウェル領域上に形成され
ている。このため上記しきい値調整用P+型半導体領域が
不所望に拡散すると、上記Ｎチャンネル型MISFETのチャ
ンネル領域の不純物濃度分布曲線は緩慢になり、不純物
濃度の高い領域が半導体基板内部にまで不所望に拡が
る。Ｂを導入する従来の方法では、半導体基板表面から
約0.3［μｍ］程度の深さまで、不純物濃度の高い領域
が形成されている。このため上記基板バイアス電圧によ
り拡大する空乏層部分の基板不純物濃度が不所望に高く
なる傾向にある。このような場合には上記しきい値電圧
は不所望に上昇し易い。上記しきい値電圧が不所望に上
昇すると、該MISFETをトランスファゲートとして使用す
る回路ではドレイン電圧が充分にソース側に伝達されな
いため高速動作が妨げられるという問題点がある。
においては、上記しきい値調整用P+型半導体領域の不所
望な拡散が起きると、基板バイアス電圧印加時にそのし
きい値電圧が不所望に上昇し易い。MISFETに基板バイア
ス電圧を印加した時にはチャンネル領域の空乏層がさら
に拡がり、しきい値電圧が上昇する。上記基板バイアス
により上昇する電圧の値はほぼ基板バイアス電圧の平方
根に比例するが、その比例係数は上記拡大した空乏層内
の基板不純物濃度によって大きく影響される。ところ
で、上記Ｎチャンネル型MISFETにおいてしきい値調整用
P+型半導体領域は同じくＰ型のウェル領域上に形成され
ている。このため上記しきい値調整用P+型半導体領域が
不所望に拡散すると、上記Ｎチャンネル型MISFETのチャ
ンネル領域の不純物濃度分布曲線は緩慢になり、不純物
濃度の高い領域が半導体基板内部にまで不所望に拡が
る。Ｂを導入する従来の方法では、半導体基板表面から
約0.3［μｍ］程度の深さまで、不純物濃度の高い領域
が形成されている。このため上記基板バイアス電圧によ
り拡大する空乏層部分の基板不純物濃度が不所望に高く
なる傾向にある。このような場合には上記しきい値電圧
は不所望に上昇し易い。上記しきい値電圧が不所望に上
昇すると、該MISFETをトランスファゲートとして使用す
る回路ではドレイン電圧が充分にソース側に伝達されな
いため高速動作が妨げられるという問題点がある。
本発明の目的は、Ｎチャンネル型及びＰチャンネル型
の微細なMISFETを一個の半導体基板上に形成しゲート電
極の導電型を共通化した半導体集積回路装置において、
上記MISFETにおけるしきい値電圧の不所望な変化を低減
することができる半導体集積回路装置の製造方法を提供
する事にある。
の微細なMISFETを一個の半導体基板上に形成しゲート電
極の導電型を共通化した半導体集積回路装置において、
上記MISFETにおけるしきい値電圧の不所望な変化を低減
することができる半導体集積回路装置の製造方法を提供
する事にある。
本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろ
う。
本明細書の記述及び添付図面から明らかになるであろ
う。
本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば下記の通りである。すなわち、第
一の導電型の表面チャンネル型MISFETと、第一と異なる
導電型である第二の導電型の埋め込みチャンネル型MISF
ETとを一個の半導体基板上に備えた半導体集積回路装置
の製造方法において、上記表面チャンネル型MISFETの基
板バイアス効果低減を図り、上記埋め込みチャンネル型
MISFETの短チャンネル効果を防止するために、上記表面
チャンネル型MISFETと上記埋め込みチャンネル型MISFET
両方の少なくともチャンネル生成領域に、第二導電型の
不純物を導入する工程と上記領域の第二導電型不純物の
濃度が最大となる濃度中心位置よりも半導体基板内側に
濃度中心位置がくるよう第一導電型の不純物を導入する
工程とを含むことを特徴とする半導体集積回路装置の製
造方法、第一の導電型の表面チャンネル型MISFETと、第
一と異なる導電型である第二の導電型の埋め込みチャン
ネル型MISFETとを一個の半導体基板上に備えた半導体集
積回路装置の製造方法において、上記表面チャンネル型
MISFETと上記埋め込みチャンネル型MISFETのしきい値の
絶対値を同じにするために、上記表面チャンネル型MISF
ETと上記埋め込みチャンネル型MISFETのそれぞれのチャ
ンネル生成領域に、上記半導体基板表面付近で濃度が最
大となるように第二導電型の不純物を打ち込む工程と上
記領域の第二導電型不純物の濃度が最大となる濃度中心
位置よりも半導体基板内側に濃度中心位置がくるように
第一導電型の不純物を打ち込む工程とを含むことを特徴
とする半導体集積回路装置の製造方法、第一の導電型の
表面チャンネル型MISFETと、第一と異なる導電型である
第二の導電型の埋め込みチャンネル型MISFETからなるCM
ISFETを有する半導体集積回路装置の製造方法におい
て、上記表面チャンネル型MISFETと上記埋め込みチャン
ネル型MISFETのそれぞれのチャンネル生成領域の所要の
位置に、第二導電型の不純物を導入する工程と、上記領
域の第二導電型不純物の濃度が最大となる濃度中心位置
よりも半導体基板内側に濃度中心位置がくるよう第一導
電型の不純物を導入する工程と、上記表面チャンネル型
MISFETと上記埋め込みチャンネル型MISFETのゲート電極
をＮ型の半導体を用いて形成する工程とを含むことを特
徴とする半導体集積回路装置の製造方法である。また、
上記第１導電型不純物には砒素を採用することができ
る。
要を簡単に説明すれば下記の通りである。すなわち、第
一の導電型の表面チャンネル型MISFETと、第一と異なる
導電型である第二の導電型の埋め込みチャンネル型MISF
ETとを一個の半導体基板上に備えた半導体集積回路装置
の製造方法において、上記表面チャンネル型MISFETの基
板バイアス効果低減を図り、上記埋め込みチャンネル型
MISFETの短チャンネル効果を防止するために、上記表面
チャンネル型MISFETと上記埋め込みチャンネル型MISFET
両方の少なくともチャンネル生成領域に、第二導電型の
不純物を導入する工程と上記領域の第二導電型不純物の
濃度が最大となる濃度中心位置よりも半導体基板内側に
濃度中心位置がくるよう第一導電型の不純物を導入する
工程とを含むことを特徴とする半導体集積回路装置の製
造方法、第一の導電型の表面チャンネル型MISFETと、第
一と異なる導電型である第二の導電型の埋め込みチャン
ネル型MISFETとを一個の半導体基板上に備えた半導体集
積回路装置の製造方法において、上記表面チャンネル型
MISFETと上記埋め込みチャンネル型MISFETのしきい値の
絶対値を同じにするために、上記表面チャンネル型MISF
ETと上記埋め込みチャンネル型MISFETのそれぞれのチャ
ンネル生成領域に、上記半導体基板表面付近で濃度が最
大となるように第二導電型の不純物を打ち込む工程と上
記領域の第二導電型不純物の濃度が最大となる濃度中心
位置よりも半導体基板内側に濃度中心位置がくるように
第一導電型の不純物を打ち込む工程とを含むことを特徴
とする半導体集積回路装置の製造方法、第一の導電型の
表面チャンネル型MISFETと、第一と異なる導電型である
第二の導電型の埋め込みチャンネル型MISFETからなるCM
ISFETを有する半導体集積回路装置の製造方法におい
て、上記表面チャンネル型MISFETと上記埋め込みチャン
ネル型MISFETのそれぞれのチャンネル生成領域の所要の
位置に、第二導電型の不純物を導入する工程と、上記領
域の第二導電型不純物の濃度が最大となる濃度中心位置
よりも半導体基板内側に濃度中心位置がくるよう第一導
電型の不純物を導入する工程と、上記表面チャンネル型
MISFETと上記埋め込みチャンネル型MISFETのゲート電極
をＮ型の半導体を用いて形成する工程とを含むことを特
徴とする半導体集積回路装置の製造方法である。また、
上記第１導電型不純物には砒素を採用することができ
る。
上記した手段によれば、しきい値調整用第２導電型不
純物導入後に導入された砒素は、上記第２導電型不純物
にて形成されたしきい値調整用第２導電型半導体領域の
一部を、その不純物濃度を低下させるよう、或いは第１
導電型半導体領域に変化させるよう働く。また上記砒素
は拡散係数が小さく、熱処理工程を経ても半導体基板内
に拡散する割合が少ないため急峻な濃度分布にて導入す
ることができ、上記しきい値調整用第２導電型半導体領
域のうち所要の領域を選択的に第１導電型半導体領域に
変化させることができる。ところで、上記砒素の濃度中
心は上記第２導電型不純物の濃度中心よりも半導体基板
内側にあるため、上記しきい値調整用第２導電型半導体
領域の上記半導体基板内側寄りの部分の不純物濃度が低
くなり、或いは第１導電型半導体領域に変化する。
純物導入後に導入された砒素は、上記第２導電型不純物
にて形成されたしきい値調整用第２導電型半導体領域の
一部を、その不純物濃度を低下させるよう、或いは第１
導電型半導体領域に変化させるよう働く。また上記砒素
は拡散係数が小さく、熱処理工程を経ても半導体基板内
に拡散する割合が少ないため急峻な濃度分布にて導入す
ることができ、上記しきい値調整用第２導電型半導体領
域のうち所要の領域を選択的に第１導電型半導体領域に
変化させることができる。ところで、上記砒素の濃度中
心は上記第２導電型不純物の濃度中心よりも半導体基板
内側にあるため、上記しきい値調整用第２導電型半導体
領域の上記半導体基板内側寄りの部分の不純物濃度が低
くなり、或いは第１導電型半導体領域に変化する。
埋め込みチャンネル型MISFETにおいて、しきい値調整
用第２導電型半導体領域は第１導電型半導体領域上に形
成されているため、上記しきい値調整用第２導電型半導
体領域の基板内部側が上記砒素の導入により第１導電型
半導体領域に変化し、上記第１導電型半導体領域と第２
導電型半導体領域との接合部が基板表面よりに移動す
る。言い替えれば砒素の導入により、上記しきい値調整
用第２導電型半導体領域の厚さ寸法が、上記第２導電型
不純物のみを導入して形成した場合に較べて薄く形成さ
れる。このことにより、上記埋め込みチャンネル型MISF
ETにおけるPN接合面を半導体基板表面に近い位置に形成
することができ、チャンネルに対するゲート電極の影響
を強化できるため、短チャンネル効果によるしきい値電
圧の不所望な低下は起こりにくい。
用第２導電型半導体領域は第１導電型半導体領域上に形
成されているため、上記しきい値調整用第２導電型半導
体領域の基板内部側が上記砒素の導入により第１導電型
半導体領域に変化し、上記第１導電型半導体領域と第２
導電型半導体領域との接合部が基板表面よりに移動す
る。言い替えれば砒素の導入により、上記しきい値調整
用第２導電型半導体領域の厚さ寸法が、上記第２導電型
不純物のみを導入して形成した場合に較べて薄く形成さ
れる。このことにより、上記埋め込みチャンネル型MISF
ETにおけるPN接合面を半導体基板表面に近い位置に形成
することができ、チャンネルに対するゲート電極の影響
を強化できるため、短チャンネル効果によるしきい値電
圧の不所望な低下は起こりにくい。
また、表面チャンネル型MISFETにおいて、しきい値調
整用第２導電型半導体領域は同一の導電型の半導体領域
上に形成されており、その不純物濃度は上記半導体基板
部分では概ね一定であり、上記しきい値調整用半導体領
域内では相対的に高くなっている。いま仮に上記しきい
値調整用半導体領域における不純物濃度中心が半導体基
板表面にあるとすると、上記しきい値調整用半導体領域
の深さ寸法の概ね半分の位置が不純物濃度中心となるよ
う砒素を導入することにより、上記しきい値調整用第２
導電型半導体領域の半導体基板側の不純物濃度を低下さ
せる。その結果上記しきい値調整用第２導電型半導体領
域の不純物濃度分布は半導体基板から内部に向かうに従
い急峻に低下するよう形成される。言い替えれば砒素の
導入により、上記しきい値調整用第２導電型半導体領域
の厚さ寸法が薄く形成される。上記しきい値調整用第２
導電型半導体領域が基板バイアス印加しない時の空乏層
内に含まれる様薄く形成されると、基板バイアスを印加
時の空乏層の厚さよりも薄くなる傾向にある。このよう
な条件下においては、基板バイアスを印加しても上記表
面チャンネル型MISFETのしきい値電圧の上昇は半導体基
板濃度で決まるため不所望な上昇は起こりにくい。
整用第２導電型半導体領域は同一の導電型の半導体領域
上に形成されており、その不純物濃度は上記半導体基板
部分では概ね一定であり、上記しきい値調整用半導体領
域内では相対的に高くなっている。いま仮に上記しきい
値調整用半導体領域における不純物濃度中心が半導体基
板表面にあるとすると、上記しきい値調整用半導体領域
の深さ寸法の概ね半分の位置が不純物濃度中心となるよ
う砒素を導入することにより、上記しきい値調整用第２
導電型半導体領域の半導体基板側の不純物濃度を低下さ
せる。その結果上記しきい値調整用第２導電型半導体領
域の不純物濃度分布は半導体基板から内部に向かうに従
い急峻に低下するよう形成される。言い替えれば砒素の
導入により、上記しきい値調整用第２導電型半導体領域
の厚さ寸法が薄く形成される。上記しきい値調整用第２
導電型半導体領域が基板バイアス印加しない時の空乏層
内に含まれる様薄く形成されると、基板バイアスを印加
時の空乏層の厚さよりも薄くなる傾向にある。このよう
な条件下においては、基板バイアスを印加しても上記表
面チャンネル型MISFETのしきい値電圧の上昇は半導体基
板濃度で決まるため不所望な上昇は起こりにくい。
本発明をCMISFET回路に適用した一実施例を第１図
（ａ）〜（ｃ）に基づいて説明する。第１図（ａ）は上
記CMISFET回路の要部の縦断面図である。本図に示され
るCMISFET回路は、特に制限されないが、P-型半導体基
板１上に形成されるものとし、Ｐチャンネル型MISFETQp
とＮチャンネル型MISFETQnとのドレイン電極同志を結合
して構成されている。上記Ｐチャンネル型MISFETQpは、
上記P-型半導体基板１内に形成されたＮウェル領域３上
に形成され、Ｐ型半導体領域にて成るドレイン電極７、
及びソース電極８は所定の間隔をもって形成され、その
間には酸化シリコンにて成るゲート絶縁膜11を介してゲ
ート電極９が形成されている。上記ゲート電極９は、リ
ンをドープした多結晶シリコン層9A上に、例えばタング
ステンシリサイド層9Bを堆積させて構成された所謂ポリ
サイド構造となっており、さらにその上に薄い多結晶シ
リコン膜9Cが堆積されている。上記ドレイン電極７、及
びソース電極８は、不純物濃度の高いP+型半導体領域7
A,8Aのチャンネル側端に不純物濃度の低いP-型半導体領
域7B,8Bを配した所謂LDD（ライトリ・ドープド・ドレイ
ン）構造となっている。上記MISFETQpのチャンネル領域
表面、すなわち上記ソース電極８、及びドレイン電極７
の間にはＰ型不純物を高濃度に導入したしきい値調整用
P+型半導体領域20が形成されている。
（ａ）〜（ｃ）に基づいて説明する。第１図（ａ）は上
記CMISFET回路の要部の縦断面図である。本図に示され
るCMISFET回路は、特に制限されないが、P-型半導体基
板１上に形成されるものとし、Ｐチャンネル型MISFETQp
とＮチャンネル型MISFETQnとのドレイン電極同志を結合
して構成されている。上記Ｐチャンネル型MISFETQpは、
上記P-型半導体基板１内に形成されたＮウェル領域３上
に形成され、Ｐ型半導体領域にて成るドレイン電極７、
及びソース電極８は所定の間隔をもって形成され、その
間には酸化シリコンにて成るゲート絶縁膜11を介してゲ
ート電極９が形成されている。上記ゲート電極９は、リ
ンをドープした多結晶シリコン層9A上に、例えばタング
ステンシリサイド層9Bを堆積させて構成された所謂ポリ
サイド構造となっており、さらにその上に薄い多結晶シ
リコン膜9Cが堆積されている。上記ドレイン電極７、及
びソース電極８は、不純物濃度の高いP+型半導体領域7
A,8Aのチャンネル側端に不純物濃度の低いP-型半導体領
域7B,8Bを配した所謂LDD（ライトリ・ドープド・ドレイ
ン）構造となっている。上記MISFETQpのチャンネル領域
表面、すなわち上記ソース電極８、及びドレイン電極７
の間にはＰ型不純物を高濃度に導入したしきい値調整用
P+型半導体領域20が形成されている。
上記MISFETQpのチャンネル部分の不純物濃度分布を第
１図（ｂ）に示す。本図において実線にて示される濃度
分布曲線は上記しきい値調整用P+型半導体領域20とＮウ
ェル領域３とを表している。上記しきい値調整用P+型半
導体領域20の厚さは従来よりも薄く、例えば0.08［μ
ｍ］程度に形成されている。このような薄いしきい値調
整用P+型半導体領域は、例えばＢのようなＰ型不純物
と、Ｎ型不純物である砒素とを上記チャンネル領域内に
導入することによって得ることができる。本図において
一点鎖線にて示される濃度分布曲線は上記Ｂを導入して
得られるしきい値調整用P+型半導体領域とＮウェル領域
とを表している。上記Ｂを導入したしきい値調整用P+型
半導体領域は、Ｂの拡散係数が大きいため、熱処理工程
によって半導体基板内部に向かって拡散し、約0.15［μ
ｍ］程度の厚さとなっている。上記Ｂを導入したしきい
値調整用P+型半導体領域の厚さを薄くするために、二点
鎖線にて示されるように半導体基板表面より約0.1［μ
ｍ］程度深い位置に不純物濃度が最大となる濃度中心が
来るように砒素を導入する。砒素は拡散係数が小さいた
め、熱処理工程を経ても急峻な濃度勾配を保つことがで
きる。上記急峻な濃度勾配にて導入された砒素は、上記
Ｂを導入したしきい値調整用P+型半導体領域の一部の不
純物濃度を下げるよう、あるいはＮ型半導体領域に変換
させるように働くため、0.08［μｍ］程度の厚さを持つ
しきい値調整用P+型半導体領域20が形成される。
１図（ｂ）に示す。本図において実線にて示される濃度
分布曲線は上記しきい値調整用P+型半導体領域20とＮウ
ェル領域３とを表している。上記しきい値調整用P+型半
導体領域20の厚さは従来よりも薄く、例えば0.08［μ
ｍ］程度に形成されている。このような薄いしきい値調
整用P+型半導体領域は、例えばＢのようなＰ型不純物
と、Ｎ型不純物である砒素とを上記チャンネル領域内に
導入することによって得ることができる。本図において
一点鎖線にて示される濃度分布曲線は上記Ｂを導入して
得られるしきい値調整用P+型半導体領域とＮウェル領域
とを表している。上記Ｂを導入したしきい値調整用P+型
半導体領域は、Ｂの拡散係数が大きいため、熱処理工程
によって半導体基板内部に向かって拡散し、約0.15［μ
ｍ］程度の厚さとなっている。上記Ｂを導入したしきい
値調整用P+型半導体領域の厚さを薄くするために、二点
鎖線にて示されるように半導体基板表面より約0.1［μ
ｍ］程度深い位置に不純物濃度が最大となる濃度中心が
来るように砒素を導入する。砒素は拡散係数が小さいた
め、熱処理工程を経ても急峻な濃度勾配を保つことがで
きる。上記急峻な濃度勾配にて導入された砒素は、上記
Ｂを導入したしきい値調整用P+型半導体領域の一部の不
純物濃度を下げるよう、あるいはＮ型半導体領域に変換
させるように働くため、0.08［μｍ］程度の厚さを持つ
しきい値調整用P+型半導体領域20が形成される。
上記Ｎチャンネル型MISFETQnは、上記P-型半導体基板
１内に形成されたＰウェル領域２上に形成され、Ｎ型半
導体領域にて成るソース電極４、及びドレイン電極５は
所定の間隔をもって形成され、その間には酸化シリコン
にて成るゲート絶縁膜11を介してゲート電極６が形成さ
れている。上記ゲート電極６は、リンをドープした多結
晶シリコン層6A上に、例えばタングステンシリサイド層
6Bを堆積させて構成される所謂ポリサイド構造となって
おり、さらにその上に薄い多結晶シリコン膜6Cが堆積さ
れている。上記ソース電極４、及びドレイン電極５は、
不純物濃度の高いN+型半導体領域4A,5Aのチャンネル側
端に不純物濃度の低いN-型半導体領域4B,5Bを配したLDD
構造となっている。上記MISFETQnのチャンネル領域表
面、すなわち上記ソース電極４、及びドレイン電極５の
間にはＰ型不純物を高濃度に導入したしきい値調整用P+
型半導体領域21が形成されている。
１内に形成されたＰウェル領域２上に形成され、Ｎ型半
導体領域にて成るソース電極４、及びドレイン電極５は
所定の間隔をもって形成され、その間には酸化シリコン
にて成るゲート絶縁膜11を介してゲート電極６が形成さ
れている。上記ゲート電極６は、リンをドープした多結
晶シリコン層6A上に、例えばタングステンシリサイド層
6Bを堆積させて構成される所謂ポリサイド構造となって
おり、さらにその上に薄い多結晶シリコン膜6Cが堆積さ
れている。上記ソース電極４、及びドレイン電極５は、
不純物濃度の高いN+型半導体領域4A,5Aのチャンネル側
端に不純物濃度の低いN-型半導体領域4B,5Bを配したLDD
構造となっている。上記MISFETQnのチャンネル領域表
面、すなわち上記ソース電極４、及びドレイン電極５の
間にはＰ型不純物を高濃度に導入したしきい値調整用P+
型半導体領域21が形成されている。
上記MISFETQnのチャンネル部分に不純物濃度分布を第
１図（ｃ）に示す。本図において実線にて示される濃度
分布曲線は上記しきい値調整用P+型半導体領域21とＰウ
ェル領域２とを表している。上記しきい値調整用P+型半
導体領域20の不純物濃度は基板表面より、例えば0.1
［μｍ］程度の深さの位置にかけて急峻に低下するよう
形成されている。このように急峻な不純物濃度分布を持
つしきい値調整用P+型半導体領域は、チャンネル領域へ
のＢ及び砒素の導入によって得ることができる。本図に
おいて一点鎖線にて示される濃度分布曲線はＢのみを導
入して得られるP+型半導体領域とＰ型ウェル領域とを表
している。上記Ｂを導入したP+型半導体領域は、Ｂの拡
散係数が大きいため、熱処理工程によって半導体基板内
部に向かって拡散し、上記半導体基板表面より約0.3
［μｍ］程度の深さまで上記Ｐ型ウェル領域の不純物濃
度が不所望に高く形成されている。上記Ｐ型ウェル領域
の濃度が高くなると、基板バイアス効果によるMISFETQn
のしきい値電圧の不所望な上昇が起こる。このため上記
MISFETQpと同様に当該MISFETQnのチャンネル領域にも砒
素を導入することによって急峻な不純物濃度分布を持つ
しきい値調整用P+型半導体領域21を形成する。本図にお
いて二点鎖線は上記チャンネル領域に導入した砒素の不
純物濃度分布を示す。上記砒素は半導体基板表面より約
0.1［μｍ］程度の深さの位置に不純物濃度中心が来る
よう導入するものである。砒素は拡散係数が小さいた
め、熱処理後も急峻な濃度分布を保つ。Ｎ型不純物であ
る砒素は上記P+型半導体領域の一部を中和してＮ型半導
体領域に変換させるように働くため、半導体基板から約
0.1［μｍ］程度の位置までの間に不純物濃度が急峻に
低下するしきい値調整用P+型半導体領域21が形成され
る。またＰ型ウェル領域２の不純物濃度は概ね一定とな
る。このことにより、上記しきい値調整用P+型半導体領
域21の厚さは薄くなり、当該MISFETQnに形成される空乏
層の厚さよりも薄く形成される。上記しきい値調整用P+
型半導体領域12が上記空乏層よりも薄く形成されたとす
ると、基板バイアス印加時には上記空乏層は上記Ｐ型ウ
ェル領域２内にて拡がることになり、そのしきい値電圧
の上昇を低く抑えることができる。
１図（ｃ）に示す。本図において実線にて示される濃度
分布曲線は上記しきい値調整用P+型半導体領域21とＰウ
ェル領域２とを表している。上記しきい値調整用P+型半
導体領域20の不純物濃度は基板表面より、例えば0.1
［μｍ］程度の深さの位置にかけて急峻に低下するよう
形成されている。このように急峻な不純物濃度分布を持
つしきい値調整用P+型半導体領域は、チャンネル領域へ
のＢ及び砒素の導入によって得ることができる。本図に
おいて一点鎖線にて示される濃度分布曲線はＢのみを導
入して得られるP+型半導体領域とＰ型ウェル領域とを表
している。上記Ｂを導入したP+型半導体領域は、Ｂの拡
散係数が大きいため、熱処理工程によって半導体基板内
部に向かって拡散し、上記半導体基板表面より約0.3
［μｍ］程度の深さまで上記Ｐ型ウェル領域の不純物濃
度が不所望に高く形成されている。上記Ｐ型ウェル領域
の濃度が高くなると、基板バイアス効果によるMISFETQn
のしきい値電圧の不所望な上昇が起こる。このため上記
MISFETQpと同様に当該MISFETQnのチャンネル領域にも砒
素を導入することによって急峻な不純物濃度分布を持つ
しきい値調整用P+型半導体領域21を形成する。本図にお
いて二点鎖線は上記チャンネル領域に導入した砒素の不
純物濃度分布を示す。上記砒素は半導体基板表面より約
0.1［μｍ］程度の深さの位置に不純物濃度中心が来る
よう導入するものである。砒素は拡散係数が小さいた
め、熱処理後も急峻な濃度分布を保つ。Ｎ型不純物であ
る砒素は上記P+型半導体領域の一部を中和してＮ型半導
体領域に変換させるように働くため、半導体基板から約
0.1［μｍ］程度の位置までの間に不純物濃度が急峻に
低下するしきい値調整用P+型半導体領域21が形成され
る。またＰ型ウェル領域２の不純物濃度は概ね一定とな
る。このことにより、上記しきい値調整用P+型半導体領
域21の厚さは薄くなり、当該MISFETQnに形成される空乏
層の厚さよりも薄く形成される。上記しきい値調整用P+
型半導体領域12が上記空乏層よりも薄く形成されたとす
ると、基板バイアス印加時には上記空乏層は上記Ｐ型ウ
ェル領域２内にて拡がることになり、そのしきい値電圧
の上昇を低く抑えることができる。
上記ゲート電極6,9側面には酸化シリコンにて成るサ
イドウォールスペーサ13が形成されている。上記ゲート
電極6,9を含む基板主面上には酸化シリコン膜14が堆積
され、さらにその上には酸化シリコンにて成る層間絶縁
膜15、及びBPSGにて成る絶縁膜16が形成されており、上
記酸化シリコン膜14及び層間絶縁膜15の、ソース電極8,
4、及びドレイン電極7,5上の所要部分にはコンタクトホ
ール15A,D,B,Cがそれぞれ開口されている。上記絶縁膜1
5上には、コンタクトホール15A〜15Dを介して上記ソー
ス電極4,8に接続するようアルミニウムにて成る配線30
A,30Cが、また上記ドレイン電極5,7に接続するアルミニ
ウム配線30Bが形成されている。尚、本図において符号1
0は酸化シリコンにて成るフィールド酸化膜であり、符
号12は上記フィールド酸化膜下層に形成されたチャンネ
ルストッパ領域である。
イドウォールスペーサ13が形成されている。上記ゲート
電極6,9を含む基板主面上には酸化シリコン膜14が堆積
され、さらにその上には酸化シリコンにて成る層間絶縁
膜15、及びBPSGにて成る絶縁膜16が形成されており、上
記酸化シリコン膜14及び層間絶縁膜15の、ソース電極8,
4、及びドレイン電極7,5上の所要部分にはコンタクトホ
ール15A,D,B,Cがそれぞれ開口されている。上記絶縁膜1
5上には、コンタクトホール15A〜15Dを介して上記ソー
ス電極4,8に接続するようアルミニウムにて成る配線30
A,30Cが、また上記ドレイン電極5,7に接続するアルミニ
ウム配線30Bが形成されている。尚、本図において符号1
0は酸化シリコンにて成るフィールド酸化膜であり、符
号12は上記フィールド酸化膜下層に形成されたチャンネ
ルストッパ領域である。
次に、第１図に示されるCMISFETの製造工程を第２図
（ａ）〜（ｄ）に基づいて説明する。
（ａ）〜（ｄ）に基づいて説明する。
まず第２図（ａ）に示すようにＰ型半導体基板１上の
Ｎ型ウェル領域形成領域にＰ型不純物を導入する。上記
Ｐ型不純物は、例えば1.4×1013［atoms/cm2］程度の濃
度のリンを用い、125［kev］程度のエネルギのイオン打
ち込みにて導入する。同様に、上記Ｐ型ウェル領域形成
領域にＮ型不純物を導入する。上記Ｎ型不純物は、例え
ば5.0×1012［atoms/cm2］程度のBF2を用い、60［kev］
程度のエネルギのイオン打ち込みにて導入する。次に上
記半導体基板全体を、約1,200［℃］の雰囲気にて３時
間熱処理をおこない、Ｎ型ウェル領域３、及びＰ型ウェ
ル領域２を形成する。次にＰ型ウェル領域２のフィール
ド酸化膜形成領域に、例えば5.0×1013［atoms/cm2］程
度の濃度のBF2を60［kev］程度のエネルギのイオン打ち
込みにて導入した後、上記領域を選択的に酸化させてフ
ィールド酸化膜10及びチャンネルストッパ領域12を形成
する。次に上記Ｎ型ウェル領域３、及びＰ型ウェル領域
２の表面にゲート酸化膜11となる酸化シリコン膜を形成
する。続いて上記半導体基板１主面上に、後工程にて形
成するMISFETのしきい値電圧を調整するためにＰ型不純
物を高濃度に導入する。上記Ｐ型不純物は、例えば2.5
×1012［atoms/cm2］程度の濃度のBF2を用い、40［ke
v］程度のエネルギのイオン打ち込みにて導入する。上
記BF2の不純物濃度は上記半導体基板表面付近で最大と
なるように打ち込みをおこなう。続いて上記半導体基板
１主面上に、上記半導体基板より約0.1［μｍ］程度の
深さが不純物濃度中心となるようにＮ型不純物である砒
素を導入する。上記砒素は後工程の処理熱により不所望
に拡散してしまう上記しきい値調整用P+型半導体領域2
0,21の一部をＮ型半導体領域に変換するために導入する
ものであり、例えば６×1011［atoms/cm2］程度の濃度
となるよう200［kev］程度のエネルギのイオン打ち込み
にて導入する。上記砒素は拡散係数が小さいため後工程
の処理熱による不所望な拡散が起こりにくい。
Ｎ型ウェル領域形成領域にＰ型不純物を導入する。上記
Ｐ型不純物は、例えば1.4×1013［atoms/cm2］程度の濃
度のリンを用い、125［kev］程度のエネルギのイオン打
ち込みにて導入する。同様に、上記Ｐ型ウェル領域形成
領域にＮ型不純物を導入する。上記Ｎ型不純物は、例え
ば5.0×1012［atoms/cm2］程度のBF2を用い、60［kev］
程度のエネルギのイオン打ち込みにて導入する。次に上
記半導体基板全体を、約1,200［℃］の雰囲気にて３時
間熱処理をおこない、Ｎ型ウェル領域３、及びＰ型ウェ
ル領域２を形成する。次にＰ型ウェル領域２のフィール
ド酸化膜形成領域に、例えば5.0×1013［atoms/cm2］程
度の濃度のBF2を60［kev］程度のエネルギのイオン打ち
込みにて導入した後、上記領域を選択的に酸化させてフ
ィールド酸化膜10及びチャンネルストッパ領域12を形成
する。次に上記Ｎ型ウェル領域３、及びＰ型ウェル領域
２の表面にゲート酸化膜11となる酸化シリコン膜を形成
する。続いて上記半導体基板１主面上に、後工程にて形
成するMISFETのしきい値電圧を調整するためにＰ型不純
物を高濃度に導入する。上記Ｐ型不純物は、例えば2.5
×1012［atoms/cm2］程度の濃度のBF2を用い、40［ke
v］程度のエネルギのイオン打ち込みにて導入する。上
記BF2の不純物濃度は上記半導体基板表面付近で最大と
なるように打ち込みをおこなう。続いて上記半導体基板
１主面上に、上記半導体基板より約0.1［μｍ］程度の
深さが不純物濃度中心となるようにＮ型不純物である砒
素を導入する。上記砒素は後工程の処理熱により不所望
に拡散してしまう上記しきい値調整用P+型半導体領域2
0,21の一部をＮ型半導体領域に変換するために導入する
ものであり、例えば６×1011［atoms/cm2］程度の濃度
となるよう200［kev］程度のエネルギのイオン打ち込み
にて導入する。上記砒素は拡散係数が小さいため後工程
の処理熱による不所望な拡散が起こりにくい。
次に第２図（ｂ）に示すように、ゲート電極及びソー
ス・ドレイン電極を形成する。まず半導体基板主面上に
多結晶シリコン膜を堆積させ、90〜1,000［℃］程度の
温度により、例えばリンのようなＮ型不純物を導入す
る。このときの処理熱により、上記しきい値調整用P+型
半導体領域が半導体基板内に不所望に拡散するが、上記
半導体基板より内側にＮ型不純物である砒素を予め導入
してあるため、不所望に拡散した上記P+型半導体領域の
一部の不純物濃度は低下し、あるいはＮ型半導体領域に
変換される。上記工程により、Ｐチャンネル型MISFET形
成領域には、約0.08［μｍ］程度の厚さのしきい値調整
用P+型半導体領域20が形成され、Ｎチャンネル型MISFET
形成領域には、、半導体基板から約0.1［μｍ］程度の
深さの位置にかけて不純物濃度が急峻に低くなるしきい
値調整用P+型半導体領域21が形成される。次に上記多結
晶シリコン膜上に、例えばタングステンシリサイド膜を
堆積させ、所謂ポリサイド膜を形成する。上記ポリサイ
ド膜上にはさらに多結晶シリコン膜を堆積させる。上記
ポリサイド膜及び多結晶シリコン膜をエッチングするこ
とにより、上記多結晶シリコン膜6A,9A、タングステン
シリサイド膜6B,9B、及び多結晶シリコン膜6C,9Cより成
るゲート電極6,9を形成する。次に上記ゲート電極６及
びフィールド酸化膜10をマスクとしてＰ型ウェル領域表
面にＮ型不純物を低濃度に導入し、N-型半導体領域4B,5
Bを形成する。上記Ｎ型不純物は、例えば１×1013［ato
ms/cm2］程度の濃度のリンを用い、50［kev］程度のエ
ネルギのイオン打ち込みにより導入する。次に上記ゲー
ト電極９及びフィールド酸化膜10をマスクとしてＮ型ウ
ェル領域表面にＰ型不純物を低濃度に導入し、P-型半導
体領域7B,8Bを形成する。上記Ｐ型不純物は、例えば１
×1013［atoms/cm2］程度の濃度のBF2を用い、60［ke
v］程度のエネルギのイオン打ち込みにより導入する。
ス・ドレイン電極を形成する。まず半導体基板主面上に
多結晶シリコン膜を堆積させ、90〜1,000［℃］程度の
温度により、例えばリンのようなＮ型不純物を導入す
る。このときの処理熱により、上記しきい値調整用P+型
半導体領域が半導体基板内に不所望に拡散するが、上記
半導体基板より内側にＮ型不純物である砒素を予め導入
してあるため、不所望に拡散した上記P+型半導体領域の
一部の不純物濃度は低下し、あるいはＮ型半導体領域に
変換される。上記工程により、Ｐチャンネル型MISFET形
成領域には、約0.08［μｍ］程度の厚さのしきい値調整
用P+型半導体領域20が形成され、Ｎチャンネル型MISFET
形成領域には、、半導体基板から約0.1［μｍ］程度の
深さの位置にかけて不純物濃度が急峻に低くなるしきい
値調整用P+型半導体領域21が形成される。次に上記多結
晶シリコン膜上に、例えばタングステンシリサイド膜を
堆積させ、所謂ポリサイド膜を形成する。上記ポリサイ
ド膜上にはさらに多結晶シリコン膜を堆積させる。上記
ポリサイド膜及び多結晶シリコン膜をエッチングするこ
とにより、上記多結晶シリコン膜6A,9A、タングステン
シリサイド膜6B,9B、及び多結晶シリコン膜6C,9Cより成
るゲート電極6,9を形成する。次に上記ゲート電極６及
びフィールド酸化膜10をマスクとしてＰ型ウェル領域表
面にＮ型不純物を低濃度に導入し、N-型半導体領域4B,5
Bを形成する。上記Ｎ型不純物は、例えば１×1013［ato
ms/cm2］程度の濃度のリンを用い、50［kev］程度のエ
ネルギのイオン打ち込みにより導入する。次に上記ゲー
ト電極９及びフィールド酸化膜10をマスクとしてＮ型ウ
ェル領域表面にＰ型不純物を低濃度に導入し、P-型半導
体領域7B,8Bを形成する。上記Ｐ型不純物は、例えば１
×1013［atoms/cm2］程度の濃度のBF2を用い、60［ke
v］程度のエネルギのイオン打ち込みにより導入する。
次に第２図（ｃ）に示すように、上記ゲート電極6,9
側面にサイドウォールスペーサ13を形成する。上記スペ
ーサは半導体基板表面に酸化シリコンを全面堆積させ、
反応性イオンエッチングをおこなうことにより形成され
る。次に900〜950［℃］程度の乾燥した酸素雰囲気中に
て酸化をおこない、上記半導体基板全面に酸化シリコン
膜14を形成する。次に上記サイドウォールスペーサ13を
マスクとして上記N-型半導体領域4B,5B内の所要部分に
選択的にＮ型不純物を高濃度に導入し、N+型半導体領域
4A,5Aを形成する。上記Ｎ型不純物は５×1015［atoms/c
m2］程度の不純物濃度の砒素を用い、60［kev］程度の
エネルギのイオン打込みで導入する。これにより、上記
ソース電極４、及びドレイン電極５のLDD構造が略完成
する。次に上記サイドウォールスペーサ13をマスクとし
て上記P-型半導体領域7B,8B内の所要部分に選択的にＰ
型不純物を高濃度に導入し、しきい値調整用P+型半導体
領域7A,8Aを形成する。上記Ｐ型不純物は３×1015［ato
ms/cm2］程度の不純物濃度のBF2を用い、60［kev］程度
のエネルギのイオン打込みで導入する。これにより、上
記ソース電極８、及びドレイン電極７のLDD構造が略完
成する。
側面にサイドウォールスペーサ13を形成する。上記スペ
ーサは半導体基板表面に酸化シリコンを全面堆積させ、
反応性イオンエッチングをおこなうことにより形成され
る。次に900〜950［℃］程度の乾燥した酸素雰囲気中に
て酸化をおこない、上記半導体基板全面に酸化シリコン
膜14を形成する。次に上記サイドウォールスペーサ13を
マスクとして上記N-型半導体領域4B,5B内の所要部分に
選択的にＮ型不純物を高濃度に導入し、N+型半導体領域
4A,5Aを形成する。上記Ｎ型不純物は５×1015［atoms/c
m2］程度の不純物濃度の砒素を用い、60［kev］程度の
エネルギのイオン打込みで導入する。これにより、上記
ソース電極４、及びドレイン電極５のLDD構造が略完成
する。次に上記サイドウォールスペーサ13をマスクとし
て上記P-型半導体領域7B,8B内の所要部分に選択的にＰ
型不純物を高濃度に導入し、しきい値調整用P+型半導体
領域7A,8Aを形成する。上記Ｐ型不純物は３×1015［ato
ms/cm2］程度の不純物濃度のBF2を用い、60［kev］程度
のエネルギのイオン打込みで導入する。これにより、上
記ソース電極８、及びドレイン電極７のLDD構造が略完
成する。
次に第２図（ｄ）に示すように半導体基板主面上に酸
化シリコンにて成る層間絶縁膜15を堆積させ、さらにそ
の上にBPSG膜16を堆積させる。次にリフローをおこな
い、上記BPSG膜16表面を平坦化する。続いて上記ソース
電極4,8、及びドレイン電極5,7上の上記層間絶縁膜15及
びBPSG膜16の所要の位置にコンタクトホール15A,D,B,C
を夫々開口する。
化シリコンにて成る層間絶縁膜15を堆積させ、さらにそ
の上にBPSG膜16を堆積させる。次にリフローをおこな
い、上記BPSG膜16表面を平坦化する。続いて上記ソース
電極4,8、及びドレイン電極5,7上の上記層間絶縁膜15及
びBPSG膜16の所要の位置にコンタクトホール15A,D,B,C
を夫々開口する。
上記実施例によれば、以下の作用効果を得るものであ
る。
る。
（１）しきい値電圧調整用人BF2を導入した後、上記BF2
の不純物濃度中心よりも半導体基板内側に不純物濃度中
心を持つよう砒素を導入することにより、後工程の処理
熱により上記BF2により形成されたしきい値調整用P+型
半導体領域が半導体基板内に不所望に拡散した場合、上
記砒素が上記拡散したしきい値調整用P+型半導体領域の
一部の不純物濃度を下げ、或いはＮ型半導体領域に変換
するように働く。このことにより、上記Ｐチャンネル型
MISFETにおいては、しきい値調整用P+半導体領域20を従
来より薄く形成することができる。また、上記Ｎチャン
ネル型MISFETにおいては、しきい値調整用P+型半導体領
域21の不純物濃度曲線を従来より急峻に形成することが
できる。
の不純物濃度中心よりも半導体基板内側に不純物濃度中
心を持つよう砒素を導入することにより、後工程の処理
熱により上記BF2により形成されたしきい値調整用P+型
半導体領域が半導体基板内に不所望に拡散した場合、上
記砒素が上記拡散したしきい値調整用P+型半導体領域の
一部の不純物濃度を下げ、或いはＮ型半導体領域に変換
するように働く。このことにより、上記Ｐチャンネル型
MISFETにおいては、しきい値調整用P+半導体領域20を従
来より薄く形成することができる。また、上記Ｎチャン
ネル型MISFETにおいては、しきい値調整用P+型半導体領
域21の不純物濃度曲線を従来より急峻に形成することが
できる。
（２）埋め込みチャンネル型であるＰチャンネル型MISF
ETにおいては、しきい値調整用P+型半導体領域20が従来
より薄く形成されたため、その空乏層に対するゲート電
極の影響力が相対的に大きくなり、短チャンネル効果に
よるしきい値電圧の不所望な低下を防止することができ
る。
ETにおいては、しきい値調整用P+型半導体領域20が従来
より薄く形成されたため、その空乏層に対するゲート電
極の影響力が相対的に大きくなり、短チャンネル効果に
よるしきい値電圧の不所望な低下を防止することができ
る。
（３）表面チャンネル型であるＮチャンネル型MISFETに
おいては、しきい値調整用P+型半導体領域21の不純物濃
度曲線が従来より急峻に形成されているため、上記しき
い値調整用P+型半導体領域21は上記MISFETの空乏層内に
含まれる様に設定できる。このような条件においては、
基板バイアスを印加したときに拡がる空乏層は主として
Ｐ型ウェル領域に形成されるため、当該MISFETのしきい
値電圧の不所望な上昇を防止することができる。
おいては、しきい値調整用P+型半導体領域21の不純物濃
度曲線が従来より急峻に形成されているため、上記しき
い値調整用P+型半導体領域21は上記MISFETの空乏層内に
含まれる様に設定できる。このような条件においては、
基板バイアスを印加したときに拡がる空乏層は主として
Ｐ型ウェル領域に形成されるため、当該MISFETのしきい
値電圧の不所望な上昇を防止することができる。
（４）しきい値調整用P+型半導体領域形成後の砒素の導
入は、Ｐチャンネル型MISFET、及びＮチャンネル型MISF
ETともに実質的に同一の工程にておこなうため、工程の
簡略化を図ることができる。
入は、Ｐチャンネル型MISFET、及びＮチャンネル型MISF
ETともに実質的に同一の工程にておこなうため、工程の
簡略化を図ることができる。
以上本発明者によってなされた発明を実施例に基づい
て具体的に説明したが、本発明はそれに限定されるもの
ではなく、その要旨を逸脱しない範囲において種々変更
可能である事は言うまでもない。
て具体的に説明したが、本発明はそれに限定されるもの
ではなく、その要旨を逸脱しない範囲において種々変更
可能である事は言うまでもない。
例えば本実施例では、MISFETのチャンネル領域へのBF
2及び砒素の導入工程ではマスクを使用せず、Ｐチャン
ネル型及びＮチャンネル型MISFET形成領域に同時に導入
しているが、必ずしもこれに限定されるものではなく、
夫々の領域に別々に導入することもできる。この場合砒
素の不純物濃度中心をＰチャンネル型とＮチャンネル型
MISFETで変化させることにより、しきい値調整用P+型半
導体領域を最適の厚さに形成することができるという利
点があるが、イオン打ち込み工程が２回必要となり、ま
た夫々の領域にマスクを形成するための工程が必要にな
るという不利益を考慮する必要がある。
2及び砒素の導入工程ではマスクを使用せず、Ｐチャン
ネル型及びＮチャンネル型MISFET形成領域に同時に導入
しているが、必ずしもこれに限定されるものではなく、
夫々の領域に別々に導入することもできる。この場合砒
素の不純物濃度中心をＰチャンネル型とＮチャンネル型
MISFETで変化させることにより、しきい値調整用P+型半
導体領域を最適の厚さに形成することができるという利
点があるが、イオン打ち込み工程が２回必要となり、ま
た夫々の領域にマスクを形成するための工程が必要にな
るという不利益を考慮する必要がある。
以上の説明では主として本発明者によってなされた発
明を、その背景となった利用分野であるCMISFET回路に
適用する場合について説明したが、本発明はそれに限定
されるものではなく、その他の半導体集積回路装置に広
く利用することができる。本発明は少なくともＰチャン
ネル型MISFETとＮチャンネル型MISFETとを一個の半導体
基板上に形成する条件のものに適用することができる。
明を、その背景となった利用分野であるCMISFET回路に
適用する場合について説明したが、本発明はそれに限定
されるものではなく、その他の半導体集積回路装置に広
く利用することができる。本発明は少なくともＰチャン
ネル型MISFETとＮチャンネル型MISFETとを一個の半導体
基板上に形成する条件のものに適用することができる。
本願において開示される発明のうち、代表的なものに
よって得られる効果を簡単に説明すれば下記の通りであ
る。
よって得られる効果を簡単に説明すれば下記の通りであ
る。
すなわち、第１導電型の表面チャンネル型MISFETと第
２導電型の埋め込みチャンネル型MISFETとを一個の半導
体基板上に形成するにあたり、上記半導体基板の所要の
位置にしきい値調整用の第２導電型不純物を導入し、さ
らに上記第２導電型不純物を導入した領域に拡散係数の
小さな第１導電型不純物である砒素などを導入し、上記
砒素の濃度が最大となる濃度中心位置を上記第２導電型
不純物の濃度中心位置よりも上記半導体基板内側とする
ことにより、上記表面チャンネル型MISFETにおいては、
上記しきい値調整用第２導電型半導体領域の不純物濃度
曲線を、第２導電型不純物のみにて形成した場合に較べ
て急峻とし、上記しきい値調整用第２導電型半導体領域
を実質的に薄く形成することができる。上記薄く形成さ
れたしきい値調整用第２導電型半導体領域が、上記MISF
ETの空乏層の厚さよりも薄くなる条件下においては、基
板バイアス効果による当該MISFETのしきい値電圧の不所
望な上昇を防止することができ、上記MISFETを備えた半
導体集積回路装置の高速動作が期待できるという効果が
ある。
２導電型の埋め込みチャンネル型MISFETとを一個の半導
体基板上に形成するにあたり、上記半導体基板の所要の
位置にしきい値調整用の第２導電型不純物を導入し、さ
らに上記第２導電型不純物を導入した領域に拡散係数の
小さな第１導電型不純物である砒素などを導入し、上記
砒素の濃度が最大となる濃度中心位置を上記第２導電型
不純物の濃度中心位置よりも上記半導体基板内側とする
ことにより、上記表面チャンネル型MISFETにおいては、
上記しきい値調整用第２導電型半導体領域の不純物濃度
曲線を、第２導電型不純物のみにて形成した場合に較べ
て急峻とし、上記しきい値調整用第２導電型半導体領域
を実質的に薄く形成することができる。上記薄く形成さ
れたしきい値調整用第２導電型半導体領域が、上記MISF
ETの空乏層の厚さよりも薄くなる条件下においては、基
板バイアス効果による当該MISFETのしきい値電圧の不所
望な上昇を防止することができ、上記MISFETを備えた半
導体集積回路装置の高速動作が期待できるという効果が
ある。
また、上記埋め込みチャンネル型MISFEにおいては、
上記しきい値調整用第２導電型半導体領域を、第２導電
型不純物のみにて形成した場合に較べて薄く形成するこ
とができる。このことによりチャンネル長を短縮した場
合でも当該MISFETのしきい値電圧の不所望な低下を防止
することができるという効果がある。
上記しきい値調整用第２導電型半導体領域を、第２導電
型不純物のみにて形成した場合に較べて薄く形成するこ
とができる。このことによりチャンネル長を短縮した場
合でも当該MISFETのしきい値電圧の不所望な低下を防止
することができるという効果がある。
さらに、上記第２導電型不純物及び砒素の導入は、上
記表面チャンネル型及び埋め込みチャンネル型MISFETに
おいて実質的に同一の工程にておこなうことができるた
め、工程数の増加を最小限に抑えることができるという
効果がある。
記表面チャンネル型及び埋め込みチャンネル型MISFETに
おいて実質的に同一の工程にておこなうことができるた
め、工程数の増加を最小限に抑えることができるという
効果がある。
第１図（ａ）〜（ｃ）は本発明の一実施例であるCMISFE
T回路の断面図、及びそのチャンネル領域の不純物濃度
分布を示す説明図、 第２図（ａ）〜（ｄ）は第１図に示すCMISFET回路の製
造工程を順次示す縦断面図である。 １……P-型半導体基板、２……Ｐ型ウェル領域、３……
Ｎ型ウェル領域、4,8……ソース電極、6,9……ゲート電
極、5,8……ドレイン電極、20,21……しきい値調整用P+
型半導体領域、Qn……Ｎ型MISFET、Qp……Ｐ型MISFET。
T回路の断面図、及びそのチャンネル領域の不純物濃度
分布を示す説明図、 第２図（ａ）〜（ｄ）は第１図に示すCMISFET回路の製
造工程を順次示す縦断面図である。 １……P-型半導体基板、２……Ｐ型ウェル領域、３……
Ｎ型ウェル領域、4,8……ソース電極、6,9……ゲート電
極、5,8……ドレイン電極、20,21……しきい値調整用P+
型半導体領域、Qn……Ｎ型MISFET、Qp……Ｐ型MISFET。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 範夫 東京都小平市上水本町５丁目20番１号 株式会社日立製作所武蔵工場内 (56)参考文献 特開 平１−101662（ＪＰ，Ａ) 特開 昭53−144685（ＪＰ，Ａ) 特開 昭64−73676（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/092
Claims (3)
- 【請求項１】第一の導電型の表面チャンネル型MISFET
と、第一と異なる導電型である第二の導電型の埋め込み
チャンネル型MISFETとを一個の半導体基板上に備えた半
導体集積回路装置の製造方法において、 上記表面チャンネル型MISFETの基板バイアス効果低減を
図り、上記埋め込みチャンネル型MISFETの短チャンネル
効果を防止するために、上記表面チャンネル型MISFETと
上記埋め込みチャンネル型MISFET両方の少なくともチャ
ンネル生成領域に、 第二導電型の不純物を導入する工程と上記領域の第二導
電型不純物の濃度が最大となる濃度中心位置よりも半導
体基板内側に濃度中心位置がくるよう第一導電型の不純
物を導入する工程とを含むことを特徴とする半導体集積
回路装置の製造方法。 - 【請求項２】第一の導電型の表面チャンネル型MISFET
と、第一と異なる導電型である第二の導電型の埋め込み
チャンネル型MISFETとを一個の半導体基板上に備えた半
導体集積回路装置の製造方法において、 上記表面チャンネル型MISFETと上記埋め込みチャンネル
型MISFETのしきい値の絶対値を同じにするために、上記
表面チャンネル型MISFETと上記埋め込みチャンネル型MI
SFETのそれぞれのチャンネル生成領域に、 上記半導体基板表面付近で濃度が最大となるように第二
導電型の不純物を打ち込む工程と上記領域の第二導電型
不純物の濃度が最大となる濃度中心位置よりも半導体基
板内側に濃度中心位置がくるように第一導電型の不純物
を打ち込む工程とを含むことを特徴とする半導体集積回
路装置の製造方法。 - 【請求項３】第一の導電型の表面チャンネル型MISFET
と、第一と異なる導電型である第二の導電型の埋め込み
チャンネル型MISFETからなるCMISFETを有する半導体集
積回路装置の製造方法において、 上記表面チャンネル型MISFETと上記埋め込みチャンネル
型MISFETのそれぞれのチャンネル生成領域の所要の位置
に、第二導電型の不純物を導入する工程と、 上記領域の第二導電型不純物の濃度が最大となる濃度中
心位置よりも半導体基板内側に濃度中心位置がくるよう
第一導電型の不純物を導入する工程と、 上記表面チャンネル型MISFETと上記埋め込みチャンネル
型MISFETのゲート電極をＮ型の半導体を用いて形成する
工程とを含むことを特徴とする半導体集積回路装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1104411A JP2845934B2 (ja) | 1989-04-26 | 1989-04-26 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1104411A JP2845934B2 (ja) | 1989-04-26 | 1989-04-26 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02284463A JPH02284463A (ja) | 1990-11-21 |
| JP2845934B2 true JP2845934B2 (ja) | 1999-01-13 |
Family
ID=14379963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1104411A Expired - Fee Related JP2845934B2 (ja) | 1989-04-26 | 1989-04-26 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2845934B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5340770A (en) * | 1992-10-23 | 1994-08-23 | Ncr Corporation | Method of making a shallow junction by using first and second SOG layers |
| JP7145032B2 (ja) * | 2018-10-19 | 2022-09-30 | キヤノン株式会社 | 表示装置および電子機器 |
-
1989
- 1989-04-26 JP JP1104411A patent/JP2845934B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02284463A (ja) | 1990-11-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |