JPH0612826B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH0612826B2 JPH0612826B2 JP22155784A JP22155784A JPH0612826B2 JP H0612826 B2 JPH0612826 B2 JP H0612826B2 JP 22155784 A JP22155784 A JP 22155784A JP 22155784 A JP22155784 A JP 22155784A JP H0612826 B2 JPH0612826 B2 JP H0612826B2
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
-
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- H01—ELECTRIC ELEMENTS
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、薄膜トランジスタの構造に関するものであ
る。
る。
従来の薄膜トランジスタの構造は、特開昭５９−２２３
６５・特開昭５９−９６７６９の様に、動作層であるシ
リコン層の膜厚は、コンタクトホール形成時に問題がな
く、かつトランジスタ特性に、コンタクト抵抗等の寄生
抵抗が影響しない膜厚以上の均一膜厚であった。
６５・特開昭５９−９６７６９の様に、動作層であるシ
リコン層の膜厚は、コンタクトホール形成時に問題がな
く、かつトランジスタ特性に、コンタクト抵抗等の寄生
抵抗が影響しない膜厚以上の均一膜厚であった。
〔発明が解決しようとしている問題点〕 しかし、前述の従来技術では、薄膜トランジスタ（以下
ＴＦＴと記す。）特性において、動作層が非単結晶シリ
コンであることからオン電流値が小さくオフ状態でのリ
ーク電流が大きいためオン／オフ比が小さくおさえられ
る。またしきい値電圧が高く、応答速度が鈍いという問
題点を有する。
ＴＦＴと記す。）特性において、動作層が非単結晶シリ
コンであることからオン電流値が小さくオフ状態でのリ
ーク電流が大きいためオン／オフ比が小さくおさえられ
る。またしきい値電圧が高く、応答速度が鈍いという問
題点を有する。
そこで本発明はこのような問題点を解決するもので、そ
の目的とするところは、動作半導体層である非単結晶シ
リコン層の少なくともチャネル領域の非単結晶シリコン
層膜厚は薄くし、ソース領域およびドレイン領域の少な
くともコンタクト形成領域は、コンタクトホール形成時
に、歩留り良く形成が可能で、コンタクト抵抗等の寄生
抵抗がトランジスタ特性に影響を与えない膜厚でＴＦＴ
を構成し、オフ電流値を下げ、オン電流値を上げオン／
オフ比を大きくし、しきい値電圧を下げ、高速応答を可
能にするなど、良好なトランジスタ特性を有するＴＦＴ
構造を提供するところにある。
の目的とするところは、動作半導体層である非単結晶シ
リコン層の少なくともチャネル領域の非単結晶シリコン
層膜厚は薄くし、ソース領域およびドレイン領域の少な
くともコンタクト形成領域は、コンタクトホール形成時
に、歩留り良く形成が可能で、コンタクト抵抗等の寄生
抵抗がトランジスタ特性に影響を与えない膜厚でＴＦＴ
を構成し、オフ電流値を下げ、オン電流値を上げオン／
オフ比を大きくし、しきい値電圧を下げ、高速応答を可
能にするなど、良好なトランジスタ特性を有するＴＦＴ
構造を提供するところにある。
本願発明の薄膜トランジスタの製造方法は、基板上に非
単結晶シリコン層からなるソース領域、ドレイン領域、
及びチャネル領域を有する薄膜トランジスタの製造方法
において、該基板上に該非単結晶シリコン層を選択的に
配置する工程と、該チャネル領域以外の該非単結晶シリ
コン層上にマスクを形成する工程と、該非単結晶シリコ
ン層上から酸素イオンもしくは窒素イオンのイオン打ち
込みを行い、該非単結晶シリコン層下部にイオン打ち込
み領域を形成する工程と、該マスクを除去し該非単結晶
シリコン層表面を熱酸化させゲート絶縁膜を形成する
と、同時にアニールを行い絶縁領域を形成する工程と、
該ゲート絶縁膜上にゲート電極を形成する工程と、該ゲ
ート電極をマスクとしてイオン打ち込みを行い該非単結
晶シリコン層内に該ソース領域及び該ドレイン領域を形
成する工程とを有することを特徴とする。
単結晶シリコン層からなるソース領域、ドレイン領域、
及びチャネル領域を有する薄膜トランジスタの製造方法
において、該基板上に該非単結晶シリコン層を選択的に
配置する工程と、該チャネル領域以外の該非単結晶シリ
コン層上にマスクを形成する工程と、該非単結晶シリコ
ン層上から酸素イオンもしくは窒素イオンのイオン打ち
込みを行い、該非単結晶シリコン層下部にイオン打ち込
み領域を形成する工程と、該マスクを除去し該非単結晶
シリコン層表面を熱酸化させゲート絶縁膜を形成する
と、同時にアニールを行い絶縁領域を形成する工程と、
該ゲート絶縁膜上にゲート電極を形成する工程と、該ゲ
ート電極をマスクとしてイオン打ち込みを行い該非単結
晶シリコン層内に該ソース領域及び該ドレイン領域を形
成する工程とを有することを特徴とする。
本発明の上記構成によれば、チャネル領域の膜厚を薄く
し、少なくともコンタクトを形成するソース領域および
ドレイン領域の膜厚は、コンタクトホール形成時に歩留
り低下に影響することなくかつ良好なコンタクト特性が
得られるような膜厚となるような構造としたので、しき
い値電圧の低下、オフ状態のリーク電流の減少、オン電
流の増加さらには、高速応答が実現できるものである。
し、少なくともコンタクトを形成するソース領域および
ドレイン領域の膜厚は、コンタクトホール形成時に歩留
り低下に影響することなくかつ良好なコンタクト特性が
得られるような膜厚となるような構造としたので、しき
い値電圧の低下、オフ状態のリーク電流の減少、オン電
流の増加さらには、高速応答が実現できるものである。
第１図は、本発明の実施例におけるＴＦＴの構造図であ
って、第２図の従来のＴＦＴ構造と比較して、イオン打
込みにより形成される絶縁層２の厚さだけ、チャネル領
域４の非単結晶シリコン層の膜厚が薄くなっている。
って、第２図の従来のＴＦＴ構造と比較して、イオン打
込みにより形成される絶縁層２の厚さだけ、チャネル領
域４の非単結晶シリコン層の膜厚が薄くなっている。
第３図には、本発明によるＴＦＴ構造を実現する為の製
造工程を示す。第３図を用いて、製造工程を説明する。
造工程を示す。第３図を用いて、製造工程を説明する。
最初に、絶縁基板１上に、非単結晶シリコン層を、化学
気相成長法（以下ＣＶＤと記す。）等により形成し、必
要な形状にエッチングを行ない、イオン打込み用のマス
クを、レジスト１０により少なくともチャネル領域４上
にはレジスト１０が残らないように形成しイオン打込み
を行なう。このようにして第３図(a)の如くなる。イオ
ン打込みには、酸素イオンあるいは窒素イオンの使用が
可能である。
気相成長法（以下ＣＶＤと記す。）等により形成し、必
要な形状にエッチングを行ない、イオン打込み用のマス
クを、レジスト１０により少なくともチャネル領域４上
にはレジスト１０が残らないように形成しイオン打込み
を行なう。このようにして第３図(a)の如くなる。イオ
ン打込みには、酸素イオンあるいは窒素イオンの使用が
可能である。
続いて、レジストマスクをハクリした後、非単結晶シリ
コン層９の熱酸化により、ゲード絶縁膜５を形成する。
この際、イオン打込みした層２のアニールも同時に行な
うことができる。
コン層９の熱酸化により、ゲード絶縁膜５を形成する。
この際、イオン打込みした層２のアニールも同時に行な
うことができる。
続いて、不純物元素の熱拡散等で低抵抗化した非単結晶
シリコン層あるいは、ゲート配線抵抗が問題となる場合
には高融点金属またはそのシリサイド等を使用して、ゲ
ート電極６を形成し、不純物イオンの打ち込みにより、
ソース領域およびドレイン領域３を形成する。この際ゲ
ート電極６をマスクに打ち込むので、自己整合が可能と
なる。このようにして、第３図(C)の如くなる。
シリコン層あるいは、ゲート配線抵抗が問題となる場合
には高融点金属またはそのシリサイド等を使用して、ゲ
ート電極６を形成し、不純物イオンの打ち込みにより、
ソース領域およびドレイン領域３を形成する。この際ゲ
ート電極６をマスクに打ち込むので、自己整合が可能と
なる。このようにして、第３図(C)の如くなる。
次に、相関絶縁膜７を形成し、コンタクトホールを形成
した後、Ａｌ−Ｓｉ，Ａｌ−Ｓｉ−Ｃｕ等電極材料によ
りソース電極およびドレイン電極８を形成することによ
り、第３図(d)の如く構造となる。
した後、Ａｌ−Ｓｉ，Ａｌ−Ｓｉ−Ｃｕ等電極材料によ
りソース電極およびドレイン電極８を形成することによ
り、第３図(d)の如く構造となる。
以上のようにして、本発明によるＴＦＴ構造の実現が可
能となる。
能となる。
さらに、第３図(a)においては、イオン打込みのマスク
１０をレジストにより形成したが、このマスクをＣＶＤ
等で形成した酸化膜で形成した構造を第４図に示す。マ
スクとして形成した酸化膜は層間絶縁膜の一部として使
用できる。さらに、界面状態がＴＦＴ特性に敏感に影響
する非単結晶シリコン層９の表面が、レジスト１０で汚
染されることなく構成できるので、トランジスタ特性の
バラツキが小さくなる。
１０をレジストにより形成したが、このマスクをＣＶＤ
等で形成した酸化膜で形成した構造を第４図に示す。マ
スクとして形成した酸化膜は層間絶縁膜の一部として使
用できる。さらに、界面状態がＴＦＴ特性に敏感に影響
する非単結晶シリコン層９の表面が、レジスト１０で汚
染されることなく構成できるので、トランジスタ特性の
バラツキが小さくなる。
続いて、本発明による作用を詳しく説明すると、 本発明の上記構成によれば、チャネル領域の膜厚を薄く
したＴＦＴ構造であるので、動作半導体層である非単結
晶シリコン層中のチャネル領域において、ゲート電圧の
増加により広がる空乏層は、低ゲート電圧で、チャネル
領域を満たすことになる。また、空乏層がチャネル領域
を満たすゲート電圧（以後ＶＴと記す）以上のゲート電
圧（以後ＶＧと記す）を印加すれば、（ＶＧ−ＶＴ）な
る電圧は、非単結晶シリコンのフェルミレベルを曲げる
ことに使用され、反転層形成に使用される。一般にＭＯ
Ｓトランジスタにおけるしきい値電圧（以後Ｖthと記
す。）は次式で表わされる。
したＴＦＴ構造であるので、動作半導体層である非単結
晶シリコン層中のチャネル領域において、ゲート電圧の
増加により広がる空乏層は、低ゲート電圧で、チャネル
領域を満たすことになる。また、空乏層がチャネル領域
を満たすゲート電圧（以後ＶＴと記す）以上のゲート電
圧（以後ＶＧと記す）を印加すれば、（ＶＧ−ＶＴ）な
る電圧は、非単結晶シリコンのフェルミレベルを曲げる
ことに使用され、反転層形成に使用される。一般にＭＯ
Ｓトランジスタにおけるしきい値電圧（以後Ｖthと記
す。）は次式で表わされる。
Ｖth＝ＶFB＋２｜φＦ｜＋８Ｎｓ・Ｗｄ／Ｃox ここでＶＦＢえはフラットバンド電圧、φＦはフェルミ
準位、ｑは電荷量、Ｎｓは不純物濃度、Ｗｄは空乏層
厚、Ｃoxはゲート容量である。
準位、ｑは電荷量、Ｎｓは不純物濃度、Ｗｄは空乏層
厚、Ｃoxはゲート容量である。
上式のＷｓ以外の変数の値が一定であるならば、Ｖ
thは、Ｗｓを小さくすることで、減少することになる。
故に、本発明のＴＦＴ構造のように、Ｗｓすなわち空乏
層厚を有限な非単結晶シリコン層を用いて、制御するこ
とにより、しきい値電圧を下げることが可能となる。
thは、Ｗｓを小さくすることで、減少することになる。
故に、本発明のＴＦＴ構造のように、Ｗｓすなわち空乏
層厚を有限な非単結晶シリコン層を用いて、制御するこ
とにより、しきい値電圧を下げることが可能となる。
また、オフ状態でのリーク電流を決定するのは、チャネ
ル領域の抵抗値である。オフ状態でのチャネル領域の非
単結晶シリコン層の比抵抗率をρｓとし、チャネル幅を
Ｗ、チャネル長をＬ、チャネル領域の非単結晶シリコン
層の膜厚をＷｓとすれば、オフ状態でのチャネル抵抗Ｒ
offは、 Ｒoff＝ρｓ・Ｌ／Ｗ・Ｗｓとなる。したがって、オフ
状態でのチャネル抵抗は、チャネル領域の非単結晶シリ
コン層の膜厚を薄くすることで、増加する。すなわち、
本発明の如く構造にすることで、オフ状態でのチャネル
抵抗が増加し、オフ状態でのリーク電流は減少する。
ル領域の抵抗値である。オフ状態でのチャネル領域の非
単結晶シリコン層の比抵抗率をρｓとし、チャネル幅を
Ｗ、チャネル長をＬ、チャネル領域の非単結晶シリコン
層の膜厚をＷｓとすれば、オフ状態でのチャネル抵抗Ｒ
offは、 Ｒoff＝ρｓ・Ｌ／Ｗ・Ｗｓとなる。したがって、オフ
状態でのチャネル抵抗は、チャネル領域の非単結晶シリ
コン層の膜厚を薄くすることで、増加する。すなわち、
本発明の如く構造にすることで、オフ状態でのチャネル
抵抗が増加し、オフ状態でのリーク電流は減少する。
また、ＭＯＳトランジスタの理論式より理解できるよう
にオン状態での電流すなわちオン電流は、（ＶＧ−Ｖt
h）の関数であり、（ＶＧ−Ｖth）の値の増加で、オン
電流は増加する。本発明のＴＦＴ構造を実現すること
で、Ｖthが下がるので、オン電流が増加することにな
る。したがって、オン電流が増加し、前述のごとくオフ
電流は減少するので、トランジスタ応答特性に必要なオ
ン／オフ比が増加することになる。
にオン状態での電流すなわちオン電流は、（ＶＧ−Ｖt
h）の関数であり、（ＶＧ−Ｖth）の値の増加で、オン
電流は増加する。本発明のＴＦＴ構造を実現すること
で、Ｖthが下がるので、オン電流が増加することにな
る。したがって、オン電流が増加し、前述のごとくオフ
電流は減少するので、トランジスタ応答特性に必要なオ
ン／オフ比が増加することになる。
以上のことは、第５図に示すＴＦＴ特性の１例より理解
できる。さらに第５図より、本発明の構造にすること
で、特性の立ち上がりが急峻となり、より高速応答が可
能なＴＦＴ特性となることが理解できる。第５図には例
としてＮチャネルＴＦＴの特性が示してあるが、Ｐチャ
ネルＴＦＴにおいても同様な特性が得られる。
できる。さらに第５図より、本発明の構造にすること
で、特性の立ち上がりが急峻となり、より高速応答が可
能なＴＦＴ特性となることが理解できる。第５図には例
としてＮチャネルＴＦＴの特性が示してあるが、Ｐチャ
ネルＴＦＴにおいても同様な特性が得られる。
加えて、本発明では、外部配線とのコンタクトにおい
て、動作半導体層のソース領域およびドレイン領域の少
なくともコンタクト形成領域は、量産工程においても、
コンタクトホールが歩留り良く形成でき、しかもコンタ
クト抵抗等寄生抵抗が、ＴＦＴ特性に影響しない膜厚と
しているので、それら要因に影響されることなく、前述
したような高性能なＴＦＴ特性が得られる。
て、動作半導体層のソース領域およびドレイン領域の少
なくともコンタクト形成領域は、量産工程においても、
コンタクトホールが歩留り良く形成でき、しかもコンタ
クト抵抗等寄生抵抗が、ＴＦＴ特性に影響しない膜厚と
しているので、それら要因に影響されることなく、前述
したような高性能なＴＦＴ特性が得られる。
以上述べたように本発明によれば、酸素あるいは窒素の
イオン打込みにより形成される絶縁層により動作半導体
層である非単結晶シリコン層の少なくともチャネル領域
の膜厚を薄くし、コンタクトを形成するソース領域およ
びドレイン領域の膜厚は、チャネル領域より厚くすると
いうＴＦＴ構造にすることにより、しきい値電流値が０
〜３Ｖと低くなり、オフ電流が１ピコアンペア以下、オ
ン電流も１０マイクロアンペア以上となり、オン／オフ
比でも７桁以上という、高性能なＴＦＴ特性が得られ
る。またＮチャネルＴＦＴだけでなくＰチャネルＴＦＴ
についても同様に高性能な特性が、バランス良く得られ
るので、片チャネルのデバイスだけでなく、各種ＣＭＯ
Ｓ構造のデバイスへの応用が可能となる。
イオン打込みにより形成される絶縁層により動作半導体
層である非単結晶シリコン層の少なくともチャネル領域
の膜厚を薄くし、コンタクトを形成するソース領域およ
びドレイン領域の膜厚は、チャネル領域より厚くすると
いうＴＦＴ構造にすることにより、しきい値電流値が０
〜３Ｖと低くなり、オフ電流が１ピコアンペア以下、オ
ン電流も１０マイクロアンペア以上となり、オン／オフ
比でも７桁以上という、高性能なＴＦＴ特性が得られ
る。またＮチャネルＴＦＴだけでなくＰチャネルＴＦＴ
についても同様に高性能な特性が、バランス良く得られ
るので、片チャネルのデバイスだけでなく、各種ＣＭＯ
Ｓ構造のデバイスへの応用が可能となる。
加えて構造上、少なくともコンタクトを形成するソース
領域およびドレイン領域の膜厚を厚くしているので、量
産工程を考慮した場合にも、歩留り良くコンタクトホー
ル形成が可能となり、良好なコンタクト特性を実現する
という効果を有する。
領域およびドレイン領域の膜厚を厚くしているので、量
産工程を考慮した場合にも、歩留り良くコンタクトホー
ル形成が可能となり、良好なコンタクト特性を実現する
という効果を有する。
第１図は本発明の薄膜トランジスタの構造の一実施例を
示す主要断面図。 第２図は従来の薄膜トランジスタの構造を示す主要断面
図。 第３図(a)〜(d)は本発明の薄膜トランジスタを実現する
ための製造工程図。 第４図は本発明の薄膜トランジスタの構造の一実施例を
示す主要断面図。 第５図は本発明の構造と従来の構造の薄膜トランジスタ
のトランジスタ特性を示す図。 １……絶縁基板 ２……イオン打込み絶縁層 ３……ソース領域およびドレイン領域 ４……チャネル領域、５……ゲート絶縁層 ６……ゲート電極、７……層間絶縁層 ８……ソース電極およびドレイン領域 ９……非単結晶シリコン層 １０……レジスト層 １１……酸素イオンビームあるいは窒素イオンビーム １２……不純物イオンビーム １３……マスク絶縁層
示す主要断面図。 第２図は従来の薄膜トランジスタの構造を示す主要断面
図。 第３図(a)〜(d)は本発明の薄膜トランジスタを実現する
ための製造工程図。 第４図は本発明の薄膜トランジスタの構造の一実施例を
示す主要断面図。 第５図は本発明の構造と従来の構造の薄膜トランジスタ
のトランジスタ特性を示す図。 １……絶縁基板 ２……イオン打込み絶縁層 ３……ソース領域およびドレイン領域 ４……チャネル領域、５……ゲート絶縁層 ６……ゲート電極、７……層間絶縁層 ８……ソース電極およびドレイン領域 ９……非単結晶シリコン層 １０……レジスト層 １１……酸素イオンビームあるいは窒素イオンビーム １２……不純物イオンビーム １３……マスク絶縁層
Claims (1)
- 【請求項１】基板上に非単結晶シリコン層からなるソー
ス領域、ドレイン領域、及びチャネル領域を有する薄膜
トランジスタの製造方法において、 該基板上に該非単結晶シリコン層を選択的に配置する工
程と、 該チャネル領域以外の該非単結晶シリコン層上にマスク
を形成する工程と、 該非単結晶シリコン層上から酸素イオンもしくは窒素イ
オンのイオン打ち込みを行い、該非単結晶シリコン層下
部にイオン打ち込み領域を形成する工程と、 該マスクを除去し該非単結晶シリコン層表面を熱酸化さ
せゲート絶縁膜を形成すると、同時にアニールを行い絶
縁領域を形成する工程と、 該ゲート絶縁膜上にゲート電極を形成する工程と、 該ゲート電極をマスクとしてイオン打ち込みを行い該非
単結晶シリコン層内に該ソース領域及び該ドレイン領域
を形成する工程とを有することを特徴とする薄膜トラン
ジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22155784A JPH0612826B2 (ja) | 1984-10-22 | 1984-10-22 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22155784A JPH0612826B2 (ja) | 1984-10-22 | 1984-10-22 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61100967A JPS61100967A (ja) | 1986-05-19 |
| JPH0612826B2 true JPH0612826B2 (ja) | 1994-02-16 |
Family
ID=16768586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22155784A Expired - Lifetime JPH0612826B2 (ja) | 1984-10-22 | 1984-10-22 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0612826B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7253437B2 (en) | 1990-12-25 | 2007-08-07 | Semiconductor Energy Laboratory Co., Ltd. | Display device having a thin film transistor |
| US5821563A (en) | 1990-12-25 | 1998-10-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device free from reverse leakage and throw leakage |
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| TW299476B (ja) | 1994-06-22 | 1997-03-01 | Mitsubishi Electric Corp | |
| JPH1056180A (ja) * | 1995-09-29 | 1998-02-24 | Canon Inc | 半導体装置及びその製造方法 |
-
1984
- 1984-10-22 JP JP22155784A patent/JPH0612826B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61100967A (ja) | 1986-05-19 |
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| EXPY | Cancellation because of completion of term |