JPH0770212B2 - 半導体メモリ回路 - Google Patents
半導体メモリ回路Info
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- JPH0770212B2 JPH0770212B2 JP63181023A JP18102388A JPH0770212B2 JP H0770212 B2 JPH0770212 B2 JP H0770212B2 JP 63181023 A JP63181023 A JP 63181023A JP 18102388 A JP18102388 A JP 18102388A JP H0770212 B2 JPH0770212 B2 JP H0770212B2
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- control signal
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- timing
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4072—Circuits for initialization, powering up or down, clearing memory or presetting
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Read Only Memory (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体メモリ回路に関し、特に１ワード分の
メモリセルに同一の情報を１回のアクセスで書き込むこ
とのできる半導体メモリ回路に関する。
メモリセルに同一の情報を１回のアクセスで書き込むこ
とのできる半導体メモリ回路に関する。
従来、この種の半導体メモリ回路は、１ワード分のメモ
リセルに同一の情報を１回のアクセスで書き込むフラッ
シュライトモードの時も１ビットのメモリセルに書き込
む通常の書込時と同じ信号パスタイミングで書き込みが
行なわれていた。以下に第６図及び第７図を用いて従来
例の構成および動作を説明する。
リセルに同一の情報を１回のアクセスで書き込むフラッ
シュライトモードの時も１ビットのメモリセルに書き込
む通常の書込時と同じ信号パスタイミングで書き込みが
行なわれていた。以下に第６図及び第７図を用いて従来
例の構成および動作を説明する。
第６図は、従来例を示すブロック図である。メモリセル
アレイ606の行側のワード線WL609には、ロウアドレスデ
コーダ608およびロウアドレスバッファ607が接続され、
ロウアドレスバッファ607にはアドレスピンを介してア
ドレスデータが入力される。また、メモリセルアレイ60
6の列側のビット線にはセンスアンプ610およびカラム選
択スイッチ601（以下カラムスイッチと記す）が接続さ
れる。カラムスイッチ601には、アドレスピンを介して
カラムアドレスバッファ613にストアされたアドレスデ
ータがカラムアドレスデコーダ611でデコードされ、カ
ラムアドレスデコーダ出力612として入力される。さら
にカラムスイッチ601は入出力バス（I/Oバス）602,603
を介してラッチ回路614に接続され、ラッチ回路614は入
出力端子I/Oに接続されている。これらのロウアドレス
バッファ607,ロウアドレスデコーダ608,センスアンプ61
0,カラムアドレスデコーダ611,カラムアドレスバッファ
613およびラッチ回路614はコントローラ615に入力され
る諸信号、例えばロウアドレスストローブ信号▲
▼、カラムアドレスストローブ信号▲▼，ライト
イネーブル信号▲▼，フラッシュライトイネーブル
信号FW等によって制御される。
アレイ606の行側のワード線WL609には、ロウアドレスデ
コーダ608およびロウアドレスバッファ607が接続され、
ロウアドレスバッファ607にはアドレスピンを介してア
ドレスデータが入力される。また、メモリセルアレイ60
6の列側のビット線にはセンスアンプ610およびカラム選
択スイッチ601（以下カラムスイッチと記す）が接続さ
れる。カラムスイッチ601には、アドレスピンを介して
カラムアドレスバッファ613にストアされたアドレスデ
ータがカラムアドレスデコーダ611でデコードされ、カ
ラムアドレスデコーダ出力612として入力される。さら
にカラムスイッチ601は入出力バス（I/Oバス）602,603
を介してラッチ回路614に接続され、ラッチ回路614は入
出力端子I/Oに接続されている。これらのロウアドレス
バッファ607,ロウアドレスデコーダ608,センスアンプ61
0,カラムアドレスデコーダ611,カラムアドレスバッファ
613およびラッチ回路614はコントローラ615に入力され
る諸信号、例えばロウアドレスストローブ信号▲
▼、カラムアドレスストローブ信号▲▼，ライト
イネーブル信号▲▼，フラッシュライトイネーブル
信号FW等によって制御される。
第６図に示した従来の半導体メモリ回路の動作は第７図
のようになる。
のようになる。
フラッシュライトイネーブル信号が高レベルとなって活
性化されるとフラッシュライトモードに入り、続いてロ
ウアドレスストローブ信号▲▼が立ち上がり、フ
ラッシュライトするワードのアドレスがロウアドレスバ
ッファ607にストアされ、そのアドレスをロウアドレス
デコーダ608でデコードして、ワード線WL609のうちの１
本が選択され（ハイになり）、メモリセルのデータ、た
とえば“1"がビット線へとり出される。続いてセンスア
ンプ610が活性化信号616により活性化してビット線上の
データを増幅する。その後フラッシュライトモードを知
らせる信号617がコントローラ615からカラムアドレスデ
コーダ611へ印加され、カラムアドレスデコーダ611が動
作して、その全出力612を付勢，選択すると、ビット線
とI/Oバス602,603の間に設けられたカラムスイッチ609
が全てオンし、フラッシュライトイネーブル信号FWの活
性化時にI/Oバス602,603上に送出されていたフラッシュ
ライトデータ、たとえば“0"が選択されたワード線に接
続する全てのメモリセルに書き込まれる。この場合、カ
ラムアドレスデコーダ611がフラッシュライト時には、
１ワード分のカラムスイッチを全て同時にオンさせる構
成が必要である。このような構成を有するカラムアドレ
スデコーダを第８図に示す。
性化されるとフラッシュライトモードに入り、続いてロ
ウアドレスストローブ信号▲▼が立ち上がり、フ
ラッシュライトするワードのアドレスがロウアドレスバ
ッファ607にストアされ、そのアドレスをロウアドレス
デコーダ608でデコードして、ワード線WL609のうちの１
本が選択され（ハイになり）、メモリセルのデータ、た
とえば“1"がビット線へとり出される。続いてセンスア
ンプ610が活性化信号616により活性化してビット線上の
データを増幅する。その後フラッシュライトモードを知
らせる信号617がコントローラ615からカラムアドレスデ
コーダ611へ印加され、カラムアドレスデコーダ611が動
作して、その全出力612を付勢，選択すると、ビット線
とI/Oバス602,603の間に設けられたカラムスイッチ609
が全てオンし、フラッシュライトイネーブル信号FWの活
性化時にI/Oバス602,603上に送出されていたフラッシュ
ライトデータ、たとえば“0"が選択されたワード線に接
続する全てのメモリセルに書き込まれる。この場合、カ
ラムアドレスデコーダ611がフラッシュライト時には、
１ワード分のカラムスイッチを全て同時にオンさせる構
成が必要である。このような構成を有するカラムアドレ
スデコーダを第８図に示す。
このカラムアドレスデコーダはカラムアドレスバッファ
613からの出力A0A1,…Anを入力とし、コントローラ615
からのデコーダイネーブル信号によって出力のうち１本
だけをローとするデコーダ部611Aと、このデコーダ部出
力毎に設けられ、かつデコーダの出力を一方の入力と
し、コントローラ615から出力されるフラッシュライト
時のみローとなる信号617を他方の入力で受けるNAND群6
11Bとからなり、これらのNAND群611Bの出力がカラムス
イッチ601へ出力される。
613からの出力A0A1,…Anを入力とし、コントローラ615
からのデコーダイネーブル信号によって出力のうち１本
だけをローとするデコーダ部611Aと、このデコーダ部出
力毎に設けられ、かつデコーダの出力を一方の入力と
し、コントローラ615から出力されるフラッシュライト
時のみローとなる信号617を他方の入力で受けるNAND群6
11Bとからなり、これらのNAND群611Bの出力がカラムス
イッチ601へ出力される。
第８図の回路を用いた場合、１ワード線にＮ個のメモリ
セルがつながっているとすると、フラッシュライト機能
がない時のデコーダに比べて、2N個のトランジスタが多
く必要になる。すなわちフラッシュライト機能がない場
合には第８図のNAND素子NAはインバータでよく、インバ
ータを構成するトランジスタの数はNANDの半分で良く、
かつ、１個あたりのサイズも小さくてすむ。従って、面
積的には2N個のトランジスタ分以上の増加となる。
セルがつながっているとすると、フラッシュライト機能
がない時のデコーダに比べて、2N個のトランジスタが多
く必要になる。すなわちフラッシュライト機能がない場
合には第８図のNAND素子NAはインバータでよく、インバ
ータを構成するトランジスタの数はNANDの半分で良く、
かつ、１個あたりのサイズも小さくてすむ。従って、面
積的には2N個のトランジスタ分以上の増加となる。
上述した従来の半導体メモリ回路では、第９図に示した
ようにフラッシュライト時に、全出力が選択レベルにな
るようなカラムアドレスデコーダを用いているため、デ
コーダ部の面積が非常に大きいものになってしまうとい
う欠点がある。またカラムアドレスデコーダの全出力が
同時にハイになるということはカラムアドレスデコーダ
からカラムスイッチにつながっているＮ本の配線容量
と、2N個のカラムスイッチのゲート容量を同時にドライ
ブするということなので、一度に多くの電流が流れる。
そのために周辺の回路にノイズが生じてしまうという欠
点がある。
ようにフラッシュライト時に、全出力が選択レベルにな
るようなカラムアドレスデコーダを用いているため、デ
コーダ部の面積が非常に大きいものになってしまうとい
う欠点がある。またカラムアドレスデコーダの全出力が
同時にハイになるということはカラムアドレスデコーダ
からカラムスイッチにつながっているＮ本の配線容量
と、2N個のカラムスイッチのゲート容量を同時にドライ
ブするということなので、一度に多くの電流が流れる。
そのために周辺の回路にノイズが生じてしまうという欠
点がある。
加えて、前述したようにビット線上にメモリセルから取
り出されたデータをセンスアンプで増幅した後でフラッ
シュライトデータを書き込むためメモリセルに書き込ま
れているデータがフラッシュライトデータと逆であった
場合には、たとえばVCCまたはGND電位になっているビッ
ト線をGNDまたはVCCの電位まで変化させなくてはならな
い。従って、そのようなメモリセルが多くあった場合に
備えて、I/Oバスのドライバーに非常に大きい能力が必
要となるので、パワー、面積を多く必要とするいう欠点
がある。
り出されたデータをセンスアンプで増幅した後でフラッ
シュライトデータを書き込むためメモリセルに書き込ま
れているデータがフラッシュライトデータと逆であった
場合には、たとえばVCCまたはGND電位になっているビッ
ト線をGNDまたはVCCの電位まで変化させなくてはならな
い。従って、そのようなメモリセルが多くあった場合に
備えて、I/Oバスのドライバーに非常に大きい能力が必
要となるので、パワー、面積を多く必要とするいう欠点
がある。
本発明の半導体メモリ回路は、ワード線とビット線の交
点にメモリセルが配置され、ビット線の情報を増幅する
センスアンプと、メモリセルの１ワード分の情報を１度
に書き込むことのできるフラッシュライト機能を有する
半導体メモリにおいて、フラッシュライト用のデータバ
スと、同一センスアンプに入力しているビット線対のう
ちの一方と、前記データバスとの間にフラッシュライト
専用のスイッチとを有し、センスアンプが活性化する前
に前記フラッシュライト専用のスイッチを導通状態とし
て、前記データバス上のデータを前記ビット線上に書き
込むことを骨子とするものである。
点にメモリセルが配置され、ビット線の情報を増幅する
センスアンプと、メモリセルの１ワード分の情報を１度
に書き込むことのできるフラッシュライト機能を有する
半導体メモリにおいて、フラッシュライト用のデータバ
スと、同一センスアンプに入力しているビット線対のう
ちの一方と、前記データバスとの間にフラッシュライト
専用のスイッチとを有し、センスアンプが活性化する前
に前記フラッシュライト専用のスイッチを導通状態とし
て、前記データバス上のデータを前記ビット線上に書き
込むことを骨子とするものである。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を示すブロック図であ
る。メモリセルアレイ106の行側のワード線WL109には、
ロウアドレスデコーダ108およびロウアドレスバッファ1
07が接続され、ロウアドレスバッファ107にはアドレス
ピンを介してアドレスデータが入力される。またメモリ
セルアレイ106の列側のビット線にはセンスアンプ110,
カラムスイッチ101およびフラッシュライトスイッチ104
が接続される。カラムスイッチ101には、アドレスピン
を介してカラムアドレスバッファ113にストアされたア
ドレスデータがカラムアドレスデコーダ111でデコード
され、カラムアドレスデコーダ出力112として入力され
る。さらにカラムスイッチ101は、入出力バス（I/Oバ
ス）102,103を介してラッチ回路114に接続され、ラッチ
回路114は入出力端子に接続されている。フラッシュラ
イトスイッチ104はフラッシュライトデータバス105を介
してラッチ回路114に接続されている。これらのフラッ
シュライトスイッチ104,ロウアドレスバッファ107,ロウ
アドレスデコーダ108,センスアンプ110,カラムアドレス
デコーダ111,カラムアドレスバッファ113およびラッチ
回路114はコントローラ115に入力される諸信号、例えば
ロウアドレスストローブ信号▲▼，カラムアドレ
スストローブ信号▲▼，ライトイネーブル信号▲
▼，フラッシュライトイネーブル信号FW等によって
制御される。
る。メモリセルアレイ106の行側のワード線WL109には、
ロウアドレスデコーダ108およびロウアドレスバッファ1
07が接続され、ロウアドレスバッファ107にはアドレス
ピンを介してアドレスデータが入力される。またメモリ
セルアレイ106の列側のビット線にはセンスアンプ110,
カラムスイッチ101およびフラッシュライトスイッチ104
が接続される。カラムスイッチ101には、アドレスピン
を介してカラムアドレスバッファ113にストアされたア
ドレスデータがカラムアドレスデコーダ111でデコード
され、カラムアドレスデコーダ出力112として入力され
る。さらにカラムスイッチ101は、入出力バス（I/Oバ
ス）102,103を介してラッチ回路114に接続され、ラッチ
回路114は入出力端子に接続されている。フラッシュラ
イトスイッチ104はフラッシュライトデータバス105を介
してラッチ回路114に接続されている。これらのフラッ
シュライトスイッチ104,ロウアドレスバッファ107,ロウ
アドレスデコーダ108,センスアンプ110,カラムアドレス
デコーダ111,カラムアドレスバッファ113およびラッチ
回路114はコントローラ115に入力される諸信号、例えば
ロウアドレスストローブ信号▲▼，カラムアドレ
スストローブ信号▲▼，ライトイネーブル信号▲
▼，フラッシュライトイネーブル信号FW等によって
制御される。
本発明においては、通常の半導体メモリが有するカラム
スイッチ101とI/Oバス102,103の他のフラッシュライト
専用のスイッチ104とデータバス105を有している。通常
I/Oバスは書き込み（または読み出し）データが乗るバ
ス102と、その逆相のデータが乗るバス103の２本が対に
なっているが、本実施例ではフラッシュライトデータバ
ス105は正相（又は逆相）のデータが乗る１本のみであ
る。
スイッチ101とI/Oバス102,103の他のフラッシュライト
専用のスイッチ104とデータバス105を有している。通常
I/Oバスは書き込み（または読み出し）データが乗るバ
ス102と、その逆相のデータが乗るバス103の２本が対に
なっているが、本実施例ではフラッシュライトデータバ
ス105は正相（又は逆相）のデータが乗る１本のみであ
る。
第２図に本実施例の要部の具体回路例を示す。ここでは
説明の都合上、ビット線D1,▲▼に着目して説明す
る。ワード線WL1,WL2とビット線対▲▼,D1との各交
点にメモリセルMC1,MC2が接続され、各ビット線対,D
毎にセンスアンプSA1に接続されている。また、ビット
線▲▼およびD1は夫々スイッチQ1,Q1′を介して▲
▼およびI/Oバスに接続される。さらに、ビット
線ＤはフラッシュライトスイッチSW1を介してフラッシ
ュライトデータバス（FWバス）に接続されている。スイ
ッチQ1,Q1′はカラムアドレスデコーダ出力YSW1によっ
て制御され、フラッシュライトスイッチSW1は、フラッ
シュライトスイッチ開閉信号FWSWにより制御される。こ
の場合、フラッシュライトデータバス（FWバス）には、
正相のフラッシュライトデータが送出されるため、フラ
ッシュライトスイッチSW1は、ビット線D1に接続される
が、これに限らず逆相のフラッシュライトデータをデー
タバスに送出し、スイッチをビット線▲▼に接続し
ても良い。
説明の都合上、ビット線D1,▲▼に着目して説明す
る。ワード線WL1,WL2とビット線対▲▼,D1との各交
点にメモリセルMC1,MC2が接続され、各ビット線対,D
毎にセンスアンプSA1に接続されている。また、ビット
線▲▼およびD1は夫々スイッチQ1,Q1′を介して▲
▼およびI/Oバスに接続される。さらに、ビット
線ＤはフラッシュライトスイッチSW1を介してフラッシ
ュライトデータバス（FWバス）に接続されている。スイ
ッチQ1,Q1′はカラムアドレスデコーダ出力YSW1によっ
て制御され、フラッシュライトスイッチSW1は、フラッ
シュライトスイッチ開閉信号FWSWにより制御される。こ
の場合、フラッシュライトデータバス（FWバス）には、
正相のフラッシュライトデータが送出されるため、フラ
ッシュライトスイッチSW1は、ビット線D1に接続される
が、これに限らず逆相のフラッシュライトデータをデー
タバスに送出し、スイッチをビット線▲▼に接続し
ても良い。
本実施例では、カラムアドレスデコーダ出力YSW1,YSW2
…を出力するデコーダ111は第６図の構成の内、デコー
ダ部611A、又はその均等物によって構成されNAND群611B
は不要である。
…を出力するデコーダ111は第６図の構成の内、デコー
ダ部611A、又はその均等物によって構成されNAND群611B
は不要である。
次に第３図および第４図のタイミングチャートを参照し
て本実施例の動作を説明する。フラッシュライトモード
の場合、第３図に示すようにまずフラッシュライトイネ
ーブル信号FWの活性化に続いてRASが活性化状態になる
と、フラッシュライトを行なうワードのアドレスが第１
図に示したロウアドレスバッファ107にストアされ、ロ
ウアドレスデコーダ108でデコードされて、ワード線WL1
09のうちの１本、たとえばWL1がハイになる。そのた
め、メモリセルMC1に書き込まれていたデータ“1"がビ
ット線上に取り出される。このとき、フラッシュライト
イネーブル信号FWの活性化によりラッチ回路114からフ
ラッシュライトデータバス（FWバス）上に正相のフラッ
シュライトデータが送出されている。次にフラッシュラ
イトスイッチ開閉信号FWSWを活性化することによりフラ
ッシュライトスイッチが導通してビット線上にフラッシ
ュライトデータ、たとえば“0"が送出されてビット線上
のデータが書き換えられる。さらにセンスアンプ活性化
信号を活性化すると、VCCレベルを供給する信号SEPとGN
Dレベルを供給する信号SENが活性化状態となってセンス
アンプSA1を活性化してビット線上のフラッシュライト
データを増幅してメモリセルMC1に書き込む。
て本実施例の動作を説明する。フラッシュライトモード
の場合、第３図に示すようにまずフラッシュライトイネ
ーブル信号FWの活性化に続いてRASが活性化状態になる
と、フラッシュライトを行なうワードのアドレスが第１
図に示したロウアドレスバッファ107にストアされ、ロ
ウアドレスデコーダ108でデコードされて、ワード線WL1
09のうちの１本、たとえばWL1がハイになる。そのた
め、メモリセルMC1に書き込まれていたデータ“1"がビ
ット線上に取り出される。このとき、フラッシュライト
イネーブル信号FWの活性化によりラッチ回路114からフ
ラッシュライトデータバス（FWバス）上に正相のフラッ
シュライトデータが送出されている。次にフラッシュラ
イトスイッチ開閉信号FWSWを活性化することによりフラ
ッシュライトスイッチが導通してビット線上にフラッシ
ュライトデータ、たとえば“0"が送出されてビット線上
のデータが書き換えられる。さらにセンスアンプ活性化
信号を活性化すると、VCCレベルを供給する信号SEPとGN
Dレベルを供給する信号SENが活性化状態となってセンス
アンプSA1を活性化してビット線上のフラッシュライト
データを増幅してメモリセルMC1に書き込む。
フラッシュライトモードの場合はセンスアンプ110が活
性化する前にフラッシュライトで書き込むデータ（フラ
ッシュライトデータ）がフラッシュライトバス105上に
乗り、続いてフラッシュライトスイッチ104を開いてビ
ット線上へデータを書き込む。この時書き込みデータは
センスアンプにより増幅できる情報量であればよく、微
小信号である。本実施例では説明の都合上、ワード線WL
1に接続されたメモリセルMC1についてのみ述べたが、フ
ラッシュライトモードにおいては、ワード線WL1に接続
される全てのメモリセルについて、フラッシュライトデ
ータの書き込みが行なわれることは言うまでもない。
性化する前にフラッシュライトで書き込むデータ（フラ
ッシュライトデータ）がフラッシュライトバス105上に
乗り、続いてフラッシュライトスイッチ104を開いてビ
ット線上へデータを書き込む。この時書き込みデータは
センスアンプにより増幅できる情報量であればよく、微
小信号である。本実施例では説明の都合上、ワード線WL
1に接続されたメモリセルMC1についてのみ述べたが、フ
ラッシュライトモードにおいては、ワード線WL1に接続
される全てのメモリセルについて、フラッシュライトデ
ータの書き込みが行なわれることは言うまでもない。
通常の読み出し動作の場合は第４図に示すように、RAS
の活性化により所定のロウアドレスのワード線、たとえ
ばWL1が活性化されてビット線上にメモリセルMC1のデー
タ、たとえば“1"が取り出される。続いて、センスアン
プ活性化信号によってセンスアンプSA1が活性化されセ
ルデータが増幅されたころにカラムスイッチQ1,Q1′を
オンし、ビット線対のデータはI/O,▲▼バス上に
取り出される。書き込み動作の場合には、逆にカラムス
イッチをオンすることによってI/O,▲▼バス上の
データがビット線対に送出される。
の活性化により所定のロウアドレスのワード線、たとえ
ばWL1が活性化されてビット線上にメモリセルMC1のデー
タ、たとえば“1"が取り出される。続いて、センスアン
プ活性化信号によってセンスアンプSA1が活性化されセ
ルデータが増幅されたころにカラムスイッチQ1,Q1′を
オンし、ビット線対のデータはI/O,▲▼バス上に
取り出される。書き込み動作の場合には、逆にカラムス
イッチをオンすることによってI/O,▲▼バス上の
データがビット線対に送出される。
第５図は本発明の第２の実施例のブロック図である。メ
モリセルアレイ506−1,506−２は、２つのブロックに分
れており、メモリセルアレイ506−１に対応して入出力
バス502−1,503−１、フラッシュライトデータバス505
−１、ラッチ回路514−１およびワード線509−１が設け
られ、メモリセルアレイ506−２に対応して入出力バス5
02−2,503−２、フラッシュライトデータバス505−２、
ラッチ回路514−２およびワード線509−２が設けられて
いるため、ブロックごとに異なるデータを書き込むこと
ができる。動作については第１の実施例と同様であるの
で省略する。
モリセルアレイ506−1,506−２は、２つのブロックに分
れており、メモリセルアレイ506−１に対応して入出力
バス502−1,503−１、フラッシュライトデータバス505
−１、ラッチ回路514−１およびワード線509−１が設け
られ、メモリセルアレイ506−２に対応して入出力バス5
02−2,503−２、フラッシュライトデータバス505−２、
ラッチ回路514−２およびワード線509−２が設けられて
いるため、ブロックごとに異なるデータを書き込むこと
ができる。動作については第１の実施例と同様であるの
で省略する。
以上説明したように本発明は、フラッシュライト専用の
データバスとスイッチを設け、さらにそれらをビット線
対D,のうちの一方のみと接続することにより、低面
積，低パワー，低ノイズでフラッシュライト機能を実現
できるという効果がある。さらにフラッシュライト用の
バスを１本にしたことと、フラッシュライトデータをデ
ジット線に書き込んでからセンスアンプを動作させるよ
うにしたことにより低面積，低パワーでフラッシュライ
トが行なえるという効果を有する。
データバスとスイッチを設け、さらにそれらをビット線
対D,のうちの一方のみと接続することにより、低面
積，低パワー，低ノイズでフラッシュライト機能を実現
できるという効果がある。さらにフラッシュライト用の
バスを１本にしたことと、フラッシュライトデータをデ
ジット線に書き込んでからセンスアンプを動作させるよ
うにしたことにより低面積，低パワーでフラッシュライ
トが行なえるという効果を有する。
本発明ではフラッシュライト機能を付けたことによる面
積の増加はフラッシュライトスイッチとして用いるトラ
ンジスタの数とデータバスに依存する。例えば、１ワー
ド線にＮ個のセルがつながっている時、スイッチをＮチ
ャンネルトランジスタで構成するとすればＮ個のＮチャ
ンネルトランジスタと１本のデータバス分の面積が増加
するだけであるから、従来例の2N個のＮチャネル,Pチャ
ネルトランジスタ分の面積の増大に比べて非常に少ない
面積の増加でフラッシュライト機能が実現できる。
積の増加はフラッシュライトスイッチとして用いるトラ
ンジスタの数とデータバスに依存する。例えば、１ワー
ド線にＮ個のセルがつながっている時、スイッチをＮチ
ャンネルトランジスタで構成するとすればＮ個のＮチャ
ンネルトランジスタと１本のデータバス分の面積が増加
するだけであるから、従来例の2N個のＮチャネル,Pチャ
ネルトランジスタ分の面積の増大に比べて非常に少ない
面積の増加でフラッシュライト機能が実現できる。
第１図は本発明の半導体メモリ回路の第１の実施例を示
すブロック図、第２図は本発明の第１の実施例の部分回
路図、第３図は本発明の第１の実施例の動作を表すタイ
ミングチャート、第４図は本発明の半導体メモリ回路に
おいて通常の１ビットをアクセスする時の動作を表すタ
イミングチャート、第５図は本発明の第２の実施例のブ
ロック図、第６図は半導体メモリ回路の従来例を示すブ
ロック図、第７図は従来例の動作を表すタイミングチャ
ート、第８図は従来の半導体メモリ回路のカラムレコー
ダを示す構成図である。 101,501−1,501−2,601……カラムスイッチ、102,103,5
02−1,502−2,503−1,503−2,602,603……I/Oバス、10
4,504−1,504−２……フラッシュライトスイッチ、105,
505−1,505−２……フラッシュライトデータバス、106,
506−1,506−2,606……メモリセルアレイ、107,507,607
……ロウアドレスバッファ、108,508,608……ロウアド
レスデコーダ、109,509−1,509−2,609……ワード線、1
10,510−1,510−2,610……センスアンプ、111,511,611
……カラムアドレスデコーダ、112,512−1,512−2,612
……カラムアドレスデコーダ出力、113,513,613……カ
ラムアドレスバッファ、114,514−1,514−2,614……ラ
ッチ回路115,515,615……コントローラ、611A……デコ
ーダ部、611B……NAND群。
すブロック図、第２図は本発明の第１の実施例の部分回
路図、第３図は本発明の第１の実施例の動作を表すタイ
ミングチャート、第４図は本発明の半導体メモリ回路に
おいて通常の１ビットをアクセスする時の動作を表すタ
イミングチャート、第５図は本発明の第２の実施例のブ
ロック図、第６図は半導体メモリ回路の従来例を示すブ
ロック図、第７図は従来例の動作を表すタイミングチャ
ート、第８図は従来の半導体メモリ回路のカラムレコー
ダを示す構成図である。 101,501−1,501−2,601……カラムスイッチ、102,103,5
02−1,502−2,503−1,503−2,602,603……I/Oバス、10
4,504−1,504−２……フラッシュライトスイッチ、105,
505−1,505−２……フラッシュライトデータバス、106,
506−1,506−2,606……メモリセルアレイ、107,507,607
……ロウアドレスバッファ、108,508,608……ロウアド
レスデコーダ、109,509−1,509−2,609……ワード線、1
10,510−1,510−2,610……センスアンプ、111,511,611
……カラムアドレスデコーダ、112,512−1,512−2,612
……カラムアドレスデコーダ出力、113,513,613……カ
ラムアドレスバッファ、114,514−1,514−2,614……ラ
ッチ回路115,515,615……コントローラ、611A……デコ
ーダ部、611B……NAND群。
Claims (1)
- 【請求項１】ワード線と、第１の制御信号により活性化
され、前記ワード線を選択する第１の選択部と、第１及
び第２のビット線と、前記ワード線の選択に応じて前記
第１及び第２のビット線にそれぞれ接続される第１及び
第２のメモリセルと、第２の制御信号により活性化さ
れ、前記第１及び第２のビット線の電位をそれぞれ増幅
する第１及び第２のアンプと、第３の制御信号により活
性化され、前記第１及び第２のアンプの一方を選択し、
前記選択した一方を第１のデータ線に接続する第２の選
択部と、第４の制御信号により活性化され、前記第１及
び第２のアンプの双方を第２のデータ線に接続するゲー
ト部と、第１のタイミングで前記第１の制御信号を前記
第１の選択部に供給すると供に、前記第１のタイミング
後第２のタイミングで、前記第２の制御信号を前記第１
及び第２のアンプに供給して前記増幅動作を行わせる第
１の制御部と、所定のモード制御信号が入力されないと
きは、前記第２のタイミング後の第３のタイミングで、
前記第３の制御信号を前記第２の選択部へ供給して、前
記第１及び第２のアンプの一方と前記第１のデータ線と
の間で所定の入出力データの転送を行わせ、かつ前記所
定のモード制御信号が入力されたときは、前記第１のタ
イミング後でかつ前記第２のタイミング前の第４のタイ
ミングで、前記第４の制御信号を前記ゲート部へ供給し
て、前記第１及び第２のメモリセルの双方と第２のデー
タ線とを前記第１及び第２のアンプを活性化しないで接
続する第２の制御部とを有することを特徴とする半導体
メモリ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63181023A JPH0770212B2 (ja) | 1988-07-19 | 1988-07-19 | 半導体メモリ回路 |
| EP19890112973 EP0352572A3 (en) | 1988-07-19 | 1989-07-14 | Semiconductor memory device with flash write mode of operation |
| US07/381,901 US5003510A (en) | 1988-07-19 | 1989-07-19 | Semiconductor memory device with flash write mode of operation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63181023A JPH0770212B2 (ja) | 1988-07-19 | 1988-07-19 | 半導体メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0229987A JPH0229987A (ja) | 1990-01-31 |
| JPH0770212B2 true JPH0770212B2 (ja) | 1995-07-31 |
Family
ID=16093412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63181023A Expired - Lifetime JPH0770212B2 (ja) | 1988-07-19 | 1988-07-19 | 半導体メモリ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5003510A (ja) |
| EP (1) | EP0352572A3 (ja) |
| JP (1) | JPH0770212B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH07109703B2 (ja) * | 1989-11-15 | 1995-11-22 | 株式会社東芝 | 半導体メモリ装置 |
| JP2778269B2 (ja) * | 1990-03-12 | 1998-07-23 | 日本電気株式会社 | 半導体メモリ装置 |
| EP0446847B1 (en) * | 1990-03-12 | 1998-06-17 | Nec Corporation | Semiconductor memory device having improved write function |
| KR100214435B1 (ko) * | 1990-07-25 | 1999-08-02 | 사와무라 시코 | 동기식 버스트 엑세스 메모리 |
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| JPH0528756A (ja) * | 1991-07-24 | 1993-02-05 | Toshiba Corp | 半導体記憶装置 |
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Family Cites Families (6)
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| JPS6148192A (ja) * | 1984-08-11 | 1986-03-08 | Fujitsu Ltd | 半導体記憶装置 |
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1988
- 1988-07-19 JP JP63181023A patent/JPH0770212B2/ja not_active Expired - Lifetime
-
1989
- 1989-07-14 EP EP19890112973 patent/EP0352572A3/en not_active Ceased
- 1989-07-19 US US07/381,901 patent/US5003510A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5003510A (en) | 1991-03-26 |
| EP0352572A3 (en) | 1992-08-26 |
| JPH0229987A (ja) | 1990-01-31 |
| EP0352572A2 (en) | 1990-01-31 |
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