JPH05250872A - ランダム・アクセス・メモリ - Google Patents
ランダム・アクセス・メモリInfo
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- JPH05250872A JPH05250872A JP4050866A JP5086692A JPH05250872A JP H05250872 A JPH05250872 A JP H05250872A JP 4050866 A JP4050866 A JP 4050866A JP 5086692 A JP5086692 A JP 5086692A JP H05250872 A JPH05250872 A JP H05250872A
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
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Abstract
(57)【要約】
【目的】 多ビットのＩ／Ｏ端子を持つＲＡＭの出力時
の消費電力を減らす。 【構成】 ＲＡＳN の立下り時にアクセス制御回路９０
から出力される出力信号ＷＣ1 −０に基づき、入力制御
用トランスファゲート６０をオン，オフ動作させるだけ
でなく、その出力信号ＷＣ1 −０を有効に使用して出力
制御用トランスファゲート７０をもオン，オフ動作させ
る。このトランスファゲート７０により、出力バッファ
５０から任意のビットの読出しデータのみをＩ／Ｏ端子
１０0 へ出力させることができ、データ読出し動作時の
消費電力を低減できる。
の消費電力を減らす。 【構成】 ＲＡＳN の立下り時にアクセス制御回路９０
から出力される出力信号ＷＣ1 −０に基づき、入力制御
用トランスファゲート６０をオン，オフ動作させるだけ
でなく、その出力信号ＷＣ1 −０を有効に使用して出力
制御用トランスファゲート７０をもオン，オフ動作させ
る。このトランスファゲート７０により、出力バッファ
５０から任意のビットの読出しデータのみをＩ／Ｏ端子
１０0 へ出力させることができ、データ読出し動作時の
消費電力を低減できる。
Description
【０００１】
【産業上の利用分野】本発明は、多ビットの入／出力
（以下、Ｉ／Ｏという）端子を持つランダム・アクセス
・メモリ（以下、ＲＡＭという）、特にライトパービッ
トモード動作時の出力制御に関するものである。
（以下、Ｉ／Ｏという）端子を持つランダム・アクセス
・メモリ（以下、ＲＡＭという）、特にライトパービッ
トモード動作時の出力制御に関するものである。
【０００２】
【従来の技術】従来、多ビットのＩ／Ｏ端子を持つＲＡ
Ｍに関する技術としては、例えば特開昭６０−１７９９
８４号公報に記載されるものがある。図２は、前記文献
に記載された従来の多ビットＩ／Ｏ端子を持つＲＡＭの
構成例を示すブロック図である。このＲＡＭは、行制御
信号ＲＡＳN （但し、Ｎは逆相を意味する）と列制御信
号ＣＡＳN によるマルチアドレス型のメモリであり、行
制御信号ＲＡＳN により制御されて外部から供給される
アドレスＡ0 ，Ａ1 ，…，Ａn から行アドレスを取込む
行アドレスバッファ１を有し、その出力側には、行アド
レスデコーダ２を介してメモリセルアレイ３が接続され
ている。行アドレスデコーダ２は、行アドレスバッファ
１の出力をデコードする回路である。メモリセルアレイ
３は、複数のワード線ＷＬ及びそれと交差配置された複
数のビット線ＢＬ対を有し、その各交差箇所にはＭＯＳ
トランジスタからなるメモリセル３ａが接続されると共
に、その各ビット線ＢＬ対には該メモリセル３ａからの
読出しデータの検知、増幅を行う図示しないセンスアン
プが接続されている。
Ｍに関する技術としては、例えば特開昭６０−１７９９
８４号公報に記載されるものがある。図２は、前記文献
に記載された従来の多ビットＩ／Ｏ端子を持つＲＡＭの
構成例を示すブロック図である。このＲＡＭは、行制御
信号ＲＡＳN （但し、Ｎは逆相を意味する）と列制御信
号ＣＡＳN によるマルチアドレス型のメモリであり、行
制御信号ＲＡＳN により制御されて外部から供給される
アドレスＡ0 ，Ａ1 ，…，Ａn から行アドレスを取込む
行アドレスバッファ１を有し、その出力側には、行アド
レスデコーダ２を介してメモリセルアレイ３が接続され
ている。行アドレスデコーダ２は、行アドレスバッファ
１の出力をデコードする回路である。メモリセルアレイ
３は、複数のワード線ＷＬ及びそれと交差配置された複
数のビット線ＢＬ対を有し、その各交差箇所にはＭＯＳ
トランジスタからなるメモリセル３ａが接続されると共
に、その各ビット線ＢＬ対には該メモリセル３ａからの
読出しデータの検知、増幅を行う図示しないセンスアン
プが接続されている。
【０００３】また、列制御信号ＣＡＳN により制御され
アドレスＡ0 ，Ａ1 ，…，Ａn 中の列アドレスを取込む
列アドレスバッファ４が設けられ、その出力側には、列
デコーダ５及びトランスファゲート回路６を介してメモ
リセルアレイ３が接続されている。列デコーダ５は、列
アドレスバッファ４の出力をデコードする回路である。
トランスファゲート回路６は、列デコーダ５の出力に基
づき、メモリセルアレイ３内の例えば４組のビット線Ｂ
Ｌ対と４組のＩ／Ｏバスライン７0 ，７1 ，７2 ，７3
との導通／非導通を制御する複数のスイッチで構成され
ている。
アドレスＡ0 ，Ａ1 ，…，Ａn 中の列アドレスを取込む
列アドレスバッファ４が設けられ、その出力側には、列
デコーダ５及びトランスファゲート回路６を介してメモ
リセルアレイ３が接続されている。列デコーダ５は、列
アドレスバッファ４の出力をデコードする回路である。
トランスファゲート回路６は、列デコーダ５の出力に基
づき、メモリセルアレイ３内の例えば４組のビット線Ｂ
Ｌ対と４組のＩ／Ｏバスライン７0 ，７1 ，７2 ，７3
との導通／非導通を制御する複数のスイッチで構成され
ている。
【０００４】各Ｉ／Ｏバスライン７0 ，７1 ，７2 ，７
3 には、そのＩ／Ｏバスライン上の差信号を増幅するデ
ータアンプ８0 ，８1 ，８2 ，８3 がそれぞれ接続され
ると共に、Ｉ／Ｏバッファ回路９0 ，９1 ，９2 ，９3
がそれぞれ接続されている。各Ｉ／Ｏバッファ回路
９0 ，９1 ，９2 ，９3 には、書込みデータ及び読出し
データの入／出力を行うＩ／Ｏ端子１０0 ，１０1 ，１
０2 ，１０3 が接続されている。次に、メモリセルアレ
イ３へのデータの書込み、及び該メモリセルアレイ３か
らのデータの読出し動作について説明する。メモリセル
アレイ３からデータの読出しを行う場合、外部からアド
レスＡ0 〜Ａn を行アドレスバッファ１及び列アドレス
バッファ４へ供給する。すると、行制御信号ＲＡＳN で
制御される行アドレスバッファ１により、アドレスＡ0
〜Ａn から行アドレスが取込まれ、その取込まれた行ア
ドレスが行アドレスデコーダ２でデコードされ、メモリ
セルアレイ３内の一本のワード線ＷＬが活性化される。
一本のワード線ＷＬが活性化されると、それに接続され
た複数のメモリセル３ａから記憶データが読出されて複
数のビット線ＢＬ対へ出力される。この各ビット線ＢＬ
対に読出されたデータは、図示しないセンスアンプによ
って増幅される。
3 には、そのＩ／Ｏバスライン上の差信号を増幅するデ
ータアンプ８0 ，８1 ，８2 ，８3 がそれぞれ接続され
ると共に、Ｉ／Ｏバッファ回路９0 ，９1 ，９2 ，９3
がそれぞれ接続されている。各Ｉ／Ｏバッファ回路
９0 ，９1 ，９2 ，９3 には、書込みデータ及び読出し
データの入／出力を行うＩ／Ｏ端子１０0 ，１０1 ，１
０2 ，１０3 が接続されている。次に、メモリセルアレ
イ３へのデータの書込み、及び該メモリセルアレイ３か
らのデータの読出し動作について説明する。メモリセル
アレイ３からデータの読出しを行う場合、外部からアド
レスＡ0 〜Ａn を行アドレスバッファ１及び列アドレス
バッファ４へ供給する。すると、行制御信号ＲＡＳN で
制御される行アドレスバッファ１により、アドレスＡ0
〜Ａn から行アドレスが取込まれ、その取込まれた行ア
ドレスが行アドレスデコーダ２でデコードされ、メモリ
セルアレイ３内の一本のワード線ＷＬが活性化される。
一本のワード線ＷＬが活性化されると、それに接続され
た複数のメモリセル３ａから記憶データが読出されて複
数のビット線ＢＬ対へ出力される。この各ビット線ＢＬ
対に読出されたデータは、図示しないセンスアンプによ
って増幅される。
【０００５】一方、列制御信号ＣＡＳN で制御される列
アドレスバッファ４により、アドレスＡ0 〜Ａn から行
アドレスが取込まれ、その取込まれた行アドレスが列デ
コーダ５でデコードされる。このデコード結果によって
トランスファゲート回路６内の４組のスイッチがオン
し、列デコーダ出力によって選択された４組のビット線
ＢＬ対と４組のＩ／Ｏバスライン７0 〜７3 とが導通
し、該４組のビット線ＢＬ対上の読出しデータがＩ／Ｏ
バスライン７0 〜７3 へ出力される。Ｉ／Ｏバスライン
７0 〜７3 上の読出しデータは、データアンプ８0 〜８
3 で増幅された後、Ｉ／Ｏバッファ回路９0 〜９4 を介
してＩ／Ｏ端子１０0 〜１０3 から出力される。
アドレスバッファ４により、アドレスＡ0 〜Ａn から行
アドレスが取込まれ、その取込まれた行アドレスが列デ
コーダ５でデコードされる。このデコード結果によって
トランスファゲート回路６内の４組のスイッチがオン
し、列デコーダ出力によって選択された４組のビット線
ＢＬ対と４組のＩ／Ｏバスライン７0 〜７3 とが導通
し、該４組のビット線ＢＬ対上の読出しデータがＩ／Ｏ
バスライン７0 〜７3 へ出力される。Ｉ／Ｏバスライン
７0 〜７3 上の読出しデータは、データアンプ８0 〜８
3 で増幅された後、Ｉ／Ｏバッファ回路９0 〜９4 を介
してＩ／Ｏ端子１０0 〜１０3 から出力される。
【０００６】データの書込みを行う場合、書込むべきデ
ータをＩ／Ｏ端子１０0 〜１０3 に供給すると、それが
Ｉ／Ｏバッファ回路９0 〜９4 に取込まれてＩ／Ｏバス
ライン７0 〜７3 へ送られる。すると、列デコーダ５の
出力によってトランスファゲート回路６内の４組のスイ
ッチがオンし、４組のＩ／Ｏバスライン７0 〜７3 とメ
モリセルアレイ３内の４組のビット線ＢＬ対とが導通
し、行アドレスデコーダ２によって選択されたワード線
ＷＬと該４組のビットＢＬ対との交差箇所に接続された
メモリセル３ａにデータの書込みが行われる。図３は、
図２に示すＩ／Ｏバッファ回路９0 の回路図である。こ
のＩ／Ｏバッファ回路９0 は、他のＩ／Ｏバッファ回路
９1 〜９3 と同一の回路構成であり、Ｉ／Ｏ端子１０0
とＩ／Ｏバスライン７0 との間に接続された入力バッフ
ァ２１と、該Ｉ／Ｏバスライン７0 とＩ／Ｏ端子１０0
との間に接続された出力バッファ２２とを、備えてい
る。入力バッファ２１とＩ／Ｏバスライン７0 との間に
は、その両者の導通／非導通を制御する入力制御用トラ
ンスファゲート２３が接続されている。トランスファゲ
ート２３は、アクセス制御回路である書込み禁止レジス
タ２４の出力によってオン，オフ制御される。この書込
み禁止レジスタ２４は、書込み禁止感知回路２４Ａとバ
ッファ２４Ｂとで構成されている。
ータをＩ／Ｏ端子１０0 〜１０3 に供給すると、それが
Ｉ／Ｏバッファ回路９0 〜９4 に取込まれてＩ／Ｏバス
ライン７0 〜７3 へ送られる。すると、列デコーダ５の
出力によってトランスファゲート回路６内の４組のスイ
ッチがオンし、４組のＩ／Ｏバスライン７0 〜７3 とメ
モリセルアレイ３内の４組のビット線ＢＬ対とが導通
し、行アドレスデコーダ２によって選択されたワード線
ＷＬと該４組のビットＢＬ対との交差箇所に接続された
メモリセル３ａにデータの書込みが行われる。図３は、
図２に示すＩ／Ｏバッファ回路９0 の回路図である。こ
のＩ／Ｏバッファ回路９0 は、他のＩ／Ｏバッファ回路
９1 〜９3 と同一の回路構成であり、Ｉ／Ｏ端子１０0
とＩ／Ｏバスライン７0 との間に接続された入力バッフ
ァ２１と、該Ｉ／Ｏバスライン７0 とＩ／Ｏ端子１０0
との間に接続された出力バッファ２２とを、備えてい
る。入力バッファ２１とＩ／Ｏバスライン７0 との間に
は、その両者の導通／非導通を制御する入力制御用トラ
ンスファゲート２３が接続されている。トランスファゲ
ート２３は、アクセス制御回路である書込み禁止レジス
タ２４の出力によってオン，オフ制御される。この書込
み禁止レジスタ２４は、書込み禁止感知回路２４Ａとバ
ッファ２４Ｂとで構成されている。
【０００７】図４は、図２及び図３の各種の制御信号を
発生する制御信号発生回路の構成例を示す回路図であ
る。この制御信号発生回路３０では、行制御信号ＲＡＳ
N がインバータ３１1 で反転されて信号ＲＡＳとなり、
それがバッファ３２1 ，３２2 ，３２3 ，３２4 で順次
駆動されて信号ＲＡＳ1 ，ＲＡＳ2 ，ＲＡ，ＳＥとな
る。さらに、信号ＲＡＳがインバータ３１2 で反転され
てプリチャージ信号ＰＸ0 となり、それがバッファ３２
5 で反転されてプリチャージ信号ＰＸ1 となる。ワード
線活性化信号ＲＡと列制御信号ＣＡＳN の反転信号と
が、ＡＮＤゲート３３1 で論理積が取られて信号ＣＡＳ
となり、その信号ＣＡＳがバッファ３３2 ，３３3 ，３
３4 ，３３5 で順次駆動されて信号ＣＡＳ1 ，ＣＡ
Ｓ2 ，ＲＥ，ＯＥ1 となる。また、信号ＣＡＳがインバ
ータ３４で反転されてプリチャージ信号ＰＹ0 となり、
そのプリチャージ信号ＰＹ0 がバッファ３３6 で駆動さ
れてプリチャージ信号ＰＹ1 となる。さらに、プリチャ
ージ信号ＰＹ1 の反転信号と書込み制御信号ＷＥN の反
転信号とが、ＡＮＤゲート３５で論理積が取られて信号
Ｗ0 となり、その信号Ｗ0 がバッファ３６で駆動されて
信号Ｗ1 となる。
発生する制御信号発生回路の構成例を示す回路図であ
る。この制御信号発生回路３０では、行制御信号ＲＡＳ
N がインバータ３１1 で反転されて信号ＲＡＳとなり、
それがバッファ３２1 ，３２2 ，３２3 ，３２4 で順次
駆動されて信号ＲＡＳ1 ，ＲＡＳ2 ，ＲＡ，ＳＥとな
る。さらに、信号ＲＡＳがインバータ３１2 で反転され
てプリチャージ信号ＰＸ0 となり、それがバッファ３２
5 で反転されてプリチャージ信号ＰＸ1 となる。ワード
線活性化信号ＲＡと列制御信号ＣＡＳN の反転信号と
が、ＡＮＤゲート３３1 で論理積が取られて信号ＣＡＳ
となり、その信号ＣＡＳがバッファ３３2 ，３３3 ，３
３4 ，３３5 で順次駆動されて信号ＣＡＳ1 ，ＣＡ
Ｓ2 ，ＲＥ，ＯＥ1 となる。また、信号ＣＡＳがインバ
ータ３４で反転されてプリチャージ信号ＰＹ0 となり、
そのプリチャージ信号ＰＹ0 がバッファ３３6 で駆動さ
れてプリチャージ信号ＰＹ1 となる。さらに、プリチャ
ージ信号ＰＹ1 の反転信号と書込み制御信号ＷＥN の反
転信号とが、ＡＮＤゲート３５で論理積が取られて信号
Ｗ0 となり、その信号Ｗ0 がバッファ３６で駆動されて
信号Ｗ1 となる。
【０００８】なお、図３において入力バッファ２１中の
ＲＥＦは基準信号、書込み禁止レジスタ２４内のＷＣ0
−０は書込み禁止感知回路２４Ａの出力信号、ＷＣ1 −
０はバッファ２４Ｂの出力信号である。図５は図２及び
図３のタイミングチャートであり、この図を参照しつ
つ、図３の動作を説明する。読出し動作では、信号Ｗ1
によって入力バッファ２１が非活性、書込み制御信号Ｗ
ＥN によって書込み禁止感知回路２４Ａが非活性、及び
バッファ２４Ｂの出力信号ＷＣ1 −０によって入力制御
用トランスファゲート２３がオフのため、任意のビット
線ＢＬ対上の読出しデータがＩ／Ｏバスライン７0 へ出
力され、それが出力バッファ２２によってＩ／Ｏ端子１
０0 から外部へ出力される。
ＲＥＦは基準信号、書込み禁止レジスタ２４内のＷＣ0
−０は書込み禁止感知回路２４Ａの出力信号、ＷＣ1 −
０はバッファ２４Ｂの出力信号である。図５は図２及び
図３のタイミングチャートであり、この図を参照しつ
つ、図３の動作を説明する。読出し動作では、信号Ｗ1
によって入力バッファ２１が非活性、書込み制御信号Ｗ
ＥN によって書込み禁止感知回路２４Ａが非活性、及び
バッファ２４Ｂの出力信号ＷＣ1 −０によって入力制御
用トランスファゲート２３がオフのため、任意のビット
線ＢＬ対上の読出しデータがＩ／Ｏバスライン７0 へ出
力され、それが出力バッファ２２によってＩ／Ｏ端子１
０0 から外部へ出力される。
【０００９】書込み動作では、書込み禁止感知回路２４
Ａが、行制御信号ＲＡＳN の立下り時の書込み制御信号
ＷＥN と、Ｉ／Ｏ端子１０0 のレベル及び列制御信号Ｃ
ＡＳN の立下り以降の書込み制御信号ＷＥN のレベルと
の、２つの組合わせによって書込みサイクルの識別が行
われ、その出力信号ＷＣ0 −０がバッファ２４Ｂで駆動
される。そして、バッファ２４Ｂの出力信号ＷＣ1 −０
で入力制御用トランスファゲート２３がオンし、データ
の書込みが行われる。即ち、行制御信号ＲＡＳN の立下
り時に書込み制御信号ＷＥN 及びＩ／Ｏ端子１０0 を
“Ｌ”レベルにすることにより、書込み禁止感知回路２
４Ａの出力信号ＷＣ0 −０が“Ｈ”レベルとなり、それ
がバッファ２４Ｂで駆動され、その“Ｈ”レベルの出力
信号ＷＣ1 −０によってトランスファゲート２３がオン
する。これにより、入力バッファ２１の出力側とＩ／Ｏ
バスライン７0 とが導通し、通常の書込み動作が可能と
なる。
Ａが、行制御信号ＲＡＳN の立下り時の書込み制御信号
ＷＥN と、Ｉ／Ｏ端子１０0 のレベル及び列制御信号Ｃ
ＡＳN の立下り以降の書込み制御信号ＷＥN のレベルと
の、２つの組合わせによって書込みサイクルの識別が行
われ、その出力信号ＷＣ0 −０がバッファ２４Ｂで駆動
される。そして、バッファ２４Ｂの出力信号ＷＣ1 −０
で入力制御用トランスファゲート２３がオンし、データ
の書込みが行われる。即ち、行制御信号ＲＡＳN の立下
り時に書込み制御信号ＷＥN 及びＩ／Ｏ端子１０0 を
“Ｌ”レベルにすることにより、書込み禁止感知回路２
４Ａの出力信号ＷＣ0 −０が“Ｈ”レベルとなり、それ
がバッファ２４Ｂで駆動され、その“Ｈ”レベルの出力
信号ＷＣ1 −０によってトランスファゲート２３がオン
する。これにより、入力バッファ２１の出力側とＩ／Ｏ
バスライン７0 とが導通し、通常の書込み動作が可能と
なる。
【００１０】行制御信号ＲＡＳN の立下り時に書込み制
御信号ＷＥN を“Ｌ”レベル、Ｉ／Ｏ端子１０0 を
“Ｈ”レベルにすると、バッファ２４Ｂの出力信号ＷＣ
1 −０が“Ｌ”レベルを維持する。バッファ２４Ｂの出
力信号ＷＣ1 −０が“Ｌ”レベルとなると、トランスフ
ァゲート２３により、Ｉ／Ｏバスライン７0 と入力バッ
ファ２１とが切り離された状態となり、たとえ書込みサ
イクルに入ったとしても、Ｉ／Ｏバスライン７0 、ビッ
ト線ＢＬ対、及びメモリセル３ａへのデータの書込みが
禁止される。例えば、図３に示す書込み禁止レジスタ２
４が設けられていない場合、任意ビットのみの書込みを
行うには、リード・モディファイ・ライトの機能によ
り、一度読出したデータを不必要な書込みをすることに
より、使用することはできる。ところが、リード・モデ
ィファイ・ライトという特定のタイミングでしか使用す
ることができない上に、本来なら行わなくてもよい書込
みも必要となり、消費電力が増大する等の欠点がある。
御信号ＷＥN を“Ｌ”レベル、Ｉ／Ｏ端子１０0 を
“Ｈ”レベルにすると、バッファ２４Ｂの出力信号ＷＣ
1 −０が“Ｌ”レベルを維持する。バッファ２４Ｂの出
力信号ＷＣ1 −０が“Ｌ”レベルとなると、トランスフ
ァゲート２３により、Ｉ／Ｏバスライン７0 と入力バッ
ファ２１とが切り離された状態となり、たとえ書込みサ
イクルに入ったとしても、Ｉ／Ｏバスライン７0 、ビッ
ト線ＢＬ対、及びメモリセル３ａへのデータの書込みが
禁止される。例えば、図３に示す書込み禁止レジスタ２
４が設けられていない場合、任意ビットのみの書込みを
行うには、リード・モディファイ・ライトの機能によ
り、一度読出したデータを不必要な書込みをすることに
より、使用することはできる。ところが、リード・モデ
ィファイ・ライトという特定のタイミングでしか使用す
ることができない上に、本来なら行わなくてもよい書込
みも必要となり、消費電力が増大する等の欠点がある。
【００１１】そこで、前記文献の技術では、図３に示す
書込み禁止レジスタ２４を設け、この書込み禁止レジス
タ２４及びトランスファゲート２３の機能により、多ビ
ットのＩ／Ｏ端子１０0 〜１０3 を持つＲＡＭにおい
て、その各Ｉ／Ｏ端子１０0 〜１０3 毎の独立した書込
み／読出し制御を、本来のメモリ機能を損うことなく実
現している。
書込み禁止レジスタ２４を設け、この書込み禁止レジス
タ２４及びトランスファゲート２３の機能により、多ビ
ットのＩ／Ｏ端子１０0 〜１０3 を持つＲＡＭにおい
て、その各Ｉ／Ｏ端子１０0 〜１０3 毎の独立した書込
み／読出し制御を、本来のメモリ機能を損うことなく実
現している。
【００１２】
【発明が解決しようとする課題】しかしながら、上記構
成のＲＡＭでは、各Ｉ／Ｏ端子１０0 〜１０3 毎の独立
した書込み／読出し制御を、本来のメモリ機能を損うこ
となく実現できるものの、動作モードの多様化を図るた
め、リード・モディファイ・ライトのような特定のタイ
ミングを使用した場合、書込み動作を行わないＩ／Ｏ端
子１０0 〜１０3に対しても不要なデータ出力を行うこ
とになる。そのため、出力時の消費電力の増大という問
題が生じ、それを解決することが困難であった。
成のＲＡＭでは、各Ｉ／Ｏ端子１０0 〜１０3 毎の独立
した書込み／読出し制御を、本来のメモリ機能を損うこ
となく実現できるものの、動作モードの多様化を図るた
め、リード・モディファイ・ライトのような特定のタイ
ミングを使用した場合、書込み動作を行わないＩ／Ｏ端
子１０0 〜１０3に対しても不要なデータ出力を行うこ
とになる。そのため、出力時の消費電力の増大という問
題が生じ、それを解決することが困難であった。
【００１３】本発明は、前記従来技術が持っていた課題
として、出力時の消費電力が増大するという点について
解決した多ビットのＩ／Ｏ端子を持つＲＡＭを提供する
ものである。
として、出力時の消費電力が増大するという点について
解決した多ビットのＩ／Ｏ端子を持つＲＡＭを提供する
ものである。
【００１４】
【課題を解決するための手段】本発明は、前記課題を解
決するために、メモリセルに対する書込みデータ及び読
出しデータの伝送を行う複数のＩ／Ｏバスラインと、前
記各Ｉ／Ｏバスラインに接続され、Ｉ／Ｏ端子から入力
される前記書込みデータを前記Ｉ／Ｏバスラインへ送
り、かつ該Ｉ／Ｏバスライン上の書込みデータをＩ／Ｏ
端子へ出力する複数のＩ／Ｏバッファ回路とを備え、書
込み制御信号によって前記メモリセルへの書込み動作の
制御を行うＲＡＭにおいて、前記各Ｉ／Ｏバッファ回路
を次のように構成している。即ち、前記各Ｉ／Ｏバッフ
ァ回路は、前記Ｉ／Ｏ端子から入力される前記書込みデ
ータを駆動して前記Ｉ／Ｏバスラインへ送る入力バッフ
ァと、前記Ｉ／Ｏバスライン上の前記書込みデータを駆
動して前記Ｉ／Ｏ端子へ出力する出力バッファと、前記
入力バッファと前記Ｉ／Ｏバスラインとの間を導通／非
導通にする入力制御用トランスファゲートと、前記Ｉ／
Ｏバスラインと前記出力バッファとの間を導通／非導通
にする出力制御用トランスファゲートと、アクセス制御
回路とを、備えている。アクセス制御回路は、制御信号
の立下り時または立上り時の前記書込み制御信号、及び
前記Ｉ／Ｏ端子のレベルに基づき、書込み／読出しサイ
クルの識別を行い、書込みサイクル時には前記入力制御
用トランスファゲートを導通状態にし、読出しサイクル
時には前記出力制御用トランスファゲートを導通状態に
する機能を有している。
決するために、メモリセルに対する書込みデータ及び読
出しデータの伝送を行う複数のＩ／Ｏバスラインと、前
記各Ｉ／Ｏバスラインに接続され、Ｉ／Ｏ端子から入力
される前記書込みデータを前記Ｉ／Ｏバスラインへ送
り、かつ該Ｉ／Ｏバスライン上の書込みデータをＩ／Ｏ
端子へ出力する複数のＩ／Ｏバッファ回路とを備え、書
込み制御信号によって前記メモリセルへの書込み動作の
制御を行うＲＡＭにおいて、前記各Ｉ／Ｏバッファ回路
を次のように構成している。即ち、前記各Ｉ／Ｏバッフ
ァ回路は、前記Ｉ／Ｏ端子から入力される前記書込みデ
ータを駆動して前記Ｉ／Ｏバスラインへ送る入力バッフ
ァと、前記Ｉ／Ｏバスライン上の前記書込みデータを駆
動して前記Ｉ／Ｏ端子へ出力する出力バッファと、前記
入力バッファと前記Ｉ／Ｏバスラインとの間を導通／非
導通にする入力制御用トランスファゲートと、前記Ｉ／
Ｏバスラインと前記出力バッファとの間を導通／非導通
にする出力制御用トランスファゲートと、アクセス制御
回路とを、備えている。アクセス制御回路は、制御信号
の立下り時または立上り時の前記書込み制御信号、及び
前記Ｉ／Ｏ端子のレベルに基づき、書込み／読出しサイ
クルの識別を行い、書込みサイクル時には前記入力制御
用トランスファゲートを導通状態にし、読出しサイクル
時には前記出力制御用トランスファゲートを導通状態に
する機能を有している。
【００１５】
【作用】本発明によれば、以上のように、多ビットのＩ
／Ｏ端子を持つＲＡＭのＩ／Ｏバッファ回路を構成した
ので、制御信号の立下り時または立上り時にアクセス制
御回路から出力信号が出力され、その出力信号に基づき
入力制御用トランスファゲートがオン，オフ動作すると
共に、出力制御用トランスファゲートもオン，オフ動作
する。この出力制御用トランスファゲートのオン，オフ
動作により、任意のビットの読出しデータのみを出力バ
ッファから出力でき、データ読出し動作時の消費電力の
低減化が図れる。従って、前記課題を解決できるのであ
る。
／Ｏ端子を持つＲＡＭのＩ／Ｏバッファ回路を構成した
ので、制御信号の立下り時または立上り時にアクセス制
御回路から出力信号が出力され、その出力信号に基づき
入力制御用トランスファゲートがオン，オフ動作すると
共に、出力制御用トランスファゲートもオン，オフ動作
する。この出力制御用トランスファゲートのオン，オフ
動作により、任意のビットの読出しデータのみを出力バ
ッファから出力でき、データ読出し動作時の消費電力の
低減化が図れる。従って、前記課題を解決できるのであ
る。
【００１６】
【実施例】図１は、本発明の実施例を示すＩ／Ｏバッフ
ァ回路９0 の回路図である。このＩ／Ｏバッファ回路９
0 は、従来の図２に示すＲＡＭに設けられるもので、該
ＲＡＭ中の他のＩ／Ｏバッファ回路９1 〜９3 も同一の
回路構成となっている。
ァ回路９0 の回路図である。このＩ／Ｏバッファ回路９
0 は、従来の図２に示すＲＡＭに設けられるもので、該
ＲＡＭ中の他のＩ／Ｏバッファ回路９1 〜９3 も同一の
回路構成となっている。
【００１７】Ｉ／Ｏバッファ回路９0 は、従来の図３と
同様にＭＯＳトランジスタで構成され、Ｉ／Ｏ端子１０
0 とＩ／Ｏバスライン７0 との間に接続された入力バッ
ファ４０と、該Ｉ／Ｏバスライン７0 とＩ／Ｏ端子１０
0 との間に接続された出力バッファ５０とを備えてい
る。Ｉ／Ｏバスライン７0 と入力バッファ４０との間に
は、入力制御用トランスファゲート６０が接続されると
共に、該Ｉ／Ｏバスライン７0 と出力バッファ５０との
間に、出力制御用トランスファゲート７０及びイコライ
ズ回路８０が接続されている。入力制御用トランスファ
ゲート６０、出力制御用トランスファゲート７０、及び
イコライズ回路８０は、アクセス制御回路９０によって
オン，オフ制御されるようになっている。アクセス制御
回路９０は、書込み禁止感知回路１００及びバッファ１
１０より構成されている。
同様にＭＯＳトランジスタで構成され、Ｉ／Ｏ端子１０
0 とＩ／Ｏバスライン７0 との間に接続された入力バッ
ファ４０と、該Ｉ／Ｏバスライン７0 とＩ／Ｏ端子１０
0 との間に接続された出力バッファ５０とを備えてい
る。Ｉ／Ｏバスライン７0 と入力バッファ４０との間に
は、入力制御用トランスファゲート６０が接続されると
共に、該Ｉ／Ｏバスライン７0 と出力バッファ５０との
間に、出力制御用トランスファゲート７０及びイコライ
ズ回路８０が接続されている。入力制御用トランスファ
ゲート６０、出力制御用トランスファゲート７０、及び
イコライズ回路８０は、アクセス制御回路９０によって
オン，オフ制御されるようになっている。アクセス制御
回路９０は、書込み禁止感知回路１００及びバッファ１
１０より構成されている。
【００１８】入力バッファ４０は、従来の図３と同様
に、プリチャージ信号ＰＹ1 によりプリチャージされ、
信号Ｗ1 によって活性化される回路であり、基準信号Ｒ
ＥＦによりオン，オフ動作する入力トランジスタ４１
と、Ｉ／Ｏ端子１０0 からの書込みデータによってオ
ン，オフ動作する入力トランジスタ４２とを備えてい
る。この入力トランジスタ４１，４２から入力された信
号が、トランジスタ４３，４４，４５，４６で増幅さ
れ、Ｉ／Ｏ端子１０0 からの書込みデータが相補的な信
号に変換されて入力制御用トランスファゲート６０へ送
られるようになっている。出力バッファ５０は、図３と
同様に、プリチャージ信号ＰＹ1 によってプリチャージ
され、信号ＯＥ1 によって活性化される回路である。こ
の出力バッファ５０では、Ｉ／Ｏバスライン７0 からの
相補的な信号を入力トランジスタ５１，５２で入力し、
トランジスタ５３，５４，５５，５６で差動増幅して出
力トランジスタ５７，５８をオン，オフ動作させること
により、該Ｉ／Ｏバスライン７0 上の読出しデータを駆
動してＩ／Ｏ端子１０0 へ出力する機能を有している。
に、プリチャージ信号ＰＹ1 によりプリチャージされ、
信号Ｗ1 によって活性化される回路であり、基準信号Ｒ
ＥＦによりオン，オフ動作する入力トランジスタ４１
と、Ｉ／Ｏ端子１０0 からの書込みデータによってオ
ン，オフ動作する入力トランジスタ４２とを備えてい
る。この入力トランジスタ４１，４２から入力された信
号が、トランジスタ４３，４４，４５，４６で増幅さ
れ、Ｉ／Ｏ端子１０0 からの書込みデータが相補的な信
号に変換されて入力制御用トランスファゲート６０へ送
られるようになっている。出力バッファ５０は、図３と
同様に、プリチャージ信号ＰＹ1 によってプリチャージ
され、信号ＯＥ1 によって活性化される回路である。こ
の出力バッファ５０では、Ｉ／Ｏバスライン７0 からの
相補的な信号を入力トランジスタ５１，５２で入力し、
トランジスタ５３，５４，５５，５６で差動増幅して出
力トランジスタ５７，５８をオン，オフ動作させること
により、該Ｉ／Ｏバスライン７0 上の読出しデータを駆
動してＩ／Ｏ端子１０0 へ出力する機能を有している。
【００１９】入力制御用トランスファゲート６０は、ア
クセス制御回路９０の出力信号ＷＣ1 −０によってオ
ン，オフ動作する一対のトランジスタ６１，６２で構成
され、該トランジスタ６１，６２によって入力バッファ
４０の出力側とＩ／Ｏバスライン７0 との間を導通／非
導通にする機能を有している。出力制御用トランスファ
ゲート７０は、アクセス制御回路７０の出力信号ＷＣ1
−０によってオン，オフ動作する一対のトランジスタ７
１，７２で構成され、該トランジスタ７１，７２によっ
てＩ／Ｏバスライン７0 と出力バッファ５０の入力側と
のを導通／非導通にする機能を有している。
クセス制御回路９０の出力信号ＷＣ1 −０によってオ
ン，オフ動作する一対のトランジスタ６１，６２で構成
され、該トランジスタ６１，６２によって入力バッファ
４０の出力側とＩ／Ｏバスライン７0 との間を導通／非
導通にする機能を有している。出力制御用トランスファ
ゲート７０は、アクセス制御回路７０の出力信号ＷＣ1
−０によってオン，オフ動作する一対のトランジスタ７
１，７２で構成され、該トランジスタ７１，７２によっ
てＩ／Ｏバスライン７0 と出力バッファ５０の入力側と
のを導通／非導通にする機能を有している。
【００２０】イコライズ回路８０は、Ｉ／Ｏバスライン
７0 を構成する２本の信号線間に接続されたトランジス
タ８１で構成され、出力信号ＷＣ1 −０がインバータ７
５で反転されて該反転信号によって該トランジスタ８１
がオン，オフ動作することにより、出力ディスエーブル
時にその２本の信号線間を同一レベルにする機能を有し
ている。アクセス制御回路９０は、図３の書込み禁止レ
ジスタ２４と同様に、書込み禁止感知回路１００とバッ
ファ１１０とで構成されている。書込み禁止感知回路１
００は、行制御信号ＲＡＳN の立下り時の書込み制御信
号ＷＥN とＩ／Ｏ端子１０0 のレベルによって書込みサ
イクル／読出しサイクルを識別して書込み禁止を感知す
る機能を有している。この書込み禁止感知回路１００
は、プルアップ用のトランジスタ１０１，１０２と、ワ
ード線活性化信号ＲＡによってオン，オフ動作するトラ
ンジスタ１０３、Ｉ／Ｏ端子１０0 のレベルによってオ
ン，オフ動作するトランジスタ１０４、行制御信号ＲＡ
ＳN によってオン，オフ動作するトランジスタ１０５、
及び書込み制御信号ＷＥN によってオン，オフ動作する
トランジスタ１０６とで、構成されている。トランジス
タ１０３，１０４，１０５，１０６は、４入力ＮＯＲゲ
ートを構成し、その出力信号ＷＣ0 −０がバッファ１１
０へ送られる。
７0 を構成する２本の信号線間に接続されたトランジス
タ８１で構成され、出力信号ＷＣ1 −０がインバータ７
５で反転されて該反転信号によって該トランジスタ８１
がオン，オフ動作することにより、出力ディスエーブル
時にその２本の信号線間を同一レベルにする機能を有し
ている。アクセス制御回路９０は、図３の書込み禁止レ
ジスタ２４と同様に、書込み禁止感知回路１００とバッ
ファ１１０とで構成されている。書込み禁止感知回路１
００は、行制御信号ＲＡＳN の立下り時の書込み制御信
号ＷＥN とＩ／Ｏ端子１０0 のレベルによって書込みサ
イクル／読出しサイクルを識別して書込み禁止を感知す
る機能を有している。この書込み禁止感知回路１００
は、プルアップ用のトランジスタ１０１，１０２と、ワ
ード線活性化信号ＲＡによってオン，オフ動作するトラ
ンジスタ１０３、Ｉ／Ｏ端子１０0 のレベルによってオ
ン，オフ動作するトランジスタ１０４、行制御信号ＲＡ
ＳN によってオン，オフ動作するトランジスタ１０５、
及び書込み制御信号ＷＥN によってオン，オフ動作する
トランジスタ１０６とで、構成されている。トランジス
タ１０３，１０４，１０５，１０６は、４入力ＮＯＲゲ
ートを構成し、その出力信号ＷＣ0 −０がバッファ１１
０へ送られる。
【００２１】バッファ１１０は、書込み禁止感知回路１
００の出力信号ＷＣ0 −０を駆動してその駆動した出力
信号ＷＣ1 −０をトランスファゲート６０，７０及びイ
コライズ回路８０へ出力する機能を有している。このバ
ッファ１１０は、プリチャージ信号ＰＸ1 によりプリチ
ャージされ、書込み禁止感知回路１００の出力信号ＷＣ
0 −０を入力トランジスタ１１１，１１２から入力し、
その入力を駆動して出力トランジスタ１１３，１１４か
ら出力信号ＷＣ1 −０を出力する回路構成になってい
る。図６は、図１及び図２の動作を示すタイミングチャ
ートである。図１の各制御信号等は、従来の図４に示す
制御信号発生回路３０から発生される。この図６を参照
しつつ、図１のＩ／Ｏバッファ回路９0 を含めた図２の
ＲＡＭの動作を説明する。
００の出力信号ＷＣ0 −０を駆動してその駆動した出力
信号ＷＣ1 −０をトランスファゲート６０，７０及びイ
コライズ回路８０へ出力する機能を有している。このバ
ッファ１１０は、プリチャージ信号ＰＸ1 によりプリチ
ャージされ、書込み禁止感知回路１００の出力信号ＷＣ
0 −０を入力トランジスタ１１１，１１２から入力し、
その入力を駆動して出力トランジスタ１１３，１１４か
ら出力信号ＷＣ1 −０を出力する回路構成になってい
る。図６は、図１及び図２の動作を示すタイミングチャ
ートである。図１の各制御信号等は、従来の図４に示す
制御信号発生回路３０から発生される。この図６を参照
しつつ、図１のＩ／Ｏバッファ回路９0 を含めた図２の
ＲＡＭの動作を説明する。
【００２２】まず、書込み動作を説明する。書込み動作
では、従来と同様に、書込み禁止感知回路１００が、行
制御信号ＲＡＳN の立下り時の書込み制御信号ＷＥ
N と、Ｉ／Ｏ端子１０0 のレベル及び列制御信号ＣＡＳ
N の立下り以降の書込み制御信号ＷＥN のレベルとによ
る、２つの組合わせによって書込みサイクルを識別す
る。行制御信号ＲＡＳN の立下り時に、書込み制御信号
ＷＥN 及びＩ／Ｏ端子１０0を“Ｌ”レベルにすること
により、書込み禁止感知回路１００の出力信号ＷＣ0−
０がバッファ１１０で駆動され、その出力信号ＷＣ1 −
０が“Ｈ”レベルとなる。出力信号ＷＣ1 −０が“Ｈ”
レベルになると、入力制御用トランスファゲート６０及
び出力制御用トランスファゲート７０がオンする。この
とき、出力バッファ５０は信号ＯＥ1 によって非活性状
態となっている。これに対し、入力バッファ４０は信号
Ｗ1 によって活性化されているため、Ｉ／Ｏ端子１０0
から入力された書込みデータが、該入力バッファ４０で
相補的な信号に変換され、それが入力制御用トランスフ
ァゲート６０を介してＩ／Ｏバスライン７0 へ送られ
る。Ｉ／Ｏバスライン７0 へ送られた書込みデータは、
従来と同様に、図２のトランスファゲート回路６を介し
てメモリセル３ａに書込まれる。
では、従来と同様に、書込み禁止感知回路１００が、行
制御信号ＲＡＳN の立下り時の書込み制御信号ＷＥ
N と、Ｉ／Ｏ端子１０0 のレベル及び列制御信号ＣＡＳ
N の立下り以降の書込み制御信号ＷＥN のレベルとによ
る、２つの組合わせによって書込みサイクルを識別す
る。行制御信号ＲＡＳN の立下り時に、書込み制御信号
ＷＥN 及びＩ／Ｏ端子１０0を“Ｌ”レベルにすること
により、書込み禁止感知回路１００の出力信号ＷＣ0−
０がバッファ１１０で駆動され、その出力信号ＷＣ1 −
０が“Ｈ”レベルとなる。出力信号ＷＣ1 −０が“Ｈ”
レベルになると、入力制御用トランスファゲート６０及
び出力制御用トランスファゲート７０がオンする。この
とき、出力バッファ５０は信号ＯＥ1 によって非活性状
態となっている。これに対し、入力バッファ４０は信号
Ｗ1 によって活性化されているため、Ｉ／Ｏ端子１０0
から入力された書込みデータが、該入力バッファ４０で
相補的な信号に変換され、それが入力制御用トランスフ
ァゲート６０を介してＩ／Ｏバスライン７0 へ送られ
る。Ｉ／Ｏバスライン７0 へ送られた書込みデータは、
従来と同様に、図２のトランスファゲート回路６を介し
てメモリセル３ａに書込まれる。
【００２３】次に、読出し動作を説明する。この読出し
時の動作では、行制御信号ＲＡＳNの立下り時の書込み
制御信号ＷＥN が“Ｌ”レベルで、かつＩ／Ｏ端子１０
0 が“Ｌ”レベルであるとき、アクセス制御回路９０の
出力信号ＷＣ1 −０が“Ｈ”レベルとなり、入力制御用
トランスファゲート６０及び出力制御用トランスファゲ
ート７０がオンすると共に、イコライズ回路８０内のト
ランジスタ８１がオフする。このとき、入力制御用トラ
ンスファゲート６０がオンするが、信号Ｗ1 によって入
力バッファ４０が非活性状態となっている。列制御信号
ＣＡＳN が立下るとき、図４の制御信号発生回路３０か
ら出力された信号ＯＥ1 により、出力バッファ５０が活
性化される。そのため、出力制御用トランスファゲート
７０を介して、Ｉ／Ｏバスライン７0 上の読出しデータ
が該出力バッファ５０で駆動され、出力トランジスタ５
７，５８を介して、該Ｉ／Ｏバスライン７0 上の電位差
に対応した読出しデータが、Ｉ／Ｏ端子１０0 から出力
される。
時の動作では、行制御信号ＲＡＳNの立下り時の書込み
制御信号ＷＥN が“Ｌ”レベルで、かつＩ／Ｏ端子１０
0 が“Ｌ”レベルであるとき、アクセス制御回路９０の
出力信号ＷＣ1 −０が“Ｈ”レベルとなり、入力制御用
トランスファゲート６０及び出力制御用トランスファゲ
ート７０がオンすると共に、イコライズ回路８０内のト
ランジスタ８１がオフする。このとき、入力制御用トラ
ンスファゲート６０がオンするが、信号Ｗ1 によって入
力バッファ４０が非活性状態となっている。列制御信号
ＣＡＳN が立下るとき、図４の制御信号発生回路３０か
ら出力された信号ＯＥ1 により、出力バッファ５０が活
性化される。そのため、出力制御用トランスファゲート
７０を介して、Ｉ／Ｏバスライン７0 上の読出しデータ
が該出力バッファ５０で駆動され、出力トランジスタ５
７，５８を介して、該Ｉ／Ｏバスライン７0 上の電位差
に対応した読出しデータが、Ｉ／Ｏ端子１０0 から出力
される。
【００２４】一方、行制御信号ＲＡＳN の立下り時の書
込み制御信号ＷＥN が“Ｌ”レベルで、かつＩ／Ｏ端子
１０0 が“Ｈ”レベルであるとき、アクセス制御回路９
０の出力信号ＷＣ1 −０が“Ｌ”レベルを維持するた
め、出力制御用トランスファゲート７０がオフすると共
に、イコライズ回路８０内のトランジスタ８１がオン
し、Ｉ／Ｏバスライン７0 を構成する２本の信号線の電
位が同一レベルとなる。そのため、列制御信号ＣＡＳN
が立下っても、Ｉ／Ｏバスライン７0 の信号が出力バッ
ファ５０へ伝送されず、かつ出力バッファ５０の２本の
入力線同士が同一レベルとなるので、Ｉ／Ｏ端子１０0
には読出しデータが出力されない。
込み制御信号ＷＥN が“Ｌ”レベルで、かつＩ／Ｏ端子
１０0 が“Ｈ”レベルであるとき、アクセス制御回路９
０の出力信号ＷＣ1 −０が“Ｌ”レベルを維持するた
め、出力制御用トランスファゲート７０がオフすると共
に、イコライズ回路８０内のトランジスタ８１がオン
し、Ｉ／Ｏバスライン７0 を構成する２本の信号線の電
位が同一レベルとなる。そのため、列制御信号ＣＡＳN
が立下っても、Ｉ／Ｏバスライン７0 の信号が出力バッ
ファ５０へ伝送されず、かつ出力バッファ５０の２本の
入力線同士が同一レベルとなるので、Ｉ／Ｏ端子１０0
には読出しデータが出力されない。
【００２５】以上のように、本実施例では、Ｉ／Ｏバス
ライン７0 と出力バッファ５０の入力側との間に、出力
制御用トランスファゲート７０を設けたので、多ビット
のＩ／Ｏ端子１０0 〜１０3 を持つＲＡＭにおいて、ア
クセス制御回路９０の出力信号ＷＣ1 −０によって該ト
ランスファゲート７０をオン，オフ制御することによ
り、任意のビットのＩ／Ｏ端子１０0 〜１０3 のみから
読出しデータを出力することができる。従って、読出し
動作時の消費電流を減少できる。
ライン７0 と出力バッファ５０の入力側との間に、出力
制御用トランスファゲート７０を設けたので、多ビット
のＩ／Ｏ端子１０0 〜１０3 を持つＲＡＭにおいて、ア
クセス制御回路９０の出力信号ＷＣ1 −０によって該ト
ランスファゲート７０をオン，オフ制御することによ
り、任意のビットのＩ／Ｏ端子１０0 〜１０3 のみから
読出しデータを出力することができる。従って、読出し
動作時の消費電流を減少できる。
【００２６】なお、本発明は上記実施例に限定されず、
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ａ） 上記実施例では、図２に示すように、４ビット
のＩ／Ｏ端子１０0 〜１０3 の場合について説明した
が、それらは任意のビット数でよい。 （ｂ） 図１のＩ／Ｏバッファ回路９0 を構成する入力
バッファ４０、出力バッファ５０、トランスファゲート
６０，７７、イコライズ回路８０、及びアクセス制御回
路９０は、他のトランジスタを用いて構成したり、ある
いは図示以外の回路構成に変更してもよい。
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ａ） 上記実施例では、図２に示すように、４ビット
のＩ／Ｏ端子１０0 〜１０3 の場合について説明した
が、それらは任意のビット数でよい。 （ｂ） 図１のＩ／Ｏバッファ回路９0 を構成する入力
バッファ４０、出力バッファ５０、トランスファゲート
６０，７７、イコライズ回路８０、及びアクセス制御回
路９０は、他のトランジスタを用いて構成したり、ある
いは図示以外の回路構成に変更してもよい。
【００２７】
【発明の効果】以上詳細に説明したように、Ｉ／Ｏバス
ラインと出力バッファの入力側との間に、アクセス制御
回路の出力によって制御される出力制御用トランスファ
ゲートを設けたので、多ビットのＩ／Ｏ端子を持つＲＡ
Ｍにおいて、アクセス制御回路から出力される制御信号
を用いて入力制御用トランスファゲートの他に、該出力
制御用トランスファゲートの制御も行えるので、該出力
制御用トランスファゲートによって任意のビットの読出
しデータのみをＩ／Ｏ端子から出力できる。そのため、
読出し動作時の消費電力を低減できる。
ラインと出力バッファの入力側との間に、アクセス制御
回路の出力によって制御される出力制御用トランスファ
ゲートを設けたので、多ビットのＩ／Ｏ端子を持つＲＡ
Ｍにおいて、アクセス制御回路から出力される制御信号
を用いて入力制御用トランスファゲートの他に、該出力
制御用トランスファゲートの制御も行えるので、該出力
制御用トランスファゲートによって任意のビットの読出
しデータのみをＩ／Ｏ端子から出力できる。そのため、
読出し動作時の消費電力を低減できる。
【図１】本発明の実施例を示す多ビットＩ／Ｏ端子を持
つＲＡＭ内に設けられるＩ／Ｏバッファ回路の回路図で
ある。
つＲＡＭ内に設けられるＩ／Ｏバッファ回路の回路図で
ある。
【図２】従来のＲＡＭの構成ブロック図である。
【図３】図２のＩ／Ｏバッファ回路の回路図である。
【図４】図２及び図３の制御信号発生回路の回路図であ
る。
る。
【図５】図２及び図３の動作を示すタイミングチャート
である。
である。
【図６】図１及び図２の動作を示すタイミングチャート
である。
である。
１ 行アドレスバッファ ２ 行アドレスデコーダ ３ メモリセルアレイ ４ 列アドレスバッファ ５ 列デコーダ ６ トランスファゲート回路 ９0 〜９4 Ｉ／Ｏバッファ回路 １０0 〜１０3 Ｉ／Ｏ端子 ４０ 入力バッファ ５０ 出力バッファ ６０ 入力制御用トランスファゲート ７０ 出力制御用トランスファゲート ８０ イコライズ回路 ９０ アクセス制御回路 １００ 書込み禁止感知回路 １１０ バッファ
Claims (1)
- 【請求項１】 メモリセルに対する書込みデータ及び読
出しデータの伝送を行う複数の入／出力バスラインと、
前記各入／出力バスラインに接続され、入／出力端子か
ら入力される前記書込みデータを前記入／出力バスライ
ンへ送り、かつ該入／出力バスライン上の書込みデータ
を入／出力端子へ出力する複数の入／出力バッファ回路
とを備え、書込み制御信号によって前記メモリセルへの
書込み動作の制御を行うランダム・アクセス・メモリに
おいて、 前記各入／出力バッファ回路は、 前記入／出力端子から入力される前記書込みデータを駆
動して前記入／出力バスラインへ送る入力バッファと、 前記入／出力バスライン上の前記書込みデータを駆動し
て前記入／出力端子へ出力する出力バッファと、 前記入力バッファと前記入／出力バスラインとの間を導
通／非導通にする入力制御用トランスファゲートと、 前記入／出力バスラインと前記出力バッファとの間を導
通／非導通にする出力制御用トランスファゲートと、 制御信号の立下り時または立上り時の前記書込み制御信
号、及び前記入／出力端子のレベルに基づき、書込み／
読出しサイクルの識別を行い、書込みサイクル時には前
記入力制御用トランスファゲートを導通状態にし、読出
しサイクル時には前記出力制御用トランスファゲートを
導通状態にするアクセス制御回路とを、 備えたことを特徴とするランダム・アクセス・メモリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4050866A JPH05250872A (ja) | 1992-03-09 | 1992-03-09 | ランダム・アクセス・メモリ |
| US08/026,442 US5369611A (en) | 1992-03-09 | 1993-03-04 | Memory with selectively active input/output buffers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4050866A JPH05250872A (ja) | 1992-03-09 | 1992-03-09 | ランダム・アクセス・メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05250872A true JPH05250872A (ja) | 1993-09-28 |
Family
ID=12870653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4050866A Withdrawn JPH05250872A (ja) | 1992-03-09 | 1992-03-09 | ランダム・アクセス・メモリ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5369611A (ja) |
| JP (1) | JPH05250872A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6304503B1 (en) | 1996-07-29 | 2001-10-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2950012B2 (ja) * | 1992-04-08 | 1999-09-20 | 日本電気株式会社 | マイクロコンピュータ |
| JPH07271490A (ja) * | 1994-03-31 | 1995-10-20 | Casio Comput Co Ltd | バス入出力回路 |
| JP2684998B2 (ja) * | 1994-09-29 | 1997-12-03 | 日本電気株式会社 | 半導体メモリ |
| US5689462A (en) * | 1995-12-22 | 1997-11-18 | Townsend And Townsend And Crew, Llp | Parallel output buffers in memory circuits |
| JP3192081B2 (ja) * | 1996-02-28 | 2001-07-23 | 日本電気株式会社 | 半導体記憶装置 |
| DE69625582T2 (de) * | 1996-03-20 | 2003-11-20 | St Microelectronics Srl | Nichtflüchtiger Speicher mit optimaler Verwaltung der Datenleitungen |
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