JPH09120674A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH09120674A JPH09120674A JP7279335A JP27933595A JPH09120674A JP H09120674 A JPH09120674 A JP H09120674A JP 7279335 A JP7279335 A JP 7279335A JP 27933595 A JP27933595 A JP 27933595A JP H09120674 A JPH09120674 A JP H09120674A
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- Japan
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- ldb
- local data
- switch circuit
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Abstract
(57)【要約】
【課題】セル情報を破壊することなく、確実に読み出し
動作を行うことを可能とした半導体記憶装置を提供す
る。 【解決手段】ローカルデータバスＬＤＢ，バーＬＤＢに
はスイッチ回路１４を介してグローバルデータバスＧＤ
Ｂ，バーＧＤＢが接続される。記憶セルＣから読み出さ
れたセル情報がセンスアンプＳＡで増幅されて該記憶セ
ルＣに再書き込みが行われて、セル情報の読み出し動作
が行われる。データバスＬＤＢ，バーＬＤＢには、スイ
ッチ回路１４が導通するとき不活性化され、セル情報の
書き込み及び読み出し動作時にスイッチ回路１４が非導
通となるとき活性化されて、データバスＬＤＢ，バーＬ
ＤＢを電源の中間レベルにプリチャージする第一のプリ
チャージ回路１５と、書き込み及び読み出し動作時にス
イッチ回路１４が非導通となるとき活性化されて、セン
スアンプＳＡを安定して動作させる第二のプリチャージ
回路１６とが接続される。
動作を行うことを可能とした半導体記憶装置を提供す
る。 【解決手段】ローカルデータバスＬＤＢ，バーＬＤＢに
はスイッチ回路１４を介してグローバルデータバスＧＤ
Ｂ，バーＧＤＢが接続される。記憶セルＣから読み出さ
れたセル情報がセンスアンプＳＡで増幅されて該記憶セ
ルＣに再書き込みが行われて、セル情報の読み出し動作
が行われる。データバスＬＤＢ，バーＬＤＢには、スイ
ッチ回路１４が導通するとき不活性化され、セル情報の
書き込み及び読み出し動作時にスイッチ回路１４が非導
通となるとき活性化されて、データバスＬＤＢ，バーＬ
ＤＢを電源の中間レベルにプリチャージする第一のプリ
チャージ回路１５と、書き込み及び読み出し動作時にス
イッチ回路１４が非導通となるとき活性化されて、セン
スアンプＳＡを安定して動作させる第二のプリチャージ
回路１６とが接続される。
Description
【０００１】
【発明の属する技術分野】この発明は、セル情報の書き
込み及び読み出し動作を行い、かつグローバルデータバ
スと、ローカルデータバスとを備えた半導体記憶装置に
関するものである。
込み及び読み出し動作を行い、かつグローバルデータバ
スと、ローカルデータバスとを備えた半導体記憶装置に
関するものである。
【０００２】近年の半導体記憶装置は、益々大容量化及
び高集積化が進んでいる。このような半導体記憶装置で
は、データバスをグローバルデータバスと、ローカルデ
ータバスとに分割して、高集積化に対応させたものがあ
り、セル情報のリフレッシュ動作を必要とするＤＲＡＭ
では、使用状況に応じてリフレッシュサイクルが変更さ
れることがある。グローバルデータバスと、ローカルデ
ータバスとを備えたＤＲＡＭにおいて、リフレッシュサ
イクルを変更しても、リフレッシュ動作を確実に行うこ
とが必要となっている。
び高集積化が進んでいる。このような半導体記憶装置で
は、データバスをグローバルデータバスと、ローカルデ
ータバスとに分割して、高集積化に対応させたものがあ
り、セル情報のリフレッシュ動作を必要とするＤＲＡＭ
では、使用状況に応じてリフレッシュサイクルが変更さ
れることがある。グローバルデータバスと、ローカルデ
ータバスとを備えたＤＲＡＭにおいて、リフレッシュサ
イクルを変更しても、リフレッシュ動作を確実に行うこ
とが必要となっている。
【０００３】
【従来の技術】データバスがグローバルデータバスと、
ローカルデータバスとで構成されるＤＲＡＭの従来例を
図５に示す。
ローカルデータバスとで構成されるＤＲＡＭの従来例を
図５に示す。
【０００４】多数対のビット線ＢＬ，バーＢＬにはそれ
ぞれ多数の記憶セルＣが接続され、各記憶セルＣはそれ
ぞれワード線ＷＬに接続される。前記各ビット線ＢＬ，
バーＢＬはセンスアンプＳＡに接続されるとともに、転
送ゲートＴg を介してそれぞれローカルデータバスＬＤ
Ｂ，バーＬＤＢに接続される。前記ローカルデータバス
ＬＤＢ，バーＬＤＢは、メモリセルアレイの各ブロック
毎に、例えばそれぞれ２対ずつレイアウトされる。
ぞれ多数の記憶セルＣが接続され、各記憶セルＣはそれ
ぞれワード線ＷＬに接続される。前記各ビット線ＢＬ，
バーＢＬはセンスアンプＳＡに接続されるとともに、転
送ゲートＴg を介してそれぞれローカルデータバスＬＤ
Ｂ，バーＬＤＢに接続される。前記ローカルデータバス
ＬＤＢ，バーＬＤＢは、メモリセルアレイの各ブロック
毎に、例えばそれぞれ２対ずつレイアウトされる。
【０００５】前記ローカルデータバスＬＤＢ，バーＬＤ
Ｂにはそれぞれプリチャージ回路１が接続される。その
プリチャージ回路１は、制御信号φ１がゲートに入力さ
れるＮチャネルＭＯＳトランジスタＴr1，Ｔr2のドレイ
ンにプリチャージ電圧ＶPRが入力され、ソースが前記ロ
ーカルデータバスＬＤＢ，バーＬＤＢにそれぞれ接続さ
れる。
Ｂにはそれぞれプリチャージ回路１が接続される。その
プリチャージ回路１は、制御信号φ１がゲートに入力さ
れるＮチャネルＭＯＳトランジスタＴr1，Ｔr2のドレイ
ンにプリチャージ電圧ＶPRが入力され、ソースが前記ロ
ーカルデータバスＬＤＢ，バーＬＤＢにそれぞれ接続さ
れる。
【０００６】従って、制御信号φ１がＨレベルとなる
と、ローカルデータバスＬＤＢ，バーＬＤＢがプリチャ
ージ電圧ＶPRにリセットされる。プリチャージ電圧ＶPR
として、１／２Ｖccが供給される。
と、ローカルデータバスＬＤＢ，バーＬＤＢがプリチャ
ージ電圧ＶPRにリセットされる。プリチャージ電圧ＶPR
として、１／２Ｖccが供給される。
【０００７】前記ローカルデータバスＬＤＢ，バーＬＤ
Ｂは、それぞれスイッチ回路２を介して複数対のグロー
バルデータバスＧＤＢ，バーＧＤＢのいずれかに接続さ
れる。各スイッチ回路２には、制御信号φ２と、その反
転信号が入力され、その制御信号φ２がＬレベルとなる
と導通して、ローカルデータバスＬＤＢ，バーＬＤＢが
グローバルデータバスＧＤＢ，バーＧＤＢに接続され
る。
Ｂは、それぞれスイッチ回路２を介して複数対のグロー
バルデータバスＧＤＢ，バーＧＤＢのいずれかに接続さ
れる。各スイッチ回路２には、制御信号φ２と、その反
転信号が入力され、その制御信号φ２がＬレベルとなる
と導通して、ローカルデータバスＬＤＢ，バーＬＤＢが
グローバルデータバスＧＤＢ，バーＧＤＢに接続され
る。
【０００８】前記グローバルデータバスＧＤＢ，バーＧ
ＤＢは、複数のブロックのローカルデータバスＬＤＢ，
バーＬＤＢに前記スイッチ回路２を介して接続され、そ
のスイッチ回路２の制御に基づいて、いずれか一対のロ
ーカルデータバスＬＤＢ，バーＬＤＢに接続される。
ＤＢは、複数のブロックのローカルデータバスＬＤＢ，
バーＬＤＢに前記スイッチ回路２を介して接続され、そ
のスイッチ回路２の制御に基づいて、いずれか一対のロ
ーカルデータバスＬＤＢ，バーＬＤＢに接続される。
【０００９】前記グローバルデータバスＧＤＢ，バーＧ
ＤＢは、入出力バッファ回路（図示しない）に接続され
るとともに、それぞれ電流負荷回路３が接続される。前
記電流負荷回路３は、セル情報の読み出し動作時に、前
記グローバルデータバスＧＤＢ，バーＧＤＢに定電流を
供給し、前記スイッチ回路２が非導通となり、かつ入出
力バッファ回路から書き込みデータが入力されないとき
は、グローバルデータバスＧＤＢ，バーＧＤＢを同電位
にリセットする。
ＤＢは、入出力バッファ回路（図示しない）に接続され
るとともに、それぞれ電流負荷回路３が接続される。前
記電流負荷回路３は、セル情報の読み出し動作時に、前
記グローバルデータバスＧＤＢ，バーＧＤＢに定電流を
供給し、前記スイッチ回路２が非導通となり、かつ入出
力バッファ回路から書き込みデータが入力されないとき
は、グローバルデータバスＧＤＢ，バーＧＤＢを同電位
にリセットする。
【００１０】前記センスアンプＳＡは、図６に示すよう
に、通常のフリップフロップ構成であり、高電位側電源
ＶP 及び低電位側電源ＶN が供給された状態で、ビット
線ＢＬ，バーＢＬにセル情報が読みだされて、僅かな電
位差が生じると、その電位差を増幅して出力する。
に、通常のフリップフロップ構成であり、高電位側電源
ＶP 及び低電位側電源ＶN が供給された状態で、ビット
線ＢＬ，バーＢＬにセル情報が読みだされて、僅かな電
位差が生じると、その電位差を増幅して出力する。
【００１１】このように構成されたＤＲＡＭでは、スタ
ンバイ動作時には、制御信号φ２はＨレベルとなって、
スイッチ回路２がオフされ、制御信号φ１がＨレベルと
なってプリチャージ回路１が活性化される。従って、各
ローカルデータバスＬＤＢ，バーＬＤＢは１／２Ｖccに
リセットされる。
ンバイ動作時には、制御信号φ２はＨレベルとなって、
スイッチ回路２がオフされ、制御信号φ１がＨレベルと
なってプリチャージ回路１が活性化される。従って、各
ローカルデータバスＬＤＢ，バーＬＤＢは１／２Ｖccに
リセットされる。
【００１２】セル情報の読み出し動作時には、外部から
入力されるアドレス信号に基づいて、選択された各ブロ
ックで特定の記憶セルが選択されて、ローカルデータバ
スＬＤＢ，バーＬＤＢに読み出しデータが出力され、グ
ローバルデータバスＧＤＢ，バーＧＤＢの各対には、ス
イッチ回路２によりそれぞれ一対のローカルデータバス
ＬＤＢ，バーＬＤＢが接続されて、当該ローカルデータ
バスＬＤＢ，バーＬＤＢに読みだされている読み出しデ
ータが、各グローバルデータバスＧＤＢ，バーＧＤＢ及
び出力バッファ回路を介して、入出力端子から出力デー
タとして出力される。
入力されるアドレス信号に基づいて、選択された各ブロ
ックで特定の記憶セルが選択されて、ローカルデータバ
スＬＤＢ，バーＬＤＢに読み出しデータが出力され、グ
ローバルデータバスＧＤＢ，バーＧＤＢの各対には、ス
イッチ回路２によりそれぞれ一対のローカルデータバス
ＬＤＢ，バーＬＤＢが接続されて、当該ローカルデータ
バスＬＤＢ，バーＬＤＢに読みだされている読み出しデ
ータが、各グローバルデータバスＧＤＢ，バーＧＤＢ及
び出力バッファ回路を介して、入出力端子から出力デー
タとして出力される。
【００１３】また、書き込み動作時には、入出力端子か
ら入力された書き込みデータが、入力バッファ回路及び
ライトアンプを介してグローバルデータバスＧＤＢ，バ
ーＧＤＢに出力され、その書き込みデータが、選択され
たローカルデータバスＬＤＢ，バーＬＤＢ及び選択され
たコラムのセンスアンプＳＡ及びビット線ＢＬ，バーＢ
Ｌを介して記憶セルＣに書き込まれる。
ら入力された書き込みデータが、入力バッファ回路及び
ライトアンプを介してグローバルデータバスＧＤＢ，バ
ーＧＤＢに出力され、その書き込みデータが、選択され
たローカルデータバスＬＤＢ，バーＬＤＢ及び選択され
たコラムのセンスアンプＳＡ及びビット線ＢＬ，バーＢ
Ｌを介して記憶セルＣに書き込まれる。
【００１４】また、セル情報のリフレッシュ動作時に
は、ロウアドレス信号に基づいて選択されたワード線Ｗ
Ｌに接続された記憶セルＣのセル情報がリフレッシュさ
れる。制御信号φ１がＨレベルとなり、制御信号φ２が
Ｌレベルとなり、プリチャージ回路１が活性化されると
ともに、スイッチ回路２が導通されて、ローカルデータ
バスＬＤＢ，バーＬＤＢ及びグローバルデータバスＧＤ
Ｂ，バーＧＤＢがプリチャージされる。この状態で特定
の記憶セルＣが選択され、その記憶セルＣから読みださ
れたセル情報がセンスアンプＳＡで増幅されて、当該記
憶セルＣに書き込まれる。
は、ロウアドレス信号に基づいて選択されたワード線Ｗ
Ｌに接続された記憶セルＣのセル情報がリフレッシュさ
れる。制御信号φ１がＨレベルとなり、制御信号φ２が
Ｌレベルとなり、プリチャージ回路１が活性化されると
ともに、スイッチ回路２が導通されて、ローカルデータ
バスＬＤＢ，バーＬＤＢ及びグローバルデータバスＧＤ
Ｂ，バーＧＤＢがプリチャージされる。この状態で特定
の記憶セルＣが選択され、その記憶セルＣから読みださ
れたセル情報がセンスアンプＳＡで増幅されて、当該記
憶セルＣに書き込まれる。
【００１５】
【発明が解決しようとする課題】上記のようなＤＲＡＭ
では、使用形態によっては、例えば１６Ｍビットの記憶
容量において、４Ｋ回のリフレッシュ動作で全記憶セル
のリフレッシュ動作を一巡させるリフレッシュサイクル
から、１Ｋ回のリフレッシュ動作で全記憶セルのリフレ
ッシュ動作を一巡させるリフレッシュサイクルに変更し
て使用することがある。
では、使用形態によっては、例えば１６Ｍビットの記憶
容量において、４Ｋ回のリフレッシュ動作で全記憶セル
のリフレッシュ動作を一巡させるリフレッシュサイクル
から、１Ｋ回のリフレッシュ動作で全記憶セルのリフレ
ッシュ動作を一巡させるリフレッシュサイクルに変更し
て使用することがある。
【００１６】このようなリフレッシュサイクルの変更
は、ロウアドレスの上位２ビットを固定することによ
り、同時にリフレッシュ動作を行うブロックの数を４倍
として、同時にリフレッシュする記憶セルの数を４倍と
することにより行われる。
は、ロウアドレスの上位２ビットを固定することによ
り、同時にリフレッシュ動作を行うブロックの数を４倍
として、同時にリフレッシュする記憶セルの数を４倍と
することにより行われる。
【００１７】このようなリフレッシュサイクルの変更に
より、読み出しモード時には、制御信号φ１，φ２に基
づいて、プリチャージ回路１が不活性化され、かつスイ
ッチ回路２が導通した状態で、セル情報の読み出し動作
が行われるブロックと、プリチャージ回路１が活性化さ
れ、かつスイッチ回路２が非導通となった状態で、選択
された記憶セルから読みだされたセル情報がローカルデ
ータバスＬＤＢ，バーＬＤＢまで出力される動作、すな
わちリフレッシュ動作に相当する動作が行われるブロッ
クとが生じる。
より、読み出しモード時には、制御信号φ１，φ２に基
づいて、プリチャージ回路１が不活性化され、かつスイ
ッチ回路２が導通した状態で、セル情報の読み出し動作
が行われるブロックと、プリチャージ回路１が活性化さ
れ、かつスイッチ回路２が非導通となった状態で、選択
された記憶セルから読みだされたセル情報がローカルデ
ータバスＬＤＢ，バーＬＤＢまで出力される動作、すな
わちリフレッシュ動作に相当する動作が行われるブロッ
クとが生じる。
【００１８】プリチャージ回路１が不活性化され、かつ
スイッチ回路２が導通した状態での読み出し動作を図７
に示す。すなわち、ビット線ＢＬ，バーＢＬの電位が１
／２Ｖccにリセットされている状態から、ロウアドレス
信号に基づいて特定のワード線ＷＬがＨレベルに立ち上
がると、当該ワード線ＷＬに接続された記憶セルＣから
ビット線ＢＬ，バーＢＬにセル情報が読みだされ、当該
ビット線ＢＬ，バーＢＬに僅かな電位差が生じる。
スイッチ回路２が導通した状態での読み出し動作を図７
に示す。すなわち、ビット線ＢＬ，バーＢＬの電位が１
／２Ｖccにリセットされている状態から、ロウアドレス
信号に基づいて特定のワード線ＷＬがＨレベルに立ち上
がると、当該ワード線ＷＬに接続された記憶セルＣから
ビット線ＢＬ，バーＢＬにセル情報が読みだされ、当該
ビット線ＢＬ，バーＢＬに僅かな電位差が生じる。
【００１９】次いで、センスアンプＳＡに高電位側電源
ＶP と、低電位側電源ＶN とが供給されると、センスア
ンプＳＡが活性化されて、ビット線ＢＬ，バーＢＬの電
位差が拡大される。
ＶP と、低電位側電源ＶN とが供給されると、センスア
ンプＳＡが活性化されて、ビット線ＢＬ，バーＢＬの電
位差が拡大される。
【００２０】次いで、コラム選択信号ＣＬがＨレベルと
なって、当該コラムが選択された瞬間には、１／２Ｖcc
にプリチャージされているローカルデータバスＬＤＢ，
バーＬＤＢがセンスアンプＳＡの負荷となって、ビット
線ＢＬ，バーＢＬの電位差が僅かに縮小されるが、電流
負荷回路３から供給される定電流がセンスアンプＳＡの
高電位側出力端子の電位を引き上げるように動作し、こ
の結果低電位側出力端子の電位が引き下げられる。
なって、当該コラムが選択された瞬間には、１／２Ｖcc
にプリチャージされているローカルデータバスＬＤＢ，
バーＬＤＢがセンスアンプＳＡの負荷となって、ビット
線ＢＬ，バーＢＬの電位差が僅かに縮小されるが、電流
負荷回路３から供給される定電流がセンスアンプＳＡの
高電位側出力端子の電位を引き上げるように動作し、こ
の結果低電位側出力端子の電位が引き下げられる。
【００２１】従って、ビット線ＢＬ，バーＢＬの電位差
が拡大され、そのビット線電位に基づいて、選択された
記憶セルＣのリフレッシュ動作が行われる。ところが、
プリチャージ回路１が活性化され、かつスイッチ回路２
が非導通となった状態で、読み出し動作（リフレッシュ
動作）が行われると、図８に示すように、コラム選択信
号ＣＬがＨレベルとなって、当該コラムが選択される
と、プリチャージ回路１が活性化されているため、ビッ
ト線ＢＬ，バーＢＬの電位がともに１／２Ｖccに近づい
て、ビット線ＢＬ，バーＢＬの電位が反転しやすい状態
となる。
が拡大され、そのビット線電位に基づいて、選択された
記憶セルＣのリフレッシュ動作が行われる。ところが、
プリチャージ回路１が活性化され、かつスイッチ回路２
が非導通となった状態で、読み出し動作（リフレッシュ
動作）が行われると、図８に示すように、コラム選択信
号ＣＬがＨレベルとなって、当該コラムが選択される
と、プリチャージ回路１が活性化されているため、ビッ
ト線ＢＬ，バーＢＬの電位がともに１／２Ｖccに近づい
て、ビット線ＢＬ，バーＢＬの電位が反転しやすい状態
となる。
【００２２】このとき、コラム選択信号ＣＬの立ち上が
りに基づいて、センスアンプＳＡの高電位側電源ＶP 及
び低電位側電源ＶN にノイズが混入すると、ビット線Ｂ
Ｌ，バーＢＬの電位が反転されることがある。従って、
読み出し動作（リフレッシュ動作）により、選択された
記憶セルＣのセル情報が破壊されることがある。
りに基づいて、センスアンプＳＡの高電位側電源ＶP 及
び低電位側電源ＶN にノイズが混入すると、ビット線Ｂ
Ｌ，バーＢＬの電位が反転されることがある。従って、
読み出し動作（リフレッシュ動作）により、選択された
記憶セルＣのセル情報が破壊されることがある。
【００２３】この発明の目的は、ローカルデータバスが
グローバルデータバスに接続されない状態で、読み出し
動作が行われても、セル情報を破壊することなく、確実
に読み出し動作を行うことを可能とした半導体記憶装置
を提供することにある。
グローバルデータバスに接続されない状態で、読み出し
動作が行われても、セル情報を破壊することなく、確実
に読み出し動作を行うことを可能とした半導体記憶装置
を提供することにある。
【００２４】
【課題を解決するための手段】図１は、請求項１の原理
説明図である。すなわち、多数の記憶セルＣにワード線
ＷＬ及びビット線ＢＬ，バーＢＬがそれぞれ接続され、
前記ビット線ＢＬ，バーＢＬにはセル情報を増幅するセ
ンスアンプＳＡが接続される。前記ビット線ＢＬ，バー
ＢＬは、コラム選択信号ＣＬに基づいて開閉される転送
ゲートＴｇを介してローカルデータバスＬＤＢ，バーＬ
ＤＢに接続され、前記ローカルデータバスＬＤＢ，バー
ＬＤＢにはスイッチ回路１４を介してグローバルデータ
バスＧＤＢ，バーＧＤＢが接続される。前記ロウアドレ
ス信号に基づいて選択された記憶セルＣから前記ビット
線ＢＬ，バーＢＬにセル情報が読み出され、そのセル情
報が前記センスアンプＳＡで増幅されて該記憶セルＣに
再書き込みが行われることにより、セル情報の読み出し
動作が行われる。前記ローカルデータバスＬＤＢ，バー
ＬＤＢには、前記スイッチ回路１４が導通するとき不活
性化されるとともに、前記スイッチ回路１４が非導通と
なるとき活性化されて、前記ローカルデータバスＬＤ
Ｂ，バーＬＤＢを高電位側電源と低電位側電源との中間
レベルにプリチャージする第一のプリチャージ回路１５
と、前記書き込み及び読み出し動作時に前記スイッチ回
路１４が非導通となるとき活性化されて、前記センスア
ンプＳＡを安定して動作させるように動作する第二のプ
リチャージ回路１６とが接続される。
説明図である。すなわち、多数の記憶セルＣにワード線
ＷＬ及びビット線ＢＬ，バーＢＬがそれぞれ接続され、
前記ビット線ＢＬ，バーＢＬにはセル情報を増幅するセ
ンスアンプＳＡが接続される。前記ビット線ＢＬ，バー
ＢＬは、コラム選択信号ＣＬに基づいて開閉される転送
ゲートＴｇを介してローカルデータバスＬＤＢ，バーＬ
ＤＢに接続され、前記ローカルデータバスＬＤＢ，バー
ＬＤＢにはスイッチ回路１４を介してグローバルデータ
バスＧＤＢ，バーＧＤＢが接続される。前記ロウアドレ
ス信号に基づいて選択された記憶セルＣから前記ビット
線ＢＬ，バーＢＬにセル情報が読み出され、そのセル情
報が前記センスアンプＳＡで増幅されて該記憶セルＣに
再書き込みが行われることにより、セル情報の読み出し
動作が行われる。前記ローカルデータバスＬＤＢ，バー
ＬＤＢには、前記スイッチ回路１４が導通するとき不活
性化されるとともに、前記スイッチ回路１４が非導通と
なるとき活性化されて、前記ローカルデータバスＬＤ
Ｂ，バーＬＤＢを高電位側電源と低電位側電源との中間
レベルにプリチャージする第一のプリチャージ回路１５
と、前記書き込み及び読み出し動作時に前記スイッチ回
路１４が非導通となるとき活性化されて、前記センスア
ンプＳＡを安定して動作させるように動作する第二のプ
リチャージ回路１６とが接続される。
【００２５】請求項２では、前記第二のプリチャージ回
路は、前記ローカルデータバスを高電位側電源電圧にプ
リチャージする。請求項３では、前記第二のプリチャー
ジ回路は、前記ローカルデータバスに定電流を供給す
る。
路は、前記ローカルデータバスを高電位側電源電圧にプ
リチャージする。請求項３では、前記第二のプリチャー
ジ回路は、前記ローカルデータバスに定電流を供給す
る。
【００２６】（作用）請求項１では、セル情報の書き込
み及び読み出し動作時に、スイッチ回路１４が非導通と
なるとき、第二のプリチャージ回路１６の動作により、
ローカルデータバスＬＤＢ，バーＬＤＢの電位は、セン
スアンプＳＡが安定して動作する電位に維持される。
み及び読み出し動作時に、スイッチ回路１４が非導通と
なるとき、第二のプリチャージ回路１６の動作により、
ローカルデータバスＬＤＢ，バーＬＤＢの電位は、セン
スアンプＳＡが安定して動作する電位に維持される。
【００２７】請求項２では、第二のプリチャージ回路に
より、ローカルデータバスは高電位側電源電圧にプリチ
ャージされて、センスアンプが安定して動作する。請求
項３では、第二のプリチャージ回路により、ローカルデ
ータバスには定電流が供給されて、センスアンプが安定
して動作する。
より、ローカルデータバスは高電位側電源電圧にプリチ
ャージされて、センスアンプが安定して動作する。請求
項３では、第二のプリチャージ回路により、ローカルデ
ータバスには定電流が供給されて、センスアンプが安定
して動作する。
【００２８】
【発明の実施の形態】図２は、この発明を具体化したＤ
ＲＡＭのメモリセルアレイを示す。メモリセルアレイは
多数のブロック１１ａ〜１１ｄで構成され、各ブロック
１１ａ〜１１ｄのワード線はそれぞれロウデコーダ１２
ａ〜１２ｂで選択される。また、各ブロック１１ａ〜１
１ｄのビット線は、共通のコラムデコーダ１３により選
択される共通のビット線である。
ＲＡＭのメモリセルアレイを示す。メモリセルアレイは
多数のブロック１１ａ〜１１ｄで構成され、各ブロック
１１ａ〜１１ｄのワード線はそれぞれロウデコーダ１２
ａ〜１２ｂで選択される。また、各ブロック１１ａ〜１
１ｄのビット線は、共通のコラムデコーダ１３により選
択される共通のビット線である。
【００２９】各ブロック１１ａ〜１１ｄにはそれぞれ２
対ずつのローカルデータバスＬＤＢａ，バーＬＤＢａ〜
ＬＤＢｄ，バーＬＤＢｄがレイアウトされている。前記
ブロック１１ａ内の２対のローカルデータバスＬＤＢ
ａ，バーＬＤＢａは、グローバルデータバスＧＤＢ１，
バーＧＤＢ１と、同ＧＤＢ２，バーＧＤＢ２にそれぞれ
スイッチ回路１４を介して接続される。
対ずつのローカルデータバスＬＤＢａ，バーＬＤＢａ〜
ＬＤＢｄ，バーＬＤＢｄがレイアウトされている。前記
ブロック１１ａ内の２対のローカルデータバスＬＤＢ
ａ，バーＬＤＢａは、グローバルデータバスＧＤＢ１，
バーＧＤＢ１と、同ＧＤＢ２，バーＧＤＢ２にそれぞれ
スイッチ回路１４を介して接続される。
【００３０】前記ブロック１１ｂの２対のローカルデー
タバスＬＤＢｂ，バーＬＤＢｂは、グローバルデータバ
スＧＤＢ３，バーＧＤＢ３と、同ＧＤＢ４，バーＧＤＢ
４にそれぞれスイッチ回路１４を介して接続される。
タバスＬＤＢｂ，バーＬＤＢｂは、グローバルデータバ
スＧＤＢ３，バーＧＤＢ３と、同ＧＤＢ４，バーＧＤＢ
４にそれぞれスイッチ回路１４を介して接続される。
【００３１】前記ブロック１１ｃの２対のローカルデー
タバスＬＤＢｃ，バーＬＤＢｃは、グローバルデータバ
スＧＤＢ１，バーＧＤＢ１と、同ＧＤＢ２，バーＧＤＢ
２にそれぞれスイッチ回路１４を介して接続される。
タバスＬＤＢｃ，バーＬＤＢｃは、グローバルデータバ
スＧＤＢ１，バーＧＤＢ１と、同ＧＤＢ２，バーＧＤＢ
２にそれぞれスイッチ回路１４を介して接続される。
【００３２】前記ブロック１１ｄの２対のローカルデー
タバスＬＤＢｄ，バーＬＤＢｄは、グローバルデータバ
スＧＤＢ３，バーＧＤＢ３と、同ＧＤＢ４，バーＧＤＢ
４にそれぞれスイッチ回路１４を介して接続される。
タバスＬＤＢｄ，バーＬＤＢｄは、グローバルデータバ
スＧＤＢ３，バーＧＤＢ３と、同ＧＤＢ４，バーＧＤＢ
４にそれぞれスイッチ回路１４を介して接続される。
【００３３】前記各ブロック１１ａ〜１１ｄのローカル
データバスＬＤＢａ，バーＬＤＢａ〜ＬＤＢｄ，バーＬ
ＤＢｄには、第一のプリチャージ回路１５と、第二のプ
リチャージ回路１６とがそれぞれ接続される。
データバスＬＤＢａ，バーＬＤＢａ〜ＬＤＢｄ，バーＬ
ＤＢｄには、第一のプリチャージ回路１５と、第二のプ
リチャージ回路１６とがそれぞれ接続される。
【００３４】このように構成されたメモリセルアレイ
は、前記第二のプリチャージ回路１６を除いて前記従来
例と同一構成であり、例えば４Ｋ回のリフレッシュ動作
で全記憶セルのリフレッシュ動作を一巡させるリフレッ
シュサイクルでは、ブロック１１ａ，１１ｂがリフレッ
シュ動作されるときは、ブロック１１ｃ，１１ｄはリフ
レッシュ動作されない。
は、前記第二のプリチャージ回路１６を除いて前記従来
例と同一構成であり、例えば４Ｋ回のリフレッシュ動作
で全記憶セルのリフレッシュ動作を一巡させるリフレッ
シュサイクルでは、ブロック１１ａ，１１ｂがリフレッ
シュ動作されるときは、ブロック１１ｃ，１１ｄはリフ
レッシュ動作されない。
【００３５】ブロック１１ｃ，１１ｄが読み出し動作さ
れるときは、ブロック１１ａ，１１ｂは読み出し動作さ
れない。そして、読み出し動作されるブロックの第一及
び第二のプリチャージ回路１５，１６はオフされるとと
もに、スイッチ回路１４は導通して、ローカルデータバ
スがグローバルデータバスに接続される。
れるときは、ブロック１１ａ，１１ｂは読み出し動作さ
れない。そして、読み出し動作されるブロックの第一及
び第二のプリチャージ回路１５，１６はオフされるとと
もに、スイッチ回路１４は導通して、ローカルデータバ
スがグローバルデータバスに接続される。
【００３６】読み出し動作されないブロックの第一のプ
リチャージ回路１５はオンされるとともに、第二のブリ
チャージ回路１６はオフされ、スイッチ回路１４は非導
通となって、ローカルデータバスとグローバルデータバ
スとは接続されない。
リチャージ回路１５はオンされるとともに、第二のブリ
チャージ回路１６はオフされ、スイッチ回路１４は非導
通となって、ローカルデータバスとグローバルデータバ
スとは接続されない。
【００３７】また、１Ｋ回のリフレッシュ動作で全記憶
セルのリフレッシュ動作を一巡させるリフレッシュサイ
クルでは、ブロック１１ａ〜１１ｄは同時にリフレッシ
ュ動作が行われる。
セルのリフレッシュ動作を一巡させるリフレッシュサイ
クルでは、ブロック１１ａ〜１１ｄは同時にリフレッシ
ュ動作が行われる。
【００３８】読み出し動作を行う時、ブロック１１ａ，
１１ｂでは、スイッチ回路１４が導通して、第一及び第
二のプリチャージ回路１５，１６は不活性化され、ブロ
ック１１ｃ，１１ｄでは、スイッチ回路１４は非導通と
なり、第二のプリチャージ回路１６だけが活性化され
る。
１１ｂでは、スイッチ回路１４が導通して、第一及び第
二のプリチャージ回路１５，１６は不活性化され、ブロ
ック１１ｃ，１１ｄでは、スイッチ回路１４は非導通と
なり、第二のプリチャージ回路１６だけが活性化され
る。
【００３９】前記各ブロック１１ａ〜１１ｄの具体的構
成を図３に示す。同図において、第二のプリチャージ回
路１６以外は、前記従来例と同一構成である。前記第二
のプリチャージ回路１６は、ローカルデータバスＬＤ
Ｂ，バーＬＤＢにはそれぞれＮチャネルＭＯＳトランジ
スタＴr11 ，Ｔr12 のソースが接続され、同トランジス
タＴr11 ，Ｔr12 のドレインは電源Ｖccに接続される。
成を図３に示す。同図において、第二のプリチャージ回
路１６以外は、前記従来例と同一構成である。前記第二
のプリチャージ回路１６は、ローカルデータバスＬＤ
Ｂ，バーＬＤＢにはそれぞれＮチャネルＭＯＳトランジ
スタＴr11 ，Ｔr12 のソースが接続され、同トランジス
タＴr11 ，Ｔr12 のドレインは電源Ｖccに接続される。
【００４０】また、前記トランジスタＴr11 ，Ｔr12 の
ゲートには、制御信号φ３が入力される。この制御信号
φ３は、スイッチ回路１４が導通する通常の書き込み及
び読み出し動作時にはＬレベルとなり、リフレッシュ動
作時において、制御信号φ２がＬレベルとなってスイッ
チ回路１４が導通するときにも、Ｌレベルとなる。
ゲートには、制御信号φ３が入力される。この制御信号
φ３は、スイッチ回路１４が導通する通常の書き込み及
び読み出し動作時にはＬレベルとなり、リフレッシュ動
作時において、制御信号φ２がＬレベルとなってスイッ
チ回路１４が導通するときにも、Ｌレベルとなる。
【００４１】また、制御信号φ２がＨレベルとなってス
イッチ回路１４が非導通となるとき、制御信号φ３はＨ
レベルとなるとともに、制御信号φ１はＬレベルとなる
ように制御される。
イッチ回路１４が非導通となるとき、制御信号φ３はＨ
レベルとなるとともに、制御信号φ１はＬレベルとなる
ように制御される。
【００４２】このような各制御信号φ１〜φ３は、ロウ
アドレス信号及びコラムアドレス信号と、リフレッシュ
モード信号とに基づいて生成される。上記のように構成
されたＤＲＡＭでセル情報の読み出し動作が行われると
き、制御信号φ２がＬレベルとなって、スイッチ回路１
４が導通すると、制御信号φ１，φ３がＬレベルとなっ
て、第一及び第二のプリチャージ回路１５，１６はとも
に不活性化される。
アドレス信号及びコラムアドレス信号と、リフレッシュ
モード信号とに基づいて生成される。上記のように構成
されたＤＲＡＭでセル情報の読み出し動作が行われると
き、制御信号φ２がＬレベルとなって、スイッチ回路１
４が導通すると、制御信号φ１，φ３がＬレベルとなっ
て、第一及び第二のプリチャージ回路１５，１６はとも
に不活性化される。
【００４３】従って、前記従来例と同様に、ローカルデ
ータバスＬＤＢ，バーＬＤＢにはグローバルデータバス
ＧＤＢ，バーＧＤＢを介して電流負荷回路３が接続され
る状態となるので、センスアンプＳＡにより選択された
記憶セルＣのセル情報がリフレッシュされる。
ータバスＬＤＢ，バーＬＤＢにはグローバルデータバス
ＧＤＢ，バーＧＤＢを介して電流負荷回路３が接続され
る状態となるので、センスアンプＳＡにより選択された
記憶セルＣのセル情報がリフレッシュされる。
【００４４】また、制御信号φ２がＨレベルとなって、
スイッチ回路１４が非導通となるときは、制御信号φ１
はＬレベルとなって第一のプリチャージ回路１５は不活
性化され、制御信号φ３はＨレベルとなって、第二のプ
リチャージ回路１６が活性化される。
スイッチ回路１４が非導通となるときは、制御信号φ１
はＬレベルとなって第一のプリチャージ回路１５は不活
性化され、制御信号φ３はＨレベルとなって、第二のプ
リチャージ回路１６が活性化される。
【００４５】すると、ローカルデータバスＬＤＢ，バー
ＬＤＢは電源Ｖccレベルにプリチャージされ、この状態
でコラム選択信号ＣＬがＨレベルに立ち上がって、選択
されたコラムのビット線ＢＬ，バーＢＬがローカルデー
タバスＬＤＢ，バーＬＤＢに接続される。
ＬＤＢは電源Ｖccレベルにプリチャージされ、この状態
でコラム選択信号ＣＬがＨレベルに立ち上がって、選択
されたコラムのビット線ＢＬ，バーＢＬがローカルデー
タバスＬＤＢ，バーＬＤＢに接続される。
【００４６】すると、第二のプリチャージ回路１６の動
作により、セル情報を増幅した電位が出力されているビ
ット線ＢＬ，バーＢＬの電位は、電源Ｖccレベルに向か
って上昇するが、ビット線ＢＬ，バーＢＬが電源Ｖccレ
ベルに近づいた状態では、センスアンプＳＡのしきい値
から外れているため、ビット線ＢＬ，バーＢＬの電位が
反転しにくい状態である。
作により、セル情報を増幅した電位が出力されているビ
ット線ＢＬ，バーＢＬの電位は、電源Ｖccレベルに向か
って上昇するが、ビット線ＢＬ，バーＢＬが電源Ｖccレ
ベルに近づいた状態では、センスアンプＳＡのしきい値
から外れているため、ビット線ＢＬ，バーＢＬの電位が
反転しにくい状態である。
【００４７】このとき、コラム選択信号ＣＬの立ち上が
りに基づいて、センスアンプＳＡの高電位側電源ＶP 及
び低電位側電源ＶN にノイズが混入しても、ビット線Ｂ
Ｌ，バーＢＬの電位は容易には反転されない。
りに基づいて、センスアンプＳＡの高電位側電源ＶP 及
び低電位側電源ＶN にノイズが混入しても、ビット線Ｂ
Ｌ，バーＢＬの電位は容易には反転されない。
【００４８】従って、選択された記憶セルＣのセル情報
が、読み出し動作（リフレッシュ動作）により破壊され
ることはない。以上のようにこのＤＲＡＭでは、書き込
み及び読み出し動作時にグローバルデータバスＧＤＢ，
バーＧＤＢに接続されないローカルデータバスＬＤＢ，
バーＬＤＢは、第二のプリチャージ回路１６により、電
源Ｖccレベルにプリチャージされるので、読み出し動作
（リフレッシュ動作）を行うセンスアンプＳＡがローカ
ルデータバスＬＤＢ，バーＬＤＢに接続されても、セル
情報の破壊を未然に防止することができる。
が、読み出し動作（リフレッシュ動作）により破壊され
ることはない。以上のようにこのＤＲＡＭでは、書き込
み及び読み出し動作時にグローバルデータバスＧＤＢ，
バーＧＤＢに接続されないローカルデータバスＬＤＢ，
バーＬＤＢは、第二のプリチャージ回路１６により、電
源Ｖccレベルにプリチャージされるので、読み出し動作
（リフレッシュ動作）を行うセンスアンプＳＡがローカ
ルデータバスＬＤＢ，バーＬＤＢに接続されても、セル
情報の破壊を未然に防止することができる。
【００４９】図４は、前記第二のプリチャージ回路１６
の別例を示す。このプリチャージ回路１６ａは、電源Ｖ
ccとグランドＧＮＤとの間にＮチャネルＭＯＳトランジ
スタＴr13,Ｔr14 が直列に接続され、同トランジスタＴ
r13,Ｔr14 の接続点にローカルデータバスＬＤＢ，バー
ＬＤＢがそれぞれ接続される。前記トランジスタＴr13
は、トランジスタＴr14 よりサイズを大きくして、電流
供給能力が高くなるように設定されている。そして、前
記トランジスタＴr13,Ｔr14 のゲートに前記制御信号φ
３が入力される。
の別例を示す。このプリチャージ回路１６ａは、電源Ｖ
ccとグランドＧＮＤとの間にＮチャネルＭＯＳトランジ
スタＴr13,Ｔr14 が直列に接続され、同トランジスタＴ
r13,Ｔr14 の接続点にローカルデータバスＬＤＢ，バー
ＬＤＢがそれぞれ接続される。前記トランジスタＴr13
は、トランジスタＴr14 よりサイズを大きくして、電流
供給能力が高くなるように設定されている。そして、前
記トランジスタＴr13,Ｔr14 のゲートに前記制御信号φ
３が入力される。
【００５０】このように構成されたプリチャージ回路１
６ａは、制御信号φ３がＨレベルとなって活性化された
とき、ローカルデータバスＬＤＢ，バーＬＤＢに定電流
を供給して、前記電流負荷回路３と同様に動作する。
６ａは、制御信号φ３がＨレベルとなって活性化された
とき、ローカルデータバスＬＤＢ，バーＬＤＢに定電流
を供給して、前記電流負荷回路３と同様に動作する。
【００５１】従って、書き込み及び読み出し動作時に、
ローカルデータバスＬＤＢ，バーＬＤＢがグローバルデ
ータバスＧＤＢ，バーＧＤＢに接続されない状態で読み
出し動作（リフレッシュ動作）が行われても、グローバ
ルデータバスＧＤＢ，バーＧＤＢに接続されているとき
と同様に、セル情報を破壊することなくリフレッシュ動
作を行うことができる。
ローカルデータバスＬＤＢ，バーＬＤＢがグローバルデ
ータバスＧＤＢ，バーＧＤＢに接続されない状態で読み
出し動作（リフレッシュ動作）が行われても、グローバ
ルデータバスＧＤＢ，バーＧＤＢに接続されているとき
と同様に、セル情報を破壊することなくリフレッシュ動
作を行うことができる。
【００５２】上記実施の形態から把握できる請求項以外
の技術思想を、以下にその効果とともに記載する。 （１）請求項２において、前記第二のプリチャージ回路
は、ドレインに高電位側電源が供給され、ソースがロー
カルデータバスに接続され、ゲートには読み出し動作時
に前記スイッチ回路が非導通となるときＨレベルの制御
信号が入力されるＮチャネルＭＯＳトランジスタで構成
した。制御信号に基づいて、センスアンプを安定して動
作させ得るプリチャージ電圧を供給する第二のプリチャ
ージ回路を簡単な回路で構成することができる。
の技術思想を、以下にその効果とともに記載する。 （１）請求項２において、前記第二のプリチャージ回路
は、ドレインに高電位側電源が供給され、ソースがロー
カルデータバスに接続され、ゲートには読み出し動作時
に前記スイッチ回路が非導通となるときＨレベルの制御
信号が入力されるＮチャネルＭＯＳトランジスタで構成
した。制御信号に基づいて、センスアンプを安定して動
作させ得るプリチャージ電圧を供給する第二のプリチャ
ージ回路を簡単な回路で構成することができる。
【００５３】（２）請求項３において、前記第二のプリ
チャージ回路は、グローバルデータバスに接続される電
流負荷回路と同一の回路を、読み出し動作時に前記スイ
ッチ回路が非導通となるときＨレベルとなる制御信号で
活性化するように構成した。制御信号に基づいて、電流
負荷回路と同様に動作する第二のプリチャージ回路で、
センスアンプを安定して動作させることができる。
チャージ回路は、グローバルデータバスに接続される電
流負荷回路と同一の回路を、読み出し動作時に前記スイ
ッチ回路が非導通となるときＨレベルとなる制御信号で
活性化するように構成した。制御信号に基づいて、電流
負荷回路と同様に動作する第二のプリチャージ回路で、
センスアンプを安定して動作させることができる。
【００５４】
【発明の効果】以上詳述したように、この発明は、ロー
カルデータバスがグローバルデータバスに接続されない
状態で、読み出し動作が行われても、セル情報を破壊す
ることなく、確実に読み出し動作を行うことを可能とし
た半導体記憶装置を提供することができる。
カルデータバスがグローバルデータバスに接続されない
状態で、読み出し動作が行われても、セル情報を破壊す
ることなく、確実に読み出し動作を行うことを可能とし
た半導体記憶装置を提供することができる。
【図１】 本発明の原理説明図である。
【図２】 一実施の形態のメモリセルアレイを示す概略
図である。
図である。
【図３】 一実施の形態を示す回路図である。
【図４】 第二のプリチャージ回路の別例を示す回路図
である。
である。
【図５】 従来例を示す回路図である。
【図６】 センスアンプを示す回路図である。
【図７】 従来例の読み出し動作を示す波形図である。
【図８】 従来例の読み出し動作を示す波形図である。
【符号の説明】 １４ スイッチ回路 １５ 第一のプリチャージ回路 １６ 第二のプリチャージ回路 Ｃ 記憶セル ＷＬ ワード線 ＢＬ，バーＢＬ ビット線 ＣＬ コラム選択信号 ＳＡ センスアンプ Ｔｇ 転送ゲート ＬＤＢ，バーＬＤＢ ローカルデータバス ＧＤＢ，バーＧＤＢ グローバルデータバス
Claims (3)
- 【請求項１】 多数の記憶セルにワード線及びビット線
をそれぞれ接続し、前記ビット線にはセル情報を増幅す
るセンスアンプを接続し、前記ビット線をコラム選択信
号に基づいて開閉される転送ゲートを介してローカルデ
ータバスに接続し、前記ローカルデータバスにはスイッ
チ回路を介してグローバルデータバスを接続し、ロウア
ドレス信号に基づいて選択された記憶セルから前記ビッ
ト線にセル情報を読み出し、そのセル情報を前記センス
アンプで増幅して該記憶セルに再書き込みを行うことに
より、セル情報の読み出し動作を行う半導体記憶装置で
あって、 前記ローカルデータバスには、 前記スイッチ回路が導通するとき不活性化されるととも
に、前記スイッチ回路が非導通となるとき活性化され
て、前記ローカルデータバスを高電位側電源と低電位側
電源との中間レベルにプリチャージする第一のプリチャ
ージ回路と、 前記セル情報の書き込み及び読み出し動作時に前記スイ
ッチ回路が非導通となるとき活性化されて、前記センス
アンプを安定して動作させるように動作する第二のプリ
チャージ回路とを接続したことを特徴とする半導体記憶
装置。 - 【請求項２】 前記第二のプリチャージ回路は、前記ロ
ーカルデータバスを高電位側電源電圧にプリチャージす
ることを特徴とする請求項１記載の半導体記憶装置。 - 【請求項３】 前記第二のプリチャージ回路は、前記ロ
ーカルデータバスに定電流を供給することを特徴とする
請求項１記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7279335A JPH09120674A (ja) | 1995-10-26 | 1995-10-26 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7279335A JPH09120674A (ja) | 1995-10-26 | 1995-10-26 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09120674A true JPH09120674A (ja) | 1997-05-06 |
Family
ID=17609752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7279335A Pending JPH09120674A (ja) | 1995-10-26 | 1995-10-26 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09120674A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6275430B1 (en) | 1999-06-30 | 2001-08-14 | Hyundai Electronics Industries Co., Ltd. | Semiconductor memory device having global bit line precharge circuits |
| KR100324327B1 (ko) * | 1999-10-19 | 2002-02-16 | 박종섭 | 디램의 동작영역 조절회로 |
| KR100428775B1 (ko) * | 2002-07-16 | 2004-04-28 | 삼성전자주식회사 | 반도체 메모리 장치 |
| KR100474552B1 (ko) * | 1997-08-29 | 2005-06-13 | 주식회사 하이닉스반도체 | 데이터버스라인제어장치 |
| KR100557571B1 (ko) * | 1998-12-30 | 2006-05-16 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 데이터 버스라인 프리차지 장치 |
| US7336518B2 (en) | 2005-08-17 | 2008-02-26 | Samsung Electronics Co., Ltd. | Layout for equalizer and data line sense amplifier employed in a high speed memory device |
| KR100837804B1 (ko) * | 2006-11-14 | 2008-06-13 | 주식회사 하이닉스반도체 | 프리차지 유닛을 구비한 비트라인 센스앰프 |
-
1995
- 1995-10-26 JP JP7279335A patent/JPH09120674A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100474552B1 (ko) * | 1997-08-29 | 2005-06-13 | 주식회사 하이닉스반도체 | 데이터버스라인제어장치 |
| KR100557571B1 (ko) * | 1998-12-30 | 2006-05-16 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 데이터 버스라인 프리차지 장치 |
| US6275430B1 (en) | 1999-06-30 | 2001-08-14 | Hyundai Electronics Industries Co., Ltd. | Semiconductor memory device having global bit line precharge circuits |
| KR100324327B1 (ko) * | 1999-10-19 | 2002-02-16 | 박종섭 | 디램의 동작영역 조절회로 |
| KR100428775B1 (ko) * | 2002-07-16 | 2004-04-28 | 삼성전자주식회사 | 반도체 메모리 장치 |
| US7336518B2 (en) | 2005-08-17 | 2008-02-26 | Samsung Electronics Co., Ltd. | Layout for equalizer and data line sense amplifier employed in a high speed memory device |
| KR100837804B1 (ko) * | 2006-11-14 | 2008-06-13 | 주식회사 하이닉스반도체 | 프리차지 유닛을 구비한 비트라인 센스앰프 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040928 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041129 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050830 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050830 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060110 |