JP2680475B2

JP2680475B2 - 半導体メモリ装置

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Publication number: JP2680475B2
Application number: JP33606890A
Authority: JP
Inventors: 雅一桐生; 成夫大島
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-11-30
Filing date: 1990-11-30
Publication date: 1997-11-19
Anticipated expiration: 2012-11-19
Also published as: JPH04205995A

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明は半導体メモリ装置に関し、特に、高速でのデ
ータの書き換えを必要とする画像データ用のメモリとし
て用いて好適な半導体メモリ装置に関する。

（従来の技術）第７図は、従来の半導体メモリ装置の概略構成図であ
る。この第７図からわかるように、この半導体メモリ装
置は、アドレスＡR/ARバー（Ａ1R/A1Rバー〜ＡXR/AXRバ
ー）がロウデコーダRDに入力される。ロウデコーダRDは
ワードラインWL1〜WLsのうちの１本を選択する。さらに
アドレスＡ（Ｎ＋１）/A（Ｎ＋１）バー〜ＡMC/AMCバー
が入力される１つのカラムデコーダCD2がＰ（＝2^M-N）
個のカラムデコーダCD1（１）,CD1（２），…,CD（Ｐ）
のうちの１つを選択する。各カラムデコーダCD1にはア
ドレスＡ1C/A1Cバー〜ＡNC/ANCバーが入力される。各カ
ラムデコーダCD1はメモリ部MP中の2^N＝ｊ個のカラムブ
ロックCBのうちの１つを選択する。各カラムブロックCB
はｎ個のカラムＣを有し、ｎ個のデータが同時に入出力
可能となっている。いわゆるxnビット、２^Ｎカラム仕様
となっている。各カラムブロックCBにおいて、メモリセ
ルMCは、ｓ個のＮチャンネルMOSトランジスタQ1,Q2,…
と、それらのトランジスタに接続されたｓ個のＮチャン
ネルMOSキャパシタC1,C2,…とによって構成されてい
る。各トランジスタは各１対のビット線対BL,NBLのうち
の一方と、各ワード線WLとに接続されている。そして、
ｎ対のビット線BL1,NBL1;BL2,NBL2;…はｎ個のセンス増
幅器SA1,SA2,…にそれぞれ接続されている。ｎ個のセン
ス増幅器SA1,SA2,…はｎ対のＮチャンネルMOSトランジ
スタQp1,Qp2,…,Qn1,Qn2,…を介してｎ対の入力線I/O1,
NI/O1;I/O2、NI/O2,…に接続されている。ｎ対の入力線
I/O1,NI/O1;I/O2、NI/O2,…はｎ個の入力ドライバIO/D
1,IO/D2,…に接続され、それらのドライバからｎ個のデ
ータD1,D2,…が入力される。一方、ｎ対のトランジス
タ、即ち例えばトランジスタQp1とQn1のゲート、Qp2とQ
n2のゲート、Qp3とQn3のゲート、Qp4とQn4のゲート等に
は、それぞれ並列に制御用カラムデコーダCD1が接続さ
れている。即ち、デコーダCD1からの出力によって１つ
のカラムブロックCB中のｎ個のカラムが同時に選択され
る。

WI/O1,WI/O2,…は入出力ピンである。

上記装置において、メモリセルへのデータの書き込み
は次のようにして行われる。即ち、ｎ個の入力ドライバ
IO/D1,IO/D2,…にｎ個のデータD1,D2,…を与え、カラム
デコーダCD1にカラムアドレスＡ1C/A1Cバー〜ＡNC/ANC
バーを与え、カラムデコーダCD2にカラムアドレスＡ
（Ｎ＋１）C/A（Ｎ＋１）Ｃバー〜ＡMC/AMCバーを与え
る。これにより、１回のアクセスによりｎ個のカラムの
それぞれにｎ個のデータD1,D2,…を１つ宛書き込むこと
ができる。即ち、ｎ個の書き込みデータD1,D2,…は、ｎ
個の入力バッファ（入力ドライバ）IOD1,IOD2,…を通じ
てｎ対の入力線I/O1,NI/O1;I/O2,NI/O2,…に与えられ、
トランスファーゲートとして作用するｎ対のトランジス
タQp1とQn1、Qp2とQn2,…のれぞれからｎ個のセンス増
幅器SA1,SA2,…を介してｎ対のビット線BL1,NBL1;BL2,N
BL2,…のそれぞれに供給される。その結果、ｎ個のトラ
ンジスタQ1,Q2,…を介して、ｎ個のキャパシタ（セル）
C1,C2,…にｎ個のデータD1,D2,…が、１つ宛、一回のア
クセスで同時に書き込まれる。

さて、以上のような構成を有する半導体メモリ装置を
画像用のメモリとして用いる場合には、データの書き込
みに当たっては、通常のライトサイクル、またはページ
モード等を使用した高速のライトサイクルが使われるこ
とが多い。この場合、１回のアクセスで書き込めるデー
タの数は、入力ドライバIO/D1,IO/D2,…の数と同じｎ個
である。

（発明が解決しようとする課題）従来の半導体メモリ装置は以上のように構成されてい
るために、以下に述べるような問題を有する。つまり、
１回のアクセスによって書き込めるデータが極めて少な
い。そのため、画像用のメモリとしての使用には適さな
い。即ち、各種の画像処理、例えば塗り潰しや色表示等
の機能を満足するには、上記従来のメモリ装置は、書き
込みデータ量が少なく且つ処理速度が遅いために対応が
困難である。

本発明は、上記に鑑みてなされたもので、その目的
は、１回のアクセスで大量のデータの書き込みを可能と
した半導体メモリ装置を提供することにある。

〔発明の構成〕

（課題を解決するための手段）本発明の装置は、複数のメモリセルがマトリックス状
に配列されており、各メモリセルはそれぞれ１つのワー
ド線と１つのビット線に接続されており、各ワード線は
それに接続されたメモリセルを活性化するものであり、
１つのビット線は活性化されたメモリセルのうちの１つ
に対してデータの入力／出力を行うものであり、メモリ
セルは行方向に並ぶｐ個のカラムブロックに分割されて
おり、各カラムブロックはｊ列のカラムを有し、さらに
前記複数のカラムブロックに共通のカラム方向に走るｊ
本のデータ線を有し、これらのデータ線のうちのｉ番目
のものが前記各カラムブロックにおけるｉ番目のビット
線にそれぞれスイッチング素子を介して接続されてい
る、メモリセルアレイと、１ビットのデータが加えられ
るデータ入力端子と、加えられた１ビットデータのラッ
チと出力のサイクルを繰り返し可能であって、そのサイ
クルのタイミングによって、加えられたデータを、書き
込むデータとして、あるいはカラム方向マスクコントロ
ール信号とI/O方向マスクコントロールと信号の少なく
とも１つを含むマスクコントロール信号として、出力可
能なレジスタと、前記ワード線の１つを選択するローデ
コーダと、第１カラムアドレスが加えられ、そのアドレ
スをデコードして第１カラム選択信号の１つを出力する
第１カラムデコーダと、第２カラムアドレスが入力さ
れ、そのアドレスをデコードして第２カラム選択信号の
１つを出力して前記カラムブロックの１つを選択し、選
択したカラムブロックにおけるｊ個のスイッチング素子
をオンして、選択したカラムブロック中の全カラムのビ
ット線をそれぞれ対応するデータ線に接続する、第２カ
ラムデコーダと、前記レジスタと前記ｊ本のデータ線と
を並列に接続する複数のスイッチであって、この各スイ
ッチは前記レジスタと前記データ線のうちの１本との間
を個別にオン、オフする、複数のスイッチと、モード切
換信号が加えられて通常モードとブロックライトモード
に切換えられ、通常モード時は、前記第１カラムデコー
ダからの第１カラム選択信号の１つを受けて前記スイッ
チの１つをオンして、前記データ線の１つをレジスタに
接続し、ブロックライトモード時は、前記第１カラムデ
コーダから出力する前記第１カラム選択信号に拘らず、
前記スイッチの全てをオンして全データ線をレジスタに
接続し、さらに前記マスクコントロール信号によってマ
スク動作を行う、コントロール回路と、を有し、前記コ
ントロール回路はｊ個のカラム方向マスク回路を有し、
その各マスク回路は、各データ線とレジスタとの間に直
列に接続されており、この各マスク回路は、第１デコー
ダからの第１カラム選択信号のうちの１つと、ｊ個のカ
ラム方向マスク信号のうちの１つと、モード切換信号が
加えられ、モード切換信号のレベルによって、第１カラ
ム選択信号の１つと、カラム方向マスクコントロール信
号の１つのいずれかを出力する、第１スイッチ回路と、
第１スイッチ回路の出力が加えられ、その出力によって
データ線とレジスタとの間を通断する第２スイッチ回路
と、を有するものとして構成される。

（作用）通常モード時には、第１カラムデコーダ（CD1）はレ
ジスタ（CR1）を１つのデータ線（例えば、DQ1,NDQ1）
につなぎ、第２カラムデコーダ（CD2）は１つのメモリ
セルブロック〔例えば、CB（１）〕を選択する。これに
より、書き込みデータはレジスタ（CR1）を介して１つ
のデータ線（DQ1,NDQ1）に伝えられる。且つ、この状態
においては、１つのメモリセルブロック〔CB（１）〕の
みが選択されているので、その選択されたメモリセルブ
ロック〔CB（１）〕において、書き込みデータの表され
たデータ線にビット線（BL1,NBL1）を介してつながって
いる都合１つのメモリセル書き込みデータが書き込まれ
る。これに対し、ブロックライトモード時には、第１カ
ラムデコーダ（CD1）はレジスタ（CR1）をｊ本全部のデ
ータ線（DQ1〜DQj,NDQ1〜NDQj）につなぎ、第２カラム
デコーダ（CD″）は１つのメモリセルブロック〔例え
ば、CB（１）〕を選択する。これにより、１つの書き込
みデータはレジスタ（CR1）を介して扇状に広がり、ｊ
本全てのデータ線（DQ1〜DQj,NDQ1〜NDQj）に伝えられ
る。従って、この１つのデータが、選択されたメモリセ
ルブロック〔CB（１）〕においてｊ本全てのビット線
（BL1〜BLj,NBL1〜NBLj）を介してそれらのビット線に
つながっている計ｊ個のメモリセルに書き込まれる。

ブロックライトモード時において、レジスタにつなが
るデータ線の数を任意数のものとするカラム方向マスク
の機能と、第２カラムデコーダ（CD2）で選択するメモ
リセルブロックの数を任意のものとするI/O方向マスク
の機能とを、選択的に又は同時に持たせることができ
る。

（実施例）第１図は本発明の実施例の全体構成図である。

この装置は、ｎビットを同時に書き込み可能なものを
示す。各ビットについての回路は同一の構成を有する。
第１のビット（WI/O1）部分（第１メモリユニットUNT
（１））を主にして説明する。第２カラムデコーダCD2
には、アドレスＡ（Ｎ＋１）C/A（Ｎ＋１）Ｃバー〜ＡM
C/AMCバー入力され、デコード信号CS21〜CS2pのうちの
１つをデコード信号として出力する。デコード信号はメ
モリ部MP（１）に加えられる。このメモリ部MP（１）に
はカラムコントロール回路CC（１）が接続されている。
この回路CC（１）には、第１カラムデコーダCD1からの
デコード信号CS11〜CS1jのうちの１つが加えられる。つ
まり、デコーダCD1は、アドレスＡ1C/ATCバー〜ＡNC/AN
Cバーが加えられ、それをデコードしてデコード信号CS1
1〜CS1jのうちの１つを出力する。前記コントロール回
路CC（１）には、カラーレジスタCR1及びドライバIOD1
を介して入出力ピンWI/O1が接続されている。他のメモ
リユニットUNT（２）〜UNT（ｎ）も同様である。

第１図の回路の１部は、第２図に具体的に示される。
即ち、第２図は、第１図の第１ユニットUNT（１）の部
分を詳細に示すものである。メモリ部MP（１）は、第２
図のメモリ部MP（１）と添字を除いて同様に構成されて
いる。よって、同等部分には同一の符号を付している。
また、コントロール回路CC（１）は、各カラムブロック
CB中のカラムの数ｊに応じたｊ個のサブコントロール回
路SCC（１）〜SCC（ｊ）と、１つのWI/Oマスクコントロ
ールWI/O・MCを有する。各サブコントロール回路SCC
は、切り換え回路CMCとDQバッファDQBufを有する。

第１カラムデコーダCD1、コントロール回路CC（１）
の詳細は第３図に示される。

デコーダCD1はｊ個のナンド回路NAND11〜NAND1jを有
する。各ナンド回路にはアドレスＡ1C/A1Cバー〜ＡNC/A
NCバーが加えられ、出力端はインバータIV11〜IV1jの１
つを介してコントロール回路CC（１）に接続されてい
る。

コントロール回路CC（１）における各サブコントロー
ル回路SCC中の切り換え回路CMC1には、デコーダCD1から
のデコード信号CS11と、入出力ピンWI/O1への時刻t
₄（第５図参照）の入力データD1（t₄）とが並列に入力
される。この切り換え回路CMC1は、制御信号BWのレベル
“1"、“0"に応じて、信号CS11とD1とを切り換えて出力
CM1として出力する。この出力CM1は、DQバッファDQBuf1
に加えられる。CM1のレベル“1",“0"に応じてバッファ
DQBuf1は、それぞれ入力を出力に接続した状態、切り離
した状態となる。

また、ロウデコーダRDは例えば、第４図のように構成
される。

第１図〜第４図の装置は２つの動作モード（通常動作
モード、ブロックライトモード）を有し、且つブロック
ライトモードにおいてはそれぞれカラム方向マスク/I/O
方向マスクの機能を併せ持たせることができる。

先ず、通常動作モードについて説明する。

このモード時には、デコーダRD,CD1,CD2によって、各
WI/O毎に１つのメモリセルMCが選択される。その選択し
た１つのメモリセルMC中に、予め各カラーレジスタCR1
〜CRnに記憶しておいたデータが書き込まれる。

即ち、第１のビットに着目すれば、第２図からわかる
ように、ロウデコーダRDがワード線WL1〜WLsの１つを選
択する。今、ワード線WL1を選択したとする。また、カ
ラムデコーダCD2はデコード信号CS21〜CS2pの１つを出
力する。たとえば、デコード信号CS21を出力し、メモリ
セルブロックCB（１）中のｊ個のカラムＣ（１）〜Ｃ
（ｊ）を活性化したとする。カラムデコーダCD1はデコ
ード信号CS11〜CS1jのうちの１つを出力する。例えば、
デコード信号CS11を出力したとする。その信号CS11は切
り換え回路CMC1に加えられる。第３図からわかるよう
に、この回路CMC1にはコントロール信号BWも加えられて
いる。この信号BWは、通常動作モード時には“0"レベル
にある。このため、入力信号CS11のレベル“1"は、出力
CM1としてバッファDQBuf1に加えられる。これにより、
バッファDQBlf1は、オン状態（ａ端子側）に切り換えら
れる。一方、WI/OマスクコントロールW/IO・MCは、後述
の第５図の時刻t2でピンWI/O1に加えられたデータD1（t
2）の“1"レベル信号によってオン状態（非マスク状
態）に切り換えられる。これにより、予めカラーレジス
タCR1にメモリしたデータD1が、メモリセルMC（１）に
書き込まれる。

次に、ブロックライトモードについて説明する。

このモードの場合には、第１のビットについてみれ
ば、例えば、カラーレジスタCR1中に予めメモリしたデ
ータが、第２図に示すワードラインWL1に接続されたメ
モリセルのうち、カラムブロックCB（１）中のｊ個のセ
ルに、同時に書き込まれる。第１図の第２〜第ｎのビッ
トについても同様である。

即ち、行デコーダRDがワードラインWL1を選択し、第
１カラムデコーダCD2が信号CS21を出力し、第２カラム
デコーダCD1が信号CS11を出力したとする。このモード
においては、コントロール信号BWが“1"となっている。
このため、切り換え回路CMC1〜CMCjは、全て、D1側（ｂ
端子側）に切り換えられる。このD1としては、時刻t4
（第５図）のD1がとり込まれる。このモードにおいて
は、t4においては、D1＝“1"となっている。このため、
CM1として“1"がバッファDQBuf1〜DQBufRに加えられ
る。このため、全てのバッファDQBuf〜DQBufjがオン状
態となる。一方、時刻t2において、D1がWI/Oマスクコン
トロールWI/O・MCに加られる。このため、マスクコント
ロールWI/O・MCはオン状態にある。これにより、予めカ
ラーレジスタCR1にメモリされたデータD1は、カラムブ
ロックCB（１）中のメモリセルのうち、ワードラインWL
1につながるｊ個のものに書き込まれる。

上記ブロックライトモードにおいてI/O方向のマスク
とカラム方向のマスクをかけることができる。

先ず、ブロックライトモードでのI/O方向のマスクに
ついて説明する。

第２図からわかるように、入出力ピンWI/O1に対応す
るWI/OマスクコントロールWI/O・MCにはコントロール信
号としてデータD1を加えた。つまり、第ｎ番目のビット
に対応するマスクコントロールWI/O・MCには、そのピン
WI/Onに時刻t2に加えたデータDn（t2）がコントロール
信号として加えられる。単なるブロックライトモードの
ときには、t2において、ｎ個のデータD1（t2）〜Dn（t
2）の全てが“1"レベルにある。しかし、I/O方向にマス
クをかける場合には、ｎ個のデータD1（t2）〜Dn（t2）
のうちの任意のもを“0"とすればよい。“0"のデータDn
（t2）が加えられたマスクコントロールWI/O・MCに対応
するメモリ部MPにおいては、データの書き込みが行われ
ない。

また、ブロックライトモードでのカラム方向のマスク
は次のようにして行われる。

即ち、例えば、第２図に基づいて説明する。切り換え
回路CMC1〜CMCjのうちの任意のものに、時刻t4のときの
データDj（t4）として“0"レベルのものを加えればよ
い。これにより、例えば“0"データがバッファDQBuf1に
加えられる。バッファDQBuf1はオフ状態（第３図）に切
り換えられる。これにより、カラーレジスタCR1中のデ
ータは、データラインDQ1,NDQ1に伝わらない。これによ
り、例えば、カラムブロックCB（１）中のカラムＣ
（２）〜Ｃ（ｊ）におけるメモリセルへの書き込みが行
われても、カラムＣ（１）に属するメモリセルへの書き
込みは行われない。つまり、カラム方向にマスクがかか
ることになる。

以上の各説明においては、わかりやすくするため、回
路の一部分のみに着目して説明した。しかしながら、他
の同様の構成を有する部分においては、上記各説明と同
様にして、各モードでの書き込みが行われる。

上記ブロックライトのタイミングは第５図に示され
る。即ち、タイミングt2でローアドレス（Ｃ）およびマ
スクデータ（Ｇ）が確定する。この時カラムアドレスス
トローブCASバー（Ｂ）がＨレベルで、DT/OEバー（Ｅ）
がＨレベルで、DSF（Ｆ）がＬレベルであときにブロッ
クライトのモードに入る。

または、タイミングt4で、カラムアドレスＡ3C/A3Cバ
ー〜Ａ8C/A8Cバー（Ｃ）およびカラム選択（Ｇ）が確定
する。この時DSF（Ｆ）がＨレベルである時にブロック
ライトが実行される。ちなみに、カラムアドレスストロ
ーブCASバー（Ｂ）の立ち下がりの時（t4）のカラムア
ドレス入力は、カラムデコーダCD2に入力されているＡ3
C/A3Cバー〜Ａ8C/A8Cバーであり、カラムデコーダCD1に
入力されているアドレスＡ1C,A2Cは無効アドレスデータ
となる。

ブロックライトモード時においては、マスクの機能を
もたせることができる。第５図のタイミングチャートに
示すように、タイミングt2におけるローアドレスストロ
ーブRASバー（Ａ）の立ち下がり時のWB/WEバー（Ｄ）の
レベルによってI/O方向のマスク機能のオン／オフを行
う。つまり、WB/WEバー（Ｄ）がＬレベルで、I/O方向の
マスク機能が有効となり、この時の入力データD1〜D8の
レベルによってI/O方向のマスクが行われる。つまり、
データD1〜D8がＨレベルではI/O方向にマスクがかから
ず、データD1〜D8がＬレベルでI/O方向のマスクがイネ
ーブルとなる。また、カラム方向のマスクは時刻t4にお
いて、カラムアドレスストローブCASバー（Ａ）に立ち
下がるときのデータD1〜D4（Ｇ）のデータで行う。

第１表、第２表はブロックライト時のI/O方向及びカ
ラム方向のマスク機能の例を示すものである。第１表に
示すように、入力データD1〜D8が“01100111"の場合、
第２表に示すように、入力データD1,D4,D5に対応するデ
ータにマスクがかかる。一方、入力データD1〜D4で選択
されるカラムブロック選択データが“1101"の場合、第
２表に示すように、カラム３に対してマスクがかかるこ
とになる。その結果、カラーレジスタCR1〜CR8に、入力
ドライバIOD1〜IOD8を通じて、“00110101"を予め書き
込んでおいた場合、第２表に示すように、マスクのかか
っていないビットおよびカラムにカラーレジスタCR1〜C
R8の内容が書き込まれることになる。

第２表は第２図との関係で次のことを表わす。即ち、
今、デコーダDC2がデコーダDC（１）を選択し且つ制御
部BLWがブロックライトモードを選択しているとする。
マスク機能の非動作時には、カラーレジスタCR1〜CR8に
予めメモリされたデータ“00110101"（第１表参照）
が、４つのカラムブロックCB（１）〜CB（４）のそれぞ
れについて書き込まれる。即ち、例えば、カラムブロッ
クCB（１）についてみれば、あるワード線WLで選択され
ているメモリセルMCのうちのカラムＣ（１）〜Ｃ（８）
に属するメモリセルMCには“0",“0",“1",“1",“0",
“1",“0",“1"データがそれぞれ１つ宛書き込まれる。
これは、カラムブロックCB（２）〜CB（４）の各カラム
Ｃ（１）〜Ｃ（８）についても同様である。これに対
し、マスク機能を動作させて、その態様が第２表に示さ
れるようになった場合には、次のようにデータ書き込み
が行われる。即ち、カラムブロックCB（３）においては
いずれのカラムＣ（１）〜Ｃ（８）についても書き込み
が行われない。つまり、データはもとのままの状態を維
持する。カラムブロックCB（１）,CB（２）,CB（４）に
おいて、カラムＣ（１）,C（４）,C（５）については書
き込みが行われない。これにより、例えば、カラムブロ
ックCB（１）についてみれば、カラムＣ（２）,C
（３）,C（６）,C（７）,C（８）に属するメモリセルに
ついて、カラーレジスタCR2,CR3,CR6,CR7,CR8中のデー
タ“0",“1",“1",“0"“1"が書き込まれ、その他のカ
ラムＣ（１）,C（４）,C（５）に属するメモリセルには
書き込みが行われない。

入力データD1〜D8は任意に設定可能である。

上記制御信号BWは、例えば、第６図に示す回路によっ
て生成される。図中、NANDに加えられる信号BRIN,BCIN
及びDSINは、それぞれ、信号RASバー,CASバー及びDSFバ
ーの立ち上がり及び立ち下がりに同期する信号である。

以上のように、本実施例によれば、従来のRAMに比べ
て１回のアクセスで2^N倍の量のデータの書き込みが可能
となり、データ量が同じなら2^N倍の書き込み速度を実現
できる。例えば、４カラム仕様の場合のブロックライト
ではＮ＝２となり、一度に2²＝４倍のデータ量の書き込
みができる。また、ブロックライトは画像処理のうちの
特に矩形領域の塗り潰し等の処理に非常に有効である。
例えば、I/O方向をピクセル方向に対応させた場合、×
８ビット構成、４カラム仕様のブロックライトでは、８
×４ピクセルについて同時に書き込むことができる。さ
らに、マスク機能を仕様することによって、領域の境界
上での処理を、非常に簡単に高速で実施することができ
る。更に、I/Oを色情報として使用した場合には、８×
４ビットのうちの８を色情報として、４をピクセル方向
のデータとして用いることも可能である。

以上のように、本発明の実施例によれば、複数のカラ
ムブロックの各カラムに同時に同じデータを書き込むこ
とが可能なため、１度のアクセスで書き込みできるデー
タ量が増え、高速でのデータの書き込みが可能になり、
更にマスク機能により書き込みデータの微妙なコントロ
ールが可能となり、従って画像格納用または画像処理用
として有効な半導体メモリ装置が得られる。

〔発明の効果〕

本発明によれば、モードを通常モードとブロックライ
トモードとに切り換え可能としたので、１つのデータを
あるメモリセルブロックにおけるある１つのカラムにお
けるメモリセルに書き込むという書き込み方と、１つの
データをあるメモリセルブロックにおける選択した全て
のカラムにおけるメモリセルに書き込むという書き込み
方ができる。

即ち、通常モード時には、書き込みデータを蓄えるレ
ジスタと複数のデータ線のそれぞれとを結ぶ各スイッチ
の１つを第１カラムデコーダでオンできるようにしたの
で、１つの書き込みデータを１本のデータ線に伝送し、
その１つのデータをその１本のデータ線につながる１本
のビット線にスイッチを介して送り、そのビット線につ
ながる１つのメモリセルに書き込むことができ、さら
に、ブロックライトモード時には、書き込みデータを蓄
えるレジスタと複数のデータ線のそれぞれを結ぶ各スイ
ッチの全てを第１カラムデコーダでオンできるようにし
たので、１つの書き込みデータを複数のデータ線に伝送
し、その１つのデータをそれらの複数のデータ線にそれ
ぞれつながる各ビット線に各スイッチを介して送り、そ
れらのビット線につながる各メモリセルに書き込むこと
ができる。つまり、１つのデータを、都合１つのメモリ
セルに書き込むのと、都合複数のメモリセルに書き込む
書き込み方ができ、それらを使い分けることができる。

さらに、本発明によれば、データ入力端子にレジスタ
を接続し、そのレジスタにおけるデータの入力と出力の
サイクルによって、そのデータを書き込みデータとして
あるいはマスクコントロール信号として出力可能とした
ので、同じ入力端子へのデータを使い分けることがで
き、これにより入力端子数を少なくしつつもデータの書
き込みマスクという所期の目的を達成することができ
る。

【図面の簡単な説明】

第１図は本発明の実施例を示す概略構成図、第２図はそ
の回路の一部の一具体例の回路図、第３図は第１図の各
ブロックの一具体例を示す回路図、第４図はロウデコー
ダの一例を示す回路図、第５図は実施例の動作を説明す
るためのタイミングチャート、第６図は信号BWを生成す
る回路の一例を示す回路図、第７図は従来の半導体メモ
リ装置の概略構成図である。 UNT……メモリユニット、MC……メモリセル、WL……ワ
ード線、BL……ビット線、CB……カラムブロック、RD…
…ロウデコーダ、ＡR/ARバー……ロウアドレス、CD1…
…第１カラムデコーダ、CD2……第２カラムデコーダ、
Ａ1C/A1Cバー〜ＡMC/AMCバー……カラムアドレス、CS21
〜CS2p……第２カラム選択信号、CS11〜CS1j……第１カ
ラム選択信号、DQ……データ線、WI/O……データ入力端
子、CR……レジスタ、BW……モード切換信号。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平１−3897（ＪＰ，Ａ) 特開昭61−289596（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】複数のメモリセルがマトリックス状に配列
されており、各メモリセルはそれぞれ１つのワード線と
１つのビット線に接続されており、各ワード線はそれに
接続されたメモリセルを活性化するものであり、１つの
ビット線は活性化されたメモリセルのうちの１つに対し
てデータの入力／出力を行うものであり、メモリセルは
行方向に並ぶｐ個のカラムブロックに分割されており、
各カラムブロックはｊ列のカラムを有し、さらに前記複
数のカラムブロックに共通のカラム方向に走るｊ本のデ
ータ線を有し、これらのデータ線のうちのｉ番目のもの
が前記各カラムブロックにおけるｉ番目のビット線にそ
れぞれスイッチング素子を介して接続されている、メモ
リセルアレイと、１ビットのデータが加えられるデータ入力端子と、加えられた１ビットデータのラッチと出力のサイクルを
繰り返し可能であって、そのサイクルのタイミングによ
って、加えられたデータを、書き込みデータとして、あ
るいはカラム方向マスクコントロール信号とI/O方向マ
スクコントロールと信号の少なくとも１つを含むマスク
コントロール信号として、出力可能なレジスタと、前記ワード線の１つを選択するローデコーダと、第１カラムアドレスが加えられ、そのアドレスをデコー
ドして第１カラム選択信号の１つを出力する第１カラム
デコーダと、第２カラムアドレスが入力され、そのアドレスをデコー
ドして第２カラム選択信号の１つを出力して前記カラム
ブロックの１つを選択し、選択したカラムブロックにお
けるｊ個のスイッチング素子をオンして、選択したカラ
ムブロック中の全カラムのビット線をそれぞれ対応する
データ線に接続する、第２カラムデコーダと、前記レジスタと前記ｊ本のデータ線とを並列に接続する
複数のスイッチであって、この各スイッチは前記レジス
タと前記データ線のうちの１本との間を個別にオン、オ
フする、複数のスイッチと、モード切換信号が加えられて通常モードとブロックライ
トモードに切換えられ、通常モード時は、前記第１カラ
ムデコーダからの第１カラム選択信号の１つを受けて前
記スイッチの１つをオンして、前記データ線の１つをレ
ジスタに接続し、ブロックライトモード時は、前記第１
カラムデコーダから出力する前記第１カラム選択信号に
拘らず、前記スイッチの全てをオンして全データ線をレ
ジスタに接続し、さらに前記マスクコントロール信号に
よってマスク動作を行う、コントロール回路と、を有し、前記コントロール回路はｊ個のカラム方向マスク回路を
有し、その各マスク回路は、各データ線とレジスタとの
間に直列に接続されており、この各マスク回路は、第１デコーダからの第１カラム選択信号のうちの１つ
と、ｊ個のカラム方向マスク信号のうちの１つと、モー
ド切換信号が加えられ、モード切換信号のレベルによっ
て、第１カラム選択信号の１つと、カラム方向マスクコ
ントロール信号の１つのいずれかを出力する、第１スイ
ッチ回路と、第１スイッチ回路の出力が加えられ、その出力によって
データ線とレジスタとの間を通断する第２スイッチ回路
と、を有する、半導体メモリ装置。