JPS63266691A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS63266691A JPS63266691A JP62100630A JP10063087A JPS63266691A JP S63266691 A JPS63266691 A JP S63266691A JP 62100630 A JP62100630 A JP 62100630A JP 10063087 A JP10063087 A JP 10063087A JP S63266691 A JPS63266691 A JP S63266691A
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- Japan
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- line
- write
- memory cells
- same data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 6
- 230000003213 activating effect Effects 0.000 claims abstract description 9
- 239000003990 capacitor Substances 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、随時１込み、読出し可能なＲＡＭ等の半導
体記憶装置の書込みサイクルに関する。
体記憶装置の書込みサイクルに関する。
第２図は従来のＲＡＭの構成の一部を示すブロック図で
ある。同図においてＢＬ （ＢＬｌ、ＢＬ２・・・）、
ＢＬ （ＢＬｌ、ＢＬ２・・・）は各々ビットライン、
ＷＬ （ＷＬｌ、ＷＬ２．−ＷＬｎ−＞はワードライン
、Ｑｌ、Ｑ２は各々ワードラインＷＩｎ上の信号により
ビットラインＢＬ１．８１２と情報を保持するメモリセ
ルキャパシタｃｉ、ｃ２との間の導通、非導通を決定す
るトランジスタ、１はビットラインＢＬ、ＢＬ間の微か
な電位差を所望の電位差に増幅するセンスアンプ、ＤＢ
、ＤＢはデータバス、Ｔ（Ｔ 、Ｔ 、Ｔ 、Ｔ
・・・）はビット線ＢＬ、ＢＬとデータバスＤＢ、
ＤＢとの間に設けられたトランジスタで、いずれか１対
のビット線ＢＬ、８ｍに対応する１対のトランジスタＴ
Ｈ−Ｔ Ｈ＋ １ （ｉは奇数）が導通することで
、当該１対のビット線ＢＬ、ＢＬとデータバスＤＢ。
ある。同図においてＢＬ （ＢＬｌ、ＢＬ２・・・）、
ＢＬ （ＢＬｌ、ＢＬ２・・・）は各々ビットライン、
ＷＬ （ＷＬｌ、ＷＬ２．−ＷＬｎ−＞はワードライン
、Ｑｌ、Ｑ２は各々ワードラインＷＩｎ上の信号により
ビットラインＢＬ１．８１２と情報を保持するメモリセ
ルキャパシタｃｉ、ｃ２との間の導通、非導通を決定す
るトランジスタ、１はビットラインＢＬ、ＢＬ間の微か
な電位差を所望の電位差に増幅するセンスアンプ、ＤＢ
、ＤＢはデータバス、Ｔ（Ｔ 、Ｔ 、Ｔ 、Ｔ
・・・）はビット線ＢＬ、ＢＬとデータバスＤＢ、
ＤＢとの間に設けられたトランジスタで、いずれか１対
のビット線ＢＬ、８ｍに対応する１対のトランジスタＴ
Ｈ−Ｔ Ｈ＋ １ （ｉは奇数）が導通することで
、当該１対のビット線ＢＬ、ＢＬとデータバスＤＢ。
ＤＢとがつながり、双方で情報の授受が行なえる。
２はデータバスＤＢ、ＤＢとの情報の授受を行なうため
の入出力アンプ、３はデコーダであり、デコーダ３は図
示しないＣＰＬＩにより指示された列アドレスに該当す
る１対のトランジスタＴｉ 、 Ｔ；、１を導通させる
。
の入出力アンプ、３はデコーダであり、デコーダ３は図
示しないＣＰＬＩにより指示された列アドレスに該当す
る１対のトランジスタＴｉ 、 Ｔ；、１を導通させる
。
このような構成において、例えばメモリセルキャバシタ
Ｃ１に所望のデータを書込みたい場合、入出力アンプ３
を介してデータをデータバスＤＢ。
Ｃ１に所望のデータを書込みたい場合、入出力アンプ３
を介してデータをデータバスＤＢ。
ＤＢに送る。そして、デコーダ３により例えばトランジ
スタ丁１２丁２を導通させることで、ビット線ＢＬ１と
データバスＤＢ、ビット線８Ｌ１とデータバスＤＢをつ
なげる。一方、ワード線ＷＬｎを活性化することで当該
ワード線上のトランジスタＱ１．Ｑ２・・・を導通させ
る。その結果、センスアンプ１で増幅された例えばデー
タバスＤＢの情報はメモリセル駐ヤパシタＣ１に格納さ
れる。
スタ丁１２丁２を導通させることで、ビット線ＢＬ１と
データバスＤＢ、ビット線８Ｌ１とデータバスＤＢをつ
なげる。一方、ワード線ＷＬｎを活性化することで当該
ワード線上のトランジスタＱ１．Ｑ２・・・を導通させ
る。その結果、センスアンプ１で増幅された例えばデー
タバスＤＢの情報はメモリセル駐ヤパシタＣ１に格納さ
れる。
このようにしてメモリセル１ヤバシタＣ１に所望のデー
タが占込まれる。これが１込みサイクルであり、読出し
サイクルはほぼこの逆の動作をすることになる。
タが占込まれる。これが１込みサイクルであり、読出し
サイクルはほぼこの逆の動作をすることになる。
従来のＲＡＭは以上のように構成されているので、１ビ
ツトの書込みに際し、１！込みサイクルを必要とする。
ツトの書込みに際し、１！込みサイクルを必要とする。
このため例えば画像処理用として使用する場合には、デ
ィスプレイの画面のオールクリア等のように同一のデー
タを極めて多くのメモリセルに床込みたい場合でも、メ
モリセル数と同数の占込みサイクルを要してしまうとい
う問題点があった。
ィスプレイの画面のオールクリア等のように同一のデー
タを極めて多くのメモリセルに床込みたい場合でも、メ
モリセル数と同数の占込みサイクルを要してしまうとい
う問題点があった。
この発明は、上記のような問題点を解決するためになさ
れたもので、同一データを多くのメモリセルに書込みた
い場合に、高速に書込むことのできる半導体記憶装置を
得ることを目的とする。
れたもので、同一データを多くのメモリセルに書込みた
い場合に、高速に書込むことのできる半導体記憶装置を
得ることを目的とする。
この発明にかかる半導体記憶装置は、随時書込み、読出
し可能であって、ビット線とデータバス間に設けられた
全ゲートに共通の制御線を接続し、前記制御線に送る制
卸信号により前記ゲートを全て導通させ、所定のワード
線を活性化することにより一行毎に同一データをメモリ
セルに書込めるようにしている。
し可能であって、ビット線とデータバス間に設けられた
全ゲートに共通の制御線を接続し、前記制御線に送る制
卸信号により前記ゲートを全て導通させ、所定のワード
線を活性化することにより一行毎に同一データをメモリ
セルに書込めるようにしている。
（作用）
この発明における半導体記憶装置のメモリセルのビット
線とデータバス間に設けられた全ゲートに共通接続され
た制御線は、制御信号を受けることにより全ゲートを導
通状態にし、所定のワード線を活性化することで１回の
１込みサイクルで、データバスに保持された同一のデー
タを前記所定のワード線に対応した一行の全てのメモリ
セルに書込むことができる。
線とデータバス間に設けられた全ゲートに共通接続され
た制御線は、制御信号を受けることにより全ゲートを導
通状態にし、所定のワード線を活性化することで１回の
１込みサイクルで、データバスに保持された同一のデー
タを前記所定のワード線に対応した一行の全てのメモリ
セルに書込むことができる。
第１図はこの発明の一実施例であるＲＡＭの構成の一部
を示すブロック図である。同図において、ＢＬ、ＢＬ、
ＷＬ、ＤＢ、ＤＢ、Ｑｌ、Ｃ２，Ｃ１、Ｃ２，丁、１〜
３は従来と同じであるが、新だにビットラインＢＬ、Ｂ
ＬとデータバスＤＢ。
を示すブロック図である。同図において、ＢＬ、ＢＬ、
ＷＬ、ＤＢ、ＤＢ、Ｑｌ、Ｃ２，Ｃ１、Ｃ２，丁、１〜
３は従来と同じであるが、新だにビットラインＢＬ、Ｂ
ＬとデータバスＤＢ。
Ｄ Ｂ Ｉ！！にトランジスタ丁Ｒ（丁Ｒ２ＴＲ、ＴＲ
，ＴＲ４・・・）を挿入し、トランジスタＴＲの各電極
に共通の’！ｌ）） ｔ［ｌラインＣＬをつなげている
点が異なっている。この制御ラインＣＬに制御信号Ｓ０
を送り、制御ラインＣＦ−を活性化することで、ビット
線ＢＬ、ＢＬにつながっている全トランジスタ「Ｒを導
通状態にすることができる。
，ＴＲ４・・・）を挿入し、トランジスタＴＲの各電極
に共通の’！ｌ）） ｔ［ｌラインＣＬをつなげている
点が異なっている。この制御ラインＣＬに制御信号Ｓ０
を送り、制御ラインＣＦ−を活性化することで、ビット
線ＢＬ、ＢＬにつながっている全トランジスタ「Ｒを導
通状態にすることができる。
このような構成において、ディスプレイ画面のオールク
リア等のように同一のデータを多くのメモリセルに書込
む場合、まず入出力アンプ２よりデータバスＤＢ、ＤＢ
にデータが送られる。そして、ＣＰＵ等による制御信号
Ｓｃによりｔｉ制御ライうＣＬを活性化することでトラ
ンジスタＴＲが全て導通し全ビットラインＢＬ、８ｍと
データバスＤＢ、ＤＢがつながる。その結果、所定のワ
ードライン、例えばワードラインＷＬ、ｎを活性化する
ことにより、当該ワードラインＷＬｎにつながったトラ
ンジスタＱ１．Ｑ２・・・を導通さゼることで、−行分
のメモリセル１ヤバシタＣ１，０２・・・への同一デー
タの書込みが、１回の書込みサイクルで行なえる。その
結果、ディスプレイ画面のオールクリア等のように、多
数のメモリセルに同一データを書込むことが高速に行な
える。しかも、その回路構成も第１図で示したように比
較的簡単である。
リア等のように同一のデータを多くのメモリセルに書込
む場合、まず入出力アンプ２よりデータバスＤＢ、ＤＢ
にデータが送られる。そして、ＣＰＵ等による制御信号
Ｓｃによりｔｉ制御ライうＣＬを活性化することでトラ
ンジスタＴＲが全て導通し全ビットラインＢＬ、８ｍと
データバスＤＢ、ＤＢがつながる。その結果、所定のワ
ードライン、例えばワードラインＷＬ、ｎを活性化する
ことにより、当該ワードラインＷＬｎにつながったトラ
ンジスタＱ１．Ｑ２・・・を導通さゼることで、−行分
のメモリセル１ヤバシタＣ１，０２・・・への同一デー
タの書込みが、１回の書込みサイクルで行なえる。その
結果、ディスプレイ画面のオールクリア等のように、多
数のメモリセルに同一データを書込むことが高速に行な
える。しかも、その回路構成も第１図で示したように比
較的簡単である。
なお、この実施例では第１図で示したように、制御信号
Ｓ、により同時導通させるトランジスタＴＲを新たに設
けたが、制御ラインＣＬを従来からあるトランジスタＴ
のゲート電極に共通に接続し、制御信号Ｓｃによりトラ
ンジスタＴを同時導通させるような構成にしても実現で
きる。
Ｓ、により同時導通させるトランジスタＴＲを新たに設
けたが、制御ラインＣＬを従来からあるトランジスタＴ
のゲート電極に共通に接続し、制御信号Ｓｃによりトラ
ンジスタＴを同時導通させるような構成にしても実現で
きる。
また、この実施例ではシングルボートのＲＡＭの場合に
ついて述べたが、例えばデュアルポートのＲＡＭのシリ
アルボート側などに適用することもできる。
ついて述べたが、例えばデュアルポートのＲＡＭのシリ
アルボート側などに適用することもできる。
以上説明したように、この発明によれば、メモリセルの
ビット線とデータバス間に設けられた全ゲート共通に接
続された制御線に制御信号を送ることより、１回の１込
みサイクルでデータバスに保持された同一のデータを一
行分蹴込めるため、同一データの多数のメモリセルへの
１込みが高速に行なうことができる。
ビット線とデータバス間に設けられた全ゲート共通に接
続された制御線に制御信号を送ることより、１回の１込
みサイクルでデータバスに保持された同一のデータを一
行分蹴込めるため、同一データの多数のメモリセルへの
１込みが高速に行なうことができる。
第１図はこの発明の一実施例であるＲＡＭの構成の一部
を示すブロック図、第２図は従来の同ブロック図である
。 図においてＢＬ、ＢＬはビットライン、ＤＢ。 ＤＢはデータバス、ＣＬは制御ライン、Ｓｃは制御信号
、ＷＬはワードライン、丁Ｒはトランジスタである。 なお、各図中同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 第１図 ｆｉｚ図 ＢＬ、ＢＬ
を示すブロック図、第２図は従来の同ブロック図である
。 図においてＢＬ、ＢＬはビットライン、ＤＢ。 ＤＢはデータバス、ＣＬは制御ライン、Ｓｃは制御信号
、ＷＬはワードライン、丁Ｒはトランジスタである。 なお、各図中同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 第１図 ｆｉｚ図 ＢＬ、ＢＬ
Claims (1)
- （１）随時書込み、読出し可能なメモリにおいて、 ビット線とデータバス間に設けられた全ゲートに共通の
制御線を接続し、前記制御線に送る制御信号により前記
ゲートを全て導通させ、所定のワード線を一活性化する
ことにより一行毎に同一データをメモリセルに書込める
ようにしたことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62100630A JPS63266691A (ja) | 1987-04-22 | 1987-04-22 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62100630A JPS63266691A (ja) | 1987-04-22 | 1987-04-22 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63266691A true JPS63266691A (ja) | 1988-11-02 |
Family
ID=14279156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62100630A Pending JPS63266691A (ja) | 1987-04-22 | 1987-04-22 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63266691A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0229987A (ja) * | 1988-07-19 | 1990-01-31 | Nec Corp | 半導体メモリ回路 |
-
1987
- 1987-04-22 JP JP62100630A patent/JPS63266691A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0229987A (ja) * | 1988-07-19 | 1990-01-31 | Nec Corp | 半導体メモリ回路 |
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