JP2984045B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、フローティングゲート型メモリセルである
EEPROM（電気的に消去・書込み可能な読出し専用メモ
リ）メモリセルを有する半導体記憶装置に関するもので
ある。

（従来の技術） 従来、このような分野の技術としては米国特許第4,90
1,320号明細書（文献１）、及び特開昭64−59693号公報
（文献２）に記載されるものがあった。

前記文献１には、EEPROMの誤り訂正の原理及び手法が
記載されている。この文献１に記載されているように、
EEPROMメモリセル、即ちフローティングゲート型MOS不
揮発性メモリ素子は、本質的に、消去状態を示す第１の
状態と、書込み状態を示す第２の状態と、この第１及び
第２の状態以外の第３の状態をとる。第３の状態は、一
般的に、製造された直後の状態でまだ消去も書込みも一
度も行なわれていない状態、あるいは複数回書込み及び
消去を繰り返して寿命になった状態、何らかの原因によ
って不良になったメモリセルの状態のいずれかの状態で
ある。このようなEEPROMメモリセルの性質を利用して誤
り訂正が可能となる。

また、前記文献２には、低電圧及び低電流で動作可能
なEEPROMの技術が記載されている。このEEPROMでは、チ
ャージポンプ回路の段数を増加し、低い周波数で高電圧
スイッチを選択的に駆動し、さらに適当な定数によって
構成された回路手段を設けることにより、低電圧及び低
電流の動作を可能にしている。

（発明が解決しようとする課題） しかしながら、上記構成の装置では、たとえそれらの
技術を組合わせたとしても、低電圧及び低電流で動作
し、寿命が長く、故障が非常に少なく、さらにその故障
を予め検出できるような信頼性の高いEEPROMメモリセル
を有する半導体記憶装置を構成するこが困難であった。

本発明は、より信頼性の高いEEPROMメモリセルを有す
る半導体記憶装置を提供するものである。

（課題を解決するための手段） 前記課題を解決するために、本発明のうちの請求項１
の発明は、選択信号により選択されることにより、格納
しているデータの読出しあるいは入力されたデータを書
込むことが可能なフローティングゲート型のトランジス
タから構成されるメモリセルを有する半導体記憶装置に
おいて、第１及び第２のデータ転送線からなる一対のデ
ータ転送線対と、メモリセルと、書込み／消去手段と、
制御手段とを有している。

前記メモリセルは、それぞれ第１電極、第２電極及び
制御電極を有するフローティングゲート型の第１及び第
２のトランジスタと、前記第１及び前記第２のデータ転
送線と前記第１及び前記第２のトランジスタの前記第１
電極との間にそれぞれ接続され、前記選択信号により活
性化し、該第１のデータ転送線と該第１のトランジスタ
の該第１電極、及び該第２のデータ転送線と該第２のト
ランジスタの該第１電極とをそれぞれ導通状態にする転
送手段とを有している。前記書込み／消去手段は、書込
み指示がなされた時に、クロック信号に応答して書込み
に必要な電位レベルを有する信号を発生して、前記第１
のトランジスタの前記第２電極及び前記第２のトランジ
スタの前記制御電極に供給し、消去指示がなされた時
に、該クロック信号に応答して消去に必要な電位レベル
を有する信号を発生して、該第１のトランジスタの前記
制御電極及び該第２のトランジスタの前記第２電極に供
給するものである。さらに、前記制御手段は、前記メモ
リセル及び前記書込み／消去手段に対する動作を制御す
るものである。

請求項２の発明は、請求項１の半導体記憶装置におい
て、前記書込み／消去手段は前記メモリセル内に配置さ
れている。

請求項３の発明は、請求項１の半導体記憶装置におい
て、前記書込み／消去手段は、読出し指示がなされた時
に、前記第１及び前記第２のトランジスタの前記制御電
極及び前記第２電極にそれぞれ基準電圧を供給する機能
を有している。

請求項４の発明は、請求項１の半導体記憶装置におい
て、前記データ転送線対に接続され、該データ転送線対
の一方から転送されるデータを出力するもので、該デー
タ転送線対に転送されるデータの電位レベルを監視し、
該電位レベルが予め設定された電位レベルを満足しない
時に、警告信号を出力する読出し手段を有している。

（作 用） 請求項１の発明では、転送手段を介して１ビットのデ
ータが第１、第２のトランジスタに相補的に記憶され
る。そして、前記記憶データを転送手段を介して差動で
読出すことにより、メモリセルの寿命の大幅な向上が図
れると共に、第１及び第２のトランジスタのいずれか一
方の不良状態を他方のトランジスタで救済可能となるた
め、不良率の低減化が図れる。

請求項２の発明では、書込み／消去手段により、書込
み動作及び消去動作を各々のメモリセルに対して同時に
行える。

請求項３の発明では、書込み／消去手段によって基準
電圧が第１及び第２のトランジスタに与えられると、メ
モリセルが初期化される。

請求項４の発明の読出し手段では、データ転送線対に
転送されるデータの電位レベルが予め設定された電位レ
ベルを満足しない時に、警告信号を出力するので、メモ
リセルの劣化あるいは寿命を予め検出することが可能と
なる。従って、前記課題を解決できるのである。

（実施例） 第１図は、本発明の第１の実施例を示すEEPROMメモリ
セルを有する半導体記憶装置の回路図である。

この半導体記憶装置は、メモリセル10と、メモリセル
データを読出す読出し回路30と、消去用の高電圧を発生
してメモリセルデータを消去する消去回路40とを備え、
これらの各回路がアレイ上に配列されてメモリセルアレ
イが構成されている。

例えば、横方向にメモリセル10及び読出し回路30を８
列、縦方向にメモリセル10及び消去回路40を８列繰り返
して配列することにより、８行×８行＝64ビットのメモ
リセルアレイが構成される。

メモリセル10は、フローティングゲート型の第１及び
第２の記憶用トランジスタ（第１、第２のトランジス
タ）11,12と、Ｎチャネル型FETからなる第１及び第２の
選択用トランジスタ（転送手段）13,14と、書込み回路2
0とで、構成されている。

記憶用トランジスタ11のゲート（制御電極）は、記憶
用トランジスタ12のソース（第２電極）に接続されると
共に、書込み回路20に接続されている。記憶用トランジ
スタ12のコントロールゲートは、記憶用トランジスタ11
のソースに接続されると共に、消去電圧供給線ERLに接
続されている。記憶用トランジスタ11のドレイン（第１
電極）は、選択用トランジスタ13を介して第１のビット
線（第１のデータ転送線）BLに接続されると共に、記憶
用トランジスタ12のドレインが選択用トランジスタ14を
介して第２のビット線（第２のデータ転送線）▲▼
に接続されている。第１及び第２のビット線BL,▲
▼は相補的なビット線対（データ転送線対）である。

書込み回路20は、記憶用トランジスタ11,12に対して
高電圧の書込み電圧を供給する回路であり、Ｎチャネル
型FETからなるトランジスタ21,22、零スレッショルドFE
Tからなるトランジスタ23,26,27、及びキャパシタ24、2
5より構成されている。ここで、零スレッショルドFET
は、スレッショルド電圧を0V付近（０±0.4V程度）に制
御したものである。零スレッショルドFETを用いること
により、電圧損失の少ない効率的な昇圧が可能となる。

読出し回路30は、電流／電圧変換及び差動増幅機能を
有するＰチャネル型FETからなる共通の負荷用トランジ
スタ31,32と、消去時に動作するＮチャネル型FETからな
るトランジスタ33と、“0"、“1"または“1"、“0"を検
出するための検出ゲート（読出し手段）34と、トライス
テートインバータからなる書込みゲート35と、トライス
テートバッファからなる読出しゲート36とで、構成され
ている。

負荷用トランジスタ31,32は、ビット線BL,▲▼に
たすき接続され、それらのソースが電源電圧VDDに接続
されている。検出ゲート34は、ビット線BL,▲▼の
電位が“1"、0"または“0"、“1"かを検出し、エラー信
号（警告信号）ERRを出力する回路である。即ち、この
検出ゲート34は、エラー信号ERRをCPUあるいは制御回路
等へ、メモリセル10が劣化もしくは不良であることを通
知する機能を有している。書込みゲート35は、書込み信
号WREにより、データバス等のデータDAを反転してビッ
ト線▲▼へ出力する回路である。読出しゲート36
は、読出し信号RDEにより、ビット線BL上の読出しデー
タをデータバス等へ出力する回路である。

書込みゲート35の出力側はビット線▲▼に接続さ
れると共に、読出しゲート36の入力側がビット線BLに接
続されているが、この接続関係はゲートが反転型か否か
で定まるため、その接続関係を逆にしてもよい。また、
書込みゲート35の入力は、書込み中保持されていければ
ならないが、必要に応じてフリップフロップ等のデータ
保持回路等を適宜設けるようにしてもよい。

書込み回路20と共に書込み／消去手段を構成する消去
回路40は、Ｎチャネル型FETからなるトランジスタ41,4
7、零スレッショルドFETからなるトランジスタ42,45,4
6、及びキャパシタ43,44により、高電圧VPP（例えば、2
0V程度）及びクロックパルス（クロック信号）φ，に
基づき、消去用の高電圧を発生する機能を有すると共
に、論理制御回路（制御手段）50を備えている。論理制
御回路50は、ワード線選択信号W0、読出しモード信号
（読出し指示）RDM、消去モード信号ERM、クロックパル
スφ，、及び書込みモード信号WRMを入力し、メモリ
セル10に対する読出し、書込み及び消去動作を制御する
回路であり、ANDゲート51,52,54,55及びORゲート53より
構成されている。

なお、第１図中のWL0,…はワード線（選択信号）、φ
W,Ｗはクロックパルスφ，より生成された書込みク
ロックパルスである。

以上のように構成された半導体記憶装置の消去・読出
し動作（１）と、書込み・読出し動作（２）を、第２図
（ａ），（ｂ）及び第３図を参照しつつ説明する。

第２図（ａ），（ｂ）は第１図の消去、書込み（読出
しを含む）のタイミング図、及び第３図は第１図におけ
る記憶用トランジスタ11,12のスレッショルド電圧VTの
変化を示す図である。

（１） 消去・読出し動作（第２図（ａ）） （1a）消去動作 メモリセル10の消去を行う場合、例えば第１図におい
て図示しないアドレスデコーダによってワード線選択信
号W0が“1"になっているとする。

まず、第２図（ａ）に示すように、消去モード信号ER
Mが“1"になると、第１図のトランジスタ33がオン状態
となり、ビット線▲▼を“0"にする。一方、ANDゲ
ート52及びORゲート53を介してワード線WL0が“1"とな
るので、メモリセル10内のトランジスタ21がオンし、記
憶用トランジスタ11のコントロールゲート及び記憶用ト
ランジスタ12のソースが0Vになる。

クロックパルスφ，によってANDゲート54,55が開
き、トランジスタ45,46が導通状態となっているので、
消去回路40を構成するトランジスタ41,42,45,46及びキ
ャパシタ43,44にパルスが供給されて活性化し、消去電
圧供給線ERLに消去用の高電圧が発生する。この高電圧
は、記憶用トランジスタ11に対してスレッショルド電圧
VTを高く（消去）する方向、記憶用トランジスタ12に対
して低くする方向に働く。そのため、第３図に示すよう
に、記憶用トランジスタ11のスレッショルド電圧VTがVT
11a、記憶用トランジスタ12のスレッショルド電圧VTがV
T12aの方向にそれぞれ変化する。

消去モード信号ERMが“0"になると、前記の消去動作
は停止するが、記憶用トランジスタ11,12のスレッショ
ルド電圧VTは第３図のVT11a,VT12aの状態に保持され
る。これが消去状態である。

（1b）読出し動作 消去の後、例えば読出し動作を行う場合、読出しモー
ド信号RDMを“1"にする。すると、第１図の消去回路40
内において、ANDゲート51を介してトランジスタ47がオ
ン状態となり、消去電圧供給線ERLの電荷が放電して初
期化される。さらに、ANDゲート51及びORゲート53を介
してワード線WL0が“1"になることによって選択用トラ
ンジスタ13,14がオン状態となり、記憶用トランジスタ1
1,12のスレッショルド電圧VTの差（記憶状態）に対応し
た電位がビット線BL,▲▼に現れる。このビット線B
L,▲▼上の電位は、たとえ記憶用トランジスタ11,1
2のスレッショルド電圧VT差が小さくても、負荷用トラ
ンジスタ31,32によって差動増幅され、“1"、“0"の電
位として読出される。

読出し回路30内の読出しゲート36は、第３図のL3で示
すスレッショルド電圧（約2V）を持ち、さらに検出ゲー
ト34の正入力端子のスレッショルド電圧はL2のレベル
（約3V）を持ち、負入力端子のスレッショルド電圧はL4
のレベル（約1V）を持つように設定されている。このよ
うな設定は、読出しゲート36及び検出ゲート34の入力段
を例えばシュミット回路にするか、あるいはトランジス
タの寸法を変える等によって容易に実現が可能である。

従って、読出しゲート36により、ビット線BLの電位が
第３図中のL3のレベルより上にある時は“1"、下の時は
“0"として記憶内容を読出すことができる。

また、検出ゲート34により、ビット線BL,▲▼の
電位がモニタされている。そのため、ビット線BLの電位
が第３図中のL2より低いか、あるいはビット線▲▼
の電位がL4より高いレベル（中間状態Ｍ）にあるとき
は、消去動作によってメモリセル10のスレッショルド電
圧VTが充分変化していないことを示す。この中間状態Ｍ
の時に、検出ゲート34からエラー信号ERRが出力され
る。従って、このエラー信号ERRにより、メモリセル10
が劣化して第３図の劣化領域Ｎにあることがわかる。こ
れにより、メモリセル10の劣化あるいは寿命を予め検出
することができる。

但し、データの読出しは、前述のようにL3で“1"、
“0"判定を行っているため、エラー信号ERRが出力され
た後も、相当回数（第３図の回数na〜nbまで）正しくデ
ータの読出しが可能である。これにより、メモリセル10
の寿命を大幅に改善できる。しかも、半導体記憶装置の
使用中において、メモリセル10内の片方の記憶用トラン
ジスタ11または12が不良になり、ビット線BLまたは▲
▼が第３図の中間状態Ｍになっても、他方のビット線
▲▼またはBLが中間状態Ｍでなければ、データの読
出しを正しく行うことができる。従って、不良率を大幅
に改善できる。

（２） 書込み・読出し動作（第２図（ｂ）） （2a）書込み動作 書込み動作の場合、書込み信号WRE及び書込みモード
信号WRMを“1"にする。書込み信号WREを“1"にすると、
第１図の読出し回路30内の書込みバッファ35がオン状態
となり、書込みデータDAが該書込みバッファ35及び負荷
用トランジスタ31,32を介してビットBL,▲▼に伝達
される。さらに、書込みモード信号WRMによって論理制
御回路50内のANDゲート54,55が開き、クロックパルス
φ，がそのANDゲート54,55を介して書込みクロックパ
ルスφW,Ｗとなり、その書込みクロックパルスφW,
Ｗによって書込み回路20が活性化する。

但し、ビット線▲▼が“0"の時は、トランジスタ
26,27がオフ状態のままであり、該書込み回路20が活性
化しない。これは、既にメモリセル10が消去状態になっ
ているためである。よって、ビット▲▼＝“1"及び
ビット線BL＝“0"の時のみ書込み動作が行なわれること
になる。これにより、的確なアクセス動作が可能とな
る。

書込み回路20の出力は、記憶用トランジスタ11のスレ
ッショルド電圧VTを低くし、記憶用トランジスタ12のス
レッショルド電圧VTを高くする方向に働く。そのため、
第３図に示すように、記憶用トランジスタ11はVT11aの
状態からVT11bの方向へ、記憶用トランジスタ12はVT12a
の状態からVT12bの方向へ、それぞれスレッショルド電
圧VTが移動する。

書込み信号WRE及び書込みモード信号WRMが“0"になる
と、前記の書込み動作は停止するが、記憶用トランジス
タ11,12のスレッショルド電圧VTはVT11b及びVT12bの状
態に保持される。これがデータ書込み状態である。

（2b）読出し動作 書込み後の読出し動作は、前記（1b）の読出し動作と
同様に、読出しモード信号RDMを“1"にする。すると、
書込み回路20の出力の電荷が、トランジスタ21がオン状
態となることによって放電し、選択用トランジスタ13,1
4がオン状態となってデータの読出しが可能となる。そ
して、読出し信号RDEが“1"となることによって読出し
回路30内の読出しゲート36がオン状態となり、ビット線
BL,▲▼上の読出しデータがデータバス等へ出力さ
れる。

この第１の実施例において、メモリセルデータの書き
換え方法は、まずワード線WL0,…上のメモリセル10,…
が一括消去され、次にデータ入力に従って書込み対象と
なるメモリセルのみ、書込み回路20によって書込み電圧
が供給されて記憶用トランジスタ11,12にデータが書込
まれる。

第４図は、本発明の第２の実施例を示すメモリセルの
回路図である。

このメモリセル10Aでは、第１図と同様の記憶用トラ
ンジスタ11,12及び選択用トランジスタ13,14を有する他
に、その記憶用トランジスタ11,12に対する書込み電圧
を供給する第１図とほぼ同様の書込み回路20Aが設けら
れると共に、その書込み回路20Aと同一回路構成の消去
回路40Aが設けられている。

このように、メモリセル10A内に消去回路40Aが設けら
れているので、データの消去及び書込みは、ビット線B
L,▲▼からのデータ入力によってメモリセル10A毎
に選択制御され、同一のワード線に接続された複数のメ
モリセル10A,…の書込みと消去を同時に行うことができ
る。即ち、ワード線選択信号W0によってワード線WLOを
選択し、クロックパルスφ，を供給するだけで、デー
タの書き換えが行える。読出しの場合は、ワード線選択
信号W0によってワード線WLOを選択し、そのワード線WLO
に読出し信号RDを供給することにより、選択用トランジ
スタ13,14を選択すればよい。

この第２の実施例では、前記第１の実施例とほぼ同様
の利点を有する他に、次のような利点を有している。メ
モリセル10A内に消去回路40Aを設けているので、該メモ
リセル10Aの面積が大きくなるものの、同一ワード線に
接続されたメモリセル10A,…の書込みと消去を同時に行
うことがでてきるため、書込み及び消去時間の短縮化が
可能となる。

なお、本発明は、上記実施例に限定されず、種々の変
形が可能である。その変形例としては、例えば次のよう
なものがある。

（ａ） 第１図では、読出し回路30内に読出しゲート36
を設けてデータDAを読出すようにしているが、他の回路
を用いてデータDAの読出しを行うようにしてもよい。

例えば、第５図は差動型センスアンプの回路図であ
り、Ｐチャネル型FETからなる負荷用トランジスタ61,62
と、ビット線BL,▲▼の差動を取るＮチャネル型FET
からなるトランジスタ63,64と、基準電圧VBが印加され
るＮチャネル型FETからなる定電流源用トランジスタ65
とで、構成されている。

第１図の読出しゲート36に代えて、このような差動型
センスアンプ36Aを設け、ビット線BL,▲▼の電位差
を検出するようにすれば、第１図の読出しゲート36に比
べて回路構成が複雑になるものの、より正確なデータDA
の読出しが可能となる。

（ｂ） 第１図では、書込み回路20をメモリセル10内に
設けているが、この書込み回路20をメモリセル10の外部
に設けたり、あるいはメモリセル10内に消去回路40を設
けて該書込み回路20をそのメモリセル10の外部に設ける
ようにしても、前記第１の実施例とほぼ同様の利点が得
られる。

（ｃ） 第１図及び第４図に示すメモリセル10,10A、書
込み回路20,20A、読出し回路30、消去回路40,40Aは、他
のトランジスタやゲート等を用いて図示以外の回路構成
に変形することも可能である。

（発明の効果） 以上詳細に説明したように、請求項１、２及び３の発
明によれば、１ビットのデータを第１、第２のトランジ
スタに相補的に記憶させ、それを差動で読出すことによ
り、書込み及び消去の繰返しサイクル（寿命）の大幅な
改善ができる。しかも、第１及び第２のトランジスタの
いずれか一方が不良になっても、他方が正常であれば、
メモリセルに対するアクセスが可能であるため、不良率
を大幅に改善できる。

特に、請求項２の発明によれば、書込み／消去手段に
より、書込み動作及び消去動作を的確に行うことがで
き、しかも書込み時間や消去時間の短縮化等が可能とな
る。

請求項４の発明では、読出し手段により、データ転送
線対に転送されるデータの電位レベルを監視しているの
で、メモリセルの劣化あるいは寿命を予め検出すること
ができる。

従って、回路構成が簡単で、回路規模が小さく、低消
費電力の半導体記憶装置を実現できるため、小型で、か
つ低消費電力を要求されるコードレス電話機や、自動車
電話機、カメラ等といった種々の装置に適用できる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す半導体記憶装置の
回路図、第２図（ａ），（ｂ）は第１図における消去、
書込み（読出しを含む）のタイミング図、第３図は第１
図における記憶用トランジスタのスレッショルド電圧VT
の変化を示す図、第４図は本発明の第２の実施例を示す
メモリセルの回路図、第５図は差動型センスアンプの回
路図である。 10,10A……メモリセル、11,12……第1,第２の記憶用ト
ランジスタ、13,14……第1,第２の選択用トランジス
タ、20,20A……書込み回路、30……読出し回路、31,32
……負荷用トランジスタ、34……検出ゲート、35……書
込みゲート、36……読出しゲート、40,40A……消去回
路、50……論理制御回路。

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】選択信号により選択されることにより、格
   納しているデータの読出しあるいは入力されたデータを
   書込むことが可能なフローティングゲート型のトランジ
   スタから構成されるメモリセルを有する半導体記憶装置
   において、 第１及び第２のデータ転送線からなる一対のデータ転送
   線対と、 それぞれ第１電極、第２電極及び制御電極を有するフロ
   ーティングゲート型の第１及び第２のトランジスタと、
   前記第１及び前記第２のデータ転送線と前記第１及び前
   記第２のトランジスタの前記第１電極との間にそれぞれ
   接続され、前記選択信号により活性化し、該第１のデー
   タ転送線と該第１のトランジスタの該第１電極、及び該
   第２のデータ転送線と該第２のトランジスタの該第１電
   極とをそれぞれ導通状態にする転送手段とを有する前記
   メモリセルと、 書込み指示がなされた時に、クロック信号に応答して書
   込みに必要な電位レベルを有する信号を発生して、前記
   第１のトランジスタの前記第２電極及び前記第２のトラ
   ンジスタの前記制御電極に供給し、消去指示がなされた
   時に、該クロック信号に応答して消去に必要な電位レベ
   ルを有する信号を発生して、該第１のトランジスタの前
   記制御電極及び該第２のトランジスタの前記第２電極に
   供給する書込み／消去手段と、 前記メモリセル及び前記書込み／消去手段に対する動作
   を制御する制御手段とを、 有することを特徴とする半導体記憶装置。
2. 【請求項２】請求項１記載の半導体記憶装置において、
   前記書込み／消去手段は前記メモリセル内に配置されて
   いることを特徴とする半導体記憶装置。
3. 【請求項３】請求項１記載の半導体記憶装置において、
   前記書込み／消去手段は、読出し指示がなされた時に、
   前記第１及び前記第２のトランジスタの前記制御電極及
   び前記第２電極にそれぞれ基準電圧を供給する機能を有
   することを特徴とする半導体記憶装置。
4. 【請求項４】請求項１記載の半導体記憶装置において、
   前記データ転送線対に接続され、該データ転送線対の一
   方から転送されるデータを出力するもので、該データ転
   送線対に転送されるデータの電位レベルを監視し、該電
   位レベルが予め設定された電位レベルを満足しない時
   に、警告信号を出力する読出し手段を有することを特徴
   とする半導体記憶装置。