JPH06302189A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH06302189A
JPH06302189A JP5228396A JP22839693A JPH06302189A JP H06302189 A JPH06302189 A JP H06302189A JP 5228396 A JP5228396 A JP 5228396A JP 22839693 A JP22839693 A JP 22839693A JP H06302189 A JPH06302189 A JP H06302189A
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bit line
bit lines
bit
sense amplifier
lines
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JP5228396A
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Shinichiro Shiratake
慎一郎 白武
Takehiro Hasegawa
武裕 長谷川
Daizaburo Takashima
大三郎 高島
Takashi Ogiwara
隆 荻原
Makoto Fukuda
良 福田
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Toshiba Corp
Original Assignee
Toshiba Corp
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Abstract

(57)【要約】 【目的】浮遊ビット線に対するノイズを減少させた半導
体記憶装置を提供することにある。 【構成】ＮＡＮＤ型メモリが接続された複数のビット線
ＢＬと１つのセンスアンプ１との間をそれぞれビット線
選択用トランジスタ３によって接続し、トランジスタ３
の選択的駆動により複数のビット線ＢＬを順次センスア
ンプ１に接続して、ビット線ＢＬにおける信号増幅動作
を時系列的に行う半導体記憶装置において、トランジス
タ３のゲートが、制御信号線φに対して隣接するセンス
アンプ毎に反対の順序に接続されていることを特徴とす
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ダイナミック型の半導
体記憶装置（ＤＲＡＭ）に関する。
【０００２】
【従来の技術】従来、メモリセル領域の面積を小さくで
きるビット線の構成として、１つのセンスアンプの両側
にビット線とその相補ビット線を１対配置するオープン
型ビット線構成がある。しかし、半導体記憶装置が次第
に大容量化するにつれ、メモリセルの大きさそのものが
小さくなり、ビット線の間隔も短くなってきており、ビ
ット線の間隔にセンスアンプを配置することが困難とな
っている。
【０００３】上記問題の解決方法として、複数のビット
線によってそれよりも少ない数のセンスアンプを共有
し、複数のビット線のデータを順次センスアンプで増幅
して読み出し、或いは書き込む方式が提案されている。
（1991年 IEEE ISSCC DIGEST OF TECHNICAL PAPERS vo
l.34 p106 TAM6.2 ）。この方式は、メモリセル領域の
面積を増加させることなくセンスアンプの配置が可能で
ある。
【０００４】しかしながら、この種の方式では次のよう
な問題があった。即ち、センスアンプに接続されていな
いビット線が電気的に浮遊状態となるので、特にセンス
アンプで増幅されたデータを選択されたビット線に書き
込む際に、これと隣り合う非接続ビット線にビット線間
の容量結合によるノイズが発生し、結果として実効的な
信号量が減少してしまう。
【０００５】この問題を具体的に説明する。図１７はこ
の種のＤＲＡＭを示す回路構成図であり、センスアンプ
の両側にビット線ＢＬが配置され、ビット線ＢＬには複
数のトランスファゲートを介してメモリセルがそれぞれ
接続されている。ここで、トランスファゲートをφ１〜
φｍの順に選択するものとすると、ｎ番目のセンスアン
プに関して最後に選択するビット線（ＢＬmN）以外のビ
ット線は隣接ビット線の電位振幅の影響を受ける。特
に、ＢＬ1Nはφ２を選択したときの隣接ビット線（ＢＬ
2N）の電位振幅の影響と、φｍを選択したときの別のセ
ンスアンプの隣接ビット線（ＢＬm(N-1)）の電位振幅の
影響を受ける。つまり、第１番目に選択される端のビッ
ト線ＢＬ1Nは隣接ビット線の影響を２回受けることにな
り、第１番目のビット線におけるノイズが大きくなる。
【０００６】一方、ワード線とビット線の容量結合など
によるノイズを相殺するために、ワード線の動作と同時
に疑似的なワード線、即ちダミーワード線を動作させる
方法が取られている。ビット線対をセンスアンプの左右
に分離して配置する、いわゆるオープン型ビット線方式
におけるダミーワード線の配置には、従来２つの方法が
あった。
【０００７】１つは、センスアンプに対して選択される
ワード線と反対側にダミーワード線が配置され、ワード
線とダミーワード線が同じ位相で動作する順相型ダミー
ワード線方式である。もう１つは、センスアンプに対し
て選択されるワード線とダミーワード線が同じ側に配置
され、ワード線とダミーワード線が反対の位相で動作す
る逆相型ダミーワード線方式である。
【０００８】従来技術の例として、順相型ダミーワード
線方式の構成の一例を図１８に、その動作タイミングを
図１９に示す。この方式では、ダミーセル及びダミーワ
ード線はセンスアンプの両側に１本ずつ配置され、メモ
リセルをアクセスするためにワード線ＷＬが立ち上がる
と、これと同期してアクセスされるメモリセルと反対側
のダミーワード線ＤＷＬが立ち上がる。ダミーセルに
は、予めビット線ＢＬのプリチャージ電位と同じ電位が
書き込まれていなければならない。このため、ダミーセ
ルは通常の１トランジスタ１キャパシタのメモリセルと
は異なる構造を持ち、プリチャージ用トランジスタが別
途に接続された２トランジスタ１キャパシタの構造とな
っている。
【０００９】ところが、１トランジスタ１キャパシタの
ＤＲＡＭセルを直列接続した構造を持つメモリセルブロ
ックをアクセスの基本単位としたダイナミック型半導体
記憶装置（以下ではＮＡＮＤ型ＤＲＡＭと呼ぶ）では、
直列につなげたメモリセルの数だけのワード線が順次立
ち上がり、また立ち下がるため、１本のワード線と１本
のダミーワード線が対応した従来の方法では、ビット線
に影響を与えているワード線のノイズを相殺することが
できない。
【００１０】また、ＮＡＮＤ型ＤＲＡＭにおいては、直
列に接続されたＤＲＡＭセルの任意のビットを読み出し
或いは書き込みアクセスするために、直列に接続された
セルの全てのセルトランスファゲート（ワード線）を順
に駆動する。具体的には、ＤＲＡＭセルを４つ直列につ
なげた構成の場合は、図２０に示すように、４本のワー
ド線ＷＬ全てを順に立ち上げてデータを読み出し、また
書き込みの際には順にこれらのワード線ＷＬを立ち下げ
るという一連の動作をする。
【００１１】ここで、ビット線コンタクトから見て近い
側のセルのデータに対するアクセスのみが必要な場合に
は、それよりも奥のセルに関するワード線の動作は必要
ない。しかし、従来のように全てのワード線を順に駆動
する方式では、無駄なワード線の動作のためにアクセス
時間及び消費電力が増加してしまうという問題があっ
た。
【００１２】
【発明が解決しようとする課題】このように従来、複数
のビット線を順にセンスアンプに接続して信号を増幅す
る方式においては、隣接したビット線に対して容量結合
などによるノイズが発生してしまい、セルに対する書き
込み動作時に第１番目に選択されるビット線に特に大き
なノイズが発生するという問題があった。
【００１３】また、ＮＡＮＤ型ＤＲＡＭにおいては、直
列につなげたメモリセルの数だけのワード線が順次立ち
上がり、また立ち下がるため、１本のワード線と１本の
ダミーワード線が対応した従来の方法では、ビット線に
影響を与えているワード線のノイズを相殺することがで
きないという問題があった。
【００１４】また、ＮＡＮＤ型ＤＲＡＭにおいては、直
列に接続されたセルの数のワード線の全てを毎回のアク
セスの度に動作させた場合、消費電力及び平均アクセス
時間が増加してしまうという問題があった。
【００１５】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、浮遊ビット線に対する
ノイズを減少させることができ、信頼性の向上をはかり
得る半導体記憶装置を提供することにある。
【００１６】また、本発明の他の目的は、ＮＡＮＤ型Ｄ
ＲＡＭセルにおけるワード線とビット線の容量結合のノ
イズを相殺し、かつダミーセルとして特殊な構造のメモ
リセルを用いないダミーワード線方式を実現し得る半導
体記憶装置を提供することにある。
【００１７】また、本発明の他の目的は、ＮＡＮＤ型Ｄ
ＲＡＭセルにおける無駄なワード線の動作による消費電
力及びアクセス時間の増加をなくすことができる半導体
記憶装置を提供することにある。
【００１８】
【課題を解決するための手段】本発明は、上記課題を解
決するために、次のような構成を採用している。即ち、
本発明（請求項１）は、複数のビット線と１つのセンス
アンプとの間をそれぞれトランジスタによって接続し、
トランジスタの選択的駆動により複数のビット線を順次
センスアンプに接続して、ビット線における信号増幅動
作を時系列的に行う半導体記憶装置において、トランジ
スタのゲートを、制御信号線に対して隣接するセンスア
ンプ毎に反対の順序に接続したことを特徴とする。
【００１９】また、本発明（請求項２）は、複数のビッ
ト線と該ビット線よりも少ない数のセンスアンプとの間
をそれぞれトランジスタによって接続し、トランジスタ
の選択的駆動により複数のビット線を順次センスアンプ
に接続して、ビット線における信号増幅動作を時系列的
に行う半導体記憶装置において、隣り合うビット線が、
異なるタイミングで動作する相互に別のセンスアンプに
それぞれ接続され、且つ前記トランジスタのゲートが、
制御信号線に対して隣接するセンスアンプ毎に反対の順
序に接続されてなることを特徴とする。
【００２０】また、本発明（請求項３）は、複数のビッ
ト線と１つのセンスアンプとの間をそれぞれトランジス
タによって接続し、トランジスタの選択的駆動により複
数のビット線を順次センスアンプに接続して、ビット線
における信号増幅動作を時系列的に行う半導体記憶装置
において、センスアンプに接続されるビット線群の端の
ビット線は、これと隣り合うビット線群の隣接する側の
端のビット線と同時に書き込み駆動され、かつ端以外の
ビット線は、書き込まれたビット線が少なくとも一方の
隣にある状態で書き込み駆動されることを特徴とする。
【００２１】また、本発明（請求項４）は、複数のダイ
ナミック型メモリセルが直列接続されたメモリセルユニ
ットをビット線に複数個接続して構成された半導体記憶
装置において、メモリセルユニットと同一構成からな
り、ビット線に接続されたダミーセルユニットと、待機
状態においてダミーセルユニットにつながるダミーワー
ド線を全て立ち上げる手段と、メモリセルのデータを読
み出すためにメモリセルユニットにつながるワード線を
ビット線コンタクトに近い側から順に立ち上げる毎に、
ビット線コンタクトに遠い側からダミーワード線を順に
立ち下げる手段と、データを再書き込みしてワード線を
ビット線コンタクトに遠い側から順に立ち下げる毎に、
ビット線コンタクトに近い側からダミーワード線を順に
立ち上げる手段とを具備してなることを特徴とする。
【００２２】また、本発明（請求項５）は、複数のダイ
ナミック型メモリセルが直列接続されたメモリセルユニ
ットをビット線に複数個接続して構成された半導体記憶
装置において、データの読み出し又は書き込みのため前
記メモリセルユニットにつながるワード線をビット線コ
ンタクトに近い側から順に立ち上げる手段と、メモリセ
ルユニットに対し直列接続されたセル数よりも少ない数
のセルを選択する際に、選択されないセル以降に対して
ワード線の立ち上げを阻止する手段と、データの読み出
し又は書き込みの終了のためワード線をビット線コンタ
クトに遠い側から順に立ち下げる手段とを具備してなる
ことを特徴とする。
【００２３】
【作用】本発明（請求項１）によれば、ビット線とセン
スアンプとの間のトランジスタのゲートを、制御信号線
に対して隣接するセンスアンプ毎に反対の順序に接続し
ているので、従来は第１番目に選択されるビット線に対
してのみ２回の隣接ビット線の電位振幅が影響していた
ところを、第１番目のビット線に対しても他のビット線
と同様、１回のみの影響とすることができる。また、本
発明（請求項３）のようにしても、第１番目のビット線
に対する隣接ビット線の電位振幅の影響を１回のみとす
ることができ、さらに全てのビット線に対して隣接ビッ
ト線の電位振幅の影響を１回以下にすることができる。
【００２４】また、本発明（請求項２）によれば、隣接
したビット線をそれぞれ異なったタイミングで動作する
センスアンプに接続することにより、電位振幅の影響を
互いのセンスアンプ動作によって同時に補償することが
可能となる。
【００２５】ここで、メモリセルに対するデータの書き
込みの際に少なくとも１本のビット線に対する電位増幅
を少なくとも２回以上行うことにより、隣接ビット線の
電位振幅によるノイズを、複数回のセンスアンプ増幅に
よって補うことによって、セルに蓄えられる信号電荷の
実効的な減少を防ぐことができる。但し、２回目以降の
センスアンプ動作は、ノイズによって損なわれた信号を
補うだけなので、ビット線の電位振幅は微小で、従って
この増幅動作そのものは隣接ビット線に影響しない。
【００２６】また、本発明（請求項４）によれば、ワー
ド線とビット線の容量結合ノイズは、従来方式の逆相補
型ダミーワード線方式と同様に相殺される。さらに、ビ
ット線につながっているメモリセルの数が、センスアン
プの両側、即ちビット線対のいずれについても常に同じ
数に保たれているため、センスアンプの動作におけるビ
ット線対の容量バランスが崩れることなく、安定な回路
動作が行える。
【００２７】また、本発明（請求項５）によれば、不必
要なワード線の動作をなくすことができるので、平均ア
クセス時間及び平均消費電流を大幅に小さくすることが
できる。
【００２８】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は、本発明の第１の実施例に係わるＤＲＡＭ
を示す回路構成図である。以下の図面では、トランジス
タや配線を記号で表わしているが、少なくともビット線
の配置に関しては、実際のレイアウトパターンは図面の
順序で並んでいるものとする。
【００２９】図中１はセンスアンプ，イコライズ，ＩＯ
ゲート及びデータ一時記憶部等を備えた回路（以下では
センスアンプと称する）、２はＤＲＡＭセルを直列接続
したＮＡＮＤセルユニット、３はメモリセルユニット選
択のためのトランスファゲート、ＢＬはビット線、ＷＬ
はワード線、φはトランスファゲート３の制御信号線を
示している。
【００３０】本実施例では、センスアンプ毎にビット線
ＢＬを選択する順序が異なり、第Ｎのセンスアンプでは
図面の下から、第Ｎ±１のセンスアンプでは図面の上の
ビット線から順にセンスアンプに接続される。ビット線
ＢＬとセンスアンプを接続するトランジスタ３は共通の
信号線φx によって制御されている。
【００３１】また、本実施例ではＤＲＡＭセルを直列に
つなげたＮＡＮＤ型のセルを用いており、その直列数は
ｎ、１つのセンスアンプに対するビット線の数がｍであ
る。ｎ及びｍは任意の数にすることができる。また、本
実施例ではセンスアンプの近くに、ｎ×ｍビットのデー
タ一時記憶手段を配置し、メモリセルから読み出された
データをこの一時記憶手段に蓄え（読み出しサイク
ル）、後にメモリセルに再書き込みを行っている（リス
トアサイクル）。
【００３２】本実施例に対応する従来技術の例は前記図
１７に示した通りである。図１７では、ビット線の接続
される順序がセンスアンプ毎に周期的になっている。図
２は、図１又は図１７の構成のセンスアンプ及びビット
線選択トランジスタの動作タイミング図で、ｎ＝ｍ＝４
の場合である。
【００３３】図１に示された本実施例のような構成とす
ることによって、第Ｎのセンスアンプに属する最初に選
択されるビット線ＢＬ1Nが選択されるとき、これと同時
に選択される隣のセンスアンプのビット線ＢＬ1(N-1)が
隣接位置にあるため、ＢＬ1NはＢＬ1(N-1)による影響は
受けない。このため、最初に選択されるビット線ＢＬ1N
に対して隣り合うビット線の電位振幅によってノイズを
与えるのはＢＬ2Nのみとなる。これに対して、図１７に
示す従来の構成では、ＢＬ2n及び隣のセンスアンプに属
するＢＬm(N+1)の２本がＢＬ1Nに対してノイズを与え
る。従って本実施例は、最初にセンスアンプに接続され
るビット線ＢＬ1Nに対する隣接ビット線からのノイズを
半分にすることができる。
【００３４】次に、本発明の第２の実施例について説明
する。本実施例では、センスアンプとビット線の構成は
図１又は図１７のいずれかのようになっている。図３
は、本実施例のタイミング図で、図２と同じくｎ＝ｍ＝
４の場合である。
【００３５】本実施例では、従来の方法に従って全ての
ビット線に対して電位増幅を行った後、データの一時記
憶手段から再びデータを読み出してビット線に対する２
回目の書き込み動作を行っている。この方法において、
第１回目の書き込みが終了するまでの過程は従来の技術
と同じである。従ってこの段階において、各ビット線に
書き込まれた電位は、隣接ビット線の電位振幅の影響を
受けてノイズを含んでいる。しかし、これに再度の書き
込み動作を繰り返し行うと、再び所望の電位、即ちデー
タの内容によって電源電圧Ｖcc或いは０Ｖをビット線に
与えることができる。
【００３６】２回目の書き込み動作におけるビット線の
電位振幅は、上記のノイズによって損なわれた電位差を
補うだけのものなので、第１回のビット線への書き込み
の際の、プリチャージ電位から電源電圧Ｖcc或いは０Ｖ
までの大きな電位振幅に比べると非常に小さく、従って
隣接ビット線に与える影響は小さい。このため、２回目
以降の書き込みによるビット線間の結合容量等によるノ
イズは非常に微小である。
【００３７】この実施例では、全てのビット線に対する
書き込みを２回ずつ行っているが、最後にアクセスされ
るビット線については、１回の書き込みを行うだけでも
よく、また再書込みの回数も２回に限られるものではな
い。
【００３８】図４は、本発明の第３の実施例の回路図
で、図５は本実施例の動作タイミング図である。本実施
例では、２つのＤＲＡＭセルをつなげたＮＡＮＤ型セル
を用いており、また１つのセンスアンプで２組のビット
線対を共有し、これを２つ組み合わせて１つの単位を構
成している。但し、ＮＡＮＤ型セルの直列につなげるセ
ルの数又は１つのセンスアンプで共有するビット線対の
数はこれらの値に制限されない。
【００３９】これら２つのセンスアンプＡ，Ｂは異なっ
たタイミングで動作し、それらに接続されるビット線は
交互に配置されている。ビット線は、これら４対のビッ
ト線対の端から順にセンスアンプに接続されるが、その
方向は第１の実施例と同様に、４対のビット線対の単位
毎に逆になっている。本実施例の書き込みサイクルにお
ける動作原理を以下に説明する。
【００４０】まず、センスアンプＡによって、データ一
時記憶手段から読み出されたデータが増幅され、信号φ
1Aが“Ｈ”となってビット線選択トランジスタが導通
し、データがビット線ＢＬ1Aに書き込まれる。次いで、
第２のセンスアンプＢに接続されるＢＬ1Bが選択されて
センスアンプＢによって増幅されたデータが書き込まれ
る。但し、このときセンスアンプＡは駆動され続けてお
り、従ってＢＬ1Bの電位振幅が隣接したＢＬ1Aに与える
ノイズはセンスアンプＡによって直ちに補償される。
【００４１】次いで、センスアンプＢが駆動した状態の
まま信号φ1Aが“Ｌ”となり、ビット線選択トランジス
タが閉じてセンスアンプＡがイコライズされ、続いて信
号φ2A“Ｈ”となってデータ一時記憶手段から読み出さ
れたデータがＢＬ2Aに伝達される。ＢＬ2Aの電位振幅に
よって既にデータが書き込まれているＢＬ1Bの電位が変
化しようとするが、センスアンプＢが動作し続けている
ため、この変化は直ちに打ち消される。
【００４２】同様にして、ＢＬ2Bの電位もＢＬ2Aの電位
がセンスアンプＡによって固定されたまま書き込まれる
が、この際には隣り合うビット線は同時に電位が増幅さ
れる隣接した単位のＢＬ2Bと、センスアンプＡによって
電位が補償されているＢＬ2Aなので、最終的に全てのビ
ット線に対して１回のセンスアンプ動作を行うだけで、
ビット線間の容量結合によってビット線の信号電位が受
けるノイズを全て補償することができる。
【００４３】図６は、本発明の第４の実施例に係わるＤ
ＲＡＭを示す回路構成図である。第１の実施例では、ビ
ット線ＢＬの接続順序をセンスアンプ毎に反対にした
が、この代わりに本実施例では、 (1) センスアンプに接続されるビット線群の端のビット
線は、これと隣り合うビット線群のうちの隣接する端の
ビット線と同時に書き込み駆動される（第１の規則）。 (2) 端以外のビット線は、書き込まれたビット線が少な
くとも一方の隣にある状態で書き込み駆動される（第２
の規則）。 (3) 片方の端のビット線は最初に書き込み駆動される
（第３の規則）。 ようにしてる。
【００４４】図６は、ｍ本のビット線ＢＬを１つのセン
スアンプ１で共有する場合であり、ビット線ＢＬの番号
は図のセンスアンプ毎に上から１，２，３，〜，ｍとな
っている。センスアンプの番号としてはＮ，Ｎ＋１，〜
を用いている。セル即ちビット線ＢＬに対する書き込み
を行う順序としては、まず第１及び第３の規則に従って
φ１を立ち上げ、ビット線ＢＬ1,N-1 ，ＢＬm,N ，ＢＬ
1,N+1 ，〜に書き込みを行う。次に、φ２を立ち上げ、
それぞれのセンスアンプに接続されるビット線群の反対
側の端のビット線ＢＬm,N-1 ，ＢＬ1,N ，ＢＬm,N+1 ，
〜に、第１の規則に従って書き込みを行う。
【００４５】次に、第２の規則に従って残りのビット線
ＢＬに書き込みを行うのであるが、この順序はセンスア
ンプ毎に任意に決められる。この例では、残りの（端で
はない）ビット線ＢＬについては、センスアンプとビッ
ト線を接続する順序が、センスアンプ毎に周期的に書き
込みを行う形になっている。ゲート制御信号φｍの立ち
上げの順序は、φ１，φ２に続いてφ３，φ４…φｍで
ある。
【００４６】このような構成であっても、最初に選択さ
れるビット線群の端のビット線（例えばＢＬm,N ）が選
択されるとき、これと同時に選択される隣のセンスアン
プのビット線群の端のビット線（例えばＢＬ1,N+1 ）が
隣接位置にあるため、最初に選択されるビット線は隣の
センスアンプのビット線による影響は受けない。このた
め、最初に選択されるビット線に対して隣り合うビット
線の電位振幅によってノイズを与えるのは、同一ビット
線群の内の隣接するビット線のみとなり、最初にセンス
アンプに接続されるビット線に対する隣接ビット線から
のノイズを半分にすることができる。従って、第１の実
施例と同様の効果が得られる。
【００４７】図７は、本発明の第５の実施例に係わるＤ
ＲＡＭを示す回路構成図である。この実施例は、各セン
スアンプ１に４本のビット線ＢＬが接続される構成であ
る。第３の規則に従って最初に選択されるゲート制御信
号φ１が接続されるのは、各センスアンプの一番端のビ
ット線ＢＬである。さらに、ゲート制御信号φ２，φ
３，φ４が順に選択されていくのであるが、ビット線Ｂ
Ｌの接続順序はセンスアンプ毎に周期的ではないが、上
記の３つの規則には沿っている。
【００４８】このような構成であっても、最初に選択さ
れるビット線群の端のビット線に対する隣接ビット線か
らの影響を、同一のビット線群のビット線のみとするこ
とができ、第１の実施例と同様の効果が得られる。
【００４９】このように第１〜第５の実施例によれば、
ビット線とセンスアンプとの間のトランジスタのゲート
接続を工夫することにより、浮遊ビット線に対するノイ
ズを減少させることができ、信頼性の向上をはかること
ができる。
【００５０】図８は、本発明の第６の実施例に係わるＤ
ＲＡＭを示す回路構成図である。この実施例では、直列
に接続されるメモリセルの数を４としているが、この数
は４以外でも可能である。センスアンプ１の両側にビッ
ト線ＢＬが接続され、ビット線ＢＬにはＮＡＮＤ型のメ
モリセルユニット２が複数個接続されている。また、ビ
ット線ＢＬにはメモリセルユニット２と同一構成のダミ
ーセルユニット４が接続されている。そして、ダミーワ
ード線はセンスアンプ１の両側にそれぞれ４本ずつ配置
され、待機状態では全てのダミーワード線が立ち上がっ
た状態となっている。
【００５１】いま、ワード線ＷＬ0L〜ＷＬ3Lが順次選択
されてデータＤ0L〜Ｄ3Lがアクセスされる場合について
考える。図９は本実施例のタイミング図である。まず、
ワード線ＷＬ0Lが立ち上がると、同じビット線ＢＬにつ
ながるダミーワード線ＤＷＬ3Lが立ち下がる。この状態
で第１のメモリセルＣ1nのデータがビット線に読み出さ
れ、センスアンプ１で増幅されてデータ一時記憶手段に
保存される。また、この時点でビット線ＢＬにつながる
ＤＲＡＭセルの数は、メモリセルが１、ダミーセルが３
で合計４つである。
【００５２】これに対して相補ビット線／ＢＬにつなが
るＤＲＡＭセルの数はダミーセルのみの４つで、ビット
線対にそれぞれつながっているＤＲＡＭセルの数は同じ
になっている。次に、ＷＬ1Lが立ち上がるとＤＷＬ2Lが
立ち下がり、第２のメモリセルＣ2nのデータが読み出さ
れて一時保存される。この状態でもビット線ＢＬにつな
がるＤＲＡＭセルの数はメモリセルの２つとダミーセル
の２つで合計４つに保たれている。
【００５３】さらに、ワード線ＷＬ2L，ＷＬ3Lが順次立
ち上がると共にダミーワード線ＤＷＬ1L，ＤＷＬ0Lが立
ち下がるが、それぞれの段階でビット線対につながるＤ
ＲＡＭセルの数は常に同じ数に保たれている。この様子
を、図１０に示す。図中の丸印の実線が開いているメモ
リセル、破線が閉じているメモリセルである。
【００５４】次いで、データ一時記憶手段から読み出さ
れたデータがメモリセルに書き込まれてワード線がＷＬ
3L，ＷＬ2L，ＷＬ1L，ＷＬ0Lの順で立ち下がるが、これ
と共にダミーワード線はＤＷＬ0L，ＤＷＬ1L，ＤＷ2L，
ＤＷ3Lの順で立ち上がっていく。この間もビット線対の
それぞれにつながるメモリセルの数は常に４ずつに保た
れている。
【００５５】但し、メモリセルのデータをビット線に読
み出す際に、ビット線容量が増加しないように、ダミー
ワード線の立ち下がりは対応するワード線の立ち上がり
よりも速いタイミングで行われる。また、ダミーセルの
内容がビット線に流れ出してメモリセルの書き込みデー
タに対するノイズにならないように、ダミーワード線の
立ち上がりはワード線の立ち下がりに遅れたタイミング
で行われる。
【００５６】このように本実施例においては、一連のア
クセスの間、ビット線対にそれぞれつながるＤＲＡＭセ
ルの数は常に４つずつに保たれており、ビット線容量の
アンバランスは生じないので、センスアンプ動作等の回
路動作を安定に行える。
【００５７】次に、本発明の第７の実施例について説明
する。この実施例は、ＮＡＮＤ型ＤＲＡＭのアクセス方
法を改良したものである。なお、以下の説明では、直列
に接続されるＤＲＡＭセルの数を４としているが、この
数は他のいかなる値でも可能である。
【００５８】図１１では、ビット線コンタクトから見て
一番手前のセルに対するアクセスを行う場合について示
している。この場合は、ワード線を１本のみ動作させ、
残る３本のワード線は動作させない。図１２に示したの
は、ビット線コンタクトから見て１番奥（４番目）のセ
ルに対するアクセスである。この場合は、従来と同様４
本のワード線全てを順に動作させる。
【００５９】図１３は、本実施例に係わるＤＲＡＭを示
す回路構成図である。本実施例では、４本のワード線Ｗ
Ｌ0 ，ＷＬ1 ，ＷＬ2 ，ＷＬ3 の制御のために、別に３
ビットのカウンタを設ける。このカウンタの出力 Q2,Q
1,Q0 の値と、セルのデータの読み出し或いは再書き込
みのためのセンスアンプの動作タイミングの関係を示し
たのが図１４である。この図では、４本のワード線全て
が選択される場合について説明している。
【００６０】カウンタの出力はクロック信号ＣＫの立ち
下がりによって順に増加していく。クロックＣＫのパル
スは、センスアンプが１回動作する毎に１回のみ発生し
ている。各ワード線はこのカウンタの出力によって制御
され、ＷＬ0 はクロックの出力が Q2Q1Q0 = 000 の時点
で（制御信号ＣＮＴの立ち上がりによって）立ち上がり
111の時点で（制御信号ＣＮＴ２の立上がりによって）
立ち下がる。また、ＷＬ1 は 001で立ち上がり、 110で
立ち下がる。同様に、ＷＬ2,3 もそれぞれ 010，011 で
立ち上がり、 101，100 で立ち下がる。
【００６１】このような動作を実現する回路の例が図１
５である。図１５の回路で作られたワード線制御信号Ｐ
ＲＷＬ０，ＰＲＷＬ１，ＰＲＷＬ２，ＰＲＷＬ３がロウ
デコーダに入力され、アドレスが選択されたワード線Ｗ
Ｌ0 ，ＷＬ1 ，ＷＬ2 ，ＷＬ3 をそれぞれ駆動してい
る。
【００６２】図１６は第７の実施例で用いるカウンタ回
路の例である。このカウンタは、３つのＪＫフリップ・
フロップによって構成され、クロックＣＫの立ち下がり
によって出力 Q2Q1Q0 が増加していく。
【００６３】これに加えて制御信号ＴＲＮが入力される
が、このＴＲＮ信号が“Ｌ”の場合はカウンタの出力は
単純に増加していくだけである。しかし、出力が 000,0
01,010,011の時点で（ＣＫ信号が立ち上がる前に）ＴＲ
Ｎ信号が“Ｈ”となると、上位２ビット（Q2，Q1）が強
制的に反転され、出力が000 の時点でＴＲＮ信号が
“Ｈ”となった場合は次の出力が 111となり、 001の場
合は 110、 101の場合は 101、 011の場合は 100とカウ
ンタの出力が一気に増加する。
【００６４】このようなカウンタを用いてワード線を制
御すると、ＷＬ0 が立ち上がる時（カウンタ出力が 000
で、ＣＫが“Ｈ”になる前）にＴＲＮ信号を“Ｌ”から
“Ｈ”にすると、カウンタの出力が 000から 111となる
ので、次にＷＬ0 の立ち下げが行われる。即ち、他の３
本のワード線ＷＬ1 ，ＷＬ2 ，ＷＬ3 の立ち上げ，立ち
下げのサイクルが省略されてワード線ＷＬ0 のみの立ち
上げ，立ち下げを行うことができる。
【００６５】同様にして、カウンタの出力が 001の時点
でＴＲＮ信号を“Ｈ”にすることにより、ＷＬ2 ，ＷＬ
3 の立ち上げ，立ち下げを省略して、ＷＬ0 ，ＷＬ1 の
立ち上げ，立ち下げを順に行うという動作を実現するこ
ともでき、さらに同様にしてＷＬ0 ，ＷＬ1 ，ＷＬ2 の
みを選択する動作も実現できる。
【００６６】このように本実施例によれば、ＮＡＮＤ型
ＤＲＡＭセルにおけるワード線の選択数を任意に制御で
きるので、余分なワード線の動作による平均サイクル時
間や消費電力の増加を最小とすることができる。
【００６７】ここで、タイミングを用いて制御する場
合、クロック信号ＣＫを外部からの制御信号として入力
し、またＴＲＮ信号として／ＲＡＳ（ロウ・アドレス・
ストローブ信号）を入力することにより、ＣＫ信号の数
に対する／ＲＡＳ信号のパルス長を変化させることによ
って、選択するワード線の数を外部から任意に選択する
ことが可能となる。
【００６８】また、タイミングを用いずに固定電位のみ
制御信号でコントロールする場合、何本のワード線を立
ち上げるかを制御する、サイクル内で“Ｈ”或いは
“Ｌ”に固定された外部入力信号を与え、この制御信号
を用いてワード線の選択数を制御することも可能であ
る。
【００６９】なお、本発明は上述した各実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲で、種々
変形して実施することができる。実施例ではオープン型
ビット線方式について説明したが、本発明はフォールデ
ッド型ビット線方式にも適用することが可能である。
【００７０】
【発明の効果】以上詳述したように本発明（請求項１〜
３）によれば、電気的に浮遊状態となっているビット線
に対する、隣接ビット線の電位振幅によるノイズを大幅
に減少することができ、メモリセルに蓄えられる実効的
な信号量を従来よりも大きくすることができる。
【００７１】また、本発明（請求項４）によれば、特別
な構造のダミーセルを用いることなく、ＮＡＮＤ型ＤＲ
ＡＭのワード線とビット線の容量結合ノイズを相殺し、
またビット線につながるセルの数を常に一定に保つこと
により、ビット線の容量バランスを一定に保ち、回路の
安定動作を行うことができ、さらに本発明（請求項５）
によれば、ＮＡＮＤ型ＤＲＡＭにおけるワード線の選択
数を任意に制御できるので、余分なワード線の動作によ
る平均サイクル時間や消費電力の増加を最小とすること
ができる。
【図面の簡単な説明】
【図１】第１の実施例に係わるＤＲＡＭを示す回路構成
図。
【図２】第１の実施例におけるセンスアンプ及びビット
線選択トランジスタの動作タイミング図。
【図３】第２の実施例におけるセンスアンプ及びビット
線選択トランジスタの動作タイミング図。
【図４】第３の実施例に係わるＤＲＡＭを示す回路構成
図。
【図５】第３の実施例における動作タイミング図。
【図６】第４の実施例に係わるＤＲＡＭを示す回路構成
図。
【図７】第５の実施例に係わるＤＲＡＭを示す回路構成
図。
【図８】第６の実施例に係わるＤＲＡＭを示す回路構成
図。
【図９】第６の実施例におけるタイミング図。
【図１０】第６の実施例におけるワード線及びダミーワ
ード線の状態を示す図。
【図１１】第７の実施例においてＮＡＮＤ型セルの１番
目のセルにアクセスを行う場合のタイミング図。
【図１２】第７の実施例においてＮＡＮＤ型セルの４番
目のセルにアクセスを行う場合のタイミング図。
【図１３】第７の実施例に係わるＤＲＡＭを示す回路構
成図である。
【図１４】セルのデータの読み出し或いは再書き込みの
ためのセンスアンプの動作タイミングの関係を示す図。
【図１５】カウンタの出力によるワード線制御信号の発
生回路の例を示す図。
【図１６】第７の実施例で用いるカウンタ回路の例を示
す図。
【図１７】従来のＤＲＡＭを示す回路構成図。
【図１８】従来の順相型ダミーワード線方式の構成の一
例を図。
【図１９】順相型ダミーワード線方式の動作タイミング
を示す図。
【図２０】従来のＮＡＮＤ型ＲＡＭのワード線選択のタ
イミング図。
【符号の説明】
１…センスアンプ等の回路 ２…メモリセルユニット ３…セル選択用のトランジスタ ４…ダミーセルユニット ＢＬ…ビット線 ＷＬ…ワード線 ＤＷＬ…ダミーワード線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 荻原 隆 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 福田 良 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】複数のビット線と１つのセンスアンプとの
    間をそれぞれトランジスタによって接続し、トランジス
    タの選択的駆動により複数のビット線を順次センスアン
    プに接続して、ビット線における信号増幅動作を時系列
    的に行う半導体記憶装置において、 前記トランジスタのゲートが、制御信号線に対して隣接
    するセンスアンプ毎に反対の順序に接続されてなること
    を特徴とする半導体記憶装置。
  2. 【請求項２】複数のビット線と該ビット線よりも少ない
    数のセンスアンプとの間をそれぞれトランジスタによっ
    て接続し、トランジスタの選択的駆動により複数のビッ
    ト線を順次センスアンプに接続して、ビット線における
    信号増幅動作を時系列的に行う半導体記憶装置におい
    て、 隣り合うビット線が、異なるタイミングで動作する相互
    に別のセンスアンプにそれぞれ接続され、且つ前記トラ
    ンジスタのゲートが、制御信号線に対して隣接するセン
    スアンプ毎に反対の順序に接続されてなることを特徴と
    する半導体記憶装置。
  3. 【請求項３】複数のビット線と１つのセンスアンプとの
    間をそれぞれトランジスタによって接続し、トランジス
    タの選択的駆動により複数のビット線を順次センスアン
    プに接続して、ビット線における信号増幅動作を時系列
    的に行う半導体記憶装置において、 前記センスアンプに接続されるビット線群の端のビット
    線は、これと隣り合うビット線群の隣接する側の端のビ
    ット線と同時に書き込み駆動され、かつ端以外のビット
    線は、書き込まれたビット線が少なくとも一方の隣にあ
    る状態で書き込み駆動されることを特徴とする半導体記
    憶装置。
  4. 【請求項４】複数のダイナミック型メモリセルが直列接
    続されたメモリセルユニットをビット線に複数個接続し
    て構成された半導体記憶装置において、 前記メモリセルユニットと同一構成からなり、前記ビッ
    ト線に接続されたダミーセルユニットと、 待機状態においてダミーセルユニットにつながるダミー
    ワード線を全て立ち上げる手段と、 前記メモリセルのデータを読み出すために前記メモリセ
    ルユニットにつながるワード線をビット線コンタクトに
    近い側から順に立ち上げる毎に、ビット線コンタクトに
    遠い側からダミーワード線を順に立ち下げる手段と、 データを再書き込みしてワード線をビット線コンタクト
    に遠い側から順に立ち下げる毎に、ビット線コンタクト
    に近い側からダミーワード線を順に立ち上げる手段と、
    を具備してなることを特徴とする半導体記憶装置。
  5. 【請求項５】複数のダイナミック型メモリセルが直列接
    続されたメモリセルユニットをビット線に複数個接続し
    て構成された半導体記憶装置において、 データの読み出し又は書き込みのため前記メモリセルユ
    ニットにつながるワード線をビット線コンタクトに近い
    側から順に立ち上げる手段と、 前記メモリセルユニットに対し直列接続されたセル数よ
    りも少ない数のセルを選択する際に、選択されないセル
    以降に対してワード線の立ち上げを阻止する手段と、 データの読み出し又は書き込みの終了のためワード線を
    ビット線コンタクトに遠い側から順に立ち下げる手段
    と、を具備してなることを特徴とする半導体記憶装置。
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5555203A (en) * 1993-12-28 1996-09-10 Kabushiki Kaisha Toshiba Dynamic semiconductor memory device
EP0698884A1 (en) * 1994-08-24 1996-02-28 Advanced Micro Devices, Inc. Memory array for microprocessor cache
JPH08167285A (ja) * 1994-12-07 1996-06-25 Toshiba Corp 半導体記憶装置
JP3397499B2 (ja) * 1994-12-12 2003-04-14 株式会社東芝 半導体記憶装置
JP2783271B2 (ja) * 1995-01-30 1998-08-06 日本電気株式会社 半導体記憶装置
JP3272193B2 (ja) * 1995-06-12 2002-04-08 株式会社東芝 半導体装置およびその動作方法
KR0166046B1 (ko) * 1995-10-06 1999-02-01 김주용 계층적 비트라인 구조를 갖는 반도체 메모리 장치
JP3672384B2 (ja) * 1996-07-24 2005-07-20 沖電気工業株式会社 センス回路
KR100242998B1 (ko) * 1996-12-30 2000-02-01 김영환 잡음특성을 개선한 셀 어레이 및 센스앰프의 구조
US6418044B1 (en) * 2000-12-28 2002-07-09 Stmicroelectronics, Inc. Method and circuit for determining sense amplifier sensitivity
KR100463599B1 (ko) * 2001-11-17 2004-12-29 주식회사 하이닉스반도체 불휘발성 강유전체 메모리 장치 및 그의 구동방법
JP2003196982A (ja) * 2001-12-27 2003-07-11 Mitsubishi Electric Corp 半導体記憶装置
US6990025B2 (en) * 2003-08-29 2006-01-24 International Business Machines Corporation Multi-port memory architecture
JP4149979B2 (ja) 2004-09-16 2008-09-17 株式会社東芝 強誘電体ランダムアクセスメモリ
US7286437B2 (en) * 2005-06-17 2007-10-23 International Business Machines Corporation Three dimensional twisted bitline architecture for multi-port memory
DE102007012902B3 (de) * 2007-03-19 2008-07-10 Qimonda Ag Kopplungsoptimierte Anschlusskonfiguration von Signalleitungen und Verstärkern
DE102007063678A1 (de) * 2007-08-06 2010-07-15 Qimonda Ag Halbleiterspeicher und Verfahren zum Betreiben eines Halbleiterspeichers
US7885138B2 (en) * 2007-10-19 2011-02-08 International Business Machines Corporation Three dimensional twisted bitline architecture for multi-port memory
US8446757B2 (en) 2010-08-18 2013-05-21 International Business Machines Corporation Spin-torque transfer magneto-resistive memory architecture
TWI596769B (zh) * 2011-01-13 2017-08-21 半導體能源研究所股份有限公司 半導體裝置及半導體儲存裝置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6413290A (en) * 1987-07-07 1989-01-18 Oki Electric Ind Co Ltd Semiconductor memory
JP2633645B2 (ja) * 1988-09-13 1997-07-23 株式会社東芝 半導体メモリ装置
JP3112021B2 (ja) * 1990-07-09 2000-11-27 株式会社日立製作所 半導体メモリ

Also Published As

Publication number Publication date
US5418750A (en) 1995-05-23

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