JP2662822B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2662822B2 JP2662822B2 JP2070837A JP7083790A JP2662822B2 JP 2662822 B2 JP2662822 B2 JP 2662822B2 JP 2070837 A JP2070837 A JP 2070837A JP 7083790 A JP7083790 A JP 7083790A JP 2662822 B2 JP2662822 B2 JP 2662822B2
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
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- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体記憶装置に関し、特に、シリアルアク
セスメモリに代表される、各メモリセルに対応して書込
用および読出用の２本のビット線と、書込用および読出
用の２本のワード線とを備える半導体記憶装置に関す
る。
セスメモリに代表される、各メモリセルに対応して書込
用および読出用の２本のビット線と、書込用および読出
用の２本のワード線とを備える半導体記憶装置に関す
る。
［従来の技術］ 半導体記憶装置には、メモリセルへのデータ書込と、
メモリセルからのデータ読出とが異な経路を介して行な
われるものがある。このような半導体記憶装置として代
表的なものにシリアルアクセスメモリがある。
メモリセルからのデータ読出とが異な経路を介して行な
われるものがある。このような半導体記憶装置として代
表的なものにシリアルアクセスメモリがある。
シリアルアクセスメモリでは、１ビットずつシリアル
に入力されたデータがメモリセルアレイにアドレス順に
書込まれ、かつ、メモリセルアレイからデータがアドレ
ス順に１ビットずつシリアルに読出される。
に入力されたデータがメモリセルアレイにアドレス順に
書込まれ、かつ、メモリセルアレイからデータがアドレ
ス順に１ビットずつシリアルに読出される。
第７図は従来のシリアルアクセスメモリの全体構成を
示す概略ブロック図である。
示す概略ブロック図である。
第７図を参照して、シリアルアクセスメモリは、メモ
リセルがマトリックス状に配されたメモリブロック100
と、メモリブロック100から読出されたデータを増幅す
るためのセンスアンプ102と、センスアンプ102によって
増幅されたデータを出力端子106に導出する読出データ
バッファ104とを含む。さらに、シリアルアクセスメモ
リは、データ入力端子108から入力されるデータをバッ
ファしてメモリブロック100に与えるための書込データ
バッファ110と、データ書込時にメモリブロック100内の
メモリセルをアドレス順に書込可能状態にする書込アド
レスポインタ112と、データ読出時にメモリブロック100
内のメモリセルをアドレス順にデータ読出可能状態にす
る読出アドレスポインタ114とを含む。
リセルがマトリックス状に配されたメモリブロック100
と、メモリブロック100から読出されたデータを増幅す
るためのセンスアンプ102と、センスアンプ102によって
増幅されたデータを出力端子106に導出する読出データ
バッファ104とを含む。さらに、シリアルアクセスメモ
リは、データ入力端子108から入力されるデータをバッ
ファしてメモリブロック100に与えるための書込データ
バッファ110と、データ書込時にメモリブロック100内の
メモリセルをアドレス順に書込可能状態にする書込アド
レスポインタ112と、データ読出時にメモリブロック100
内のメモリセルをアドレス順にデータ読出可能状態にす
る読出アドレスポインタ114とを含む。
データ書込時において、入力データD0〜Dn（ｎは自然
数）は、データ入力端子108を介して書込データバッフ
ァ110に与えられる。書込データバッファ110は、書込ク
ロック端子116に外部から入力される書込クロック信号W
CKに従って、データ入力端子108からの入力データD0〜D
nを１ビットずつメモリブロック100に出力する。同時
に、書込アドレスポインタ112は、書込データバッファ1
10から出力される入力データの各々がメモリブロック10
0内のメモリセルにアドレス順に書込まれるように、前
記書込クロック信号WCKに従って、メモリブロック100内
のメモリセルをアドレス順に書込可能状態にする。この
結果、入力データが１行分ずつメモリブロック100内の
メモリセルにアドレス順に書込まれる。
数）は、データ入力端子108を介して書込データバッフ
ァ110に与えられる。書込データバッファ110は、書込ク
ロック端子116に外部から入力される書込クロック信号W
CKに従って、データ入力端子108からの入力データD0〜D
nを１ビットずつメモリブロック100に出力する。同時
に、書込アドレスポインタ112は、書込データバッファ1
10から出力される入力データの各々がメモリブロック10
0内のメモリセルにアドレス順に書込まれるように、前
記書込クロック信号WCKに従って、メモリブロック100内
のメモリセルをアドレス順に書込可能状態にする。この
結果、入力データが１行分ずつメモリブロック100内の
メモリセルにアドレス順に書込まれる。
データ読出時においては、読出アドレスポインタ114
が、読出クロック端子118に外部から与えられる読出ク
ロック信号RCKに従って、メモリブロック100内のメモリ
セルをアドレス順に選択して読出可能状態にするととも
に、センスアンプ102を能動化する。これによって、メ
モリブロック100内のメモリセルからデータがアドレス
順に出力された後、センスアンプ102によって所定のレ
ベルに増幅される。次に、読出データバッファ104が前
記読出クロック信号RCKに従って、センスアンプ102によ
って増幅されたデータQ0〜Qnの各々を一定周期でデータ
出力端子106に導出する。このようにして、データ出力
端子106に、メモリブロック100の記憶データがアドレス
順に１行分ずつ取出される。
が、読出クロック端子118に外部から与えられる読出ク
ロック信号RCKに従って、メモリブロック100内のメモリ
セルをアドレス順に選択して読出可能状態にするととも
に、センスアンプ102を能動化する。これによって、メ
モリブロック100内のメモリセルからデータがアドレス
順に出力された後、センスアンプ102によって所定のレ
ベルに増幅される。次に、読出データバッファ104が前
記読出クロック信号RCKに従って、センスアンプ102によ
って増幅されたデータQ0〜Qnの各々を一定周期でデータ
出力端子106に導出する。このようにして、データ出力
端子106に、メモリブロック100の記憶データがアドレス
順に１行分ずつ取出される。
次に、メモリブロック100の具体的構成について説明
する。第８図は、メモリブロック100の内部構成を示す
部分回路図である。
する。第８図は、メモリブロック100の内部構成を示す
部分回路図である。
第８図を参照して、メモリブロック100において、メ
モリセル１は、書込ビット線３および読出ビット線４間
に設けられてメモリセル列を形成する。同時に、行方向
に隣接するメモリセルは、同一の書込ワード線５および
読出ワード線６に接続されて、メモリセル行を形成す
る。
モリセル１は、書込ビット線３および読出ビット線４間
に設けられてメモリセル列を形成する。同時に、行方向
に隣接するメモリセルは、同一の書込ワード線５および
読出ワード線６に接続されて、メモリセル行を形成す
る。
各読出ビット線４と、電源（図示せず）から論理レベ
ル“H"の電圧Vccを供給される電源ライン19との間には
ＮチャネルMOSとトランジスタ７が、読出ビット線４を
“H"レベルの電位にプリチャージするプリチャージトラ
ンジスタとして接続される。
ル“H"の電圧Vccを供給される電源ライン19との間には
ＮチャネルMOSとトランジスタ７が、読出ビット線４を
“H"レベルの電位にプリチャージするプリチャージトラ
ンジスタとして接続される。
プリチャージトランジスタ７は、ゲートおよびドレイ
ンに電源電圧Vccを受ける。したがって、プリチャージ
用トランジスタ７は、つねにON状態にあり、メモリセル
１からデータ読出が行なわれない時には、電源電圧Vcc
よりも、そのきしい値電圧だけ低い電圧によって読出ビ
ット線４をプリチャージする。
ンに電源電圧Vccを受ける。したがって、プリチャージ
用トランジスタ７は、つねにON状態にあり、メモリセル
１からデータ読出が行なわれない時には、電源電圧Vcc
よりも、そのきしい値電圧だけ低い電圧によって読出ビ
ット線４をプリチャージする。
読出ビット線４と読出アドレスポインタ114との間に
は、いずれも読出ビット線の電位を反転するインバータ
13ならびに、２つのＮチャネルMOSトランジスタ8aおよ
び8bが接続される。
は、いずれも読出ビット線の電位を反転するインバータ
13ならびに、２つのＮチャネルMOSトランジスタ8aおよ
び8bが接続される。
前記トランジスタ8aは、インバータ13の入力端とセン
スアンプ102との間に設けられ、前記トランジスタ8b
は、インバータ13の出力端とセンスアンプ102との間に
設けられる。トランジスタ8aおよび8bのゲートは共通接
続されて、アドレスポインタ114に接続される。アドレ
スポインタ114は、読出ビット線４の各々に対応して、
出力端子A0,A1,…Anを有しており、読出ビット線４の各
々に対応して設けられたトランジスタ8aおよび8bのゲー
トは、この出力端子A0〜Anにそれぞれ接続される。アド
レスポインタ114は、読出クロックする信号RCKに従って
出力端子A0〜Anから、順次的に“H"レベルの電圧を出力
して、対応するトランジスタ8aおよび8bをON状態にす
る。トランジスタ8aおよび8bは、ON状態にあるときにの
み、各々、対応する読出ビット線４の電位およびその反
転電位をセンスアンプ102に伝達する読出ビット線アク
セストランジスタである。
スアンプ102との間に設けられ、前記トランジスタ8b
は、インバータ13の出力端とセンスアンプ102との間に
設けられる。トランジスタ8aおよび8bのゲートは共通接
続されて、アドレスポインタ114に接続される。アドレ
スポインタ114は、読出ビット線４の各々に対応して、
出力端子A0,A1,…Anを有しており、読出ビット線４の各
々に対応して設けられたトランジスタ8aおよび8bのゲー
トは、この出力端子A0〜Anにそれぞれ接続される。アド
レスポインタ114は、読出クロックする信号RCKに従って
出力端子A0〜Anから、順次的に“H"レベルの電圧を出力
して、対応するトランジスタ8aおよび8bをON状態にす
る。トランジスタ8aおよび8bは、ON状態にあるときにの
み、各々、対応する読出ビット線４の電位およびその反
転電位をセンスアンプ102に伝達する読出ビット線アク
セストランジスタである。
センスアンプ102は、トランジスタ8aおよび8bを介し
て入力される２つの電圧を差動増幅することによって、
このトランジスタ8aおよび8bに対応して設けられた読出
ビット線４の電圧をその論理レベルに応じた所定のレベ
ルに増幅して読出データバッファ104に与える。
て入力される２つの電圧を差動増幅することによって、
このトランジスタ8aおよび8bに対応して設けられた読出
ビット線４の電圧をその論理レベルに応じた所定のレベ
ルに増幅して読出データバッファ104に与える。
なお、書込ビット線３は第７図における書込データバ
ッファに110に接続されて、メモリセル１に入力データ
を１行分ずつ順次的に伝達し、書込ワード線５は第７図
における書込アドレスポインタ112に接続されて、１行
分のメモリセルに同時にこれらをデータ書込可能状態に
するための電位を書込ワード線選択信号として与える。
具体的には、書込アドレスポインタ112は、書込ワード
線５と同数（ｍ個）の出力端子B0〜Bmを有する。これら
ｍ本の書込ワード線５はそれぞれ、ダイオード接続され
たＮチャネルMOSトランジスタ90を介して、これらの出
力端子B0〜Bmに接続される。書込アドレスポインタ112
は、データ書込時に、ｍ個の出力端子B0〜Bmのうちのい
ずれか１つに、“H"レベルの電位を書込ワード線選択信
号として出力する。これによって、ｍ本の書込ワード線
５のうちの１本の電位のみが“H"レベルに上昇する。読
出ワード線６は、アドレスポインタ114によって１本ず
つ順次駆動される。すなわち、データ読出が行なわれる
べきメモリセル（以下、選択されたメモリと呼ぶ）に対
応する読出ワード線６にのみ、アドレスポインタ114か
らメモリセル１をデータ読出可能状態にする電位が、読
出ワード線選択信号として供給される。
ッファに110に接続されて、メモリセル１に入力データ
を１行分ずつ順次的に伝達し、書込ワード線５は第７図
における書込アドレスポインタ112に接続されて、１行
分のメモリセルに同時にこれらをデータ書込可能状態に
するための電位を書込ワード線選択信号として与える。
具体的には、書込アドレスポインタ112は、書込ワード
線５と同数（ｍ個）の出力端子B0〜Bmを有する。これら
ｍ本の書込ワード線５はそれぞれ、ダイオード接続され
たＮチャネルMOSトランジスタ90を介して、これらの出
力端子B0〜Bmに接続される。書込アドレスポインタ112
は、データ書込時に、ｍ個の出力端子B0〜Bmのうちのい
ずれか１つに、“H"レベルの電位を書込ワード線選択信
号として出力する。これによって、ｍ本の書込ワード線
５のうちの１本の電位のみが“H"レベルに上昇する。読
出ワード線６は、アドレスポインタ114によって１本ず
つ順次駆動される。すなわち、データ読出が行なわれる
べきメモリセル（以下、選択されたメモリと呼ぶ）に対
応する読出ワード線６にのみ、アドレスポインタ114か
らメモリセル１をデータ読出可能状態にする電位が、読
出ワード線選択信号として供給される。
第９図はメモリセル１の内部構成を示す回路図であ
る。
る。
第９図を参照して、メモリセル１は、書込ワード線５
にゲートを接続されるＮチャネルMOSトランジスタ14と
読出ワード線６にゲートを接続されるＮチャネルMOSト
ランジスタ16と、ＮチャネルMOSトランジスタ15および
メモリキャパシタ17とを含む。前記トランジスタ15およ
び16は、読出ビット線４と設置18との間に直列接続さ
れ、前記トランジスタ14は、書込ビット線３とトランジ
スタ15のゲートとの間に設けられる。メモリキャパシタ
17は、トランジスタ15のゲートおよびトランジスタ14の
接続点と、接地18との間に設けられる。読出ビット線４
は、プリチャージトランジスタ７を介して電源ライン19
に接続される。次にこのメモリセルの、データ書込時お
よびデータ読出時における動作について説明する。
にゲートを接続されるＮチャネルMOSトランジスタ14と
読出ワード線６にゲートを接続されるＮチャネルMOSト
ランジスタ16と、ＮチャネルMOSトランジスタ15および
メモリキャパシタ17とを含む。前記トランジスタ15およ
び16は、読出ビット線４と設置18との間に直列接続さ
れ、前記トランジスタ14は、書込ビット線３とトランジ
スタ15のゲートとの間に設けられる。メモリキャパシタ
17は、トランジスタ15のゲートおよびトランジスタ14の
接続点と、接地18との間に設けられる。読出ビット線４
は、プリチャージトランジスタ７を介して電源ライン19
に接続される。次にこのメモリセルの、データ書込時お
よびデータ読出時における動作について説明する。
メモリセル１へのデータ書込は以下のとおり行なわれ
る。
る。
書込ワード線５の電位が書込ワード線選択信号によっ
て“H"レベルにされるとともに、書込ビット線３に入力
データとして“H"レベルまたは“L"のレベルの電圧が与
えられる。書込ワード線５が“H"レベルとなることによ
って、トランジスタ14がON状態となり、この結果入力デ
ータである書込ビット線３の電位レベルによって、メモ
リキャパシタ17が充電あるいは放電されることによりメ
モリセル１への書込は行なわれる。すなわち、入力デー
タが“H"レベルのときには、メモリキャパシタ17が充電
されて、トランジスタ15のゲート電位が“H"レベルとな
り、逆に入力データが“L"レベルのときには、メモリキ
ャパシタ17が放電されて、トランジスタ15のゲート電位
が“L"レベルとなる。そして、書込が終了すると、書込
ワード線５が“L"レベルとなり、トランジスタ14がOFF
状態となる。しかし、トランジスタ15のゲート電位は、
メモリキャパシタ17によって、ある一定時間（通常数百
ミリ秒）、書込まれたレベルに保持される。このように
して入力データはメモリセル１に記憶される。
て“H"レベルにされるとともに、書込ビット線３に入力
データとして“H"レベルまたは“L"のレベルの電圧が与
えられる。書込ワード線５が“H"レベルとなることによ
って、トランジスタ14がON状態となり、この結果入力デ
ータである書込ビット線３の電位レベルによって、メモ
リキャパシタ17が充電あるいは放電されることによりメ
モリセル１への書込は行なわれる。すなわち、入力デー
タが“H"レベルのときには、メモリキャパシタ17が充電
されて、トランジスタ15のゲート電位が“H"レベルとな
り、逆に入力データが“L"レベルのときには、メモリキ
ャパシタ17が放電されて、トランジスタ15のゲート電位
が“L"レベルとなる。そして、書込が終了すると、書込
ワード線５が“L"レベルとなり、トランジスタ14がOFF
状態となる。しかし、トランジスタ15のゲート電位は、
メモリキャパシタ17によって、ある一定時間（通常数百
ミリ秒）、書込まれたレベルに保持される。このように
して入力データはメモリセル１に記憶される。
メモリセル１からのデータ読出は以下のとおり行なわ
れる。
れる。
読出ワード線６の電位が読出ワード線選択信号によっ
て“H"レベルにされ、トランジスタ16がON状態となる。
これによって、読出ビット線４は、トランジスタ15の導
通状態に応じた電位にされる。すなわち、メモリセル１
に“L"が書込まれている場合、トランジスタ15はOFF状
態であるから、プリチャージトランジスタ７によって、
読出ビット線４に電源ライン19から高電圧が供給され
て、読出ビット線４のレベルは“H"となる。逆に、メモ
リセル１に“H"が書込まれている場合、トランジスタ15
はON状態である。したがって、この場合には電源ライン
19と接地との間に直列接続されたトランジスタ15および
16ならびにプリチャージトランジスタ７がすべてON状態
となって電源ライン19および接地18間に流れる電流（貫
通電流）が生じる。したがって、読出ビット線４には、
電源電圧がトランジスタ15および16のON抵抗和と、トラ
ンジスタ７のON抵抗との比で分圧されて与えられる。し
かし、トランジスタ15および16はプリチャージトランジ
スタ７よりも駆動能力が大きく設定されるため、前記ON
抵抗和は、トランジスタ７のON抵抗に対して十分に小さ
い。このため、読出ビット線４の電位は接地18の低電位
0Vによって引下げられ“L"レベルとなる。このように、
データ読出時には、読出ビット線４にメモリセル１の記
憶データが反転されて読出される。
て“H"レベルにされ、トランジスタ16がON状態となる。
これによって、読出ビット線４は、トランジスタ15の導
通状態に応じた電位にされる。すなわち、メモリセル１
に“L"が書込まれている場合、トランジスタ15はOFF状
態であるから、プリチャージトランジスタ７によって、
読出ビット線４に電源ライン19から高電圧が供給され
て、読出ビット線４のレベルは“H"となる。逆に、メモ
リセル１に“H"が書込まれている場合、トランジスタ15
はON状態である。したがって、この場合には電源ライン
19と接地との間に直列接続されたトランジスタ15および
16ならびにプリチャージトランジスタ７がすべてON状態
となって電源ライン19および接地18間に流れる電流（貫
通電流）が生じる。したがって、読出ビット線４には、
電源電圧がトランジスタ15および16のON抵抗和と、トラ
ンジスタ７のON抵抗との比で分圧されて与えられる。し
かし、トランジスタ15および16はプリチャージトランジ
スタ７よりも駆動能力が大きく設定されるため、前記ON
抵抗和は、トランジスタ７のON抵抗に対して十分に小さ
い。このため、読出ビット線４の電位は接地18の低電位
0Vによって引下げられ“L"レベルとなる。このように、
データ読出時には、読出ビット線４にメモリセル１の記
憶データが反転されて読出される。
読出ビット線４に読出されたデータの増幅（レベルセ
ンス）は、第７図におけるセンスアンプ102によって行
なわれる。次にセンスアンプ102の必要性およびその動
作原理について説明する。
ンス）は、第７図におけるセンスアンプ102によって行
なわれる。次にセンスアンプ102の必要性およびその動
作原理について説明する。
読出ビット線４の電位はメモリセル１の記憶データが
“H"である場合および、“L"である場合のそれぞれにお
いて次のように表わされる。
“H"である場合および、“L"である場合のそれぞれにお
いて次のように表わされる。
メモリセル１の記憶データが“H"の場合： メモリセル１の記憶データが“L"の場合： Vcc−VTH …… 上記式において、VTHは、プリチャージトランジスタ
７のしきい値電圧を表わす。上式からわかるように、メ
モリセル１の記憶データが“L"の場合に読出ビット線４
に読出された電位とはOV間で下がらないため、この電位
とメモリセル１の記憶データが“H"の場合に読出ビット
線４に読出された電位との差すなわち、論理振幅は、電
源電位Vccと接地電位0Vとの差Vcc程大きくはならず小さ
い。このため、読出ビット線４の電位を単に反転して、
読出データとすると、読出データが論理値“0"と“1"の
いずれに対応するかを判別することが困難となる。そこ
で、高感度の増幅器であるセンスアンプ102が必要とな
る。センスアンプ102は、読出ビット線４の電位と、読
出ビット線４の電位をインバータ13によって反転させて
得た差動信号とを入力する差動増幅器である。
７のしきい値電圧を表わす。上式からわかるように、メ
モリセル１の記憶データが“L"の場合に読出ビット線４
に読出された電位とはOV間で下がらないため、この電位
とメモリセル１の記憶データが“H"の場合に読出ビット
線４に読出された電位との差すなわち、論理振幅は、電
源電位Vccと接地電位0Vとの差Vcc程大きくはならず小さ
い。このため、読出ビット線４の電位を単に反転して、
読出データとすると、読出データが論理値“0"と“1"の
いずれに対応するかを判別することが困難となる。そこ
で、高感度の増幅器であるセンスアンプ102が必要とな
る。センスアンプ102は、読出ビット線４の電位と、読
出ビット線４の電位をインバータ13によって反転させて
得た差動信号とを入力する差動増幅器である。
以下の説明にあたっては、第９図に示されるトランジ
スタ15および16を各々、記憶トランジスタおよび読出ト
ランジスタと呼ぶ。
スタ15および16を各々、記憶トランジスタおよび読出ト
ランジスタと呼ぶ。
第11図は、センスアンプ102の内部構成を示す回路図
である。
である。
第11図を参照して、センスアンプ102は、電源ライン1
9と接地18との間に並列に設けられる、ＰチャネルMOSト
ランジスタTR2およびＮチャネルMOSトランジスタTR3の
直列接続回路と、ＰチャネルMOSトランジスタTR1および
ＮチャネルMOSトランジスタTR4の直列接続回路とを含
む。トランジスタTR3のゲートおよびトランジスタTR4の
ゲートは、各々、第７図において読出ビット線４および
インバータ13の出力端に接続される。トランジスタTR1
およびTR2のゲートは各々、トランジスタTR2およびTR3
の接続点および、トランジスタTR1およびTR4の接続点に
接続される。トランジスタTR2おそびTR3の接続点の電位
ＯおよびトランジスタTR1およびTR4の接続点の電位が
このセンスアンプの出力として、第７図において読出デ
ータバッファ104に与えられる。
9と接地18との間に並列に設けられる、ＰチャネルMOSト
ランジスタTR2およびＮチャネルMOSトランジスタTR3の
直列接続回路と、ＰチャネルMOSトランジスタTR1および
ＮチャネルMOSトランジスタTR4の直列接続回路とを含
む。トランジスタTR3のゲートおよびトランジスタTR4の
ゲートは、各々、第７図において読出ビット線４および
インバータ13の出力端に接続される。トランジスタTR1
およびTR2のゲートは各々、トランジスタTR2およびTR3
の接続点および、トランジスタTR1およびTR4の接続点に
接続される。トランジスタTR2おそびTR3の接続点の電位
ＯおよびトランジスタTR1およびTR4の接続点の電位が
このセンスアンプの出力として、第７図において読出デ
ータバッファ104に与えられる。
データ読出時において、トランジスタTR3およびTR4の
ゲートには各々、読出ビット線４およびインバータ13か
ら、前述の式およびで表わされる相補的な論理レベ
ルの電位が付与される。トランジスタTR3のゲート電位
がトランジスタTR4のそれよりも高いと、トランジスタT
R3はON状態となって、トランジスタTR2のソース電位を
接地18の電位0Vによって引下げる。これに対応して、ト
ランジスタTR1はON状態となって、トランジスタTR1およ
びTR4の接続点の電位を電源電位Vccによって引上げる。
このトランジスタTR1およびTR4の接続点の電位は、トラ
ンジスタTR2をOFF状態にするように働くためトランジス
タTR2およびTR3の接続点の電位は、確実に接地電位0Vま
で引下げられる。したがって、最終的に、トランジスタ
TR2およびTR3の接続点の電位は、接地18の電位0Vとな
り、トランジスタTR1およびTR4の接続点の電位は、電源
電位Vccとなる。同様にして、トランジスタTR4のゲート
電位がトランジスタTR4のよれよりも低いと、トランジ
スタTR4がON状態となるため、先とは逆に、トランジス
タTR2およびTR3の接続点の電位が電源電位Vccとなり、
トランジスタTR1およびTR4の接続点の電位が接地電位0V
となる。
ゲートには各々、読出ビット線４およびインバータ13か
ら、前述の式およびで表わされる相補的な論理レベ
ルの電位が付与される。トランジスタTR3のゲート電位
がトランジスタTR4のそれよりも高いと、トランジスタT
R3はON状態となって、トランジスタTR2のソース電位を
接地18の電位0Vによって引下げる。これに対応して、ト
ランジスタTR1はON状態となって、トランジスタTR1およ
びTR4の接続点の電位を電源電位Vccによって引上げる。
このトランジスタTR1およびTR4の接続点の電位は、トラ
ンジスタTR2をOFF状態にするように働くためトランジス
タTR2およびTR3の接続点の電位は、確実に接地電位0Vま
で引下げられる。したがって、最終的に、トランジスタ
TR2およびTR3の接続点の電位は、接地18の電位0Vとな
り、トランジスタTR1およびTR4の接続点の電位は、電源
電位Vccとなる。同様にして、トランジスタTR4のゲート
電位がトランジスタTR4のよれよりも低いと、トランジ
スタTR4がON状態となるため、先とは逆に、トランジス
タTR2およびTR3の接続点の電位が電源電位Vccとなり、
トランジスタTR1およびTR4の接続点の電位が接地電位0V
となる。
このように、このセンスアンプによって、前記式で
表される“L"レベルの電位はさらに引下げられて0Vとな
り、前記式で表わされる“H"レベルの電位はさらに引
上げられて、電源電位Vccとなり、トランジスタTR2およ
びTR3の接続点とトランジスタTR1およびTR4の接続点と
に現れる。このように、センスアンプの２つの出力端の
電位は、トランジスタTR3およびTR4のゲート電位の差に
応じて、相補的に変化して電源電位Vccおよび接地電位0
Vを、論理レベル“H"および“L"として導出する。した
がって、第８図において、メモリセル１から対応する読
出ビット線４に読出された電位レベルは、センスアンプ
102において増幅されて、読出データバッファ104に導出
される。
表される“L"レベルの電位はさらに引下げられて0Vとな
り、前記式で表わされる“H"レベルの電位はさらに引
上げられて、電源電位Vccとなり、トランジスタTR2およ
びTR3の接続点とトランジスタTR1およびTR4の接続点と
に現れる。このように、センスアンプの２つの出力端の
電位は、トランジスタTR3およびTR4のゲート電位の差に
応じて、相補的に変化して電源電位Vccおよび接地電位0
Vを、論理レベル“H"および“L"として導出する。した
がって、第８図において、メモリセル１から対応する読
出ビット線４に読出された電位レベルは、センスアンプ
102において増幅されて、読出データバッファ104に導出
される。
読出データバッファ104は、センスアンプ102によって
増幅された読出データを、前述の読出クロック信号RCK
に従って、所定のタイミングで取込み出力する、ラッチ
機能を有する回路である。
増幅された読出データを、前述の読出クロック信号RCK
に従って、所定のタイミングで取込み出力する、ラッチ
機能を有する回路である。
再度第７図を参照して、データ読出時には、“H"レベ
ルとなった読出ワード線６に接続されるメモリセルすべ
てから、対応する読出ビット線４に記憶データが反転し
て読出される。しかし、選択されたメモリセルに接続さ
れた読出ビット線４に対応して設けられる読出ビット線
アクセストランジスタ8aおよび8bのみがON状態となるた
め、センスアンプ102には、選択されたメモリセルの記
憶データに応じた電位のみが与えられる。
ルとなった読出ワード線６に接続されるメモリセルすべ
てから、対応する読出ビット線４に記憶データが反転し
て読出される。しかし、選択されたメモリセルに接続さ
れた読出ビット線４に対応して設けられる読出ビット線
アクセストランジスタ8aおよび8bのみがON状態となるた
め、センスアンプ102には、選択されたメモリセルの記
憶データに応じた電位のみが与えられる。
第10図は、第８図に示されるシリアルアクセスメモリ
のデータ読出時の動作を、アドレスポインタ114の出力
端子の１つA0に対応して設けられた読出ビット線４が選
択された場合を例にとって示すタイミングチャート図で
ある。
のデータ読出時の動作を、アドレスポインタ114の出力
端子の１つA0に対応して設けられた読出ビット線４が選
択された場合を例にとって示すタイミングチャート図で
ある。
第８図ないし第10図を参照して、データ読出時には、
一定周期の読出クロック信号RCK（第10図（ａ））の立
上りに同期して、アドレスポインタ114の出力端子A0〜A
nから、順次読出クロック信号RCKの１周期間だけ“H"レ
ベルの電圧が出力される。したがって、出力端子A0から
は、第10図（ｂ）に示されるように、読出クロック信号
RCKのたとえばｋ−１番目（ｋ＝2,3,…）のサイクル期
間に“H"レベルの電圧が出力される。出力端子A0から
“H"レベルの信号が出力される期間には、“H"レベルの
電位を読出ワード線選択信号として与えられる読出ワー
ド線６と、出力端子A0に対応する読出ビット線４とに接
続されたメモリセルからデータが読出される。つまり、
このメモリセルの記憶データが“Ｈであれば、出力端子
A0に対応する読出ビット線４は10図（ｃ）に示されるよ
うに、プリチャージ電位（Vcc−VTH）から、前記式で
求められる電位（＞0V）まで低下する。その後、この読
出ビット線４に接続される、記憶データが“L"である他
のメモリセルからデータ読出が行なわれると、この読出
ビット線４の電位は第10図（ｄ）に示されるように、前
記式で求められる電位から、プリチャージ電位（Vcc
−VTH）まで徐々に上昇する。この読出ビット線４の電
位は、センスアンプ102によってその反転電位を用いて
増幅された後、読出データバッファ104に与えられる。
一方、読出データバッファ104は、読出クロック信号RCK
の立上りに同期して、センスアンプ102の出力を取込
む。したがって、第10図（ｅ）に示されるように、アド
レスポインタ114の出力端子A0の出力が“H"レベルであ
る期間に読出ビット線４が最終的に取る電位が、読出ク
ロック信号RCKの次の（ｋ番目の）１サイクル期間にデ
ータ出力端子106に導出される。このように、従来のシ
リアルアクセスメモリでは、読出クロック信号RCKの１
周期間に、選択されたメモリセルに接続される読出ビッ
ト線４に読出された電位がレベルセンスされるととも
に、他の全ての読出ビット線４上がVcc−VTHにプリチャ
ージされる。
一定周期の読出クロック信号RCK（第10図（ａ））の立
上りに同期して、アドレスポインタ114の出力端子A0〜A
nから、順次読出クロック信号RCKの１周期間だけ“H"レ
ベルの電圧が出力される。したがって、出力端子A0から
は、第10図（ｂ）に示されるように、読出クロック信号
RCKのたとえばｋ−１番目（ｋ＝2,3,…）のサイクル期
間に“H"レベルの電圧が出力される。出力端子A0から
“H"レベルの信号が出力される期間には、“H"レベルの
電位を読出ワード線選択信号として与えられる読出ワー
ド線６と、出力端子A0に対応する読出ビット線４とに接
続されたメモリセルからデータが読出される。つまり、
このメモリセルの記憶データが“Ｈであれば、出力端子
A0に対応する読出ビット線４は10図（ｃ）に示されるよ
うに、プリチャージ電位（Vcc−VTH）から、前記式で
求められる電位（＞0V）まで低下する。その後、この読
出ビット線４に接続される、記憶データが“L"である他
のメモリセルからデータ読出が行なわれると、この読出
ビット線４の電位は第10図（ｄ）に示されるように、前
記式で求められる電位から、プリチャージ電位（Vcc
−VTH）まで徐々に上昇する。この読出ビット線４の電
位は、センスアンプ102によってその反転電位を用いて
増幅された後、読出データバッファ104に与えられる。
一方、読出データバッファ104は、読出クロック信号RCK
の立上りに同期して、センスアンプ102の出力を取込
む。したがって、第10図（ｅ）に示されるように、アド
レスポインタ114の出力端子A0の出力が“H"レベルであ
る期間に読出ビット線４が最終的に取る電位が、読出ク
ロック信号RCKの次の（ｋ番目の）１サイクル期間にデ
ータ出力端子106に導出される。このように、従来のシ
リアルアクセスメモリでは、読出クロック信号RCKの１
周期間に、選択されたメモリセルに接続される読出ビッ
ト線４に読出された電位がレベルセンスされるととも
に、他の全ての読出ビット線４上がVcc−VTHにプリチャ
ージされる。
次に、読出アドレスポインタ114の構成について第12
図を参照しながら簡単に説明する。
図を参照しながら簡単に説明する。
第12図は、アドレスポインタ114の内部構成を示す回
路図である。
路図である。
第12図を参照して、アドレスポインタは、ｎ＋１個
の、ＤフリップフロップF0〜Fnおよび、２入力ANDゲー
トG0〜Gnを含む。Ｄフリップフロップは、クロック端子
CKに与えられクロック信号の立上り（または立下がり）
に同期して、データ端子Ｄに与えられる電圧をデータと
して取込み保持するとともに出力端子Ｑから出力する。
したがって、フリップフロップF0〜Fnの出力には各々、
データ端子Ｄに与えられる電圧の変化が、読出クロック
信号RCKの１周期分遅れて現れる。
の、ＤフリップフロップF0〜Fnおよび、２入力ANDゲー
トG0〜Gnを含む。Ｄフリップフロップは、クロック端子
CKに与えられクロック信号の立上り（または立下がり）
に同期して、データ端子Ｄに与えられる電圧をデータと
して取込み保持するとともに出力端子Ｑから出力する。
したがって、フリップフロップF0〜Fnの出力には各々、
データ端子Ｄに与えられる電圧の変化が、読出クロック
信号RCKの１周期分遅れて現れる。
フリップフロップF0〜Fnが各々、クロック端子CKに前
述の読出クロック信号RCKを受け、かつ、前段のフリッ
プフロップの出力をデータ端子Ｄに受ける。したがっ
て、フリップフロップF0のデータ端子Ｄにおける電位変
化は、読出クロック信号RCKの１周期分ずつ遅れて順次
フリップフロップF1〜Fnの出力端子Ｑに伝達されてい
く。
述の読出クロック信号RCKを受け、かつ、前段のフリッ
プフロップの出力をデータ端子Ｄに受ける。したがっ
て、フリップフロップF0のデータ端子Ｄにおける電位変
化は、読出クロック信号RCKの１周期分ずつ遅れて順次
フリップフロップF1〜Fnの出力端子Ｑに伝達されてい
く。
ANDゲートG0〜Gnは各々、フリップフロップF0〜Fnに
対応して設けられ、対応するフリップフロップの出力
と、読出クロック信号RCKとを入力して受ける。ANDゲー
トG0〜Gnの出力は各々、第７図におけるアドレスポイン
タ114の出力端子A0〜Anに導出される。したがって、AND
ゲートG0〜Gnは各々、対応する出力端子Ｑに表われる電
圧および、読出クロック信号RCKがともに“H"レベルで
ある期間にのみ、“H"レベルの信号電圧を出力する。し
かし、フリップフロップF0〜Fnの各々の出力端子Ｑの電
位変化は、読出クロック信号RCKの１周期分だけ遅れ
て、次段のフリップフロップの出力端子Ｑに表われる。
このため、ANDゲートG0〜Gnの出力を“H"レベルにする
信号電圧は、読出クロック信号RCKの１周期間ずつ遅れ
て、フリップフロップF0〜Fnの出力端子Ｑに伝達され、
ANDゲートG0〜Gnの出力は、順次的に一定期間“H"レベ
ルとなる。この結果、第７図において、読出ビット線４
の各々に対応して設けられた読出ビット線アクセストラ
ンジスタ8aおよび8bは、順次的に一定期間ON状態とな
る。
対応して設けられ、対応するフリップフロップの出力
と、読出クロック信号RCKとを入力して受ける。ANDゲー
トG0〜Gnの出力は各々、第７図におけるアドレスポイン
タ114の出力端子A0〜Anに導出される。したがって、AND
ゲートG0〜Gnは各々、対応する出力端子Ｑに表われる電
圧および、読出クロック信号RCKがともに“H"レベルで
ある期間にのみ、“H"レベルの信号電圧を出力する。し
かし、フリップフロップF0〜Fnの各々の出力端子Ｑの電
位変化は、読出クロック信号RCKの１周期分だけ遅れ
て、次段のフリップフロップの出力端子Ｑに表われる。
このため、ANDゲートG0〜Gnの出力を“H"レベルにする
信号電圧は、読出クロック信号RCKの１周期間ずつ遅れ
て、フリップフロップF0〜Fnの出力端子Ｑに伝達され、
ANDゲートG0〜Gnの出力は、順次的に一定期間“H"レベ
ルとなる。この結果、第７図において、読出ビット線４
の各々に対応して設けられた読出ビット線アクセストラ
ンジスタ8aおよび8bは、順次的に一定期間ON状態とな
る。
［発明が解決しようとする課題］ このように、従来のシリアルアクセスメモリに代表さ
れる、各メモリセル列ごとに読出ビット線および書込ビ
ット線の２本のビット線を有する半導体記憶載置では、
ビット線をプリチャージするプリチャージトランジスタ
が常時ON状態にある。このため、データ読出時の貫通電
流が大きくなり以下のような問題が生じる。
れる、各メモリセル列ごとに読出ビット線および書込ビ
ット線の２本のビット線を有する半導体記憶載置では、
ビット線をプリチャージするプリチャージトランジスタ
が常時ON状態にある。このため、データ読出時の貫通電
流が大きくなり以下のような問題が生じる。
すなわち、第７図に示されシリアルアクセスメモリで
は、トランジスタ７は全てそのゲートおよびドレインが
電源ライン19に接続されており、全ての読出ビット線４
は常時電源ライン19と電気的に接続された状態にある。
このため、データ読出時に選択された読出ワード線６に
接続されるメモリセル１のうち、記憶データが“H"であ
るものを介して、電源ライン19から接地18に、読出が行
なわれている期間、すなわち、前記読出ワード線６が
“H"レベルである期間貫通電流が流れる。たとえば、最
悪の場合、すなわち、全てのメモリセル１に“H"が書込
まれている場合には、いずれのメモリセルが選択されて
いる期間においても、選択されたメモリセルに対応する
読出ワード線６に接続される全てのメモリセルにおい
て、電源ライン19からの接地18に、読出が終了するまで
の期間、第９図のプリチャージトランジスタ7,読出ビッ
ト線4,記憶トランジスタ15および読出トランジスタ16を
介して貫通電流が流れる。つまり、このような場合に
は、全ての読出ビット線に、データ読出期間中、常時貫
通電流が流れる。
は、トランジスタ７は全てそのゲートおよびドレインが
電源ライン19に接続されており、全ての読出ビット線４
は常時電源ライン19と電気的に接続された状態にある。
このため、データ読出時に選択された読出ワード線６に
接続されるメモリセル１のうち、記憶データが“H"であ
るものを介して、電源ライン19から接地18に、読出が行
なわれている期間、すなわち、前記読出ワード線６が
“H"レベルである期間貫通電流が流れる。たとえば、最
悪の場合、すなわち、全てのメモリセル１に“H"が書込
まれている場合には、いずれのメモリセルが選択されて
いる期間においても、選択されたメモリセルに対応する
読出ワード線６に接続される全てのメモリセルにおい
て、電源ライン19からの接地18に、読出が終了するまで
の期間、第９図のプリチャージトランジスタ7,読出ビッ
ト線4,記憶トランジスタ15および読出トランジスタ16を
介して貫通電流が流れる。つまり、このような場合に
は、全ての読出ビット線に、データ読出期間中、常時貫
通電流が流れる。
貫通電流が大きいと、接地電位が本来のレベル（＝0
V）よりも高くなったり、電源電位が本来のレベルVccよ
りも低くなったりするため、接地電位や電源電位のレベ
ル変動が生じる。このような、メモリの動作基準となる
電位レベルの変動は、メモリセル１におけるメモリキャ
パシタ17の放電時間、すなわち、メモリセルのデータ保
持時間を短くする原因の一つであることがすでに判明し
ており、極力開避されるべきである。また、動作時間に
メモリ内に流れる電流が大きいと、メモリの消費電力が
大きくなり、このメモリが搭載されたメモリチップの発
熱量が増大したり、このメモリを搭載したシステム全体
の電源負荷が増大するという問題が生じる。したがっ
て、前述のような貫通電流はできる限り小さいことが望
ましい。
V）よりも高くなったり、電源電位が本来のレベルVccよ
りも低くなったりするため、接地電位や電源電位のレベ
ル変動が生じる。このような、メモリの動作基準となる
電位レベルの変動は、メモリセル１におけるメモリキャ
パシタ17の放電時間、すなわち、メモリセルのデータ保
持時間を短くする原因の一つであることがすでに判明し
ており、極力開避されるべきである。また、動作時間に
メモリ内に流れる電流が大きいと、メモリの消費電力が
大きくなり、このメモリが搭載されたメモリチップの発
熱量が増大したり、このメモリを搭載したシステム全体
の電源負荷が増大するという問題が生じる。したがっ
て、前述のような貫通電流はできる限り小さいことが望
ましい。
さらに、選択されたメモリセルの記憶データが“H"で
あると、このメモリセルからのデータ読出時には、プリ
チャージトランジスタ７が常にON状態にあることによっ
て、対応する読出ビット線４は選択されたメモリセル内
の記憶トランジスタ15および読出トランジスタ16（第９
図参照）によって接地18の低電位0Vに引込まれる一方、
前記読出ビット線４に接続されるプリチャージトランジ
スタ７によって電源ライン19から高電圧を供給される。
このため、読出ビット線４が“L"レベルになるのに時間
がかかる。選択されたメモリセルの記憶データを第７図
におけるセンスアプ102に正しく導出するには、選択さ
れたメモリセルに対応する読出ビット線４の電位レベル
が、選択されたメモリセルの記憶データに応じた本来取
るべきレベル（前記式およびで示される）にならね
ばならない。このため、読出ビット線４のレベルが前記
本来のレベルになった後にセンスアンプ102によって増
幅された信号を、読出データとしてバッファ106に導出
する必要がある。したがって、前述のように読出ビット
線４が“L"レベルの電位になるのに時間がかかること
は、記憶データが“H"であるメモリセルからのデータ読
出を迅速に行なうことが困難であることを意味する。
あると、このメモリセルからのデータ読出時には、プリ
チャージトランジスタ７が常にON状態にあることによっ
て、対応する読出ビット線４は選択されたメモリセル内
の記憶トランジスタ15および読出トランジスタ16（第９
図参照）によって接地18の低電位0Vに引込まれる一方、
前記読出ビット線４に接続されるプリチャージトランジ
スタ７によって電源ライン19から高電圧を供給される。
このため、読出ビット線４が“L"レベルになるのに時間
がかかる。選択されたメモリセルの記憶データを第７図
におけるセンスアプ102に正しく導出するには、選択さ
れたメモリセルに対応する読出ビット線４の電位レベル
が、選択されたメモリセルの記憶データに応じた本来取
るべきレベル（前記式およびで示される）にならね
ばならない。このため、読出ビット線４のレベルが前記
本来のレベルになった後にセンスアンプ102によって増
幅された信号を、読出データとしてバッファ106に導出
する必要がある。したがって、前述のように読出ビット
線４が“L"レベルの電位になるのに時間がかかること
は、記憶データが“H"であるメモリセルからのデータ読
出を迅速に行なうことが困難であることを意味する。
さらに、第９図を参照して、メモリセル１の記憶デー
タが“H"である場合、このメモリセル１からのデータ読
出時に対応する読出ビット線４の電位は前記貫通電流に
よって、最終的に前記式によって求められる値までし
か下がらず、0Vとならない。このため、従来のシリアル
アクセスメモリでは論理振幅が小さくなり、差動増幅型
のセンスアンプ（第11図）が用いられた。しかし、セン
スアンプを電圧差の小さい２つの入力電圧を正確に所定
のレベルに増幅できるように構成するには、センスアン
プを構成するトランジスタのしきい値やサイズ等、製造
時の調整が非常に難しい。したがって、従来のような複
雑な構成のセンスアンプを備えたシリアルアクセスメモ
リは、製造上の困難さという問題を有していた。
タが“H"である場合、このメモリセル１からのデータ読
出時に対応する読出ビット線４の電位は前記貫通電流に
よって、最終的に前記式によって求められる値までし
か下がらず、0Vとならない。このため、従来のシリアル
アクセスメモリでは論理振幅が小さくなり、差動増幅型
のセンスアンプ（第11図）が用いられた。しかし、セン
スアンプを電圧差の小さい２つの入力電圧を正確に所定
のレベルに増幅できるように構成するには、センスアン
プを構成するトランジスタのしきい値やサイズ等、製造
時の調整が非常に難しい。したがって、従来のような複
雑な構成のセンスアンプを備えたシリアルアクセスメモ
リは、製造上の困難さという問題を有していた。
特に、近年のメモリの大容量化に伴い、１本のワード
線に接続されるメモリセルの数が増加しつつあるため、
データ読出時の貫通電流が大きくなりこれによって生じ
る上記のような問題が無視できなくなってきた。
線に接続されるメモリセルの数が増加しつつあるため、
データ読出時の貫通電流が大きくなりこれによって生じ
る上記のような問題が無視できなくなってきた。
さて、この貫通電流を小さくするには、第９図におけ
るプリチャージトランジスタ７の駆動能力（サイズ）を
小さくして、プリチャージトランジスタ７のON抵抗値を
大きくする方法が考えられる。しかし、プリチャージト
ランジスタのサイズが小さいと次のような問題が生じ
る。
るプリチャージトランジスタ７の駆動能力（サイズ）を
小さくして、プリチャージトランジスタ７のON抵抗値を
大きくする方法が考えられる。しかし、プリチャージト
ランジスタのサイズが小さいと次のような問題が生じ
る。
たとえば、あるメモリセルからデータが読出されて対
応する読出ビット線４の電位レベルが“L"となった後
に、この読出ビット線４に接続される、記憶データが
“L"である他のメモリセルからデータ読出が行なわれる
場合、データ読出が高速に行なわれるには、データ読出
時にこの読出ビット線４が早く“H"レベルになる必要が
ある。ところが、プリチャージトランジスタ７のサイズ
が小さいと、電源ライン19からプリチャージトランジス
タ７を介して読出ビット線４に流れ込む電流が少なくな
るため、前記読出ビット線４の電位レベルが電源電圧に
よって“H"まで上昇するのに要する時間が長くなる。つ
まり、読出ビット線４がプリチャージトランジスタ７に
よって完全に“H"レベルにプリチャージされるのに要す
る時間（第10図（ｄ）において、読出ビット線４の電位
がVcc−VTHになるまでの時間）が長くなるため、一旦
“L"レベルとなった読出ビット線４に接続される、記憶
データが“H"であるメモリセルからは即座にデータを読
出すことが出来なくなる。
応する読出ビット線４の電位レベルが“L"となった後
に、この読出ビット線４に接続される、記憶データが
“L"である他のメモリセルからデータ読出が行なわれる
場合、データ読出が高速に行なわれるには、データ読出
時にこの読出ビット線４が早く“H"レベルになる必要が
ある。ところが、プリチャージトランジスタ７のサイズ
が小さいと、電源ライン19からプリチャージトランジス
タ７を介して読出ビット線４に流れ込む電流が少なくな
るため、前記読出ビット線４の電位レベルが電源電圧に
よって“H"まで上昇するのに要する時間が長くなる。つ
まり、読出ビット線４がプリチャージトランジスタ７に
よって完全に“H"レベルにプリチャージされるのに要す
る時間（第10図（ｄ）において、読出ビット線４の電位
がVcc−VTHになるまでの時間）が長くなるため、一旦
“L"レベルとなった読出ビット線４に接続される、記憶
データが“H"であるメモリセルからは即座にデータを読
出すことが出来なくなる。
本発明の目的は、上記のような問題点を解決し、従来
よりも低消費電力で、高速動作を行なうことができると
ともに、論理振幅が十分に大きく取れる半導体記憶装置
を提供することである。
よりも低消費電力で、高速動作を行なうことができると
ともに、論理振幅が十分に大きく取れる半導体記憶装置
を提供することである。
［課題を解決するための手段］ 上記のような目的を達成するために本発明に係る半導
体記憶装置は、複数行、複数列に配設され、それぞれが
書込ノードとこの書込ノードとは異なる読出ノードとを
有する複数のメモリセルと、それぞれが複数の列のいず
れか１つの列に対応して設けられかつ当該対応の列に配
設された複数のメモリセルの読出ノードに接続される複
数の読出ビット線と、それぞれが複数の読出ビット線の
いずれか１つのビット線に対応して設けられ、選択され
ると対応した読出ビット線に現われる電位に基づいた出
力を出力するための複数のスイッチ手段と、それぞれが
複数の読出ビット線のいずれか１つのビット線に対応し
て設けられ、選択されると対応した複数の読出ビット線
のいずれか１つのビット線をプリチャージするための複
数のプリチャージ手段と、複数のスイッチ手段に対応し
た複数の第１の出力ノードを有し、各第１の出力ノード
が対応したスイッチ手段に接続されるとともに、複数の
プリチャージ手段に対応した複数の第２の出力ノードを
有し、各第２の出力ノードが対応したプリチャージ手段
に接続されるアドレスポインタを有し、複数のスイッチ
手段および複数のプリチャージ手段のうちの、複数の読
出ビット線のいずれか１つのビット線に対応して設けら
れるスイッチ手段およびプリチャージ手段を選択し、残
りの読出ビット線に対応して設けられるスイッチ手段お
よびプリチャージ手段を非選択状態とする選択手段とを
備える。
体記憶装置は、複数行、複数列に配設され、それぞれが
書込ノードとこの書込ノードとは異なる読出ノードとを
有する複数のメモリセルと、それぞれが複数の列のいず
れか１つの列に対応して設けられかつ当該対応の列に配
設された複数のメモリセルの読出ノードに接続される複
数の読出ビット線と、それぞれが複数の読出ビット線の
いずれか１つのビット線に対応して設けられ、選択され
ると対応した読出ビット線に現われる電位に基づいた出
力を出力するための複数のスイッチ手段と、それぞれが
複数の読出ビット線のいずれか１つのビット線に対応し
て設けられ、選択されると対応した複数の読出ビット線
のいずれか１つのビット線をプリチャージするための複
数のプリチャージ手段と、複数のスイッチ手段に対応し
た複数の第１の出力ノードを有し、各第１の出力ノード
が対応したスイッチ手段に接続されるとともに、複数の
プリチャージ手段に対応した複数の第２の出力ノードを
有し、各第２の出力ノードが対応したプリチャージ手段
に接続されるアドレスポインタを有し、複数のスイッチ
手段および複数のプリチャージ手段のうちの、複数の読
出ビット線のいずれか１つのビット線に対応して設けら
れるスイッチ手段およびプリチャージ手段を選択し、残
りの読出ビット線に対応して設けられるスイッチ手段お
よびプリチャージ手段を非選択状態とする選択手段とを
備える。
［作用］ 本発明に係る半導体記憶装置は上記のように構成され
るため、データ読出時に、プリチャージ手段はいずれ
も、対応する読出ビット線が選択手段によって選択され
ている期間にのみ能動化されて前記対応する読出ビット
線をプリチャージする。さらに、能動化手段により、読
出ビット線の各々に対応して設けられたプリチャージ手
段は、いずれも、対応する読出ビット線が選択されてい
る所定の期間内の一部の期間にのみ能動化されるため、
読出ビット線のいずれが選択されている期間において
も、選択されている読出ビット線のみが、対応するプリ
チャージ手段によってプリチャージされた後、その電位
を取出される。つまり、本発明に係る半導体記憶装置で
は、任意の読出ビット線が選択されている期間におい
て、プリチャージされる読出ビット線は、選択手段によ
って選択されているもののみであるとともに、プリチャ
ージが行なわれる期間は、選択手段によって１本の読出
ビット線が選択されている期間よりも短い期間である。
るため、データ読出時に、プリチャージ手段はいずれ
も、対応する読出ビット線が選択手段によって選択され
ている期間にのみ能動化されて前記対応する読出ビット
線をプリチャージする。さらに、能動化手段により、読
出ビット線の各々に対応して設けられたプリチャージ手
段は、いずれも、対応する読出ビット線が選択されてい
る所定の期間内の一部の期間にのみ能動化されるため、
読出ビット線のいずれが選択されている期間において
も、選択されている読出ビット線のみが、対応するプリ
チャージ手段によってプリチャージされた後、その電位
を取出される。つまり、本発明に係る半導体記憶装置で
は、任意の読出ビット線が選択されている期間におい
て、プリチャージされる読出ビット線は、選択手段によ
って選択されているもののみであるとともに、プリチャ
ージが行なわれる期間は、選択手段によって１本の読出
ビット線が選択されている期間よりも短い期間である。
したがって、データ読出時にプリチャージ手段による
第２のビット線のプリチャージのために読出ビット線に
流れる電流の総量は、読出ビット線のいずれが選択手段
によって選択されている期間にも、すべてのプリチャー
ジ手段が各々対応する読出ビット線を常時プリチャージ
する場合に比べ、大幅に低減される。
第２のビット線のプリチャージのために読出ビット線に
流れる電流の総量は、読出ビット線のいずれが選択手段
によって選択されている期間にも、すべてのプリチャー
ジ手段が各々対応する読出ビット線を常時プリチャージ
する場合に比べ、大幅に低減される。
［実施例］ 第１図は本発明の一実施例のシリアルアクセスメモリ
の部分概略ブロック図である。第１図には、シリアルア
クセスメモリのメモリブロック100の構成および、メモ
リブロック100と、アドレスポインタ114および読出デー
タバッファ104との間の接続関係が中心に示される。こ
のシリアルアクセスメモリの全体構成は、第７図に示さ
れる従来のそれと同様である。なお、メモリブロック10
0における、メモリセル１の内部構成および、メモリセ
ル１と書込ワード線５および読出ワード線６ならびに書
込ビット線３および読出ビット線４との接続関係も、
「従来の技術」において説明されたとおりである。
の部分概略ブロック図である。第１図には、シリアルア
クセスメモリのメモリブロック100の構成および、メモ
リブロック100と、アドレスポインタ114および読出デー
タバッファ104との間の接続関係が中心に示される。こ
のシリアルアクセスメモリの全体構成は、第７図に示さ
れる従来のそれと同様である。なお、メモリブロック10
0における、メモリセル１の内部構成および、メモリセ
ル１と書込ワード線５および読出ワード線６ならびに書
込ビット線３および読出ビット線４との接続関係も、
「従来の技術」において説明されたとおりである。
第１図を参照して、このメモリブロック100におい
て、プリチャージトランジスタ７のゲートは従来のシリ
アルアクセスメモリにおける場合と異なり、アドレスポ
インタ９に接続される。アドレスポインタ９は、従来の
アドレスポインタが有する出力端子A0〜Anに加えて、さ
らにｎ＋１個の出力端子A0′〜An′を新たに有してお
り、以下のように動作する。
て、プリチャージトランジスタ７のゲートは従来のシリ
アルアクセスメモリにおける場合と異なり、アドレスポ
インタ９に接続される。アドレスポインタ９は、従来の
アドレスポインタが有する出力端子A0〜Anに加えて、さ
らにｎ＋１個の出力端子A0′〜An′を新たに有してお
り、以下のように動作する。
第３図はアドレスポインタ114および読出データバッ
ファ104の動作を示すタイミングチャート図である。
ファ104の動作を示すタイミングチャート図である。
第３図を参照して、データ読出時において、このアド
レスポインタ９は、一定周期の読出クロック信号RCK
（第２図（ａ））の立上りおよび立上りに同期して、出
力端子A0〜AnおよびA0′〜An′にA0→A0′→A1→A1′…
An→An′の順序で順次的に、読出クロック信号RCKの１
周期の1/2の期間だけ“H"レベルの電圧を導出する。第
３図（ｂ）〜（ｆ）には、前記出力端子A0、A0′,A1お
よびA1′に導出される信号が代表的に示される。
レスポインタ９は、一定周期の読出クロック信号RCK
（第２図（ａ））の立上りおよび立上りに同期して、出
力端子A0〜AnおよびA0′〜An′にA0→A0′→A1→A1′…
An→An′の順序で順次的に、読出クロック信号RCKの１
周期の1/2の期間だけ“H"レベルの電圧を導出する。第
３図（ｂ）〜（ｆ）には、前記出力端子A0、A0′,A1お
よびA1′に導出される信号が代表的に示される。
第１図において全てのプリチャージトランジスタ７の
ゲートは各々、アドレスポインタ９の出力端子A0,A1,…
An,に接続される。なお、データ読出時に選択された読
出ワード線６は、従来と同様に、読出クロック信号RCK
の立上りに同期して、読出クロック信号RCKの１周期間
だけ“H"レベルにされる。
ゲートは各々、アドレスポインタ９の出力端子A0,A1,…
An,に接続される。なお、データ読出時に選択された読
出ワード線６は、従来と同様に、読出クロック信号RCK
の立上りに同期して、読出クロック信号RCKの１周期間
だけ“H"レベルにされる。
したがって、データ読出時において、プリチャージト
ランジスタ７は、そのゲートに接続されるアドレスポイ
ンタ９の出力端子（A0〜Anのいずれか）に“H"レベルの
信号が導出されている期間にのみ、対応する読出ビット
線４をVcc−VTHにプリチャージすることができる。した
がって、全ての読出ビット線４は互いに、読出クロック
信号RCKの１周期間ずつずれて、読出クロック信号RCKの
１周期の1/2の期間だけプリチャージされる。
ランジスタ７は、そのゲートに接続されるアドレスポイ
ンタ９の出力端子（A0〜Anのいずれか）に“H"レベルの
信号が導出されている期間にのみ、対応する読出ビット
線４をVcc−VTHにプリチャージすることができる。した
がって、全ての読出ビット線４は互いに、読出クロック
信号RCKの１周期間ずつずれて、読出クロック信号RCKの
１周期の1/2の期間だけプリチャージされる。
第５図はこのシリアルアクセスメモリにおけるアドレ
スポインタ９の構成を示す回路図である。
スポインタ９の構成を示す回路図である。
第５図を参照して、本実施例のアドレスポインタ９
と、第12図に示される従来のそれとの相違点は、本実施
例のアドレスポインタでは、ｎ＋１個のフリップフロッ
プF0〜Fnの各々が、出力端子９に導出される信号の反転
信号を導出する反転出力端子QBを有し、かつ、フリップ
フロップF0〜Fnの各々には反転出力端子QBと、読出クロ
ック信号RCKを入力とする２入力NORゲートNR0〜NRnが接
続される点である。前記ｎ＋１個のNORゲートNR0〜NRn
の各々の出力が、第１図におけるアドレスポインタの出
力端子A0′〜An′に導出される。
と、第12図に示される従来のそれとの相違点は、本実施
例のアドレスポインタでは、ｎ＋１個のフリップフロッ
プF0〜Fnの各々が、出力端子９に導出される信号の反転
信号を導出する反転出力端子QBを有し、かつ、フリップ
フロップF0〜Fnの各々には反転出力端子QBと、読出クロ
ック信号RCKを入力とする２入力NORゲートNR0〜NRnが接
続される点である。前記ｎ＋１個のNORゲートNR0〜NRn
の各々の出力が、第１図におけるアドレスポインタの出
力端子A0′〜An′に導出される。
フリップフロップF0〜Fnの各々において、出力端子９
および反転出力端子QBからは各々、データ端子Ｄに与え
られる電圧が、読出クロック信号RCKの１周期間分遅れ
て、反転されずにおよび反転されて出力される。したが
って、読出クロック信号RCKが第４図（ａ）に示される
ような一定周期でデューティ比１対１のクロック信号で
あれば、フリップフロップF0〜Fnの各々において反転出
力端子QBから、出力端子Ｑに導出される信号が読出クロ
ック信号RCKの1/2周期間だけ遅れて出力される。一方、
NORゲートNR0〜NRnは、各々、読出クロック信号RCKおよ
び対応する出力端子Ｑの電位が“L"レベルであるときに
のみ、“H"レベルの信号を出力する。したがって、NOR
ゲートNR0〜NRnからは、順次的に、読出クロック信号RC
Kの立下がりに同期した“H"レベルの信号が出力され
る。この結果、出力端子A0′〜An′には、各々、NORゲ
ートNR0〜NRnから、出力端子A0〜Anよりも、読出クロッ
ク信号RCKの1/2周期間だけ遅れて“H"レベルの電圧が与
えられる。したがって、アドレスポインタ９の前述のよ
うな動作が実現される。
および反転出力端子QBからは各々、データ端子Ｄに与え
られる電圧が、読出クロック信号RCKの１周期間分遅れ
て、反転されずにおよび反転されて出力される。したが
って、読出クロック信号RCKが第４図（ａ）に示される
ような一定周期でデューティ比１対１のクロック信号で
あれば、フリップフロップF0〜Fnの各々において反転出
力端子QBから、出力端子Ｑに導出される信号が読出クロ
ック信号RCKの1/2周期間だけ遅れて出力される。一方、
NORゲートNR0〜NRnは、各々、読出クロック信号RCKおよ
び対応する出力端子Ｑの電位が“L"レベルであるときに
のみ、“H"レベルの信号を出力する。したがって、NOR
ゲートNR0〜NRnからは、順次的に、読出クロック信号RC
Kの立下がりに同期した“H"レベルの信号が出力され
る。この結果、出力端子A0′〜An′には、各々、NORゲ
ートNR0〜NRnから、出力端子A0〜Anよりも、読出クロッ
ク信号RCKの1/2周期間だけ遅れて“H"レベルの電圧が与
えられる。したがって、アドレスポインタ９の前述のよ
うな動作が実現される。
第２図は、本実施例における任意のメモリセル１の内
部構造と、対応するプリチャージトランジスタ７との間
の接続関係を示す回路図である。
部構造と、対応するプリチャージトランジスタ７との間
の接続関係を示す回路図である。
第２図を参照して、選択されたメモリセル１の記憶デ
ータが“H"であれば、対応するプリチャージトランジス
タ７は常にオン状態にあり電源ライン19から接地18にプ
リチャージトランジスタ7,読出ビット線4,記憶トランジ
スタ15および読出トランジスタ16を介して貫通電流が流
れる。しかし、プリチャージトランジスタ７に“H"レベ
ルの電圧が付与されている期間は、従来に比べ大幅に短
縮されることになり、この期間に選択された読出ビット
線４に流れる貫通電流は、従来よりも少なくなる。さら
に、第１図におけるいずれのプリチャージトランジスタ
７も、他のプリチャージトランジスタ７と時間的に重な
ってON状態とならないため、データ読出時に、選択され
たメモリセルに対応する読出ビット線以外の他の読出ビ
ット線には貫通電流が流れない。したがって、本実施例
では、データ読出時に生じる貫通電流が従来よりも大幅
に軽減される。たとえば、貫通電流が最大となる場合、
すなわち、全てのメモリセルの記憶データが“H"である
場合でさえ、貫通電流は、全てのメモリセルからのデー
タ読み出しが終了するまで常時全ての読み出しビット線
４に流れるのではなく、アドレスポインタ114によって
読み出しビット線が選択されるごとに、この選択された
読み出しビット線１本にのみ流れる。したがって、この
シリアルアクセスメモリの消費電力は従来のそれよりも
大幅に小さくなる。
ータが“H"であれば、対応するプリチャージトランジス
タ７は常にオン状態にあり電源ライン19から接地18にプ
リチャージトランジスタ7,読出ビット線4,記憶トランジ
スタ15および読出トランジスタ16を介して貫通電流が流
れる。しかし、プリチャージトランジスタ７に“H"レベ
ルの電圧が付与されている期間は、従来に比べ大幅に短
縮されることになり、この期間に選択された読出ビット
線４に流れる貫通電流は、従来よりも少なくなる。さら
に、第１図におけるいずれのプリチャージトランジスタ
７も、他のプリチャージトランジスタ７と時間的に重な
ってON状態とならないため、データ読出時に、選択され
たメモリセルに対応する読出ビット線以外の他の読出ビ
ット線には貫通電流が流れない。したがって、本実施例
では、データ読出時に生じる貫通電流が従来よりも大幅
に軽減される。たとえば、貫通電流が最大となる場合、
すなわち、全てのメモリセルの記憶データが“H"である
場合でさえ、貫通電流は、全てのメモリセルからのデー
タ読み出しが終了するまで常時全ての読み出しビット線
４に流れるのではなく、アドレスポインタ114によって
読み出しビット線が選択されるごとに、この選択された
読み出しビット線１本にのみ流れる。したがって、この
シリアルアクセスメモリの消費電力は従来のそれよりも
大幅に小さくなる。
さて、再度第１図を参照して、本実施例のシリアルア
クセスメモリでは、読出ビット線４は、インバータ２お
よびＮチャネルMOSトランジスタ８を介して、読出デー
タバッファ104に直接接続され、従来のシリアルアクセ
スメモリに備えられていた、差動増幅型のセンスアンプ
は用いられない。このシリアルアクセスメモリにおい
て、前記トランジスタ８とインバータ２とは、各々第７
図に示される従来のシリアルアクセスメモリにおける、
読出ビット線アクセストランジスタ8aおよび8bと、セン
スアンプ102とに対応する。
クセスメモリでは、読出ビット線４は、インバータ２お
よびＮチャネルMOSトランジスタ８を介して、読出デー
タバッファ104に直接接続され、従来のシリアルアクセ
スメモリに備えられていた、差動増幅型のセンスアンプ
は用いられない。このシリアルアクセスメモリにおい
て、前記トランジスタ８とインバータ２とは、各々第７
図に示される従来のシリアルアクセスメモリにおける、
読出ビット線アクセストランジスタ8aおよび8bと、セン
スアンプ102とに対応する。
全ての読出ビット線アクセストランジスタ８のゲート
は各々、アドレスポインタ９の出力端子A0′〜A1′…,A
n′に接続される。前述したように、アドレスポインタ
９は、読出クロック信号RCKの立上りに同期して、読出
クロック信号RCKの1/2周期間だけ“H"レベルの信号を出
力端子A0〜Anに導出するとともに、読出クロック信号RC
Kの立下がりに同期して、出力端子A0′〜An′に順次読
出クロック信号RCKの1/2周期間“H"レベルと信号を導出
する。つまり、読出クロック信号CRKの１周期間の前半
には、プリチャージトランジスタ７がON状態とされ、後
半には、プリチャージトランジスタ７に代わってこのプ
リチャージトランジスタ７に接続される読出ビット線４
に対応して設けられた読出ビット線アクセストランジス
タ８がON状態とされる。
は各々、アドレスポインタ９の出力端子A0′〜A1′…,A
n′に接続される。前述したように、アドレスポインタ
９は、読出クロック信号RCKの立上りに同期して、読出
クロック信号RCKの1/2周期間だけ“H"レベルの信号を出
力端子A0〜Anに導出するとともに、読出クロック信号RC
Kの立下がりに同期して、出力端子A0′〜An′に順次読
出クロック信号RCKの1/2周期間“H"レベルと信号を導出
する。つまり、読出クロック信号CRKの１周期間の前半
には、プリチャージトランジスタ７がON状態とされ、後
半には、プリチャージトランジスタ７に代わってこのプ
リチャージトランジスタ７に接続される読出ビット線４
に対応して設けられた読出ビット線アクセストランジス
タ８がON状態とされる。
読出ビット線アクセストランジスタ８は、ON状態であ
る時にのみ、センスアンプ２によって反転された読出ビ
ット線４の電圧を読出データバッファ104に与える。つ
まり、読出ビット線４に読出されたデータは、対応する
インバータ２によって反転増幅されて最終的な読出デー
タとして読出データバッファ104に与えられる。したが
って、本実施例では、読出クロック信号RCKの１周期間
の前半および後半が各々、選択された読出ビット線４の
プリチャージ期間および読出データのレベルセンス期間
である（第３図参照）。
る時にのみ、センスアンプ２によって反転された読出ビ
ット線４の電圧を読出データバッファ104に与える。つ
まり、読出ビット線４に読出されたデータは、対応する
インバータ２によって反転増幅されて最終的な読出デー
タとして読出データバッファ104に与えられる。したが
って、本実施例では、読出クロック信号RCKの１周期間
の前半および後半が各々、選択された読出ビット線４の
プリチャージ期間および読出データのレベルセンス期間
である（第３図参照）。
次にデータ読出時の読出ビット線４の電位変化につい
て、第４図を参照しながら詳細に説明する。第４図は、
本実施例のシリアルアクセスメモリにおける読出ビット
線４の電位変化を、アドレスポインタ９の出力端子A0お
よびA0′に各々接続されるプリチャージトランジスタ７
および読出ビット線アクセストランジスタ８に対応する
読出ビット線を例にとって示すタイミングチャート図で
ある。
て、第４図を参照しながら詳細に説明する。第４図は、
本実施例のシリアルアクセスメモリにおける読出ビット
線４の電位変化を、アドレスポインタ９の出力端子A0お
よびA0′に各々接続されるプリチャージトランジスタ７
および読出ビット線アクセストランジスタ８に対応する
読出ビット線を例にとって示すタイミングチャート図で
ある。
たとえば、データ読出時に読出クロック信号RCK（第
４図（ａ））の立上りに同期してアドレスポインタ９の
出力端子A0の電圧（第４図（ｂ））が“H"レベルとなっ
ている期間には、出力端子A0に接続されるプリチャージ
トランジスタ７がON状態となる。したがって、選択され
たメモリセルの記憶データが“H"であれば、対応する読
出ビット線４の電位は、プリチャージ電位Vcc−VTHから
前記式で求められる電位（＞0V）まで徐々に低下する
（第４図（ｄ）参照）。しかし、読出クロック信号RCK
が立下がり、出力端子A0の電圧が“L"レベルとなると、
前記読出ビット線４に接続されたプリチャージトランジ
スタ７がOFF状態となるため、このメモリセルを含む、
このプリチャージトランジスタ７に接続される読出ビッ
ト線４に対応して設けられた記憶データが“H"である全
てのメモリセルにおいて（第２図参照）、記憶トランジ
スタ15および読出トランジスタ16と電源ライン19との間
の電流経路が遮断される。したがって、選択されたメモ
リセルに“H"が書込まれていた場合には、貫通電流経路
が遮断されて対応する読出ビット線４に電源ライン19か
ら高電圧が供給されなくなり、読出ビット線４の電位
は、ON状態にある記憶トランジスタ15および読出トラン
ジスタ16によって、接地18の電位0Vまで急速に引下げら
れる（第４図（ｄ）参照）。
４図（ａ））の立上りに同期してアドレスポインタ９の
出力端子A0の電圧（第４図（ｂ））が“H"レベルとなっ
ている期間には、出力端子A0に接続されるプリチャージ
トランジスタ７がON状態となる。したがって、選択され
たメモリセルの記憶データが“H"であれば、対応する読
出ビット線４の電位は、プリチャージ電位Vcc−VTHから
前記式で求められる電位（＞0V）まで徐々に低下する
（第４図（ｄ）参照）。しかし、読出クロック信号RCK
が立下がり、出力端子A0の電圧が“L"レベルとなると、
前記読出ビット線４に接続されたプリチャージトランジ
スタ７がOFF状態となるため、このメモリセルを含む、
このプリチャージトランジスタ７に接続される読出ビッ
ト線４に対応して設けられた記憶データが“H"である全
てのメモリセルにおいて（第２図参照）、記憶トランジ
スタ15および読出トランジスタ16と電源ライン19との間
の電流経路が遮断される。したがって、選択されたメモ
リセルに“H"が書込まれていた場合には、貫通電流経路
が遮断されて対応する読出ビット線４に電源ライン19か
ら高電圧が供給されなくなり、読出ビット線４の電位
は、ON状態にある記憶トランジスタ15および読出トラン
ジスタ16によって、接地18の電位0Vまで急速に引下げら
れる（第４図（ｄ）参照）。
逆に、選択されたメモリセルに“L"が書込まれてお
り、かつ、対応する読出ビット線４の電位レベルが前に
読出されたデータによって“L"レベルとなっていた場合
には、前記出力端子A0から“H"レベルの電圧が出力され
る、読出クロック信号RCKの1/2周期間に前記読出ビット
線４が、対応するプリチャージトランジスタ７によって
Vcc−VTHの電位にプリチャージされる。そして、出力端
子A0′の出力電圧が“H"レベルである次の期間には、対
応する読出ビット線アクセストランジスタ８がON状態と
なって、前の期間に設定された読出ビット線４の電位が
インバータ２によってレベルセンスされた後、読出デー
タバッファ104に付与される。
り、かつ、対応する読出ビット線４の電位レベルが前に
読出されたデータによって“L"レベルとなっていた場合
には、前記出力端子A0から“H"レベルの電圧が出力され
る、読出クロック信号RCKの1/2周期間に前記読出ビット
線４が、対応するプリチャージトランジスタ７によって
Vcc−VTHの電位にプリチャージされる。そして、出力端
子A0′の出力電圧が“H"レベルである次の期間には、対
応する読出ビット線アクセストランジスタ８がON状態と
なって、前の期間に設定された読出ビット線４の電位が
インバータ２によってレベルセンスされた後、読出デー
タバッファ104に付与される。
このように、本実施例では、記憶データが“H"である
メモリセルからのデータ読出時にインバータ２によって
レベルセンスされる電圧は、従来よりも高速に従来より
も低い値（0V）となる。したがって、このシリアルアク
セスメモリにおける読出データの論理振幅は、（Vcc−V
TH）−０すなわち、Vcc−VTHとなり、従来よりも大きく
なるとともに、記憶データが“H"のメモリセルからのデ
ータ読出を従来よりも早く行なうことができる。このよ
うに本実施例では、論理振幅が大きいため、従来のよう
に、データ読出時に読出ビット線４の電圧を、精度の高
い差動増幅器を用いて増幅する必要はない。そこで、本
実施例では、読出ビット線４の各々に、従来の差動増幅
型のセンスアンプに代わって、単純な構成のインバータ
２が接続される。
メモリセルからのデータ読出時にインバータ２によって
レベルセンスされる電圧は、従来よりも高速に従来より
も低い値（0V）となる。したがって、このシリアルアク
セスメモリにおける読出データの論理振幅は、（Vcc−V
TH）−０すなわち、Vcc−VTHとなり、従来よりも大きく
なるとともに、記憶データが“H"のメモリセルからのデ
ータ読出を従来よりも早く行なうことができる。このよ
うに本実施例では、論理振幅が大きいため、従来のよう
に、データ読出時に読出ビット線４の電圧を、精度の高
い差動増幅器を用いて増幅する必要はない。そこで、本
実施例では、読出ビット線４の各々に、従来の差動増幅
型のセンスアンプに代わって、単純な構成のインバータ
２が接続される。
第６図は、インバータ２の構成を示す回路図である。
第６図を参照して、インバータ２は、電源ライン19と
接地18との間に設けられる、ＰチャネルMOSトランジス
タTR5およびＮチャネルMOSトランジスタTR6の直列接続
を含む。トランジスタTR5およびTR6のゲートには、第１
図における読出ビット線４が共通接続され、トランジス
タTR5およびTR6の接続点の電位が第１図における読出デ
ータバッファ104に与えられる。
接地18との間に設けられる、ＰチャネルMOSトランジス
タTR5およびＮチャネルMOSトランジスタTR6の直列接続
を含む。トランジスタTR5およびTR6のゲートには、第１
図における読出ビット線４が共通接続され、トランジス
タTR5およびTR6の接続点の電位が第１図における読出デ
ータバッファ104に与えられる。
読出ビット線４の電圧が“H"レベル（＝Vcc−VTH）で
あれば、トランジスタTR5がOFF状態、トランジスタTR6
がON状態となって、トランジスタTR5およびTR6の接続点
には、接地18の電位0Vが選択されたメモリセルの記憶デ
ータとして導出される。逆に読出ビット線４の電圧が
“L"レベル（＝0V）であれば、トランジスタTR5がON状
態、トランジスタTR6がOFF状態となって、トランジスタ
TR5およびTR6の接続点には電源ライン19の電位Vccが選
択されたメモリセルの記憶データとして導出される。つ
まり、読出ビット線４に表われる電位の論理振幅Vcc−V
THは、このインバータ２によって、プリチャージトラン
ジスタ７のしきい値電圧VTHだけわずかに広げられる。
あれば、トランジスタTR5がOFF状態、トランジスタTR6
がON状態となって、トランジスタTR5およびTR6の接続点
には、接地18の電位0Vが選択されたメモリセルの記憶デ
ータとして導出される。逆に読出ビット線４の電圧が
“L"レベル（＝0V）であれば、トランジスタTR5がON状
態、トランジスタTR6がOFF状態となって、トランジスタ
TR5およびTR6の接続点には電源ライン19の電位Vccが選
択されたメモリセルの記憶データとして導出される。つ
まり、読出ビット線４に表われる電位の論理振幅Vcc−V
THは、このインバータ２によって、プリチャージトラン
ジスタ７のしきい値電圧VTHだけわずかに広げられる。
さて、前述のように本実施例では、第２図においてデ
ータ読出時にプリチャージトランジスタ７およびメモリ
セル１を介して電源ライン19から接地18に流れる電流が
小さいため、プリチャージトランジスタ７のサイズを従
来よりも大きくすることができる。プリチャージ７のサ
イズ（駆動能力）が大きいと、これに接続される読出ビ
ット線４を“H"レベルの電位にプリチャージする時間お
よび、メモリセルからのデータ読出時によって読出ビッ
ト線４が“H"レベルの電位となる時間が短縮される。こ
のため、記憶データが“L"であるメモリセルからのデー
タ読出時間も短縮することができる。したがって、この
シリアルアクセスメモリでは、読出ビット線４のプリチ
ャージ期間が従来の1/2になるが、プリチャージトラン
ジスタ７のサイズを大きくすることによって、読出ビッ
ト線４の電位がプリチャージ期間内に“H"レベルの電位
Vcc−VTHまで十分に引上げられるようにすることが可能
である。
ータ読出時にプリチャージトランジスタ７およびメモリ
セル１を介して電源ライン19から接地18に流れる電流が
小さいため、プリチャージトランジスタ７のサイズを従
来よりも大きくすることができる。プリチャージ７のサ
イズ（駆動能力）が大きいと、これに接続される読出ビ
ット線４を“H"レベルの電位にプリチャージする時間お
よび、メモリセルからのデータ読出時によって読出ビッ
ト線４が“H"レベルの電位となる時間が短縮される。こ
のため、記憶データが“L"であるメモリセルからのデー
タ読出時間も短縮することができる。したがって、この
シリアルアクセスメモリでは、読出ビット線４のプリチ
ャージ期間が従来の1/2になるが、プリチャージトラン
ジスタ７のサイズを大きくすることによって、読出ビッ
ト線４の電位がプリチャージ期間内に“H"レベルの電位
Vcc−VTHまで十分に引上げられるようにすることが可能
である。
次に、このシリアルアクセスメモリにおける読出デー
タバッファ104の出力データの切替わりタイミングにつ
いて説明する。
タバッファ104の出力データの切替わりタイミングにつ
いて説明する。
第１図において、読出データバッファ104は、従来と
同様に動作する。すなわち、読出データバッファ104
は、読出クロック信号RCKの立上りに応答して、入力信
号を保持データとして取込み、次の読出クロック信号RC
Kの立上りまで保持するとともにが外部に出力する。し
たがって、読出データバッファ104の出力データは、第
３図（ｆ）に示されるように、読出クロック信号RCKの
立上りに同期して、その直前にインバータ２によってレ
ベルセンスされた信号に切替わる。
同様に動作する。すなわち、読出データバッファ104
は、読出クロック信号RCKの立上りに応答して、入力信
号を保持データとして取込み、次の読出クロック信号RC
Kの立上りまで保持するとともにが外部に出力する。し
たがって、読出データバッファ104の出力データは、第
３図（ｆ）に示されるように、読出クロック信号RCKの
立上りに同期して、その直前にインバータ２によってレ
ベルセンスされた信号に切替わる。
たとえば、第２図を参照して、時刻t1〜t2においてプ
リチャージされた読出ビット線４に、時刻t2〜t3に読出
され、対応するインバータ２によって反転増幅されたデ
ータは、時刻t3〜t5の期間に読出データバッファ104か
ら出力される。続いて、時刻t3〜t4においてプリチャー
ジされた後時刻t4〜t5において対応するインバータ２に
よってレベルセンスされたデータは、時刻t5〜t6の期間
に読出データバッファ104から出力される。このように
して、読出データバッファ104からは、アドレスポイン
タ９の出力端子対A0およびA0′〜An′およびAn′の各々
に対応する読出ビット線４に読出されたデータが、読出
クロック信号RCKの１周期間ずつ順次的に出力される。
リチャージされた読出ビット線４に、時刻t2〜t3に読出
され、対応するインバータ２によって反転増幅されたデ
ータは、時刻t3〜t5の期間に読出データバッファ104か
ら出力される。続いて、時刻t3〜t4においてプリチャー
ジされた後時刻t4〜t5において対応するインバータ２に
よってレベルセンスされたデータは、時刻t5〜t6の期間
に読出データバッファ104から出力される。このように
して、読出データバッファ104からは、アドレスポイン
タ９の出力端子対A0およびA0′〜An′およびAn′の各々
に対応する読出ビット線４に読出されたデータが、読出
クロック信号RCKの１周期間ずつ順次的に出力される。
なお、上記実施例では、メモリセル１が３つのトラン
ジスタと１つのメモリキャパシタとによって構成された
場合について説明されたが、メモリセルの構成はこれに
限定されず、データ書込およびデータ読出のためのポー
トを互いに独立して持つようなものであればよい。
ジスタと１つのメモリキャパシタとによって構成された
場合について説明されたが、メモリセルの構成はこれに
限定されず、データ書込およびデータ読出のためのポー
トを互いに独立して持つようなものであればよい。
また、上記実施例では、本発明がアクセスがアドレス
順に行なわれるシリアルアクセスメモリに適用された場
合について説明されたが、RAM（ランダムアクセスメモ
リ）などの他のメモリに適用することも可能である。
順に行なわれるシリアルアクセスメモリに適用された場
合について説明されたが、RAM（ランダムアクセスメモ
リ）などの他のメモリに適用することも可能である。
［発明の効果］ 以上のように本発明によれば、読出ビット線の各々
は、それが選択手段によって選択される所定の期間の前
半にのみプリチャージされる。このため、データ読出時
に読出ビット線に流れる貫通電流が低減されるので、プ
リリャージ手段の駆動能力を従来よりも上げることが可
能なり、読出ビット線の電位を“H"レベルに引上げる時
間が短縮される。さらに、前記所定の期間の後半にはプ
リチャージ手段が不能化されることによって、対応する
読出ビット線の電位が従来よりも低い電位まで高速に引
下げられる。このため、読出ビット線の電位を“L"まで
引下げるのに要する時間も短縮される。この結果、消費
電力が小さく、かつ、高速読出の可能な半導体記憶装置
が得られる。
は、それが選択手段によって選択される所定の期間の前
半にのみプリチャージされる。このため、データ読出時
に読出ビット線に流れる貫通電流が低減されるので、プ
リリャージ手段の駆動能力を従来よりも上げることが可
能なり、読出ビット線の電位を“H"レベルに引上げる時
間が短縮される。さらに、前記所定の期間の後半にはプ
リチャージ手段が不能化されることによって、対応する
読出ビット線の電位が従来よりも低い電位まで高速に引
下げられる。このため、読出ビット線の電位を“L"まで
引下げるのに要する時間も短縮される。この結果、消費
電力が小さく、かつ、高速読出の可能な半導体記憶装置
が得られる。
第１図は、本発明の一実施例のシリアルアクセスメモリ
の部分回路図、第２図は第１図におけるメモリセルの内
部構成を示す回路図、第３図は第１図に示されるシリア
ルアクセスメモリの動作を示すタイミングチャート図、
第４図は第１図に示されるシリアルアクセスメモリにお
ける読出ビット線の電位変化を示すタイミングチャート
図、第５図は第１図に示されるシリアルアクセスメモリ
における読出アドレスポインタの具体的構成の一例を示
す回路図、第６図は第１図におけるインバータの具体的
構成の一例を示す回路図、第７図は実施例および従来の
シリアルアクセスメモリの全体構成を示す概略ブロック
図、第８図は従来のシリアルアクセスメモリの部分回路
図、第９図は従来のシリアルアクセスメモリにおけるメ
モリセルの内部構成を示す回路図、第10図は従来のシリ
アルアクセスメモリにおける読出ビット線の電位変化を
示すタイミングチャート図、第11図は従来のシリアルア
クセスメモリに用いられるセンスアンプの内部構成を示
す回路図、第12図は従来のシリアルアクセスメモリに用
いられる読出アドレスポインタの構成を示す回路図であ
る。 図において、１はメモリセル、２はインバータ、102は
センスアンプ、３は書込ビット線、４は読出ビット線、
５は書込ワード線、６は読出ワード線、７はプリチャー
ジトランジスタ、8,8aおよび8bは読出ビット線アクセス
トランジスタ、９および114は読出アドレスポインタ、1
5は記憶トランジスタ、16は読出トランジスタ、17はメ
モリキャパシタ、18は接地、19は電源ライン、100はメ
モリブロック、104は読出データバッファ、106はデータ
出力端子、108はデータ入力端子、110は書込データバッ
ファ、112は書込アドレスポインタ、116は書込クロック
端子、118は読出クロック端子である。なお、図中、同
一符号は同一または相当部分を示す。
の部分回路図、第２図は第１図におけるメモリセルの内
部構成を示す回路図、第３図は第１図に示されるシリア
ルアクセスメモリの動作を示すタイミングチャート図、
第４図は第１図に示されるシリアルアクセスメモリにお
ける読出ビット線の電位変化を示すタイミングチャート
図、第５図は第１図に示されるシリアルアクセスメモリ
における読出アドレスポインタの具体的構成の一例を示
す回路図、第６図は第１図におけるインバータの具体的
構成の一例を示す回路図、第７図は実施例および従来の
シリアルアクセスメモリの全体構成を示す概略ブロック
図、第８図は従来のシリアルアクセスメモリの部分回路
図、第９図は従来のシリアルアクセスメモリにおけるメ
モリセルの内部構成を示す回路図、第10図は従来のシリ
アルアクセスメモリにおける読出ビット線の電位変化を
示すタイミングチャート図、第11図は従来のシリアルア
クセスメモリに用いられるセンスアンプの内部構成を示
す回路図、第12図は従来のシリアルアクセスメモリに用
いられる読出アドレスポインタの構成を示す回路図であ
る。 図において、１はメモリセル、２はインバータ、102は
センスアンプ、３は書込ビット線、４は読出ビット線、
５は書込ワード線、６は読出ワード線、７はプリチャー
ジトランジスタ、8,8aおよび8bは読出ビット線アクセス
トランジスタ、９および114は読出アドレスポインタ、1
5は記憶トランジスタ、16は読出トランジスタ、17はメ
モリキャパシタ、18は接地、19は電源ライン、100はメ
モリブロック、104は読出データバッファ、106はデータ
出力端子、108はデータ入力端子、110は書込データバッ
ファ、112は書込アドレスポインタ、116は書込クロック
端子、118は読出クロック端子である。なお、図中、同
一符号は同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−43894（ＪＰ，Ａ) 特開 昭62−99976（ＪＰ，Ａ) 特開 平３−272086（ＪＰ，Ａ) 特開 平１−98186（ＪＰ，Ａ) 特開 昭59−217288（ＪＰ，Ａ)
Claims (11)
- 【請求項１】複数行、複数列に配設され、それぞれが書
込ノードとこの書込ノードとは異なる読出ノードとを有
する複数のメモリセルと、 それぞれが前記複数の列のいずれか１つの列に対応して
設けられかつ当該対応の列に配設された複数のメモリセ
ルの読出ノードに接続される複数の読出ビット線と、 それぞれが前記複数の読出ビット線のいずれか１つのビ
ット線に対応して設けられ、選択されると対応した読出
ビット線に現われる電位に基づいた出力を出力するため
の複数のスイッチ手段と、 それぞれが前記複数の読出ビット線のいずれか１つのビ
ット線に対応して設けられ、選択されると対応した前記
複数の読出ビット線のいずれか１つのビット線をプリチ
ャージするための複数のプリチャージ手段と、 前記複数のスイッチ手段に対応した複数の第１の出力ノ
ードを有し、各第１の出力ノードが対応したスイッチ手
段に接続されるとともに、前記複数のプリチャージ手段
に対応した複数の第２の出力ノードを有し、各第２の出
力ノードが対応したプリチャージ手段に接続されるアド
レスポインタを有し、 前記複数のスイッチ手段および前記複数のプリチャージ
手段のうちの、前記複数の読出ビット線のいずれか１つ
の読出ビット線に対応して設けられるスイッチ手段およ
びプリチャージ手段を選択し、残りの読出ビット線に対
応して設けられるスイッチ手段およびプリチャージ手段
を非選択状態とする選択手段とを備えた半導体記憶装
置。 - 【請求項２】前記各スイッチ手段は、対応の読出ビット
線に現われる電位を受け、しきい値電位を基準にして
“H"か“L"の電位として出力する反転手段を含むことを
特徴とする、特許請求の範囲第１項記載の半導体記憶装
置。 - 【請求項３】前記各スイッチ手段は、インバータ素子と
トランジスタ素子との直列体を有していることを特徴と
する、特許請求の範囲第１項記載の半導体記憶装置。 - 【請求項４】前記各プリチャージ手段は、電源電位ノー
ドと、対応した読出ビット線との間に接続され、前記選
択手段にて導通・非導通状態が制御されるトランジスタ
素子を有していることを特徴とする、特許請求の範囲第
１項ないし第３項のいずれかに記載の半導体記憶装置。 - 【請求項５】複数行、複数列に配設され、それぞれが書
込ノードとこの書込ノードとは異なる読出ノードとを有
する複数のメモリセル、 前記複数行に配設され、それぞれが対応した行に配設さ
れた複数のメモリセルに接続される複数の書込ワード
線、 前記複数行に配設され、それぞれが対応した行に配設さ
れた複数のメモリセルに接続される複数の読出ワード
線、 前記複数列に配設され、それぞれが対応した列に配設さ
れた複数のメモリセルの書込ノードに接続される複数の
書込ビット線、 前記複数列に配設され、それぞれが対応した列に配設さ
れた複数のメモリセルの読出ノードに接続される複数の
読出ビット線、 前記複数列に配設され、それぞれが対応した列に配設さ
れた読出ビット線と電源電流ノードとの間に接続される
MOSトランジスタを有する複数のプリチャージ手段、 前記複数列に配設され、それぞれが対応した列に配設さ
れた読出ビット線とデータ線との間に接続されるMOSト
ランジスタを有する複数のスイッチ手段、 前記複数列に対応して設けられ、それぞれが対応した列
に配設されたスイッチ手段におけるMOSトランジスタの
ゲート電極に接続される複数の第１の出力ノードと、前
記複数列に対応して設けられ、それぞれが対応した列に
配設されプリチャージ手段におけるMOSトランジスタの
ゲート電極に接続される複数の第２の出力ノードとを有
し、前記複数の第１の出力ノードから前記複数のスイッ
チ手段におけるMOSトランジスタを順次１つずつ導通状
態となす第１の選択信号を出力するとともに、前記複数
の第２の出力ノードから前記複数のプリチャージ手段に
おけるMOSトランジスタを順次１つずつ導通状態となす
第２の選択信号を出力する選択手段を備えた、半導体記
憶装置。 - 【請求項６】前記各スイッチ手段は、対応の読出ビット
線に現われる電位を受け、しきい値電位を基準にして
“H"か“L"の電位として出力する反転手段を含むことを
特徴とする、特許請求の範囲第５項記載の半導体記憶装
置。 - 【請求項７】前記各スイッチ手段は、MOSトランジスタ
と直列接続されるインバータ素子をさらに有しているこ
とを特徴とする、特許請求の範囲第５項記載の半導体記
憶装置。 - 【請求項８】前記各選択手段は、読出クロック信号を受
け、対応した列の第１の出力ノードと第２の出力ノード
は異なったノードからなり、前記複数の第１の出力ノー
ドから出力される第１の選択信号は、前記読出クロック
信号の１周期の前部分にて前記複数のスイッチ手段にお
けるMOSトランジスタすべてを非導通状態となし、１周
期の後部分にて前記複数のスイッチ手段のうちのいずれ
か１つのスイッチ手段におけるMOSトランジスタを導通
状態となす信号であり、前記複数の第２の出力ノードか
ら出力される第２の選択信号は、前記読出クロック信号
の１周期の前部分にて前記複数のプリチャージ手段のい
ずれか１つのプリチャージ手段におけるMOSトランジス
タを導通状態となし、１周期の後部分にて前記複数のプ
リチャジ手段におけるMOSトランジスタすべてを非導通
状態となす信号であり、かつ、第１および第２の選択信
号が前記読出クロック信号の１周期ごとに導通状態とな
すMOSトランジスタは、１周期ごとに同じ列に配設され
たスイッチ手段およびプリチャージ手段のMOSトランジ
スタであることを特徴とする、特許請求の範囲第５項な
いし第７項のいずれかに記載の半導体記憶装置。 - 【請求項９】前記１周期の前部分と後部分とがそれぞれ
半周期であることを特徴とする、特許請求の範囲第８項
記載の半導体記憶装置。 - 【請求項１０】前記メモリセルの各々は、記憶ノードを
有し、さらに、 前記書込みノードと前記記憶ノードとの間に接続され、
ゲート電極が書込ワード線に接続される第１のMOSトラ
ンジスタと、 一方のソース／ドレイン電極が読出ビット線に接続さ
れ、ゲート電極が読出ワード線に接続される第２のMOS
トランジスタと、 前記第２のMOSトランジスタの他方のソース／ドレイン
電極と所定電位ノードとの間に接続され、ゲート電極が
記憶ノードに接続される第３のMOSトランジスタとを有
する、特許請求の範囲第５項ないし第９項のいずれかに
記載の半導体記憶装置。 - 【請求項１１】行および列のマトリックスに配列された
複数のメモリセルと、前記メモリセルへ選択的に情報を
書込むための、それぞれがメモリセルの一行に対応して
設けられる複数の書込ワード線と、メモリセルの１列に
対応する複数の書込ビット線と、 前記メモリセルから情報を選択的に読出すための、それ
ぞれがメモリセルの１行に対応して設けられる複数の読
出ワード線と、メモリセルの１列に対応して設けられる
複数の読出ビット線とを備え、 各メモリセルは書込トランジスタと、メモリキャパシタ
と、メモリトランジスタと、読出トランジスタとを含
み、 それぞれが前記読出ビット線の１つに対応して設けられ
て当該対応のビット線をプリチャージするための複数の
プリチャージ手段と、 第１の予め定められる時間期間の間、選択ビット線に対
応するプリチャージ手段を活性化するための第１の活性
化手段と、 対応する読出ビット線上の電位を取出すための、それぞ
れが対応のビット線に接続される複数のスイッチ手段
と、 前記第１の予め定められる時間期間に続く第２の予め定
められる時間期間の間、選択ビット線に対応するスイッ
チング手段を活性化するための第２の活性化手段とを備
えた、シリアルアクセス半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2070837A JP2662822B2 (ja) | 1990-03-20 | 1990-03-20 | 半導体記憶装置 |
| KR1019910001474A KR950000501B1 (ko) | 1990-03-20 | 1991-01-29 | 반도체 기억장치 |
| US07/669,437 US5208773A (en) | 1990-03-20 | 1991-03-13 | Semiconductor memory device having bit lines and word lines different in data reading and data writing |
| DE4108996A DE4108996C2 (de) | 1990-03-20 | 1991-03-19 | Halbleiterspeichereinrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2070837A JP2662822B2 (ja) | 1990-03-20 | 1990-03-20 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03272087A JPH03272087A (ja) | 1991-12-03 |
| JP2662822B2 true JP2662822B2 (ja) | 1997-10-15 |
Family
ID=13443079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2070837A Expired - Fee Related JP2662822B2 (ja) | 1990-03-20 | 1990-03-20 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5208773A (ja) |
| JP (1) | JP2662822B2 (ja) |
| KR (1) | KR950000501B1 (ja) |
| DE (1) | DE4108996C2 (ja) |
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|---|---|---|---|---|
| JPH04355297A (ja) * | 1991-05-31 | 1992-12-09 | Sanyo Electric Co Ltd | 半導体メモリ |
| JP3481263B2 (ja) * | 1992-02-19 | 2003-12-22 | 株式会社リコー | シリアル記憶装置 |
| JP2921812B2 (ja) * | 1992-12-24 | 1999-07-19 | シャープ株式会社 | 不揮発性半導体記憶装置 |
| US5317212A (en) * | 1993-03-19 | 1994-05-31 | Wahlstrom Sven E | Dynamic control of configurable logic |
| JPH0729376A (ja) * | 1993-07-14 | 1995-01-31 | Ricoh Co Ltd | 半導体メモリ装置及びデータ読み書き方法 |
| US6487139B1 (en) * | 2001-09-28 | 2002-11-26 | Jagdish Pathak | Memory row line driver circuit |
| TWI281159B (en) * | 2003-03-21 | 2007-05-11 | Mediatek Inc | Sense out circuit for single-bitline semiconductor memory device |
| TWI295805B (en) * | 2005-04-26 | 2008-04-11 | Via Tech Inc | Memory circuit and related method for integrating pre-decode and selective pre-charge |
| DE102005031021A1 (de) * | 2005-07-02 | 2007-01-11 | Atmel Germany Gmbh | Schaltungsanordnung zur Verwendung in RF-Transpondern sowie Verfahren zum Steuern einer Anzahl derartiger Transponder |
| KR100699875B1 (ko) * | 2005-11-08 | 2007-03-28 | 삼성전자주식회사 | 센스앰프 구조를 개선한 반도체 메모리 장치 |
| CN105702631B (zh) | 2009-12-28 | 2019-05-28 | 株式会社半导体能源研究所 | 半导体器件 |
| KR101842413B1 (ko) * | 2009-12-28 | 2018-03-26 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| CN102789808B (zh) * | 2011-05-20 | 2018-03-06 | 株式会社半导体能源研究所 | 存储器装置和用于驱动存储器装置的方法 |
| US9208833B2 (en) | 2013-04-23 | 2015-12-08 | Micron Technology | Sequential memory operation without deactivating access line signals |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4318014A (en) * | 1979-07-27 | 1982-03-02 | Motorola, Inc. | Selective precharge circuit for read-only-memory |
| JPH0793009B2 (ja) * | 1984-12-13 | 1995-10-09 | 株式会社東芝 | 半導体記憶装置 |
| JPS62157399A (ja) * | 1985-12-28 | 1987-07-13 | Nippon Gakki Seizo Kk | 逐次アクセスメモリ |
| JP2575899B2 (ja) * | 1989-10-26 | 1997-01-29 | 株式会社東芝 | プリチャージ式論理回路 |
-
1990
- 1990-03-20 JP JP2070837A patent/JP2662822B2/ja not_active Expired - Fee Related
-
1991
- 1991-01-29 KR KR1019910001474A patent/KR950000501B1/ko not_active IP Right Cessation
- 1991-03-13 US US07/669,437 patent/US5208773A/en not_active Expired - Lifetime
- 1991-03-19 DE DE4108996A patent/DE4108996C2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03272087A (ja) | 1991-12-03 |
| DE4108996C2 (de) | 1995-03-23 |
| DE4108996A1 (de) | 1991-09-26 |
| KR950000501B1 (ko) | 1995-01-24 |
| US5208773A (en) | 1993-05-04 |
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