JP2707953B2 - 半導体メモリ回路 - Google Patents
半導体メモリ回路Info
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- JP2707953B2 JP2707953B2 JP5228392A JP22839293A JP2707953B2 JP 2707953 B2 JP2707953 B2 JP 2707953B2 JP 5228392 A JP5228392 A JP 5228392A JP 22839293 A JP22839293 A JP 22839293A JP 2707953 B2 JP2707953 B2 JP 2707953B2
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
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- G—PHYSICS
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- G11C—STATIC STORES
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- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
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- G11C—STATIC STORES
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- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
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- Read Only Memory (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ回路に関
し、特に１ワード分のメモリセルに同一の情報を１回の
アクセスで書き込むことのできる半導体メモリ回路に関
する。
し、特に１ワード分のメモリセルに同一の情報を１回の
アクセスで書き込むことのできる半導体メモリ回路に関
する。
【０００２】
【従来の技術】従来、この種の半導体メモリ回路はロウ
アドレスストローブ（以下、¬ＲＡＳと称す。なお、¬
は¬以降の記号で示される信号または端子がロウアクテ
ィブであることを示すか、否定論理であることを示す）
の立ち下がりおよび立ち上がりに同期してフラッシュラ
イトゲート（以下、ＦＷゲートと記す）が活性化および
非活性化されてＦＷ機能が実現されていた（例えば特開
平２−２９９８７号公報）。図３〜図６を参照して従来
例の構成および動作について説明する。図３は、従来例
の構成を示すブロック図である。メモリセルアレイ３０
６の行側のワード線ＷＬ３０９にはロウアドレスデコー
ダ３０８が接続され、ロウアドレスデコーダ３０８には
ロウアドレスバッファ３０７が接続されている。ロウア
ドレスバッファ３０７にはアドレスピンを介してアドレ
スデータが入力される。また、メモリセルアレイ３０６
の列側のビット線にはセンスアンプ３１０、カラムスイ
ッチ３０１およびＦＷゲート３０４が接続されている。
カラムスイッチ３０１には、カラムアドレスデコーダ３
１１が接続され、カラムアドレスデコーダ３１１にはカ
ラムアドレスバッファ３１３が接続されている。カラム
アドレスバッファ３１３にはアドレスピンを介してアド
レスデータが入力される。
アドレスストローブ（以下、¬ＲＡＳと称す。なお、¬
は¬以降の記号で示される信号または端子がロウアクテ
ィブであることを示すか、否定論理であることを示す）
の立ち下がりおよび立ち上がりに同期してフラッシュラ
イトゲート（以下、ＦＷゲートと記す）が活性化および
非活性化されてＦＷ機能が実現されていた（例えば特開
平２−２９９８７号公報）。図３〜図６を参照して従来
例の構成および動作について説明する。図３は、従来例
の構成を示すブロック図である。メモリセルアレイ３０
６の行側のワード線ＷＬ３０９にはロウアドレスデコー
ダ３０８が接続され、ロウアドレスデコーダ３０８には
ロウアドレスバッファ３０７が接続されている。ロウア
ドレスバッファ３０７にはアドレスピンを介してアドレ
スデータが入力される。また、メモリセルアレイ３０６
の列側のビット線にはセンスアンプ３１０、カラムスイ
ッチ３０１およびＦＷゲート３０４が接続されている。
カラムスイッチ３０１には、カラムアドレスデコーダ３
１１が接続され、カラムアドレスデコーダ３１１にはカ
ラムアドレスバッファ３１３が接続されている。カラム
アドレスバッファ３１３にはアドレスピンを介してアド
レスデータが入力される。
【０００３】さらにカラムスイッチ３０１は入出力バス
３０２，３０３（以下、Ｉ／Ｏバス３０２，３０３と称
す）を介してラッチ回路３１４と接続され、ラッチ回路
３１４は入出力端子（以下、Ｉ／Ｏ端子と称す）に接続
されている。ＦＷゲート３０４はフラッシュライトデー
タバス３０５（以下、ＦＷデータバス３０５と称す）を
介してデータラッチ回路３１４に接続されている。これ
らのＦＷゲート３０４、ロウアドレスバッファ３０７、
ロウアドレスデコーダ３０８、センスアンプ３１０、カ
ラムアドレスデコーダ３１１、カラムアドレスバッファ
３１３およびラッチ回路３１４はコントローラ３１５に
入力される諸信号、例えば¬ＲＡＳ信号、カラムアドレ
スストローブ信号（以下、¬ＣＡＳ信号と称す）、ライ
トイネーブル信号（以下、¬ＷＥ信号と称す）、フラッ
シュライトイネーブル信号（以下、ＦＷＥ信号と称す）
等によって制御される。
３０２，３０３（以下、Ｉ／Ｏバス３０２，３０３と称
す）を介してラッチ回路３１４と接続され、ラッチ回路
３１４は入出力端子（以下、Ｉ／Ｏ端子と称す）に接続
されている。ＦＷゲート３０４はフラッシュライトデー
タバス３０５（以下、ＦＷデータバス３０５と称す）を
介してデータラッチ回路３１４に接続されている。これ
らのＦＷゲート３０４、ロウアドレスバッファ３０７、
ロウアドレスデコーダ３０８、センスアンプ３１０、カ
ラムアドレスデコーダ３１１、カラムアドレスバッファ
３１３およびラッチ回路３１４はコントローラ３１５に
入力される諸信号、例えば¬ＲＡＳ信号、カラムアドレ
スストローブ信号（以下、¬ＣＡＳ信号と称す）、ライ
トイネーブル信号（以下、¬ＷＥ信号と称す）、フラッ
シュライトイネーブル信号（以下、ＦＷＥ信号と称す）
等によって制御される。
【０００４】また、従来の半導体メモリ回路ではＩ／Ｏ
バス３０２，３０３の他にフラッシュライト専用のＦＷ
ゲート３０４とＦＷデータバス３０５を有している。通
常Ｉ／Ｏバスは書き込み（または読出し）データが乗る
バス３０２とその逆相のデータが乗るバス３０３の２本
が対になっているが、ＦＷデータバス３０５は正相（又
は逆相）のデータが乗る１本のみでも構成可能である。
したがって、１本のみのＦＷデータバスを採用した構成
における従来の半導体メモリ回路について図４に要部の
具体回路例を示す。
バス３０２，３０３の他にフラッシュライト専用のＦＷ
ゲート３０４とＦＷデータバス３０５を有している。通
常Ｉ／Ｏバスは書き込み（または読出し）データが乗る
バス３０２とその逆相のデータが乗るバス３０３の２本
が対になっているが、ＦＷデータバス３０５は正相（又
は逆相）のデータが乗る１本のみでも構成可能である。
したがって、１本のみのＦＷデータバスを採用した構成
における従来の半導体メモリ回路について図４に要部の
具体回路例を示す。
【０００５】ここでは説明の都合上、ビット線Ｄ１，¬
Ｄ１に着目して説明する。ワード線ＷＬ１，ＷＬ２とビ
ット線対Ｄ１，¬Ｄ１との各交点にメモリセルＭＣ１，
ＭＣ２が接続され、ビット線対Ｄ１，¬Ｄ２はセンスア
ンプＳＡ１に接続されている。またビット線¬Ｄ１およ
びＤ１はおのおのスイッチＱ1 ，Ｑ1'を介して¬Ｉ／Ｏ
およびＩ／Ｏバスに接続されている。さらに、ビット線
Ｄ１はフラッシュライトスイッチＳＷ１（以下、ＦＷス
イッチＳＷ１と称す）を介してＦＷデータバスに接続さ
れている。スイッチＱ1 ，Ｑ1'はカラムアドレスデコー
ダ出力ＹＳＷ１によって制御され、ＦＷスイッチＳＷ１
はカラムアドレスデコーダ３１１の出力３１２により制
御される。この場合、ＦＷデータバスには正相のＦＷデ
ータが送出されるため、ＦＷスイッチＳＷ１はビット線
Ｄ１に接続されているが、これに限らず逆相のＦＷデー
タをデータバスに送出し、ＦＷスイッチＳＷ１をビット
線¬Ｄ１に接続しても良い。
Ｄ１に着目して説明する。ワード線ＷＬ１，ＷＬ２とビ
ット線対Ｄ１，¬Ｄ１との各交点にメモリセルＭＣ１，
ＭＣ２が接続され、ビット線対Ｄ１，¬Ｄ２はセンスア
ンプＳＡ１に接続されている。またビット線¬Ｄ１およ
びＤ１はおのおのスイッチＱ1 ，Ｑ1'を介して¬Ｉ／Ｏ
およびＩ／Ｏバスに接続されている。さらに、ビット線
Ｄ１はフラッシュライトスイッチＳＷ１（以下、ＦＷス
イッチＳＷ１と称す）を介してＦＷデータバスに接続さ
れている。スイッチＱ1 ，Ｑ1'はカラムアドレスデコー
ダ出力ＹＳＷ１によって制御され、ＦＷスイッチＳＷ１
はカラムアドレスデコーダ３１１の出力３１２により制
御される。この場合、ＦＷデータバスには正相のＦＷデ
ータが送出されるため、ＦＷスイッチＳＷ１はビット線
Ｄ１に接続されているが、これに限らず逆相のＦＷデー
タをデータバスに送出し、ＦＷスイッチＳＷ１をビット
線¬Ｄ１に接続しても良い。
【０００６】次に図５および図６のタイミングチャート
を参照して従来技術の動作について説明する。フラッシ
ュライトモード（以下、ＦＷモードと称す）の場合、図
５に示すようにまずＦＷイネーブル信号ＦＷＥの活性化
に続いて、¬ＲＡＳ信号が活性化状態になる。¬ＲＡＳ
信号が活性化状態になると、フラッシュライトを行うワ
ードのアドレスが図３に示したロウアドレスバッファ３
０７にストアされ、ロウアドレスデコーダ３０８でデコ
ードされて、ワード線ＷＬ１，ＷＬ２，〜を含むワード
線３０９のうちの１本、例えばワード線ＷＬ１がハイに
なる。そのため、メモリセルＭＣ１に書き込まれていた
データ“１”がビット線Ｄ１，¬Ｄ１上に取り出され
る。このとき、ＦＷイネーブル信号ＦＷＥの活性化によ
りデータラッチ回路３１４からＦＷデータバス上に正相
のＦＷデータが送出されている。
を参照して従来技術の動作について説明する。フラッシ
ュライトモード（以下、ＦＷモードと称す）の場合、図
５に示すようにまずＦＷイネーブル信号ＦＷＥの活性化
に続いて、¬ＲＡＳ信号が活性化状態になる。¬ＲＡＳ
信号が活性化状態になると、フラッシュライトを行うワ
ードのアドレスが図３に示したロウアドレスバッファ３
０７にストアされ、ロウアドレスデコーダ３０８でデコ
ードされて、ワード線ＷＬ１，ＷＬ２，〜を含むワード
線３０９のうちの１本、例えばワード線ＷＬ１がハイに
なる。そのため、メモリセルＭＣ１に書き込まれていた
データ“１”がビット線Ｄ１，¬Ｄ１上に取り出され
る。このとき、ＦＷイネーブル信号ＦＷＥの活性化によ
りデータラッチ回路３１４からＦＷデータバス上に正相
のＦＷデータが送出されている。
【０００７】次にＦＷゲート信号を活性化することによ
りＦＷスイッチが導通してビット線上にＦＷデータ、た
とえば“０”が送出されてビット線上のデータが書き換
えられる。さらにセンスアンプ活性化信号を活性化する
と、Ｖccレベルを供給する信号ＳＥＰとＧＮＤレベルを
供給する信号ＳＥＮが活性化状態となってセンスアンプ
ＳＡ１を活性化してビット線上のＦＷデータを増幅して
メモリセルＭＣ１に書き込む。同様にワード線ＷＬ１に
接続されている全てのメモリセルについてＦＷデータの
書き込みが同一サイクル内で行われる。
りＦＷスイッチが導通してビット線上にＦＷデータ、た
とえば“０”が送出されてビット線上のデータが書き換
えられる。さらにセンスアンプ活性化信号を活性化する
と、Ｖccレベルを供給する信号ＳＥＰとＧＮＤレベルを
供給する信号ＳＥＮが活性化状態となってセンスアンプ
ＳＡ１を活性化してビット線上のＦＷデータを増幅して
メモリセルＭＣ１に書き込む。同様にワード線ＷＬ１に
接続されている全てのメモリセルについてＦＷデータの
書き込みが同一サイクル内で行われる。
【０００８】通常の読み出し動作の場合は、図６に示す
ように¬ＲＡＳの活性化により所定のロウアドレスのワ
ード線、たとえばＷＬ１が活性化されてビット線上にメ
モリセルＭＣ１のデータ、たとえば“１”が取り出され
る。続いて、センスアンプ活性化信号によってセンスア
ンプＳＡ１が活性化されセルデータが増幅されたころ
に、カラムスイッチＱ1 ，Ｑ1'をオンし、ビット線対の
データはＩ／Ｏ，¬Ｉ／Ｏバス上に取り出される。書き
込み動作の場合には逆にカラムスイッチをオンすること
によってＩ／Ｏ，¬Ｉ／Ｏバス上のデータがビット線対
に送出される。
ように¬ＲＡＳの活性化により所定のロウアドレスのワ
ード線、たとえばＷＬ１が活性化されてビット線上にメ
モリセルＭＣ１のデータ、たとえば“１”が取り出され
る。続いて、センスアンプ活性化信号によってセンスア
ンプＳＡ１が活性化されセルデータが増幅されたころ
に、カラムスイッチＱ1 ，Ｑ1'をオンし、ビット線対の
データはＩ／Ｏ，¬Ｉ／Ｏバス上に取り出される。書き
込み動作の場合には逆にカラムスイッチをオンすること
によってＩ／Ｏ，¬Ｉ／Ｏバス上のデータがビット線対
に送出される。
【０００９】
【発明が解決しようとする課題】この従来の半導体メモ
リ回路では、ＦＷゲート活性化回路の簡略化のために、
図５のタイミングチャートに示すように、¬ＲＡＳの活
性化、非活性化に同期してＦＷゲートが活性化、非活性
化されており、¬ＲＡＳの活性化期間が長くなると、Ｆ
Ｗゲートの活性化期間も長くなっていた。
リ回路では、ＦＷゲート活性化回路の簡略化のために、
図５のタイミングチャートに示すように、¬ＲＡＳの活
性化、非活性化に同期してＦＷゲートが活性化、非活性
化されており、¬ＲＡＳの活性化期間が長くなると、Ｆ
Ｗゲートの活性化期間も長くなっていた。
【００１０】この従来の半導体メモリ回路において製造
上の不具合等によってビット線がＳＡＰ，ワード線等に
ショートしている場合、不良となるが、該当ビット線を
冗長回路を用いて冗長ビット線に置換することで動作上
は良品となる。
上の不具合等によってビット線がＳＡＰ，ワード線等に
ショートしている場合、不良となるが、該当ビット線を
冗長回路を用いて冗長ビット線に置換することで動作上
は良品となる。
【００１１】ところが、ＦＷスイッチが不良ビット線に
接続されている場合は、ＦＷモード時にＦＷスイッチが
導通状態となり不良ビット線にＦＷデータバス（ＦＷバ
ス）を経由してＦＷデータが送出される。このとき、不
良ビット線がＦＷデータと逆データとなる電位、たとえ
ばＦＷデータが“０”のときＶccまたはワード線とショ
ートしている場合、Ｖccまたはワード線からＦＷデータ
バスへ貫通電流が流れるためＦＷモードでの動作電流が
増加してしまうという欠点があった。
接続されている場合は、ＦＷモード時にＦＷスイッチが
導通状態となり不良ビット線にＦＷデータバス（ＦＷバ
ス）を経由してＦＷデータが送出される。このとき、不
良ビット線がＦＷデータと逆データとなる電位、たとえ
ばＦＷデータが“０”のときＶccまたはワード線とショ
ートしている場合、Ｖccまたはワード線からＦＷデータ
バスへ貫通電流が流れるためＦＷモードでの動作電流が
増加してしまうという欠点があった。
【００１２】本発明は上記欠点に鑑み、半導体メモリ回
路において上述のような製造上の不具合等があっても、
ＦＷモードでの動作電流の増加を最小限とする半導体メ
モリ回路を提供することを目的とする。
路において上述のような製造上の不具合等があっても、
ＦＷモードでの動作電流の増加を最小限とする半導体メ
モリ回路を提供することを目的とする。
【００１３】
【課題を解決するための手段】本発明の半導体メモリ回
路は、ワード線とビット線の交点に配置されたメモリセ
ルと、ビット線の情報を増幅するセンスアンプと、メモ
リセルの１ワード分の情報を一度に書き込むことのでき
るフラッシュライト機能を有し、フラッシュライト用の
データが与えられるフラッシュライトデータバスと、同
一センスアンプに入力しているビット線対のうちの一方
のビット線と前記フラッシュライトデータバスとの間を
断続するフラッシュライトゲートスイッチを有し、前記
センスアンプが活性化する以前に前記フラッシュライト
ゲートスイッチを導通状態として前記フラッシュライト
データバス上のデータを前記ビット線上に接続されたメ
モリセルに書き込む半導体メモリ回路であって、フラッ
シュライトゲートスイッチの導通区間をワード線活性区
間中に限るタイミング制御回路を有する。
路は、ワード線とビット線の交点に配置されたメモリセ
ルと、ビット線の情報を増幅するセンスアンプと、メモ
リセルの１ワード分の情報を一度に書き込むことのでき
るフラッシュライト機能を有し、フラッシュライト用の
データが与えられるフラッシュライトデータバスと、同
一センスアンプに入力しているビット線対のうちの一方
のビット線と前記フラッシュライトデータバスとの間を
断続するフラッシュライトゲートスイッチを有し、前記
センスアンプが活性化する以前に前記フラッシュライト
ゲートスイッチを導通状態として前記フラッシュライト
データバス上のデータを前記ビット線上に接続されたメ
モリセルに書き込む半導体メモリ回路であって、フラッ
シュライトゲートスイッチの導通区間をワード線活性区
間中に限るタイミング制御回路を有する。
【００１４】また、前記タイミング制御回路は、入力さ
れるロウアドレスストローブ信号とフラッシュライトイ
ネーブル信号とが活性になったことを検出する活性化検
出回路と、活性化検出回路が活性化を検出すると所定時
間前記フラッシュライトゲートスイッチを導通状態にさ
せる活性化時間調整回路とからなり、前記活性化時間調
整回路が前記フラッシュライトゲートスイッチを導通状
態にさせる時間は、前記ビット線にフラッシュライトデ
ータが書き込まれるのに充分な時間以上であるができる
だけ短い時間に調整されているのが好ましい。さらに、
前記メモリセルは複数個がアレイ状に配置されているの
も好ましい。
れるロウアドレスストローブ信号とフラッシュライトイ
ネーブル信号とが活性になったことを検出する活性化検
出回路と、活性化検出回路が活性化を検出すると所定時
間前記フラッシュライトゲートスイッチを導通状態にさ
せる活性化時間調整回路とからなり、前記活性化時間調
整回路が前記フラッシュライトゲートスイッチを導通状
態にさせる時間は、前記ビット線にフラッシュライトデ
ータが書き込まれるのに充分な時間以上であるができる
だけ短い時間に調整されているのが好ましい。さらに、
前記メモリセルは複数個がアレイ状に配置されているの
も好ましい。
【００１５】
【作用】タイミング制御回路が、フラッシュライトゲー
トスイッチの導通区間をワード線活性区間中に限定する
ので、配線不良等によりビット線とフラッシュライトデ
ータバス間に電流が流れ続けようとする場合にも、その
時間は最小限となる。
トスイッチの導通区間をワード線活性区間中に限定する
ので、配線不良等によりビット線とフラッシュライトデ
ータバス間に電流が流れ続けようとする場合にも、その
時間は最小限となる。
【００１６】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の半導体メモリ回路の一実施例を示す
ブロック図である。図１は半導体メモリ回路の一部であ
るＦＷゲート信号タイミング制御部を示している。ＦＷ
ゲート信号タイミング制御部は、ＲＡＳピンおよびＦＷ
Ｅピンからの入力をそれぞれ受ける入力バッファ１０
１，１０２、ＦＷラッチ信号発生回路１０３、ラッチ回
路１０５、ＦＷデート信号発生回路１０７から構成され
ている。
る。図１は本発明の半導体メモリ回路の一実施例を示す
ブロック図である。図１は半導体メモリ回路の一部であ
るＦＷゲート信号タイミング制御部を示している。ＦＷ
ゲート信号タイミング制御部は、ＲＡＳピンおよびＦＷ
Ｅピンからの入力をそれぞれ受ける入力バッファ１０
１，１０２、ＦＷラッチ信号発生回路１０３、ラッチ回
路１０５、ＦＷデート信号発生回路１０７から構成され
ている。
【００１７】入力バッファ１０１，１０２にてバッファ
リングされたＦＷイネーブル信号ＦＷＥは、ＦＷラッチ
信号発生回路１０３にて発生したワンショット信号であ
るＦＷラッチ信号１０４によってラッチ回路１０５内に
てラッチされる。ここで¬ＲＡＳ信号の降下時にＦＷＥ
ピンが“ハイ”であれば、ラッチ回路１０５の出力であ
るＦＷゲート活性化信号１０６が活性化され、ＦＷゲー
ト信号発生回路１０７にてＦＷゲート信号１０８が活性
化される。
リングされたＦＷイネーブル信号ＦＷＥは、ＦＷラッチ
信号発生回路１０３にて発生したワンショット信号であ
るＦＷラッチ信号１０４によってラッチ回路１０５内に
てラッチされる。ここで¬ＲＡＳ信号の降下時にＦＷＥ
ピンが“ハイ”であれば、ラッチ回路１０５の出力であ
るＦＷゲート活性化信号１０６が活性化され、ＦＷゲー
ト信号発生回路１０７にてＦＷゲート信号１０８が活性
化される。
【００１８】これらの動作について図２に示すタイミン
グチャートを参照してさらに説明する。¬ＲＡＳ信号が
降下した後に、ＦＷラッチ信号１０４によりＦＷゲート
活性化信号１０６が活性化されると、ＦＷゲートが活性
化される。このとき、ＦＷゲート信号発生回路１０７内
部のディレイ回路がＦＷゲート活性化期間を限定する
が、これはビット線にＦＷデータが書き込まれるために
十分な時間以上の長さであればよい。ＦＷデータバスか
らのＦＷデータがビット線に送出された後、センスアン
プ活性化信号によりビット線間の電位差が増幅される。
したがってＦＷゲートは¬ＲＡＳ信号活性化中に非活性
することが可能である。
グチャートを参照してさらに説明する。¬ＲＡＳ信号が
降下した後に、ＦＷラッチ信号１０４によりＦＷゲート
活性化信号１０６が活性化されると、ＦＷゲートが活性
化される。このとき、ＦＷゲート信号発生回路１０７内
部のディレイ回路がＦＷゲート活性化期間を限定する
が、これはビット線にＦＷデータが書き込まれるために
十分な時間以上の長さであればよい。ＦＷデータバスか
らのＦＷデータがビット線に送出された後、センスアン
プ活性化信号によりビット線間の電位差が増幅される。
したがってＦＷゲートは¬ＲＡＳ信号活性化中に非活性
することが可能である。
【００１９】
【発明の効果】以上説明したように本発明は、¬ＲＡＳ
信号活性化期間中（降下中）にＦＷゲートを非活性化す
る回路構成となっているため、不良ビット線がＦＷデー
タの論理レベルと逆の論理レベルである場合、たとえば
ＦＷデータが“０”のとき、Ｖccまたはワード線とショ
ートしている場合に、Ｖccまたはワード線からＦＷデー
タバスへの貫通電流が低減でき、ＦＷモードでの動作電
流を低減することが可能となる。
信号活性化期間中（降下中）にＦＷゲートを非活性化す
る回路構成となっているため、不良ビット線がＦＷデー
タの論理レベルと逆の論理レベルである場合、たとえば
ＦＷデータが“０”のとき、Ｖccまたはワード線とショ
ートしている場合に、Ｖccまたはワード線からＦＷデー
タバスへの貫通電流が低減でき、ＦＷモードでの動作電
流を低減することが可能となる。
【図１】本発明の一実施例のブロック図。
【図２】図１に示した各信号のタイミングチャート。
【図３】従来の半導体メモリ回路のブロック図。
【図４】従来例の要部の具体回路例。
【図５】従来例のＦＷモードでの各信号のタイミングチ
ャート。
ャート。
【図６】従来例の通常のライト・リードでの各信号のタ
イミングチャート。
イミングチャート。
１０１ ¬ＲＡＳピン入力バッファ １０２ ＦＷピン入力バッファ １０３ ＦＷラッチ信号発生回路 １０４ ＦＷラッチ信号 １０５ ＦＷ信号ラッチ回路 １０６ ＦＷゲート活性化信号 １０７ ＦＷゲート信号発生回路 １０８ ＦＷゲート ３０１ カラムスイッチ ３０２，３０３ Ｉ／Ｏバス ３０４ ＦＷゲート ３０５ ＦＷデータバス ３０６ メモリセルアレイ ３０７ ロウアドレスバッファ ３０８ ロウアドレスデコーダ ３０９ ワード線 ３１０ センスアンプ ３１１ カラムアドレスデコーダ ３１２ カラムアドレスデコーダ出力 ３１３ カラムアドレスバッファ ３１４ ラッチ回路（データラッチ回路） ３１５ コントローラ
Claims (2)
- 【請求項１】 ワード線とビット線の交点に配置された
メモリセルと、ビット線の情報を増幅するセンスアンプ
と、メモリセルの１ワード分の情報を一度に書き込むこ
とのできるフラッシュライト機能を有し、フラッシュラ
イト用のデータが与えられるフラッシュライトデータバ
スと、同一センスアンプに入力しているビット線対のう
ちの一方のビット線と前記フラッシュライトデータバス
との間を断続するフラッシュライトゲートスイッチを有
し、前記センスアンプが活性化する以前に前記フラッシ
ュライトゲートスイッチを導通状態として前記フラッシ
ュライトデータバス上のデータを前記ビット線上に接続
されたメモリセルに書き込む半導体メモリ回路におい
て、 フラッシュライトゲートスイッチの導通区間をワード線
活性区間中に限るタイミング制御回路を有し、該タイミング制御回路は、前記フラッシュライトゲート
スイッチを導通状態にさせる時間が、前記ビット線にフ
ラッシュライトデータが書き込まれるのに充分な時間以
上であるができるだけ短い時間に調整されていることを
特徴とする半導体メモリ回路。 - 【請求項２】 前記タイミング制御回路は、入力される
ロウアドレスストローブ信号とフラッシュライトイネー
ブル信号とが活性になったことを検出する活性化検出回
路と、活性化検出回路が活性化を検出すると所定時間前
記フラッシュライトゲートスイッチを導通状態にさせる
活性化時間調整回路とからなる請求項１記載の半導体メ
モリ回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5228392A JP2707953B2 (ja) | 1993-09-14 | 1993-09-14 | 半導体メモリ回路 |
| US08/300,190 US5473565A (en) | 1993-09-14 | 1994-09-02 | Method of flash writing with small operation current and semiconductor memory circuit according to the method |
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