JPH04268287A - 半導体メモリ回路 - Google Patents
半導体メモリ回路Info
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- JPH04268287A JPH04268287A JP3050501A JP5050191A JPH04268287A JP H04268287 A JPH04268287 A JP H04268287A JP 3050501 A JP3050501 A JP 3050501A JP 5050191 A JP5050191 A JP 5050191A JP H04268287 A JPH04268287 A JP H04268287A
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- memory cell
- sense amplifier
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- 239000004065 semiconductor Substances 0.000 title claims description 14
- 230000015654 memory Effects 0.000 claims abstract description 53
- 230000003321 amplification Effects 0.000 claims 1
- 238000003199 nucleic acid amplification method Methods 0.000 claims 1
- 239000011159 matrix material Substances 0.000 abstract description 5
- 230000001052 transient effect Effects 0.000 abstract description 4
- 230000004913 activation Effects 0.000 description 14
- 239000003990 capacitor Substances 0.000 description 3
- 239000013256 coordination polymer Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- CIWBSHSKHKDKBQ-JLAZNSOCSA-N Ascorbic acid Chemical compound OC[C@H](O)[C@H]1OC(=O)C(O)=C1O CIWBSHSKHKDKBQ-JLAZNSOCSA-N 0.000 description 1
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
-
- G—PHYSICS
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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- G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
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- Microelectronics & Electronic Packaging (AREA)
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- Databases & Information Systems (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は複数の入出力ポートを有
する半導体メモリ回路に関し、特に、メモリセルマトリ
クス１行分のメモリキャパシタに同時書き込み可能な半
導体メモリ回路に関する。
する半導体メモリ回路に関し、特に、メモリセルマトリ
クス１行分のメモリキャパシタに同時書き込み可能な半
導体メモリ回路に関する。
【０００２】
【従来の技術】近年、シリアルアクセス可能な画像用半
導体メモリでは、大容量多ビット化が進むに連れ、多機
能化が要求されてきている。特に、メモリセルマトリク
ス１行分のメモリセルのキャパシタ（以下、単にメモリ
セルと記す）について、すでに記憶された情報をクリア
、すなわち高レベルまたは低レベルの同一情報を同時に
書き込む動作（以下、フラッシュライト動作と称す）や
、複数の入出力ポートのうち、必要な入出力ポートのみ
書き込みを可能とする動作（以下、ライトパービット動
作と記す）は、画像用半導体メモリでは、必須の機能と
なりつつある。従来、複数の入出力ポートを有する半導
体メモリで、ライトパービット動作可能な、フラッシュ
ライト動作を実現するための回路は、図３に示すように
、入出力ポート１用の複数のディジット線対Ｄ１１，Ｄ
１１（オーハ゛ーライン）〜Ｄ１ｎ，Ｄ１ｎ（オーハ゛
ーライン）と、入出力ポート２用の複数のディジット線
対Ｄ２１，Ｄ２１（オーハ゛ーライン）〜Ｄ２ｎ，Ｄ２
ｎ（オーハ゛ーライン）と、メモリセルＣ１〜Ｃ８と、
メモリセルデータＣ１〜Ｃ８に記憶されているデータビ
ットをディジット線に供給するデータトランスファート
ランジスタＱ２５〜Ｑ３２と、ディジット線対の微小差
電位を増幅するセンスアンプ回路ＡＰ１〜ＡＰ４（トラ
ンジスタＱ９〜Ｑ２４で構成）と、そのセンスアンプ回
路ＡＰ１〜ＡＰ４の活性化信号ＳＡ１，ＳＡ２を発生す
るセンスアンプ制御回路３と、フラッシュライトデータ
を供給するフラッシュライト共通データ線ＤＡ１，ＤＡ
１（オーハ゛ーライン），ＤＡ２，ＤＡ２（オーハ゛ー
ライン）と、フラッシュライト共通データ線のデータを
ディジット線に供給するフラッシュライト用データトラ
ンスファトランジスタＱ１〜Ｑ８で構成されている。
導体メモリでは、大容量多ビット化が進むに連れ、多機
能化が要求されてきている。特に、メモリセルマトリク
ス１行分のメモリセルのキャパシタ（以下、単にメモリ
セルと記す）について、すでに記憶された情報をクリア
、すなわち高レベルまたは低レベルの同一情報を同時に
書き込む動作（以下、フラッシュライト動作と称す）や
、複数の入出力ポートのうち、必要な入出力ポートのみ
書き込みを可能とする動作（以下、ライトパービット動
作と記す）は、画像用半導体メモリでは、必須の機能と
なりつつある。従来、複数の入出力ポートを有する半導
体メモリで、ライトパービット動作可能な、フラッシュ
ライト動作を実現するための回路は、図３に示すように
、入出力ポート１用の複数のディジット線対Ｄ１１，Ｄ
１１（オーハ゛ーライン）〜Ｄ１ｎ，Ｄ１ｎ（オーハ゛
ーライン）と、入出力ポート２用の複数のディジット線
対Ｄ２１，Ｄ２１（オーハ゛ーライン）〜Ｄ２ｎ，Ｄ２
ｎ（オーハ゛ーライン）と、メモリセルＣ１〜Ｃ８と、
メモリセルデータＣ１〜Ｃ８に記憶されているデータビ
ットをディジット線に供給するデータトランスファート
ランジスタＱ２５〜Ｑ３２と、ディジット線対の微小差
電位を増幅するセンスアンプ回路ＡＰ１〜ＡＰ４（トラ
ンジスタＱ９〜Ｑ２４で構成）と、そのセンスアンプ回
路ＡＰ１〜ＡＰ４の活性化信号ＳＡ１，ＳＡ２を発生す
るセンスアンプ制御回路３と、フラッシュライトデータ
を供給するフラッシュライト共通データ線ＤＡ１，ＤＡ
１（オーハ゛ーライン），ＤＡ２，ＤＡ２（オーハ゛ー
ライン）と、フラッシュライト共通データ線のデータを
ディジット線に供給するフラッシュライト用データトラ
ンスファトランジスタＱ１〜Ｑ８で構成されている。
【０００３】次に、この回路のフラッシュライト動作を
入出力ポート１のメモリセルＣ１，Ｃ２に高レベルの情
報を書き込み、入出力ポート２のメモリセルＣ３，Ｃ４
は、ライトパービット動作によりフラッシュライト動作
しない場合について図４のタイミングチャートを参照し
て説明する。
入出力ポート１のメモリセルＣ１，Ｃ２に高レベルの情
報を書き込み、入出力ポート２のメモリセルＣ３，Ｃ４
は、ライトパービット動作によりフラッシュライト動作
しない場合について図４のタイミングチャートを参照し
て説明する。
【０００４】最初にディジット線対Ｄ１１，Ｄ１１（オ
ーハ゛ーライン）〜Ｄ１ｎ，Ｄ１ｎ（オーハ゛ーライン
）・Ｄ２１，Ｄ２１（オーハ゛ーライン）〜Ｄ２ｎ，Ｄ
２ｎ（オーハ゛ーライン）およびセンスアンプ活性化信
号ＳＡ１，ＳＡ２はプリチャージ動作により中間電位Ｖ
０にしておく。また、セル対極プレートＣＰは中間電位
Ｖ０を保持させる。以上のプリチャージ動作の後、時刻
ｔ１にワード線ＷＬ１を高レベルとしてトランジスタＱ
２５〜Ｑ２８をオンさせ、メモリセルデータをディジッ
ト線対Ｄ１１，Ｄ１１（オーハ゛ーライン）〜Ｄ１ｎ，
Ｄ１ｎ（オーハ゛ーライン）・Ｄ２１，Ｄ２１〜Ｄ２ｎ
，Ｄ２ｎ（オーハ゛ーライン）にデータ転送する。この
場合、メモリセルＣ１，Ｃ２のデータは低レベル、メモ
リセルＣ３，Ｃ４のデータは高レベルとなっているので
、ディジット線Ｄ１１（オーハ゛ーライン），Ｄ１ｎ（
オーハ゛ーライン）の最終電位は中間電位Ｖ０より数十
ｍＶ低い電位Ｖ１に移行し、ディジット線Ｄ２１（オー
ハ゛ーライン），Ｄ２ｎ（オーハ゛ーライン）の最終電
位は中間電位Ｖ０より数十ｍＶ高い電位Ｖ２になる。
ーハ゛ーライン）〜Ｄ１ｎ，Ｄ１ｎ（オーハ゛ーライン
）・Ｄ２１，Ｄ２１（オーハ゛ーライン）〜Ｄ２ｎ，Ｄ
２ｎ（オーハ゛ーライン）およびセンスアンプ活性化信
号ＳＡ１，ＳＡ２はプリチャージ動作により中間電位Ｖ
０にしておく。また、セル対極プレートＣＰは中間電位
Ｖ０を保持させる。以上のプリチャージ動作の後、時刻
ｔ１にワード線ＷＬ１を高レベルとしてトランジスタＱ
２５〜Ｑ２８をオンさせ、メモリセルデータをディジッ
ト線対Ｄ１１，Ｄ１１（オーハ゛ーライン）〜Ｄ１ｎ，
Ｄ１ｎ（オーハ゛ーライン）・Ｄ２１，Ｄ２１〜Ｄ２ｎ
，Ｄ２ｎ（オーハ゛ーライン）にデータ転送する。この
場合、メモリセルＣ１，Ｃ２のデータは低レベル、メモ
リセルＣ３，Ｃ４のデータは高レベルとなっているので
、ディジット線Ｄ１１（オーハ゛ーライン），Ｄ１ｎ（
オーハ゛ーライン）の最終電位は中間電位Ｖ０より数十
ｍＶ低い電位Ｖ１に移行し、ディジット線Ｄ２１（オー
ハ゛ーライン），Ｄ２ｎ（オーハ゛ーライン）の最終電
位は中間電位Ｖ０より数十ｍＶ高い電位Ｖ２になる。
【０００５】次にこのディジット線Ｄ１１（オーハ゛ー
ライン），Ｄ１ｎ（オーハ゛ーライン），Ｄ２１，Ｄ２
ｎ（オーハ゛ーライン）の最終電位が十分に画定した時
刻ｔ２にフラッシュライト用データトランジスタの活性
化信号であるφ１を高レベルに移行させ、φ２はライト
パービット動作により入出力ポート２はフラッシュライ
ト動作させないので低レベルのままとする。この場合、
フラッシュライト共通データ線ＤＡ１，ＤＡ２は高レベ
ル、ＤＡ１（オーハ゛ーライン），ＤＡ２（オーハ゛ー
ライン）は低レベルとなっているので、入出力ポート１
のディジット線Ｄ１１（オーハ゛ーライン），Ｄ１ｎ（
オーハ゛ーライン）が高レベル、ディジット線Ｄ１１，
Ｄ１ｎが低レベルになる。これにより電流経路Ｉ１及び
Ｉ２によりセンスアンプ活性化信号ＳＡ１，ＳＡ２が擬
似的に活性化する形になり、入出力ポート１のセンスア
ンプ回路ＡＰ１，ＡＰ２はトランジスタＱ１０，Ｑ１１
，Ｑ１４，Ｑ１５をオンさせ、トランジスタＱ９，Ｑ１
２，Ｑ１３，Ｑ１６をオフさせてフラッシュライトデー
タが確定する。
ライン），Ｄ１ｎ（オーハ゛ーライン），Ｄ２１，Ｄ２
ｎ（オーハ゛ーライン）の最終電位が十分に画定した時
刻ｔ２にフラッシュライト用データトランジスタの活性
化信号であるφ１を高レベルに移行させ、φ２はライト
パービット動作により入出力ポート２はフラッシュライ
ト動作させないので低レベルのままとする。この場合、
フラッシュライト共通データ線ＤＡ１，ＤＡ２は高レベ
ル、ＤＡ１（オーハ゛ーライン），ＤＡ２（オーハ゛ー
ライン）は低レベルとなっているので、入出力ポート１
のディジット線Ｄ１１（オーハ゛ーライン），Ｄ１ｎ（
オーハ゛ーライン）が高レベル、ディジット線Ｄ１１，
Ｄ１ｎが低レベルになる。これにより電流経路Ｉ１及び
Ｉ２によりセンスアンプ活性化信号ＳＡ１，ＳＡ２が擬
似的に活性化する形になり、入出力ポート１のセンスア
ンプ回路ＡＰ１，ＡＰ２はトランジスタＱ１０，Ｑ１１
，Ｑ１４，Ｑ１５をオンさせ、トランジスタＱ９，Ｑ１
２，Ｑ１３，Ｑ１６をオフさせてフラッシュライトデー
タが確定する。
【０００６】一方、ライトパービット動作によってとラ
イトフラッシュ動作させない入出力ポート２については
、上述したセンスアンプ活性化信号ＳＡ１，ＳＡ２が擬
似的に活性化し、入出力ポート２のセンスアンプ回路Ａ
Ｐ３，ＡＰ４が活性化するので、ディジット線対Ｄ２１
，Ｄ２１（オーハ゛ーライン）及びＤ２ｎ，Ｄ２ｎ（オ
ーハ゛ーライン）間の差電位をそのまま増幅し、ディジ
ット線Ｄ２１（オーハ゛ーライン），Ｄ２ｎ（オーハ゛
ーライン）は高レベルに、ディジット線Ｄ２１，Ｄ２ｎ
は低レベルになり、データが確定される。
イトフラッシュ動作させない入出力ポート２については
、上述したセンスアンプ活性化信号ＳＡ１，ＳＡ２が擬
似的に活性化し、入出力ポート２のセンスアンプ回路Ａ
Ｐ３，ＡＰ４が活性化するので、ディジット線対Ｄ２１
，Ｄ２１（オーハ゛ーライン）及びＤ２ｎ，Ｄ２ｎ（オ
ーハ゛ーライン）間の差電位をそのまま増幅し、ディジ
ット線Ｄ２１（オーハ゛ーライン），Ｄ２ｎ（オーハ゛
ーライン）は高レベルに、ディジット線Ｄ２１，Ｄ２ｎ
は低レベルになり、データが確定される。
【０００７】
【発明が解決しようとする課題】上述した従来の半導体
メモリ回路は、入出力ポート１のみフラッシュライト動
作を行い、入出力ポート２はライトパービット動作によ
り、フラッシュライト動作させない場合でも入出力ポー
ト１，２のセンスアンプ活性化信号ＳＡ１，ＳＡ２は入
出力ポート１でのフラッシュライト動作に連動して活性
化する。ところが、ライトパービット動作の対象となる
メモリセルからデータビットが読み出されるので、ディ
ジット線対に微小電位がゆっくりと表れる。したがって
、ライトパービット動作により、フラッシュライト動作
しない入出力ポート２のディジット線対間の差電位が十
分確定されない過渡状態時に、入出力ポート１でフラッ
シュライト動作を行うと、入出力ポート２のセンスアン
プ回路も活性化するので、入出力ポート２のディジット
線対データが反転する可能性があるという問題点があっ
た。
メモリ回路は、入出力ポート１のみフラッシュライト動
作を行い、入出力ポート２はライトパービット動作によ
り、フラッシュライト動作させない場合でも入出力ポー
ト１，２のセンスアンプ活性化信号ＳＡ１，ＳＡ２は入
出力ポート１でのフラッシュライト動作に連動して活性
化する。ところが、ライトパービット動作の対象となる
メモリセルからデータビットが読み出されるので、ディ
ジット線対に微小電位がゆっくりと表れる。したがって
、ライトパービット動作により、フラッシュライト動作
しない入出力ポート２のディジット線対間の差電位が十
分確定されない過渡状態時に、入出力ポート１でフラッ
シュライト動作を行うと、入出力ポート２のセンスアン
プ回路も活性化するので、入出力ポート２のディジット
線対データが反転する可能性があるという問題点があっ
た。
【０００８】
【課題を解決するための手段】本発明の要旨は複数のメ
モリセルグループと、複数のメモリセルグループにデー
タビットをそれぞれ供給する複数の入出力ポートと、複
数のメモリセルグループにそれぞれ設けられデータビッ
トを表す微小電位差を差動増幅する複数のセンスアンプ
グループと、フラッシュライトデータビットを表す微小
電位差を各メモリセルグループ内の複数のメモリセルに
一括して供給するため複数のメモリセルグループにそれ
ぞれ設けられた複数のフラッシュライトデータ線対と、
複数のメモリセルグループと複数のフラッシュライトデ
ータ線対との間にそれぞれ設けられた複数のトランスフ
ァーゲートグループとを備えた半導体メモリ回路におい
て、複数のセンスアンプグループを個別に活性化させる
複数のセンスアンプ制御回路を設けたことである。
モリセルグループと、複数のメモリセルグループにデー
タビットをそれぞれ供給する複数の入出力ポートと、複
数のメモリセルグループにそれぞれ設けられデータビッ
トを表す微小電位差を差動増幅する複数のセンスアンプ
グループと、フラッシュライトデータビットを表す微小
電位差を各メモリセルグループ内の複数のメモリセルに
一括して供給するため複数のメモリセルグループにそれ
ぞれ設けられた複数のフラッシュライトデータ線対と、
複数のメモリセルグループと複数のフラッシュライトデ
ータ線対との間にそれぞれ設けられた複数のトランスフ
ァーゲートグループとを備えた半導体メモリ回路におい
て、複数のセンスアンプグループを個別に活性化させる
複数のセンスアンプ制御回路を設けたことである。
【０００９】
【発明の作用】上記構成の半導体メモリ回路では、フラ
ッシュライトの対象となるメモリセルグループについて
は、フラッシュライトデータが供給された後、直ちにセ
ンスアンプ制御回路がセンスアンプグループを活性化す
る。ところが、ライトパービット動作の対象となってい
るメモリセルグループについては、別のセンスアンプ制
御回路が設けられているので、それらのセンスアンプグ
ループの活性化はフラッシュライト動作と連動すること
なく実行できる。
ッシュライトの対象となるメモリセルグループについて
は、フラッシュライトデータが供給された後、直ちにセ
ンスアンプ制御回路がセンスアンプグループを活性化す
る。ところが、ライトパービット動作の対象となってい
るメモリセルグループについては、別のセンスアンプ制
御回路が設けられているので、それらのセンスアンプグ
ループの活性化はフラッシュライト動作と連動すること
なく実行できる。
【００１０】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１は本発明の一実施例を示す回路図である
。従来例のようにメモリセルマトリクス内の２つの入出
力ポートのセンスアンプ回路を共用で活性化するセンス
アンプ制御回路を配置するのではなく、複数の入出力ポ
ート１，２ごとにセンスアンプ制御回路３，４を配置し
、メモリマトリクスを入出力ポートごとに電気的に分離
したうえでセンスアンプ回路を活性化することである。
説明する。図１は本発明の一実施例を示す回路図である
。従来例のようにメモリセルマトリクス内の２つの入出
力ポートのセンスアンプ回路を共用で活性化するセンス
アンプ制御回路を配置するのではなく、複数の入出力ポ
ート１，２ごとにセンスアンプ制御回路３，４を配置し
、メモリマトリクスを入出力ポートごとに電気的に分離
したうえでセンスアンプ回路を活性化することである。
【００１１】本実施例の半導体メモリは入出力ポート１
用の複数のディジット線対Ｄ１１，Ｄ１１（オーハ゛ー
ライン）〜Ｄ１ｎ，Ｄ１ｎ（オーハ゛ーライン）と、入
出力ポート２用の複数のディジット線対Ｄ２１，Ｄ２１
（オーハ゛ーライン）〜Ｄ２ｎ，Ｄ２ｎ（オーハ゛ーラ
イン）と、メモリセルＣ１〜Ｃ８と、メモリセルデータ
をディジット線に供給するデータトランスファトランジ
スタＱ２５〜Ｑ３２と、ディジット線対の微小差電位を
増幅するセンスアンプ回路ＡＰ１〜ＡＰ４（トランジス
タＱ９〜Ｑ２４で構成されている）と、そのセンスアン
プ回路ＡＰ１〜ＡＰ４の活性化信号を発生する入出力ポ
ート１用のセンスアンプ制御回路３と、入出力ポート２
用のセンスアンプ制御回路４と、フラッシュライトデー
タを供給するフラッシュライト共通データ線ＤＡ１，Ｄ
Ａ１（オーハ゛ーライン）・ＤＡ２，ＤＡ２（オーハ゛
ーライン）と、フラッシュライト共通データ線のデータ
をディジット線に供給するフラッシュライト用データト
ランスファトランジスタＱ１〜Ｑ８で構成されている。
用の複数のディジット線対Ｄ１１，Ｄ１１（オーハ゛ー
ライン）〜Ｄ１ｎ，Ｄ１ｎ（オーハ゛ーライン）と、入
出力ポート２用の複数のディジット線対Ｄ２１，Ｄ２１
（オーハ゛ーライン）〜Ｄ２ｎ，Ｄ２ｎ（オーハ゛ーラ
イン）と、メモリセルＣ１〜Ｃ８と、メモリセルデータ
をディジット線に供給するデータトランスファトランジ
スタＱ２５〜Ｑ３２と、ディジット線対の微小差電位を
増幅するセンスアンプ回路ＡＰ１〜ＡＰ４（トランジス
タＱ９〜Ｑ２４で構成されている）と、そのセンスアン
プ回路ＡＰ１〜ＡＰ４の活性化信号を発生する入出力ポ
ート１用のセンスアンプ制御回路３と、入出力ポート２
用のセンスアンプ制御回路４と、フラッシュライトデー
タを供給するフラッシュライト共通データ線ＤＡ１，Ｄ
Ａ１（オーハ゛ーライン）・ＤＡ２，ＤＡ２（オーハ゛
ーライン）と、フラッシュライト共通データ線のデータ
をディジット線に供給するフラッシュライト用データト
ランスファトランジスタＱ１〜Ｑ８で構成されている。
【００１２】次に、この回路のフラッシュライト動作を
入出力ポート１のメモリセルＣ１，Ｃ２に高レベル情報
を書き込み、入出力ポート２のメモリセルＣ３，Ｃ４は
、ライトパービット動作によりフラッシュライト動作し
ない場合について、図２のタイミングチャートを参照し
て説明する。
入出力ポート１のメモリセルＣ１，Ｃ２に高レベル情報
を書き込み、入出力ポート２のメモリセルＣ３，Ｃ４は
、ライトパービット動作によりフラッシュライト動作し
ない場合について、図２のタイミングチャートを参照し
て説明する。
【００１３】最初にディジット線対Ｄ１１，Ｄ１１（オ
ーハ゛ーライン）〜Ｄ１ｎ，Ｄ１ｎ（オーハ゛ーライン
）・Ｄ２１，Ｄ２１（オーハ゛ーライン）〜Ｄ２ｎ，Ｄ
ｎ２（オーハ゛ーライン）およびセンスアンプ活性化信
号ＳＡ１〜ＳＡ４は、プリチャージ動作により中間電位
Ｖ０にしておく。また、セル対極プレートＣＰは、中間
電位Ｖ０を保持させる。以上のプリチャージ動作の後、
時刻ｔ１とワード線ＷＬ１を高レベルに移行させ、トラ
ンジスタＱ２５〜Ｑ２８をオンにして、メモリセルデー
タをディジット線対Ｄ１１，Ｄ１１（オーハ゛ーライン
）〜Ｄ１ｎ，Ｄ１ｎ（オーハ゛ーライン）・Ｄ２１，Ｄ
２１（オーハ゛ーライン）〜Ｄ２ｎ，Ｄ２ｎ（オーハ゛
ーライン）にデータ転送する。この場合、メモリセルＣ
１，Ｃ２のデータは低レベル、メモリセルＣ３，Ｃ４の
データは高レベルとなっているので、ディジット線Ｄ１
１（オーハ゛ーライン），Ｄ１ｎ（オーハ゛ーライン）
の最終電位は、中間電位Ｖ０より数十ｍＶ低い電位Ｖ１
に、ディジット線Ｄ２１（オーハ゛ーライン），Ｄ２ｎ
（オーハ゛ーライン）の最終電位は中間電位Ｖ０より高
い電位Ｖ２になる。次に、このディジット線Ｄ１１（オ
ーハ゛ーライン），Ｄ１ｎ（オーハ゛ーライン），Ｄ２
１（オーハ゛ーライン），Ｄ２ｎ（オーハ゛ーライン）
の最終電位が十分に確定していない過渡状態時刻ｔ１’
にフラッシュライト用データトランスファトランジスタ
の活性化信号であるφ１を高レベルにライトパービット
動作により入出力ポート２はフラッシュライト動作させ
ないのでφ２を低レベルのままとする。
ーハ゛ーライン）〜Ｄ１ｎ，Ｄ１ｎ（オーハ゛ーライン
）・Ｄ２１，Ｄ２１（オーハ゛ーライン）〜Ｄ２ｎ，Ｄ
ｎ２（オーハ゛ーライン）およびセンスアンプ活性化信
号ＳＡ１〜ＳＡ４は、プリチャージ動作により中間電位
Ｖ０にしておく。また、セル対極プレートＣＰは、中間
電位Ｖ０を保持させる。以上のプリチャージ動作の後、
時刻ｔ１とワード線ＷＬ１を高レベルに移行させ、トラ
ンジスタＱ２５〜Ｑ２８をオンにして、メモリセルデー
タをディジット線対Ｄ１１，Ｄ１１（オーハ゛ーライン
）〜Ｄ１ｎ，Ｄ１ｎ（オーハ゛ーライン）・Ｄ２１，Ｄ
２１（オーハ゛ーライン）〜Ｄ２ｎ，Ｄ２ｎ（オーハ゛
ーライン）にデータ転送する。この場合、メモリセルＣ
１，Ｃ２のデータは低レベル、メモリセルＣ３，Ｃ４の
データは高レベルとなっているので、ディジット線Ｄ１
１（オーハ゛ーライン），Ｄ１ｎ（オーハ゛ーライン）
の最終電位は、中間電位Ｖ０より数十ｍＶ低い電位Ｖ１
に、ディジット線Ｄ２１（オーハ゛ーライン），Ｄ２ｎ
（オーハ゛ーライン）の最終電位は中間電位Ｖ０より高
い電位Ｖ２になる。次に、このディジット線Ｄ１１（オ
ーハ゛ーライン），Ｄ１ｎ（オーハ゛ーライン），Ｄ２
１（オーハ゛ーライン），Ｄ２ｎ（オーハ゛ーライン）
の最終電位が十分に確定していない過渡状態時刻ｔ１’
にフラッシュライト用データトランスファトランジスタ
の活性化信号であるφ１を高レベルにライトパービット
動作により入出力ポート２はフラッシュライト動作させ
ないのでφ２を低レベルのままとする。
【００１４】この場合、フラッシュライト共通データ線
ＤＡ１，ＤＡ２は高レベルに、ＤＡ１（オーハ゛ーライ
ン），ＤＡ２（オーハ゛ーライン）は低レベルとなって
いるので、入出力ポート１のディジット線Ｄ１１（オー
ハ゛ーライン），Ｄ１ｎ（オーハ゛ーライン）が高レベ
ル、ディジット線Ｄ１１，Ｄ１ｎが低レベルになる。こ
れにより、電流経路Ｉ１およびＩ２によりセンスアンプ
活性化信号ＳＡ１，ＳＡ２が擬似的に活性化する形にな
り、入出力ポート１のセンスアンプ回路ＡＰ１，ＡＰ２
は、トランジスタＱ１０，Ｑ１１，Ｑ１４，Ｑ１５をオ
ンさせ、トランジスタＱ９，Ｑ１２，Ｑ１３，Ｑ１６を
オンさせてフラッシュライトデータが確定する。
ＤＡ１，ＤＡ２は高レベルに、ＤＡ１（オーハ゛ーライ
ン），ＤＡ２（オーハ゛ーライン）は低レベルとなって
いるので、入出力ポート１のディジット線Ｄ１１（オー
ハ゛ーライン），Ｄ１ｎ（オーハ゛ーライン）が高レベ
ル、ディジット線Ｄ１１，Ｄ１ｎが低レベルになる。こ
れにより、電流経路Ｉ１およびＩ２によりセンスアンプ
活性化信号ＳＡ１，ＳＡ２が擬似的に活性化する形にな
り、入出力ポート１のセンスアンプ回路ＡＰ１，ＡＰ２
は、トランジスタＱ１０，Ｑ１１，Ｑ１４，Ｑ１５をオ
ンさせ、トランジスタＱ９，Ｑ１２，Ｑ１３，Ｑ１６を
オンさせてフラッシュライトデータが確定する。
【００１５】一方、また、ライトパービット動作によっ
てフラッシュライト動作させない入出力ポート２におい
ては、ディジット線Ｄ２１（オーハ゛ーライン），Ｄ２
ｎ（オーハ゛ーライン）の最終電位が十分に確定してい
ない過渡状態にあるので、センスアンプ回路ＡＰ３，Ａ
Ｐ４は活性化させない。すなわち、センスアンプ活性化
信号ＳＡ３，ＳＡ４は中間電位Ｖ０を保持させる。
てフラッシュライト動作させない入出力ポート２におい
ては、ディジット線Ｄ２１（オーハ゛ーライン），Ｄ２
ｎ（オーハ゛ーライン）の最終電位が十分に確定してい
ない過渡状態にあるので、センスアンプ回路ＡＰ３，Ａ
Ｐ４は活性化させない。すなわち、センスアンプ活性化
信号ＳＡ３，ＳＡ４は中間電位Ｖ０を保持させる。
【００１６】次に、ディジット線Ｄ２１（オーハ゛ーラ
イン），Ｄ２ｎ（オーハ゛ーライン）の最終電位が十分
に確定した時刻ｔ２に、入出力ポート２のセンスアンプ
活性化信号ＳＡ３，ＳＡ４を活性化し、ディジット線対
Ｄ２１，Ｄ２１（オーハ゛ーライン）およびＤ２ｎ，Ｄ
２ｎ（オーハ゛ーライン）間の差電位を増幅し、ディジ
ット線Ｄ２１（オーハ゛ーライン），Ｄ２ｎ（オーハ゛
ーライン）は高レベルに、ディジット線Ｄ２１，Ｄ２ｎ
は低レベルにデータを確定させる。
イン），Ｄ２ｎ（オーハ゛ーライン）の最終電位が十分
に確定した時刻ｔ２に、入出力ポート２のセンスアンプ
活性化信号ＳＡ３，ＳＡ４を活性化し、ディジット線対
Ｄ２１，Ｄ２１（オーハ゛ーライン）およびＤ２ｎ，Ｄ
２ｎ（オーハ゛ーライン）間の差電位を増幅し、ディジ
ット線Ｄ２１（オーハ゛ーライン），Ｄ２ｎ（オーハ゛
ーライン）は高レベルに、ディジット線Ｄ２１，Ｄ２ｎ
は低レベルにデータを確定させる。
【００１７】
【発明の効果】以上説明したように本発明は、センスア
ンプ制御回路を入出力ポート毎に配置し、各入出力ポー
トに対応するセンスアンプ回路を電気的に分離し選択的
に活性化させることにより、フラッシュライト動作させ
ない入出力ポートのディジット線対の差電位のレベルを
誤って反転させることなくフラッシュライト動作できる
という効果を有する。
ンプ制御回路を入出力ポート毎に配置し、各入出力ポー
トに対応するセンスアンプ回路を電気的に分離し選択的
に活性化させることにより、フラッシュライト動作させ
ない入出力ポートのディジット線対の差電位のレベルを
誤って反転させることなくフラッシュライト動作できる
という効果を有する。
【図１】本発明の一実施例を示す回路図である。
【図２】一実施例の回路動作を示すタイミングチャート
である。
である。
【図３】従来例を示す回路図である。
【図４】従来例の回路動作を説明するタイミングチャー
トである。
トである。
Ｑ１〜Ｑ８ フラッシュライト用データトランスファ
トランジスタ ＡＰ１〜ＡＰ４ センスアンプ回路 Ｑ２５〜Ｑ３２ データトランスファトランジスタＣ
１〜Ｃ８ メモリキャパシタ Ｄ１１，Ｄ１１（オーハ゛ーライン）〜Ｄ１ｎ，Ｄ１ｎ
（オーハ゛ーライン）・Ｄ２１，Ｄ２１（オーハ゛ーラ
イン）〜Ｄ２ｎ，Ｄ２ｎ （オーハ゛ーライン） デ
ィジット線 ＤＡ１，ＤＡ１（オーハ゛ーライン），ＤＡ２，ＤＡ２
（オーハ゛ーライン） フラッシュライト共通データ
線 φ１，φ２ フラッシュライト用データトランスファ
トランジスタの活性化信号 ＳＡ１〜ＳＡ４ センスアンプ活性化信号ＷＬ１，Ｗ
Ｌ２ ワード線 ＣＰ セル対極プレート １，２ 入出力ポート ３，４ センスアンプ制御回路
トランジスタ ＡＰ１〜ＡＰ４ センスアンプ回路 Ｑ２５〜Ｑ３２ データトランスファトランジスタＣ
１〜Ｃ８ メモリキャパシタ Ｄ１１，Ｄ１１（オーハ゛ーライン）〜Ｄ１ｎ，Ｄ１ｎ
（オーハ゛ーライン）・Ｄ２１，Ｄ２１（オーハ゛ーラ
イン）〜Ｄ２ｎ，Ｄ２ｎ （オーハ゛ーライン） デ
ィジット線 ＤＡ１，ＤＡ１（オーハ゛ーライン），ＤＡ２，ＤＡ２
（オーハ゛ーライン） フラッシュライト共通データ
線 φ１，φ２ フラッシュライト用データトランスファ
トランジスタの活性化信号 ＳＡ１〜ＳＡ４ センスアンプ活性化信号ＷＬ１，Ｗ
Ｌ２ ワード線 ＣＰ セル対極プレート １，２ 入出力ポート ３，４ センスアンプ制御回路
Claims (3)
- 【請求項１】 複数のメモリセルグループと、複数の
メモリセルグループにデータビットをそれぞれ供給する
複数の入出力ポートと、複数のメモリセルグループにそ
れぞれ設けられデータビットを表す微小電位差を差動増
幅する複数のセンスアンプグループと、フラッシュライ
トデータビットを表す微小電位差を各メモリセルグルー
プ内の複数のメモリセルに一括して供給するため複数の
メモリセルグループにそれぞれ設けられた複数のフラッ
シュライトデータ線対と、複数のメモリセルグループと
複数のフラッシュライトデータ線対との間にそれぞれ設
けられた複数のトランスファーゲートグループとを備え
た半導体メモリ回路において、複数のセンスアンプグル
ープを個別に活性化させる複数のセンスアンプ制御回路
を設けたことを特徴とする半導体メモリ回路。 - 【請求項２】 上記複数のトランスファーゲートグル
ープはフラッシュライトを実行するメモリセルグループ
のみ該メモリセルグループのフラッシュライトデータ線
対と接続し、ライトパービットの必要なメモリセルグル
ープを該メモリセルグループのフラッシュライトデータ
線対から遮断する請求項１記載の半導体メモリ回路。 - 【請求項３】 上記複数のセンスアンプ制御回路のう
ち、フラッシュライトを実行するメモリセルグループに
ついて設けられたセンスアンプ制御回路がセンスアンプ
グループを活性化し、ライトパービットの必要なメモリ
セルグループについて設けられたセンスアンプ制御回路
はライトパービットの必要なメモリセルグループから読
み出されたデータビットに基づく微小電位差が安定した
後にセンスアンプグループを活性化する請求項２記載の
半導体メモリ回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3050501A JPH04268287A (ja) | 1991-02-22 | 1991-02-22 | 半導体メモリ回路 |
| DE69223824T DE69223824T2 (de) | 1991-02-22 | 1992-02-20 | Direktzugriffspeicheranordnung mit "Flash"-Schreibmodus, durchgeführt für ausgewählte Speicherzellenmatrizen |
| EP92102835A EP0500097B1 (en) | 1991-02-22 | 1992-02-20 | Dynamic random access memory device with flash write mode carrying out for selected memory cell arrays |
| KR1019920002534A KR950008444B1 (ko) | 1991-02-22 | 1992-02-20 | 선택된 메모리 셀에 대해 플러쉬 기록 모드 동작을 갖는 다이내믹 랜덤 억세스 메모리 디바이스 |
| US07/838,841 US5285292A (en) | 1991-02-22 | 1992-02-21 | Dynamic random access memory device with flash write mode carrying out for selected memory cell arrays |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3050501A JPH04268287A (ja) | 1991-02-22 | 1991-02-22 | 半導体メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04268287A true JPH04268287A (ja) | 1992-09-24 |
Family
ID=12860701
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3050501A Pending JPH04268287A (ja) | 1991-02-22 | 1991-02-22 | 半導体メモリ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5285292A (ja) |
| EP (1) | EP0500097B1 (ja) |
| JP (1) | JPH04268287A (ja) |
| KR (1) | KR950008444B1 (ja) |
| DE (1) | DE69223824T2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5392241A (en) * | 1993-12-10 | 1995-02-21 | International Business Machines Corporation | Semiconductor memory circuit with block overwrite |
| US5473765A (en) * | 1994-01-24 | 1995-12-05 | 3Com Corporation | Apparatus for using flash memory as a floppy disk emulator in a computer system |
| US6711048B2 (en) * | 2001-04-25 | 2004-03-23 | Pien Chien | 2-port memory device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0198193A (ja) * | 1987-06-04 | 1989-04-17 | Nec Corp | メモリ集積回路 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4567578A (en) * | 1982-09-08 | 1986-01-28 | Harris Corporation | Cache memory flush scheme |
| JPS62150590A (ja) * | 1985-12-25 | 1987-07-04 | Hitachi Ltd | ダイナミツク型ｒａｍ |
| US4873664A (en) * | 1987-02-12 | 1989-10-10 | Ramtron Corporation | Self restoring ferroelectric memory |
| JPH0770212B2 (ja) * | 1988-07-19 | 1995-07-31 | 日本電気株式会社 | 半導体メモリ回路 |
| JPH0283892A (ja) * | 1988-09-20 | 1990-03-23 | Fujitsu Ltd | 半導体記憶装置 |
| JPH0713877B2 (ja) * | 1988-10-19 | 1995-02-15 | 株式会社東芝 | 半導体メモリ |
| GB8906354D0 (en) * | 1989-03-20 | 1989-05-04 | Inmos Ltd | Memory accessing |
| JP3006014B2 (ja) * | 1990-02-13 | 2000-02-07 | 日本電気株式会社 | 半導体メモリ |
| JP2669133B2 (ja) * | 1990-09-30 | 1997-10-27 | 日本電気株式会社 | 半導体記憶装置 |
-
1991
- 1991-02-22 JP JP3050501A patent/JPH04268287A/ja active Pending
-
1992
- 1992-02-20 DE DE69223824T patent/DE69223824T2/de not_active Expired - Fee Related
- 1992-02-20 KR KR1019920002534A patent/KR950008444B1/ko not_active IP Right Cessation
- 1992-02-20 EP EP92102835A patent/EP0500097B1/en not_active Expired - Lifetime
- 1992-02-21 US US07/838,841 patent/US5285292A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0198193A (ja) * | 1987-06-04 | 1989-04-17 | Nec Corp | メモリ集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR920017110A (ko) | 1992-09-26 |
| DE69223824D1 (de) | 1998-02-12 |
| EP0500097B1 (en) | 1998-01-07 |
| KR950008444B1 (ko) | 1995-07-31 |
| US5285292A (en) | 1994-02-08 |
| EP0500097A3 (ja) | 1994-01-12 |
| EP0500097A2 (en) | 1992-08-26 |
| DE69223824T2 (de) | 1998-04-23 |
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