KR0165159B1 - 반도체 기억 장치 - Google Patents

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KR0165159B1
KR0165159B1 KR1019950022803A KR19950022803A KR0165159B1 KR 0165159 B1 KR0165159 B1 KR 0165159B1 KR 1019950022803 A KR1019950022803 A KR 1019950022803A KR 19950022803 A KR19950022803 A KR 19950022803A KR 0165159 B1 KR0165159 B1 KR 0165159B1
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겐지 누마따
가쯔히꼬 사또
료 하가
신지 미야노
도루 후루야마
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사또 후미오
가부시끼가이샤 도시바
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Abstract

데이타의 기입을 고속화할 수 있는 반도체 기억장치를 제공하는 것을 목적으로 한다.
데이타의 기입시에 기입회로의 활성화와 동시 또는 활성화 후에 센스 앰프(13)를 활성화하는 센스 앰프 제이 회로(23)을 설치한 것을 특징으로 한다. 데이타의 기입을 행할 때, 센스 앰프(13)이 활성화하기 전에 데이타를 비트선에 전송하고, 비트선 쌍의 레벨 변화가 작은 상태에서 기입 데이타에 따른 전위에 비트선 쌍을 설정하고, 그 후에 상기 전위차를 센스 앰프(13)에서 증폭한다. 이에 따라, 기입 데이타와 비트선 쌍에 판독한 데이타가 상이해도 센스 앰프(13)에 의해 증폭된 후의 큰 전위차의 비트선 쌍의 전위를 반전시킬 필요가 없고, 기입동작을 고속화할 수 있다.

Description

반도체 기억장치
제1도는 본 발명의 제1실시예에 관한 반도체 기억장치에 대하여 설명하기 위한 것으로, DRAM의 개략 구성을 도시한 블록도.
제2도는 제1도에 도시한 회로에서의 센스 앰프 제어 회로의 상세한 구성예를 도시한 회로도.
제3도는 제1도 및 제2도에 도시한 회로의 동작을 설명하기 위한 타이밍 챠트.
제4도는 본 발명의 제2실시예에 관한 반도체 기억장치에 대하여 설명하기 위한 것으로, 클럭 동기형 DRAM의 개략 구성을 도시한 블록도.
제5도는 제4도에 도시한 회로에서의 메모리셀, 센스 앰프, 전송 게이트, 데이타 래치 컬럼 선택 게이트 및 DQ 버스의 상세한 구성을 1쌍의 비트선에 착안하여 도시한 회로도.
제6도는 제4도 및 제5도에 도시한 회로의 동작을 설명하기 위한 타이밍차트.
제7도는 제4도 및 제5도에 도시한 회로에서 클럭 신호의 주파수를 저하시킨 경우의 동작을 설명하기 위한 타이밍차트.
제8도는 본 발명의 제3실시예에 관한 반도체 기억 장치에 대하여 설명하기 위한 것으로, 제2실시예의 회로를 개량하여, 광범위한 클럭 주파수에서 동작가능하게 한 클럭 동기형 DRAM의 개략 구성을 도시한 회로도.
제9도는 제8도에 도시한 회로에서의 얼리 라이트 제어 회로 및 센스 앰프 제어 회로의 상세한 구성예를 도시한 회로도.
제10도는 제8도 및 제9도에 도시한 회로의 동작을 설명하기 위한 타이밍차트.
제11도는 본 발명의 제4실시예에 관한 반도체 기억 장치에 대하여 설명하기 위한 것으로, 광범위한 클럭 주파수에서 동작가능하게 한 다른 클럭 동기형 DRAM의 개략 구성을 도시한 블록도.
제12도는 상기 제11도에 도시한 회로에서의 메모리셀, 센스 엠프, 전송게이트, 데이타 래치, 라이트 마스크 레지스터, 컬럼 선택 게이트 및 DQ 버스의 상세한 구성예를 도시한 회로도.
제13도는 본 발명의 제5실시예에 관한 반도체 기억 장치에 대하여 설명하기 위한 것으로, 광범위한 클럭 주파수에서 동작가능하게 한 또 다른 클럭 동기형 DRAM의 개략 구성을 도시한 블록도.
제14도는 제13도에서 도시한 회로에서의 얼리 라이트 제어 회로의 상세한 구성예를 도시한 회로도.
제15도는 제13도 및 제14도에 도시한 회로의 동작을 설명하기 위한 타이밍차트.
제16도는 종래의 반도체 기억 장치에 대하여 설명하기 위한 것으로, DRAM의 개략 구성을 도시한 블록도.
제17도는 제16도에 도시한 회로에서의 메모리셀, 센스 앰프, 컬럼 선택 게이트 및 DQ 버퍼의 상세한 구성예를 도시한 회로도.
제18도는 제16도 및 제17도에 도시한 회로의 동작을 설명하기 위한 타이밍차트.
* 도면의 주요부분에 대한 부호의 설명
11 : 메모리셀 어레이 11-1 : 메모리셀
12 : 로우 디코더 13 : 센스 앰프
14 : 로우 어드레스 버퍼 15 : 로우계 제어 회로
16 : 컬럼 어드레스 버퍼 17 : 컬럼계 제어 회로
18 : 컬럼 디코더 19 : 컬럼 선택 게이트
20 : DQ 버스 21 : I/O 버퍼
22 : 기입 제어 회로 23, 23' : 센스 앰프 제어 회로
24 : 지연 회로 34 : WW 버퍼
35 : 내부 WW 버퍼 36 : 전송 게이트
37 : 데이타 래치 38 : 클럭 버퍼
39 : 얼리 라이트 제어 회로 40 : 라이트 마스크 레지스터
본 발명은 반도체 기억장치에 관한 것으로, 특히 다이나믹 RAM(DRAM)에 적당한 것이다.
제16도는 일반적인 DRAM의 개략 구성을 도시하고 있다. 제16도에 있어서, 참조 번호(11)은 메모리셀이 어레이 상으로 배열된 메모리셀 어레이, 참조 번호(12)는 로우 어드레스 신호를 디코드하여 상기 메모리셀 어레이(11) 중의 메모리셀의 임의의 행을 선택하기 위한 로우 디코더, 참조 번호(13)은 메모리셀 어레이(11) 중의 메모리셀로부터 판독된 데이타를 증폭하는 센스 앰프, 참조 번호(14)는 로우 어드레스 신호가 공급되는 로우 어드레스 버퍼, 참조 번호(15)는 RAS-(부호의 뒤에 붙은-는 반전 신호, 즉 바를 의미한다.) 신호가 입력되고, 상기 로우 어드레스 버퍼(14) 및 상기 센스 앰프(13)을 제어하는 로우계 제어 회로, 참조 번호(16)은 컬럼 어드레스 신호가 공급되는 컬럼 어드레스 버퍼, 참조 번호(17)은 CAS-신호가 입력되고, 상기 컬럼 어드레스 버퍼(16)을 제어하는 컬럼계 제어 회로, 참조 번호(18)은 컬러 어드레스 버퍼(16)으로부터 출력되는 컬럼 어드레스 신호를 디코드하여 메모리셀 어레이(11) 중의 메모리셀의 임의의 열을 선택하기 위한 컬럼 디코더, 참조 번호(19)는 상기 컬럼 디코더(18)로부터 출력되는 컬럼 선택 신호(CSL)로 온/오프 제어되는 컬럼 선택 게이트, 참조 번호(20)은 데이타의 입출력을 행하기 위한 DQ 버스, 참조 번호(21)은 기입 인에이블 신호(WE-)에 의해 제어되고, 메모리셀 어레이(11)로부터 판독된 데이타를 외부 I/O 버스로 출력 또는 외부 I/O 버스로부터 입력된 데이타를 메모리셀 어레이(11)에 기입하기 위한 I/O 버퍼이다.
제17도는 상기 제16도에 도시한 회로에서의 메모리셀 어레이(11), 센스 앰프(13) 및 컬럼 선택 게이트(19)의 상세한 구성예를 1쌍의 비트선(BL, BL-)에 착안하여 나타내고 있다. 메모리셀(11-1) 중의 전송용 MOS 트랜지스터(T)의 게이트는 워드선(WL)에 접속되고, 드레인은 비트선(BL)에 접속되어 있다. 상기 MOS 트랜지스터(T)의 소스와 기준 전위 공급원(Vp1) 간에는 데이타 보존용 캐패시터(C)가 접속되어 있다. 센스 앰프(13)은 비트선 쌍(BL, BL-)에 판독된 데이타를 증폭하고, 비트선 쌍(BL, BL-)에 정궤환을 걸어 데이타를 보존하는 래치형 구성으로, P 채널형 MOS 트랜지스터(P1, P2)와 N 채널형 MOS트랜지스터(N1, N2)로 구성된다. MOS 트랜지스터(P1, P2)의 전류 통로는 비트선 쌍 (BL, BL-)간에 직렬 접속되고, MOS 트랜지스터(P1)의 게이트는 비트선(BL-)에, MOS 트랜지스터(P2)의 게이트는 비트선(BL)에 각각 접속된다. 마찬가지로, MOS 트랜지스터(N1, N2)의 전류 통로는 비트선 쌍(BL, BL-)간에 직렬 접속되고, MOS 트랜지스터(N1)의 게이트는 비트선(BL-)에, MOS 트랜지스터(N2)의 게이트는 비트선(BL)에 각각 접속된다. 상기 MOS 트랜지스터(P1과 P2)와의 접속점에는 로우계 제어 회로(15)로부터 출력되는 센스 앰프 활성화 신호(SAP)가 공급되고, 상기 MOS 트랜지스터(N1과 N2)와의 접속점에는 센스 앰프 활성화 신호(SAN-)가 공급된다. 컬럼 선택 게이트(19)는 컬럼 디코더(18)로부터 출력되는 컬럼 선택 신호(CSL)로 온/오프 제어되는 N 채널형 컬럼 선택용 MOS 트랜지스터(N3, N4)로 구성된다. 컬럼 선택 트랜지스터(3)의 전류 통로는 상기 비트선(BL)과 DQ (20-1)과의 사이에 접속되고, 컬럼 선택 트랜지스터(N4)의 전류 통로는 상기 비트선(BL-) DQ 버스(20-2)와의 사이에 접속되어 있다.
제18도는 상기 제16도 및 제17도 도시한 회로에 있어서의 각 신호의 타이밍 챠트이다. RAS-신호가 L레벨로 되면(시각t1), 로우계 제어 회로(15)의 제어에 의해 로우 어드레스 버퍼(14)에 로우 어드레스 신호가 호출되어, 로우 디코더(12)에 공급된다. 로우 디코더(12)에서 로우 어드레스 신호가 디코드되고, 선택된 워드선(WL)이 H레벨이 된다(시각t2). 이에 따라, 선택된 워드선(WL)에 접속되어 있는 메모리셀(11-1)의 선택용 MOS 트랜지스터가(T)가 온하고, 캐패시터(C)에 전하가 축적되어 있지 않으면 비트선(BL)의 전위가 저하한다(시각t3). 계속하여, 로우계 제어회로(15)로부터 출력되는 센스 앰프 활성화 신호(SAP)가 H 레벨, SAN-가 L 레벨이 되고, 센스 앰프(13)이 동작하여 상기 비트선 쌍(BL, BL-)의 전위차를 증폭한다. 이 결과, 비트선 쌍(BL, BL-)의 전위는 각각 메모리셀(11-1)에 기억된 데이타에 따라서 H 레벨과 L레벨 또는 L 레벨과 H 레벨이 된다(시각t4). 그리고, 컬럼 선택 신호(CSL)이 H 레벨이 되면(시각 t5), 컬럼 선택 트랜지스터(N3, N4)가 온하고, 메모리셀(11-1)에 기억된 데이타가 DQ 버스(20-1, 20-2) 및 I/O 버스에 판독된다.
한편, 데이타의 기입은 기입 인에이블 신호(WE-)를 L레벨로 설정하고, 외부 I/O 버스 상의 데이타를 I/O 버퍼(21), DQ 버스(20-1, 20-2) 및 컬럼 선택 트랜지스터(N3, N4)를 통하여 센스 앰프(13)에 공급하고, 비트선 쌍(BL, BL-)를 구동하여 선택된 메모리셀에 데이타를 기입한다.
그러나, 상기와 같은 구성은 외부로부터 어드레스 신호가 입력되면 판독 동작, 기입 동작의 여하에 관계없이 우선 로우 어드레스 신호에 따라 설정된 워드선(WL)이 H 레벨로 되고, 그 워드선(WL)에 대응하는 메모리셀(11-1)의 데이타가 센스 앰프(13)에 판독되어 래치된다. 여기에서, 메모리 시스템이 기입 동작으로 되어 있으면, 센스 앰프(13)과 I/O 버퍼(21) 간에 끼워져 있는 컬럼 선택 트랜지스터(N3, N4)를 온함으로써, 외부로부터 입력된 데이타가 센스 앰프(13)에 기입된다.
이 때, 메모리셀(11-1)로부터 판독된 데이타와 외부로부터 입력된 데이타가 상이한 경우는 센스 앰프(13)의 출력 상태를 반전하여 비트선 쌍(BL, BL-)의 전위를 반대할 필요가 있고(제18도의 시각 t5, t6 간), 기입 시간이 길어진다.
상기와 같이 종래의 반도체 기억장치는 데이타의 기입시에 메모리셀에 기억되어 있던 데이타와 외부로부터 입력된 데이타가 상이한 경우는 센스 앰프의 출력 상태를 반전할 필요가 있기 때문에 기입 동작이 늦어지는 문제가 있었다.
본 발명은 상기와 같은 사정에 감안하여 이루어진 것으로, 그 목적하는 바는 기입 동작을 고속화할 수 있는 반도체 기억장치를 제공하는데 있다.
청구항 1에 기재된 본 발명의 반도체 기억 장치는 메모리셀이 어레이 상으로 배열된 메모리셀 어레이와, 상기 메모리셀 어레이의 임의의 행을 선택하기 위한 로우 디코드 수단과, 상기 메모리셀 어레이의 동일 열의 메모리셀이 각각 접속된 비트선과, 상기 비트선에 판독된 데이타를 증폭하고, 비트선에 정궤환을 걸어서 데이타를 보존하는 센스 앰프와, 상기 비트선이 데이타를 공급하는 기입 수단과, 데이타의 기입시에 상기 기입 수단의 활성화와 동시 또는 활성화 후에 상기 센스 앰프를 활성화하는 센스 앰프 제어수단을 구비하는 것을 특징으로 하고 있다.
청구항2의 반도체 기억장치는 메모리셀이 어레이 상으로 배열된 메모리셀 어레이와, 상기 메모리셀 어레이의 임의의 행을 선택하기 위한 로우 디코드 수단과, 상기 메모리셀 어레이의 동일 열의 메모리셀이 각각 접속된 비트선과 상기 비트선에 판독된 데이타를 증폭하고, 비트선이 정궤환을 걸어서 데이타를 보존하는 센스 앰프와, 상기 센스 앰프의 동작을 제어하는 센스 앰프 제어 수단과, 판독 데이타 및 기입 데이타를 보존하는 데이타 보존 수단과, 상기 데이타 보존 수단과 상기 센스 앰프간의 데이타의 전송을 제어하는 전송 게이트와, 상기 전송 게이트를 온/오프하는 전송 게이트 제어 수단과, 상기 데이타 보존 수단에 데이타를 기입하기 위한 기입수단을 구비하고, 상기 메모리셀 어레이로의 데이타 기입시에 상기 기입 수단에 의해 상기 데이타 보존 수단에 미리 데이타를 기입하고, 상기 전송 게이트 제어 수단에 의해 상기 전송 게이트를 온시켜 상기 데이타 보존 수단으로부터 상기 비트선에 데이타를 공급한 후, 상기 센스 앰프 제어수단으로 상기 센스 앰프는 활성화시키는 것을 특징으로 한다.
또한, 청구항 3에 기재된 본 발명의 반도체 기억장치는 메모리셀이 어레이 상으로 배열된 메모리셀 어레이와 상기 메모리셀 어레이의 동일 행의 메모리셀이 각각 접속된 워드선과, 상기 워드선을 선택적으로 구동함으로써, 상기 메모리셀 어레이의 임의의 행을 선택하기 위한 로우 디코드 수단과, 상기 메모리셀 어레이의 동일 열의 메모리셀이 각각 접속된 비트선과, 상기 비트선이 각각 접속되는 센스 앰프와, 상기 비트선의 적어도 1라인을 선택하는 컬럼 디코드 수단과, 상기 선택된 비트선에 데이타를 공급하는 기입 수단과, 데이타의 기입시에 상기 기입수단의 활성화와 동시 또는 활성화 후에 상기 센스 앰프를 활성화하는 센스 앰프 제어 수단을 구비하는 것을 특징으로 한다.
청구항 6에 기재된 본 발명의 반도체 기억장치는 DRAM 셀이 어레이 상으로 배치된 메모리셀 어레이와, 상기 메모리셀 어레이의 동일 행의 DRAM 셀이 각각 접속된 워드선과, 상기 워드선은 선택적으로 구동함으로써 상기 메모리셀 어레이의 임의의 행을 선택하기 위한 로우 디코드 수단과, 상기 메모리셀 어레이의 동일 열의 DRAM 셀이 각각 접속된 비트선과, 상기 메모리셀 어레이에 있어서의 선택된 행의 DRAM 셀로부터 비트선에 판독된 데이타를 증폭하고, 비트선에 정궤환을 걸어서 데이타를 보존하는 센스 앰프와, 클럭 신호에 동기하여 상기 비트선에 데이타를 공급하는 기입 수단과, 상기 기입 수단에 의한 기입 동작을 행할 때에, 기입 동작 모드로 들어가는 것을 나타내는 제어 신호를 출력하는 제어 수단과, 상기 제어수단으로부터 출력되는 상기 제어신호가 기입 동작 모드를 지시하고 있을 때에는 상기 로우 디코드 수단에 의해 상기 워드선을 선택적으로 구동한 후 상기 센스 앰프를 비활성 상태로 유지하고, 상기 기입 수단의 활성화에 응답하여 상기 센스앰프를 활성화시켜, 상기 제어수단으로부터 출력되는 상기 제어 신호가 기입 동작 모드를 지시하고 있지 않을 때에는 상기 로우 디코드 수단으로 상기 워드선을 선택적으로 구동한 후, 미리 설정된 소정의 시간 경과 후에 상기 센스 앰프를 활성화하는 센스 앰프 제어 수단을 구비하는 것을 특징으로 한다.
또한, 청구항 8에 기재한 반도체 기억 장치는 DRAM 셀이 어레이 상으로 배치된 메모리셀 어레이와, 상기 메모리셀 어레이의 동일 행의 DRAM 셀이 각각 접속된 워드선과, 상기 워드선을 선택적으로 구동함으로써, 상기 메모리셀 어레이의 임의의 행을 선택하기 위한 로우 디코드 수단과, 상기 메모리셀 어레이의 동일 열의 DRAM 셀이 각각 접속된 비트선과, 상기 메모리셀 어레이에서의 선택된 행의 DRAM 셀로부터 비트선에 판독된 데이타를 증폭하고, 비트선에 정궤환을 걸어서 데이타를 보존하는 센스 앰프와, 클럭 신호에 동기하여 상기 DRAM 셀에 데이타를 기입하는 기입 수단과, 상기 기입 수단에 의한 기입 동작을 행할 때, 기입 동작 모드로 들어가는 것을 나타내는 제1 제어 신호를 출력하는 제1제어 수단과, 상기 제1 제어 수단으로부터 출력되는 제1 제어 신호에 응답하여 동작이 제어되고, 제1 제어 수단이 유의 레벨일 때에는 상기 데이타 기입 수단이 활성화 될 때까지 상기 로우 디코드 수단을 비활성 상태로 설정하고, 상기 기입 수단이 활성화되는 것에 동기하여 상기 로우 디코드 수단을 활성화하고, 상기 제1 제어신호가 유의 레벨이 아닐 때에는 상기 로우 디코드 수단을 활성화하는 제2 제어 수단과, 워드선이 구동된 후 미리 설정된 소정 시간 경과 후에, 상기 센스 앰프를 활성화시키는 센스 앰프 제어 수단을 구비하는 것을 특징으로 한다.
상기와 같은 구성에 의하면, 기입을 행할 때 센스 앰프가 활성화하기 전에 데이타를 비트선에 전송하고, 비트선 쌍의 레벨 변화가 작은 상태에서 기입 데이타에 따른 전위로 비트선 쌍을 설정하고, 이 전위는 센스 앰프로 증폭하기 때문에, 센스 앰프의 반전에 요하는 시간이 불필요하게 되어, 기입 동작을 고속화 할 수 있다.
청구항 6 및 청구항 8에 기재된 바와 같은 구성에 따르면, 제어수단(제1, 제2 제어 수단)의 제어에 의해 얼리(early) 라이트 시의 센스 앰프의 활성화 또는 워드선의 선택을 데이타 기입 후에 행하기 때문에, 데이타의 기입 동작을 고속화함과 동시에 넓은 클럭 주파수에 걸쳐 안정된 기입 동작을 행할 수 있다.
[실시예]
이하, 본 발명의 한 실시예에 대하여 도면을 참조하여 설명한다.
제1도는 본 발명의 제1 실시예에 관한 반도체 기억 장치의 개략 구성을 도시한 블록도이다. 제1도에서, 상기 제16도에 도시한 회로와 동일한 구성 부분에는 동일한 부호를 붙였다. 로우 어드레스 신호는 로우 어드레스 버퍼(14)에 공급되고, 상기 로우 어드레스 버퍼(14)의 출력이 로우 디코더(12)에 공급된다. 로우 디코더(14)에 의해 로우 어드레스 신호가 디코드되고, 메모리셀 어레이(11) 중의 메모리셀의 임의의 행이 선택된다. RAS-신호는 로우계 제어 회로(15)에 공급되고, 상기 로우계 제어 회로(15)에 의해 상기 로우 어드레스 버퍼(14)가 제어된다. 로우계 제어 회로(15)로부터 출력되는 센스 앰프 제어 신호(SEN)은 센스 앰프 제어 회로(23)에 공급된다. 컬럼 어드레스 신호는 컬럼 어드레스 버퍼(16)에 공급되고, 상기 컬럼 어드레스 버퍼(16)의 출력 신호가 컬럼 디코더(18)에 공급된다. CAS-신호는 컬럼계 제어회로(17)에 공급되고, 상기 컬럼계 제어 회로(17)에 의해 상기 컬럼 어드레스 버퍼(16)가 제어된다. 또, 컬럼계 제어회로(17)로부터 출력되는 제어 신호는 지연 회로(24)에 공급됨과 동시에, I/O 버퍼(21)에 공급된다. 기입 인에이블 신호(WE-)는 기입 제어 회로(22)에 공급된다. 이 기입 제어 회로(22)는 내부 기입 인에이블 신호 WEint를 생성하여 센스 앰프 제어 회로(23)을 제어함과 동시에, I/O 버퍼(21)을 제어한다.
상기 센스 앰프 제어 회로(23)에는 상기 로우계 제어회로(15)로부터 출력되는 센스 앰프 제어 신호(SEN), 상기 기입 제어 회로(23)으로부터 출력되는 내부 기입 인에이블 신호(WEint) 및 상기 컬럼계 제어 회로(17)로부터 출력된 제어 신호를 지연 회로(24)에서 지연한 컬럼 유효 신호(CVLD)가 공급되고, 센스 앰프 활성화 신호(SAP, SAN-)을 생성하여 센스 앰프(13)의 활성화/비활성화를 제어하도록 되어 있다. 컬럼 선택 게이트(19)는 컬럼 디코더(18)로부터 출력되는 컬럼 선택 신호(CSL)에 의해 선택되고, 선택된 메모리셀의 판독 데이타를 DQ 버스(20)에 출력 또는 DQ 버스(20)에 입력된 기입 데이타를 센스 앰프(13)에 공급한다. I/O 버퍼(21)은 상기 컬럼계 제어 회로(17) 및 기입 제어 회로(22)의 제어에 따라 메모리셀 어레이(11)로부터 판독된 데이타를 외부 I/O 버스에 출력 또는 외부 I/O 버스로부터 메모리셀 어레이(11)에 데이타를 기입한다.
제2도는 상기 제1도에 도시한 회로에서의 센스 앰프 제어 회로(23)의 구성예를 도시하고 있다. 상기 회로는 3입력 AND 게이트(25), 2입력 AND 게이트(26), 인버터(27, 28), 2입력 OR 게이트(29), P채널형 MOS 트랜지스터(30) 및 N채널형 MOS 트랜지스터(31)로 구성되어 있다. AND 게이트(25)에는 센스 앰프 제어 신호(SEN), 컬럼 유효 신호(CVLD) 및 내부 기입 인에이블 신호(WEint)가 각각 공급된다. AND 게이트(26)의 한쪽 입력단에는 센스 앰프 제어 신호(SEN)이 공급되고, 다른 쪽의 입력단에는 내부 기입 인에이블 신호(WEint)가 인버터(27)에서 반전되어 공급된다. 상기 AND 게이트(25, 26)의 출력 신호는 OR 게이트(29)에 공급되고, 상기 OR 게이트의 출력 신호가 인버터(28)의 입력단 및 MOS 트랜지스터(31)의 게이트에 공급된다. 상기 인버터(28)의 출력 신호는 MOS 트랜지스터(30)의 게이트에 접속된다. 상기 MOS 트랜지스터(30)의 소스는 전원(Vcc)에 접속되고, 드레인으로부터 센스 앰프 활성화 신호(SAP)를 얻는다. 또, 상기 MOS 트랜지스터(31)의 소스는 접지점(Vss)에 접속되고, 드레인으로부터 센스 앰프 활성화 신호(SAN-)을 얻도록 되어 있다.
다음으로, 상기와 같은 구성에 있어서 동작을 설명한다.
데이타의 판독시[기입 인에이블 신호(WE-)가 H 레벨, 내부 기입 인에이블 신호 WEint는 L 레벨]에는 센스 앰프 제어 회로(23)은 컬럼 유효 신호 CVLD와는 관계없이 통상의 DRAM과 같이 로우계 제어 회로(15)로부터 출력되는 센스 앰프 제어 신호(SEN)에 응답하여 센스 앰프(13)을 활성화한다. 따라서, 기본적인 판독 동작은 제18도에 도시한 타이밍차트와 동일하고 다음과 같이 이루어진다. 우선, RAS-신호의 하강(시각 t1)에 응답하여 로우 어드레스 버퍼(14)에 로우 어드레스 신호가 래치되고, 로우 디코더(12)에서 상기 로우 어드레스 신호가 디코드 됨으로써, 입력된 로우 어드레스에 대응한 워드선(WL)이 선택되어 H 레벨이 된다(시각 t2). 이에 따라, 선택된 워드선(WL)에 접속되어 있는 메모리셀의 선택용 MOS 트랜지스터가 온하고, 캐패시터에 전하가 축적되어 있는 경우에는 비트선의 전위가 유지되고, 축적되어 있지 않으면 비트선 전위가 저하한다. 계속해서 센스 앰프 활성화 신호(SAP, SAN-)(센스 앰프 제어 신호 SEN)이 각각 H 레벨, L 레벨이 되어, 비트선 쌍의 전위차가 증폭된다. 그리고, 컬럼 선택 신호(CSL)이 H 레벨로 되면(시각 t5), 컬럼 선택 게이트(19)가 온하고, DQ 버스(20) 및 I/O 버퍼(21)을 통하여 외부 I/O 버스에 데이타가 판독된다.
한편, 기입시[기입 인에이블 신호(WE-)가 L 레벨, 내부 기입 인에이블 신호 (WEint)는 H 레벨]에는 센스 앰프 제어 회로(23)에서 센스 앰프 활성화 신호(SAN-, SAP)가 컬럼계 제어 회로(17)에 의해 발생되는 컬럼 유효 신호(CVLD)의 상승을 기다려 활성화된다. 따라서, 지연 회로(24)의 지연 시간을 컬럼 유효 신호(CVLD)가 컬럼 선택 신호(CSL)의 상승 후에 상승하도록 설정해 두면, 컬럼 선택 게이트(19)가 온하여 I/O 버퍼(21)로부터 비트선에 데이타가 공급된 후에 센스 앰프(13)이 활성화되고, 다음과 같은 기입 동작을 행한다. 즉, 제3도의 타이밍차트에 도시한 바와 같이 RAS-신호의 하강(시각 t1)에 응답하여 로우 어드레스 버퍼(14)에 로우 어드레스 신호가 래치되고, 로우 디코더(12)에서 상기 로우 어드레스 신호가 디코드됨으로써 입력된 로우 어드레스에 대응한 워드선(WL)이 선택되어 H 레벨로 된다(시각 t2). 이에 따라, 선택된 워드선(WL)에 접속되어 있는 메모리셀의 선택용 MOS 트랜지스터가 온하고, 캐패시터에 전하가 축적되어 있는 경우에는 비트선의 전위가 유지되면, 축적되어 있지 않으면 비트선 전위가 저하한다. 이 때, 센스 앰프(13)은 비활성 상태이므로, 비트선의 전위 변동은 작다. 계속해서 컬럼 선택 신호(CSL)이 H 레벨이 되고(시각 t3), 컬럼 선택 게이트(19)가 온함으로써 I/O 버퍼(21)로부터 DQ 버스(20) 및 컬럼 선택 게이트(19)를 통하여 기입 데이타가 비트선에 공급된다. 기입 데이타가 메모리셀로부터 판독한 데이타와 다른 경우에는 이 시점에서 비트선의 전위가 반전되고, 동일하다면 상기 비트선의 전위 변동이 보존된다. 다음에, 센스 앰프 제어 회로(23)으로부터 출력되는 센스 앰프 활성화 신호(SAP, SAN-)가 각각 H 레벨, L레벨로 되어(시각 t4), 상기 비트선 쌍의 전위차가 증폭된다. 그리고, 상기 비트선 쌍의 전위차에 따른 데이타가 선택된 메모리셀에 기입된다.
상기 구성에서는 센스 앰프(13)이 활성화하기 전이 컬럼 선택 게이트(19)를 온하고, 비트선에 데이타를 전송한다. 이 시점에서는 비트선의 전위는 센스 앰프(13)에 의해 고정되지 않고, 레벨도 작으므로, 비트선의 전위를 기입데이타에 의해 고속으로 변화시킬 수 있다. 그리고, 데이타를 전송한 후에 센스 앰프(13)을 활성화함으로써, 비트선 쌍의 전위차를 증폭하여 선택된 메모리셀에 데이타를 기입하므로, 데이타의 기입을 고속화 할 수 있다.
또한, 상기 제1 실시예에서는 워드선을 활성화 한 후 센스 앰프(13)이 활성화 될 때까지의 기간에 비트선에 기입 데이타를 전송하도록 하였지만, 데이타의 전송은 센스 앰프(13)이 활성화하기 전이면 좋고, 워드선의 활성화 전에 행하여도 상관없다. 또, 비트선에 전송하는 데이타를 I/O 버퍼(21)로부터 DQ 버스(20)을 통하여 기입하는 경우를 예로 들어 설명했으나, I/O 버퍼(21)과 센스 앰프(13) 사이에 설치한 래치 또는 캐시 등으로부터의 출력이라도 좋다.
제4도는 본 발명의 제2실시예에 관한 반도체 기억 장치에 대하여 설명하기 위한 것으로, I/O 버퍼와 센스 앰프사이에 데이타 래치를 구비한 동기형 메모리에 본 발명을 적용한 것이다.
제4도에 있어서, 참조 번호 (11)은 메모리셀이 어레이상으로 배열된 메모리셀 어레이(DRAM 셀 어레이), 참조 번호 (12)는 메모리셀 어레이(11)중의 메모리셀의 임의의 행을 선택하기 위한 로우 디코더, 참조 번호 (13)은 메모리셀 어레이(11) 중의 메모리셀로부터 판독된 데이타를 증폭하는 센스 앰프, 참조 번호 (14)는 로우 어드레스 버퍼, 참조 번호(15)는 로우계의 회로를 제어하는 로우계 제어 회로, 참조 번호 (16)은 컬럼 어드레스 버퍼, 참조 번호 (18)은 메모리셀 어레이(11) 중의 메모리셀의 예를 선택하기 위한 컬럼 디코더, 참조 번호(19)는 컬럼 선택 게이트, 참조 번호(20)은 DQ 버스, 참조 번호(21)은 메모리셀 어레이(11)로부터 판독한 데이타를 I/O 버스에 출력 또는 외부 I/O 버스로부터 메모리셀 어레이(11)에 데이타를 기입하기 위한 I/O 버퍼, 참조 번호 (32)는 워드선을 승압하기 위한 워드선 승압 회로, 참조 번호(23)은 센스 앰프(13)을 제어하는 센스 앰프 제어 회로, 참조 번호(34)는 전송 게이트 활성화 신호(WW)가 공급되는 WW 버퍼, 참조 번호(35)는 내부 WW 버퍼, 참조 번호(36)은 전송 게이트, 참조 번호(37)은 데이타 래치, 참조 번호(38)은 클럭 신호(CLK)가 공급되는 클럭 버퍼이다. 여기서, DRAM 셀 어레이(11)을 m행 n열 구성하면, 데이타 래치는 n개, 즉 1행분의 데이타를 보유할 수 있는 개수가 설치되어 있다. 상기 데이타 래치(37)은 캐시부가 1행 n열의 데이타 래치로 되어 있는 캐시 DRAM과 유사한 구성으로 되어 있다.
로우 어드레스 신호는 로우 어드레스 버퍼(14)에 공급된다. 상기 로우 어드레스 버퍼(14)는 로우계 제어 회로(15)의 제어에 응답하여 상기 로우 어드레스 신호를 받아들여, 로우 디코더(12)에 공급한다. 상기 로우 디코더(12)에 의해 메모리셀 어레이(11)의 임의의 행이 선택된다. 상기 로우계 제어 회로(15)에는 RAS-신호가 공급되고, 그 출력이 워드선 승압 회로(32) 및 센스 앰프 제어 회로(23)에 공급된다. 상기 워드선 승압 회로(32)의 출력은 로우 디코더(12)에 공급되며, 센스 앰프 제어 회로(23)으로부터 출력되는 센스 앰프 활성화 신호(SAP, SAN-)은 센스 앰프(13)에 공급된다. WW 버퍼(34)에는 전송 게이트 활성화 신호(WW)가 공급되고, 클럭 버퍼(38)의 출력 신호에 응답하여 신호 WW(1)을 내부 WW 버퍼(35)에 공급한다. 상기 내부 WW 버퍼(35)는 클럭 버퍼(38)의 출력 신호에 응답하여 내부 전송 게이트 활성화 신호(WWint)를 전송게이트(36)에 공급하고, 센스 앰프(13)의 출력 신호를 데이타 래치(37)에 전송할 것인지 여부 또는 데이타 래치(37)에 래치한 기입 데이타를 센스 앰프(13)에 전송할 것인지 여부를 제어한다.
한편, 컬럼 어드레스 신호는 컬럼 어드레스 버퍼(16)에 공급된다. 컬럼 어드레스 버퍼(16)은 클럭 버퍼(38)의 출력 신호에 응답하여 컬럼 어드레스 신호를 받아들여, 컬럼 디코더(18)에 공급한다. 컬럼 디코더(18)은 컬럼 어드레스 신호를 디코드하고, 상기 클럭 버퍼(18)의 출력 신호에 응답하여 컬럼 선택 게이트(19)를 제어하며, 데이타 래치(37)에 래치한 데이타 중의 선택한 열의 데이타를 DQ 버스(20) 및 I/O 버퍼(21)을 통하여 외부 I/O 버스에 출력한다. 또는 외부 I/O 버스의 데이타를 I/O 버퍼(21), DQ 버스(20) 및 컬럼 선택 게이트(19)를 통하여 데이타 래치(37)에 공급한다. 상기 클럭 버퍼(38)에는 클럭 신호(CLK)가 공급되어 있고, 상기 클럭 신호(CLK)에 동기하여 컬럼 어드레스 버퍼(16), WW 버퍼(34), 내부 WW 버퍼(35), 컬럼 디코더(18) 및 I/O 버퍼(21)등이 동작하도록 되어 있다.
제4도에 도시한 회로에서는 전송 게이트(36)을 온/오프하는 전송 게이트 활성화 신호(WW)의 신호 전달 경로[WW 버퍼(34)→ 내부 WW 버퍼(35)→전송 게이트(36)] 및 컬럼 어드레스 신호의 전달 경로[컬럼 어드레스 버퍼(16)→컬럼 디코더(18)→컬럼 선택 게이트(19)]가 각각 2개의 파이프라인 스테이지[파이프라인 제1스테이지(PL1-1, PL2-1), 파이프라인 제2스테이지(PL1-2, PL2-2)]로 분할되어 있고, 각 신호는 클럭 신호(CLK)에 동기하여 파이프라인 스테이지(PL1-1, PL2-1 및 PL1-2, PL2-2를 각각 1클럭 주기로 1단씩 전파한다. 이와 같은 파이프라인 기술에 의해 메모리를 고주파수의 클럭에 동기하여 동작시킬 수 있도록 되어 있다.
제5도는 상기 제4도에 도시한 회로에서의 메모리셀 어레이(11), 센스 앰프(13), 전송 게이트(36), 데이타 래치(37) 및 컬럼 선택 게이트(19)의 상세한 구성예를 비트선 쌍(BL, BL-)에 착안하여 나타내고 있다. 메모리셀(11-1) 중의 전송용 MOS 트랜지스터(T)의 게이트는 워드선(WL)에 접속되고, 드레인은 비트선(BL)에 접속되어 있다. 상기 MOS 트랜지스터(T)의 소스와 기준 전위 공급원(Vp1) 사이에는 데이타 유지용 캐패시터(C)가 접속되어 있다. 센스 앰프(13)은 비트선 쌍(BL, BL-)에 판독된 데이타를 증폭하고, 비트선(BL, BL-)에 정궤한을 걸어 데이타를 보존하는 래치형 구성으로, P채널형 MOS 트랜지스터(P1, P2)와 N채널형 MOS 트랜지스터(N1, N2)로 구성된다. MOS 트랜지스터(P1,P2)의 전류 통로는 비트선 쌍(BL, BL-) 사이에 직렬 접속되고, MOS 트랜지스터(P1)의 게이트는 비트선(BL-)에 MOS 트랜지스터(P2)의 게이트는 비트선(BL)에 각각 접속된다. 마찬가지로, MOS 트랜지스터(N1, N2)의 전류 통로는 비트선 쌍(BL, BL-)사이에 직렬 접속되고, MOS 트랜지스터(N1)의 게이트는 비트선(BL-)MOS 트랜지스터(N2)의 게이트는 비트선(BL)에 각각 접속된다. 상기 MOS 트랜지스터(P1과 P2)의 접속점에는 센스 앰프 제어 회로(23)으로부터 출력되는 센스 앰프 활성화 신호(SAP)가 공급되고, 상기 MOS 트랜지스터(N1과 N2)의 접속점에는 센스 앰프 활성화 신호(SAN-)이 공급된다.
전송 게이트(36)을 구성하는 N채널형 MOS 트랜지스터(N5, N6) 중 MOS 트랜지스터(N5)의 전류 통로의 일단은 비트선(BL)에 접속되고, MOS 트랜지스터(N6)의 전류 통로의 일단은 비트선(BL-)에 접속된다. 이들 MOS 트랜지스터(N5, N6)의 게이트에는 내부 WW 버퍼(35)로부터 출력되는 내부 전송 게이트 활성화 신호(WWint)가 공급된다. 상기 MOS 트랜지스터(N5, N6)의 전류 통로의 다른 단에는 데이타 래치(37)이 접속되어 있다. 상기 데이타 래치(37)은 P채널형 MOS 트랜지스터(P3, P4)와 N채널형 MOS 트랜지스터(N7, N8)로 구성되어 있다. MOS 트랜지스터(P3)의 소스는 전원(Vcc)에, 드레인은 MOS 트랜지스터(N6)의 전류 통로의 다른 단에, 게이트는 MOS 트랜지스터(N6)의 전류 통로의 다른 단에 각각 접속된다. MOS 트랜지스터(P4)의 소스는 전원(Vcc)에, 드레인은 MOS 트랜지스터(N6)의 전류 통로의 다른 단에, 게이트는 MOS 트랜지스터(N5)의 전류 통로의 다른 단에 각각 접속된다. 또, MOS 트랜지스터(N7)의 소스는 접지점(Vss)에, 드레인은 MOS 트랜지스터(N5)의 전류 통로의 다른 단에, 게이트는 MOS 트랜지스터(N6)의 전류 통로의 다른 단에 각각 접속된다. MOS 트랜지스터(N8)의 소스는 접지점(Vss)에, 드레인은 MOS 트랜지스터(N6)의 전류 통로의 다른 단에, 게이트는 MOS 트랜지스터(N5)의 전류 통로의 다른 단에 각각 접속된다.
상기 전송 게이트(36)과 DQ 버스(20) 사이에는 컬럼 선택 게이트(19)가 설치되어 있다. 컬럼 선택 게이트(19)는 N채널형 컬럼 선택 트랜지스터(N3, N4)로 구성되어 있다. MOS 트랜지스터(P3, P7)의 드레인과 DQ 버스(20-1) 사이에는 컬럼 선택 트랜지스터(N3)의 전류 통로가 접속되고, MOS 트랜지스터(P4, P8)의 드레인과 DQ 버스(20-2) 사이에는 컬럼 선택 트랜지스터 N4의 전류 통로가 접속되어 있다. 상기 컬럼 선택 트랜지스터(N3, N4)의 게이트에는 컬럼 디코더(18)로부터 출력되는 컬럼 선택 신호(CSL)이 공급되어 온/오프 제어된다.
다음으로, 상술한 제2실시예의 특징인 기입 동작에 관해 설명한다. 데이타 래치부가 DRAM에서의 기입 동작은 다음의 2단계의 동작에 의해 행해진다. 제1단계는 외부 I/O 버스로부터 I/O 버퍼(21), DQ 버스(20) 및 컬럼 선택 게이트(19)를 통하여 데이타 래치(37)에 기입하는 동작이다. 제2단계는 데이타 래치(37)에 기입된 데이타를 전송 게이트(36)을 통하여 센스 앰프(13)에 일괄 전송하는 동작이다. 여기서, 제1단계의 동작을 행할 때에는 전송 게이트(36)이 닫혀서, 데이타 래치(37)과 메모리셀 어레이(11)은 독립적으로 동작할 수 있다. 따라서, 상기 제1단계의 동작을 행하면서 병행하여 다음 제2단계의 동작으로 데이타가 기입되는 메모리셀 어레이(11)의 행 선택 동작을 행하고, 그 후에 1클럭 사이클로 전송게이트(36)을 온하여 선택된 행으로의 일괄 데이타 전송을 행하면, 외관상 메모리셀 어레이(11)의 행 선택 동작(통상 수10ns 걸린다)을 보이지 않게 할 수 있다.
제6도는 상기 제4도 및 제5도에 도시한 회로에서의 제2단계의 기입 동작, 즉 데이타 래치(37)로부터 센스 앰프(13)으로의 데이타 전송시의 타이밍차트이다. 여기서는 기입 데이타의 데이타 래치(37)에의 전송은 미리 종료되어 있는 것으로 한다.
RAS-신호가 L 레벨이 되면, 로우계 제어 회로(15)가 기동되고, RAS-신호가 하강에 동기하여 입력된 로우 어드레스 신호에 대응하는 워드선(WL)이 H 레벨로 된다. 또, 상기 워드선 선택 동작과 병행하여 제6도 중의 제2클럭 사이클의 최초에 전송 게이트 할성화 신호(WW)가 H 레벨이 되고, 상기 신호(WW)가 클럭 신호(CLK)의 상승 에지에서 WW 버퍼(34)에 받아들여진다. 받아들여진 전송 게이트 활성화 신호(WW)는 파이프라인 스테이지(PL1-1, PL1-2)를 전파하고, 워드선이 H 레벨로 상승한 후의 제3클럭 사이클에서 내부 전송 게이트 활성화 신호(WWint)를 H 레벨로 상승시킨다. 이에 따라, 전송 게이트(36)이 온하고, 데이타 래치(37)로부터 비트선 쌍(BL, BL-)로 데이타가 전송된다. 전송된 데이타가 워드선(WL)에 의해 선택된 메모리셀(11-1)로부터 판독된 데이타와 상이할 때에는 이 시점에서 비트선 쌍(BL, BL-)의 전위가 반전한다. 한편, 판독된 데이타와 동등할 때에는 비트선 쌍(BL, BL-)의 전위가 보존된다. 그 후에, 센스 앰프 제어 회로(23)으로부터 출력되는 센스 앰프 활성화 신호(SAP)가 H 레벨, SAN-가 L 레벨로 되어, 센스 앰프(13)이 활성화된다. 이에 따라, 비트선 쌍(BL, BL-)의 전위차가 증폭되고, 상기 비트선 쌍(BL, BL-)의 전위에 따른 데이타가 선택된 메모리셀에 기입된다.
상기 제2실시예에서는 센스 앰프 활성화 신호(SAP, SAN-)은 워드선의 선택 후에, 미리 설정된 시간(TWS)가 경과한 후 각각 H 레벨, L레벨로 되지만, 내부 전송 게이트 활성화 신호(WWint)의 H레벨로의 상승은 상기 시간(TWS)가 경과하기 전에 행해지도록 설정된다. 결국 센스 앰프(13)이 활성화되기 전에 비트선 쌍으로의 데이타 전송이 행해진다. 이와 같이, 센스 앰프의 활성화 전에 비트선에 기입 데이타를 전송하는 동작을 여기서는 얼리 라이트(Early Write)로 부르기로 한다.
따라서, 상기 제2실시예의 경우에도 제1실시예와 마찬가지고 센스 앰프(13)을 활성화한 후 데이타를 전송하는 방식에 비해 기입에 필요한 시간을 단축시킬 수 있다.
그런데, 클럭 동기형의 DRAM에 있어서는 엑세스 속도를 고속화하기 위해 클럭 신호(CLK)의 주파수를 높게 하는 것이 바람직하다. 그러나, 유저가 주변 장치 등의 클럭 주파수와 동기시키기 위해 주파수를 낮춰서 사용하는 경우가 있다.
제7도는 상기 제4도 및 제5도에 도시한 회로를 긴 클럭 사이클 타임으로 동작시킨 경우의 타이밍차트이다. 도시한 바와 같이 센스 앰프 활성화 신호(SAP, SAN-)는 각각 제6도에 도시한 타이밍과 같은 워드선의 선택 후에, 시간(TWS) 경과 후에 H 레벨과 L레벨로 변화한다. 그러나, 클럭 사이클 타임이 길기 때문에, 클럭 신호(CLK)의 상승 에지에 응답하여 H 레벨로 되는 내부 전송 게이트 활성화 신호(WWint)는 센스 앰프 활성화 신호(SAP, SAN-)에 의해 센스 앰프(13)이 활성화되고, 메모리셀로부터 데이타를 판독함으로써 생긴 비트선 쌍의 전위차를 증폭 및 보존한 후에 H 레벨이 되고, 전송 게이트(36)이 온하고 있다. 이 때, 기입 데이타로 센스 앰프(13)의 출력 상태를 반전시키기 위해서는 장시간을 요하기 때문에, 상기 제2실시예에 기재한 구성에서는 1클럭 주기 중에 기입이 행해지지 않고, 기입 불량이 생길 우려가 있다.
제8도는 본 발명의 제3실시예에 관한 반도체 기억 장치에 관해 설명하기 위한 것으로, 상기 제2실시예에서 설명한 반도체 기억장치를 개량하고, 클럭 사이클 타임을 길게 해도 기입 불량을 방지할 수 있도록 한 것이다. 상기 제3실시예에서는 제4도에 도시한 회로에 WW 버퍼(34)로부터 출력 되는 신호(WW1) 및 내부 WW 버퍼(35)에서 생성되는 신호(WWint)를 받는 얼리 라이트 제어 회로(39)를 설치하고, 상기 얼리 라이트 제어 회로(39)와 로우계 제어 희로(15)에서 센스 앰프 제어 회로(23)을 제어하도록 하고 있다. 이에 따라, 얼리 라이트시의 센스 앰프(13)의 활성화 또는 워드선 선택을 데이타 기입 후에 행하도록 하고 있다.
제9도는 상기 제8도에 도시한 회로에서의 얼리 라이트 제어 회로(39)와 센스 앰프 제어 회로(23')의 구성예를 도시하고 있다. 얼리 라이트 제어 회로(39)는 NAND 게이트(41~45) 및 인버터(46)으로 구성되어 있다. NAND 게이트(41)의 한쪽 입력단에는 WW 버퍼(34)로부터 출력되는 전송 게이트 활성화 신호(WW1)이 공급되고, 다른쪽의 입력단에는 로우계 제어 회로(15)로부터 출력되는 RASint 신호가 공급된다. 상기 NAND 게이트(41)의 출력 신호는 NAND 게이트(42)의 한쪽 입력단에 공급된다. NAND 게이트(42)의 다른쪽 입력단에는 NAND 게이트(43)의 출력 신호가 공급되고, 그 출력 신호(EWC)가 NAND 게이트(43)의 한쪽 입력단에 공급된다. NAND 게이트(43)의 다른쪽 입력단에는 상기 RASint 신호가 공급된다. 인버터(46)의 입력단에는 내부 WW 버퍼(35)로부터 출력되는 신호(WWint)가 공급되고, 그 출력이 NAND 게이트(44)의 한쪽 입력단에 공급된다. 상기 NAND 게이트(44)의 다른쪽 입력단에는 NAND 게이트(45)의 출력이 공급되고, 그 출력 신호(WW2)가 NAND 게이트(45)의 한쪽 입력단에 공급된다. 상기 NAND 게이트(45)의 다른쪽 입력단에는 상기 RASint 신호가 공급된다.
또, 센스 앰프 제어 회로(23')는 인버터(47, 51, 52), AND 게이트(48), OR 게이트(49) 및 NAND 게이트(50)으로 구성되어 있다. 인버터(47)의 입력단에는 상기 NAND 게이트(42)의 출력 신호(EWC)가 공급되고, 그 출력이 OR 게이트(49)의 한쪽 입력단에 공급된다. AND 게이트(48)의 한쪽 입력단에는 상기 신호(EWC)가 공급되고, 다른쪽 입력단에는 상기 NAND 게이트(44)로부터 출력되는 신호(WW2)가 공급되며, 그 출력이 OR 게이트(49)의 다른쪽 입력단에 공급된다. NAND 게이트(50)의 한쪽 입력단에는 로우계 제어 회로(15)로부터 출력되는 타이머 출력 신호(WUP)가 공급되고, 다른쪽 입력단에는 상기 OR 게이트(49)의 출력이 공급된다. 상기 NAND 게이트(50)으로부터 출력되는 센스 앰프 제어 신호(SEN)은 인버터(51)을 통하여 센스 앰프 활성화 신호(SAN-)으로서 센스 앰프(13)에, 인버터(51, 52)를 통하여 센스 앰프활성화 신호(SAP)로서 센스 앰프(13)에 각각 공급된다.
다음에, 제10도의 타이밍차트를 참조하면서 상기 제8도 및 제9도에 도시한 회로에서의 클럭 사이클 타이머가 긴 경우의 기입 동작에 관해 설명한다. RAS-신호가 L 레벨로 하강하면, 로우계 제어 회로(15)가 기동되고, RAS-신호와 역상의 신호인 RASint 신호가 H 레벨로 됨과 동시에 로우 어드레스 신호가 로우 어드레스 버퍼(14)에 받아들여지고, 로우 디코더(12)에서 디코드되어 워드선이 선택된다. 워드선이 선택된 후 미리 설정된 시간(Tws)가 경과하면 타이머출력 신호(WUP)가 H 레벨로 상승한다. 여기까지의 동작은 센스 앰프(13)의 활성화 이전에 데이타를 기입하는 얼리 라이트 동작을 하는 경우나, 하지 않는 경우[예를 들면, 셀 데이타를 센스 앰프(13)에 판독하기까지의 동작시나 리플레시 동작시]라도 공통이다. 이하, 얼리 라이트를 행하는 경우와 행하지 않는 경우의 상위에 대하여 상세하게 설명한다.
(A) 얼리 라이트 동작을 행하는 경우
제1클럭 주기의 처음에 전송 게이트 활성화 신호(WW)가 H 레벨이 되면, 클럭 신호(CLK)의 상승 에지에서 WW 버퍼(34)에 받아들여져, 신호(WW1)이 H 레벨로 된다. 이 신호(WW1)은 얼리 라이트 제어 회로(39)에 입력되고, 얼리 라이트 동작 모드로 들어가는 것을 나타내는 신호(EWC)를 H 레벨로 함과 동시에, 제2 클럭 주기에서 신호(WWint)를 'H레벨로 한다. 상기 신호(WWint)의 H 레벨에 응답하여 얼리 라이트 제어 회로(39)로부터 출력되는 신호(WW2)가 H 레벨로 상승한다. 여기서, 제10도에서 알 수 있는 바와 같이 신호(EWC)가 H 레벨이고, 또한 신호(WW2)의 초기 상태가 L 레벨이면, 타이머 출력 신호(WUP)가 H 레벨이 되어도 센스 앰프 제어 신호(SEN)은 H 레벨로 상승하지 않고, 신호(WWint)가 H 레벨이 된 것을 받아서 신호(WW2)가 H 레벨로 되어 초기 신호(SEN)이 H 레벨로 된다. 결국, 상술한 제2실시예와 달리 제3실시예에서는 라이트 동작시에는 신호(WWint)가 L 레벨로 되어 비트선에 데이타가 기입된 후 센스 앰프(13)이 활성화되므로, 클럭 사이클 타임이 긴 경우라도 단시간에 기입하는 것이 가능하고, 기입 불량이 생기는 경우는 없다. 또, 클럭 사이클 타입이 짧고, 타이머 출력 신호(WUP)가 H 레벨로 되기 전에 신호(WWint)가 H 레벨로 된 경우에는 워드선 선택으로부터 시간(Tws)가 경과하여 타이머 출력 신호(WUP)가 H 레벨로 된 후에 센스 앰프 제어 신호(SEN)이 H 레벨로 상승한다.
따라서, 이와 같은 구성에 따르면 클럭 사이클 타임을 길게 해도 기입 불량이 생길 우려가 없다.
(B) 얼리 라이트 동작을 행하지 않는 경우
전송 게이트 활성화 신호(WW)를 L 레벨로 고정된 채로 RAS-신호의 하강으로부터 워드선 선택 및 센스 앰프(13)의 활성화까지의 일련의 동작이 행해진다. 이 경우, 제10도에 점선으로 도시한 바와 같이, 타이머 출력 신호(WUP)가 상승하면 곧 신호(SEN, SAP)가 H 레벨, 신호(SAN-)가 L 레벨로 되고, 센스 앰프(13)가 활성화된다. 이 경우에는 물론 전송 게이트(36)을 통한 데이타 기입은 행해지지 않고, 센스 앰프(13)은 셀 데이타를 판독하여 래치하는 동작을 행한다. 또, 셀 데이타를 래치한 후에, 전송 게이트(36)을 복수 클럭 사이클만 온하고, 장시간에 걸쳐 비트선에 데이타를 기입하는 것도 가능하다. 이것은 얼리 라이트 동작이 아니라 통상의 DRAM으로 행해지는 지연 기폭(Delayed Write) 동작으로 된다.
제11도 및 제12도는 각각 본 발명의 제4실시예에 관한 반도체 기억 장치에 대하여 설명하기 위한 것으로, 제11도는 개략 구성을 도시한 블록도, 제12도는 제11도에서의 메모리셀, 센스 앰프(13), 전송 게이트(36), 라이트 마스크 레지스터(40), 데이타 래치(37), 컬럼 선택 게이트(19) 및 DQ 버스(20)의 구성예를 도시하고 있다. 제11도에 도시한 회로에서는 각 컬럼 전송 게이트(36)과 데이타 래치(37) 사이에 라이트 마스크 레지스터(40)을 설치하고, 라이트 허가 플래그(WF)가 H 레벨의 컬럼만 전송게이트(36)을 온하고, 라이트 허가 플래그(WF)가 L 레벨로 되어 있는 컬럼은 전송 게이트(36)을 온시키지 않고 셀 데이타를 센스 앰프(13)에서 판독하여 래치하는 리플레시 동작을 행하는 경우에 편리하다.
제12도에 도시한 회로에서 메모리셀(11-1), 센스 앰프(13), 전송 게이트(36), 컬럼 선택 게이트(19) 및 DQ 버퍼(20)의 구성은 제5도에 도시한 회로와 동일하다. 라이트 마스크 레지스터(40)은 AND 게이트(61), OR 게이트(62) 및 NOR 게이트(63, 64)로 구성되어 있다. AND 게이트(61)의 한쪽 입력단에는 신호(WWint)가 공급되고, 다른쪽 입력단에는 NOR 게이트(63)의 출력 신호가 공급되고, 그 출력이 OR 게이트(62)의 한쪽 입력단에 공급된다. 상기 OR 게이트(62)의 다른쪽 입력단에는 신호 LW가 공급되고, 그 출력(WGO)으로 전송 게이트(36)을 구성하는 MOS 트랜지스터(N5, N6)이 온/오프 제어된다. NOR 게이트(63)의 한쪽 입력단에는 리셋 신호(RESET)가 공급되고, 다른쪽 입력단에는 NOR 게이트(64)의 출력이 공급되며, 그 출력이 NOR 게이트(64)의 한쪽 입력단에 공급된다. 상기 NOR 게이트(64)의 다른쪽 입력단에는 컬럼 선택 신호(CSLO)이 공급된다.
제4실시예에 대하여 상세히 설명한다. 본 예에서는 제11도에 도시한 바와 같이 라이트 마스크 레지스터(40)을 각 컬럼이 구비하고, DQ 버스(20)으로부터 데이타 래치(37)에 데이타를 기입하기 위해 컬럼 선택 게이트(19)를 돈(즉 CSLi=H레벨, i=0~n)으로 한 컬럼에 관해서는 라이트 마스크 레지스터(40) 내의 기입 허가 플래그(WF)가 H 레벨이 된다. 신호(RESET)는 라이트 마스크 레지스터(40)을 리셋하기 위한 것으로, 레지스터(40)의 리셋시에 H레벨, 그 이외일 때에는 L 레벨이다. 신호(LW)는 라이트 마스크 레지스터(40)을 이용하지 않고 모든 컬럼의 전송 게이트(36)을 강제적으로 온하는 신호이고, 여기서는 L 레벨로 고정하여 생각한다. 우선, 신호(RESET)을 이용하여 라이트 마스크 레지스터(40)을 리셋하고 나서 컬럼 선택 신호 CSLi(i=0~n)을 순차 선택하여 n개의 컬럼 중 m개(m＜n)에만 데이타 래치(37)에 DQ 버스(20)으로부터 데이타를 기입한다. 다음으로 신호(WWint)를 H 레벨로 상승시키면 데이타 래치(37)에 우선 데이타를 기입한 m개의 컬럼 만의 전송 게이트(36)이 온한다. 따라서, 상기 m개의 컬럼에만 전송 게이트(36)을 통하여 데이타가 기입되고, 나머지 n-m개의 컬럼은 단순히 메모리셀 데이타를 센스 앰프(13)에서 리플레시하는 동작을 행한다. 이 경우 안정된 동작을 하기 위해서는 리플레시 동작을 하는 컬럼은 워드선이 선택된 후 셀 데이타가 비트선 쌍(BL, BL-)에 판독되고, 비트선 쌍(BL, BL-)에 큰 전위차가 나타날 때까지의 시간(Tws)만큼 기다리기 때문에 센스 앰프(13)을 활성화할 필요가 있다. 따라서, 상기 제4실시예에서는 타이머 출력 신호(WUP)가 H 레벨로 되기 전에 신호(WWint)가 H 레벨로 된 경우에는 워드선 선택으로부터 시간(Tws)가 경과하여 타이머 출력 신호(WUP)가 H 레벨로 된 후에 신호 SEN을 H 레벨로 하여 제어하면 좋다.
다음으로, 제13도 내지 제15도를 이용하여 본 발명의 제5실시예에 관한 반도체 기억장치에 관해 설명한다. 제13도는 개략 구성을 도시한 블록도이고, 제14도는 제13도에 도시한 얼리 라이트 제어 회로(39)의 상세한 구성예를 도시하고 있다. 또, 제14도는 클럭 사이클 타임이 긴 경우의 타이밍차트이다.
제13도에 도시한 바와 같이, 얼리 라이트 제어 회로(39)에는 RAS-신호, WW 버퍼(34)로부터 출력되는 신호(WW1) 및 WW 버퍼(35)로부터 출력되는 신호(WWint)가 공급되고, 신호(WON)을 출력한다. 상기 신호(WON)과 로우계 제어 회로(15)의 출력 신호(XVLD)와의 논리곱이 AND 게이트(65)에서 취해지고, 상기 AND 게이트(65)의 출력으로 워드선 승압 회로(32) 및 센스 앰프 제어 회로(23)이 제어된다.
상기 얼리 라이트 제어 회로(39)는 제14도에 도시한 바와 같이 2개의 회로부(39-1, 39-2)로 구성되어 있다. 제1 회로부(39-1)은 인버터(66, 67)과 NAND 게이트(69~72)로 구성되고, 제2회로부(39-2)는 인버터(73), AND 게이트(74) 및 OR 게이트(75)로 구성된다. 상기 NAND 게이트(68)의 한쪽 입력단에는 WW 버퍼(34)의 출력 신호(WW1)이 공급되고, 다른쪽 입력단에는 RAS-신호가 인버터(66)을 통하여 공급되고, 그 출력이 NAND 게이트(69)의 한쪽 입력단에 공급된다. 상기 NAND 게이트(69)의 다른쪽 입력단에는 NAND 게이트(70)의 출력 신호가 공급되고, 그 출력 신호(EWC)가 NAND(70)의 한족 입력단, 인버터(73)의 입력단 및 AND 게이트(74)의 한쪽 입력단에 공급된다. 상기 NAND 게이트(70)의 다른쪽 입력단에는 상기 인버터(66)의 출력 신호가 공급된다. 또, 상기 인버터(67)의 입력단에는 내부 WW 버퍼(35)의 출력 신호(WWint)가 공급되고, 그 출력이 NAND 게이트(71)의 한쪽 입력단에 공급된다. NAND 게이트(71)이 다른쪽 입력단에는 NAND 게이트(72)의 출력 신호가 공급되며, 그 출력 신호(WW2)가 NAND 게이트(72)의 한쪽 입력단 및 상기 AND 게이트(74)의 다른쪽 입력단에 공급된다. 상기 NAND 게이트(72)의 다른쪽 입력단에는 상기 인버터(66)의 출력 신호가 공급된다. 그리고, 상기 인버터(73)의 출력 신호 및 AND 게이트(74)의 출력 신호가 각각 OR 게이트(75)에 공급되고, 상기 OR 게이트로부터 신호(WON)을 출력한다.
상기 제5실시예와 상술한 제3, 4 실시예의 상위점은 얼리 라이트 제어 호로(39)의 출력 신호(WON)을 이용하여 로우계 제어 회로(15)로부터 워드선의 활성화 제어 회로[13도의 워드선 승압 회로(32)] 및 센스 앰프 제어 회로(23)에 이르는 신호 버스를 게이팅하고, 얼리 라이트 동작시에는 센스 앰프(13)뿐만 아니라 워드선도 데이타의 기입이 행해질 때까지 비활성 상태로 유지하는 제어를 행하는데 있다.
제14도 및 제15도를 이용하여 동작을 설명한다. RAS-신호가 하강하면 로우계 제어 회로(15)가 기동되고, 신호(XVLD)가 H 레벨로 상승한다. 이 때, 얼리 라이트 동작을 행하는지 여부에 따라 이하와 같이 동작한다.
(A) 얼리 라이트 동작을 행하는 경우
제1클럭 사이클의 처음에 전송 게이트 활성화 신호(WW)가 H 레벨로 되고, 클럭 신호(CLK)의 상승 에지에서 WW 버퍼(34)에 받아들여진다. 받아들여진 신호(WW)는 파이프라인 스테이지를 전파하고, 신호(WW1) 및 신호(WWint)가 H 레벨로 된다. 신호(WW1)이 H 레벨로 상승하면, 신호(EWC)(WP1 제어신호에 해당)가 H 레벨이 되고, 신호(WON)이 L 레벨이 되므로, 로우계 제어 회로(15)로부터 워드선 승압 회로(32) 및 센스 앰프 제어 회로(23)에 도달하는 신호 경로는 AND 게이트(65)에 의해 차단된다. 다음에, 신호(WWint)가 H 레벨로 상승하면, 비트선으로의 기입 데이타의 전송이 행해지고, 동시에 신호(WW2)가 H 레벨로 상승한다. 이에 따라, 신호(WON)이 H 레벨로 상승하여, 선택된 워드선이 H 레벨로 된다. 또 센스 앰프(13)은 워드선이 H 레벨로 상승한 후에, 시간(Tws) 경과 후에 활성화된다. 따라서, 본 실시예에서도 센스 앰프(13)의 활성화는 비트선으로의 기입 데이타의 전송 후에 행해지므로, 기입은 단시간에 가능하며, 기입 불량을 일으키는 경우는 없다.
(B) 얼리 라이트 동작을 행하지 않는 경우
이 경우에는 제12도에 점선으로 도시한 바와 같이, 신호(WW), 신호(WW1), 신호(WW2), 신호(WWint)는 L 레벨로 고정된다. 이 때, 신호(WON)은 H 레벨로 고정되고, RAS-신호가 L 레벨로 하강하여 로우계 제어 회로(15)가 기동되면, 신호(WON)으로 제한되지 않고 워드선이 선택된다. 그리고, 선택된 워드선이 H 레벨로 상승한 후 시간(Tws)가 경과한 후에, 센스 앰프(13)이 활성화되어 셀 데이타가 증폭 및 래치된다.
따라서, 제5실시예의 구성에서도 상기 제3 및 제4실시예와 같이 클럭 사이클 타임을 길게 해도 기입 불량이 일어날 우려가 없다.
또한, 본 발명은 상술한 제1 내지 제5실시예에 한정되는 것이 아니라, 요지를 벗어나지 않는 범위에서 여러 가지고 변형하여 실시 가능한 것은 물론이다.
또한, 본원 청구 범위의 각 구성 요건에 병기한 도면 참조 부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예에 한정할 의도로 병기한 것은 아니다.
이상 설명한 바와 같이 본 발명에 따르면, 기입 동작을 고속화할 수 있는 반도체 기억 장치를 얻을 수 있다.

Claims (13)

  1. 메모리셀이 어레이 상으로 배열된 메모리셀 어레이(11)와, 상기 메모리셀 어레이의 임의의 행을 선택하기 위한 로우 디코드 수단(12)과, 상기 메모리셀 어레이의 동일 열의 메모리셀이 각각 접속된 비트선(BL)과, 상기 비트선에 판독된 데이타를 증폭하고, 비트선에 정궤환을 걸어서 데이타를 보존하는 센스 앰프(13)와, 상기 비트선에 데이타를 공급하는 기입 수단과, 데이타의 기입시에 상기 기입 수단의 활성화와 동시 또는 활성화 후에 상기 센스 앰프를 활성화하는 센스 앰프 제어 수단(23, 23')을 구비하는 것을 특징으로 하는 반도체 기억 장치.
  2. 메모리셀이 어레이 상으로 배열된 메모리셀 어레이와, 상기 메모리셀 어레이의 임의의 행을 선택하기 위한 로우 디코드 수단과, 상기 메모리셀 어레이의 동일 열의메모리셀이 각각 접속된 비트선과, 상기 비트선에 판독된 데이타를 증폭하고, 비트선에 정궤환을 걸어서 데이타를 보존하는 센스 앰프와, 상기 센스 앰프의 동작을 제어하는 센스 앰프 제어 수단과, 판독 데이타 및 기입 데이타를 보존하는 데이타 보존 수단과, 상기 데이타 보존 수단과 상기 센스 앰프간의 데이타의 전송을 제어하는 전송 게이트와, 상기 전송 게이트를 온/오프 제어하는 전송 게이트 제어 수단과, 상기 데이타 보존 수단에 데이타를 기입하기 위한 기입 수단을 구비하고, 상기 메모리셀 어레이로의 데이타 기입시에 상기 기입 수단에 의해 상기 데이타 보존 수단에 미리 데이타를 기입하고, 상기 전송 게이트 전송 수단에 의해 상기 전송 게이트를 온시켜 상기 데이타 보존 수단으로부터 상기 비트선에 데이타를 공급한 후, 상기 센스 앰프 제어 수단으로 상기 센스 앰프를 활성화시키는 것을 특징으로 하는 반도체 기억 장치.
  3. 메모리셀이 어레이 상으로 배열된 메모리셀 어레이와, 상기 메모리셀 어레이의 동일 행의 메모리셀이 각각 접속된 워드선과, 상기 워드선을 선택적으로 구동함으로써, 상기 메모리셀 어레이의 임의의 행을 선택하기 위한 로우 디코드 수단과, 상기 메모리셀 어레이의 동일열의 메모리셀이 각각 접속된 비트선과, 상기 비트선에 각각 접속되는 센스 앰프와, 상기 비트선의 적어도 1라인을 선택하는 컬럼 디코드 수단과, 상기 선택된 비트선에 데이타를 공급하는 기입 수단과, 데이타의 기입시에 상기 기입 수단의 활성화와 동시 또는 활성화 후에 상기 센스 앰프를 활성화하는 센스 앰프 제어 수단을 구비하는 것을 특징으로 하는 반도체 기억 장치.
  4. 제1항에 있어서, 상기 기입 수단은 클럭 신호에 동기하여 데이타를 기입하는 것을 특징으로 하는 반도체 기억 장치.
  5. 제2항에 있어서, 상기 기입 수단은 클럭 신호에 동기하여 데이타를 기입하는 것을 특징으로 하는 반도체 기억 장치.
  6. 제3항에 있어서, 상기 기입 수단은 클럭 신호에 동기하여 데이타를 기입하는 것을 특징으로 하는 반도체 기억 장치.
  7. 제1항에 있어서, 상기 메모리셀은 다이나믹형인 것을 특징으로 하는 반도체 기억 장치.
  8. 제2항에 있어서, 상기 메모리셀은 다이나믹형인 것을 특징으로 하는 반도체 기억 장치.
  9. 제3항에 있어서, 상기 메모리셀은 다이나믹형인 것을 특징으로 하는 반도체 기억 장치.
  10. 제4항에 있어서, 상기 메모리셀은 다이나믹형인 것을 특징으로 하는 반도체 기억 장치.
  11. DRAM 셀이 어레이 상으로 배치된 메모리셀 어레이와, 상기 메모리셀 어레이의 동일 행의 DRAM 셀이 각각 접속된 워드선과, 상기 워드선을 선택적으로 구동함으로써 상기 메모리셀 어레이의 임의의 행을 선택하기 위한 로우 디코드 수단과, 상기 메모리셀 어레이의 동일 열의 DRAM 셀이 각각 접속된 비트선과, 상기 메모리셀 어레이에 있어서의 선택된 행의 DRAM 셀로부터 비트선에 판독된 데이타를 증폭하고, 비트선에 정궤환을 걸어서 데이타를 보존하는 센스 앰프와, 클럭 신호에 동기하여 상기 비트선에 데이타를 공급하는 기입 수단과, 상기 기입 수단에 의한 기입 동작을 행할 때에, 기입 동작 모드로 들어가는 것을 나타내는 제어신호를 출력하는 제어 수단과, 상기 제어 수단으로부터 출력되는 상기 제어 신호가 기입 동작 모드를 지시하고 있을 때에는 상기 로우 디코드 수단에 의해 상기 워드선을 선택적으로 구동한 후, 상기 센스 앰프를 비활성 상태로 유지하고, 상기 기입 수단의 활성화에 응답하여 상기 센스 앰프를 활성화시켜, 상기 제어 수단으로부터 출력되는 상기 제어 신호가 기입 동작 모드를 지시하지 않을 때에는 상기 로우 디코드 수단으로 상기 워드선을 선택적으로 구동한 후, 미리 설정된 소정의 시간 경과 후에 상기 센스 앰프를 활성화하는 센스 앰프 제어 수단을 구비하는 것을 특징으로 하는 반도체 기억 장치.
  12. 제11항에 있어서, 상기 센스 앰프 제어 수단은 상기 워드선의 활성화 후에 상기 미리 설정된 소정의 시간이 경과하기 전에 상기 기입 수단이 활성화되었을 때 상기 미리 설정된 소정 시간이 경과한 시점에서 상기 센스 앰프를 활성화시키는 제어를 행하는 것을 특징으로 하는 반도체 기억장치.
  13. DRAM 셀이 어레이 상으로 배치된 메모리셀 어레이와, 상기 메모리셀 어레이의 동일 행의 DRAM 셀이 각각 접속된 워드선과, 상기 워드선을 선택적으로 구동함으로써 상기 메모리셀 어레이의 임의의 행을 선택하기 위한 로우 디코드 수단과, 상기 메모리셀 어레이의 동일 열의 DRAM 셀이 각각 접속된 비트선과, 상기 메모리셀 어레이에 있어서의 선택된 행의 DRAM 셀로부터 비트선에 판독된 데이타를 증폭하고, 비트선에 정궤환을 걸어서 데이타를 보존하는 센스 앰프와, 클럭 신호에 동기하여 상기 DRAM셀에 데이타를 공급하는 기입 수단과, 상기 기입 수단에 의한 기입 동작을 행할 때에, 기입 동작 모드로 들어가는 것을 표시하는 제1제어 신호를 출력하는 제1제어 수단과, 상기 제1 제어 수단으로부터 출력되는 제1제어 신호에 응답하여 동작이 제어되고, 제1제어 신호가 유의 레벨일 때에는 상기 데이타 기입 수단이 활성화될 때까지 상기 로우 디코드 수단을 비활성 상태로 설정하고, 상기 기입 수단이 활성화되는 것에 동기하여 상기 로우 디코드 수단을 활성화하고, 상기 제1제어 신호가 유의 레벨이 아닐 때에는 상기 로우 디코드 수단을 활성화하는 제2제어 수단과, 워드선이 구동되고 나서 미리 설정된 소정 시간 경과 후에, 상기 센스 앰프를 활성화시키는 센스 앰프 제어 수단을 구비하는 것을 특징으로 하는 반도체 기억 장치.
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