JP2662821B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体記憶装置に関し、特に、シリアルアク
セスメモリに代表される、各メモリセルに対応して書込
用および読出用の２本のビット線と、書込用および読出
用の２本のワード線とを備える半導体記憶装置に関す
る。

［従来の技術］ 半導体記憶装置には、メモリセルへのデータ書込と、
メモリセルからのデータ読出とが異なる経路を介して行
なわれるものがある。このような半導体記憶装置として
代表的なものにシリアルアクセスメモリがある。

シリアルアクセスメモリでは、１ビットずつシリアル
に入力されたデータがメモリセルアレイにアドレス順に
書込まれ、かつ、メモリセルアレイからデータがアドレ
ス順に１ビットずつシリアルに読出される。

第５図は従来のシリアルアクセスメモリの全体構成を
示す概略ブロック図である。

第５図を参照して、シリアルアクセスメモリは、メモ
リセルがマトリックス状に配されたメモリブロック100
と、メモリブロック100から読出されたデータを増幅す
るためのセンスアンプ102と、センスアンプ102によって
増幅されたデータを出力端子106に導出する読出データ
バッファ104とを含む。さらに、シリアルアクセスメモ
リは、データ入力端子108から入力されるデータをバッ
ファしてメモリブロック100に与えるための書込データ
バッファ110と、データ書込時にメモリブロック100内の
メモリセルをアドレス順に書込可能状態にする書込アド
レスポインタ112と、データ読出時にメモリブロック100
内のメモリセルをアドレス順にデータ読出可能状態にす
る読出アドレスポインタ114とを含む。

データ書込時において、入力データD₀〜D_n（ｎは自然
数）は、データ入力端子108を介して書込データバッフ
ァ110に与えられる。書込データバッファ110は、書込ク
ロック端子116に外部から入力される書込クロック信号W
CKに従って、データ入力端子108からの入力データD₀〜D
_nを１行分ずつメモリブロック100に出力する。同時に、
書込アドレスポインタ112は、書込データバッファ110か
ら出力される入力データの各々がメモリブロック100内
のメモリセルにアドレス順に書込まれるように、前記書
込クロック信号WCKに従って、メモリブロック100内のメ
モリセルをアドレス順に書込可能状態にする。この結
果、入力データが１ビットずつメモリブロック100内の
メモリセルにアドレス順に書込まれる。

データ読出時においては、読出アドレスポインタ114
が、読出クロック端子118に外部から与えられる読出ク
ロック信号RCKに従って、メモリブロック100内のメモリ
セルをアドレス順に選択して読出可能状態にするととも
に、センスアンプ102を能動化する。これによって、メ
モリブロック100内のメモリセルからデータがアドレス
順に出力された後、センスアンプ102によって所定のレ
ベルに増幅される。次に、読出データバッファ104が前
記読出クロック信号RCKに従って、センスアンプ102によ
って増幅されたデータQ_O〜Q_nの各々を一定周期でデータ
出力端子106に導出する。このようにして、データ出力
端子106に、メモリブロック100の記憶データがアドレス
順に１行分ずつ取出される。

次に、メモリブロック100の具体的構成について説明
する。第６図は、メモリブロック100の内部構成を示す
部分回路図である。

第６図を参照して、メモリブロック100において、メ
モリセル１は、書込ビット線３および読出ビット線４間
に設けられてメモリセル列を形成する。同時に、行方向
に隣接するメモリセルは、同一の書込ワード線５および
読出ワード線６に接続されて、メモリセル行を形成す
る。

各読出ビット線４と、電源（図示せず）から論理レベ
ル“H"の電圧Vccを供給される電源ライン19との間には
ＮチャネルMOSとトランジスタ７が、読出ビット線４を
“H"レベルの電位にプリチャージするプリチャージトラ
ンジスタとして接続される。

プリチャージトランジスタ７は、ゲートおよびドレイ
ンに電源電圧Vccを受ける。したがって、プリチャージ
用トランジスタ７は、つねにON状態にあり、メモリセル
１からデータ読出が行なわれない時には、電源電圧Vcc
よりも、そのしきい値電圧だけ低い電圧に読出ビット線
４をプリチャージする。

読出ビット線４と読出アドレスポインタ114との間に
は、いずれも読出ビット線の電位を反転するインバータ
13ならびに、２つのＮチャネルMOSトランジスタ8aおよ
び8bが接続される。

前記トランジスタ8aは、インバータ13の入力端とセン
スアンプ102との間に設けられ、前記トランジスタ8b
は、インバータ13の出力端とセンスアンプ102との間に
設けられる。トランジスタ8aおよび8bのゲートは共通接
続されて、アドレスポインタ114に接続される。アドレ
スポインタ114は、読出ビット線４の各々に対応して、
出力端子A₀,A₁,…A_nを有しており、読出ビット線４の各
々に対応して設けられたトランジスタ8aおよび8bのゲー
トは、この出力端子A₀〜A_nにそれぞれ接続される。アド
レスポインタ114は、読出クロックする信号RCKに従って
出力端子A₀〜A_nから、順次的に“H"レベルの電圧を出力
して、対応するトランジスタ8aおよび8bをON状態にす
る。トランジスタ8aおよび8bは、ON状態にあるときにの
み、各々、対応する読出ビット線４の電位およびその反
転電位をセンスアンプ102に伝達する、読出ビット線ア
クセストランジスタである。

センスアンプ102は、トランジスタ8aおよび8bを介し
て入力される２つの電圧を差動増幅することによって、
このトランジスタ8aおよび8bに対応して設けられた読出
ビット線４の電圧をその論理レベルに応じた所定のレベ
ルに増幅して読出データバッファ104に与える。

なお、書込ビット線３は第５図における書込データバ
ッファに110に接続されて、メモリセル１に入力データ
を１行分ずつ順次的に伝達し、書込ワード線５は第５図
における書込アドレスポインタ112に接続されて、１行
分のメモリセルに同時にこれらをデータ書込可能状態に
するための電位を書込ワード線選択信号として与える。
具体的には、書込アドレスポインタ112は、書込ワード
線５と同数（ｍ個）の出力端子B₀〜B_mを有する。これら
ｍ本の書込ワード線５はそれぞれ、ダイオード接続され
たＮチャネルMOSトランジスタ90を介して、これらの出
力端子B₀〜B_mに接続される。書込アドレスポインタ112
は、データ書込時に、ｍ個の出力端子B₀〜B_mのうちのい
ずれか１つに、“H"レベルの電位を書込ワード線選択信
号として出力する。これによって、ｍ本の書込ワード線
５のうちの１本の電位のみが“H"レベルに上昇する。読
出ワード線６は、アドレスポインタ114によって１本ず
つ順次駆動される。すなわち、データ読出が行なわれる
べきメモリセル（以下、選択されたメモリセルと呼ぶ）
に対応する読出ワード線６にのみ、アドレスポインタ11
4からメモリセル１をデータ読出可能状態にする電位
が、読出ワード線選択信号として供給される。

第７図はメモリセル１の内部構成を示す回路図であ
る。

第７図を参照して、メモリセル１は、書込ワード線５
にゲートを接続されるＮチャネルMOSトランジスタ14と
読出ワード線６にゲートを接続されるＮチャネルMOSト
ランジスタ16と、ＮチャネルMOSトランジスタ15および
メモリキャパシタ17とを含む。前記トランジスタ15およ
び16は、読出ビット線４と接地18との間に直列接続して
設けられ、前記トランジスタ14は、書込ビット線３とト
ランジスタ15のゲートとの間に設けられる。メモリキャ
パシタ17は、トランジスタ15のゲートおよびトランジス
タ14の接続点と、接地18との間に設けられる。読出ビッ
ト線４は、プリチャージトランジスタ７を介して電源ラ
イン19に接続される。次にこのメモリセルの、データ書
込時およびデータ読出時における動作について説明す
る。

メモリセル１へのデータ書込は以下のとおり行なわれ
る。

書込ワード線５の電位が書込ワード線選択信号によっ
て“H"レベルにされるとともに、書込ビット線３に入力
データとして“H"レベルまたは“L"のレベルの電圧が与
えられる。書込ワード線５が“H"レベルとなることによ
って、トランジスタ14がON状態となり、この結果入力デ
ータである書込ビット線３の電位レベルによって、メモ
リキャパシタ17が充電あるいは放電されることによりメ
モリセル１への書込は行なわれる。すなわち、入力デー
タが“H"レベルのときには、メモリキャパシタ17が充電
されて、トランジスタ15のゲート電位が“H"レベルとな
り、逆に入力データが“L"レベルのときには、メモリキ
ャパシタ17が放電されて、トランジスタ15のゲート電位
が“L"レベルとなる。そして、書込が終了すると、書込
ワード線５が“L"レベルとなり、トランジスタ14がOFF
状態となる。しかし、トランジスタ15のゲート電位は、
メモリキャパシタ17によって、ある一定時間（通常数百
ミリ秒）、書込まれたレベルに保持される。このように
して入力データはメモリセル１に記憶される。

メモリセル１からのデータ読出は以下のとおり行なわ
れる。

読出ワード線６の電位が読出ワード線選択信号によっ
て“H"レベルにされ、トランジスタ16がON状態となる。
これによって、読出ビット線４は、トランジスタ15の導
通状態に応じた電位にされる。すなわち、メモリセル１
に“L"が書込まれている場合、トランジスタ15はOFF状
態であるから、プリチャージトランジスタ７によって、
読出ビット線４に電源ライン19から高電圧が供給され
て、読出ビット線４のレベルは“H"となる。逆に、メモ
リセル１に“H"が書込まれている場合、トランジスタ15
はON状態である。したがって、この場合には電源ライン
19と接地との間に直列接続されたトランジスタ15および
16ならびにプリチャージトランジスタ７がすべてON状態
となって電源ライン19および接地18間に流れる電流（貫
通電流）が生じる。したがって、読出ビット線４には、
電源電圧がトランジスタ15および16のON抵抗和と、トラ
ンジスタ７のON抵抗との比で分圧されて与えられる。し
かし、トランジスタ15および16はプリチャージトランジ
スタ７よりも駆動能力が大きく設定されるため、前記ON
抵抗和は、トランジスタ７のON抵抗に対して十分に小さ
い。このため、読出ビット線４の電位は接地18の低電位
0Vによって引下げられ“L"レベルとなる。このように、
データ読出時には、読出ビット線４にメモリセル１の記
憶データが反転されて読出される。

読出ビット線４に読出されたデータの増幅（レベルセ
ンス）は、第５図におけるセンスアンプ102によって行
なわれる。次にセンスアンプ102の必要性およびその動
作原理について説明する。

読出ビット線４の電位はメモリセル１の記憶データが
“H"である場合および、“L"である場合のそれぞれにお
いて次のように表わされる。

メモリセル１の記憶データが“H"の場合： メモリセル１の記憶データが“L"の場合： Vcc−V_TH … 上記式において、V_THは、プリチャージトランジスタ
７のしきい値電圧を表わす。上式からわかるように、メ
モリセル１の記憶データが“L"の場合に読出ビット線４
に読出された電位とは0V間では下がらないため、この電
位とメモリセル１の記憶データが“H"の場合に読出ビッ
ト線４に読出された電位との差すなわち、論理振幅は、
電源電位Vccと接地電位0Vとの差Vcc程大きくはならず小
さい。このため、読出ビット線４の電位を単に反転し
て、読出データとすると、読出データが論理値“0"と
“1"のいずれに対応するかを判別することが困難とな
る。そこで、高感度の増幅器であるセンスアンプ102が
必要となる。センスアンプ102は、読出ビット線４の電
位と、読出ビット線４の電位をインバータ13によって反
転させて得た差動信号とを入力とする差動増幅器であ
る。

以下の説明にあたっては、第７図に示されるトランジ
スタ15および16を各々、記憶トランジスタおよび読出ト
ランジスタと呼ぶ。

第９図は、センスアンプ102の内部構成を示す回路図
である。

第９図を参照して、センスアンプ102は、電源ライン1
9と接地18との間に並列に設けられる、ＰチャネルMOSト
ランジスタTR2およびＮチャネルMOSトランジスタTR3の
直列接続回路と、ＰチャネルMOSトランジスタTR1および
ＮチャネルMOSトランジスタTR4の直列接続回路とを含
む。トランジスタTR3のゲートおよびトランジスタTR4の
ゲートは、各々、第５図において読出ビット線４および
インバータ13の出力端に接続される。トランジスタTR1
およびTR2のゲートは各々、トランジスタTR2およびTR3
の接続点および、トランジスタTR1およびTR4の接続点に
接続される。トランジスタTR2およびTR3の接続点の電位
ＯおよびトランジスタTR1およびTR4の接続点の電位が
このセンスアンプの出力として、第５図において読出デ
ータバッファ104に与えられる。データ読出時におい
て、トランジスタTR3およびTR4のゲートには各々、読出
ビット線４およびインバータ13から、前述の式および
で表わされる相補的な論理レベルの電位が付与され
る。トランジスタTR3のゲート電位がトランジスタTR4の
それよりも高いと、トランジスタTR3はON状態となっ
て、トランジスタTR2のソース電位を接地18の電位0Vに
よって引下げる。これに応答して、トランジスタTR1はO
N状態となって、トランジスタTR1およびTR4の接続点の
電位を電源電位Vccによって引上げる。このトランジス
タTR1およびTR4の接続点の電位は、トランジスタTR2をO
FF状態にするように働くためトランジスタTR2およびTR3
の接続点の電位は、確実に接地電位0Vまで引下げられ
る。したがって、最終的に、トランジスタTR2およびTR3
の接続点の電位は、接地18の電位0Vとなり、トランジス
タTR1およびTR4の接続点の電位は、電源電位Vccとな
る。同様にして、トランジスタTR4のゲート電位がトラ
ンジスタTR4のそれよりも低いと、トランジスタTR4がON
状態となるため、先とは逆に、トランジスタTR2およびT
R3の接続点の電位が電源電位Vccとなり、トランジスタT
R1およびTR4の接続点の電位が接地電位0Vとなる。

このように、このセンスアンプによって、前記式で
表わされる“L"レベルの電位はさらに引下げられて0Vと
なり、前記式で表わされる“H"レベルの電位はさらに
引上げられて、電源電位Vccとなり、トランジスタTR2お
よびTR3の接続点とトランジスタTR1およびTR4の接続点
とに現れる。このように、センスアンプの２つの出力端
の電位は、トランジスタTR3およびTR4のゲート電位の差
に応じて、相補的に変化して電源電位Vccおよび接地電
位0Vを、論理レベル“H"および“L"として導出する。し
たがって、第６図において、メモリセル１から対応する
読出ビット線４に読出された電位レベルは、センスアン
プ102において増幅されて、読出データバッファ104に導
出される。

読出データバッファ104は、センスアンプ102によって
増幅された読出データを、前述の読出クロック信号RCK
に従って、所定のタイミングで取込み出力する、ラッチ
機能を有する回路である。

再度第５図を参照して、データ読出時には、“H"レベ
ルとなった読出ワード線６に接続されるメモリセルすべ
てから、対応する読出ビット線４に記憶データが反転し
て読出される。しかし、選択されたメモリセルに接続さ
れた読出ビット線４に対応して設けられる読出ビット線
アクセストランジスタ8aおよび8bのみがON状態となるた
め、センスアンプ102には、選択されたメモリセルの記
憶データに応じた電位のみが与えられる。

第８図は、第６図に示されるシリアルアクセスメモリ
のデータ読出時の動作を、アドレスポインタ114の出力
端子の１つA₀に対応して設けられた読出ビット線４が選
択された場合を例にとって示すタイミングチャート図で
ある。

第６図ないし第８図を参照して、データ読出時には、
一定周期の読出クロック信号RCK（第８図（ａ））の立
上りに同期して、アドレスポインタ114の出力端子A₀〜A
_nから、順次読出クロック信号RCKの１周期期間だけ“H"
レベルの信号が出力される。したがって、出力端子A₀か
らは、第８図（ｂ）に示されるように、読出クロック信
号RCKのたとえばｋ−１番目（ｋ＝2,3,…）のサイクル
期間に“H"レベルの電圧が出力される。出力端子A₀から
“H"レベルの信号が出力される期間には、“H"レベルの
電位を読出ワード線選択信号として与えられる読出ワー
ド線６と、出力端子A₀に対応する読出ビット線４とに接
続されたメモリセルからデータが読出される。つまり、
このメモリセルの記憶データが“Ｈであれば、出力端子
A₀に対応する読出ビット線４は第８図（ｃ）に示される
ように、プリチャージ電位（Vcc−V_TH）から、前記式
で求められる電位（＞0V）まで低下する。その後、この
読出ビット線４に接続される、記憶データが“L"である
他のメモリセルからデータ読出が行なわれると、この読
出ビット線４の電位は第８図（ｄ）に示されるように、
前記式で求められる電位から、プリチャージ電位（Vc
c−V_TH）まで徐々に上昇する。この読出ビット線４の電
位は、センスアンプ102によってその反転電位を用いて
増幅された後、読出データバッファ104に与えられる。
一方、読出データバッファ104は、読出クロック信号RCK
の立上りに同期して、センスアンプ102の出力を取込
む。したがって、第８図（ｅ）に示されるように、アド
レスポインタ114の出力端子A₀の出力が“H"レベルであ
る期間に読出ビット線４が最終的に取る電位が、読出ク
ロック信号RCKの次の（ｋ番目の）１サイクル期間にデ
ータ出力端子106に導出される。このように、従来のシ
リアルアクセスメモリでは、読出クロック信号RCKの１
周期間に、選択されたメモリセルに接続される読出ビッ
ト線４に読出された電位がレベルセンスされるととも
に、他の全ての読出ビット線４がVcc−V_THにプリチャー
ジされる。

次に、読出アドレスポインタ114の構成について第10
図を参照しながら簡単に説明する。

第10図は、アドレスポインタ114の内部構成を示す回
路図である。

第10図を参照して、アドレスポインタは、ｎ＋１個
の、ＤフリップフロップF0〜Fnおよび、２入力ANDゲー
トG0〜Gnを含む。Ｄフリップフロップは、クロック端子
CKに与えられるクロック信号の立上り（または立下が
り）に同期して、データ端子Ｄに与えられる電圧をデー
タとして取込み保持するとともに出力端子Ｑから出力す
る。したがって、フリップフロップF0〜Fnの出力には各
々、データ端子Ｄに与えられる電圧の変化が、読出クロ
ック信号RCKの１周期分遅れて現れる。

フリップフロップF0〜Fnは各々、クロック端子CKに前
述の読出クロック信号RCKを受け、かつ、前段のフリッ
プフロップの出力をデータ端子Ｄに受ける。したがっ
て、フリップフロップF0のデータ端子Ｄにおける電位変
化は、読出クロック信号RCKの１周期分ずつ遅れて順次
フリップフロップF1〜Fnの出力端子Ｑに伝達されてい
く。

ANDゲートG0〜Gnは各々、フリップフロップF0〜Fnに
対応して設けられ、対応するフリップフロップの出力
と、読出クロック信号RCKとを入力として受ける。ANDゲ
ートG0〜Gnの出力は各々、第５図におけるアドレスポイ
ンタ114の出力端子A₀〜A_nに導出される。したがって、A
NDゲートG0〜Gnは各々、対応する出力端子Ｑに表われる
電圧および、読出クロック信号RCKがともに“H"レベル
である期間にのみ、“H"レベルの信号電圧を出力する。
しかし、フリップフロップF0〜Fnの各々の出力端子Ｑの
電位変化は、読出クロック信号RCKの１周期分だけ遅れ
て、次段のフリップフロップの出力端子Ｑに表われる。
このため、ANDゲートG0〜Gnの出力を“H"レベルにする
信号電圧は、読出クロック信号RCKの１周期間ずつ遅れ
て、フリップフロップF0〜Fnの出力端子Ｑに伝達され、
ANDゲートG0〜Gnの出力は、順次的に一定期間“H"レベ
ルとなる。この結果、第５図において、読出ビット線４
の各々に対応して設けられた読出ビット線アクセストラ
ンジスタ8aおよび8bは、順次的に一定期間ON状態とな
る。

［発明が解決しようとする課題］ このように、従来のシリアルアクセスメモリに代表さ
れる、各メモリセル列ごとに読出ビット線および書込ビ
ット線の２本のビット線を有する半導体記憶装置では、
ビット線をプリチャージするプリチャージトランジスタ
が常時ON状態である。このため、データ読出時の貫通電
流が大きくなり以下のような問題が生じる。

すなわち、第５図に示されるシリアルアクセスメモリ
では、トランジスタ７は全てそのゲートおよびドレイン
が電源ライン19に接続されており、全ての読出ビット線
４は常時電源ライン19と電気的に接続された状態にあ
る。このため、データ読出時に選択された読出ワード線
６に接続されるメモリセル１のうち、記憶データが“H"
であるものを介して、電源ライン19から接地18に、読出
が行なわれている期間、すなわち、前記読出ワード線６
が“H"レベルである期間貫通電流が流れる。たとえば、
最悪の場合、すなわち、全てのメモリセル１に“H"が書
込まれている場合には、いずれのメモリセルが選択され
ている期間においても、選択されたメモリセルに対応す
る読出ワード線６に接続される全てのメモリセルにおい
て、電源ライン19から接地18に、読出が終了するまでの
期間、第７図のプリチャージトランジスタ7,読出ビット
線4,記憶トランジスタ15および読出トランジスタ16を介
して貫通電流が流れる。つまり、このような場合には、
全ての読出ビット線に、データ読出期間中、常時貫通電
流が流れる。

貫通電流が大きいと、接地電位が本来のレベル（＝0
V）よりも高くなったり、電源電位が本来のレベルVccよ
りも低くなったりするため、接地電位や電源電位のレベ
ル変動が生じる。このような、メモリの動作基準となる
電位レベルの変動は、メモリセル１におけるメモリキャ
パシタ17の放電時間、すなわち、メモリセルのデータ保
持時間を短くする原因の一つであることがすでに判明し
ており、極力回避されるべきである。また、動作時にメ
モリ内に流れる電流が大きいと、メモリの消費電力が大
きくなり、このメモリが搭載されたメモリチップの発熱
量が増大したり、このメモリを搭載したシステム全体の
電源負荷が増大するといる問題が生じる。したがって、
前述のような貫通電流はできる限り小さいことが望まし
い。

さらに、選択されたメモリセルの記憶データが“H"で
あると、メモリセルからのデータ読出時には、プリチャ
ージトランジスタ７が常にON状態にあることによって、
対応する読出ビット線４は選択されたメモリセル内の記
憶トランジスタ15および読出トランジスタ16（第７図参
照）によって接地18の低電位0Vに引込まれる一方、前記
読出ビット線４に接続されるプリチャージトランジスタ
７によって電源ライン19から高電圧を供給される。この
ため、読出ビット線４が“L"レベルになるのに時間がか
かる。選択されたメモリセルの記憶データを第５図にお
けるセンスアンプ102に正しく導出するには、選択され
たメモリセルに対応する読出ビット線４の電位レベル
が、選択されたメモリセルの記憶データに応じた本来取
るべきレベル（前記式およびで示される）にならね
ばならない。このため、読出ビット線４のレベルが前記
本来のレベルになった後にセンスアンプ102によって増
幅された信号を、読出データとしてバッファ106に導出
する必要がある。したがって、前述のように読出ビット
線４が“L"レベルの電位になるのに時間がかかること
は、記憶データが“H"であるメモリセルからのデータ読
出を迅速に行なうことが困難であることを意味する。

特に、近年のメモリセルの大容量化に伴い、１本のワ
ード線に接続されるメモリセルの数が増加しつつあるた
め、データ読出時の貫通電流が大きくなりこれによって
生じる上記のような問題が無視できなくなってきた。

さて、この貫通電流を小さくするには、第７図におけ
るプリチャージトランジスタ７の駆動能力（サイズ）を
小さくして、プリチャージトランジスタ７のON抵抗値を
大きくする方法が考えられる。しかし、プリチャージト
ランジスタのサイズが小さいと次のような問題が生じ
る。

たとえば、あるメモリセルからデータが読出されて対
応する読出ビット線４の電位レベルが“L"となった後
に、この読出ビット線４に接続される、記憶データが
“L"である他のメモリセルからデータ読出が行なわれる
場合、データ読出が高速に行なわれるには、データ読出
時にこの読出ビット線４が早く“H"レベルになる必要が
ある。ところが、プリチャージトランジスタ７のサイズ
が小さいと、電源ライン19からプリチャージトランジス
タ７を介して読出ビット線４に流れ込む電流が少なくな
るため、前記読出ビット線４の電位レベルが電源電圧に
よって“H"まで上昇するのに要する時間が長くなる。つ
まり、読出ビット線４がプリチャージトランジスタ７に
よって完全に“H"レベルにプリチャージされるのに要す
る時間（第８図（ｄ）において、読出ビット線４の電位
がVcc−V_THになるまでの時間）が長くなるため、一旦
“L"レベルとなった読出ビット線４に接続される、記憶
データが“H"であるメモリセルからは即座にデータを読
出すことが出来なくなる。

本発明の目的は、上記のような問題点を解決し、従来
よりも低消費電力で、高速動作を行なうことができる半
導体記憶装置を提供することである。

［課題を解決するための手段］ 上記のような目的を達成するために本発明に係る半導
体記憶装置は、複数行、複数列に配設され、それぞれが
書込ノードとこの書込ノードとは異なる読出ノードとを
有する複数のメモリセルと、それぞれが前記複数の列の
いずれか１つの列に対応して設けられ、かつ当該対応の
列に配設された複数のメモリセルの読出ノードに接続さ
れる複数の読出ビット線と、それぞれが複数の読出ビッ
ト線のいずれか１つのビット線に対応して設けられ、選
択されると対応した読出ビット線に現われる電位に基づ
いた出力を出力するための複数のスイッチ手段と、それ
ぞれが複数の読出ビット線のいずれか１つのビット線に
対応して設けられ、選択されると対応した複数の読出ビ
ット線のいずれか１つのビット線をプリチャージするた
めの複数のプリチャージ手段と、複数のスイッチ手段お
よび複数のプリチャージ手段に対応した複数の出力ノー
ドを有し、各出力ノードは対応したスイッチ手段および
プリチャージ手段に接続されるアドレスポインタを有
し、複数のスイッチ手段および複数のプリチャージ手段
のうちの複数の読出ビット線のいずれか１つの読出ビッ
ト線に対応して設けられるスイッチ手段およびプリチャ
ージ手段を同時に選択し、残りの読出ビット線に対応し
て設けられるスイッチ手段およびプリチャージ手段を非
選択状態とする選択手段とを備える。

［作用］ 本発明に係る半導体記憶装置は上記のように構成され
るため、読出ビット線はいずれも、それが選択手段によ
って選択されている期間にしか、対応するプリチャージ
手段によってプリチャージされない。つまり、読出ビッ
ト線のいずれが対応するプリチャージ手段と電気的に接
続される期間も、選択手段が一本の読出ビット線を選択
する時間期間に限定される。このため、データ読み出し
時に読出ビット線がプリチャージ手段によってプリチャ
ージされる際に読出ビット線に流れる電流の総量は、選
択手段によって読出ビット線のいずれが選択されている
期間にも読出ビット線の全てが対応するプリチャージ手
段によってプリチャージされる場合に比べ、大幅に低減
される。

［実施例］ 第１図は本発明の一実施例のシリアルアクセスメモリ
の部分概略ブロック図である。第１図には、シリアルア
クセスメモリのメモリブロック100の構成および、メモ
リブロック100と、アドレスポインタ114,センスアンプ1
02および読み出しデータバッファ104との間の接続関係
が中心に示される。このシリアルアクセスメモリの全体
構成は、第５図に示される従来のシリアルアクセスメモ
リのそれと同様である。なお、メモリブロック100にお
ける、メモリセル１の内部構成および、メモリセル１と
書込ワード線５および読み出しワード線６ならびに書込
みビット線３および読み出しビット線４との間の接続関
係も、第２図に示される通り、従来のおけるものと同様
である。

第２図は、本実施例における任意のメモリセル１の内
部構成と、対応するプリチャージトランジスタ７との間
の接続関係を示す回路図である。

第１図を参照して、このシリアルアクセスメモリで
は、従来と異なり、プリチャージトランジスタ７のゲー
トが、対応する読み出しビット線アクセストランジスタ
8aおよび8bのゲートとともに、アドレスポインタ114の
出力端子A₀〜A_nに各々接続される。アドレスポインタ11
4は、第10図に示される構成を有し、従来と同様に動作
する。なお、データ読出時に選択された読出ワード線６
は、従来と同様に、読出クロック信号RCKの立上りに同
期して、読出クロック信号RCKの１周期間だけ“H"レベ
ルにされる。

第３図は、アドレスポインタ114および読出データバ
ッファ104の動作を示すタイミングチャート図である。

第３図を参照して、読み出しクロック信号RCK（第３
図（ａ））は、一定周期で立ち上がる。アドレスポイン
タ114は、出力端子A₀〜A_nから順次、読み出しクロック
信号RCKの立上がりに同期して、“H"レベルの電圧を、
読み出しクロック信号RCKの１周期間出力する。つま
り、第３図（ｂ）および（ｃ）に代表的に示されるよう
に、時刻t₁〜t₂の期間に出力端子A₀から“H"レベルの電
圧が出力されると、次の１周期間（図における時刻t₂〜
t₃の期間）には、出力端子A₁から“H"レベルの電圧が出
力される。したがって、プリチャージトランジスタ７
は、従来と異なり、対応する読み出しビット線アクセス
トランジスタ8aおよび8bとともに、アドレスポインタ11
4の出力端子A₀〜A_nのうちの対応する出力端子から“H"
レベルの電圧が出力されている期間にのみON状態とな
る。つまり、全ての読み出しビット線４は、互いに、読
み出しクロック信号RCKの１周期ずつずれて、前記１周
期間内にVcc−V_THの電位にプリチャージされる。

したがって、記憶データが“H"である任意のメモリセ
ル１からデータが読み出されている期間には、このメモ
リセルに接続される読み出しビット線４にのみ、対応す
るプリチャージトランジスタ７を介して貫通電流が流
れ、他の読み出しビット線４には貫通電流は流れない。

貫通電流が最大となる場合、すなわち、全てのメモリ
セルの記憶データが“H"である場合でさえ、貫通電流
は、全てのメモリセルからのデータ読み出しが終了する
まで常時全ての読み出しビット線４に流れるのではな
く、アドレスポインタ114によって読み出しビット線が
選択されるごとに、この選択された読み出しビット線１
本にのみ流れる。

このように、このシリアルアクセスメモリでは、デー
タ読み出し時にプリチャージトランジスタ７を介して、
選択された読出ビット線に貫通電流が流れる時間は、読
み出しクロック信号RCKの１周期間であり、貫通電流が
流れる読み出しビット線の数は従来の1/（ｎ＋１）とな
るため、データ読み出し時に流れる貫通電流の総量は従
来よりも大幅に低減される。これによって、このシリア
ルアクセスメモリの消費電力も従来のシリアルアクセス
メモリに比べ小さくなる。

さらに、プリチャージトランジスタ７がOFF状態に切
替わることによって、このプリチャージトランジスタ７
に接続される読み出しビット線４の電位が迅速に接地電
位0Vまで低下する。

第４図は、このシリアルアクセスメモリにおける、デ
ータ読み出し時の読み出しビット線４の電位変化を示す
タイミングチャート図である。第４図には、第１図にお
けるアドレスポインタ114の出力端子A₀に接続される読
み出しビット線４の場合が代表的に示される。

第４図を参照して、たとえば、前記出力端子A₀に対応
する読み出しビット線４に接続される、記憶データが
“H"であるメモリセルからデータ読み出しが行われる場
合を想定する。この場合、出力端子A₀の電圧（第４図
（ｂ））が読出クロック信号RCK（第４図（ａ））の立
上がりに同期して“H"レベルに立ち上がると、前記読み
出しビット線４は第４図（ｃ）に示されるように、“H"
レベルの電位Vcc−V_THから徐々に低下し、前述の式で
求められる“L"レベルの電位（＞0V）となる。そして、
この読み出しビット線４に対応するプリチャージトラン
ジスタ７がON状態である期間（出力端子A₀の電圧が“H"
レベルである期間）には、前記読み出しビット線４の電
位は前述の値に保持される。ところが、前記プリチャー
ジトランジスタ７がOFF状態となると、選択されたメモ
リセルにおいて、電源電位Vccを供給する電源ライン19
と、読み出しビット線４との間の電流経路が遮断される
（第２図参照）。この結果、読み出しビット線４は、ON
状態にある記憶トランジスタ15および読み出しトランジ
スタ16によって、接地18の電位0Vまで急速に引き下げら
れる（第２図参照）。

このように、本実施例では、読み出しビット線４の電
位が、アドレスポインタ114の、対応する出力端子の電
位レベルの立ち下がりに応答して、急速に“L"レベルに
対応する本来の電位レベル（＝0V）になるので、結果的
に、読み出しビット線４の電位が“L"となるのに要する
時間が従来よりも短縮される。

さて、前述のように本実施例では、データ読み出し時
にプリチャージトランジスタ７およびメモリセル１を介
して電源から接地に流れる電流が小さいため、プリチャ
ージトランジスタ７のサイズを従来よりも大きくするこ
とができる。プリチャージトランジスタ７のサイズ、す
なわち、駆動能力が大きいと、これに接続される読み出
しビット線４を“H"レベルの電圧にプリチャージする時
間および、メモリセルからのデータ読み出しによって読
み出しビット線４が“H"レベルの電位となる時間が短縮
される。これによって、記憶データが“L"であるメモリ
セルからのデータ読み出し時間も短縮されることができ
る。

プリチャージトランジスタ７のサイズを大きくして、
たとえば、“L"レベルの電位にある、出力端子A₀に対応
する読み出しビット線４に、記憶データが“L"であるメ
モリセルからデータ読み出しが行われる場合を想定す
る。この場合には、前記出力端子A₀の電位の立上がりに
応答して、前記読み出しビット線４の電位は第４図
（ｄ）に示されるように、対応するプリチャージトラン
ジスタ７のサイズに応じた速度で“H"レベルの電位Vcc
−V_THまで上昇する。しかしながら、プリチャージトラ
ンジスタ７のサイズは大きいため、この速度は第４図
（ｄ）に実線で示されるように、従来（図中破線で示さ
れる）のそれよりも速い。

このように、このシリアルアクセスメモリによれば、
読み出しビット線４を“L"レベルの電位および“H"レベ
ルの電位のいずれに設定するのに要する時間も短縮され
る。

なお、センスアンプ102の構成および動作は従来のシ
リアルアクセスメモリに備えられるセンスアンプ（第９
図参照）と同様であり、ON状態にある読み出しビット線
アクセストランジスタ8aおよび8bを介して各々入力され
る、読み出しビット線４の電圧およびその反転電圧を差
動増幅して第１図における読み出しデータバッファ104
に与える。読み出しデータバッファ104も、従来と同様
の動作を行なう。すなわち、読み出しデータバッファ10
4は、第３図（ｄ）に示されるように、読み出しクロッ
ク信号RCKの立上りに応答して、センスアンプ102の出力
信号を取込み、読み出しクロック信号RCKの次の立上り
まで保持して出力する。したがって、データ出力端子10
6には、読み出しクロック信号RCKの各１周期間内に、セ
ンスアンプ102によってレベルセンスされた最終的な電
位が読み出しデータとして順次出力される。

このため、読み出しクロック信号RCKの周期は、選択
された読み出しビット線４の電位が選択されたメモリセ
ルの記憶データに応じた所定の電位まで変化するのに要
する時間を考慮して設定される。しかしながら、このシ
リアルアクセスメモリでは、読み出しビット線４は従来
よりも高速に前記所定の電位に達する。したがって、読
み出しビット線４をプリチャージおよびレベルセンスす
る期間、すなわち、読み出しクロック信号RCKの周期を
従来よりも短く設定することが可能となる。このような
読み出しクロック信号RCKの周期の短縮化は、このシリ
アルアクセスメモリにおけるデータ読み出し時間の短縮
化を意味する。したがって、このシリアルアクセスメモ
リによれば、データ読み出し時間を従来よりも短くする
ことが可能となる。

なお、上記実施例では、メモリセル１が３つのトラン
ジスタと１つのメモリキャパシタとによって構成された
場合について説明されたが、メモリセルの構成はこれに
限定されず、データ書込およびデータ読出のためのポー
トを互いに独立して持つようなものであればよい。

また、上記実施例では、本発明のアクセスがアドレス
順に行なわれるシリアルアクセスメモリに適用された場
合について説明されたが、RAM（ランダムアクセスメモ
リ）などの他のメモリに適用することも可能である。

［発明の効果］ 以上のように本発明によれば、プリチャージ手段が、
対応する読出ビット線が選択されている期間にのみ能動
化されるため、データ読み出し時にプリチャージのため
に読出ビット線に流れる貫通電流が従来よりも大幅に低
減される。これによって、データ読出時の消費電力が小
さくなるとともに、読出ビット線の電位が“L"レベルお
よび“H"レベルのいずれになるのに要する時間も短縮さ
れ、結果的に従来よりも高速動作を行なう半導体記憶装
置を得ることが可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例のシリアルアクセスメモリの
部分回路図、第２図は第１図に示されるシリアルアクセ
スメモリにおけるメモリセルの内部構成を示す回路図、
第３図は第１図に示されるシリアルアクセスメモリのデ
ータ読み出し時における動作を示すタイミングチャート
図、第４図は第１図に示されるシリアルアクセスメモリ
におけるデータ読み出し時の読み出しビット線の電位変
化を示すタイミングチャート図、第５図は実施例および
従来のシリアルアクセスメモリの全体構成を示す概略ブ
ロック図、第６図は従来のシリアルアクセスメモリの部
分回路図、第７図は第６図に示されるシリアルアクセス
メモリにおけるメモリセルの内部構成を示す回路図、第
８図は第６図に示されるシリアルアクセスメモリのデー
タ読み出し時における動作を示すタイミングチャート
図、第９図は従来および実施例のシリアルアクセスメモ
リに用いられるセンスアンプの具体的構成を示す回路
図、第10図は実施例および従来のシリアルアクセスメモ
リに用いられる読み出しアドレスポインタの具体的構成
を示す回路図である。 図において、１はメモリセル、３は書込みビット線、４
は読み出しビット線、５は書込みワード線、６は読み出
しワード線、７はプリチャージトランジスタ、8aおよび
8bは読み出しビット線アクセストランジスタ、13はイン
バータ、14は書込みトランジスタ、15は記憶トランジス
タ、16は読み出しトランジスタ、18は接地、19は電源ラ
イン、100はメモリブロック、102はセンスアンプ、104
は読み出しデータバッファ、106はデータ出力端子、108
はデータ入力端子、110は書込みデータバッファ、112は
書込みアドレスポインタ、114は読み出しアドレスポイ
ンタ、116は書込みクロック端子、118は読み出しクロッ
ク端子である。 なお、図中、同一符号は同一または相当部分を示す。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−43894（ＪＰ，Ａ) 特開 昭62−99976（ＪＰ，Ａ) 特開 平３−272087（ＪＰ，Ａ) 特開 平１−98186（ＪＰ，Ａ) 特開 昭59−217288（ＪＰ，Ａ)

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】複数行、複数列に配設され、それぞれが書
   込ノードとこの書込ノードとは異なる読出ノードとを有
   する複数のメモリセルと、 それぞれが前記複数の例のいずれか１つの列に対応して
   設けられ、かつ当該対応の例に配設された複数のメモリ
   セルの読出ノードに接続される複数の読出ビット線と、 それぞれが前記複数の読出ビット線のいずれか１つのビ
   ット線に対応して設けられ、選択されると対応した読出
   ビット線に現れる電位に基づいた出力を出力するための
   複数のスイッチ手段と、 それぞれが前記複数の読出ビット線のいずれか１つのビ
   ット線に対応して設けられ、選択されると対応した前記
   複数の読出ビット線のいずれか１つのビット線をプリチ
   ャージするための複数のプリチャージ手段と、 前記複数のスイッチ手段および前記複数のプリチャージ
   手段に対応した複数の出力ノードを有し、各出力ノード
   が対応したスイッチ手段およびプリチャージ手段に接続
   されるアドレスポインタを有し、 前記複数のスイッチ手段および前記複数のプリチャージ
   手段のうちの、前記複数の読出ビット線のいずれか１つ
   の読出ビット線に対応して設けられるスイッチ手段およ
   びプリチャージ手段を同時に選択し、残りの読出ビット
   線に対応して設けられるスイッチ手段およびプリチャー
   ジ手段を非選択状態とする選択手段とを備えた、半導体
   記憶装置。
2. 【請求項２】前記各スイッチ手段は、インバータ素子
   と、トランジスタ素子との直列体を有していることを特
   徴とする、特許請求の範囲第１項記載の半導体記憶装
   置。
3. 【請求項３】前記各プリチャージ手段は、電源電位ノー
   ドと、対応した読出ビット線との間に接続され、前記選
   択手段にて導通・非導通状態が制御されるトランジスタ
   素子を有していることを特徴とする、特許請求の範囲第
   １項または第２項記載の半導体記憶装置。
4. 【請求項４】複数行、複数列に配設され、それぞれが書
   込ノードとこの書込ノードとは異なる読出ノードとを有
   する複数のメモリセル、 前記複数行に配設され、それぞれが対応した行に配設さ
   れた複数のメモリセルに接続される複数の書込ワード
   線、 前記複数行に配設され、それぞれが対応した行に配設さ
   れた複数のメモリセルに接続される複数の読出ワード
   線、 前記複数列に配設され、それぞれが対応した列に配設さ
   れた複数のメモリセルの書込ノードに接続される複数の
   書込ビット線、 前記複数列に配設され、それぞれが対応した列に配設さ
   れた複数のメモリセルの読出ノードに接続される複数の
   読出ビット線、 前記複数列に配設され、それぞれが対応した列に配設さ
   れた読出ビット線と電源電位ノードとの間に接続される
   MOSトランジスタを有する複数のプリチャージ手段、 前記複数列に配設され、それぞれが対応した列に配設さ
   れた読出ビット線とデータ線との間に接続されるMOSト
   ランジスタを有する複数のスイッチ手段、 前記複数列に対応して設けられ、それぞれが対応した列
   に配設されたスイッチ手段におけるMOSトランジスタの
   ゲート電極と、プリチャージ手段におけるMOSトランジ
   スタのゲート電極とに接続される複数の出力ノードを有
   し、前記複数の出力ノードから前記複数のスイッチ手段
   におけるMOSトランジスタおよび前記複数のプリチャー
   ジ手段におけるMOSトランジスタを、同時に、順次１つ
   ずつ導通状態となす選択信号を出力する選択手段を備え
   た、半導体記憶装置。
5. 【請求項５】前記各スイッチ手段は、MOSトランジスタ
   と直列接続されるインバータ素子をさらに有しているこ
   とを特徴とする、特許請求の範囲第４項記載の半導体記
   憶装置。
6. 【請求項６】前記メモリセルの各々は、記憶ノードを有
   し、さらに、 前記書込ノードと前記記憶ノードとの間に接続され、ゲ
   ート電極が書込ワード線に接続される第１のMOSトラン
   ジスタと、 一方のソース／ドレイン電極が読出ビット線に接続さ
   れ、ゲート電極が読出ワード線に接続される第２のMOS
   トランジスタと、 前記第２のMOSトランジスタの他方のソース／ドレイン
   電極と所定電位ノードとの間に接続され、ゲート電極が
   記憶ノードに接続される第３のMOSトランジスタとを有
   する、特許請求の範囲第４項または第５項に記載の半導
   体記憶装置。