JP2778269B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JP2778269B2 JP2778269B2 JP3038212A JP3821291A JP2778269B2 JP 2778269 B2 JP2778269 B2 JP 2778269B2 JP 3038212 A JP3038212 A JP 3038212A JP 3821291 A JP3821291 A JP 3821291A JP 2778269 B2 JP2778269 B2 JP 2778269B2
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Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリ装置に関
し、特に画像用の半導体メモリ装置に関する。
し、特に画像用の半導体メモリ装置に関する。
【０００２】
【従来の技術】近年、半導体メモリ装置は、パーソナル
コンピュータなどのオフイース・オートメイション（Ｏ
ＦＦＩＣＥ・ＡＵＴＯＭＡＴＩＯＮ）機器に幅広く用い
られている。このような半導体メモリ装置のうち、ＭＯ
Ｓランダム・アクセス・メモリ（ＲＡＭ）は、パーソナ
ルコンピュータ等の表示装置上にイメージをディスプレ
イするための画像用メモリとして使用することができ
る。
コンピュータなどのオフイース・オートメイション（Ｏ
ＦＦＩＣＥ・ＡＵＴＯＭＡＴＩＯＮ）機器に幅広く用い
られている。このような半導体メモリ装置のうち、ＭＯ
Ｓランダム・アクセス・メモリ（ＲＡＭ）は、パーソナ
ルコンピュータ等の表示装置上にイメージをディスプレ
イするための画像用メモリとして使用することができ
る。
【０００３】すなわち、メモリ装置をパーソナルコンピ
ュータ内のＣＰＵと表示装置間に設け、画像のイメージ
データをＣＰＵとランダム・アクセスする構成となって
いる。このような半導体メモリ装置では、メモリ領域の
各アドレスは表示装置の画素（ピクセル：ｐｉｘｅｌ）
に対応して設定されている。例えば、表示装置の各水平
走査線がロウアドレスに対応し、各水平走査線のビット
（ピクセル）がカラムアドレスに対応するように設定さ
れている。
ュータ内のＣＰＵと表示装置間に設け、画像のイメージ
データをＣＰＵとランダム・アクセスする構成となって
いる。このような半導体メモリ装置では、メモリ領域の
各アドレスは表示装置の画素（ピクセル：ｐｉｘｅｌ）
に対応して設定されている。例えば、表示装置の各水平
走査線がロウアドレスに対応し、各水平走査線のビット
（ピクセル）がカラムアドレスに対応するように設定さ
れている。
【０００４】画像処理動作において、表示画面のクリア
等により１つの水平走査線上のビットをすべて０又は１
の同じデータとする場合がある。この場合、各水平走査
線上の全ビットに対して同一データを書込まなければな
らない。
等により１つの水平走査線上のビットをすべて０又は１
の同じデータとする場合がある。この場合、各水平走査
線上の全ビットに対して同一データを書込まなければな
らない。
【０００５】
【発明が解決しようとする課題】しかし、上述したよう
に従来は、半導体メモリ装置に対してランダムアクセス
をしているので、データの書込みは水平走査線の１ビッ
ト毎に行なう。いいかえれば、０又は１の同一データ
を、対応するメモリ装置内の同一ワード線下の複数のメ
モリセルに対して１つ１つ別サイクルで書込まなければ
ならない。従って、クリアのような１本の水平走査線上
の全ビットに対してアクセスしなければいけない命令が
発生した場合、その処理に非常に時間がかかってしまう
問題点があった。
に従来は、半導体メモリ装置に対してランダムアクセス
をしているので、データの書込みは水平走査線の１ビッ
ト毎に行なう。いいかえれば、０又は１の同一データ
を、対応するメモリ装置内の同一ワード線下の複数のメ
モリセルに対して１つ１つ別サイクルで書込まなければ
ならない。従って、クリアのような１本の水平走査線上
の全ビットに対してアクセスしなければいけない命令が
発生した場合、その処理に非常に時間がかかってしまう
問題点があった。
【０００６】したがって、本発明の目的は、同一ワード
線下の複数のメモリセルに対して同一データーを書込む
動作が発生した場合に、その一連動作の時間を短縮する
ことができる半導体メモリ装置を提供することにある。
線下の複数のメモリセルに対して同一データーを書込む
動作が発生した場合に、その一連動作の時間を短縮する
ことができる半導体メモリ装置を提供することにある。
【０００７】
【課題を解決するための手段】本発明の半導体メモリ装
置は、アレイ状に設けられた複数のメモリセルとそれら
にそれぞれ接続した複数のビット線およびワード線を含
んだメモリセルアレイと、一斉書込用データが供給され
る一斉書込データバスと、制御信号に応じて一斉書込デ
ータバスとメモリセルアレイの同一ワード線下に接続さ
れているメモリセルと接続されているビット線とを一斉
に接続させる一斉データ書込回路とを有している。一斉
書込データバスは一つのメモリセルアレイに対し２本ま
たは１本のみを設ける。
置は、アレイ状に設けられた複数のメモリセルとそれら
にそれぞれ接続した複数のビット線およびワード線を含
んだメモリセルアレイと、一斉書込用データが供給され
る一斉書込データバスと、制御信号に応じて一斉書込デ
ータバスとメモリセルアレイの同一ワード線下に接続さ
れているメモリセルと接続されているビット線とを一斉
に接続させる一斉データ書込回路とを有している。一斉
書込データバスは一つのメモリセルアレイに対し２本ま
たは１本のみを設ける。
【０００８】このメモリセルアルイは、ビット線２本に
対して１つのセンスアンプを設けセンスアンプが活性状
態の時には２本のビット線のレベルが相補的関係となる
複数のビット線対を有するのが好ましい。
対して１つのセンスアンプを設けセンスアンプが活性状
態の時には２本のビット線のレベルが相補的関係となる
複数のビット線対を有するのが好ましい。
【０００９】本発明は、メモリセルアレイの同一ワード
線下に接続されているメモリセルと接続されているビッ
ト線とスイッチ回路を介して接続されているデータレジ
スタを有する場合にも適用できる。
線下に接続されているメモリセルと接続されているビッ
ト線とスイッチ回路を介して接続されているデータレジ
スタを有する場合にも適用できる。
【００１０】
【実施例】まず、第１の実施例による半導体メモリ装置
全体の構成について図１を用いて説明する。メモリセル
アレイ１０は、１つのＮチヤネル型ＭＯＳトランジスタ
および１つの容量素子からセルが構成された、いわゆる
１トランジスター１キャパシタ型セル１０１をアレイ状
に配置して形成されている。ロウデコーダ１２は複数の
ワード線のうち１本を，カラムデコーダ１３はセンスア
ンプ回路１つに対してそれぞれ２本のビット線が接続さ
れた複数のビット線対のうち一対をそれぞれアドレスバ
ッファ１１から供給されるアドレス信号に応じて選択す
る。これらのアドレス信号はアドレスライン２０からア
ドレスバッファ１１に対して時分割に供給される。クロ
ックジェネレータ１９は外部から供給されるＲＡＳ信
号、ＣＡＳ信号そして一斉データ書込モード信号ＦＷＥ
等を入力とし、これらの信号に応じて制御信号φ０，φ
１、…φ４等を発生させる回路である。センスアンプ１
６は、信号φ４により活性化され、入力されたアドレス
信号に応じて選択されたワード線ＷＬ下の全メモリセル
から選択されたビット線の電位を感知増幅する。データ
バスライン１４は、カラムデコーダ１３により選択され
たビット線対をＲＡＭＩ／Ｏポート１８と接続し、デー
タの読出し・書込みを行なう。一斉データ書込回路ＦＷ
Ｄは、ＲＡＭＩ／Ｏポート１８内に設けられたバッファ
１７から供給される一斉書込データＦＤを、メモリセル
アレイ１０内の同一ワード線ＷＬ下の全メモリセルに対
して信号φ３に応答して一斉書込を行なうための回路で
ある。
全体の構成について図１を用いて説明する。メモリセル
アレイ１０は、１つのＮチヤネル型ＭＯＳトランジスタ
および１つの容量素子からセルが構成された、いわゆる
１トランジスター１キャパシタ型セル１０１をアレイ状
に配置して形成されている。ロウデコーダ１２は複数の
ワード線のうち１本を，カラムデコーダ１３はセンスア
ンプ回路１つに対してそれぞれ２本のビット線が接続さ
れた複数のビット線対のうち一対をそれぞれアドレスバ
ッファ１１から供給されるアドレス信号に応じて選択す
る。これらのアドレス信号はアドレスライン２０からア
ドレスバッファ１１に対して時分割に供給される。クロ
ックジェネレータ１９は外部から供給されるＲＡＳ信
号、ＣＡＳ信号そして一斉データ書込モード信号ＦＷＥ
等を入力とし、これらの信号に応じて制御信号φ０，φ
１、…φ４等を発生させる回路である。センスアンプ１
６は、信号φ４により活性化され、入力されたアドレス
信号に応じて選択されたワード線ＷＬ下の全メモリセル
から選択されたビット線の電位を感知増幅する。データ
バスライン１４は、カラムデコーダ１３により選択され
たビット線対をＲＡＭＩ／Ｏポート１８と接続し、デー
タの読出し・書込みを行なう。一斉データ書込回路ＦＷ
Ｄは、ＲＡＭＩ／Ｏポート１８内に設けられたバッファ
１７から供給される一斉書込データＦＤを、メモリセル
アレイ１０内の同一ワード線ＷＬ下の全メモリセルに対
して信号φ３に応答して一斉書込を行なうための回路で
ある。
【００１１】次に、図１に示す半導体メモリ装置のうち
本発明に関係する部分の構成について図２を参照して更
に詳細に説明する。図２は図１に示したメモリセルアレ
イ１０、データバスライン１４、一斉データ書込回路Ｆ
ＷＤの回路構成例を示す回路図である。
本発明に関係する部分の構成について図２を参照して更
に詳細に説明する。図２は図１に示したメモリセルアレ
イ１０、データバスライン１４、一斉データ書込回路Ｆ
ＷＤの回路構成例を示す回路図である。
【００１２】図２に示すように、メモリセルアレイ１０
内のワード線ＷＬ１、ＷＬ２…にそれぞれ所定の数のメ
モリセル（例えばワード線ＷＬ１に対してメモリセルＣ
１１、Ｃ１２、…Ｃ１ｎ−１、Ｃ１ｎ）が接続されてい
る。センスアンプ１６−１、１６−２、…１６−ｎ−
１、１６−ｎには、それぞれ対となる２本のビット線Ｂ
Ｌ−１ＡとＢＬ−１Ｂ、ＢＬ−２ＡとＢＬ−２Ｂ、…Ｂ
Ｌ−ｎ−１ＡとＢＬ−ｎ−１Ｂ、ＢＬ−ｎＡとＢＬ−ｎ
Ｂが接続されている。
内のワード線ＷＬ１、ＷＬ２…にそれぞれ所定の数のメ
モリセル（例えばワード線ＷＬ１に対してメモリセルＣ
１１、Ｃ１２、…Ｃ１ｎ−１、Ｃ１ｎ）が接続されてい
る。センスアンプ１６−１、１６−２、…１６−ｎ−
１、１６−ｎには、それぞれ対となる２本のビット線Ｂ
Ｌ−１ＡとＢＬ−１Ｂ、ＢＬ−２ＡとＢＬ−２Ｂ、…Ｂ
Ｌ−ｎ−１ＡとＢＬ−ｎ−１Ｂ、ＢＬ−ｎＡとＢＬ−ｎ
Ｂが接続されている。
【００１３】データバスライン１４は供給されるデータ
のレベルが相補的関係にあるデータバスＤＢａ、ＤＢｂ
およびこれらＤＢａ、ＤＢｂとビット線対との接続を制
御するスイッチ回路ＤＳＬ１、ＤＳＬ２、…ＤＳＬｎか
ら構成されている。データバスＤＢａとＤＢｂはＲＡＭ
Ｉ／Ｏポート１８内に設けられたバッファ１７（図１）
に読出しデータを相補的に送り、又はバッファ１７がデ
ータを相補的に受ける。スイッチ回路ＤＳＬ１、ＤＳＬ
２、…ＤＳＬｎはそれぞれゲートにカラムデコーダ１３
からの選択信号ＣＳ１、ＣＳ２、…ＣＳｎを受け、ソー
ス・ドレイン路がＤＢａとビット線ＢＬ−１Ａ、ＢＬ−
２Ａ、…ＢＬ−ｎＡ間に接続されたトランジスタＱ１及
び、ソース・ドレイン路がＤＢｂとビット線ＢＬ−１
Ｂ、ＢＬ−２Ｂ、…ＢＬ−ｎＢ間に接続されたトランジ
スタＱ２とからそれぞれ構成されている。
のレベルが相補的関係にあるデータバスＤＢａ、ＤＢｂ
およびこれらＤＢａ、ＤＢｂとビット線対との接続を制
御するスイッチ回路ＤＳＬ１、ＤＳＬ２、…ＤＳＬｎか
ら構成されている。データバスＤＢａとＤＢｂはＲＡＭ
Ｉ／Ｏポート１８内に設けられたバッファ１７（図１）
に読出しデータを相補的に送り、又はバッファ１７がデ
ータを相補的に受ける。スイッチ回路ＤＳＬ１、ＤＳＬ
２、…ＤＳＬｎはそれぞれゲートにカラムデコーダ１３
からの選択信号ＣＳ１、ＣＳ２、…ＣＳｎを受け、ソー
ス・ドレイン路がＤＢａとビット線ＢＬ−１Ａ、ＢＬ−
２Ａ、…ＢＬ−ｎＡ間に接続されたトランジスタＱ１及
び、ソース・ドレイン路がＤＢｂとビット線ＢＬ−１
Ｂ、ＢＬ−２Ｂ、…ＢＬ−ｎＢ間に接続されたトランジ
スタＱ２とからそれぞれ構成されている。
【００１４】一方、一斉データ書込回路ＦＷＤは、ＲＡ
ＭＩ／Ｏポート１８内に設けられたバッファ１７（図
１）から供給される一斉書込用データＦＤを相補的に供
給するデータバスＦＤａ、ＦＤｂ、およびこれらＦＤ
ａ、ＦＤｂとビット線対との接続を制御するスイッチ回
路ＦＳＬから構成されている。スイッチ回路ＦＳＬはそ
れぞれゲートにφ３の信号線が接続され、ソース・ドレ
イン路がＦＤａとビット線ＢＬ−１Ａ、ＢＬ−２Ａ、…
ＢＬ−ｎＡ間に接続されたトランジスタＱ３及び、ソー
ス・ドレイン路がＦＤｂとビット線ＢＬ−１Ｂ、ＢＬ−
２Ｂ、…ＢＬ−ｎＢ間に接続されたトランジスタＱ４と
からそれぞれ構成されている。
ＭＩ／Ｏポート１８内に設けられたバッファ１７（図
１）から供給される一斉書込用データＦＤを相補的に供
給するデータバスＦＤａ、ＦＤｂ、およびこれらＦＤ
ａ、ＦＤｂとビット線対との接続を制御するスイッチ回
路ＦＳＬから構成されている。スイッチ回路ＦＳＬはそ
れぞれゲートにφ３の信号線が接続され、ソース・ドレ
イン路がＦＤａとビット線ＢＬ−１Ａ、ＢＬ−２Ａ、…
ＢＬ−ｎＡ間に接続されたトランジスタＱ３及び、ソー
ス・ドレイン路がＦＤｂとビット線ＢＬ−１Ｂ、ＢＬ−
２Ｂ、…ＢＬ−ｎＢ間に接続されたトランジスタＱ４と
からそれぞれ構成されている。
【００１５】次に、図３を参照して図１、図２に示す半
導体メモリ装置におけるデータ読出し・書込み動作につ
いて説明する。まず、通常のランダムアクセスモードを
行う期間ＴＲにおいては、ロウアクティブのＲＡＳ信号
が入力されると（図２（ａ）参照）、クロックジェネレ
ータ１９はφ０をアドレスバッファ１１に供給し（図３
（ｅ）参照）、ロウアドレスＲが外部からアドレスバッ
ファ１１に供給される（図３（ｃ）参照）。アドレスバ
ッファ１１からロウアドレス信号がロウデコーダ１２に
加えられ、ワード線を駆動するための信号φ１がクロッ
クジェネレータ１９からロウデコーダ１２に供給され
（図３（ｆ）参照）、ロウアドレス信号によって選択さ
れた１本のワード線がハイレベルとなる（図３（ｇ）参
照）。次いでセンスアンプ活性信号φ４がハイレベルと
なり、（図３（ｈ）参照）、選択されたワード線に接続
されたメモリセルに格納された０又は１の情報に応じて
センスアンプ１６はビット線をハイレベル又はロウレベ
ルに感知増幅する（図３（ｊ）参照）。この時、ビット
線対のもう一方のビット線は、同じセンスアンプ回路に
よりこの選択されたビット線のレベルとは相補的関係に
増幅、いいかえれば逆の電圧レベルに増幅される。
導体メモリ装置におけるデータ読出し・書込み動作につ
いて説明する。まず、通常のランダムアクセスモードを
行う期間ＴＲにおいては、ロウアクティブのＲＡＳ信号
が入力されると（図２（ａ）参照）、クロックジェネレ
ータ１９はφ０をアドレスバッファ１１に供給し（図３
（ｅ）参照）、ロウアドレスＲが外部からアドレスバッ
ファ１１に供給される（図３（ｃ）参照）。アドレスバ
ッファ１１からロウアドレス信号がロウデコーダ１２に
加えられ、ワード線を駆動するための信号φ１がクロッ
クジェネレータ１９からロウデコーダ１２に供給され
（図３（ｆ）参照）、ロウアドレス信号によって選択さ
れた１本のワード線がハイレベルとなる（図３（ｇ）参
照）。次いでセンスアンプ活性信号φ４がハイレベルと
なり、（図３（ｈ）参照）、選択されたワード線に接続
されたメモリセルに格納された０又は１の情報に応じて
センスアンプ１６はビット線をハイレベル又はロウレベ
ルに感知増幅する（図３（ｊ）参照）。この時、ビット
線対のもう一方のビット線は、同じセンスアンプ回路に
よりこの選択されたビット線のレベルとは相補的関係に
増幅、いいかえれば逆の電圧レベルに増幅される。
【００１６】次に、ロウアクティブのＣＡＳ信号が入力
され（図３（ｂ）参照）、カラムアドレスＣがアドレス
バッファ１１に供給され（図３（ｃ）参照）、カラムデ
コーダ１３に送られる。次にカラムデコーダ１３を活性
化するための信号φ２がクロックジェネレータからカラ
ムデコーダ１３に供給され（図３（ｉ）参照）、カラム
デコーダ１３からの選択信号ＣＳ１、ＣＳ２、…ＣＳｎ
のうち１つがハイレベルとなるため、スイッチ回路ＤＳ
Ｌ１、ＤＳＬ２、…ＤＳＬｎのいずれかが活性状態とな
り、複数のビット線対のうち一組が選択される。
され（図３（ｂ）参照）、カラムアドレスＣがアドレス
バッファ１１に供給され（図３（ｃ）参照）、カラムデ
コーダ１３に送られる。次にカラムデコーダ１３を活性
化するための信号φ２がクロックジェネレータからカラ
ムデコーダ１３に供給され（図３（ｉ）参照）、カラム
デコーダ１３からの選択信号ＣＳ１、ＣＳ２、…ＣＳｎ
のうち１つがハイレベルとなるため、スイッチ回路ＤＳ
Ｌ１、ＤＳＬ２、…ＤＳＬｎのいずれかが活性状態とな
り、複数のビット線対のうち一組が選択される。
【００１７】以上の動作により、入力されたアドレスに
対応した１つのセルのビット線と、そのビット線のつく
るビット線対の他方のビット線とがデータバスＤＢａ、
ＤＢｂに接続された状態となる。
対応した１つのセルのビット線と、そのビット線のつく
るビット線対の他方のビット線とがデータバスＤＢａ、
ＤＢｂに接続された状態となる。
【００１８】ここで、読出し動作の場合であれば、選択
されたセルの情報は、選択されたビット線対のハイ又は
ロウレベル状態に対応しているため、このビット線対の
レベルをデータバスライン１４を介してＲＡＭＩ／Ｏポ
ート１８の出力端ＯＵＴから出力する（図３（ｄ）参
照）。一方、書込動作であれば、ＲＡＭＩ／Ｏポート１
８の入力端ＩＮから入力されたデータをバッファ１７よ
りデータバスライン１４を介して、選択されたビット線
のレベルを強制的にハイレベル又はロウレベルにし、セ
ルにそのデータを書込むことになる。
されたセルの情報は、選択されたビット線対のハイ又は
ロウレベル状態に対応しているため、このビット線対の
レベルをデータバスライン１４を介してＲＡＭＩ／Ｏポ
ート１８の出力端ＯＵＴから出力する（図３（ｄ）参
照）。一方、書込動作であれば、ＲＡＭＩ／Ｏポート１
８の入力端ＩＮから入力されたデータをバッファ１７よ
りデータバスライン１４を介して、選択されたビット線
のレベルを強制的にハイレベル又はロウレベルにし、セ
ルにそのデータを書込むことになる。
【００１９】読出し又は書込みの動作が終了すると、Ｒ
ＡＳおよびＣＡＳ信号がハイレベル、すなわちノンアク
ティブとなり、それに対応して、φ０、φ１、φ２が順
次ロウレベルとなり、半導体メモリ装置に対する１回の
書込み又は読み出し動作のサイクルが終了する。
ＡＳおよびＣＡＳ信号がハイレベル、すなわちノンアク
ティブとなり、それに対応して、φ０、φ１、φ２が順
次ロウレベルとなり、半導体メモリ装置に対する１回の
書込み又は読み出し動作のサイクルが終了する。
【００２０】以上の動作において、一斉データ書込モー
ド信号ＦＷＥはロウレベル状態であり（図３（ｋ）参
照）、信号φ３もロウレベル状態を維持している（図３
（ｌ）参照）。従って、一斉データ書込回路ＦＷＤは書
込み又は読み出し動作のサイクル期間中は不活性状態と
なる。
ド信号ＦＷＥはロウレベル状態であり（図３（ｋ）参
照）、信号φ３もロウレベル状態を維持している（図３
（ｌ）参照）。従って、一斉データ書込回路ＦＷＤは書
込み又は読み出し動作のサイクル期間中は不活性状態と
なる。
【００２１】次に、メモリセルアレイ１０内の同一ワー
ド線下の全メモリセルに対して、同じデータを一斉書込
する動作（期間ＴＦ）について図１及び図３を参照して
説明する。外部から一斉データ書込モード信号ＦＷＥが
クロックジェネレータ１９に入力されると（図３（ｋ）
参照）、この半導体メモリ装置は、一斉データ書込モー
ド状態となる。
ド線下の全メモリセルに対して、同じデータを一斉書込
する動作（期間ＴＦ）について図１及び図３を参照して
説明する。外部から一斉データ書込モード信号ＦＷＥが
クロックジェネレータ１９に入力されると（図３（ｋ）
参照）、この半導体メモリ装置は、一斉データ書込モー
ド状態となる。
【００２２】このモード状態において、まずＲＡＳ信号
が入力されると（図３（ａ）参照）、クロックジェネレ
ータ１９はφ０をアドレスバッファ１１に供給し（図３
（ｅ）参照）、一斉書込をするワード線を指定するロウ
アドレスが外部からアドレスバッファ１１に供給される
（図３（ｃ）参照）。アドレスバッファ１１からロウア
ドレス信号がロウデコーダ１２に加えられ、ワード線を
駆動するための信号φ１がクロックジェネレータ１９か
らロウデコーダ１２に供給され（図３（ｆ）参照）、ロ
ウアドレス信号によって選択された一本のワード線がハ
イレベルとなる（図３（ｇ）参照）。
が入力されると（図３（ａ）参照）、クロックジェネレ
ータ１９はφ０をアドレスバッファ１１に供給し（図３
（ｅ）参照）、一斉書込をするワード線を指定するロウ
アドレスが外部からアドレスバッファ１１に供給される
（図３（ｃ）参照）。アドレスバッファ１１からロウア
ドレス信号がロウデコーダ１２に加えられ、ワード線を
駆動するための信号φ１がクロックジェネレータ１９か
らロウデコーダ１２に供給され（図３（ｆ）参照）、ロ
ウアドレス信号によって選択された一本のワード線がハ
イレベルとなる（図３（ｇ）参照）。
【００２３】この時点までに、ＲＡＭＩ／Ｏポート１８
へのデータ入力端子ＩＮに一斉書込用データが入力さ
れ、バッファ１７（図１）が相補の一斉書込用データＦ
Ｄを作成してデータバスＦＤａ及びＦＤｂに供給され
る。
へのデータ入力端子ＩＮに一斉書込用データが入力さ
れ、バッファ１７（図１）が相補の一斉書込用データＦ
Ｄを作成してデータバスＦＤａ及びＦＤｂに供給され
る。
【００２４】ＦＷＥが入力されたことによって信号φ３
がクロックジェネレータ１９で作成され（図３（ｌ）参
照）、一斉書込回路ＦＷＤのスイッチ回路ＦＳＬに供給
される。その結果、スイッチ回路ＦＳＬが活性状態とな
り、データバスＦＤａにすべてのビット線ＢＬ−１Ａ、
ＢＬ−２Ａ、…ＢＬ−ｎＡＦＤｂとが接続され、同様に
データバスＦＤｂと、それに対応するすべてのビット線
ＢＬ−１Ｂ、ＢＬ−２Ｂ、…ＢＬ−ｎＢとが接続される
（図３（ｊ）参照）。
がクロックジェネレータ１９で作成され（図３（ｌ）参
照）、一斉書込回路ＦＷＤのスイッチ回路ＦＳＬに供給
される。その結果、スイッチ回路ＦＳＬが活性状態とな
り、データバスＦＤａにすべてのビット線ＢＬ−１Ａ、
ＢＬ−２Ａ、…ＢＬ−ｎＡＦＤｂとが接続され、同様に
データバスＦＤｂと、それに対応するすべてのビット線
ＢＬ−１Ｂ、ＢＬ−２Ｂ、…ＢＬ−ｎＢとが接続される
（図３（ｊ）参照）。
【００２５】その後、センスアンプ活性信号φ４がハイ
レベルとなるため（図３（ｈ）参照）、センスアンプ１
６はビット線をハイレベル又はロウレベルに感知増幅す
る（図３（ｊ）参照）。
レベルとなるため（図３（ｈ）参照）、センスアンプ１
６はビット線をハイレベル又はロウレベルに感知増幅す
る（図３（ｊ）参照）。
【００２６】以上の動作により、同一ワード線下の全メ
モリセルに接続されるビット線がすべて一斉書込用デー
タＦＤの電圧レベルとなり、これら全メモリセルに一斉
書込用データＦＤが書込まれる。
モリセルに接続されるビット線がすべて一斉書込用デー
タＦＤの電圧レベルとなり、これら全メモリセルに一斉
書込用データＦＤが書込まれる。
【００２７】この一斉データ書込みの動作が終了する
と、ＲＡＳおよびＣＡＳ信号がハイレベル、すなわちノ
ンアクティブとなり、それに対応して、φ０、φ１、φ
３、φ４が順次ロウレベルとなり、半導体メモリ装置に
対する１回の一斉データ書込モード動作のサイクルが終
了する。
と、ＲＡＳおよびＣＡＳ信号がハイレベル、すなわちノ
ンアクティブとなり、それに対応して、φ０、φ１、φ
３、φ４が順次ロウレベルとなり、半導体メモリ装置に
対する１回の一斉データ書込モード動作のサイクルが終
了する。
【００２８】以上説明したように、本実施例によれば、
同一ワード線下の全メモリセルに対して一度のサイクル
で、同一データを書込むことができ、従来のように、カ
ラムデコーダによりすべてのビット線対を一回毎に選択
して書込む動作に比して格段のスビードアップが達成で
きた。
同一ワード線下の全メモリセルに対して一度のサイクル
で、同一データを書込むことができ、従来のように、カ
ラムデコーダによりすべてのビット線対を一回毎に選択
して書込む動作に比して格段のスビードアップが達成で
きた。
【００２９】次に、図４を参照して、本発明の第２の実
施例について説明する。第１の実施例との違いは、一斉
書込用データＦＤを供給するデータバスを１本にしたこ
とにある。図２に示した第１の実施例では、このデータ
バスはＦＤａとＦＤｂの２本を必要としたが、本実施例
では、図４に示すように、ＲＡＭＩ／Ｏポート１８内に
設けられたバッファ１７（図１）から一斉書込用データ
ＦＤをデータバスＦＤＢ１本でそれぞれ対となるビット
線ＢＬ−１ＡとＢＬ−１Ｂ、ＢＬ−２ＡとＢＬ−２Ｂ、
…ＢＬ−ｎ−１ＡとＢＬ−ｎ−１Ｂ、ＢＬ−ｎＡとＢＬ
−ｎＢに供給している。この際、対となるビット線のレ
ベルが相補的となるよう、一方のビット線とデータバス
ＦＤＢとの間にインバータ回路ＩＮＶを設けている。他
の回路構成、および回路動作は第１の実施例とすべて同
じである。したがって、第１の実施例と同じ構成部分に
は同じ符号を付している。
施例について説明する。第１の実施例との違いは、一斉
書込用データＦＤを供給するデータバスを１本にしたこ
とにある。図２に示した第１の実施例では、このデータ
バスはＦＤａとＦＤｂの２本を必要としたが、本実施例
では、図４に示すように、ＲＡＭＩ／Ｏポート１８内に
設けられたバッファ１７（図１）から一斉書込用データ
ＦＤをデータバスＦＤＢ１本でそれぞれ対となるビット
線ＢＬ−１ＡとＢＬ−１Ｂ、ＢＬ−２ＡとＢＬ−２Ｂ、
…ＢＬ−ｎ−１ＡとＢＬ−ｎ−１Ｂ、ＢＬ−ｎＡとＢＬ
−ｎＢに供給している。この際、対となるビット線のレ
ベルが相補的となるよう、一方のビット線とデータバス
ＦＤＢとの間にインバータ回路ＩＮＶを設けている。他
の回路構成、および回路動作は第１の実施例とすべて同
じである。したがって、第１の実施例と同じ構成部分に
は同じ符号を付している。
【００３０】本実施例により、第１の実施例に比してデ
ータバスの数を削減することができ、メモリ装置の面積
を更に縮小することができる。
ータバスの数を削減することができ、メモリ装置の面積
を更に縮小することができる。
【００３１】近年、画像用半導体メモリ装置として、２
種類の入出力ポートを有するものが登場してきている。
すなわち、いままで説明してきた半導体メモリ装置が通
常有する、ＣＰＵからのアクセスによりメモリセルアレ
イ内のデータを書換えるためのランダムポートと、ディ
スプレイに画像信号を切れ目なく供給するシリアルポー
トの２つのポートを有する半導体メモリ装置である。こ
のような半導体メモリ装置を一般にデュアル・ポート・
メモリという。
種類の入出力ポートを有するものが登場してきている。
すなわち、いままで説明してきた半導体メモリ装置が通
常有する、ＣＰＵからのアクセスによりメモリセルアレ
イ内のデータを書換えるためのランダムポートと、ディ
スプレイに画像信号を切れ目なく供給するシリアルポー
トの２つのポートを有する半導体メモリ装置である。こ
のような半導体メモリ装置を一般にデュアル・ポート・
メモリという。
【００３２】そこで、本発明をデュアル・ポート・メモ
リに適用した例を図５を参照して説明する。加えて、本
実施例では上述した第１および第２の実施例に比べて一
斉データ書込回路ＦＷＤ等の回路構成も更に集積化に適
した構成としている。
リに適用した例を図５を参照して説明する。加えて、本
実施例では上述した第１および第２の実施例に比べて一
斉データ書込回路ＦＷＤ等の回路構成も更に集積化に適
した構成としている。
【００３３】図５に示すように，本実施例は基本的には
図１に示した半導体メモリ装置に、シリアルアクセスの
ためのシりアルｌ／Ｏポート３４、データレジスタ３
２、スイッチ回路３１、アドレスカウンタ３６が迫加さ
れた構成となっている。クロックジェネレータ１９は、
スイッチ回路３１の活性化のための信号φ５をも発生す
る。また、一斉書込用データＦＤは、そのために設けた
レジスタ３５から供給される。
図１に示した半導体メモリ装置に、シリアルアクセスの
ためのシりアルｌ／Ｏポート３４、データレジスタ３
２、スイッチ回路３１、アドレスカウンタ３６が迫加さ
れた構成となっている。クロックジェネレータ１９は、
スイッチ回路３１の活性化のための信号φ５をも発生す
る。また、一斉書込用データＦＤは、そのために設けた
レジスタ３５から供給される。
【００３４】データレジスタ３２はメモリセル１０のビ
ット線対の数に対応したビット数のレジスタを格納する
ｎビットシフトレジスタで、スイッチ回路３１を介して
メモリセルアレイ１０のビット線対に接続される。この
データレジスタ３２は例えぱ、ｎ個のＤ−ｔｙｐｅフリ
ップフロップから構成され、アドレスカウンタ３６から
のクロック信号に応じてシリアルＩ／Ｏポート３４内の
バッファ３３にデータを出カする。アドレス力ウンタ３
６はサンプリング信号ＳＣおよびアドレスバッファ１１
の出カ先頭アドレスを入カとし、この出カ先頭アドレス
とサンプリング信号ＳＣに応じたクロック信号をデータ
レジスタ３２に出力する。スイッチ回路３１は、データ
転送モード時にハイレベルとなる信号φ５を入カとし、
ビット線対とデータレジスタ３２との間の導通を信号φ
５に応じて制御する。一斉書込用データＦＤは、予めレ
ジスタ３５に格納され、ＲＡＭＩ／Ｏポート１８内のバ
ッファ１７からデータバスＦＤＢに供給される。
ット線対の数に対応したビット数のレジスタを格納する
ｎビットシフトレジスタで、スイッチ回路３１を介して
メモリセルアレイ１０のビット線対に接続される。この
データレジスタ３２は例えぱ、ｎ個のＤ−ｔｙｐｅフリ
ップフロップから構成され、アドレスカウンタ３６から
のクロック信号に応じてシリアルＩ／Ｏポート３４内の
バッファ３３にデータを出カする。アドレス力ウンタ３
６はサンプリング信号ＳＣおよびアドレスバッファ１１
の出カ先頭アドレスを入カとし、この出カ先頭アドレス
とサンプリング信号ＳＣに応じたクロック信号をデータ
レジスタ３２に出力する。スイッチ回路３１は、データ
転送モード時にハイレベルとなる信号φ５を入カとし、
ビット線対とデータレジスタ３２との間の導通を信号φ
５に応じて制御する。一斉書込用データＦＤは、予めレ
ジスタ３５に格納され、ＲＡＭＩ／Ｏポート１８内のバ
ッファ１７からデータバスＦＤＢに供給される。
【００３５】他のシステム構成は図１と同様である。
【００３６】次に、図５に示す半導体メモリ装置の構成
について図６を参照して更に詳細に説明する。図６は図
５に示したメモリセルアレイ１０、データバスライン１
４、一斉データ書込回路ＦＷＤ、スイッチ回路３１の回
路構成例を示す回路図である。図２と同じ構成部分には
同じ番号が付してある。
について図６を参照して更に詳細に説明する。図６は図
５に示したメモリセルアレイ１０、データバスライン１
４、一斉データ書込回路ＦＷＤ、スイッチ回路３１の回
路構成例を示す回路図である。図２と同じ構成部分には
同じ番号が付してある。
【００３７】図６に示すように、メモリセル１０、セン
スアンプ１６、カラムデコーダ１３、データバスライン
１４の構成は図２に示した第１の実施例の構成と同様で
あるため、説明は省略する。
スアンプ１６、カラムデコーダ１３、データバスライン
１４の構成は図２に示した第１の実施例の構成と同様で
あるため、説明は省略する。
【００３８】データレジスタ３２は上述したように、メ
モりセル１０のビット線対の数に対応した数のレジスタ
からなるｎビットシフトレジスタである。レジスタはＤ
−ｔｙｐｅフリップフロップにより構成されているた
め、その入カは相補的信号を入カする必要がなく、１本
のビット線を接続すれぱよい。従って，これらｎ個のレ
ジスタはそれぞれ、スイッチ回路３１を介してビット線
対の一方のビット線（本実施例の場合，ビット線ＢＬ−
１Ａ，ＢＬ−２Ａ、…ＢＬ−ｎＡ）に接続されている。
スイッチ回路３１は、ゲートにφ５を受け、ソース・ド
レイン路がデータレジスタ３２とビット線ＢＬ−１Ａ、
ＢＬ−２Ａ、…ＢＬ−ｎＡ間に接続されたトランジスタ
群から構成されている。
モりセル１０のビット線対の数に対応した数のレジスタ
からなるｎビットシフトレジスタである。レジスタはＤ
−ｔｙｐｅフリップフロップにより構成されているた
め、その入カは相補的信号を入カする必要がなく、１本
のビット線を接続すれぱよい。従って，これらｎ個のレ
ジスタはそれぞれ、スイッチ回路３１を介してビット線
対の一方のビット線（本実施例の場合，ビット線ＢＬ−
１Ａ，ＢＬ−２Ａ、…ＢＬ−ｎＡ）に接続されている。
スイッチ回路３１は、ゲートにφ５を受け、ソース・ド
レイン路がデータレジスタ３２とビット線ＢＬ−１Ａ、
ＢＬ−２Ａ、…ＢＬ−ｎＡ間に接続されたトランジスタ
群から構成されている。
【００３９】一斉書込用データＦＤが供給されるデータ
バスＦＤＢは、ＲＡＭＩ／Ｏポート１８（図５）内に設
けられたバッファ１７（図５）から送られた一斉書込用
データＦＤをスイッチ回路ＦＳＬを介してビット線対の
ビット線のうちデータレジスタと接続されていない方の
ビット線（本実施例の場合、ビット線ＢＬ−１Ｂ、ＢＬ
−２Ｂ…ＢＬ−ｎＢ）に接続される。スイッチ回路ＦＳ
Ｌは、ゲートにφ３を受け、ソース・ドレイン路がデー
タバスＦＤＢとビット線ＢＬ−１Ｂ、ＢＬ−２Ｂ…ＢＬ
−ｎＢ間に接続されたトランジスタ群から構成されてい
る。
バスＦＤＢは、ＲＡＭＩ／Ｏポート１８（図５）内に設
けられたバッファ１７（図５）から送られた一斉書込用
データＦＤをスイッチ回路ＦＳＬを介してビット線対の
ビット線のうちデータレジスタと接続されていない方の
ビット線（本実施例の場合、ビット線ＢＬ−１Ｂ、ＢＬ
−２Ｂ…ＢＬ−ｎＢ）に接続される。スイッチ回路ＦＳ
Ｌは、ゲートにφ３を受け、ソース・ドレイン路がデー
タバスＦＤＢとビット線ＢＬ−１Ｂ、ＢＬ−２Ｂ…ＢＬ
−ｎＢ間に接続されたトランジスタ群から構成されてい
る。
【００４０】本実施例によれば、一斉データ書込回路Ｆ
ＷＤは、１本のデータバスＦＤＢと、ビット線対１組に
つき１個のトランジスタで構成されたスイッチ回路ＦＳ
Ｌから構成することができる。従って、回路の構成部品
が少なくなり、半導体メモリ装置全体の面積を更に小さ
くすることができる。
ＷＤは、１本のデータバスＦＤＢと、ビット線対１組に
つき１個のトランジスタで構成されたスイッチ回路ＦＳ
Ｌから構成することができる。従って、回路の構成部品
が少なくなり、半導体メモリ装置全体の面積を更に小さ
くすることができる。
【００４１】次に、動作について図７を参照して説明す
る。ランダムアクセスによるデータ読出し・書込動作
は、第１および第２の実施例（図３の期間ＴＲ）と同様
なので説明は省略する。そこで、ここではまず、図７の
期間ＴＳについて図５、図６に示す半導体メモリ装置に
おけるメモリセル１０と、データレジスタ３２間のデー
タ転送の動作について説明する。
る。ランダムアクセスによるデータ読出し・書込動作
は、第１および第２の実施例（図３の期間ＴＲ）と同様
なので説明は省略する。そこで、ここではまず、図７の
期間ＴＳについて図５、図６に示す半導体メモリ装置に
おけるメモリセル１０と、データレジスタ３２間のデー
タ転送の動作について説明する。
【００４２】まず、ロウアクティブのＲＡＳ信号が入力
されると（図７（ａ）参照）、クロックジェネレータ１
９はφ０をアドレスバッファ１１に供給し（図７（ｄ）
参照）、データレジスタ３２へ転送すべきワード線を指
定するロウアドレスが外部からアドレスバッファ１１に
供給される（図７（ｃ）参照）。アドレスバッファ１１
からロウアドレス信号がロウデコーダ１２に加えられ、
ワード線を駆動するための信号φ１がクロックジェネレ
ータ１９からロウデコーダ１２に供給され（図７（ｅ）
参照）、ロウアドレス信号によって選択されたワード線
がハイレベルとなる（図７（ｆ）参照）。センスアンプ
活性信号φ４がハイレベルとなるため（図７（ｇ）参
照）、選択されたワード線に接続されたメモリセルに格
納された０又は１の情報に応じてセンスアンプ１６はビ
ット線をハイレベル又はロウレベルに感知増幅する（図
７（ｊ）参照）。
されると（図７（ａ）参照）、クロックジェネレータ１
９はφ０をアドレスバッファ１１に供給し（図７（ｄ）
参照）、データレジスタ３２へ転送すべきワード線を指
定するロウアドレスが外部からアドレスバッファ１１に
供給される（図７（ｃ）参照）。アドレスバッファ１１
からロウアドレス信号がロウデコーダ１２に加えられ、
ワード線を駆動するための信号φ１がクロックジェネレ
ータ１９からロウデコーダ１２に供給され（図７（ｅ）
参照）、ロウアドレス信号によって選択されたワード線
がハイレベルとなる（図７（ｆ）参照）。センスアンプ
活性信号φ４がハイレベルとなるため（図７（ｇ）参
照）、選択されたワード線に接続されたメモリセルに格
納された０又は１の情報に応じてセンスアンプ１６はビ
ット線をハイレベル又はロウレベルに感知増幅する（図
７（ｊ）参照）。
【００４３】次に、ロウアクティブのＣＡＳ信号が入力
され（図７（ｂ）参照）、カラムアドレスがカラムデコ
ーダ１３に供給される（図７（ｃ）参照）。次にスイッ
チ回路３１を活性化する信号φ５がクロックジェネレー
タ１９から供給され、すべてのビット線とデータレジス
タ３２が接続される（図７（ｋ）参照）。
され（図７（ｂ）参照）、カラムアドレスがカラムデコ
ーダ１３に供給される（図７（ｃ）参照）。次にスイッ
チ回路３１を活性化する信号φ５がクロックジェネレー
タ１９から供給され、すべてのビット線とデータレジス
タ３２が接続される（図７（ｋ）参照）。
【００４４】ここで、メモリセルアレイ１０からデータ
レジスタ３２へのデータ転送（読出し）動作であれば、
選択された１本のワード線下のセルの情報が、そのセル
にそれぞれ接続しているｎ本のビット線のハイ又はロウ
レベル状態に対応しているため、このｎ本のビット線の
レベルをそれに対応したｎ個のレジスタにそれぞれ格納
する。
レジスタ３２へのデータ転送（読出し）動作であれば、
選択された１本のワード線下のセルの情報が、そのセル
にそれぞれ接続しているｎ本のビット線のハイ又はロウ
レベル状態に対応しているため、このｎ本のビット線の
レベルをそれに対応したｎ個のレジスタにそれぞれ格納
する。
【００４５】一方、データレジスタ３２からメモリセル
アレイ１０へのデータ転送（書込み）動作であれぱ、デ
ータレジスタ３２のｎビットのデータをそれぞれ対応し
たビットのレベルを強制的にハイレベル又はロウレベル
にし、セルにそのデータを書込むことになる。
アレイ１０へのデータ転送（書込み）動作であれぱ、デ
ータレジスタ３２のｎビットのデータをそれぞれ対応し
たビットのレベルを強制的にハイレベル又はロウレベル
にし、セルにそのデータを書込むことになる。
【００４６】データ転送の動作が終了すると、ＲＡＳお
よびＣＡＳ信号がハイレベル、すなわちノンアクティブ
となり、それに対応して、φ０、φ１、φ５が順次ロウ
レベルとなり、半導体メモリ装置とデータレジスタとの
間のデータ転送動作のサイクルが終了する。
よびＣＡＳ信号がハイレベル、すなわちノンアクティブ
となり、それに対応して、φ０、φ１、φ５が順次ロウ
レベルとなり、半導体メモリ装置とデータレジスタとの
間のデータ転送動作のサイクルが終了する。
【００４７】以上の動作において、一斉データ書込モー
ド信号ＦＷＥはロウレベル状態である（図７（ｌ）参
照）。従って、一斉データ書込回路ＦＷＤはデータ転送
動作のサイクル期間中は不活性状態となる。
ド信号ＦＷＥはロウレベル状態である（図７（ｌ）参
照）。従って、一斉データ書込回路ＦＷＤはデータ転送
動作のサイクル期間中は不活性状態となる。
【００４８】尚、このデータレジスタ３２のデータをシ
リアルＩ／Ｏポート３４の出力端ＳＯＵＴからシリアル
に出力する動作は、このデータ転送動作時を除いてＲＡ
ＭＩ／Ｏポート１８を使用する読出し・書込み動作等と
は全く非同期に動作可能となる。即ち、アドレスカウン
タ３６からのクロック信号に応じてシリアルＩ／Ｏポー
ト３４内のバッフア３３にデータを出力することができ
る。
リアルＩ／Ｏポート３４の出力端ＳＯＵＴからシリアル
に出力する動作は、このデータ転送動作時を除いてＲＡ
ＭＩ／Ｏポート１８を使用する読出し・書込み動作等と
は全く非同期に動作可能となる。即ち、アドレスカウン
タ３６からのクロック信号に応じてシリアルＩ／Ｏポー
ト３４内のバッフア３３にデータを出力することができ
る。
【００４９】次に、メモリセルアレイ１０内の同一ワー
ド線下の全メモリセルに対して、同じデータを一斉書込
する動作（図７の期間ＴＦ）を説明する。外部から一斉
データ書込モード信号ＦＷＥが入力されると（図７
（ｌ）参照）、この半導体メモリ装置は、一斉データ書
込モード状態となる。
ド線下の全メモリセルに対して、同じデータを一斉書込
する動作（図７の期間ＴＦ）を説明する。外部から一斉
データ書込モード信号ＦＷＥが入力されると（図７
（ｌ）参照）、この半導体メモリ装置は、一斉データ書
込モード状態となる。
【００５０】このモード状態において、まずＲＡＳ信号
が入力されると（図７（ａ）参照）、クロックジェネレ
ータ１９はφ０をアドレスバッファ１１に供給し（図７
（ｄ）参照）、一斉書込をするワード線を指定するロウ
アドレスが外部からアドレスバッファ１１に供給される
（図７（ｃ）参照）。アドレスバッファ１１からロウア
ドレス信号がロウデコーダ１２に加えられ、ワード線を
駆動するための信号φ１がクロックジェネレータ１９か
らロウデコーダ１２に供給され（図７（ｅ）参照）、ロ
ウアドレス信号によって選択されたワード線がハイレベ
ルとなる（図７（ｆ）参照）。
が入力されると（図７（ａ）参照）、クロックジェネレ
ータ１９はφ０をアドレスバッファ１１に供給し（図７
（ｄ）参照）、一斉書込をするワード線を指定するロウ
アドレスが外部からアドレスバッファ１１に供給される
（図７（ｃ）参照）。アドレスバッファ１１からロウア
ドレス信号がロウデコーダ１２に加えられ、ワード線を
駆動するための信号φ１がクロックジェネレータ１９か
らロウデコーダ１２に供給され（図７（ｅ）参照）、ロ
ウアドレス信号によって選択されたワード線がハイレベ
ルとなる（図７（ｆ）参照）。
【００５１】この時点までに、ＲＡＭＩ／Ｏポート１８
内に設けられたバッファ１７（図１）から一斉書込用デ
ータＦＤがデータバスＦＤＢに供給される。
内に設けられたバッファ１７（図１）から一斉書込用デ
ータＦＤがデータバスＦＤＢに供給される。
【００５２】次に信号φ３がクロックジェネレータ１９
から供給され（図７（ｉ）参照）、スイッチ回路ＦＳＬ
が活性状態となり、データバスＦＤＢと、それに対応す
るビット線対の一方のすべてのビット線ＢＬ−１Ｂ、Ｂ
Ｌ−２Ｂ、…ＢＬ−ｎＢとが接続される（図７（ｊ）参
照）。
から供給され（図７（ｉ）参照）、スイッチ回路ＦＳＬ
が活性状態となり、データバスＦＤＢと、それに対応す
るビット線対の一方のすべてのビット線ＢＬ−１Ｂ、Ｂ
Ｌ−２Ｂ、…ＢＬ−ｎＢとが接続される（図７（ｊ）参
照）。
【００５３】その後、センスアンプ活性信号φ４がハイ
レベルとなるため（図７（ｇ）参照）、センスアンプ１
６はビット線ＢＬ−１Ｂ、ＢＬ−２Ｂ、…ＢＬ−ｎＢの
レベルに応じて反対側のビット線ＢＬ−１Ａ、ＢＬ−２
Ａ、…ＢＬ−ｎＡをハイレベル又はロウレベルに増幅す
る（図７（ｊ）参照）。すなわち、ビット線対のもう一
方のビット線は、データバスＦＤＢに供給されたビット
線のレベルとは相補的関係（逆の電圧レベル）になる。
これにより、データバスＦＤＢ１本と、センスアンプ１
個に対して１つのトランジシタで構成されるスイッチ回
路ＦＳＬでも、ビット線対に対して一斉書込用データＦ
Ｄをそれぞれ供給することができる。
レベルとなるため（図７（ｇ）参照）、センスアンプ１
６はビット線ＢＬ−１Ｂ、ＢＬ−２Ｂ、…ＢＬ−ｎＢの
レベルに応じて反対側のビット線ＢＬ−１Ａ、ＢＬ−２
Ａ、…ＢＬ−ｎＡをハイレベル又はロウレベルに増幅す
る（図７（ｊ）参照）。すなわち、ビット線対のもう一
方のビット線は、データバスＦＤＢに供給されたビット
線のレベルとは相補的関係（逆の電圧レベル）になる。
これにより、データバスＦＤＢ１本と、センスアンプ１
個に対して１つのトランジシタで構成されるスイッチ回
路ＦＳＬでも、ビット線対に対して一斉書込用データＦ
Ｄをそれぞれ供給することができる。
【００５４】以上の動作により、同一ワード線下の全メ
モリセルに一斉書込用データＦＤが書込まれる。
モリセルに一斉書込用データＦＤが書込まれる。
【００５５】尚、一斉書込用のデータを送るビット線
は、上述したビット線ＢＬ−１Ｂ、ＢＬ−２Ｂ、…ＢＬ
−ｎＢではなく、もう一方のビット線ＢＬ−１Ａ、ＢＬ
−２Ａ、…ＢＬ−ｎＡであってもよい。その場合はそれ
に応じたデータを用いればよい。
は、上述したビット線ＢＬ−１Ｂ、ＢＬ−２Ｂ、…ＢＬ
−ｎＢではなく、もう一方のビット線ＢＬ−１Ａ、ＢＬ
−２Ａ、…ＢＬ−ｎＡであってもよい。その場合はそれ
に応じたデータを用いればよい。
【００５６】この一斉データ書込みの動作が終了する
と、ＲＡＳおよびＣＡＳ信号がハイレベル、すなわちノ
ンアクティブとなり、それに対応して、φ０、φ１、φ
３、φ４が順次ロウレベルとなり、半導体メモリ装置に
対する１回の一斉データ書込モード動作のサイクルが終
了する。
と、ＲＡＳおよびＣＡＳ信号がハイレベル、すなわちノ
ンアクティブとなり、それに対応して、φ０、φ１、φ
３、φ４が順次ロウレベルとなり、半導体メモリ装置に
対する１回の一斉データ書込モード動作のサイクルが終
了する。
【００５７】以上説明したように、本実施例によれば、
第１および第２の実施例と同様に、同一ワード線下の全
メモリセルに対して一度のサイクルで、同一データを書
込むことができ、従来のように、カラムデコーダにより
すべてのビット線対を一回毎に選択して書込む動作に比
して格段のスビードアップが達成できた。しかも、本実
施例は一斉データ書込回路ＦＷＤを、１本のデータバス
ＦＤＢと、ビット線１組につき１個のトランジスタで構
成されたスイッチ回路ＦＳＬから構成することができ、
半導体メモリ装置全体の面積を更に小さくすることがで
きる。
第１および第２の実施例と同様に、同一ワード線下の全
メモリセルに対して一度のサイクルで、同一データを書
込むことができ、従来のように、カラムデコーダにより
すべてのビット線対を一回毎に選択して書込む動作に比
して格段のスビードアップが達成できた。しかも、本実
施例は一斉データ書込回路ＦＷＤを、１本のデータバス
ＦＤＢと、ビット線１組につき１個のトランジスタで構
成されたスイッチ回路ＦＳＬから構成することができ、
半導体メモリ装置全体の面積を更に小さくすることがで
きる。
【００５８】次に、図８を参照して、本発明の第４の実
施例について説明する。第３の実施例との違いは、デー
タレジスタ３２、スイッチ回路３１、一斉データ書込用
のスイッチ回路ＦＳＬおよびデータバスＦＤＢをすぺて
カラムデコーダ１３の近傍に配置したことにある。ま
た、本実施例では、データバスＦＤＢはビット線ＢＬ−
１Ａ、ＢＬ−２Ａ、…ＢＬ−ｎＡと接続され、逆にデー
タレジスタ１３がもう一方のビット線ＢＬ−１Ｂ、ＢＬ
−２Ｂ、…ＢＬ−ｎＢに接続されているが、上述したよ
うに、一斉書込用等のデータをそれに応じたレベルとす
れば第３の実施例と同じである。従って、それぞれの回
路構成、動作等は図３と同様である。
施例について説明する。第３の実施例との違いは、デー
タレジスタ３２、スイッチ回路３１、一斉データ書込用
のスイッチ回路ＦＳＬおよびデータバスＦＤＢをすぺて
カラムデコーダ１３の近傍に配置したことにある。ま
た、本実施例では、データバスＦＤＢはビット線ＢＬ−
１Ａ、ＢＬ−２Ａ、…ＢＬ−ｎＡと接続され、逆にデー
タレジスタ１３がもう一方のビット線ＢＬ−１Ｂ、ＢＬ
−２Ｂ、…ＢＬ−ｎＢに接続されているが、上述したよ
うに、一斉書込用等のデータをそれに応じたレベルとす
れば第３の実施例と同じである。従って、それぞれの回
路構成、動作等は図３と同様である。
【００５９】このような構成とすることにより、半導体
メモリ装置全体の実体配線が短かくなり、なお一層の面
積縮小が可能となる。
メモリ装置全体の実体配線が短かくなり、なお一層の面
積縮小が可能となる。
【００６０】
【発明の効果】以上説明したように、本発明の半導体メ
モリ装置は、同一ワード線下の全メモリセルに対して一
度のサイクルで、同一データを書込むことができ、従来
のように、カラムデコーダによりすべてのビット線対を
一回毎に選択して書込む動作に比して格段のスビードア
ップが達成できた。
モリ装置は、同一ワード線下の全メモリセルに対して一
度のサイクルで、同一データを書込むことができ、従来
のように、カラムデコーダによりすべてのビット線対を
一回毎に選択して書込む動作に比して格段のスビードア
ップが達成できた。
【図１】本発明の第１の実施例における半導体メモリ装
置の全体の構成を示すブロック図である。
置の全体の構成を示すブロック図である。
【図２】図１に示す半導体メモリ装置の一部回路構成を
示す回路図である。
示す回路図である。
【図３】図１、図２に示す半導体メモリ装置の動作を説
明するための波形図である。
明するための波形図である。
【図４】本発明の第２の実施例の一部回路構成を示す回
路図である。
路図である。
【図５】本発明の第３の実施例における半導体メモリ装
置の全体の構成を示すブロック図である。
置の全体の構成を示すブロック図である。
【図６】図５に示す半導体メモリ装置の一部回路構成を
示す回路図である。
示す回路図である。
【図７】図５、図６に示す半導体メモリ装置の動作を説
明するための波形図である。
明するための波形図である。
【図８】本発明の第４の実施例の一部回路構成を示す回
路図である。
路図である。
１０ メモリセルアレイ １２ アドレスバッファ １３ カラムデコーダ １４ データバスライン １６ センスアンプ １７ バッファ
フロントページの続き (56)参考文献 特開 平２−29987（ＪＰ，Ａ) 特開 昭63−241793（ＪＰ，Ａ) 特開 昭63−266691（ＪＰ，Ａ) 特開 平３−73489（ＪＰ，Ａ) 特開 平３−120694（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 11/407
Claims (4)
- 【請求項１】 アレイ状に設けられた複数のメモリセル
とそれらにそれぞれ接続した複数のビット線およびワー
ド線を含み前記ビット線は２本で一対となすように配置
されたメモリセルアレイと、一斉書込用データが供給さ
れる１本の一斉書込バスと、複数のビット線対のそれぞ
れ一方のビット線と前記一斉書込データバスとに結合し
制御信号に応じて前記一斉書込データバスを前記一方の
ビット線に接続する第１の手段と、前記１本の一斉書込
データバスを前記ビット線対の他方のビット線に反転回
路を介して前記制御信号に応答して接続する第２の手段
とを有することを特徴とする半導体メモリ装置。 - 【請求項２】 アレイ状に設けられた複数のメモリセル
とそれらにそれぞれ接続した複数のビット線およびワー
ド線を含み前記ビット線は２本で一対となすように配置
されたメモリセルアレイと、一斉書込用データが供給さ
れる１本の一斉書込データバスと、複数のビット線対の
それぞれ一方のビット線と前記一斉書込データバスとに
結合し制御信号に応じて前記一斉書込データバスを前記
一方のビット線に接続する第１の手段と、前記ビット線
対の数と同数のビット数のレジスタを含むデータ保持手
段と、前記ビット線対の他方のビット線と前記レジスタ
とを他の制御信号に応じて同時に接続するスイッチ回路
とを有することを特徴とする半導体メモリ装置。 - 【請求項３】 前記スイッチ回路は前記ビット線対の前
記他方のビット線と前記レジスタとの間にそれぞれ接続
され制御端子に前記他の制御信号を受けるトランスファ
ーゲートを含むことを特徴とする請求項２記載の半導体
メモリ装置。 - 【請求項４】 前記ビット線対を選択するカラムデコー
ダと前記制御信号および前記他の制御信号を伝送する制
御信号線とを有し、前記第１の手段、前記データ保持手
段及び前記制御信号線が前記カラムデコーダの近傍に配
置されたことを特徴とする請求項２又は３記載の半導体
メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3038212A JP2778269B2 (ja) | 1990-03-12 | 1991-03-05 | 半導体メモリ装置 |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6140990 | 1990-03-12 | ||
| JP2-61409 | 1990-03-12 | ||
| JP8404190 | 1990-03-30 | ||
| JP2-84041 | 1990-03-30 | ||
| JP3038212A JP2778269B2 (ja) | 1990-03-12 | 1991-03-05 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04212777A JPH04212777A (ja) | 1992-08-04 |
| JP2778269B2 true JP2778269B2 (ja) | 1998-07-23 |
Family
ID=27289735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3038212A Expired - Lifetime JP2778269B2 (ja) | 1990-03-12 | 1991-03-05 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2778269B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0787033B2 (ja) * | 1987-03-30 | 1995-09-20 | 株式会社東芝 | 半導体メモリ |
| JPH0770212B2 (ja) * | 1988-07-19 | 1995-07-31 | 日本電気株式会社 | 半導体メモリ回路 |
-
1991
- 1991-03-05 JP JP3038212A patent/JP2778269B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04212777A (ja) | 1992-08-04 |
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