JP2928654B2 - マルチポートｄｒａｍ - Google Patents
マルチポートｄｒａｍInfo
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- Databases & Information Systems (AREA)
- Multimedia (AREA)
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Description
【０００１】
【産業上の利用分野】本発明はマルチポートＤＲＡＭに
関するものである。
関するものである。
【０００２】
【従来の技術】従来のマルチポートＤＲＡＭの構成を図
４に示す。このマルチポートＤＲＡＭは、ＲＡＭ部５
と、データ転送ゲート部６と、ＳＡＭ部７とを有してい
る。ＲＡＭ部５は、カラムアドレスの最上位ビット（Ｍ
ＳＢ）が０であるＲＡＭ５Ａと、カラムアドレスのＭＳ
Ｂが１であるＲＡＭ５Ｂからなっている。又、データ転
送ゲート部６は転送ゲート６Ａと転送ゲート６Ｂからな
っている。ＳＡＭ部７はデータレジスタ７Ｃと、データ
レジスタ７Ｄと、入出力バッファ８からなっている。外
部からＲＡＭ部５へのデータの書込み及びデータの読込
みは通常のＤＲＡＭと同様にして行う。例えば書込みの
場合、外部からＩ／Ｏバッファ２を介して入力されたデ
ータは、アドレスバッファ１を介して入力されるアドレ
ス信号に対応する、ＲＡＭ部５のアドレスのメモリセル
に書込まれることになる。この時アドレス信号はアドレ
スバッファ１を介してカラムアドレスデコーダ３及びロ
ウアドレスデコーダ４に送られてデコードされ、対応す
る行及び列のメモリセルが選択される。
４に示す。このマルチポートＤＲＡＭは、ＲＡＭ部５
と、データ転送ゲート部６と、ＳＡＭ部７とを有してい
る。ＲＡＭ部５は、カラムアドレスの最上位ビット（Ｍ
ＳＢ）が０であるＲＡＭ５Ａと、カラムアドレスのＭＳ
Ｂが１であるＲＡＭ５Ｂからなっている。又、データ転
送ゲート部６は転送ゲート６Ａと転送ゲート６Ｂからな
っている。ＳＡＭ部７はデータレジスタ７Ｃと、データ
レジスタ７Ｄと、入出力バッファ８からなっている。外
部からＲＡＭ部５へのデータの書込み及びデータの読込
みは通常のＤＲＡＭと同様にして行う。例えば書込みの
場合、外部からＩ／Ｏバッファ２を介して入力されたデ
ータは、アドレスバッファ１を介して入力されるアドレ
ス信号に対応する、ＲＡＭ部５のアドレスのメモリセル
に書込まれることになる。この時アドレス信号はアドレ
スバッファ１を介してカラムアドレスデコーダ３及びロ
ウアドレスデコーダ４に送られてデコードされ、対応す
る行及び列のメモリセルが選択される。
【０００３】一方、ＲＡＭ部５からＳＡＭ部７へのデー
タの転送について説明する。まず、例えばＲＡＭ５Ａの
１行分のデータが転送ゲート６Ａを介してＳＡＭ部７の
データレジスタ７Ｃに送られる。即ち、図５に示すよう
に、１本のワード線、例えばワード線ＷＬi が選択され
ると、ＲＡＭ５Ａの各ブロックａ1 ，ａ2 ，ａ3 ，ａ4
のワード線ＷＬi に接続されているメモリセルからデー
タが各ビット線バーＢＬoj（ｊ＝１，…ｎ）に読出され
て、これらデータが各ブロックのセンスアンプＳＡ01，
ＳＡ02，ＳＡ03，ＳＡ04によって増幅されて、読出され
たデータがビット線バーＢＬojに、その反転データがビ
ット線ＢＬojに出力される。なお、図５においてワード
線ＷＬi+1 が選択された場合は、読出されたデータがビ
ット線ＢＬojにその反転データがビット線バーＢＬojに
増幅されて出力される。この時、制御線ＣＬに、転送ゲ
ート６ＡをＯＮにする制御信号が送られると、転送ゲー
ト６ＡがＯＮして、増幅されたデータがデータレジスタ
７Ｃの各ブロックｃ1 ，ｃ2 ，ｃ3 ，ｃ4 に転送され、
転送ゲート６ＡがＯＦＦすることにより読出されたデー
タが各ブロックに記憶される。このデータレジスタの各
ブロックは、２個のＰチャネルトランジスタからなるフ
リップフロップ、２個のＮチャネルトランジスタからな
るフリップフロップ、及びＤＱゲート１４からなってお
り、Ｐチャネルトランジスタからなるフリップフロップ
はＤ1 線に、Ｎチャネルトランジスタからなるフリップ
フロップはＤ2 線に接続されている。これらのＤ1 線及
びＤ2 線の一方は駆動電位Ｖccが、他方は零電位が印加
されている。なお、ＳＡＭ部７のデータレジスタの各ブ
ロックは、図５に示すように一対のビット線ＢＬoj、バ
ーＢＬojに各々転送ゲート６Ａを介して接続されている
ものの他に、図６に示すように一対のビット線のうちの
一方、例えばビット線ＢＬojに１個の転送ゲート６Ａを
介して、各ブロックｃ′j の１端が接続され、転送され
たデータの反転データをＮＯＴゲート６０によって生成
し、転送されたデータを記憶するものもある。
タの転送について説明する。まず、例えばＲＡＭ５Ａの
１行分のデータが転送ゲート６Ａを介してＳＡＭ部７の
データレジスタ７Ｃに送られる。即ち、図５に示すよう
に、１本のワード線、例えばワード線ＷＬi が選択され
ると、ＲＡＭ５Ａの各ブロックａ1 ，ａ2 ，ａ3 ，ａ4
のワード線ＷＬi に接続されているメモリセルからデー
タが各ビット線バーＢＬoj（ｊ＝１，…ｎ）に読出され
て、これらデータが各ブロックのセンスアンプＳＡ01，
ＳＡ02，ＳＡ03，ＳＡ04によって増幅されて、読出され
たデータがビット線バーＢＬojに、その反転データがビ
ット線ＢＬojに出力される。なお、図５においてワード
線ＷＬi+1 が選択された場合は、読出されたデータがビ
ット線ＢＬojにその反転データがビット線バーＢＬojに
増幅されて出力される。この時、制御線ＣＬに、転送ゲ
ート６ＡをＯＮにする制御信号が送られると、転送ゲー
ト６ＡがＯＮして、増幅されたデータがデータレジスタ
７Ｃの各ブロックｃ1 ，ｃ2 ，ｃ3 ，ｃ4 に転送され、
転送ゲート６ＡがＯＦＦすることにより読出されたデー
タが各ブロックに記憶される。このデータレジスタの各
ブロックは、２個のＰチャネルトランジスタからなるフ
リップフロップ、２個のＮチャネルトランジスタからな
るフリップフロップ、及びＤＱゲート１４からなってお
り、Ｐチャネルトランジスタからなるフリップフロップ
はＤ1 線に、Ｎチャネルトランジスタからなるフリップ
フロップはＤ2 線に接続されている。これらのＤ1 線及
びＤ2 線の一方は駆動電位Ｖccが、他方は零電位が印加
されている。なお、ＳＡＭ部７のデータレジスタの各ブ
ロックは、図５に示すように一対のビット線ＢＬoj、バ
ーＢＬojに各々転送ゲート６Ａを介して接続されている
ものの他に、図６に示すように一対のビット線のうちの
一方、例えばビット線ＢＬojに１個の転送ゲート６Ａを
介して、各ブロックｃ′j の１端が接続され、転送され
たデータの反転データをＮＯＴゲート６０によって生成
し、転送されたデータを記憶するものもある。
【０００４】このようにしてＲＡＭ５Ａからデータレジ
スタ７Ｃへのデータの転送が完了した後、ＳＡＭ部７の
ＤＱゲート１４（図５参照）がＯＮすると、データレジ
スタ７Ｃに転送されたデータはＳＡＭ部７の入出力バッ
ファ８（図４参照）を介して外部に出力される。この出
力中にＲＡＭ５Ｂの１行分のデータが前述したと同様に
して転送ゲート６Ｂを介してデータレジスタ７Ｄに転送
される。そして、このデータレジスタ７Ｄに送られたデ
ータが入出力バッファ８を介して外部に出力されている
間にＲＡＭ５Ａの１行分のデータが転送ゲート６Ａを介
してデータレジスタ７Ｃに送られ、これを順次、繰り返
すことでＲＡＭ部５の必要なデータがＳＡＭ部７を介し
て外部に出力される（図５参照）。なお、ＳＡＭ部７か
らＲＡＭ部５へのデータの転送は上述の手順を逆にする
ことで可能となる。
スタ７Ｃへのデータの転送が完了した後、ＳＡＭ部７の
ＤＱゲート１４（図５参照）がＯＮすると、データレジ
スタ７Ｃに転送されたデータはＳＡＭ部７の入出力バッ
ファ８（図４参照）を介して外部に出力される。この出
力中にＲＡＭ５Ｂの１行分のデータが前述したと同様に
して転送ゲート６Ｂを介してデータレジスタ７Ｄに転送
される。そして、このデータレジスタ７Ｄに送られたデ
ータが入出力バッファ８を介して外部に出力されている
間にＲＡＭ５Ａの１行分のデータが転送ゲート６Ａを介
してデータレジスタ７Ｃに送られ、これを順次、繰り返
すことでＲＡＭ部５の必要なデータがＳＡＭ部７を介し
て外部に出力される（図５参照）。なお、ＳＡＭ部７か
らＲＡＭ部５へのデータの転送は上述の手順を逆にする
ことで可能となる。
【０００５】
【発明が解決しようとする課題】上述のように、従来の
マルチポートＤＲＡＭにおいては、図５に示すようにＲ
ＡＭのブロック、例えばブロックａi （ｉ＝１，２…）
とデータレジスタ７Ｃのブロックｃi が一対一に対応し
ているため、図７に示すようにＲＡＭ５Ａに記憶されて
いるデータはデータレジスタ７Ｃへ、ＲＡＭ５Ｂに記憶
されているデータはデータレジスタ７Ｄへと固定されて
転送される。したがってＳＡＭ部７からシリアルリード
を行う場合はデータレジスタ７Ｃとデータレジスタ７Ｄ
のうちの一方のに記憶されているデータをリードした後
に他方に記憶されているデータをリードするため、必
ず、ＲＡＭ５Ａ側のデータと、ＲＡＭ５Ｂ側のデータが
交互に読み出されることになる。このため、ＲＡＭ５Ａ
側のデータだけ、又はＲＡＭ５Ｂ側のデータだけ連続的
に読み出すことは不可能であった。又、同様にＲＡＭ５
Ａ又はＲＡＭ５Ｂ側に連続的にデータを書込むことも不
可能であった。本発明は上記事情を考慮してなされたも
のであって、ＲＡＭブロックの交互読出しや交互書込み
ばかりでなく、同一ＲＡＭブロックからの連続読出しや
連続書込みを行うことができるマルチポートＤＲＡＭを
提供することを目的とする。
マルチポートＤＲＡＭにおいては、図５に示すようにＲ
ＡＭのブロック、例えばブロックａi （ｉ＝１，２…）
とデータレジスタ７Ｃのブロックｃi が一対一に対応し
ているため、図７に示すようにＲＡＭ５Ａに記憶されて
いるデータはデータレジスタ７Ｃへ、ＲＡＭ５Ｂに記憶
されているデータはデータレジスタ７Ｄへと固定されて
転送される。したがってＳＡＭ部７からシリアルリード
を行う場合はデータレジスタ７Ｃとデータレジスタ７Ｄ
のうちの一方のに記憶されているデータをリードした後
に他方に記憶されているデータをリードするため、必
ず、ＲＡＭ５Ａ側のデータと、ＲＡＭ５Ｂ側のデータが
交互に読み出されることになる。このため、ＲＡＭ５Ａ
側のデータだけ、又はＲＡＭ５Ｂ側のデータだけ連続的
に読み出すことは不可能であった。又、同様にＲＡＭ５
Ａ又はＲＡＭ５Ｂ側に連続的にデータを書込むことも不
可能であった。本発明は上記事情を考慮してなされたも
のであって、ＲＡＭブロックの交互読出しや交互書込み
ばかりでなく、同一ＲＡＭブロックからの連続読出しや
連続書込みを行うことができるマルチポートＤＲＡＭを
提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明によるマルチポー
トＤＲＡＭは、カラムアドレスの最上位ビットが零であ
る一対のビット線ＢＬ0i、バーＢＬ0i、及びこれらの各
ビット線に接続された複数のメモリセルを、各々有して
いるｎ個のＲＡＭブロックａi （ｉ＝１，…ｎ）と、カ
ラムアドレスの最上位ビットが１である一対のビット線
ＢＬ1i、バーＢＬ1i、及びこれらの各ビット線に接続さ
れた複数のメモリセルを、各々有しているｎ個のＲＡＭ
ブロックｂi （ｉ＝１，…ｎ）とを備えているＲＡＭ部
と、各々が、第１端子及び第２端子を有し、第１端子を
介して入力されるデータからこのデータの反転データを
生成してデータを記憶するとともに、第２端子を介して
入力されるデータを記憶するｎ＋１個のＳＡＭブロック
ｃi （ｉ＝１，…ｎ＋１）を有している第１のデータレ
ジスタと、各々が第３端子及び第４端子を有し、第３端
子を介して入力されるデータからこのデータの反転デー
タを生成してデータを記憶するとともに第４端子を介し
て入力されるデータを記憶するｎ個のＳＡＭブロックｄ
i （ｉ＝１，…ｎ）を有している第２のデータレジスタ
とを備えているＳＡＭ部と、４ｎ個のゲートトランジス
タＴji（ｊ＝１，…４、ｉ＝１，…ｎ）と、第１、第
２、第３、及び第４制御線とを有しているデータ転送ゲ
ート部と、を備え、ｎ個のＲＡＭブロックａi （ｉ＝
１，…ｎ）とｎ個のＲＡＭブロックｂi （ｉ＝１，…
ｎ）を交互に並ぶように配置するとともに、隣り合った
ＲＡＭブロックの２組の一対のビット線のうち隣り合う
ビット線を、データ方向が一致するように配置し、第１
のデータレジスタのｎ＋１個のＳＡＭブロックｃi （ｉ
＝１，…ｎ＋１）と、第２のデータレジスタのｎ個のＳ
ＡＭブロックｄi（ｉ＝１，…ｎ）とを交互に配列し、
ゲートトランジスタＴ1i（ｉ＝１，…ｎ）はゲートが第
１制御線に、ソース又はドレインのうちの一方がＲＡＭ
ブロックａi のビット線ＢＬ0iに、他方がＳＡＭブロッ
クｃi の第１端子に接続され、ゲートトランジスタＴ2i
（ｉ＝１，…ｎ）はゲートが第２制御線に、ソース又は
ドレインのうちの一方がＲＡＭブロックａi のビット線
バーＢＬ0iに、他方がＳＡＭブロック ｄi の第３端子
に接続され、ゲートトランジスタＴ3i（ｉ＝１，…ｎ）
はゲートが第３制御線に、ソース又はドレインのうちの
一方がＲＡＭブロックｂi のビット線バーＢＬ1iに、他
方がＳＡＭブロックｄi の第３端子に接続され、ゲート
トランジスタＴ4i（ｉ＝１，…ｎ）はゲートが第４制御
線に、ソース又はドレインのうちの一方がＲＡＭブロッ
クｂi のビット線ＢＬ1iに、他方がＳＡＭブロックＣ
i+1 の第１端子に接続されていることを特徴とする。
トＤＲＡＭは、カラムアドレスの最上位ビットが零であ
る一対のビット線ＢＬ0i、バーＢＬ0i、及びこれらの各
ビット線に接続された複数のメモリセルを、各々有して
いるｎ個のＲＡＭブロックａi （ｉ＝１，…ｎ）と、カ
ラムアドレスの最上位ビットが１である一対のビット線
ＢＬ1i、バーＢＬ1i、及びこれらの各ビット線に接続さ
れた複数のメモリセルを、各々有しているｎ個のＲＡＭ
ブロックｂi （ｉ＝１，…ｎ）とを備えているＲＡＭ部
と、各々が、第１端子及び第２端子を有し、第１端子を
介して入力されるデータからこのデータの反転データを
生成してデータを記憶するとともに、第２端子を介して
入力されるデータを記憶するｎ＋１個のＳＡＭブロック
ｃi （ｉ＝１，…ｎ＋１）を有している第１のデータレ
ジスタと、各々が第３端子及び第４端子を有し、第３端
子を介して入力されるデータからこのデータの反転デー
タを生成してデータを記憶するとともに第４端子を介し
て入力されるデータを記憶するｎ個のＳＡＭブロックｄ
i （ｉ＝１，…ｎ）を有している第２のデータレジスタ
とを備えているＳＡＭ部と、４ｎ個のゲートトランジス
タＴji（ｊ＝１，…４、ｉ＝１，…ｎ）と、第１、第
２、第３、及び第４制御線とを有しているデータ転送ゲ
ート部と、を備え、ｎ個のＲＡＭブロックａi （ｉ＝
１，…ｎ）とｎ個のＲＡＭブロックｂi （ｉ＝１，…
ｎ）を交互に並ぶように配置するとともに、隣り合った
ＲＡＭブロックの２組の一対のビット線のうち隣り合う
ビット線を、データ方向が一致するように配置し、第１
のデータレジスタのｎ＋１個のＳＡＭブロックｃi （ｉ
＝１，…ｎ＋１）と、第２のデータレジスタのｎ個のＳ
ＡＭブロックｄi（ｉ＝１，…ｎ）とを交互に配列し、
ゲートトランジスタＴ1i（ｉ＝１，…ｎ）はゲートが第
１制御線に、ソース又はドレインのうちの一方がＲＡＭ
ブロックａi のビット線ＢＬ0iに、他方がＳＡＭブロッ
クｃi の第１端子に接続され、ゲートトランジスタＴ2i
（ｉ＝１，…ｎ）はゲートが第２制御線に、ソース又は
ドレインのうちの一方がＲＡＭブロックａi のビット線
バーＢＬ0iに、他方がＳＡＭブロック ｄi の第３端子
に接続され、ゲートトランジスタＴ3i（ｉ＝１，…ｎ）
はゲートが第３制御線に、ソース又はドレインのうちの
一方がＲＡＭブロックｂi のビット線バーＢＬ1iに、他
方がＳＡＭブロックｄi の第３端子に接続され、ゲート
トランジスタＴ4i（ｉ＝１，…ｎ）はゲートが第４制御
線に、ソース又はドレインのうちの一方がＲＡＭブロッ
クｂi のビット線ＢＬ1iに、他方がＳＡＭブロックＣ
i+1 の第１端子に接続されていることを特徴とする。
【０００７】
【作用】このように構成された本発明のマルチポートＤ
ＲＡＭによれば、第１制御線を介してゲートトランジス
タＴ1i（ｉ＝１，…ｎ）を制御することにより、ＲＡＭ
ブロックａi とＳＡＭブロックｃi とのデータ転送が可
能となり、又第２制御線を介してゲートトランジスタＴ
2i（ｉ＝１，…ｎ）を制御することにより、ＲＡＭブロ
ックａi とＳＡＭブロックｄi との間のデータ転送が可
能となる。更に第３制御線を介してゲートトランジスタ
Ｔ3i（ｉ＝１，…ｎ）を制御することによりＲＡＭブロ
ックｂi とＳＡＭブロックｄi との間のデータ転送が可
能となり、第４制御線を介してゲートトランジスタＴ4i
（ｉ＝１，…ｎ）を制御することによりＲＡＭブロック
ｂi とＳＡＭブロックｃi+1 との間のデータ転送が可能
となる。これにより、ＲＡＭブロックの交互読出しや交
互書込みばかりでなく、同一のＲＡＭブロックからの連
続読出しや連続書込みを行うことができる。
ＲＡＭによれば、第１制御線を介してゲートトランジス
タＴ1i（ｉ＝１，…ｎ）を制御することにより、ＲＡＭ
ブロックａi とＳＡＭブロックｃi とのデータ転送が可
能となり、又第２制御線を介してゲートトランジスタＴ
2i（ｉ＝１，…ｎ）を制御することにより、ＲＡＭブロ
ックａi とＳＡＭブロックｄi との間のデータ転送が可
能となる。更に第３制御線を介してゲートトランジスタ
Ｔ3i（ｉ＝１，…ｎ）を制御することによりＲＡＭブロ
ックｂi とＳＡＭブロックｄi との間のデータ転送が可
能となり、第４制御線を介してゲートトランジスタＴ4i
（ｉ＝１，…ｎ）を制御することによりＲＡＭブロック
ｂi とＳＡＭブロックｃi+1 との間のデータ転送が可能
となる。これにより、ＲＡＭブロックの交互読出しや交
互書込みばかりでなく、同一のＲＡＭブロックからの連
続読出しや連続書込みを行うことができる。
【０００８】
【実施例】本発明によるマルチポートＤＲＡＭの一実施
例の構成を図１に示す。この実施例のマルチポートＤＲ
ＡＭはＲＡＭ部５と、データ転送ゲート部６と、ＳＡＭ
部７とを備えている。ＲＡＭ部５は２ｎ個のＲＡＭブロ
ックａi ，ｂi （ｉ＝１，…ｎ）と、データ入出力線Ｄ
Ｑ、バーＤＱと、ｍ個のワード線ＷＬj （ｊ＝１，…
ｍ）とを有している。又、各ＲＡＭブロックはＤＱゲー
ト１２とセンスアンプと、一対のビット線と、この一対
のビット線に各々接続された２ｍｎ個のメモリセルとか
らなっている。そして、カラムアドレスのＭＳＢ（最上
位ビット）が零であるＲＡＭブロックａi （ｉ＝１，…
ｎ）と、カラムアドレスのＭＳＢが１であるＲＡＭブロ
ックｂi （ｉ＝１，…ｎ）とを交互に配置するとともに
更に隣り合ったＲＡＭブロックの各一対のビット線のう
ちＢＬ又はバーＢＬのデータ方向が一致するようにす
る。すなわち、例えばＲＡＭブロックａi+1 （ｉ＝１…
ｎ−１）はＲＡＭブロックｂi とＲＡＭブロックｂi+1
との間に配置されるとともに、ＲＡＭブロックａi+1 の
一対のビット線ＢＬ0i+1、バーＢＬ0i+1のうちビット線
ＢＬ0i+1はＲＡＭブロックｂi のビット線ＢＬ1iと隣り
合い、もう一方のビット線バーＢＬ0i+1はＲＡＭブロッ
クｂi+1のビット線バーＢＬ1i+1と隣り合うように配置
されている。
例の構成を図１に示す。この実施例のマルチポートＤＲ
ＡＭはＲＡＭ部５と、データ転送ゲート部６と、ＳＡＭ
部７とを備えている。ＲＡＭ部５は２ｎ個のＲＡＭブロ
ックａi ，ｂi （ｉ＝１，…ｎ）と、データ入出力線Ｄ
Ｑ、バーＤＱと、ｍ個のワード線ＷＬj （ｊ＝１，…
ｍ）とを有している。又、各ＲＡＭブロックはＤＱゲー
ト１２とセンスアンプと、一対のビット線と、この一対
のビット線に各々接続された２ｍｎ個のメモリセルとか
らなっている。そして、カラムアドレスのＭＳＢ（最上
位ビット）が零であるＲＡＭブロックａi （ｉ＝１，…
ｎ）と、カラムアドレスのＭＳＢが１であるＲＡＭブロ
ックｂi （ｉ＝１，…ｎ）とを交互に配置するとともに
更に隣り合ったＲＡＭブロックの各一対のビット線のう
ちＢＬ又はバーＢＬのデータ方向が一致するようにす
る。すなわち、例えばＲＡＭブロックａi+1 （ｉ＝１…
ｎ−１）はＲＡＭブロックｂi とＲＡＭブロックｂi+1
との間に配置されるとともに、ＲＡＭブロックａi+1 の
一対のビット線ＢＬ0i+1、バーＢＬ0i+1のうちビット線
ＢＬ0i+1はＲＡＭブロックｂi のビット線ＢＬ1iと隣り
合い、もう一方のビット線バーＢＬ0i+1はＲＡＭブロッ
クｂi+1のビット線バーＢＬ1i+1と隣り合うように配置
されている。
【０００９】一方、データ転送ゲート部６は４ｎ個のゲ
ートトランジスタＴ11，…Ｔ1n，Ｔ21，…Ｔ2n，Ｔ31，
…Ｔ3n，Ｔ41，…Ｔ4nと、４本の制御線Ｌ1 ，Ｌ2 ，Ｌ
3 ，Ｌ4 とを有している。又ＳＡＭ部７は２ｎ＋１個の
ＳＡＭブロックｃi ，ｄi ，ｃ2 …，ｃn ，ｄn ，ｃ
n+1 と、各ＳＡＭブロック毎に２個設けられた、計４ｎ
個のＤＱゲート１４とを有している。ＳＡＭブロックは
ｃ1 ，ｄ1 ，ｃ2 …，ｃn ，ｄn ，ｃn+1 の順に並んで
いる。又、各ＳＡＭブロックは、１個の入力端子と、２
個の出力端子と、１個のＮＯＴゲートと、２個のＰチャ
ネルトランジスタと、２個のＮチャネルトランジスタと
を有しており、入力端子を介して入力されるデータから
ＮＯＴゲートによって反転データを生成し、上記データ
を２個のＰチャネルトランジスタ及び２個のＮチャネル
トランジスタからなるフリップフロップによって記憶
し、ＤＱゲートを開閉することによりこれらのデータを
２個の出力端子を介して外部に送出したり、外部から２
個の出力端子を介して送られてくるデータを上記フリッ
プフロップで記憶する。
ートトランジスタＴ11，…Ｔ1n，Ｔ21，…Ｔ2n，Ｔ31，
…Ｔ3n，Ｔ41，…Ｔ4nと、４本の制御線Ｌ1 ，Ｌ2 ，Ｌ
3 ，Ｌ4 とを有している。又ＳＡＭ部７は２ｎ＋１個の
ＳＡＭブロックｃi ，ｄi ，ｃ2 …，ｃn ，ｄn ，ｃ
n+1 と、各ＳＡＭブロック毎に２個設けられた、計４ｎ
個のＤＱゲート１４とを有している。ＳＡＭブロックは
ｃ1 ，ｄ1 ，ｃ2 …，ｃn ，ｄn ，ｃn+1 の順に並んで
いる。又、各ＳＡＭブロックは、１個の入力端子と、２
個の出力端子と、１個のＮＯＴゲートと、２個のＰチャ
ネルトランジスタと、２個のＮチャネルトランジスタと
を有しており、入力端子を介して入力されるデータから
ＮＯＴゲートによって反転データを生成し、上記データ
を２個のＰチャネルトランジスタ及び２個のＮチャネル
トランジスタからなるフリップフロップによって記憶
し、ＤＱゲートを開閉することによりこれらのデータを
２個の出力端子を介して外部に送出したり、外部から２
個の出力端子を介して送られてくるデータを上記フリッ
プフロップで記憶する。
【００１０】ゲートトランジスタＴ1i（ｉ＝１，…ｎ）
のソース又はドレインのうちの一方がＲＡＭブロックａ
i のビット線ＢＬ0iに接続され、他方がＳＡＭブロック
ｃi の入力端子に接続され、ゲートが制御線Ｌ1 に接続
される。又ゲートトランジスタＴ2i（ｉ＝１，…ｎ）の
ソース又はドレインのうちの一方がＲＡＭブロックａi
のビット線バーＢＬ0iに接続され、他方がＳＡＭブロッ
クｄi の入力端子に接続され、ゲートが制御線Ｌ2 に接
続されている。そして、ゲートトランジスタＴ3i（ｉ＝
１，…ｎ）のソース又はドレインのうちの一方がＲＡＭ
ブロックｂi のビット線バーＢＬ1iに接続され、他方が
ＳＡＭブロックｄi の入力端子に接続され、ゲートが制
御線Ｌ3 に接続されている。又ゲートトランジスタＴ4i
（ｉ＝１，…ｎ）のソース又はドレインのうちの一方が
ＲＡＭブロックｂi のビット線ＢＬ1iに接続され、他方
がＳＡＭブロックｃi+1 の入力端子に接続され、ゲート
が制御線Ｌ4に接続されている。
のソース又はドレインのうちの一方がＲＡＭブロックａ
i のビット線ＢＬ0iに接続され、他方がＳＡＭブロック
ｃi の入力端子に接続され、ゲートが制御線Ｌ1 に接続
される。又ゲートトランジスタＴ2i（ｉ＝１，…ｎ）の
ソース又はドレインのうちの一方がＲＡＭブロックａi
のビット線バーＢＬ0iに接続され、他方がＳＡＭブロッ
クｄi の入力端子に接続され、ゲートが制御線Ｌ2 に接
続されている。そして、ゲートトランジスタＴ3i（ｉ＝
１，…ｎ）のソース又はドレインのうちの一方がＲＡＭ
ブロックｂi のビット線バーＢＬ1iに接続され、他方が
ＳＡＭブロックｄi の入力端子に接続され、ゲートが制
御線Ｌ3 に接続されている。又ゲートトランジスタＴ4i
（ｉ＝１，…ｎ）のソース又はドレインのうちの一方が
ＲＡＭブロックｂi のビット線ＢＬ1iに接続され、他方
がＳＡＭブロックｃi+1 の入力端子に接続され、ゲート
が制御線Ｌ4に接続されている。
【００１１】したがって、制御線Ｌ1 を介してゲートト
ランジスタＴ1i（ｉ＝１，…ｎ）を制御することによ
り、ＲＡＭブロックａiからＳＡＭブロックｃi にデー
タを転送したり、ＳＡＭブロックｃi からＲＡＭブロッ
クａi にデータを転送することが可能となる。又、制御
線Ｌ2 を介してゲートトランジスタＴ2i（ｉ＝１，…
ｎ）を制御することによりＲＡＭブロックａi とＳＡＭ
ブロックｄi との間のデータの転送を行うことが可能と
なる。又、制御線Ｌ3 を介してゲートトランジスタＴ3i
（ｉ＝１，…ｎ）を制御することによりＲＡＭブロック
ｂi とＳＡＭブロックｄi との間のデータの転送を行う
ことが可能となる。又、制御線Ｌ4を介してゲートトラ
ンジスタＴ4i（ｉ＝１，…ｎ）を制御することによりＲ
ＡＭブロックｂi とＳＡＭブロックｃi+1 との間のデー
タの転送を行うことが可能となる。すなわち、図２及び
図３に示すように、カラムアドレスのＭＳＢが０である
ＲＡＭブロックａ1 ，…ａn からなるＲＡＭ部５Ａと、
ＳＡＭブロックｃ1 ，…，ｃn+1 からなるデータレジス
タ７Ｃとの間のデータ転送が可能となるばかりでなく、
ＲＡＭ５Ａと、ＳＡＭブロックｄ1 ，…ｄn からなるデ
ータレジスタ７Ｄとの間のデータ転送が可能となる。
又、カラムアドレスのＭＳＢが１であるＲＡＭブロック
ｂ1 ，…ｂn からなるＲＡＭ５Ｂとデータレジスタ７Ｃ
との間のデータ転送、及びＲＡＭ５Ｂとデータレジスタ
７Ｄとのデータ転送が可能となる。なお、ＲＡＭ５Ｂか
らデータレジスタ７Ｃにデータを転送した場合はこのデ
ータレジスタ７Ｃからデータを読み出す場合はアドレス
カウンタのかウント値を１番地だけシフトするようにす
る。
ランジスタＴ1i（ｉ＝１，…ｎ）を制御することによ
り、ＲＡＭブロックａiからＳＡＭブロックｃi にデー
タを転送したり、ＳＡＭブロックｃi からＲＡＭブロッ
クａi にデータを転送することが可能となる。又、制御
線Ｌ2 を介してゲートトランジスタＴ2i（ｉ＝１，…
ｎ）を制御することによりＲＡＭブロックａi とＳＡＭ
ブロックｄi との間のデータの転送を行うことが可能と
なる。又、制御線Ｌ3 を介してゲートトランジスタＴ3i
（ｉ＝１，…ｎ）を制御することによりＲＡＭブロック
ｂi とＳＡＭブロックｄi との間のデータの転送を行う
ことが可能となる。又、制御線Ｌ4を介してゲートトラ
ンジスタＴ4i（ｉ＝１，…ｎ）を制御することによりＲ
ＡＭブロックｂi とＳＡＭブロックｃi+1 との間のデー
タの転送を行うことが可能となる。すなわち、図２及び
図３に示すように、カラムアドレスのＭＳＢが０である
ＲＡＭブロックａ1 ，…ａn からなるＲＡＭ部５Ａと、
ＳＡＭブロックｃ1 ，…，ｃn+1 からなるデータレジス
タ７Ｃとの間のデータ転送が可能となるばかりでなく、
ＲＡＭ５Ａと、ＳＡＭブロックｄ1 ，…ｄn からなるデ
ータレジスタ７Ｄとの間のデータ転送が可能となる。
又、カラムアドレスのＭＳＢが１であるＲＡＭブロック
ｂ1 ，…ｂn からなるＲＡＭ５Ｂとデータレジスタ７Ｃ
との間のデータ転送、及びＲＡＭ５Ｂとデータレジスタ
７Ｄとのデータ転送が可能となる。なお、ＲＡＭ５Ｂか
らデータレジスタ７Ｃにデータを転送した場合はこのデ
ータレジスタ７Ｃからデータを読み出す場合はアドレス
カウンタのかウント値を１番地だけシフトするようにす
る。
【００１２】以上説明したことにより、ＲＡＭ、例えば
ＲＡＭ５Ａからデータレジスタ７Ｃ又はデータレジスタ
７Ｄのうちの一方にデータ転送した後、ＲＡＭ５Ａから
他方のデータレジスタにデータ転送することが可能とな
るとともに、データレジスタ７Ｃ又は７Ｄの一方からＲ
ＡＭ例えばＲＡＭ５Ａにデータ転送した後に、他方から
ＲＡＭ５Ａにデータを転送することが可能となり、同一
ＲＡＭブロックからの連続読出しや連続書込みを行うこ
とができる。なお、従来と同様にＲＡＭブロックの交互
読出しや交互書込みができることはいうまでもない。
ＲＡＭ５Ａからデータレジスタ７Ｃ又はデータレジスタ
７Ｄのうちの一方にデータ転送した後、ＲＡＭ５Ａから
他方のデータレジスタにデータ転送することが可能とな
るとともに、データレジスタ７Ｃ又は７Ｄの一方からＲ
ＡＭ例えばＲＡＭ５Ａにデータ転送した後に、他方から
ＲＡＭ５Ａにデータを転送することが可能となり、同一
ＲＡＭブロックからの連続読出しや連続書込みを行うこ
とができる。なお、従来と同様にＲＡＭブロックの交互
読出しや交互書込みができることはいうまでもない。
【００１３】
【発明の効果】本発明によれば、ＲＡＭブロックの交互
読出しや交互書込みばかりでなく、同一のＲＡＭブロッ
クからの連続読出しや連続書込みを行うことができる。
読出しや交互書込みばかりでなく、同一のＲＡＭブロッ
クからの連続読出しや連続書込みを行うことができる。
【図１】本発明によるマルチポートＤＲＡＭの一実施例
の構成を示す回路図。
の構成を示す回路図。
【図２】実施例の効果を説明するブロック図。
【図３】実施例の効果を説明するブロック図。
【図４】従来のマルチポートＤＲＡＭの構成を示すブロ
ック図。
ック図。
【図５】従来のマルチポートＤＲＡＭの回路図。
【図６】従来のマルチポートＤＲＡＭにかかる、他のＳ
ＡＭブロックの回路図。
ＡＭブロックの回路図。
【図７】従来のマルチポートＤＲＡＭの問題点を説明す
るブロック図。
るブロック図。
５ ＲＡＭ部 ６ データ転送ゲート部 ７ ＳＡＭ部 ａi （ｉ＝１，…ｎ） カラムアドレスが０であるＲＡ
Ｍブロック ｂi （ｉ＝１，…ｎ） カラムアドレスが１であるＲＡ
Ｍブロック ｃi （ｉ＝１，…ｎ） ＳＡＭブロック ｄi （ｉ＝１，…ｎ） ＳＡＭブロック Ｔji（ｊ＝１，…４、ｉ＝１，…ｎ） ゲートトランジ
スタ
Ｍブロック ｂi （ｉ＝１，…ｎ） カラムアドレスが１であるＲＡ
Ｍブロック ｃi （ｉ＝１，…ｎ） ＳＡＭブロック ｄi （ｉ＝１，…ｎ） ＳＡＭブロック Ｔji（ｊ＝１，…４、ｉ＝１，…ｎ） ゲートトランジ
スタ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 11/407
Claims (1)
- 【請求項１】カラムアドレスの最上位ビットが零である
一対のビット線ＢＬ0i、バーＢＬ0i、及びこれらの各ビ
ット線に接続された複数のメモリセルを、各々有してい
るｎ個のＲＡＭブロックａi （ｉ＝１，…ｎ）と、カラ
ムアドレスの最上位ビットが１である一対のビット線Ｂ
Ｌ1i、バーＢＬ1i、及びこれらの各ビット線に接続され
た複数のメモリセルを、各々有しているｎ個のＲＡＭブ
ロックｂi （ｉ＝１，…ｎ）とを備えているＲＡＭ部
と、各々が、第１端子及び第２端子を有し、前記第１端
子を介して入力されるデータからこのデータの反転デー
タを生成して前記データを記憶するとともに、第２端子
を介して入力されるデータを記憶するｎ＋１個のＳＡＭ
ブロックｃi （ｉ＝１，…ｎ＋１）を有している第１の
データレジスタと、各々が第３端子及び第４端子を有
し、前記第３端子を介して入力されるデータからこのデ
ータの反転データを生成して前記データを記憶するとと
もに第４端子を介して入力されるデータを記憶するｎ個
のＳＡＭブロックｄi （ｉ＝１，…ｎ）を有している第
２のデータレジスタとを備えているＳＡＭ部と、４ｎ個
のゲートトランジスタＴji（ｊ＝１，…４、ｉ＝１，…
ｎ）と、第１、第２、第３、及び第４制御線とを有して
いるデータ転送ゲート部と、を備え、前記ｎ個のＲＡＭ
ブロックａi （ｉ＝１，…ｎ）とｎ個のＲＡＭブロック
ｂi （ｉ＝１，…ｎ）を交互に並ぶように配置するとと
もに、隣り合ったＲＡＭブロックの２組の一対のビット
線のうち隣り合うビット線を、データ方向が一致するよ
うに配置し、前記第１のデータレジスタのｎ＋１個のＳ
ＡＭブロックｃi （ｉ＝１，…ｎ＋１）と、前記第２の
データレジスタのｎ個のＳＡＭブロックｄi （ｉ＝１，
…ｎ）とを交互に配列し、前記ゲートトランジスタＴ1i
（ｉ＝１，…ｎ）はゲートが前記第１制御線に、ソース
又はドレインのうちの一方が前記ＲＡＭブロックａi の
ビット線ＢＬ0iに、他方がＳＡＭブロックｃi の第１端
子に接続され、前記ゲートトランジスタＴ2i（ｉ＝１，
…ｎ）はゲートが前記第２制御線に、ソース又はドレイ
ンのうちの一方が前記ＲＡＭブロックａi のビット線バ
ーＢＬ0iに、他方がＳＡＭブロックｄi の第３端子に接
続され、前記ゲートトランジスタＴ3i（ｉ＝１，…ｎ）
はゲートが前記第３制御線に、ソース又はドレインのう
ちの一方が前記ＲＡＭブロックｂi のビット線バーＢＬ
1iに、他方がＳＡＭブロックｄi の第３端子に接続さ
れ、前記ゲートトランジスタＴ4i（ｉ＝１，…ｎ）はゲ
ートが前記第４制御線に、ソース又はドレインのうちの
一方がＲＡＭブロックｂi のビット線ＢＬ1iに、他方が
ＳＡＭブロックＣi+1 の第１端子に接続されていること
を特徴とするマルチポートＤＲＡＭ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3077937A JP2928654B2 (ja) | 1991-04-10 | 1991-04-10 | マルチポートｄｒａｍ |
| US07/865,229 US5247484A (en) | 1991-04-10 | 1992-04-08 | Multiport DRAM |
| KR1019920005895A KR950006304B1 (ko) | 1991-04-10 | 1992-04-09 | 멀티포트 dram |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3077937A JP2928654B2 (ja) | 1991-04-10 | 1991-04-10 | マルチポートｄｒａｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04311896A JPH04311896A (ja) | 1992-11-04 |
| JP2928654B2 true JP2928654B2 (ja) | 1999-08-03 |
Family
ID=13647988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3077937A Expired - Fee Related JP2928654B2 (ja) | 1991-04-10 | 1991-04-10 | マルチポートｄｒａｍ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5247484A (ja) |
| JP (1) | JP2928654B2 (ja) |
| KR (1) | KR950006304B1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05274862A (ja) * | 1992-03-24 | 1993-10-22 | Mitsubishi Electric Corp | 半導体メモリ装置 |
| JP2664843B2 (ja) * | 1992-09-22 | 1997-10-22 | 株式会社東芝 | マルチポートメモリ |
| US5490112A (en) * | 1993-02-05 | 1996-02-06 | Micron Technology, Inc. | Multi-port memory device with multiple sets of columns |
| JPH07160572A (ja) * | 1993-12-10 | 1995-06-23 | Toshiba Corp | 画像メモリシステム |
| US5625601A (en) * | 1994-04-11 | 1997-04-29 | Mosaid Technologies Incorporated | DRAM page copy method |
| KR0144901B1 (ko) * | 1995-04-24 | 1998-08-17 | 김광호 | 트리플 포트 반도체 메모리장치 |
| US5629901A (en) * | 1995-12-05 | 1997-05-13 | International Business Machines Corporation | Multi write port register |
| JP2000187983A (ja) | 1998-12-22 | 2000-07-04 | Nec Corp | メモリ装置 |
| US6536038B1 (en) * | 1999-11-29 | 2003-03-18 | Intel Corporation | Dynamic update of non-upgradeable memory |
| CN101359455B (zh) * | 2007-08-03 | 2012-05-30 | 晨星半导体股份有限公司 | 优先权控制装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0748301B2 (ja) * | 1987-12-04 | 1995-05-24 | 富士通株式会社 | 半導体記憶装置 |
| US4891794A (en) * | 1988-06-20 | 1990-01-02 | Micron Technology, Inc. | Three port random access memory |
| JP2633645B2 (ja) * | 1988-09-13 | 1997-07-23 | 株式会社東芝 | 半導体メモリ装置 |
| JP3028963B2 (ja) * | 1988-09-21 | 2000-04-04 | 株式会社東芝 | ビデオメモリ装置 |
| US5121360A (en) * | 1990-06-19 | 1992-06-09 | International Business Machines Corporation | Video random access memory serial port access |
-
1991
- 1991-04-10 JP JP3077937A patent/JP2928654B2/ja not_active Expired - Fee Related
-
1992
- 1992-04-08 US US07/865,229 patent/US5247484A/en not_active Expired - Fee Related
- 1992-04-09 KR KR1019920005895A patent/KR950006304B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR920020496A (ko) | 1992-11-21 |
| KR950006304B1 (ko) | 1995-06-13 |
| JPH04311896A (ja) | 1992-11-04 |
| US5247484A (en) | 1993-09-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990427 |
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