JPS6129069B2 - - Google Patents

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JPS6129069B2
JPS6129069B2 JP56158570A JP15857081A JPS6129069B2 JP S6129069 B2 JPS6129069 B2 JP S6129069B2 JP 56158570 A JP56158570 A JP 56158570A JP 15857081 A JP15857081 A JP 15857081A JP S6129069 B2 JPS6129069 B2 JP S6129069B2
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Japan
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data
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signal
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JP56158570A
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JPS5792473A (en
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Shefuiirudo Iiton Junia Saajento
Rudorufu Uuten Deibitsudo
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Inmos Corp
Original Assignee
Inmos Corp
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Publication date
Application filed by Inmos Corp filed Critical Inmos Corp
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Publication of JPS6129069B2 publication Critical patent/JPS6129069B2/ja
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    • G—PHYSICS
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    • G11C—STATIC STORES
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    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/103—Read-write modes for single port memories, i.e. having either a random port or a serial port using serially addressed read-write data registers
    • G11C7/1033—Read-write modes for single port memories, i.e. having either a random port or a serial port using serially addressed read-write data registers using data registers of which only one stage is addressed for sequentially outputting data from a predetermined number of stages, e.g. nibble read-write mode
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    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
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    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/04—Arrangements for selecting an address in a digital store using a sequential addressing device, e.g. shift register, counter

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Description

【発明の詳細な説明】 本発明は半導体メモリの引き続く複数のメモリ
場所の間でデータを迅速に転送するための装置に
関するものである。
コンピユータ装置などにおいては、いくつかの
引き続くメモリ場所に貯えられているデータを迅
速に読出すことがしばしば望まれている。そのよ
うな状況においては、各メモリ場所の中のデータ
をアクセスするために個々の行アドレスと列アド
レスは必要としない。必要なことの全ては第１の
メモリ場所と、後に続くメモリ場所へメモリを自
動的に指示するいくつかの手段である。引き続く
メモリ場所へのデータの迅速な書込みは同じ一般
的なやり方で行うことができる。
従来のいくつかのメモリは、引き続くメモリ場
所に貯えられているデータを迅速に読出すために
「ページ・モード」動作と呼ばれる特徴を有す
る。この動作モードにおいては、メモリの１行に
貯えられているデータが複数のセンス増幅器に保
持される。それから、引き続く列アドレスがメモ
リへ入力されて、各センス増幅器に貯えらている
データを遂次出力する。アクセスされる行内の引
き続くメモリ場所に貯えられているデータを読出
すためには引き続く行アドレスを必要としないか
ら、データの読出し時間が２分の１に短縮され
る。しかし、標準の読出し−書込みサイクル時間
とページ・モード・サイクル時間の比（典型的な
値は２である）は、ページ・モード動作を行わせ
るために装置の構成を一層複雑にすることを正常
化するほど十分に高くないことがしばしばであ
る。
本発明の目的は、半導体メモリの引き続くメモ
リ場所との間でデータを迅速にやり取りするため
の装置を得ることである。
本発明によれば、アドレス入力の複数のビツト
により定められる引き続くＮ個所のメモリ場所に
関連するデータを貯えさせるためのＮ個のデー
タ・ラツチと、それぞれ１個の前記データ・ラツ
チに組合わされ、関連するデータ・ラツチに貯え
られているデータをデータ出力バスへ出力させる
ことができるように構成される対応するＮ個の直
列接続されたデコーダとを備え、与えられた論理
状態を有するアドレス入力の選択された前記ビツ
トに応答して１個のデコーダが最初に作動状態に
され、そのデコーダに関連するデータ・ラツチに
貯えられているデータをデータ出力バスへ出力さ
せるように各デコーダはアドレス入力の選択され
た前記ビツトを受け、作動状態にされたデコーダ
はその後で自身で作動不能状態となり、かつ次の
デコーダを作動状態にするように構成され、前記
次のデコーダと残りのデコーダは作動状態にされ
た後で自身で作動不能状態となり、かつ次のデコ
ーダを作動状態にして、１つのアドレス入力に応
答してデコーダの引き続くＮ個のビツトをデー
タ・ラツチがデータ・バスに出力させるように構
成されることを特徴とする半導体メモリの引き続
くメモリ場所とデータ出力バスの間でデータを迅
速に転送する装置が得られる。
本発明はデータの転送を従来のページ・モード
装置より簡単な構成で、かつデータを迅速に転送
できるという利点を有する。
本発明は、半導体メモリの引き続くメモリ場所
に貯えられているデータを、１つのアドレス入力
に応答してメモリから迅速に読出させる。これを
行うために、本発明の装置は、データを貯えるた
めに、引き続くＮ個のメモリ場所に組合わされる
Ｎ個のデータ・ラツチを含む。それらのメモリ場
所はアドレス入力の複数のビツトにより定められ
る。
バツフアに貯えられているデータを出力させる
ようにバツフアを遂次選択させるために、直列接
続されたＮ個のデコーダが含まれる。各デコーダ
には１個のデータ・ラツチが組合わされる。アド
レス入力に応答して、１個のデコーダが作動させ
られて、それに組合わされているデータ・ラツチ
に貯えられているデータを出力させる。その後
で、前記１個のデコーダは自身で作動不能状態に
なるとともに、第２のデータ・ラツチがそれに貯
えれているデータを出力するように次のデコーダ
を作動状態にする。この動作は順次続けられ、作
動状態になつているデコーダは自身で動作不能状
態になるとともに、データ・ラツチがそれに貯え
られているデータを順次出力するように、次のデ
コーダを作動状態にする。
本発明の好適な実施例においては、Ｎ個のデー
タ・バツフアを含むことにより、メモリへのデー
タの迅速な書込みが行われる。それらのデータ・
バツフアは入来データを受け、メモリが書込みモ
ードにある時に受けた入来データを引き続くＮ個
のメモリ場所へ出力するようになつている。各デ
ータ・バツフアは、前記したようにして作動状態
にされるデコーダの１つにより制御される。作動
させられたデコーダはそれに組合わされているバ
ツフアにその貯えているデータをメモリへ出力さ
せる。このように、Ｎ個のデータ・バツフアが順
次選択されて、入来データを引き続くＮ個のメモ
リ場所に書込ませる。
以下、図面を参照して本発明を詳細に説明す
る。
まず、半導体メモリの引き続くメモリ場所から
のデータの迅速な読出しと、それらのメモリ場所
へのデータの書込みを迅速に行う装置が示されて
いる第１図を参照する。第１図に示す装置におい
て、１つのアドレス入力に応答して４個所の引き
続くメモリ場所に対するデータの４ビツトの読出
しと書込みが行われる「ニツプル・モード」動作
が行われる。
この装置は４個のデータ・ラツチ、図には出力
センス増幅器A0，A1，A2，A3として示されてい
ると、４個のデコーダD0，D1，D2，D3を含む。
各デコーダには１つのセンス増幅器が組合わされ
る。センス増幅器は引き続く４個所のメモリ場所
から受けたデータの４ビツトを貯える。１個のセ
ンス増幅器が１ビツトを貯える。それらのメモリ
場所は８ビツト・アドレス入力の６ビツトにより
定められる。一般に、組合わされているセンス増
幅器に貯えているデータを出力ラツチ１２を介し
てデータ・バス１０へ出力させるために、各デコ
ーダは作動させられる。データの出力を開始する
ために、１つのデコーダ、たとえばD0、が与え
られた論理状態を有する２つのアドレス・ビツト
に応答して作動させられ、センス増幅器にそれに
貯えられているデータの１ビツトを出力させるよ
うに、各デコーダはアドレス入力の２ビツトを受
ける。その後で、作動状態にあるデコーダは自身
で不作動状態となり、次のデコーダ、たとえば
D1、を作動させてそのデコーダに組合わされて
いるセンス増幅器A1に貯えているデータを出力
させる。この動作は連続して続けられ、作動して
いる各デコーダは自身で作動不能状態になり、セ
ンス増幅器が順次作動させられるように次のデコ
ーダを作動させる。このようにして、データの４
ビツトが１つのアドレス入力に応答してデータ・
バスへ出力させられる。
後で説明するように、１つのアドレス入力に応
答して、デコーダD0〜D3に組合わされているデ
ータ入力バツフアB0〜B3に入力データの４つの
ビツトをメモリの引き続く４個所のメモリ場所に
順次加えさせるために、デコーダD0〜D3は順次
作動させられるようにもなつている。したがつ
て、図示の装置は「ニツプル・モード」で動作し
てメモリとの間のデータの迅速な書込みおよび読
出しを行う。
更に詳しくいえば、出力センス増幅器AOはメ
モリ場所からデータ・バスDB0と0を介して受
けたデータ・ビツトとその補数ビツトを貯えるよ
うになつている。同様に、センス増幅器，A1，
A2，A3も引き続くメモリ場所からデータ・バス
DB1と1、DB2と2、DB3と3をそれぞれ介
して受けたデータ・ビツトおよびその補数ビツト
を貯えるようになつている。バスDB0〜DB3によ
り運ばれるデータ・ビツト（およびその補数ビツ
ト）は、メモリへの８ビツト・アドレス入力の６
ビツトにより定められる引き続く４個所のメモリ
場所から受けられる。
センス増幅器A0の出力端子はMOSトランジス
タ１４，１６のドレインへ接続される。それらの
トランジスタのソースはリード１８，２０をそれ
ぞれ介して出力ラツチ１２の入力端子へ結合され
る。したがつて、トランジスタ１４，１６がター
ンオンとされると、センス増幅器A0に貯えられ
ているデータは出力ラツチ１２を介して出力バス
１０へ与えられる。同様にして、センス増幅器
A1〜A3の出力端子はトランジスタ２２と２４、
２６と２８、３０と３２をそれぞれ介して出力ラ
ツチ１２へ結合される。
デコーダD0は入力アドレスのうちから選択さ
れた２個のビツト0，1をリード３４，３６を
介して受ける。。残りのデコーダD1〜D3も同じア
ドレス・ビツトを受けるが、それらのアドレス・
ビツトの論理状態の組合わせは異るから、最初は
ただ１個のデコーダだけが選択される、すなわち
作動させられる。。たとえば、デコーダA1，A2，
A3はビツト0とA1、A0と1、A0とA1をそれぞれ
受ける。したがつて、0と1がともに低論理レ
ベルであるとデコーダD0は作動させられる。そ
してデコーダD1〜D3は全て不作動状態である。
しかし、0とA1がともに低論理レベルの時はデ
コーダD1のみが作動させられる。このように、
デコーダの入力ビツトはデコーダD0〜D3のいず
れか１つを作動状態にする与えられた論理状態を
有すると述べるだけで十分である。残りのデコー
ダの作動については後で説明する。
デコーダD0〜D3はクロツク信号ＲPOFも受け
る。デコーダが作動させられた後で、クロツク信
号φPOFはそのデコーダの動作をクロツク制御す
る。これについて次に説明する。
低レベルであるビツト0，1によりデコーダ
D0が選択されたと仮定すると、時刻t1にクロツク
信号φPOFが低レベルになつた時に（第２図）、デ
コーダD0は出力信号Y0を発生する。その信号Y0
はリード３８を介してトランジスタ１４，１６の
ゲートへ与えられてそれらのトランジスタをター
ンオンする。そのために、センス増幅器A0に貯
えられているデータはトランジスタ１４，１６
と、リード１８，２０と、出力ラツチ１２とを介
して出力バス１０へ与えられる。このようにして
出力バス１０へ与えられた高レベルまたは低レベ
ルのデータ出力が第２図に波形D0で表わされて
いる。
それから、デコーダD0は自身で不動作状態と
なつてトランジスタ１４，１６をターンオフし、
その出力信号Y0をリード４０を介して次のデコ
ーダD1へ与える。この信号に応答してデコーダ
D1は選択されるから、時刻t2にクロツク信号φPO
Ｆが再び低レベルになると（第２図）、デコーダ
D1は出力信号Y1をリード４２に生じてトランジ
スタ２２，２４をターンオフする。したがつて、
センス増幅器A1からの出力データD1（第２図）
が出力バス１０へ与えられ、その後でデコーダ
D1は自身で不作動状態になつてトランジスタ２
２，２４をターンオフするとともに、出力信号
Y1をデコーダD2へ与えて選択する。この動作
は、デコーダD2，D3が順次作動させられてデコ
ーダD2，D3（第２図）をクロツクパルスφPOFと
同期して出力させるように続行される。
データが増幅器A3から読出された後で、デコ
ーダD3は出力Y3をリード４４を介してデコーダ
D0へ与えることにより、デコーダD0を選択す
る。このようにして、別の迅速データ読出しのた
めに各デコーダを選択できる。あるいは、第２図
に示すように、以上説明したニツプル読出しサイ
クルに続いて通常の読出しサイクルを行わせるこ
ともできる。
どのデコーダでも一対の低レベル入力ビツトに
より最初に選択されると、ニツプル・モード・サ
イクルが始まることを理解すべきである。その後
で、４個のセンス増幅器A0〜A3が貯えているデ
ータを出力するまで、他のデコーダが順次選択さ
れる。
ニツプル書込みモード動作を行わせるために、
各データ入力バツフアが組合わされているデー
タ・バスに結合されて、１つのデコーダにより制
御される一対のトランジスタを付して入力データ
を受ける。たとえば、バツフアB0が入力データ
ビツトＤioとioをトランジスタ４６，４８をそ
れぞれ介して受ける。このバツフアの出力はデー
タ・バスDB0，0へ与えられる。バツフアB1〜
B3も入力データをそれぞれ組合わされているデ
ータ・バスへ結合するために同様に接続される。
メモリが書込みモードにある時は、前記したよう
にしてデコーダD0が作動させられてトランジス
タ４６，４８をターンオフし、入力データをバス
DB0，0に結合する。それから、デコーダD1〜
D3が前記したようにして順次作動させられて、
入力データの残りの３ビツトを残りのバスへ読出
す。このようにして入力データの４つのビツトを
メモリの引き続く４個所のメモリ場所に迅速に書
込むことができる。
第１図において、出力センス増幅器A0〜A3と
出力ラツチ１２は通常のものを用いることができ
る。デコーダD0〜D3は全て同一のものであつ
て、なるべく第３図に示すようなものを用いるよ
うにする。バツフアB0〜B3も同一構造で、その
うちの１つを第４図に示す。第６図は第３，４図
に示す回路中の種々の入力信号、出力信号および
クロツク信号のタイミング波形図である。
第５図は第３図の回路で発生された信号を種々
のデコーダに結びつける索引の表である。たとえ
ば、第３図の回路がデコーダD0を表す場合に
は、ＹiはデコーダD0により発生された信号Y0で
あり、Ｙi+3はデコーダD3により発生された信号
Y3である。第３図の回路がデコーダD1を表す場
合には、ＹiはデコーダD1により発生された信号
Y1を表し、Ｙi+3はデコーダY0により表された信
号Y0を表す。
次に第３図を参照する。図示のデコーダはトラ
ンジスタ５０，５２のゲートにアドレス入力A0
（または0）とA1（または1）を受ける。出力リ
ード５４がデコーダにより発生された出力信号Ｙ
iを伝える。その出力はこのデコーダに組合わさ
れているセンス増幅器に貯えられているデータを
出力させるために用いられるとともに、トランジ
スタ５６，５８のゲートへも与えられる。図示の
デコーダがD0である場合には、信号Ｙiは第１図
に示されている信号Y0を表す。
信号Ｙi+3がトランジスタ６０のゲートへ与え
られる。図示のデコーダがD0の場合には信号Ｙi+
３は第１図に示されている信号Y3であつて、デコ
ーダD3のＹi出力に対応する。
図示のデコーダは予充電信号φD（第６図）を
受ける。この信号は最初は高レベルであつて、ト
ランジスタ６２のゲートへ与えられてそのソース
（回路点６４）を高レベルにする。別のクロツク
信号φOD2（第６図）も高レベルで、回路点６４
に結合されているトランジスタ６６のゲートへ与
えられる。このトランジスタ６６のゲートは回路
点６４へ結合されているから、トランジスタ６６
のドレイン（回路点６８）も高レベルにされる。
信号φDはトランジスタ７０のゲートへも与え
られて回路点７２を予め高レベルにする。したが
つて、トランジスタ７４，７６がターンオフされ
て、それらのトランジスタのドレイン（回路点７
８，８０）を低レベルに引き下げる。
別のトランジスタ８２のゲートは信号φDを受
けて回路点８４の電圧を上昇させ、トランジスタ
８６，８８をターンオフしてそれらのトランジス
タのドレイン（回路点９０，９２）を低レベルに
する。したがつて、ゲートが回路点９０，９２に
それぞれ結合されているトランジスタ９４，９６
はターンオフされる。トランジスタ９６のソース
は回路点９８を介してトランジスタ１００へ結合
される。このトランジスタ１００のゲートは信号
φDを受ける。したがつて、トランジスタ１００
はターンオンされて回路点８の電圧を下げる。し
たがつて、回路点９８にゲートが接続されている
トランジスタ１０２もターンオフされる。トラン
ジスタ１０２のドルインは回路点６４へ結合され
ているが、トランジスタ１０２はいまはオフ状態
であるから、このトランジスタ１０２が回路点６
４における高レベルを乱すことはない。
この時には信号φPOF（第１，６図参照）は高
レベルであつて、トランジスタ１０４へ与えられ
る。このトランジスタ１０４のゲートとソースは
回路点７８，８０にそれぞれ結合される。回路点
７８は低レベルであるから、トランジスタ１０４
はオフ状態に保たれ、回路点８０は低レベルであ
る。回路点８０はトランジスタ１０６のゲートへ
も結合される。この時にはこのトランジスタ１０
６もオフ状態である。
信号φPOFはトランジスタ９４へも与えられ
る。このトランジスタ９４のゲートへは回路点９
０の低レベルが与えられているから、トランジス
タ９４はオン状態のままであつて、そのソース
（回路点９２）の電位は低レベルである。
ここで、トランジスタ５０，５２へのアドレス
入力がともに低レベルで、それらのトランジスタ
はオフ状態であると仮定する。そうすると、回路
点６４と６８は高レベル状態に保たれる。回路点
６８はトランジスタ１０８のゲートへ結合され、
このトランジスタ１０８のドレインは信号φY0
を受ける。この信号φY0は高レベルであるから
（第６図）、トランジスタ１０８は高レベル出力を
リード５４に出力する。
このリード５４はトランジスタ１０９のドレイ
ンへも結合される。このトランジスタ１０９のゲ
ート・リード１１１は回路点８０へ結合される。
予充電サイクル中は回路点８０は低レベルにされ
ていたことを思い出すであろう。したがつて、ト
ランジスタ１０９はオフ状態に保たれて、リード
５４上の信号Ｙiが高レベルになれるようにす
る。このように、図示のデコーダがD0（第１
図）である場合には、Ｙiは信号Y0を表し、トラ
ンジスタ１４，１６はターンオンされる。他のデ
コーダの少くとも１つのアドレス入力が高レベル
であるから、他の全てのデコーダは不作動状態で
ある。したがつて、他のデコーダにおけるトラン
ジスタ５０，５２に対応する少くとも１つのトラ
ンジスタはターンオンされて、回路点６４，６８
に対応する回路点の電圧は低レベルにされ、その
ために他のデコーダでφY0がＹiを高レベルに駆
動することを禁止する。
前記したように、各デコーダに組合わされてい
るセンス増幅器が貯えているデータを出力した後
は、各デコーダは自身で不作動状態になる。この
目的のために、リード５４における信号Ｙiがリ
ード１１２を介してトランジスタ１１０のゲート
へ与えられるとともに、トランジスタ５８のゲー
トへも与えられる。したがつて、回路点８４は低
レベルにされるからトランジスタ８６，８８はタ
ーンオフされる。また、トランジスタ１１０がタ
ーンオフされて回路点９０の電位を上昇させ、ト
ランジスタ９４をターンオンする。時刻Ta（第
６図）で信号φPOFが再び高レベルになると、そ
の信号はトランジスタ９４を介して回路点９２へ
与えられる。したがつて、トランジスタ９６がタ
ーンオンして回路点９８を高レベルにするから、
トランジスタ１０２がターンオンされて回路点６
４が低レベルにされる。そのために、次には信号
φY0が高レベルとなり、出力Ｙiが高レベルにド
ライブされないようにこのデコーダは不作動状態
にされる。
ここで第６図を参照する。時刻Taで信号φPOF
が高レベルになると信号φY0が低レベルになる
ことがわかる。信号φY0が低レベルになるとリ
ード５４における出力Ｙiも低レベルにされる。
以上説明した動作がデコーダD0に関するもの
と仮定すると、次の高レベルパルスφPOFにより
デコーダD1が作動されるように、デコーダD0は
デコーダD1を作動可能状態にする。この動作を
説明するために、第３図に示されている回路がデ
コーダD1を表すものと仮定する（全てのデコー
ダは第３図に示されている回路構成である）。そ
うすると、デコーダD1への入力Ｙi+3はデコーダ
D0のＹi出力を表す。
デコーダD0のＹi出力が高レベルになつていた
時は、デコーダD1へのＹi+3入力トランジスタ６
０のゲートで高レベルに駆動されている。したが
つて、回路点７８は高レベルにされて、トランジ
スタ１０４はターンオンされることになる。時刻
Taで信号φPOFが高レベルになつたとすると、ト
ランジスタ１０４が回路点８０を高レベルにして
トランジスタ１０６をターンオンする。トランジ
スタ１０６のソースは回路点６４に結合されてい
るから、回路点６４は高レベルにされる。信号φ
0D2も時刻Taで高レベルになつている。したがつ
て、回路点６８も高レベルにされている。しか
し、その時には信号φY0は低レベルであるか
ら、トランジスタ１０８はデコーダD1のＹi出力
を低レベルに保つ。しかし、時刻ｔb（第６図）
で信号φY0が高レベルになると、リード５４に
おけるＹi出力は高レベルにされる。
上記の動作は各ニツプル・サイクルごとに続け
られて、ｉ番目のデコーダはｉ＋１番目のデコー
ダを、信号φY0が高レベルになつた時に、作動
させる。
各デコーダはＹi出力リード５４に結合される
保持回路も含む。この回路はトランジスタ１１
２，１１４，１１６，１１８，１２０を含む。こ
れらのトランジスタは選択されていないデコーダ
Ｙi出力を低レベルに能動的に保つように構成さ
れる。
トランジスタ１１４，１２０のゲート信号φPO
Ｆを受けるから、それらのトランジスタのソース
（回路点１２２，１２４）はプレチヤージ中は高
レベルに引きあげられる。トランジスタ１１８の
ゲートには信号φY0が与えられるから、その信
号が高レベルになるとトランジスタ１１８のドレ
イン（回路中１２４）は低レベルにされる。
回路点６４が低レベルであるとすると（これは
デコーダが選択されていないことを示す）、トラ
ンジスタ１１６はオフ状態のままで、回路点１２
２は高レベルを保つ。したがつて、トランジスタ
１１２はターンオンされてリード５４をアース電
位に保つ。
回路点６４が高レベルの場合には、トランジス
タ１１６はターンオンされて回路点１２２を低レ
ベルにし、トランジスタ１１２をオフ状態にし
て、リード５４を高レベルへ駆動できるようにす
る。
次に第４図を参照する。この図には第１図のデ
ータ入力バツフアB0〜B3の回路図が示されてい
る。このバツフアは、外部から与えられるデータ
入力DIN，を受ける入力リード１２６，１２
８と、出力DBi，iを第１図のデータ・バス
（DB0，0）へ結合する出力リード１３０，１３
２を含む。他の入力端子には第３図の回路点６４
へ結合されるリード１３４，１３６と、第３図の
回路点８０へ結合されるリード１３８と、第３図
の回路点９２へ結合されるリード１４０が含まれ
る。後で詳しく説明するように、作動させられた
デコーダはそれに組合わされているバツフアを作
動させて、そのバツフアにデータ入力（DIN，
）をDBi，i出力へ結合される。
図示のバツフアに組合わされているデコーダが
作動させられていないとすると、そのデコーダの
回路点６４における電位は低レベルである。その
低レベル電位はリード１３４を介してトランジス
タ１４２，１４４へ結合される。それらのトラン
ジスタのゲートには信号φ0D2が与えられる。し
たがつて、トランジスタ１４２，１４４のソース
（回路点１４６，１４８）は低レベルである。
回路点１４６，１４８はトランジスタ１５０，
１５２のゲートへ直結される。それらのゲートへ
は入力DIN，がそれぞれ与えられる。回路点
１４６，１４８が低レベルであると、それらのト
ランジスタはオフ状態のままで、入力DIN；
は出力リード１３０，１３２から切り離される。
図示のバツフアに組合わされているデコーダが
作動させられると、デコーダの回路点６４の電位
は高レベルとなる。したがつて、バツフア回路点
１４６，１４８はともに高レベルとなり、トラン
ジスタ１５０，１５２はターンオンされる。入力
DINが高レベルで、入力が低レベルの場合に
は、トランジスタ１５０，１５２のソース（回路
点１５４，１５６）はそれぞれ高レベル，低レベ
ルにされる。
回路点１５４はトランジスタ１５８，１６０の
ゲートへ結合され、回路点１５６はトランジスタ
１６２，１６４のゲートへ結合される。したがつ
て、トランジスタ１５８，１６０はターンオフさ
れ、トランジスタ１６２，１６４はターンオンさ
れる。そのためにリード１３０，１３２はそれぞ
れ高レベル，低レベルにドライブされる。それに
より、リード１３０，１３２に結合されているデ
ータは、第１図のデータ・バス対の１つを介し
て、選択されているメモリ場所へ書込まれる。
メモリのデータの書込みは比較的時間のかかる
動作であることがわかるであろう。したがつて、
図示のバツフアからのデータ出力は、次のニツプ
ル・サイクルで引き続く次のデコーダとバツフア
が作動させられた後でも、読出しのために利用で
きるように保持される。そのために、引き続く次
のニツプル・サイクルの間出力リード１３０，１
３２上の論理レベルが不変であるように、回路点
１５４，１５６における論理レベルを保持するた
めのトランジスタ１６６，１６８が含まれる。
トランジスタ１６６，１６８のゲートはリード
１４０を介して第３図の回路点９２へ結合され
る。この回路点９２は、ニツプル・サイクルの初
めに信号φPOFが高レベルになつた時に、高レベ
ルへ駆動される。したがつて、トランジスタ１６
６，１６８はターンオンされる。それらのトラン
ジスタ１６６，１６８のドレインはトランジスタ
１５０，１５２のゲートにそれぞれ結合されてい
るから、トランジスタ１５０，１５２はターンオ
フされる。したがつて、回路点１５４，１５６に
先にそれぞれ与えられていた高レベルと低レベル
はそこに保持される。そのためにトランジスタ１
５８，１６０はオン状態に保たれ、トランジスタ
１６２，１６４はオフ状態に保たれる。リード１
３０，１３２にそれぞれ現れる高レベルと低レベ
ルはこのようにして保たれる。したがつて、引き
続３つのサイクルで書込み動作を重ねさせること
ができるから、書込みサイクル時間を短縮でき
る。
図示のバツフアは、それに組合わされているデ
コーダが不作動状態にある時に、バツフアがそれ
以上のデータ入力に感じないようにする一対の能
動保持回路もなるべく含むようにする。第１の保
持回路はトランジスタ１７２，１７４，１７６，
１７８，１８０，１８２，１８３を含み、他の保
持回路はトランジスタ１８４，１８６，１９０，
１９２，１９４，１９６を含む。
まず、第１の保持回路について説明する。回路
点１９８，２００を高レベルに予充電するため
に、トランジスタ１７４，１８０のゲートには信
号φＤが与えられる。DIN入力がリード２０２を
介してトランジスタ１８２のゲートへ与えられる
から、このDIN入力が高レベルの時は回路点２０
０は低レベルにされる。
トランジスタ１７６のゲートはリード１３６を
介して第３図の回路点６４へ結合され、そのソー
スは回路点２００へ、ドレインは回路点１９８へ
それぞれ結合される。したがつて、このバツフア
のデコーダが作動させられているとすると、回路
点６４は高レベルになり、トランジスタ１７６は
ターンオンされ、回路点１９８は低レベルにされ
る。したがつて、トランジスタ１８３はターンオ
フされ、そのトランジスタのドレイン（回路点１
５４）電圧は、リード１２６におけるDIN入力に
応答して変化できることになる。
図示のバツフアに組合わされているデコーダが
不作動状態にされているとすると、そのデコーダ
の回路点６４は低レベルであるから、トランジス
タ１７６はオフ状態で、回路点１９８は高レベル
となる。したがつて、トランジスタ１８３はオン
状態となつて回路点１５４をアース電位に引き上
げる。
他の保持回路も上記と同様に動作する。したが
つて、バツフアに組合わされているデコーダが作
動状態であると、トランジスタ１９６はオフ状態
のままで、回路点１５６の電位をリード１２８に
おける入力に応答して変えることができるよ
うにするというだけで十分である。バツフアのデ
コーダが作動状態にない時は、トランジスタ１９
６はオン状態であつて、回路点１５６はアース電
位に保たれる。
Ｖccのフル電位をメモリ場所へ書込みたい場合
がしばしばある。この実施例では、一部はと
DINをＶccの1.4倍までドライブすることにより、
他の一部は、回路点１５４，１５６にそれぞれ結
合されて信号φPOFを受けるコンデンサ２０４，
２０６を含むことにより、回路点１５４，１５６
の電圧Ｖcc以上に上昇させられてこれを行う。こ
のように構成することにより、信号φPOFのレベ
ルが上昇した時に回路点１５４，１５６の電位は
もつと高くドライブされる。
この装置の動作速度を高くする別の特徴は信号
φ0D2を使用することである。第６図に示すよう
に、信号φ0D2は全体として信号φPOFを追従する
が、信号φ0D2が7Vと4Vの間で変化するのに対し
て、信号φPOFは5Vと0Vの間で変化する。信号φ
0D2を用いることにより、以下に説明するよう
に、ニツプル・サイクルのプレチヤージ部分がか
なり短くなる。
信号Ｙi（リード５４）をＶcc（たとえば5V）
までドライブすることが望ましいことがわかるで
あろう。そのために、リード６８における電圧
を、以下に説明するようにして、Ｖcc以上に、な
るべくなら7Vまで、ドライブする。第６図を参
照して、時刻ｔbに信号φYCが高レベルになる直
前に、信号φ0D2が7Vから4Vへ低下することがわ
かる。それが起る直前に、信号φPOFが高レベル
となつてトランジスタ１０４，１０６を介して回
路点６４を約4Vまで上昇させていた。したがつ
て、トランジスタ６６のゲートとソースの電位は
それぞれ4V，約4Vである。この状態では、トラ
ンジスタ６６はカツトオフされるから回路点６８
は回路点６４から切り離される。したがつて、信
号φYOが高レベルになつてトランジスタ１０８の
ドレイン電圧を上昇させると、トランジスタ１０
８のゲート・ドレイン間容量により回路点６８は
約7Vまで上昇させられ、信号Ｙiは高レベルにド
ライブされる。トランジスタ６６が信号φ0D2に
よりカツトオフされなかつたとすると、回路点６
８が回路点６４から切り離されたことはなく、か
つ回路点８８の電圧レベル上昇も起らず、信号Ｙ
iは希望の高レベルまでドライブされるとはな
い。
回路点６４をより高いレベルまで予充電させる
ことにより、トランジスタ６６をカツトオフでき
ることはわかるであろう。しかし、そのような予
充電を行わせるのに要する余分な時間のために、
デコーダを作動させるのに要する時間が長くな
る。図示の回路では、デコーダの作動化時間は短
くされ、しかも回路点６８のレベルを上昇させ、
信号ＹiをＶccまでドライブできる性能も保持でき
る。
同様のやり方で信号φ0D2を利用する回路が第
４図に示されている。この回路では、バツフアの
回路点１４６，１４８は、信号φ0D2が4Vまで低
下した時に、回路点６４から迅速に切り離される
から、回路点１４６，１４８において効率の良い
ブートストラツプ動作を行わせることができる。
本発明の装置は、それぞれニツプル・モードで
動作する一対のメモリに用いることができる。従
来は、そのような各メモリはクロツク信号
，により制御されて予充電サイクルと
能動（読出しまたは書込み）サイクルを定めてい
た。第２のメモリが予充電モードにある間に、第
１のメモリはニツプル読出しサイクルを開始させ
るために低レベルになる信号，を有す
ることができる。それから、第１のメモリにおけ
るクロツク信号，を高レベルにドライ
ブして第１のメモリを予充電し、第２のメモリ中
のクロツク信号，は低レベルとなつて
ニツプル読出しサイクルを開始させることができ
る。２つのメモリにおけるクロツク信号，
をこのようにずらせることにより、各ニツ
プル・サイクルごとに不定時間だけデータ・ビツ
トを読出すことができる。
以上説明したデコーダとバツフアの利点の１つ
は、直流電力がほとんど消費されないこと、低い
予充電電圧で信頼度の高い動作を行わせることが
できることである。もちろん、各デコーダが自身
で動作を停止し、次のデコーダを作動させること
によつて非常に高速の動作を行わせることができ
る。また、各バツフアが４つのニツプル・サイク
ルを通じてそのデータ出力の状態を保つという事
実により、入力データを容易かつ迅速に読出すこ
とができる。
【図面の簡単な説明】
第１図は引き続くメモリ場所とデータ出力バス
の間でデータを迅速に転送するための本発明の装
置のブロツク図、第２図は第１図の装置の説明に
有用な波形図、第３図は第１図の各デコーダの構
成の一例を示す回路図、第４図は第１図の各デー
タ入力バツフアの構成の一例を示す回路図、第５
図は第３図の回路により発生される信号を第１図
の種々のデコーダに関連づける索引表、第６図は
第３，４図の回路中における種々の信号のタイミ
ング波形図である。 １２…出力ラツチ、A0〜A3…データ・ラツチ
（センス増幅器）、B0〜B3…データ入力バツフ
ア、D0〜D3…デコーダ。

Claims (1)

  1. 【特許請求の範囲】 １ 半導体メモリの複数の引き続くメモリ場所と
    データ出力バスの間でデータを迅速に転送する装
    置において、 アドレス入力を受けアドレスされたメモリ場所
    を特定する複数のデコーダD0，D1，D2，D3と、
    各々メモリ内のＮ個の引き続くメモリ場所の各々
    に関連するＮ個の増幅器A0，A1，A2，A3と、前
    記増幅器に選択的に結合されたデータ出力バス１
    ０とを備え、 前記増幅器A0，A1，A2，A3の各々は、アドレ
    ス入力の複数のビツトによつて定義されるＮ個の
    引き続くメモリ場所に関連するデータを貯えるラ
    ツチとして働き、 前記デコーダは、各々前記増幅器A0，A1，
    A2，A3の各々に関連する、Ｎ個の直列接続され
    たデコーダD0，D1，D2，D3から成り、 前記デコーダの各々は、アドレス入力の選択さ
    れたビツトを受けるように結合され、入力された
    アドレスビツトの各論理状態をデコードするよう
    に設けられ、 前記デコーダD0，D1，D2，D3の各々はクロツ
    ク信号φP0Fを受ける入力を有し、前記デコーダ
    D0の１つはクロツク信号の発生に応動し、アド
    レス入力ビツト内の所与の組の論理状態がデコー
    ドされると、対応する増幅器A0がその記憶デー
    タを出力データバス１０に出力し、 各エネーブルされたデコーダD0は引き続く次
    のデコーダD1に信号を与え、これにより次のク
    ロツク信号の発生時に前記次のデコーダD1はそ
    の対応する増幅器A1をエネーブルとしてそれに
    記憶されたデータをデータ出力バス１０に転送
    し、各エネーブルされたデコーダD0は自らをデ
    イスエーブルするように設けられ、データのＮビ
    ツトの列が単一のアドレス入力に応動してデータ
    入力バス１０に転送されることを特徴とする半導
    体メモリの複数の引き続くメモリ場所とデータ出
    力バスの間でデータを迅速に転送する装置。 ２ 特許請求の範囲第１項に記載の装置であつ
    て、メモリ場所に入力データを書込むために複数
    の入力バツフアB0，B1，B2，B3が設けられ、前
    記各デコーダD0，D1，D2，D3には入力バツフア
    が組合わされ、前記デコーダは１つのアドレス入
    力に応答して、入力データを引き続くメモリ場所
    に書込むように、前記バツフアを順次選択するこ
    とを特徴とする装置。 ３ 特許請求の範囲第２項に記載の装置であつ
    て、各バツフアB0〜B3はデータを受けるための
    入力端子１２６，１２８と、データをメモリへ結
    合するための出力端子１３０，１３２と、引き続
    くバツフアが選択されている間にバツフアの出力
    端子におけるデータの書込みを続けることができ
    るように、引き続くバツフアが選択される間デー
    タを出力端子１３０，１３２に保持する手段１６
    ６，１６８とを含むことを特徴とする装置。 ４ 特許請求の範囲の第２項または第３項に記載
    の装置であつて、各バツフアB0〜B3はそれはそ
    れに組合わされているデコーダが動作不能状態に
    されている間に、バツフアがその入力端子に受け
    たデータにバツフアが感じないようにするための
    抑制回路１７２−１８３：１８４−１９６を含む
    ことを特徴とする装置。 ５ 特許請求の範囲の第１〜４項のいずれかに記
    載の装置であつて、各デコーダD0〜D3は、 選択されたアドレス・ビツトを受け、与えられ
    た論理状態にあるアドレス・ビツトに応答して出
    力信号Ｙiを発生するアドレス入力回路５０，５
    ２，１０８，１０９と、 前記出力信号Ｙiを組合わせてそのデータ・ラ
    ツチに貯えれているデータを出力させる手段４０
    と、 アドレス入力回路により発生された出力信号と
    クロツク信号を受けるために結合され、前記制御
    信号と前記クロツク信号に応答してアドレス入力
    回路がそれ以上の出力信号を発生することを禁止
    し、それにより作動状態にされた後で各データは
    自身で作動不能状態となるようにする作動不能化
    回路５８，８６，８８，９４，９６，１１０と、 を含むことを特徴とする装置。 ６ 特許請求の範囲第５項に記載の装置であつ
    て、各デコーダは、前記アドレス入力回路に結合
    され、前段のデコーダの出力信号と前記クロツク
    信号を受け、前段のデコーダの出力信号と前記ク
    ロツク信号の発生とに応答して、そのアドレス入
    力回路が出力信号を発生できるようにして、各デ
    コーダが先に作動状態にされているデコーダによ
    り作動状態にされるようにする作動可能回路６
    ０，１０４，１０６を更に含むことを特徴とする
    装置。 ７ 特許請求の範囲の第５項または第６項に記載
    の装置であつて、前記アドレス入力回路５０，５
    ２，１０８，１０９は、 正電圧レベルへ予め充電される第１の回路点６
    ４と、 アドレス入力ビツトを受け、前記与えられた論
    理状態にある前記アドレス・ビツトに応答して前
    記回路点の放電を禁止するトランジスタ手段５
    ０，５２と、 前記第１の回路点６４に結合されるソースと、
    第２のクロツク信号φOD2を受けるゲートと、第
    ２の回路点６８へ結合されるドレイン出力端子６
    ８とを有する第１のトランジスタ手段６６と、 第２の回路点６８に結合されるゲートと、第３
    のクロツク信号φYOを、受けるドレインと、制御
    信号を発生するソース出力端子５４とを有する第
    ２のトランジスタ１０８と、を含み、前記第２の
    クロツク信号φOD2は高レベルとなつて第１のト
    ランジスタ６６をターンオンし、前記第２の回路
    点６８を予め充電し、それから前記第１のトラン
    ジスタ６をほぼカツトオフするように低レベルと
    なつて、前記第１の回路点６４を前記第２の回路
    点６８から分離するように選択され、 前記第２のクロツク信号φOD2は、前記第１の
    トランジスタ６６がほぼカツトオフされている間
    に高レベルとなつて、前記第２のトランジスタ１
    ０８のゲート・ドレイン間容量を介して、前記第
    ２の回路点６８をより高い電圧へブートストラツ
    プし、かつ出力端子５４を比較的高い正の電圧へ
    ドライブするように選択されることを特徴とする
    装置。 ８ 読出しモードと書込みモードを有する半導体
    メモリのための特許請求の範囲の第１〜７項のい
    ずれかに記載の装置であつて、データ・ラツチ
    は、作動されているデコーダD0，D1，D2，D3に
    より選択された時に貯えられているデータを出力
    するように構成された４個のデータ・ラツチ
    A0，A1，A2，A3を備え、前記装置は４つのデー
    タ入力バツフアB0，B1，B2，B3を含み、各デー
    タ入力バツフアは入来データを受ける入力端子１
    ２６，１２８と、データをメモリへ結合するため
    の出力端子１３０，１３２とを有し、かつ各デー
    タ入力バツフアは、作動されているデコーにより
    選択された時にデコーダをメモリ場所へ出力する
    ように構成され、デコーダは直列に接続された４
    つのデコーダD0，D1，D2，D3を含み、各デコー
    ダはデータ・ラツチの１つと入力バツフアの１つ
    が組合わされ、かつ各デコーダはそのアドレス入
    力に応答して、メモリが読出しモードにある時に
    それに組合わされているデータ・ラツチを選択
    し、メモリが書込みモードにある時にそれに組合
    わされている入力バツフアを選択することを特徴
    とする装置。
JP56158570A 1980-10-10 1981-10-05 Device for rapidly transferring data between succeeding memory place and data output bus of semiconductor memory Granted JPS5792473A (en)

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