KR20000009375A - 기입 시간을 최소화하는 메모리장치 및 데이터 기입방법 - Google Patents

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Abstract

기입 시간을 최소화하는 메모리 장치 및 데이터 기입 방법에 관해 기재하고 있다. 독출(read) 및 기입(write)을 수행하며, 행과 열에 배열되는 복수개의 메모리 셀로 구성된 메모리 어레이를 가지는 다수의 메모리 블록과, 독출시에는 상기 메모리 블록에서 선택되는 비트라인쌍의 데이터를 감지 증폭하고, 기입시에는 입력되는 데이터를 감지 증폭하여 상기 비트라인쌍에 공급하는 비트라인 센스 앰프를 구비한다. 본 발명에 따른 메모리 장치는 또한, 기입시 기입허용신호에 응답하여 펄스로 활성화되는 소정의 기입허용펄스의 선단에 응답하여 상기 비트라인 센스앰프를 디스에이블시키고, 후단에 응답하여 인에이블시키는 센스앰프구동회로를 더 구비한다.

Description

기입 시간을 최소화하는 메모리 장치 및 데이터 기입 방법
본 발명은 반도체 메모리 장치 및 데이터 기입 방법에 관한 것으로서, 특히 데이터의 기입 시간을 단축하는 디램 및 이를 이용한 데이터 기입 방법에 관한 것이다.
최근 컴퓨터 시스템의 동작 주파수가 증가하고 고성능화됨에 따라 반도체 메모리 장치의 데이터 입출력 속도 향상에 대한 요구가 증가되고 있다. 일반적으로 디램과 같은 반도체 메모리 장치는 데이터를 기입(write)하는 동작과 독출(read) 하는 동작을 반복한다. 먼저 독출 동작시에는, 로우 어드레스에 의하여 메모리 셀의 데이터가 비트라인 상에 전압의 형태로 전송된다. 그리고, 비트라인에 전송된 데이터는 비트라인 센스 앰프에 의하여 증폭된다. 이와 같이 증폭된 전압은 칼럼 디코딩에 의하여 입출력라인으로 전송된다. 이때, 데이터 입출력 속도를 향상시키기 위해서는, 선택된 메모리 셀에 대응되는 비트라인을 비트라인 센스 앰프를 이용하여 빠르고 정확하게 센싱(sensing)하는 것이 필요하다.
도 1을 참조하여 일반적인 디램의 독출 동작을 자세히 설명하면 다음과 같다.
액티브 신호의 활성화에 의해 워드라인(WL)이 구동되면 메모리 셀(MC)에 저장된 전하가 비트라인(BL)으로 전송된다. 이때 상보 비트라인( )은 소정의 기준전압 레벨로 충전되어 있다. 비트라인 센스앰프(SA)는 드라이빙 인에이블신호(ΦSEN, ΦSEP)에 의하여 인에이블되어 비트라인(BL)과 상보 비트라인( ) 사이의 전압차를 증폭한다. 상기 비트라인 센스앰프(SA)는 그 게이트들이 비트라인쌍(BL, )에 크로스커플된 엔모스트랜지스터 및 피모스트랜지스터들로 구성된다.
비트라인쌍(BL, ) 사이의 전압차가 충분히 증폭되었을 때, 칼럼 선택신호(CSL)가 "하이" 레벨로 인에이블되어 전송 게이트들(11, 12)을 턴-온 시킨다. 그리고 턴-온된 전송 게이트들(11, 12)을 통해 비트라인쌍(BL, )과 입출력라인쌍(IO, )이 전기적으로 연결된다. 증폭된 비트라인 데이터는 입출력라인쌍(IO, )으로 전송되고, 입출력라인쌍(IO, )으로 전송된 데이터는 도시되지는 않았지만, 입출력 센스앰프를 통해 다시 증폭된 후 데이터 출력버퍼를 통해 출력된다.
계속해서, 반도체 메모리 장치의 기입 동작을 설명하면, 기입허용신호에 응답하여 반도체 메모리 장치로 입력되는 데이터는 입출력라인(IO, )으로 전송된다. 입출력 라인에 전송된 데이터는 비트라인 센스앰프(SA)를 통해 비트라인에 전달된 후, 선택되는 메모리 셀(MC)에 기입된다.
이때, 메모리 셀(MC)에 저장된 데이터 즉, 비트라인 센스앰프(SA)에 래치된 데이터와 입출력라인으로부터 비트라인으로 전송된 기입 데이터가 일치하지 않을 경우, 센스앰프(SA)에 래치된 데이터의 논리 상태가 바뀐다. 이처럼 센스 앰프에 래치되어 있는 데이터의 논리 상태를 바꾸기 위해서는, 비트라인 센스앰프(SA)를 구성하는 엔모스 트랜지스터와 피모스 트랜지스터를 교대로 온 또는 오프하는데 일정한 소요 시간이 필요하다. 이러한 소요 시간은 바노체 메모리 장치의 동작속도를 저하시킨다.
본 발명이 이루고자 하는 기술적 과제는, 기입 시간을 최소화하는 메모리 장치를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기 메모리 장치를 이용하여 데이터를 기입하는 방법을 제공하는 것이다.
도 1은 일반적인 디램에 있어서 하나의 비트라인과 이를 제어하는 회로를 나타내는 도면이다.
도 2는 본 발명의 일 실시예에 따른 메모리 장치의 메모리 셀과 이를 제어하는 회로를 나타내는 도면이다.
도 3은 도 2에 도시된 본 발명의 메모리 장치를 구동하는 신호들의 타이밍도이다.
상기 과제를 달성하기 위한 본 발명에 따른 메모리 장치는, 행과 열에 배열되는 복수개의 메모리 셀로 구성된 메모리 어레이를 가지는 다수의 메모리 블록과, 독출시에는 상기 메모리 블록에서 선택되는 비트라인쌍의 데이터를 감지 증폭하고, 기입시에는 입력되는 데이터를 감지 증폭하여 상기 비트라인쌍에 공급하는 비트라인 센스 앰프를 구비한다. 본 발명에 따른 메모리 장치는 또한, 기입시 기입허용신호에 응답하여 펄스로 활성화되는 소정의 기입허용펄스의 선단에 응답하여 비트라인 센스앰프를 디스에이블시키고, 후단에 응답하여 인에이블시키는 센스앰프구동회로를 더 구비한다.
상기 과제를 달성하기 위한 본 발명에 따른 메모리 장치는 또한, 복수개의 메모리 셀들이 연결되는 비트라인쌍과, 독출시에 선택되는 메모리 셀로부터 출력되는 상기 비트라인쌍의 데이터를 증폭하고, 기입시에는 입력되는 데이터를 증폭하여 상기 비트라인쌍에 공급하는 비트라인 센스 앰프를 구비하며, 상기 비트라인 센스 앰프는 기입허용펄스에 응답하여 소정의 시간동안 디스에이블된다.
상기 다른 과제를 달성하기 위한 본 발명에 따른 메모리 장치의 데이터 기입 방법은, 상기 반도체 메모리 장치를 독출모드에서 기입모드로 전환하는 기입허용신호를 감지하여 기입허용펄스를 발생하고, 상기 기입허용펄스의 선단에 응답하여 비트라인 센스 앰프를 디스에이블시킨 후, 입력되는 데이터를 비트라인으로 전송하여 메모리 셀에 데이터를 기입한다. 다음, 상기 기입허용펄스의 후단에 응답하여 상기 비트라인 센스 앰프를 인에이블시켜, 상기 비트라인에 전송된 데이터를 증폭한다.
본 발명에 따르면, 비트라인 센스앰프에 래치된 데이터와 기입 데이터가 일치하지 않을 경우, 비트라인 센스앰프에 래치된 데이터의 논리 상태가 보다 빠르게 전환될 수 있으므로, 기입 시간이 감소된다.
이하, 첨부한 도면을 참조하여 본 발명을 더욱 상세하게 설명하고자 한다.
도 2는 본 발명의 일 실시예에 따른 메모리 장치의 메모리 셀과 이를 제어하는 회로를 나타내는 도면이다.
본 발명에 따른 메모리 장치는, 메모리 어레이로 구성된 다수의 메모리 블록(10)과, 선택된 메모리 블록(10)에서 각 비트라인 상의 데이터를 감지 증폭하는 비트라인 센스 앰프들(BLSA0∼BLSAn-1)과, 상기 비트라인 센스 앰프와 입출력 라인 사이에 위치하여, 선택된 칼럼 즉, 비트라인을 입출력 라인에 연결하는 칼럼 스위치들(CS0∼CSn-1)을 구비한다.
각 메모리 블록은 도시된 바와 같이, 비트라인(BL)과 상보 비트라인( )으로 이루어진 복수개의 비트라인쌍(BL0, 0∼BLn, n-1)과, 복수개의 워드라인(WL0∼WLn-1) 및 상기 비트라인(BL) 또는 상보 비트라인( )과 워드라인(WL)의 교차점에 배열된 복수개의 메모리 셀(MC)로 구성된다. 본 발명의 실시예에서 상기 메모리 셀(MC)은, 하나의 커패시터와 하나의 트랜지스터로 구성된 디램의 경우를 예로 들었다.
상기 비트라인 센스 앰프(BLSA0∼BLSAn-1)는 상기 메모리 장치의 독출 동작시, 메모리 어레이에서 대응되는 비트라인쌍의 데이터를 감지 증폭하고, 기입 동작시, 입력되는 데이터를 감지 증폭하여 비트라인쌍에 공급한다. 본 발명에 따른 상기 비트라인 센스 앰프(BLSA0∼BLSAn-1)는, 그 게이트들이 상기 비트라인과 상보 비트라인에 크로스커플(cross coupled)되고, 그 드레인들은 비트라인과 상보 비트라인 각각에 연결된 두 개의 엔모스트랜지스터와, 그 게이트들이 비트라인과 상보 비트라인에 크로스커플되고, 그 소오스들은 비트라인과 상보 비트라인 각각에 연결된 두 개의 피모스트랜지스터로 이루어진다.
본 발명에 따른 메모리 장치는, 기입허용버퍼(write enable buffer, 20)와, 비트라인 센스앰프 구동회로(30), 입출력 기입 드라이버(IO write driver, 60), 입출력 센스 앰프(IO SA, 70), 데이터 출력 버퍼(80) 및 데이터 입력 버퍼(90)를 더 구비한다.
상기 기입허용버퍼(20)는, 외부로부터 입력되는 기입허용신호( )를 입력하여 소정의 펄스로 활성화되는 기입허용펄스(ΦWR)를 발생한다. 상기 기입허용신호( )는 논리 '로우'에서 활성화되는 신호로서, 상기 기입허용신호가 논리 로우일 때 메모리 장치는 독출모드에서 기입모드로 전환된다. 상기 기입허용펄스(ΦWR)는, 상기 기입허용신호( )의 활성화에 응답하여 소정시간동안 활성화되는 신호로서, 상기 비트라인 센스 앰프 구동회로(20)와, 상기 입출력 기입 드라이버(60) 및 입출력 센스 앰프(70)에 제어신호로써 제공된다. 즉, 상기 기입허용펄스(ΦWR)는, 다이내믹 램의 기입 또는 독출 동작을 지시함과 더불어, 비트라인 센스 앰프의 동작을 제어한다.
상기 비트라인 센스 앰프 구동회로(30)는, 상기 기입허용펄스(ΦWR)의 선단(leading edge)에 응답하여 상기 비트라인 센스 앰프들(BLSA0∼BLSAn-1)을 디스에이블(disable)시키고, 후단(lagging edge)에 응답하여 인에이블(enable)시킨다. 바꾸어 말하면, 본 발명에 따른 복수개의 비트라인 센스 앰프들(BLSA0∼BLSAn-1)은 기입허용펄스(ΦWR)에 응답하여 소정시간동안 디스에이블된다.
본 발명의 바람직한 실시예에 따른 상기 비트라인 센스 앰프 구동회로(30)는, 도시된 바와 같이, 센스 앰프 인에이블 회로(40)와 센스 앰프 드라이버(50)로 구성된다.
상기 센스 앰프 인에이블 회로(40)는, 다수의 메모리 블록중 하나를 선택하는 블록선택신호(ΦBLSi)와, 반도체 메모리 장치의 센싱을 지시하는 센싱 인에이블 신호(ΦSE) 및 상기 기입허용펄스(ΦWR)의 활성화에 응답하여, 드라이빙 인에이블 신호(ΦSEN)를 발생한다.
상기 센스앰프 인에이블 회로(40)는 구체적으로, 상기 블록선택신호(ΦBLSi)와, 센싱 인에이블 신호(ΦSE) 및 기입허용펄스(ΦWR)의 반전신호를 논리 연산하여, 입력되는 신호들이 모두 논리 '하이'일때만 논리 '하이'인 드라이빙 인에이블 신호(ΦSEN)를 발생하는 논리 게이트(32)와, 상기 기입허용펄스(ΦWR)를 반전시키기 위한 인버터(38)로 구성된다. 본 발명의 실시예에 의하면, 상기 논리 게이트(32)는 3-입력 낸드 게이트(34)와 인버터(36)로 구성된다.
상기 센스앰프 드라이버(50)는, 상기 드라이빙 인에이블 신호(ΦSEN)의 활성화에 응답하여 상기 비트라인 센스 앰프에 전원전압(Vcc) 및 접지전압(Vss)을 공급한다.
상기 센스앰프 드라이버(50)는 구체적으로, 상기 드라이빙 인에이블 신호(ΦSEN)에 응답하여 활성화되는 풀-다운 드라이버(52)와, 상기 드라이빙 인에이블 신호(ΦSEN)의 반전신호(ΦSEP)에 응답하여 활성화되는 풀-업 드라이버(54)와, 상기 드라이빙 인에이블 신호(ΦSEN)를 반전시키기 위한 인버터(56)로 구성된다. 바람직하기로는, 상기 풀다운 드라이버(52)는 엔모스(NMOS) 트랜지스터로, 상기 풀업 드라이버(54)는 피모스(PMOS) 트랜지스터로 구성된다.
상기 입출력 기입 드라이버(60)는, 상기 기입허용펄스(ΦWR)에 응답하여 인에이블되며, 데이터 입력버퍼(90)를 통해 외부로부터 데이터 입력 라인(DIN, )으로 입력된 데이터(Din)를 입출력 라인(IO, )으로 전송한다. 입출력 라인으로 전송된 상기 데이터는, 비트라인 센스 앰프(BLSA0∼BLSAn-1)를 거쳐 선택된 메모리 셀(MC)에 기입된다.
상기 입출력 센스 앰프(70)는, 상기 기입허용펄스(ΦWR)의 반전신호에 의해 인에이블되며, 독출시 선택된 메모리 셀(MC)로부터 입출력 라인(IO, )으로 전송된 데이터를 데이터 출력 라인(DOUT, )으로 전송한다. 데이터 출력 라인(DOUT, )으로 전송된 상기 데이터는, 데이터 출력 버퍼(90)를 통해 외부로 출력(Dout)된다.
상기 데이터 입력 라인(DIN, )과 데이터 출력 라인(DOUT, )과 공유될 수도 있다.
도 3은 도 2에 도시된 본 발명의 메모리 장치를 구동하는 신호들의 타이밍도로서, 도 2의 센스앰프 구동회로(30)를 사용한 본 발명의 독출 동작 및 기입 동작을 도 3의 타이밍도를 참조하여 설명한다. 이하의 설명에서는 편의상 하나의 메모리 셀 예를 들면, 첫 번째 워드라인(WL0)과 첫 번째 비트라인(BL0)의 교차점에 위치한 메모리 셀(MC)에 저장된 데이터 '1'을 독출한 후 데이터 '0'을 기입하는 경우를 예로 들었다.
먼저, 독출 동작을 살펴보면, 액티브 신호 예컨대 로우 어드레스 스트로우브신호( )에 응답하여 블록선택신호(BLSi)가 활성화되어 메모리 블록이 선택되고 선택된 메모리 블록내의 첫 번째 워드라인(WL0)이 '하이' 레벨로 활성화되면, 상기 워드라인(WL0)과 연결된 메모리 셀들(MC)의 전하가 비트라인(BL0∼BLn-1)에 감지되어 비트라인(BL0∼BLn-1)과 상보 비트라인( 0∼ n-1) 사이에 전압차이가 발생된다.
일정시간후, 상기 로우 어드레스 스트로우브신호( )에 응답하여 센싱 인에이블 신호(ΦSE)가 활성화된다. 이때, 기입허용신호( )는 '하이' 레벨로 유지되고 있으므로, 센스앰프 인에이블회로(40)는 '하이' 레벨의 드라이빙 인에이블 신호(ΦSEN)를 발생한다. 상기 드라이빙 인에이블 신호(ΦSEN)에 응답하여 풀-다운 및 풀-업 트랜지스터(52,54)가 동작하고, 선택된 비트라인에 감지된 데이터는 비트라인 센스 앰프(BLSA0∼BLSAn-1)를 통해 증폭되어 비트라인(BL0)은 '하이' 레벨로, 상보 비트라인( 0)은 '로우' 레벨로 된다.
이후, 칼럼 어드레스에 의해 칼럼 선택 신호(CSL0)가 선택되어 칼럼선택 스위치(CS0)가 턴온 되면, 첫 번째 비트라인쌍(BL0, 0)과 입출력 라인쌍(IO, )이 연결된다. 따라서, 첫 번째 비트라인쌍(BL0, 0)에 실린 데이터는 입출력 라인쌍(IO, )으로 전송되고 입출력 센스 앰프(70)와 데이터 출력 버퍼(80)를 통해 출력되어 독출동작이 완료된다.
계속해서 상기 메모리 장치의 기입 동작을 살펴보면, 기입허용신호( )가 로우 레벨로 활성화되어 기입 허용 펄스(ΦWR)가 '하이' 레벨로 활성화되면, 입출력 기입 드라이버(60)가 동작하여 데이터 입력버퍼(90)를 통해 입력된 데이터 '0'이 입출력 라인쌍(IO, )으로 전송된다.
이후 칼럼 어드레스에 의해 칼럼 선택 신호(CSL0)가 선택되어 칼럼선택 스위치(CS0)가 턴온 되면, 비트라인쌍(BL0, 0)과 입출력 라인쌍(IO, )이 연결된다. 따라서, 입출력 라인쌍(IO, )에 실린 데이터는 선택된 비트라인쌍(BL0, 0)으로 전송된다.
이때, 하이 레벨로 활성화된 상기 기입허용펄스(ΦWR)에 의해 '로우' 레벨의 드라이빙 인에이블 신호(ΦSEN)가 발생되므로, 풀-다운 트랜지스터(52) 및 풀-업 트랜지스터(54)가 턴오프되고, 상기 비트라인 센스 앰프(BLSA0)가 디스에이블된다. 즉, 상기 기입허용펄스(ΦWR)의 선단 에지(leading edge)에 응답하여 상기 비트라인 센스 앰프가 디스에이블된다. 따라서, 본 발명에 의하면, 비트라인 센스 앰프(BLSA0)가 디스에이블 된 상태에서, 입출력 라인쌍(IO, )에 실린 데이터 '0'과 '1' 각각은, '1'과 '0'이 저장된 비트라인쌍(BL0, 0)으로 전송된다.
본 발명의 바람직한 실시예에 따르면, 상기 기입허용펄스(ΦWR)가 하이 레벨을 유지하는 동안에, 상기 비트라인 센스 앰프(BLSA0)의 디스에이블 상태가 유지된다. 즉, 비트라인 센스 앰프(BLSA0)의 래치(latch)가 풀어져, 비트라인쌍(BL0, 0)각각에 저장된 '1'과 '0'의 데이터는 보다 빠르게 '0'과 '1'로 전환될 수 있다. 따라서, 종래의 기입 시간(tw1)과 비교하여 본 발명에서의 기입 시간(tw2)은 현저히 감소한다.
상기 기입허용펄스(ΦWR)는, 입출력 라인쌍(IO, )에 실린 데이터가 상기 비트라인쌍(BL0, 0)에 충분히 전달된 후 로우 레벨로 비활성화되는 것이 바람직하다. 즉, 상기 기입허용펄스(ΦWR)의 후단 에지(lagging edge)에 응답하여 상기 비트라인 센스 앰프가 인에이블되고, '0'과 '1'의 데이터 상태가 비트라인과 상보 비트라인 각각에 래치된다.
도면과 명세서에서 최적 실시예들이 기재되었다. 여기서, 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구 범위에 기재된 본 발명의 범위를 제한하기 위해 사용된 것이 아니다. 예를 들어, 본 명세서에서는 논리곱 수단으로서 앤드 게이트(AND gate)를 사용하였으나, 동일한 논리 연산을 수행할 수 있는 다른 논리 회로도 가능하다. 따라서, 본 발명의 권리 범위는 첨부된 특허 청구 범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 따르면, 기입 동작을 지시하는 기입허용펄스에 응답하여 소정의 시간동안 비트라인 센스 앰프가 디스에이블된다. 따라서, 비트라인 센스앰프에 래치된 데이터와 기입 데이터가 일치하지 않을 경우, 비트라인 센스앰프에 래치된 데이터의 논리 상태가 보다 빠르게 전환될 수 있으므로, 기입 시간이 감소된다.

Claims (8)

  1. 독출(read) 및 기입(write)을 수행하는 반도체 메모리 장치에 있어서,
    행과 열에 배열되는 복수개의 메모리 셀로 구성된 메모리 어레이를 가지는 다수의 메모리 블록;
    독출시에는 선택된 메모리 블록에서, 대응되는 비트라인쌍의 데이터를 감지 증폭하고, 기입시에는 입력되는 데이터를 감지 증폭하여 상기 비트라인쌍에 공급하는 비트라인 센스 앰프;
    기입시 기입허용신호에 응답하여 펄스로 활성화되는 소정의 기입허용펄스의 선단(leading edge)에 응답하여 상기 비트라인 센스앰프를 디스에이블시키고, 후단(lagging edge)에 응답하여 인에이블시키는 센스앰프구동회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 기입허용펄스는 기입허용신호에 응답하여 활성화되고, 입출력라인에 실린 데이터가 상기 비트라인을 통해 충분히 전달된 후 비활성화되는 신호인 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 센스앰프구동회로는,
    상기 다수의 메모리 블록중 하나를 선택하는 블록선택신호와 상기 반도체 메모리 장치의 센싱을 지시하는 센싱인에이블신호 및 상기 기입허용펄스에 응답하여, 드라이빙 인에이블신호를 발생하는 센스앰프인에이블회로; 및
    상기 드라이빙 인에이블신호에 응답하여 상기 비트라인 센스 앰프에 전원전압 및 접지전압을 각각 공급하는 풀업 및 풀다운 드라이버를 가지는 센스앰프드라이버를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 센스앰프인에이블회로는,
    상기 블록선택신호와 상기 센싱인에이블신호 및 상기 기입펄스신호를 논리연산하여 드라이빙 인에이블신호를 발생하는 논리게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제3항에 있어서, 상기 풀업 드라이버는 피모스(PMOS) 트랜지스터로, 상기 풀다운 드라이버는 엔모스(NMOS) 트랜지스터로 구성된 것을 특징으로 하는 반도체 메모리 장치.
  6. 독출 및 기입을 수행하는 반도체 메모리 장치에 있어서,
    복수개의 메모리 셀들이 연결되는 비트라인쌍; 및
    독출시에 선택되는 메모리 셀로부터 출력되는 상기 비트라인쌍의 데이터를 증폭하고, 기입시에는 입력되는 데이터를 증폭하여 상기 비트라인쌍에 공급하는 비트라인 센스 앰프를 구비하며,
    상기 비트라인 센스 앰프는 기입허용펄스에 응답하여 소정의 시간동안 디스에이블되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 데이터의 독출(read) 및 기입(write)을 수행하는 반도체 메모리 장치의 데이터 기입 방법에 있어서,
    (a) 상기 반도체 메모리 장치를 독출모드에서 기입모드로 전환하는 기입허용신호를 감지하여 기입허용펄스를 발생하는 단계;
    (b) 상기 기입허용펄스의 선단에 응답하여 비트라인 센스 앰프를 디스에이블시키고, 입력되는 데이터를 비트라인으로 전송하여 메모리 셀에 기입하는 단계; 및
    (c) 상기 기입허용펄스의 후단에 응답하여 상기 비트라인 센스 앰프를 인에이블시키고, 상기 비트라인에 전송된 데이터를 증폭하여 데이터를 유지하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 기입방법.
  8. 제7항에 있어서, 상기 기입허용펄스는 입출력라인에 실린 데이터가 상기 비트라인에 충분히 전달된 후 비활성화되는 신호인 것을 특징으로 하는 반도체 메모리 장치의 데이터 기입방법.
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