JP2704036B2 - 半導体メモリ - Google Patents
半導体メモリInfo
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- JP2704036B2 JP2704036B2 JP2250859A JP25085990A JP2704036B2 JP 2704036 B2 JP2704036 B2 JP 2704036B2 JP 2250859 A JP2250859 A JP 2250859A JP 25085990 A JP25085990 A JP 25085990A JP 2704036 B2 JP2704036 B2 JP 2704036B2
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- Japan
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- data
- data bus
- semiconductor memory
- bus
- bit
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリに関し、特に多ビット系メモリ
のデータバス本数を低減し、チップ（Chip）全体でのデ
ータバス面積の占有率を低減することが可能な半導体メ
モリに関する。
のデータバス本数を低減し、チップ（Chip）全体でのデ
ータバス面積の占有率を低減することが可能な半導体メ
モリに関する。
半導体メモリは、近年技術の発展と共に、大容量化，
高集積化がなされてきた。また、半導体メモリの応用分
野が拡大されるに従い、各種様々なニーズに答えるよう
な多ビット系メモリも市場に投入されるようになってき
た。この多ビット系メモリも専用品になると、×8bit,
×16bitから×32bit,さらには×64bitなど、多ビット化
の傾向がある。しかし、従来の半導体メモリは、データ
バスがI/O,▲▼と対を成している。この為、多ビ
ット化するに伴って、Chip全体でデータバス面積の占め
る割合が大きくなるのは仕方のないところがあった。
高集積化がなされてきた。また、半導体メモリの応用分
野が拡大されるに従い、各種様々なニーズに答えるよう
な多ビット系メモリも市場に投入されるようになってき
た。この多ビット系メモリも専用品になると、×8bit,
×16bitから×32bit,さらには×64bitなど、多ビット化
の傾向がある。しかし、従来の半導体メモリは、データ
バスがI/O,▲▼と対を成している。この為、多ビ
ット化するに伴って、Chip全体でデータバス面積の占め
る割合が大きくなるのは仕方のないところがあった。
第２図に、このような従来例を説明するために、一般
的な多ビット系メモリにおけるセルデータの読み出し系
回路図を示し、以下にその構成と動作の簡単な説明を行
う。
的な多ビット系メモリにおけるセルデータの読み出し系
回路図を示し、以下にその構成と動作の簡単な説明を行
う。
第２図において、ワード線WLi（ｉ＝0,1,2…）と、ビ
ット線BLin/▲▼（ｉ＝0,1,2…,n＝0,1,2…）
との交点に、MOSトランジスタQhin（ｈ＝0,1,2…,i＝0,
1,2…,n＝0,1,2…）とキャパシタChin（ｈ＝0,1,2…,n
＝0,1,2…）とで構成されたメモリセルがそれぞれ配置
され、ビット線間の微小差電位増幅を行うためのセンス
アンプ（S.A）30が各ビット数ペアに１台設置されてい
る。また前記ビット線は、列アドレス選択信号φyi（ｉ
＝0,1,2…）を入力とするMOSトランジスタQyin/Qyin′
（ｉ＝0,1,2…,n＝0,1,2…以下Ｙスイッチと略す）を介
して、データバスI/On/▲▼（ｎ＝0,1,2…）に
接続されている。
ット線BLin/▲▼（ｉ＝0,1,2…,n＝0,1,2…）
との交点に、MOSトランジスタQhin（ｈ＝0,1,2…,i＝0,
1,2…,n＝0,1,2…）とキャパシタChin（ｈ＝0,1,2…,n
＝0,1,2…）とで構成されたメモリセルがそれぞれ配置
され、ビット線間の微小差電位増幅を行うためのセンス
アンプ（S.A）30が各ビット数ペアに１台設置されてい
る。また前記ビット線は、列アドレス選択信号φyi（ｉ
＝0,1,2…）を入力とするMOSトランジスタQyin/Qyin′
（ｉ＝0,1,2…,n＝0,1,2…以下Ｙスイッチと略す）を介
して、データバスI/On/▲▼（ｎ＝0,1,2…）に
接続されている。
第３図に従来例を説明するためのタイミングチャート
を示す。
を示す。
今、キャパシタC100に「１」のデータが蓄わえられて
おり、これを読み出す場合を考える。リセット時（時刻
t0）において、ビット線プリチャージ部32に入力される
信号φＰが活性化されることにより、全ビット数はVREF
に、全データバスはVCCレベルに、それぞれプリチャー
ジされる。時刻t1で、選択ワードWL0が活性化される
と、全セット線と同様に、BL10/▲▼に微小差
電位が発生する（時刻t2）。この微小差電位は、センス
アンプ30で増幅され、その後時刻t4でＹスイッチ31の活
性化信号φy1が立ち上がると、ビット線BL10/▲
▼とデータバスI/O0/▲▼とが接続される。
その結果、データバスにビット線の情報が伝達され、デ
ータバスに差電位が生じる。その差電位はデータアンプ
33によって増幅され、セルデータが読み出される。
おり、これを読み出す場合を考える。リセット時（時刻
t0）において、ビット線プリチャージ部32に入力される
信号φＰが活性化されることにより、全ビット数はVREF
に、全データバスはVCCレベルに、それぞれプリチャー
ジされる。時刻t1で、選択ワードWL0が活性化される
と、全セット線と同様に、BL10/▲▼に微小差
電位が発生する（時刻t2）。この微小差電位は、センス
アンプ30で増幅され、その後時刻t4でＹスイッチ31の活
性化信号φy1が立ち上がると、ビット線BL10/▲
▼とデータバスI/O0/▲▼とが接続される。
その結果、データバスにビット線の情報が伝達され、デ
ータバスに差電位が生じる。その差電位はデータアンプ
33によって増幅され、セルデータが読み出される。
以上が、従来のセルデータの読み出し経路である。
情報が多重多様化していく現在、一度に多大な情報を
やりとりするには、各種専用メモリに見受けられるよう
に、必然的に半導体メモリを大容量・多ビット化して、
その情報量に対処しなければならない。しかし前述した
ように、従来のデータバスは構造上対を成しているの
で、多ビット化に伴ないChip全体でデータバス面積の占
有率も大きくなるという欠点があった。そして、小型
化，縮小化が望まれる半導体メモリにおいて、それが与
える影響は大きい。
やりとりするには、各種専用メモリに見受けられるよう
に、必然的に半導体メモリを大容量・多ビット化して、
その情報量に対処しなければならない。しかし前述した
ように、従来のデータバスは構造上対を成しているの
で、多ビット化に伴ないChip全体でデータバス面積の占
有率も大きくなるという欠点があった。そして、小型
化，縮小化が望まれる半導体メモリにおいて、それが与
える影響は大きい。
本発明の目的は、前記欠点が解決され、データバス面
積の占有率を低減し、小型化できるようにした半導体メ
モリを提供することにある。
積の占有率を低減し、小型化できるようにした半導体メ
モリを提供することにある。
本発明の半導体メモリの構成は、複数のワード線と複
数のビット線との各交点に単位記憶素子が配列され、前
記素子に制御トランジスタを介して接続されるデータバ
スと、前記データバスの信号を増幅するデータ増幅器と
を備えた半導体メモリにおいて、前記データバスは、正
逆層の対をなしたラインのうち一方のラインで構成され
ていることを特徴とする。
数のビット線との各交点に単位記憶素子が配列され、前
記素子に制御トランジスタを介して接続されるデータバ
スと、前記データバスの信号を増幅するデータ増幅器と
を備えた半導体メモリにおいて、前記データバスは、正
逆層の対をなしたラインのうち一方のラインで構成され
ていることを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の半導体メモリの回路
図である。
図である。
第１図において、本実施例は多ビット系メモリ（ｎビ
ット）に適用した時のセルアレイ部である。本実施例が
第２図に示した従来例と相違する点は、対になったデー
タバスI/On,▲▼の代わりに、一方のバスライ
ンを基準データバスI/OREFとして共有していることであ
る。その他は、第２図と同様である。
ット）に適用した時のセルアレイ部である。本実施例が
第２図に示した従来例と相違する点は、対になったデー
タバスI/On,▲▼の代わりに、一方のバスライ
ンを基準データバスI/OREFとして共有していることであ
る。その他は、第２図と同様である。
第４図に、第１図に示した実施例の回路動作を説明す
るタイミング図を示す。本実施例において、リセット時
（時刻t0〜t1）、活性化信号φＰが立ち上がり、ビット
線BLin（ｉ＝0,1,2…）はビット線プリチャージ部32よ
り、またデータバスI/On（ｎ＝0,1,2…）はMOSトランジ
スタQpn（ｎ＝0,1,2…）がONすることにより、基準デー
タバスI/OREFと同一レベル（VREFレベル）にプリチャー
ジされる。時刻t1で選択ワード線WL0が活性化され、ワ
ード線が立ち上がると、MOSトランジスタQ00がON状態に
なり、時刻t2でセルデータの情報によりビット線BL10,
▲▼は、ビット線とメモリセルとの容量分割に
より決定されるレベル〔VREF＋ΔＶ（ΔＶ＝微小電
位）〕に変化する。そしてセンスアンプ30で〔VREF＋Δ
Ｖ〕は高レベルへ、〔VREF−ΔＶ〕は低レベルへそれぞ
れ増幅される。次に時刻t3で、活性化信号φyaが立ち上
がると、ビット線BL10とデータバスI/O0とが接続され、
データバスI/O0と基準データバス間,I/OREF間に差電位
が発生し、データバスI/O0と基準データバスI/OREF間に
設置されているデータアンプ33でメモリセル情報が増幅
され、セルデータの読み出しが行われる。
るタイミング図を示す。本実施例において、リセット時
（時刻t0〜t1）、活性化信号φＰが立ち上がり、ビット
線BLin（ｉ＝0,1,2…）はビット線プリチャージ部32よ
り、またデータバスI/On（ｎ＝0,1,2…）はMOSトランジ
スタQpn（ｎ＝0,1,2…）がONすることにより、基準デー
タバスI/OREFと同一レベル（VREFレベル）にプリチャー
ジされる。時刻t1で選択ワード線WL0が活性化され、ワ
ード線が立ち上がると、MOSトランジスタQ00がON状態に
なり、時刻t2でセルデータの情報によりビット線BL10,
▲▼は、ビット線とメモリセルとの容量分割に
より決定されるレベル〔VREF＋ΔＶ（ΔＶ＝微小電
位）〕に変化する。そしてセンスアンプ30で〔VREF＋Δ
Ｖ〕は高レベルへ、〔VREF−ΔＶ〕は低レベルへそれぞ
れ増幅される。次に時刻t3で、活性化信号φyaが立ち上
がると、ビット線BL10とデータバスI/O0とが接続され、
データバスI/O0と基準データバス間,I/OREF間に差電位
が発生し、データバスI/O0と基準データバスI/OREF間に
設置されているデータアンプ33でメモリセル情報が増幅
され、セルデータの読み出しが行われる。
第５図は本発明の第２の実施例の半導体メモリを示す
回路図である。第５図において、本実施例は、基準ダイ
ナミックRAM（DRAM）にデータレジスタ34とシリアルセ
レクタ35を組み合わせたシリアルポートを有するデュア
ルポートグラフィックバッファに適用した場合である。
回路図である。第５図において、本実施例は、基準ダイ
ナミックRAM（DRAM）にデータレジスタ34とシリアルセ
レクタ35を組み合わせたシリアルポートを有するデュア
ルポートグラフィックバッファに適用した場合である。
データ転送により、メモリセル情報を格納するための
データレジスタ34は、活性化信号φｉ（ｉ＝0,1,2…）
とするMOSトランジスタQin（ｉ＝0,1,2…,n＝0,1,2…）
を介して、シリアル出力バスSOn（ｎ＝0,1,2…）に接続
されている。また基準電位VREFに接続された基準シリア
ル出力バスSOREFとシリアル出力バスSOn（ｎ＝0,1,2
…）とは、活性化信号φＰとするとMOSトランジスタQPn
（ｎ＝0,1,2…）を介して、互いに接続されている。さ
らに、シリアル出力バスSOn（ｎ＝0,1,2…）基準シリア
ル出力バスSOREF間毎には、各々差電位増幅を行うため
のデータアンプ33が設置されている。
データレジスタ34は、活性化信号φｉ（ｉ＝0,1,2…）
とするMOSトランジスタQin（ｉ＝0,1,2…,n＝0,1,2…）
を介して、シリアル出力バスSOn（ｎ＝0,1,2…）に接続
されている。また基準電位VREFに接続された基準シリア
ル出力バスSOREFとシリアル出力バスSOn（ｎ＝0,1,2
…）とは、活性化信号φＰとするとMOSトランジスタQPn
（ｎ＝0,1,2…）を介して、互いに接続されている。さ
らに、シリアル出力バスSOn（ｎ＝0,1,2…）基準シリア
ル出力バスSOREF間毎には、各々差電位増幅を行うため
のデータアンプ33が設置されている。
第６図に、第５図に示した本実施例のタイミング図を
示す。時刻t0で活性化信号φＰを入力するとMOSトラン
ジスタQPn（ｎ＝0,1,2…）が導通し、SOn（ｎ＝0,1,2
…）はVREFレベルにプリチャージされる。時刻t1で、活
性化信号φy1が活性化し、MOSトランジスタQyin（ｎ＝
0,1,2…）が導通することによって、データレジスタ36
の情報はシリアル出力バスSOn（ｎ＝0,1,2…）に伝達さ
れる。前記第１の実施例，第２の実施例とも、データバ
ス本数を従来の（（N/2）＋１）本（N;従来のデータバ
ス本数）に減らすことができ、特に多ビット系にした場
合、その効果は大きい。
示す。時刻t0で活性化信号φＰを入力するとMOSトラン
ジスタQPn（ｎ＝0,1,2…）が導通し、SOn（ｎ＝0,1,2
…）はVREFレベルにプリチャージされる。時刻t1で、活
性化信号φy1が活性化し、MOSトランジスタQyin（ｎ＝
0,1,2…）が導通することによって、データレジスタ36
の情報はシリアル出力バスSOn（ｎ＝0,1,2…）に伝達さ
れる。前記第１の実施例，第２の実施例とも、データバ
ス本数を従来の（（N/2）＋１）本（N;従来のデータバ
ス本数）に減らすことができ、特に多ビット系にした場
合、その効果は大きい。
本実施例は、複数のセルデータをラッチするために設
けられたフリップフロップで構成される複数のデータレ
ジスタのその一方の出力と、データを読み出すための第
１のｎ本のデータバスとを、内部制御信号を入力する複
数のMOSトランジスタを介して、順次１本ずつ接続し、
前記第１のデータバスを一方の入力信号としたｎ個の差
動増幅器を有し特に前記ｎ個のデータアンプにおいて、
基準電位発生回路の出力部に接続される基準データバス
を各データアンプの他方の入力信号とすることを特徴と
する。
けられたフリップフロップで構成される複数のデータレ
ジスタのその一方の出力と、データを読み出すための第
１のｎ本のデータバスとを、内部制御信号を入力する複
数のMOSトランジスタを介して、順次１本ずつ接続し、
前記第１のデータバスを一方の入力信号としたｎ個の差
動増幅器を有し特に前記ｎ個のデータアンプにおいて、
基準電位発生回路の出力部に接続される基準データバス
を各データアンプの他方の入力信号とすることを特徴と
する。
本実施例では、基準電圧レベルVREFにプリチャージし
た基準データバスI/OREFを各I/Oで共有し、Chip全体で
のデータバス面積の占有率を低減する。
た基準データバスI/OREFを各I/Oで共有し、Chip全体で
のデータバス面積の占有率を低減する。
以上説明したように、本発明は、特に対になったデー
タバスの一方（I/On）を共有化して基準データバスを設
けることによって、Chip全体でデータバス面積の占有率
を減らすことが出来、特にその効果は多ビット系になる
にしたがい絶大である。
タバスの一方（I/On）を共有化して基準データバスを設
けることによって、Chip全体でデータバス面積の占有率
を減らすことが出来、特にその効果は多ビット系になる
にしたがい絶大である。
第１図は本発明の第１の実施例の半導体メモリの回路
図、第２図は従来の半導体メモリを示した回路図、第３
図は第２図の動作を示すタイミング図、第４図は第１図
の動作を示すタイミング図、第５図は本発明の第２の実
施例の半導体メモリの回路図、第６図は第５図の動作を
示すタイミング図である。 30……センス増幅器（アンプ）、31……Ｙスイッチ、32
……ビット線プリチャージ部、33……データ増幅器（ア
ンプ）、34……データレジスタ、35……データセレク
タ。
図、第２図は従来の半導体メモリを示した回路図、第３
図は第２図の動作を示すタイミング図、第４図は第１図
の動作を示すタイミング図、第５図は本発明の第２の実
施例の半導体メモリの回路図、第６図は第５図の動作を
示すタイミング図である。 30……センス増幅器（アンプ）、31……Ｙスイッチ、32
……ビット線プリチャージ部、33……データ増幅器（ア
ンプ）、34……データレジスタ、35……データセレク
タ。
Claims (1)
- 【請求項１】複数のワード線と複数のビット線との各交
点に単位記憶素子が配列され、前記素子に制御トランジ
スタを介して接続されるデータバスと、前記データバス
をスイッチを介してプリチャージするプリチャージ部
と、前記データバスの信号を増幅するデータ増幅器とを
備えた半導体メモリにおいて、前記データバスは、正逆
相の対をなしたラインのうち一方のラインで構成され、
前記データ増幅器は、一方の入力が前記プリチャージ部
の発生する電圧を基準電位とすることを特徴とする半導
体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2250859A JP2704036B2 (ja) | 1990-09-20 | 1990-09-20 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2250859A JP2704036B2 (ja) | 1990-09-20 | 1990-09-20 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04132073A JPH04132073A (ja) | 1992-05-06 |
| JP2704036B2 true JP2704036B2 (ja) | 1998-01-26 |
Family
ID=17214073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2250859A Expired - Lifetime JP2704036B2 (ja) | 1990-09-20 | 1990-09-20 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2704036B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4627103B2 (ja) * | 2000-01-18 | 2011-02-09 | 富士通セミコンダクター株式会社 | 半導体記憶装置及びその制御方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0770212B2 (ja) * | 1988-07-19 | 1995-07-31 | 日本電気株式会社 | 半導体メモリ回路 |
-
1990
- 1990-09-20 JP JP2250859A patent/JP2704036B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04132073A (ja) | 1992-05-06 |
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