JP3084801B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JP3084801B2 JP3084801B2 JP03183104A JP18310491A JP3084801B2 JP 3084801 B2 JP3084801 B2 JP 3084801B2 JP 03183104 A JP03183104 A JP 03183104A JP 18310491 A JP18310491 A JP 18310491A JP 3084801 B2 JP3084801 B2 JP 3084801B2
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- circuit
- reference potential
- memory device
- semiconductor memory
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Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関
し、特に複数のメモリセルに対する同時書き込みを半導
体メモリ装置内部で実現する技術に関する。
し、特に複数のメモリセルに対する同時書き込みを半導
体メモリ装置内部で実現する技術に関する。
【０００２】
【従来の技術】従来の半導体メモリ装置は図５に示すよ
うに平行に配置された複数のワード線ＷＬ0〜ＷＬ3及び
これらと直交するように配列された複数のデジット線Ｄ
Ｌ1a，ＤＬ1b，ＤＬ2a，ＤＬ2bを含み、各々の交点には
１つおきにメモリセル５０３a〜５０３hが配置されてい
る。
うに平行に配置された複数のワード線ＷＬ0〜ＷＬ3及び
これらと直交するように配列された複数のデジット線Ｄ
Ｌ1a，ＤＬ1b，ＤＬ2a，ＤＬ2bを含み、各々の交点には
１つおきにメモリセル５０３a〜５０３hが配置されてい
る。
【０００３】デジット線ＤＬ1a〜ＤＬ2bは２本一組で使
用され、任意に選択された１本のワード線に接続された
メモリセルの情報が２本一組デジット線ＤＬ1a〜ＤＬ2b
のいずれか片方に現れ、メモリセルの情報に応じてデジ
ット線の電位が上昇もしくは下降する。この電位の上
昇、下降の度合はメモリセル５０３a〜５０３hの情報量
（この場合、蓄積されている電荷量）とデジット線ＤＬ
1a〜ＤＬ2bの浮遊容量により変化する。現在の製品では
電源電圧Ｓボルトに対して３００〜６００ミリボルト程
度である。この微少な電位変化を増幅してデジタル情報
として取り出すために正帰還型の差動増幅器（センスア
ンプ）５０４a〜５０４bを使用する。さらに差電位増幅
時に増幅速度の遅れ要因となるデジット線ＤＬ1a〜ＤＬ
2bの浮遊容量を切り離すための転送ゲート５０５、メモ
リセル５０３a〜５０３hへの情報のリストア時のピーク
電流を削減するためのフィードバック回路５０６が設け
られている。
用され、任意に選択された１本のワード線に接続された
メモリセルの情報が２本一組デジット線ＤＬ1a〜ＤＬ2b
のいずれか片方に現れ、メモリセルの情報に応じてデジ
ット線の電位が上昇もしくは下降する。この電位の上
昇、下降の度合はメモリセル５０３a〜５０３hの情報量
（この場合、蓄積されている電荷量）とデジット線ＤＬ
1a〜ＤＬ2bの浮遊容量により変化する。現在の製品では
電源電圧Ｓボルトに対して３００〜６００ミリボルト程
度である。この微少な電位変化を増幅してデジタル情報
として取り出すために正帰還型の差動増幅器（センスア
ンプ）５０４a〜５０４bを使用する。さらに差電位増幅
時に増幅速度の遅れ要因となるデジット線ＤＬ1a〜ＤＬ
2bの浮遊容量を切り離すための転送ゲート５０５、メモ
リセル５０３a〜５０３hへの情報のリストア時のピーク
電流を削減するためのフィードバック回路５０６が設け
られている。
【０００４】また、α線や漏れ電流などによるメモリセ
ルの情報量の悪化がデジット電位の上昇時と下降時で異
なることにより生じる動作マージンのアンバランスを補
正するための基準電位補正容量５０７も設けられてい
る。
ルの情報量の悪化がデジット電位の上昇時と下降時で異
なることにより生じる動作マージンのアンバランスを補
正するための基準電位補正容量５０７も設けられてい
る。
【０００５】図６は従来例におけるリフレッシュ動作の
タイミング図である。まず待機状態ではワード線はすべ
て非選択状態で、デジット線ＤＬ1a〜ＤＬ2bはプリチャ
ージ電源線ＰＧと接続されて、プリチャージ電位となっ
ている（ｔ600）。ここでリフレッシュを行いたいワー
ド線のアドレス信号ＡＤＤが与えられて外部信号（ＲＡ
Ｓ(オーハ゛ーライン)）をロウレベルにすることでリフレッシュ
動作が開始する（ｔ601）。
タイミング図である。まず待機状態ではワード線はすべ
て非選択状態で、デジット線ＤＬ1a〜ＤＬ2bはプリチャ
ージ電源線ＰＧと接続されて、プリチャージ電位となっ
ている（ｔ600）。ここでリフレッシュを行いたいワー
ド線のアドレス信号ＡＤＤが与えられて外部信号（ＲＡ
Ｓ(オーハ゛ーライン)）をロウレベルにすることでリフレッシュ
動作が開始する（ｔ601）。
【０００６】最初にプリチャージ制御線ＰＤＬが降下
し、デジット線ＤＬ1a〜ＤＬ2bをプリチャージ電源線と
切り離しフローティング状態とする（ｔ602）。
し、デジット線ＤＬ1a〜ＤＬ2bをプリチャージ電源線と
切り離しフローティング状態とする（ｔ602）。
【０００７】続いてアドレス信号ＡDDに与えられたアド
レス情報に対応したワード線ＷＬ1が選択されると（ｔ6
03）、メモリセル５０３C，５０３dがデジット線ＤＬ1
b，ＤＬ2bに接続されてデジット線の電位が上昇（図中
点線）、あるいは下降（同実線）する。このとき組とな
っている相手方のデジット線ＤＬ1a，ＤＬ2aの電位は変
化しないので、デジット線ＤＬ1aとＤＬ1b、ＤＬ2aとＤ
Ｌ2b間に電位差を生じる（ｔ604）。このときデジット
線ＤＬ1a〜ＤＬ2bとセンスアンプ５０４a，５０１bは転
送ゲート５０５を介して接続されており、差電位はその
ままセンスアンプ５０４a，５０４bに伝達される。また
差電位は前述した理由により電位が上昇する側の動作マ
ージンが悪化する傾向が強いので、メモリセル５０３
C，５０３dと接続されなかった相手方のデジット線ＤＬ
1a，ＤＬ2aの電位を基準電位制御線ＣＬＢ，ＣＬＡで基
準電位補正容量５０７を制御して若干下げることで調整
する（ｔ605）。
レス情報に対応したワード線ＷＬ1が選択されると（ｔ6
03）、メモリセル５０３C，５０３dがデジット線ＤＬ1
b，ＤＬ2bに接続されてデジット線の電位が上昇（図中
点線）、あるいは下降（同実線）する。このとき組とな
っている相手方のデジット線ＤＬ1a，ＤＬ2aの電位は変
化しないので、デジット線ＤＬ1aとＤＬ1b、ＤＬ2aとＤ
Ｌ2b間に電位差を生じる（ｔ604）。このときデジット
線ＤＬ1a〜ＤＬ2bとセンスアンプ５０４a，５０１bは転
送ゲート５０５を介して接続されており、差電位はその
ままセンスアンプ５０４a，５０４bに伝達される。また
差電位は前述した理由により電位が上昇する側の動作マ
ージンが悪化する傾向が強いので、メモリセル５０３
C，５０３dと接続されなかった相手方のデジット線ＤＬ
1a，ＤＬ2aの電位を基準電位制御線ＣＬＢ，ＣＬＡで基
準電位補正容量５０７を制御して若干下げることで調整
する（ｔ605）。
【０００８】次にこの差電位をセンスアンプ５０４a，
５０４bで増幅するが、この途中で転送ゲート５０５を
閉じ、デジット線ＤＬ1a〜ＤＬ2bをセンスアンプ５０４
a，５０４bから切り離すことにより、増幅動作を高速化
すると共に、フィードバック回路５０６により、メモリ
セル５０３C，５０３dへのリストアを開始する（ｔ60
6）。
５０４bで増幅するが、この途中で転送ゲート５０５を
閉じ、デジット線ＤＬ1a〜ＤＬ2bをセンスアンプ５０４
a，５０４bから切り離すことにより、増幅動作を高速化
すると共に、フィードバック回路５０６により、メモリ
セル５０３C，５０３dへのリストアを開始する（ｔ60
6）。
【０００９】増幅動作が充分行われた時点で転送ゲート
５０５と再び開き、センスアンプ５０４a，５０４bもメ
モリセル５０３C，５０３dへのリストアを行う（ｔ60
7）。メモリセルのリストアが充分行われた時点で外部
信号（ＲＡＳ(オーハ゛ーライン)）をハイレベルに戻すと（ｔ60
8）、ワード線ＷＬ1を非選択状態に戻してメモリセル５
０３C，５０３dとデジット線ＤＬ1a〜ＤＬ2bを切り離し
（ｔ609）、デジットのプリチャージを行い（ｔ610）、
再び待機状態となる（ｔ611）。
５０５と再び開き、センスアンプ５０４a，５０４bもメ
モリセル５０３C，５０３dへのリストアを行う（ｔ60
7）。メモリセルのリストアが充分行われた時点で外部
信号（ＲＡＳ(オーハ゛ーライン)）をハイレベルに戻すと（ｔ60
8）、ワード線ＷＬ1を非選択状態に戻してメモリセル５
０３C，５０３dとデジット線ＤＬ1a〜ＤＬ2bを切り離し
（ｔ609）、デジットのプリチャージを行い（ｔ610）、
再び待機状態となる（ｔ611）。
【００１０】なお、メモリセル容量を３０ｆＦ、デジッ
ト線容量を３００ｆＦ、センスアンプ容量を１００ｆ
Ｆ、基準電位補正容量を３ｆＦとすれば、時刻ｔ204で
の電位差は電源電圧５Ｖで最大約１７０ｍＶ時刻ｔ205
での基準電位補正量は約４０ｍＶである。
ト線容量を３００ｆＦ、センスアンプ容量を１００ｆ
Ｆ、基準電位補正容量を３ｆＦとすれば、時刻ｔ204で
の電位差は電源電圧５Ｖで最大約１７０ｍＶ時刻ｔ205
での基準電位補正量は約４０ｍＶである。
【００１１】
【発明が解決しようとする課題】この従来の半導体メモ
リ装置に対して計算機やその他のデジタル情報を処理す
る装置の情報処理量の増加に伴い、メモリ容量を増加す
る努力が続けられ、現時点で１００万ないし４００万程
度のメモリセルを有するものが製造されている。しかし
ながら半導体メモリ装置の処理速度の向上の度合はメモ
リ容量の増加の度合に比して低いのが一般的であり、こ
の結果、全メモリセルに対して書き込みを行うような場
合、例えば、メモリ装置製造時の信頼性評価、あるいは
デジタル情報処理装置に組み込まれた状態での電源投入
時の初期化処理等の時間が増大するため、製造コストの
増大やシステム性能の低下を招くという問題点があっ
た。
リ装置に対して計算機やその他のデジタル情報を処理す
る装置の情報処理量の増加に伴い、メモリ容量を増加す
る努力が続けられ、現時点で１００万ないし４００万程
度のメモリセルを有するものが製造されている。しかし
ながら半導体メモリ装置の処理速度の向上の度合はメモ
リ容量の増加の度合に比して低いのが一般的であり、こ
の結果、全メモリセルに対して書き込みを行うような場
合、例えば、メモリ装置製造時の信頼性評価、あるいは
デジタル情報処理装置に組み込まれた状態での電源投入
時の初期化処理等の時間が増大するため、製造コストの
増大やシステム性能の低下を招くという問題点があっ
た。
【００１２】
【課題を解決するための手段】本発明の要旨はメモリセ
ルアレイと、該メモリセルアレイの複数の行にそれぞれ
接続された複数のワ−ド線と、メモリセルアレイの複数
の列にそれぞれ接続された複数のビット線対と、ビット
線対上の電圧差を増幅する複数のセンスアンプと、ビッ
ト線対とセンスアンプとの間に接続された転送ゲ−トと
転送ゲ−トとセンスアンプとの間に設けた各ビット線対
のうちの一方のビット線の電圧を変更する基準電位補正
回路とを備えた半導体メモリ装置において、上記基準電
位補正回路は基準電位制御回路で制御され、該基準電位
制御回路は半導体メモリ装置が所定のモ−ドに入ったこ
とを判別するモ−ド判定回路と、モ−ド判定回路から出
力されるフラグ信号の有無に応じて所定の制御情報また
はアドレス情報を出力する選択回路と、所定の制御情報
の出力されたときは上記基準電位補正回路をデ−タ設定
手段として機能させる制御部とを有することである。
ルアレイと、該メモリセルアレイの複数の行にそれぞれ
接続された複数のワ−ド線と、メモリセルアレイの複数
の列にそれぞれ接続された複数のビット線対と、ビット
線対上の電圧差を増幅する複数のセンスアンプと、ビッ
ト線対とセンスアンプとの間に接続された転送ゲ−トと
転送ゲ−トとセンスアンプとの間に設けた各ビット線対
のうちの一方のビット線の電圧を変更する基準電位補正
回路とを備えた半導体メモリ装置において、上記基準電
位補正回路は基準電位制御回路で制御され、該基準電位
制御回路は半導体メモリ装置が所定のモ−ドに入ったこ
とを判別するモ−ド判定回路と、モ−ド判定回路から出
力されるフラグ信号の有無に応じて所定の制御情報また
はアドレス情報を出力する選択回路と、所定の制御情報
の出力されたときは上記基準電位補正回路をデ−タ設定
手段として機能させる制御部とを有することである。
【００１３】基準電位補正回路は基準電位制御回路で制
御され、該基準電位制御回路は半導体メモリ装置が所定
のモードに入ったことを判別するモード判定回路と、モ
ード判定回路から出力されるフラグ信号の有無に応じて
所定の制御情報またはアドレス情報を出力する選択回路
と、所定の制御情報の出力されたときは上記基準電位補
正回路をデータ設定手段として機能させる制御部とを有
するようにしてもよい。
御され、該基準電位制御回路は半導体メモリ装置が所定
のモードに入ったことを判別するモード判定回路と、モ
ード判定回路から出力されるフラグ信号の有無に応じて
所定の制御情報またはアドレス情報を出力する選択回路
と、所定の制御情報の出力されたときは上記基準電位補
正回路をデータ設定手段として機能させる制御部とを有
するようにしてもよい。
【００１４】
【発明の作用】上記構成に係る半導体メモリ装置は転送
ゲートを閉にした状態で、基準電圧補正回路でビット線
対の一方のビット線の電圧を変更し、このようにして生
じた電圧差をセンスアンプで増幅すると、データ設定手
段として機能させられる。その後、転送ゲートを開にす
ると、差動増幅された電圧差はビット線対を介してワー
ド線で選択されたメモリセルに書き込まれる。
ゲートを閉にした状態で、基準電圧補正回路でビット線
対の一方のビット線の電圧を変更し、このようにして生
じた電圧差をセンスアンプで増幅すると、データ設定手
段として機能させられる。その後、転送ゲートを開にす
ると、差動増幅された電圧差はビット線対を介してワー
ド線で選択されたメモリセルに書き込まれる。
【００１５】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例に係る半導体メモリ装置を
示す回路図である。説明を簡単にするために前述した従
来例と同一構成部分には同一符号のみ付し、従来例との
相違点について説明する。図１において基準電位補正回
路１０７は転送ゲート５０５よりもセンスアンプ５０４
a，５０４b側に配置している。
る。図１は本発明の一実施例に係る半導体メモリ装置を
示す回路図である。説明を簡単にするために前述した従
来例と同一構成部分には同一符号のみ付し、従来例との
相違点について説明する。図１において基準電位補正回
路１０７は転送ゲート５０５よりもセンスアンプ５０４
a，５０４b側に配置している。
【００１６】ここで所定のモード時における主要信号の
波形図を図２に示す。本実施例では、転送ゲート５０５
を閉じる時刻（ｔ201）がワード線ＷＬ1を選択する時刻
（ｔ202）よりも早く、従来例とは順序が逆である。し
たがって選択されたメモリセル５０３C，５０３dの情報
はセンスアンプ５０４a，５０４bへは伝達されない。
波形図を図２に示す。本実施例では、転送ゲート５０５
を閉じる時刻（ｔ201）がワード線ＷＬ1を選択する時刻
（ｔ202）よりも早く、従来例とは順序が逆である。し
たがって選択されたメモリセル５０３C，５０３dの情報
はセンスアンプ５０４a，５０４bへは伝達されない。
【００１７】転送ゲート５０５を閉じた状態で基準電位
補正回路１０７を動作させると（ｔ203）、デジット線
容量が見えない分だけ補正作用が大きく効果を奏し、セ
ンスアンプ５０４a，５０４bが動作するのに充分な差電
位を得られる（ｔ204）。
補正回路１０７を動作させると（ｔ203）、デジット線
容量が見えない分だけ補正作用が大きく効果を奏し、セ
ンスアンプ５０４a，５０４bが動作するのに充分な差電
位を得られる（ｔ204）。
【００１８】ここで、従来例と同じくメモリセル容量を
３０ｆＦ、デジット線容量を３００ｆＦ、センスアンプ
容量を１００ｆＦ、基準電位補正容量を３ｆＦとすれ
ば、時刻ｔ204でのセンスアンプに与えられる電位差は
電源電圧５Ｖで約１４０ｍＶになる。この基準電位補正
回路１０７で得られた大きな差電位もセンスアンプで増
幅し、フィードバック回路５０６を動作させた（ｔ20
5）後に転送ゲート５０５を開き（ｔ206）、メモリセル
５０３C，５０３dに情報をリストアする。したがって基
準電圧補正回路１０７は所定モード時にデータ設定手段
として機能する。
３０ｆＦ、デジット線容量を３００ｆＦ、センスアンプ
容量を１００ｆＦ、基準電位補正容量を３ｆＦとすれ
ば、時刻ｔ204でのセンスアンプに与えられる電位差は
電源電圧５Ｖで約１４０ｍＶになる。この基準電位補正
回路１０７で得られた大きな差電位もセンスアンプで増
幅し、フィードバック回路５０６を動作させた（ｔ20
5）後に転送ゲート５０５を開き（ｔ206）、メモリセル
５０３C，５０３dに情報をリストアする。したがって基
準電圧補正回路１０７は所定モード時にデータ設定手段
として機能する。
【００１９】この場合、規準電位補正回路１０７は従来
と同じく２系統に分かれており、メモリセル５０３a〜
５０３hにリストアしたい情報に応じて、センスアンプ
５０４a，５０４bに差電位を与えるように動作し、選択
されたワード線のアドレス情報とは無関係である。
と同じく２系統に分かれており、メモリセル５０３a〜
５０３hにリストアしたい情報に応じて、センスアンプ
５０４a，５０４bに差電位を与えるように動作し、選択
されたワード線のアドレス情報とは無関係である。
【００２０】図３は規準電位補正回路１０７を制御する
規準電位制御回路３００のブロック図である。従来と同
様の規準電位制御回路３０１のアドレス入力線３０２の
途中に選択回路３０３を挿入し、これを特定の入力信号
条件でフラグ信号ＭＯＤＥを出力するモード判定回路３
０４により制御し、フラグ信号ＭＯＤＥが出力されてい
るときはアドレス以外のデータ（ＤIN）を規準電位制御
回路３０１に入力する。また、フラグ信号ＭＯＤＥが出
力されていないときは従来通りアドレス（ＡDD）が規準
電位制御回路（３０１）に入力する。
規準電位制御回路３００のブロック図である。従来と同
様の規準電位制御回路３０１のアドレス入力線３０２の
途中に選択回路３０３を挿入し、これを特定の入力信号
条件でフラグ信号ＭＯＤＥを出力するモード判定回路３
０４により制御し、フラグ信号ＭＯＤＥが出力されてい
るときはアドレス以外のデータ（ＤIN）を規準電位制御
回路３０１に入力する。また、フラグ信号ＭＯＤＥが出
力されていないときは従来通りアドレス（ＡDD）が規準
電位制御回路（３０１）に入力する。
【００２１】図４は転送ゲート５０５を制御する転送ゲ
ート制御回路４００のブロック図である。従来と同様の
転送ゲート制御回路４０１とは別に前述した前記フラグ
信号ＭＯＤＥが出力された時の転送制御信号波形を発生
する転送ゲート制御回路４０２と、これら回路４０１，
４０２をフラグ信号で切り換える選択回路４０３を用意
し、前述した新規及び従来の制御信号波形を出力できる
ようにしている。これにより、モード判定回路３０４が
フラグ信号ＭＯＤＥを出力しない限り従来と全く同じ動
作となる。しかしながら、フラグ信号ＭＯＤＥが出力さ
れると、規準電位補正回路１０７の回路の発生する差電
位をセンスアンプ５０４a，５０４bで増幅し、メモリセ
ル５０３a〜５０３hに供給することができる。
ート制御回路４００のブロック図である。従来と同様の
転送ゲート制御回路４０１とは別に前述した前記フラグ
信号ＭＯＤＥが出力された時の転送制御信号波形を発生
する転送ゲート制御回路４０２と、これら回路４０１，
４０２をフラグ信号で切り換える選択回路４０３を用意
し、前述した新規及び従来の制御信号波形を出力できる
ようにしている。これにより、モード判定回路３０４が
フラグ信号ＭＯＤＥを出力しない限り従来と全く同じ動
作となる。しかしながら、フラグ信号ＭＯＤＥが出力さ
れると、規準電位補正回路１０７の回路の発生する差電
位をセンスアンプ５０４a，５０４bで増幅し、メモリセ
ル５０３a〜５０３hに供給することができる。
【００２２】
【発明の効果】以上説明したように本発明は、第１にデ
ジット線の規準電位補正回路を転送ゲートよりもセンス
アンプ側に配置し、第２に特定の信号入力条件でフラグ
信号を出力するモード判定回路及び該フラグ信号を受け
てアドレス以外の情報にしたがい規準電位補正回路を制
御する規準電位制御回路を設け、第３に前記フラグ信号
を受けて、前記転送ゲートの制御タイミングを変化させ
る転送ゲート制御回路を設けたことにより、選択ワード
線上のメモリセルに対して一度に書き込みができるの
で、約１００万のメモリセルを有するメモリ装置では選
択ワード線上のメモリ線が約２０００あり、数百倍以上
の書き込み性能を得られるという効果を有する。
ジット線の規準電位補正回路を転送ゲートよりもセンス
アンプ側に配置し、第２に特定の信号入力条件でフラグ
信号を出力するモード判定回路及び該フラグ信号を受け
てアドレス以外の情報にしたがい規準電位補正回路を制
御する規準電位制御回路を設け、第３に前記フラグ信号
を受けて、前記転送ゲートの制御タイミングを変化させ
る転送ゲート制御回路を設けたことにより、選択ワード
線上のメモリセルに対して一度に書き込みができるの
で、約１００万のメモリセルを有するメモリ装置では選
択ワード線上のメモリ線が約２０００あり、数百倍以上
の書き込み性能を得られるという効果を有する。
【００２３】さらに回路素子数の大半を占めるメモリセ
ル周辺の回路規模は従来と変わらないので、本発明によ
る半導体メモリ装置のチップサイズへはほとんど影響が
ない。
ル周辺の回路規模は従来と変わらないので、本発明によ
る半導体メモリ装置のチップサイズへはほとんど影響が
ない。
【図１】本発明の一実施例を示す回路図である。
【図２】一実施例の主要信号の波形図である。
【図３】一実施例の規準電位補正回路の制御部を示すブ
ロック図である。
ロック図である。
【図４】一実施例の転送ゲートの制御部を示すブロック
図である。
図である。
【図５】従来例を示す回路である。
【図６】従来例の主要信号を示す波形図である。
ＷＬ0〜ＷＬ3 ワード線 ＤＬ1a〜ＤＬ2b デジット線 ５０３a〜５０３h メモリセル ５０４a，５０４b 差電位増幅器（センスアンプ） ５０５ 転送ゲート ５０６ 差電位帰還増幅回路 １０７，５０７ 基準電位補正容量 ３０１ 基準電位制御回路 ３０２ 基準電位制御回路のアドレス入力信号 ３０３ 選択回路 ３０４ モード判定回路 ４０１ 転送ゲート制御回路 ４０２ 転送ゲート制御回路 ４０３ 選択回路
Claims (2)
- 【請求項１】メモリセルアレイと、該メモリセルアレイ
の複数の行にそれぞれ接続された複数のワ−ド線と、メ
モリセルアレイの複数の列にそれぞれ接続された複数の
ビット線対と、ビット線対上の電圧差を増幅する複数の
センスアンプと、ビット線対とセンスアンプとの間に接
続された転送ゲ−トと転送ゲ−トとセンスアンプとの間
に設けた各ビット線対のうちの一方のビット線の電圧を
変更する基準電位補正回路とを備えた半導体メモリ装置
において、上記基準電位補正回路は基準電位制御回路で
制御され、該基準電位制御回路は半導体メモリ装置が所
定のモ−ドに入ったことを判別するモ−ド判定回路と、
モ−ド判定回路から出力されるフラグ信号の有無に応じ
て所定の制御情報またはアドレス情報を出力する選択回
路と、所定の制御情報の出力されたときは上記基準電位
補正回路をデ−タ設定手段として機能させる制御部とを
有することを特徴とする半導体メモリ装置。 - 【請求項２】上記転送ゲ−トは転送ゲ−ト制御回路で選
択的に開閉し、転送ゲ−ト制御回路は上記フラグ信号の
有無に応じて転送ゲ−トを異なるタイミングで開閉させ
る請求項１記載の半導体メモリ装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03183104A JP3084801B2 (ja) | 1991-06-27 | 1991-06-27 | 半導体メモリ装置 |
| EP92110737A EP0520450B1 (en) | 1991-06-27 | 1992-06-25 | Semiconductor memory device |
| DE69223857T DE69223857T2 (de) | 1991-06-27 | 1992-06-25 | Halbleiterspeicher |
| KR1019920011178A KR960013840B1 (ko) | 1991-06-27 | 1992-06-26 | 반도체 메모리 장치 |
| US07/905,418 US5317539A (en) | 1991-06-27 | 1992-06-29 | Dynamic random access memory for video |
Applications Claiming Priority (1)
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