JPH05101201A - オプシヨン設定回路 - Google Patents
オプシヨン設定回路Info
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- JPH05101201A JPH05101201A JP3290966A JP29096691A JPH05101201A JP H05101201 A JPH05101201 A JP H05101201A JP 3290966 A JP3290966 A JP 3290966A JP 29096691 A JP29096691 A JP 29096691A JP H05101201 A JPH05101201 A JP H05101201A
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- Japan
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- circuit
- data
- memory
- power supply
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1045—Read-write mode select circuits
Landscapes
- Read Only Memory (AREA)
- Microcomputers (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】オプション項目が多くても電源投入後に異なる
オプション状態が存しないようにしたオプション設定回
路を提供する。 【構成】オプションデ−タを記憶した不揮発性のメモリ
と、該不揮発性のメモリから与えられたオプション設定
デ−タをラッチするラッチ回路と、該ラッチ回路の出力
に応じて所定の回路状態になる被設定回路と、から成る
オプション設定回路。
オプション状態が存しないようにしたオプション設定回
路を提供する。 【構成】オプションデ−タを記憶した不揮発性のメモリ
と、該不揮発性のメモリから与えられたオプション設定
デ−タをラッチするラッチ回路と、該ラッチ回路の出力
に応じて所定の回路状態になる被設定回路と、から成る
オプション設定回路。
Description
【０００１】
【産業上の利用分野】本発明はワンチップマイクロコン
ピュ−タ等におけるオプション設定回路に関する。
ピュ−タ等におけるオプション設定回路に関する。
【０００２】
【従来の技術】ワンチップマイクロコンピュ−タ等のイ
ンタ−フェ−ス回路では周辺のＩＣ回路やディスクリ−
ト部品の構成に合わせてオプションを変更することがあ
るので、オプション設定回路を設けておく。また、オプ
ション設定回路はワンチップマイクロコンピュ−タのア
プリケ−ションプログラム評価用ＩＣチップにおいてシ
ステム開発中に仕様変更が発生した場合、その場でオプ
ションの変更を行なう場合に用いられる。
ンタ−フェ−ス回路では周辺のＩＣ回路やディスクリ−
ト部品の構成に合わせてオプションを変更することがあ
るので、オプション設定回路を設けておく。また、オプ
ション設定回路はワンチップマイクロコンピュ−タのア
プリケ−ションプログラム評価用ＩＣチップにおいてシ
ステム開発中に仕様変更が発生した場合、その場でオプ
ションの変更を行なう場合に用いられる。
【０００３】図３はこのようなオプション設定回路の従
来例を示している。同図において、Ｉ／Ｏ回路１にはイ
ンバ−タ２と、そのインバ−タ２の入力を電源ライン３
にプルアップするためのＰチャンネルＭＯＳトランジス
タ４が設けられている。インバ−タ２の入力端が入力パ
ッド５を介して外部のスイッチ回路等に接続されている
場合、そのスイッチ回路がＣＭＯＳトランジスタであれ
ば０と１の二値信号がスイッチ回路で形成されて入力さ
れてくるので、インバ−タ２の入力端を電源ライン３に
プルアップする必要はないから、トランジスタ４はＯＦ
Ｆに設定すればよい。
来例を示している。同図において、Ｉ／Ｏ回路１にはイ
ンバ−タ２と、そのインバ−タ２の入力を電源ライン３
にプルアップするためのＰチャンネルＭＯＳトランジス
タ４が設けられている。インバ−タ２の入力端が入力パ
ッド５を介して外部のスイッチ回路等に接続されている
場合、そのスイッチ回路がＣＭＯＳトランジスタであれ
ば０と１の二値信号がスイッチ回路で形成されて入力さ
れてくるので、インバ−タ２の入力端を電源ライン３に
プルアップする必要はないから、トランジスタ４はＯＦ
Ｆに設定すればよい。
【０００４】しかし、前記外部のスイッチ回路が例えば
ｎチャンネルのＭＯＳトランジスタでのみ構成されてい
るような場合には、入力パッド５には０の信号だけしか
入力されないので、１の信号はＩ／Ｏ回路１側で形成し
なければならない。従って、その場合にはトランジスタ
４は常にＯＮになるように設定しなければならない。
尚、トランジスタ４がＯＮの状態で外部スイッチ回路が
ＯＦＦの場合はインバ−タ２の入力は１（電源ライン３
のＶＤＤ電圧）となり、外部スイッチ回路がＯＮの場合
は０が入力されてくるのでインバ−タ２の入力は０とな
る。図３において、６は抵抗、７はダイオ−ドＤ１，Ｄ
２より成る保護回路である。
ｎチャンネルのＭＯＳトランジスタでのみ構成されてい
るような場合には、入力パッド５には０の信号だけしか
入力されないので、１の信号はＩ／Ｏ回路１側で形成し
なければならない。従って、その場合にはトランジスタ
４は常にＯＮになるように設定しなければならない。
尚、トランジスタ４がＯＮの状態で外部スイッチ回路が
ＯＦＦの場合はインバ−タ２の入力は１（電源ライン３
のＶＤＤ電圧）となり、外部スイッチ回路がＯＮの場合
は０が入力されてくるのでインバ−タ２の入力は０とな
る。図３において、６は抵抗、７はダイオ−ドＤ１，Ｄ
２より成る保護回路である。
【０００５】トランジスタ４をＯＮになすかＯＦＦにな
すかの設定（オプション設定）を行なう場合は、アドレ
スデ−タバスライン９が本オプションの指定アドレスデ
−タにロ−レベルに変化したときにオプションデ−タＲ
ＯＭ１１とオプションラッチ回路８が同時に開き、デ−
タバスライン１０を通してオプションデ−タＲＯＭ１１
からオプションラッチ回路８オプションデ−タが取り込
まれる。
すかの設定（オプション設定）を行なう場合は、アドレ
スデ−タバスライン９が本オプションの指定アドレスデ
−タにロ−レベルに変化したときにオプションデ−タＲ
ＯＭ１１とオプションラッチ回路８が同時に開き、デ−
タバスライン１０を通してオプションデ−タＲＯＭ１１
からオプションラッチ回路８オプションデ−タが取り込
まれる。
【０００６】アドレスデ−タバスライン９が本オプショ
ンの指定アドレスとは別のアドレスデ−タに変化すると
オプションデ−タＲＯＭ１１及びオプションラッチ回路
８が共に閉じ、デ−タの授受は停止する。
ンの指定アドレスとは別のアドレスデ−タに変化すると
オプションデ−タＲＯＭ１１及びオプションラッチ回路
８が共に閉じ、デ−タの授受は停止する。
【０００７】オプションデ−タＲＯＭ１１のＲＯＭアド
レスは図４のようになっていてプログラムデ−タＲＯＭ
領域１２の延長線上にオプション設定用デ−タＲＯＭ領
域１３が割り当てられている。このオプション設定用デ
−タＲＯＭ領域１３が２０００番地から始まるとし、そ
のアドレスデ−タがＩ／Ｏ回路１のオプション設定用と
すると、他のＩ／Ｏ回路（図示せず）に対しては例えば
アドレスデ−タバスライン９における次のアドレスで２
００１番地のデ−タによりオプション設定がなされる。
以後、同様にしてマイクロコンピュ−タに関する複数箇
所のオプション設定がなされる。
レスは図４のようになっていてプログラムデ−タＲＯＭ
領域１２の延長線上にオプション設定用デ−タＲＯＭ領
域１３が割り当てられている。このオプション設定用デ
−タＲＯＭ領域１３が２０００番地から始まるとし、そ
のアドレスデ−タがＩ／Ｏ回路１のオプション設定用と
すると、他のＩ／Ｏ回路（図示せず）に対しては例えば
アドレスデ−タバスライン９における次のアドレスで２
００１番地のデ−タによりオプション設定がなされる。
以後、同様にしてマイクロコンピュ−タに関する複数箇
所のオプション設定がなされる。
【０００８】
【発明が解決しようとする課題】ところで、このような
従来のオプション設定回路では以下のような問題があ
る。即ち、オプションラッチ回路８に格納されたデ−タ
はＩＣの電源が切れると消失してしまうため電源立ち上
げ時に毎回オプションデ−タＲＯＭ１１よりデ−タを読
みだしてオプションラッチ回路８に格納する必要があ
る。その場合、オプションが数十項目と多くなると、オ
プション設定が全て完了するまでは時間がかかり、電源
投入直後に設定したオプションと異なるオプション状態
の時間が存在してしまう。
従来のオプション設定回路では以下のような問題があ
る。即ち、オプションラッチ回路８に格納されたデ−タ
はＩＣの電源が切れると消失してしまうため電源立ち上
げ時に毎回オプションデ−タＲＯＭ１１よりデ−タを読
みだしてオプションラッチ回路８に格納する必要があ
る。その場合、オプションが数十項目と多くなると、オ
プション設定が全て完了するまでは時間がかかり、電源
投入直後に設定したオプションと異なるオプション状態
の時間が存在してしまう。
【０００９】本発明はこのような点に鑑みなされたもの
であって、オプション項目が多くても電源投入後に異な
るオプション状態が存しないようにしたオプション設定
回路を提供することを目的とする。
であって、オプション項目が多くても電源投入後に異な
るオプション状態が存しないようにしたオプション設定
回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
め本発明のオプション設定回路は、オプションデ−タを
記憶した不揮発性のメモリと、該不揮発性のメモリから
与えられたオプション設定デ−タをラッチするラッチ回
路と、該ラッチ回路の出力に応じて所定の回路状態にな
る被設定回路と、から成っている。
め本発明のオプション設定回路は、オプションデ−タを
記憶した不揮発性のメモリと、該不揮発性のメモリから
与えられたオプション設定デ−タをラッチするラッチ回
路と、該ラッチ回路の出力に応じて所定の回路状態にな
る被設定回路と、から成っている。
【００１１】
【作用】このような構成によると、電源を切っても一度
設定されたオプションは次回変更するまで変わることが
なく不揮発性メモリに記憶されており、再度電源を投入
したとき、各オプション項目に対応した不揮発性メモリ
の出力により自動的に複数のオプションが同時に設定さ
れる。このように電源投入直後よりオプションが設定し
た状態に確立するため、オプションが異なる時間が存在
するということがなく、従って不良動作しない。
設定されたオプションは次回変更するまで変わることが
なく不揮発性メモリに記憶されており、再度電源を投入
したとき、各オプション項目に対応した不揮発性メモリ
の出力により自動的に複数のオプションが同時に設定さ
れる。このように電源投入直後よりオプションが設定し
た状態に確立するため、オプションが異なる時間が存在
するということがなく、従って不良動作しない。
【００１２】
【実施例】本発明を実施した図１において、図３に示す
従来例と同じ部分については同一の符号を付してある。
本実施例ではオプション設定を施すべき回路に対し、そ
れぞれ専用のオプション設定メモリを設け、このメモリ
に予めデ−タを書き込んでおくことにより、電源投入時
に単にそのメモリの出力をオプションラッチ回路に与え
るだけである。
従来例と同じ部分については同一の符号を付してある。
本実施例ではオプション設定を施すべき回路に対し、そ
れぞれ専用のオプション設定メモリを設け、このメモリ
に予めデ−タを書き込んでおくことにより、電源投入時
に単にそのメモリの出力をオプションラッチ回路に与え
るだけである。
【００１３】２０はオプション設定メモリであり、メモ
リトランジスタ２２と選択トランジスタ２３より成り、
Ｅ2ＰＲＯＭ構成となっている。このオプション設定メ
モリ２０にはアレイソ−ストランジスタ２１や図示の如
きトランジスタ２４、２５が接続されている。このよう
なメモリ２０、トランジスタ２１、２４、２５は図では
１組しか示していないが、オプション項目に応じた数だ
け設けられている。
リトランジスタ２２と選択トランジスタ２３より成り、
Ｅ2ＰＲＯＭ構成となっている。このオプション設定メ
モリ２０にはアレイソ−ストランジスタ２１や図示の如
きトランジスタ２４、２５が接続されている。このよう
なメモリ２０、トランジスタ２１、２４、２５は図では
１組しか示していないが、オプション項目に応じた数だ
け設けられている。
【００１４】２６はメモリ２０への書き込み時にアドレ
スを指定するオプション・アドレス・デコ−ダであり、
アドレスデ−タバスＡＸｏ〜ＡＸｎを介して与えられる
アドレス信号を解読し、特定のメモリを指定する信号を
出力する。この出力はＥ2ＰＲＯＭより成るメモリ２０
にデ−タを書き込むとき（消去時も同様）高電圧で書き
込む必要があるので、高電圧スイッチ回路２７を介して
所定のメモリ２０のトランジスタ２４、２５へ印加され
る。
スを指定するオプション・アドレス・デコ−ダであり、
アドレスデ−タバスＡＸｏ〜ＡＸｎを介して与えられる
アドレス信号を解読し、特定のメモリを指定する信号を
出力する。この出力はＥ2ＰＲＯＭより成るメモリ２０
にデ−タを書き込むとき（消去時も同様）高電圧で書き
込む必要があるので、高電圧スイッチ回路２７を介して
所定のメモリ２０のトランジスタ２４、２５へ印加され
る。
【００１５】今、アドレス信号により図示のメモリ２０
が書き込み指定されたとすると、デ−タバス２８からデ
−タラッチ回路２９、高電圧スイッチ回路３０、インバ
−タ３１及びトランジスタ２５を通してメモリ２０のデ
−タラインＤＬにデ−タが伝送され、メモリ２０にデ−
タが書き込まれる。この書き込み時にアレイソ−ストラ
ンジスタ２１はＯＦＦ（オ−プン）となっている。
が書き込み指定されたとすると、デ−タバス２８からデ
−タラッチ回路２９、高電圧スイッチ回路３０、インバ
−タ３１及びトランジスタ２５を通してメモリ２０のデ
−タラインＤＬにデ−タが伝送され、メモリ２０にデ−
タが書き込まれる。この書き込み時にアレイソ−ストラ
ンジスタ２１はＯＦＦ（オ−プン）となっている。
【００１６】以上のように予めオプションの書き込みを
行なってメモリ２０にデ−タを格納しておく。これを図
示しない全てのメモリに対しても順次行なっておく。そ
して、ＩＣ使用における電源投入時にはメモリ２０から
デ−タがトランジスタ２５を通して出力され、そのデ−
タは増幅回路３２を介してオプションラッチ回路８に与
えられる。電源を切ると、オプションラッチ回路８に与
えられていたデ−タは消失するが、メモリ２０はデ−タ
を消失しないので、再び電源が投入されたとき、そのデ
−タを即座に出力し、オプションラッチ回路８にラッチ
させる。
行なってメモリ２０にデ−タを格納しておく。これを図
示しない全てのメモリに対しても順次行なっておく。そ
して、ＩＣ使用における電源投入時にはメモリ２０から
デ−タがトランジスタ２５を通して出力され、そのデ−
タは増幅回路３２を介してオプションラッチ回路８に与
えられる。電源を切ると、オプションラッチ回路８に与
えられていたデ−タは消失するが、メモリ２０はデ−タ
を消失しないので、再び電源が投入されたとき、そのデ
−タを即座に出力し、オプションラッチ回路８にラッチ
させる。
【００１７】先にも述べたように図では簡単のためＩ／
Ｏ回路１を１つだけ示し、且つそれに対応するメモリ２
０しか示していないが、これらはオプションの項目に応
じて複数設けられる。そして、それらの他の項目のオプ
ション設定も電源投入時にメモリからデ−タが読みださ
れて対応するラッチ回路にラッチされる如くして複数項
目のオプション設定が同時に行なわれる。
Ｏ回路１を１つだけ示し、且つそれに対応するメモリ２
０しか示していないが、これらはオプションの項目に応
じて複数設けられる。そして、それらの他の項目のオプ
ション設定も電源投入時にメモリからデ−タが読みださ
れて対応するラッチ回路にラッチされる如くして複数項
目のオプション設定が同時に行なわれる。
【００１８】このように本実施例では電源投入と同時に
複数のオプション設定が同時になされるので、オプショ
ン内容が異なる状態が存在することがなく、従ってＩＣ
回路が不良動作を行なう虞がない。
複数のオプション設定が同時になされるので、オプショ
ン内容が異なる状態が存在することがなく、従ってＩＣ
回路が不良動作を行なう虞がない。
【００１９】尚、図２はメモリ２０に関し、デ−タライ
ンＤＬ、選択トランジスタ２３のセレクトゲ−トＳＧ、
メモリトランジスタ２２のコントロ−ルゲ−トＣＧ、ア
レイソ−ストランジスタ２１の内容を読みだし（Rea
d）、消去（Erase）、書き込み（Write）モ−ド別に示
している。
ンＤＬ、選択トランジスタ２３のセレクトゲ−トＳＧ、
メモリトランジスタ２２のコントロ−ルゲ−トＣＧ、ア
レイソ−ストランジスタ２１の内容を読みだし（Rea
d）、消去（Erase）、書き込み（Write）モ−ド別に示
している。
【００２０】
【発明の効果】以上説明したように本発明のオプション
設定回路によれば、これを用いたＩＣ等の電源投入時に
被設定回路に対応する不揮発性メモリから出力されるオ
プションデ−タをラッチ回路でラッチすることになるの
で、たとえ多数のオプション項目があっても、それらの
項目について一斉にオプション設定が行なわれるように
できる。従って、オプション設定のために異なるオプシ
ョン状態が存在するという不具合が生じないので、これ
を用いたＩＣ等が不良動作を起こすことがない。
設定回路によれば、これを用いたＩＣ等の電源投入時に
被設定回路に対応する不揮発性メモリから出力されるオ
プションデ−タをラッチ回路でラッチすることになるの
で、たとえ多数のオプション項目があっても、それらの
項目について一斉にオプション設定が行なわれるように
できる。従って、オプション設定のために異なるオプシ
ョン状態が存在するという不具合が生じないので、これ
を用いたＩＣ等が不良動作を起こすことがない。
【図１】 本発明を実施したオプション設定回路を示す
回路図。
回路図。
【図２】 そのメモリの各部の電圧関係を示す回路図。
【図３】 従来例の回路図。
【図４】 その説明図。
１ Ｉ／Ｏ回路 ８ オプションラッチ回路 ２０ オプション設定メモリ（不揮発性メモリ）
Claims (2)
- 【請求項１】オプションデ−タを記憶した不揮発性のメ
モリと、該不揮発性のメモリから与えられたオプション
設定デ−タをラッチするラッチ回路と、該ラッチ回路の
出力に応じて所定の回路状態になる被設定回路と、から
成るオプション設定回路。 - 【請求項２】請求項１に記載のオプション設定回路を備
える集積回路装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3290966A JPH05101201A (ja) | 1991-10-09 | 1991-10-09 | オプシヨン設定回路 |
| EP92117218A EP0537629B1 (en) | 1991-10-09 | 1992-10-08 | An option setting circuit and an integrated circuit apparatus including the option setting circuit |
| DE69228459T DE69228459T2 (de) | 1991-10-09 | 1992-10-08 | Optioneinstellungsschaltung und integrierte Schaltung mit dieser Optioneinstellungsschaltung |
| US08/241,669 US5801995A (en) | 1991-10-09 | 1994-05-12 | Option setting circuit and an integrated circuit apparatus including the option setting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3290966A JPH05101201A (ja) | 1991-10-09 | 1991-10-09 | オプシヨン設定回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05101201A true JPH05101201A (ja) | 1993-04-23 |
Family
ID=17762749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3290966A Pending JPH05101201A (ja) | 1991-10-09 | 1991-10-09 | オプシヨン設定回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5801995A (ja) |
| EP (1) | EP0537629B1 (ja) |
| JP (1) | JPH05101201A (ja) |
| DE (1) | DE69228459T2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6317370B2 (en) | 1998-01-12 | 2001-11-13 | Micron Technology, Inc. | Timing fuse option for row repair |
| DE10052292B4 (de) * | 2000-10-20 | 2006-01-12 | Zentrum Mikroelektronik Dresden Ag | Halbleiterspeicher mit Datenspeicher und elektrisch lösch- und programmierbarer Array-Logik |
| KR100560665B1 (ko) * | 2003-07-02 | 2006-03-16 | 삼성전자주식회사 | 독출 방지 기능을 갖는 반도체 메모리 장치 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5136546A (en) * | 1984-09-26 | 1992-08-04 | Hitachi, Ltd. | Semiconductor memory |
| DE3543911A1 (de) * | 1984-12-14 | 1986-06-26 | Mitsubishi Denki K.K., Tokio/Tokyo | Digitale verzoegerungseinheit |
| JPH0612632B2 (ja) * | 1987-02-27 | 1994-02-16 | 日本電気株式会社 | メモリ回路 |
| JP2534733B2 (ja) * | 1987-10-09 | 1996-09-18 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
| CA1327851C (en) * | 1988-06-22 | 1994-03-15 | Amy S. Christopher | Reconfigurable printer |
| JPH0770212B2 (ja) * | 1988-07-19 | 1995-07-31 | 日本電気株式会社 | 半導体メモリ回路 |
| JP2534782B2 (ja) * | 1989-11-10 | 1996-09-18 | 株式会社東芝 | 半導体装置 |
| US5204841A (en) * | 1990-07-27 | 1993-04-20 | International Business Machines Corporation | Virtual multi-port RAM |
-
1991
- 1991-10-09 JP JP3290966A patent/JPH05101201A/ja active Pending
-
1992
- 1992-10-08 DE DE69228459T patent/DE69228459T2/de not_active Expired - Fee Related
- 1992-10-08 EP EP92117218A patent/EP0537629B1/en not_active Expired - Lifetime
-
1994
- 1994-05-12 US US08/241,669 patent/US5801995A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE69228459D1 (de) | 1999-04-01 |
| DE69228459T2 (de) | 1999-09-30 |
| EP0537629B1 (en) | 1999-02-24 |
| EP0537629A1 (en) | 1993-04-21 |
| US5801995A (en) | 1998-09-01 |
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