JP2000011681A - 同期型半導体記憶装置 - Google Patents
同期型半導体記憶装置Info
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- JP2000011681A JP2000011681A JP10175000A JP17500098A JP2000011681A JP 2000011681 A JP2000011681 A JP 2000011681A JP 10175000 A JP10175000 A JP 10175000A JP 17500098 A JP17500098 A JP 17500098A JP 2000011681 A JP2000011681 A JP 2000011681A
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
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- G11C29/842—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability by introducing a delay in a signal path
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 チップ面積の増大および動作速度の増大を抑
制することが可能な冗長回路を有する同期型半導体記憶
装置を提供する。 【解決手段】 正規のメモリセル列の領域ＮＲ０および
ＮＲ１にそれぞれ対応して設けられる冗長メモリセル列
領域ＳＲ０およびＳＲ１は、正規のメモリセル列領域と
は独立なサブＩ／Ｏ線対および独立なメインＩ／Ｏ線対
によりデータの読出および書込ができる。さらに、１つ
の冗長メモリセル列領域ＳＲ０は、２つの正規なメモリ
セル列領域ＮＲ０およびＮＲ１のいずれとも置換可能と
なるように、マルチプレクサ６１８を介して、正規のメ
モリセル列領域ＮＲ０およびＮＲ１のいずれに対応した
グローバルＩ／Ｏ線対Ｇ−Ｉ／Ｏへも接続可能である。
制することが可能な冗長回路を有する同期型半導体記憶
装置を提供する。 【解決手段】 正規のメモリセル列の領域ＮＲ０および
ＮＲ１にそれぞれ対応して設けられる冗長メモリセル列
領域ＳＲ０およびＳＲ１は、正規のメモリセル列領域と
は独立なサブＩ／Ｏ線対および独立なメインＩ／Ｏ線対
によりデータの読出および書込ができる。さらに、１つ
の冗長メモリセル列領域ＳＲ０は、２つの正規なメモリ
セル列領域ＮＲ０およびＮＲ１のいずれとも置換可能と
なるように、マルチプレクサ６１８を介して、正規のメ
モリセル列領域ＮＲ０およびＮＲ１のいずれに対応した
グローバルＩ／Ｏ線対Ｇ−Ｉ／Ｏへも接続可能である。
Description
【０００１】
【発明の属する技術分野】この発明は、同期型半導体記
憶装置に関し、特に、同期型半導体記憶装置の冗長回路
の構成に関する。
憶装置に関し、特に、同期型半導体記憶装置の冗長回路
の構成に関する。
【０００２】
【従来の技術】近年のマイクロプロセッサ（以下、ＭＰ
Ｕと称す）の動作速度の向上に伴い、主記憶装置として
用いられるダイナミックランダムアクセスメモリ（以
下、ＤＲＡＭと称す）等の高速アクセスを実現するため
に、クロック信号に同期して動作する同期型ＤＲＡＭ
（シンクロナスＤＲＡＭ：以下、ＳＤＲＡＭと称す）等
が用いられている。
Ｕと称す）の動作速度の向上に伴い、主記憶装置として
用いられるダイナミックランダムアクセスメモリ（以
下、ＤＲＡＭと称す）等の高速アクセスを実現するため
に、クロック信号に同期して動作する同期型ＤＲＡＭ
（シンクロナスＤＲＡＭ：以下、ＳＤＲＡＭと称す）等
が用いられている。
【０００３】このようなＳＤＲＡＭ等の内部動作の制御
は、ロウ系動作およびコラム系動作に分割して制御され
る。
は、ロウ系動作およびコラム系動作に分割して制御され
る。
【０００４】一方、ＳＤＲＡＭにおいては、一層の高速
動作を可能とするために、メモリセルアレイを互いに独
立動作が可能なバンクに分割した、バンク構成が用いら
れている。すなわち、各バンクごとに、その動作は、ロ
ウ系動作およびコラム系動作について独立に制御されて
いる。
動作を可能とするために、メモリセルアレイを互いに独
立動作が可能なバンクに分割した、バンク構成が用いら
れている。すなわち、各バンクごとに、その動作は、ロ
ウ系動作およびコラム系動作について独立に制御されて
いる。
【０００５】
【発明が解決しようとする課題】さらに、上述したよう
な各バンクは、選択されたメモリセルからのデータをビ
ット線対を介して増幅するセンスアンプ等が設けられる
メモリセルアレイマットと呼ばれるブロックに分割され
ている場合が多い。
な各バンクは、選択されたメモリセルからのデータをビ
ット線対を介して増幅するセンスアンプ等が設けられる
メモリセルアレイマットと呼ばれるブロックに分割され
ている場合が多い。
【０００６】このような構成を有するＳＤＲＡＭにおい
て、その製造歩留まり等を向上させるためには、欠陥の
含まれるメモリセル行またはメモリセル列を予め設けら
れている冗長行または冗長列に置換する、いわゆる冗長
置換が行なわれることが一般的である。
て、その製造歩留まり等を向上させるためには、欠陥の
含まれるメモリセル行またはメモリセル列を予め設けら
れている冗長行または冗長列に置換する、いわゆる冗長
置換が行なわれることが一般的である。
【０００７】この場合、このような冗長置換は、一般に
は、上述したような動作の活性化されるメモリセルアレ
イマットの範囲ごとに置換が行なわれる。
は、上述したような動作の活性化されるメモリセルアレ
イマットの範囲ごとに置換が行なわれる。
【０００８】この場合、１つの冗長行（あるいは１つの
冗長列）が置換し得るメモリセルの範囲がこのメモリセ
ルアレイマットの範囲に制限されてしまうことになる。
このため、必要以上に余分な冗長行（列）を搭載するこ
とで、エリアペナルティが大きくなってしまったり、あ
るいは冗長置換による救済の効率を低下させるというよ
うな問題が生じていた。
冗長列）が置換し得るメモリセルの範囲がこのメモリセ
ルアレイマットの範囲に制限されてしまうことになる。
このため、必要以上に余分な冗長行（列）を搭載するこ
とで、エリアペナルティが大きくなってしまったり、あ
るいは冗長置換による救済の効率を低下させるというよ
うな問題が生じていた。
【０００９】さらに、高速動作を行なうことが必要なＳ
ＤＲＡＭにおいては、冗長置換を行なうと、外部から与
えられたアドレス信号に対して、このような冗長置換を
行なうべきか否かの判定を行なう処理時間が余分に必要
となるために、動作マージンを十分に確保できないとい
うような問題があった。
ＤＲＡＭにおいては、冗長置換を行なうと、外部から与
えられたアドレス信号に対して、このような冗長置換を
行なうべきか否かの判定を行なう処理時間が余分に必要
となるために、動作マージンを十分に確保できないとい
うような問題があった。
【００１０】また、メモリの記憶容量の増加に伴ない、
動作電流や待機時の消費電流が増大するという問題点が
あった。
動作電流や待機時の消費電流が増大するという問題点が
あった。
【００１１】本発明は上記のような問題点を解決するた
めになされたものであって、その目的は、大規模に集積
化された同期型半導体記憶装置においても、救済効率が
高く、かつチップ面積の増大を抑制することが可能な冗
長置換回路を有する同期型半導体記憶装置を提供するこ
とである。
めになされたものであって、その目的は、大規模に集積
化された同期型半導体記憶装置においても、救済効率が
高く、かつチップ面積の増大を抑制することが可能な冗
長置換回路を有する同期型半導体記憶装置を提供するこ
とである。
【００１２】この発明の他の目的は、冗長置換が行なわ
れた場合でも、十分な動作マージンを確保でき、アクセ
ス時間の高速化を図ることが可能な同期型半導体記憶装
置を提供することである。
れた場合でも、十分な動作マージンを確保でき、アクセ
ス時間の高速化を図ることが可能な同期型半導体記憶装
置を提供することである。
【００１３】この発明のさらに他の目的は、冗長置換が
行なわれた場合でも、消費電力増加の抑制が可能な同期
型半導体記憶装置を提供することである。
行なわれた場合でも、消費電力増加の抑制が可能な同期
型半導体記憶装置を提供することである。
【００１４】
【課題を解決するための手段】請求項１記載の同期型半
導体記憶装置は、外部クロック信号に同期して、外部か
らアドレス信号と制御信号とを受ける同期型半導体記憶
装置であって、行列状に配置される複数のメモリセルを
有するメモリセルアレイを備え、メモリセルアレイは、
複数の正規メモリセルブロックと、第１複数個の正規メ
モリセルブロックごとに対応して設けられ、対応する第
１複数個の正規メモリセルブロック中の不良メモリセル
を置換するための複数の冗長メモリセルブロックとを含
み、複数の正規メモリセルブロックおよび冗長メモリセ
ルブロックに共通に設けられ、アドレス信号を伝達する
アドレスバスと、正規メモリセルブロックに対応して設
けられ、アドレスバスからのアドレス信号に応じて、対
応する正規メモリセルブロック内のメモリセル列を選択
する複数の第１の列選択回路と、冗長メモリセルブロッ
クに対応して設けられ、アドレスバスからのアドレス信
号に応じて、対応する冗長メモリセルブロック内のメモ
リセル列を選択する複数の第２の列選択回路と、正規メ
モリセルブロックに対応して設けられ、対応する正規メ
モリセルブロック内の選択されたメモリセルからの読出
データを伝達する第１の入出力線対と、冗長メモリセル
ブロックに対応して設けられ、対応する冗長メモリセル
ブロック内の選択されたメモリセルからの読出データを
伝達する第２の入出力線対とをさらに備え、第１および
第２の列選択回路は、アドレス信号に基づいて、対応す
るメモリセルブロックが選択されたことに応じて活性化
される。
導体記憶装置は、外部クロック信号に同期して、外部か
らアドレス信号と制御信号とを受ける同期型半導体記憶
装置であって、行列状に配置される複数のメモリセルを
有するメモリセルアレイを備え、メモリセルアレイは、
複数の正規メモリセルブロックと、第１複数個の正規メ
モリセルブロックごとに対応して設けられ、対応する第
１複数個の正規メモリセルブロック中の不良メモリセル
を置換するための複数の冗長メモリセルブロックとを含
み、複数の正規メモリセルブロックおよび冗長メモリセ
ルブロックに共通に設けられ、アドレス信号を伝達する
アドレスバスと、正規メモリセルブロックに対応して設
けられ、アドレスバスからのアドレス信号に応じて、対
応する正規メモリセルブロック内のメモリセル列を選択
する複数の第１の列選択回路と、冗長メモリセルブロッ
クに対応して設けられ、アドレスバスからのアドレス信
号に応じて、対応する冗長メモリセルブロック内のメモ
リセル列を選択する複数の第２の列選択回路と、正規メ
モリセルブロックに対応して設けられ、対応する正規メ
モリセルブロック内の選択されたメモリセルからの読出
データを伝達する第１の入出力線対と、冗長メモリセル
ブロックに対応して設けられ、対応する冗長メモリセル
ブロック内の選択されたメモリセルからの読出データを
伝達する第２の入出力線対とをさらに備え、第１および
第２の列選択回路は、アドレス信号に基づいて、対応す
るメモリセルブロックが選択されたことに応じて活性化
される。
【００１５】請求項２記載の同期型半導体記憶装置は、
請求項１記載の同期型半導体記憶装置の構成に加えて、
第１の入出力線対は、メモリセルアレイの行方向に設け
られる第２複数個の第１の副入出力線対と、メモリセル
アレイの列方向に設けられる複数の第１の主入出力線対
とを含み、第２の入出力線は、メモリセルアレイの行方
向に設けられる第２複数個の第２の副入出力線対と、メ
モリセルアレイの列方向に設けられる複数の第２の主入
出力線対とを含み、第１の副入出力線対と第１の主入出
力線対の交点に対応して設けられる複数の第１のサブア
ンプ回路と、第２の副入出力線対と第２の主入出力線対
の交点に対応して設けられる複数の第２のサブアンプ回
路と、メモリセルアレイの行方向に第１のサブアンプ回
路と第２のサブアンプ回路に共通に設けられ、サブアン
プ選択信号を伝達する複数のサブアンプ制御信号線とを
さらに備える。
請求項１記載の同期型半導体記憶装置の構成に加えて、
第１の入出力線対は、メモリセルアレイの行方向に設け
られる第２複数個の第１の副入出力線対と、メモリセル
アレイの列方向に設けられる複数の第１の主入出力線対
とを含み、第２の入出力線は、メモリセルアレイの行方
向に設けられる第２複数個の第２の副入出力線対と、メ
モリセルアレイの列方向に設けられる複数の第２の主入
出力線対とを含み、第１の副入出力線対と第１の主入出
力線対の交点に対応して設けられる複数の第１のサブア
ンプ回路と、第２の副入出力線対と第２の主入出力線対
の交点に対応して設けられる複数の第２のサブアンプ回
路と、メモリセルアレイの行方向に第１のサブアンプ回
路と第２のサブアンプ回路に共通に設けられ、サブアン
プ選択信号を伝達する複数のサブアンプ制御信号線とを
さらに備える。
【００１６】請求項３記載の同期型半導体記憶装置は、
請求項２記載の同期型半導体記憶装置の構成に加えて、
冗長メモリセルブロック中のメモリセルへの置換が行わ
れることに応じて、第２のサブアンプ回路を活性化する
手段をさらに備える。
請求項２記載の同期型半導体記憶装置の構成に加えて、
冗長メモリセルブロック中のメモリセルへの置換が行わ
れることに応じて、第２のサブアンプ回路を活性化する
手段をさらに備える。
【００１７】請求項４記載の同期型半導体記憶装置は、
請求項１記載の同期型半導体記憶装置の構成に加えて、
第１の入出力線対は、メモリセルアレイの行方向に設け
られる複数の第１の副入出力線対と、メモリセルアレイ
の列方向に設けられる複数の第１の主入出力線対とを含
み、第２の入出力線は、メモリセルアレイの行方向に設
けられる複数の第２の副入出力線対と、メモリセルアレ
イの列方向に設けられる複数の第２の主入出力線対とを
含み、複数の第１の主入出力線対にそれぞれ対応して設
けられる複数の第１のメインアンプ回路と、複数の第２
の主入出力線対にそれぞれ対応して設けられる複数の第
２のメインアンプ回路とをさらに備え、各第２の列選択
回路は、予め設定された不良アドレス情報に基づいて、
対応する冗長メモリセルブロック内のメモリセル列の選
択が行われるか否かに応じて、第１および第２のメイン
アンプ回路の活性化を制御するメインアンプ制御信号発
生回路を含む。
請求項１記載の同期型半導体記憶装置の構成に加えて、
第１の入出力線対は、メモリセルアレイの行方向に設け
られる複数の第１の副入出力線対と、メモリセルアレイ
の列方向に設けられる複数の第１の主入出力線対とを含
み、第２の入出力線は、メモリセルアレイの行方向に設
けられる複数の第２の副入出力線対と、メモリセルアレ
イの列方向に設けられる複数の第２の主入出力線対とを
含み、複数の第１の主入出力線対にそれぞれ対応して設
けられる複数の第１のメインアンプ回路と、複数の第２
の主入出力線対にそれぞれ対応して設けられる複数の第
２のメインアンプ回路とをさらに備え、各第２の列選択
回路は、予め設定された不良アドレス情報に基づいて、
対応する冗長メモリセルブロック内のメモリセル列の選
択が行われるか否かに応じて、第１および第２のメイン
アンプ回路の活性化を制御するメインアンプ制御信号発
生回路を含む。
【００１８】請求項５記載の同期型半導体記憶装置は、
請求項４記載の同期型半導体記憶装置の構成に加えて、
複数の正規メモリセルブロックおよび冗長メモリセルブ
ロックに共通に設けられ、読出データを伝達するデータ
バスをさらに備え、データバスは、複数のデータ線対を
含み、冗長メモリセルブロックに対応して設けられ、対
応する冗長メモリセルブロックが置換しうる第１複数個
の正規メモリセルブロックからの読出データが伝達され
る複数のデータ線対のいずれかに、選択的に第２のメイ
ンアンプ回路の出力を伝達する第１のマルチプレクサ回
路をさらに備える。
請求項４記載の同期型半導体記憶装置の構成に加えて、
複数の正規メモリセルブロックおよび冗長メモリセルブ
ロックに共通に設けられ、読出データを伝達するデータ
バスをさらに備え、データバスは、複数のデータ線対を
含み、冗長メモリセルブロックに対応して設けられ、対
応する冗長メモリセルブロックが置換しうる第１複数個
の正規メモリセルブロックからの読出データが伝達され
る複数のデータ線対のいずれかに、選択的に第２のメイ
ンアンプ回路の出力を伝達する第１のマルチプレクサ回
路をさらに備える。
【００１９】請求項６記載の同期型半導体記憶装置は、
請求項５記載の同期型半導体記憶装置の構成に加えて、
正規メモリセルブロックに対応して設けられ、対応する
正規メモリセルブロックからの読出データが伝達される
複数のデータ線対のいずれかに、選択的に第１のメイン
アンプ回路の出力を伝達する第２のマルチプレクサ回路
をさらに備える。
請求項５記載の同期型半導体記憶装置の構成に加えて、
正規メモリセルブロックに対応して設けられ、対応する
正規メモリセルブロックからの読出データが伝達される
複数のデータ線対のいずれかに、選択的に第１のメイン
アンプ回路の出力を伝達する第２のマルチプレクサ回路
をさらに備える。
【００２０】
【発明の実施の形態】［実施の形態１］図１は、本発明
の実施の形態１の同期型半導体記憶装置１０００の構成
の概念を示す概略ブロック図である。
の実施の形態１の同期型半導体記憶装置１０００の構成
の概念を示す概略ブロック図である。
【００２１】ＳＤＲＡＭ１０００は、外部から与えられ
る相補なクロック信号ｅｘｔ．ＣＬＫおよびｅｘｔ．／
ＣＬＫを受ける外部クロック信号入力端子１６と、外部
クロック端子１６に与えられたクロック信号をバッファ
処理するクロック入力バッファ１５０および１５２と、
クロックバッファ１５０および１５２の出力を受けて、
第１の内部クロック信号ｉｎｔ．ＣＬＫ１および第２の
内部クロック信号ｉｎｔ．ＣＬＫ２を生成する内部制御
クロック信号生成回路１８と、外部制御信号入力端子１
０を介して与えられる外部制御信号を、第２の内部クロ
ック信号ｉｎｔ．ＣＬＫ２に応じて動作する入力バッフ
ァ１０１２〜１０２０を介して受けるモードデコーダ２
０とを備える。
る相補なクロック信号ｅｘｔ．ＣＬＫおよびｅｘｔ．／
ＣＬＫを受ける外部クロック信号入力端子１６と、外部
クロック端子１６に与えられたクロック信号をバッファ
処理するクロック入力バッファ１５０および１５２と、
クロックバッファ１５０および１５２の出力を受けて、
第１の内部クロック信号ｉｎｔ．ＣＬＫ１および第２の
内部クロック信号ｉｎｔ．ＣＬＫ２を生成する内部制御
クロック信号生成回路１８と、外部制御信号入力端子１
０を介して与えられる外部制御信号を、第２の内部クロ
ック信号ｉｎｔ．ＣＬＫ２に応じて動作する入力バッフ
ァ１０１２〜１０２０を介して受けるモードデコーダ２
０とを備える。
【００２２】第２の内部クロック信号ｉｎｔ．ＣＬＫ２
は、外部クロック信号ｅｘｔ．ＣＬＫと同一の周波数を
有する信号であり、第１の内部クロック信号ｉｎｔ．Ｃ
ＬＫ１は、外部クロック信号ｅｘｔ．ＣＬＫの２倍の周
波数を有する信号である。
は、外部クロック信号ｅｘｔ．ＣＬＫと同一の周波数を
有する信号であり、第１の内部クロック信号ｉｎｔ．Ｃ
ＬＫ１は、外部クロック信号ｅｘｔ．ＣＬＫの２倍の周
波数を有する信号である。
【００２３】外部制御信号入力端子１０には、信号ＣＫ
Ｅと、チップセレクト信号／ＣＳと、行アドレスストロ
ーブ信号／ＲＡＳと、列アドレスストローブ信号／ＣＡ
Ｓと書込制御信号／ＷＥと、データマスク信号ＤＭ０〜
ＤＭ３が与えられる。
Ｅと、チップセレクト信号／ＣＳと、行アドレスストロ
ーブ信号／ＲＡＳと、列アドレスストローブ信号／ＣＡ
Ｓと書込制御信号／ＷＥと、データマスク信号ＤＭ０〜
ＤＭ３が与えられる。
【００２４】信号ＣＫＥは、チップへの制御信号の入力
を可能とすることを指示するための信号であり、この信
号が活性化されないと、制御信号の入力が許可されずチ
ップとして動作しない。
を可能とすることを指示するための信号であり、この信
号が活性化されないと、制御信号の入力が許可されずチ
ップとして動作しない。
【００２５】信号／ＣＳは、コマンド信号が入力されて
いるか否かを識別するための信号であり、この信号が活
性化している状態（“Ｌ”レベル）において、クロック
信号の立上がりのエッジにおいて、他の制御信号のレベ
ルの組合せに応じてコマンドの識別が行なわれる。
いるか否かを識別するための信号であり、この信号が活
性化している状態（“Ｌ”レベル）において、クロック
信号の立上がりのエッジにおいて、他の制御信号のレベ
ルの組合せに応じてコマンドの識別が行なわれる。
【００２６】信号／ＲＡＳは、行系回路の動作を指示す
るための信号であり、信号／ＣＡＳは列系回路の動作の
活性化を指示するための信号である。信号／ＷＥは、書
込動作あるいは読出動作の識別をするための信号であ
る。
るための信号であり、信号／ＣＡＳは列系回路の動作の
活性化を指示するための信号である。信号／ＷＥは、書
込動作あるいは読出動作の識別をするための信号であ
る。
【００２７】信号ＤＭ０〜ＤＭ３は、それぞれ対応する
データ入出力端子ＤＱ０〜ＤＱ７、ＤＱ８〜ＤＱ１５、
ＤＱ１６〜ＤＱ２３、ＤＱ２４からＤＱ３１に対するデ
ータ授受のマスク動作を指示する信号である。
データ入出力端子ＤＱ０〜ＤＱ７、ＤＱ８〜ＤＱ１５、
ＤＱ１６〜ＤＱ２３、ＤＱ２４からＤＱ３１に対するデ
ータ授受のマスク動作を指示する信号である。
【００２８】モードデコーダ２０は、これら外部制御信
号に応じて、ＳＤＲＡＭ１０００の内部回路の動作を制
御するための内部制御信号を出力する。モードデコーダ
２０は、たとえば内部制御信号として、信号ＲＯＷＡ、
信号ＣＯＬＡ、信号ＡＣＤ、信号ＰＣ、信号ＲＥＡＤ、
信号ＷＲＩＤＥ、信号ＡＰＣおよび信号ＳＲを出力す
る。信号ＲＯＷＡは、ロウ系のアクセスが行なわれるこ
とを示す信号であり、信号ＣＯＬＡはコラム系アクセス
が行なわれることを示す信号であり、信号ＡＣＴはワー
ド線の活性化を指示する信号である。
号に応じて、ＳＤＲＡＭ１０００の内部回路の動作を制
御するための内部制御信号を出力する。モードデコーダ
２０は、たとえば内部制御信号として、信号ＲＯＷＡ、
信号ＣＯＬＡ、信号ＡＣＤ、信号ＰＣ、信号ＲＥＡＤ、
信号ＷＲＩＤＥ、信号ＡＰＣおよび信号ＳＲを出力す
る。信号ＲＯＷＡは、ロウ系のアクセスが行なわれるこ
とを示す信号であり、信号ＣＯＬＡはコラム系アクセス
が行なわれることを示す信号であり、信号ＡＣＴはワー
ド線の活性化を指示する信号である。
【００２９】信号ＰＣはプリチャージ動作を指示して、
行系の回路動作の終了を指示する信号である。信号ＲＥ
ＡＤは列系の回路に対して読出動作を指示するための信
号であり、信号ＷＲＩＴＥは列系の回路に対して書込動
作を指示するための信号である。
行系の回路動作の終了を指示する信号である。信号ＲＥ
ＡＤは列系の回路に対して読出動作を指示するための信
号であり、信号ＷＲＩＴＥは列系の回路に対して書込動
作を指示するための信号である。
【００３０】信号ＡＰＣはオートプリチャージ動作を指
示する信号であり、オートプリチャージ動作が指定され
ると、バーストサイクルの終了とともに、プリチャージ
動作が自動的に開始される。信号ＳＲはセルフリフレッ
シュ動作を指示するための信号であり、セルフリフレッ
シュ動作が開始されると、セルフリフレッシュタイマが
動作し、一定時間が経過すると、ワード線を活性化させ
て、リフレッシュ動作を開始する。
示する信号であり、オートプリチャージ動作が指定され
ると、バーストサイクルの終了とともに、プリチャージ
動作が自動的に開始される。信号ＳＲはセルフリフレッ
シュ動作を指示するための信号であり、セルフリフレッ
シュ動作が開始されると、セルフリフレッシュタイマが
動作し、一定時間が経過すると、ワード線を活性化させ
て、リフレッシュ動作を開始する。
【００３１】ＳＤＲＡＭ１０００は、さらに、セルフリ
フレッシュモードが信号ＳＲにより指定されると、動作
を開始し、一定時間が経過するとワード線の活性化、す
なわちリフレッシュ動作の開始を指示するためのセルフ
リフレッシュタイマ１０５４と、セルフリフレッシュタ
イマ１０５４からの指示に従って、リフレッシュ動作を
行なうアドレスを発生するためのリフレッシュカウンタ
１０５６を含む。
フレッシュモードが信号ＳＲにより指定されると、動作
を開始し、一定時間が経過するとワード線の活性化、す
なわちリフレッシュ動作の開始を指示するためのセルフ
リフレッシュタイマ１０５４と、セルフリフレッシュタ
イマ１０５４からの指示に従って、リフレッシュ動作を
行なうアドレスを発生するためのリフレッシュカウンタ
１０５６を含む。
【００３２】ＳＤＲＡＭ１０００は、さらに、入力信号
の“Ｈ”レベルまたは“Ｌ”レベルの判定の基準となる
信号ＶＲＥＦを受ける参照電位入力端子１０２２と、ア
ドレス信号入力端子１２を介して与えられるアドレス信
号と、上述した外部制御信号との組合せに応じて、所定
の動作モードに対する情報、たとえばバースト長に対す
るデータや、後に説明するようなシングルデータレート
動作およびダブルデータレート動作のいずれが指定され
ているかに関する情報を保持するモードレジスタ１０４
６と、第２の内部クロック信号ｉｎｔ．ＣＬＫ２に応じ
て動作するアドレス信号入力バッファ１０３２〜１０３
８を介してアドレス信号を受けて、行アドレスが入力さ
れるタイミングにおいて、入力された行アドレスを保持
するロウアドレスラッチ２５０と、アドレス信号Ａ０〜
Ａ１２を受けて、列アドレスが入力されるタイミングに
おいてこの列アドレスを保持するコラムアドレスラッチ
５５０と、リフレッシュアドレスカウンタ１０５６から
の出力とロウアドレスラッチ２５０からの出力とを受け
て、通常動作においてはロウアドレスラッチ２５０から
の出力を、セルフリフレッシュ動作中はリフレッシュア
ドレスカウンタ１０５６からの出力を選択して出力する
マルチプレクサ１０５８と、マルチプレクサ１０５８か
らの出力を受けて行アドレスをプリデコードするための
ロウプリデコーダ３６と、コラムアドレスラッチ５５０
に保持された列アドレスを基準として、モードレジスタ
１０４６からのバースト長のデータに応じて内部列アド
レスを生成するバーストアドレスカウンタ１０６０と、
バーストアドレスカウンタ１０６０の出力を受けて、対
応する列アドレスのプリデコードを行なうコラムプリデ
コーダ３４と、アドレス入力端子に与えられるバンクア
ドレスＢＡ０〜ＢＡ２を、内部クロック信号ｉｎｔ．Ｃ
ＬＫ２に応じて動作する入力バッファ１０４０〜１０４
４を介して受け、指定されたバンクアドレス値を保持す
るバンクアドレスラッチ１０５２と、バンクアドレスラ
ッチ１０５２の出力を受けて、バンクアドレスをデコー
ドするバンクデコーダ２２とを備える。
の“Ｈ”レベルまたは“Ｌ”レベルの判定の基準となる
信号ＶＲＥＦを受ける参照電位入力端子１０２２と、ア
ドレス信号入力端子１２を介して与えられるアドレス信
号と、上述した外部制御信号との組合せに応じて、所定
の動作モードに対する情報、たとえばバースト長に対す
るデータや、後に説明するようなシングルデータレート
動作およびダブルデータレート動作のいずれが指定され
ているかに関する情報を保持するモードレジスタ１０４
６と、第２の内部クロック信号ｉｎｔ．ＣＬＫ２に応じ
て動作するアドレス信号入力バッファ１０３２〜１０３
８を介してアドレス信号を受けて、行アドレスが入力さ
れるタイミングにおいて、入力された行アドレスを保持
するロウアドレスラッチ２５０と、アドレス信号Ａ０〜
Ａ１２を受けて、列アドレスが入力されるタイミングに
おいてこの列アドレスを保持するコラムアドレスラッチ
５５０と、リフレッシュアドレスカウンタ１０５６から
の出力とロウアドレスラッチ２５０からの出力とを受け
て、通常動作においてはロウアドレスラッチ２５０から
の出力を、セルフリフレッシュ動作中はリフレッシュア
ドレスカウンタ１０５６からの出力を選択して出力する
マルチプレクサ１０５８と、マルチプレクサ１０５８か
らの出力を受けて行アドレスをプリデコードするための
ロウプリデコーダ３６と、コラムアドレスラッチ５５０
に保持された列アドレスを基準として、モードレジスタ
１０４６からのバースト長のデータに応じて内部列アド
レスを生成するバーストアドレスカウンタ１０６０と、
バーストアドレスカウンタ１０６０の出力を受けて、対
応する列アドレスのプリデコードを行なうコラムプリデ
コーダ３４と、アドレス入力端子に与えられるバンクア
ドレスＢＡ０〜ＢＡ２を、内部クロック信号ｉｎｔ．Ｃ
ＬＫ２に応じて動作する入力バッファ１０４０〜１０４
４を介して受け、指定されたバンクアドレス値を保持す
るバンクアドレスラッチ１０５２と、バンクアドレスラ
ッチ１０５２の出力を受けて、バンクアドレスをデコー
ドするバンクデコーダ２２とを備える。
【００３３】なお、アドレス信号入力端子１２に与えら
れるアドレス信号は、モードレジスタへの動作モード情
報の書込を行なう際に、その何ビットかの組合せによっ
て、モードレジスタ中にデータを書込むためにも用いら
れる。たとえば、バースト長のＢＬや、ＣＡＳレイテン
シＣＬの値などの設定が、アドレス信号の所定のビット
数の組合せにより指定される。
れるアドレス信号は、モードレジスタへの動作モード情
報の書込を行なう際に、その何ビットかの組合せによっ
て、モードレジスタ中にデータを書込むためにも用いら
れる。たとえば、バースト長のＢＬや、ＣＡＳレイテン
シＣＬの値などの設定が、アドレス信号の所定のビット
数の組合せにより指定される。
【００３４】また、バンクアドレス信号ＢＡ０〜ＢＡ２
は、ロウ系のアクセス時、およびコラム系のアクセス時
のそれぞれにおいてアクセスバンクを指示する。すなわ
ち、ロウ系のアクセス時、およびコラム系のアクセス時
のそれぞれにおいて、アドレス信号入力端子１０３０に
与えられたバンクアドレス信号ＢＬＡ０〜ＢＬＡ２は、
バンクアドレスラッチ１０５２に取込まれた後、バンク
デコーダ１０６６によりデコードされた後、各メモリア
レイブロック（バンク）に伝達される。
は、ロウ系のアクセス時、およびコラム系のアクセス時
のそれぞれにおいてアクセスバンクを指示する。すなわ
ち、ロウ系のアクセス時、およびコラム系のアクセス時
のそれぞれにおいて、アドレス信号入力端子１０３０に
与えられたバンクアドレス信号ＢＬＡ０〜ＢＬＡ２は、
バンクアドレスラッチ１０５２に取込まれた後、バンク
デコーダ１０６６によりデコードされた後、各メモリア
レイブロック（バンク）に伝達される。
【００３５】ＳＤＲＡＭ１０００は、さらに、それぞれ
が読出／書込動作を独立に行なうことが可能な単位であ
るバンク０〜バンク１６として動作するメモリアレイブ
ロック１００ａ〜１００ｐと、バンクデコーダ２２から
の出力およびロウプリデコーダ３６からの出力に応じ
て、対応するバンク中の行（ワード線）を選択するため
のロウデコーダ４４と、コラムプリデコーダ３４からの
出力に応じて対応するバンク中の列（ビット線対）を選
択するためのコラムデコーダ４２と、読出動作において
は選択されたバンク中の選択されたメモリセルから読出
されたデータをグローバルＩ／ＯバスＧ−Ｉ／Ｏに与
え、書込動作においては、バスＧ−Ｉ／Ｏにより伝達さ
れた書込データを対応するバンクに与えるＩ／Ｏポート
６６と、書込動作において、外部から与えられた書込デ
ータを保持し、バーストＧ−Ｉ／Ｏに与え、読出動作に
おいて、バスＧ−Ｉ／Ｏにより伝達された読出データを
保持するデータ入出力回路１０８６と、データ入出力回
路１０８６とデータ入出力端子１０７０との間で入出力
データＤＱ０〜ＤＱ３１のやり取りを行なうための双方
向入出力バッファ１０７２〜１０８２とを含む。
が読出／書込動作を独立に行なうことが可能な単位であ
るバンク０〜バンク１６として動作するメモリアレイブ
ロック１００ａ〜１００ｐと、バンクデコーダ２２から
の出力およびロウプリデコーダ３６からの出力に応じ
て、対応するバンク中の行（ワード線）を選択するため
のロウデコーダ４４と、コラムプリデコーダ３４からの
出力に応じて対応するバンク中の列（ビット線対）を選
択するためのコラムデコーダ４２と、読出動作において
は選択されたバンク中の選択されたメモリセルから読出
されたデータをグローバルＩ／ＯバスＧ−Ｉ／Ｏに与
え、書込動作においては、バスＧ−Ｉ／Ｏにより伝達さ
れた書込データを対応するバンクに与えるＩ／Ｏポート
６６と、書込動作において、外部から与えられた書込デ
ータを保持し、バーストＧ−Ｉ／Ｏに与え、読出動作に
おいて、バスＧ−Ｉ／Ｏにより伝達された読出データを
保持するデータ入出力回路１０８６と、データ入出力回
路１０８６とデータ入出力端子１０７０との間で入出力
データＤＱ０〜ＤＱ３１のやり取りを行なうための双方
向入出力バッファ１０７２〜１０８２とを含む。
【００３６】双方向入出力バッファ１０７２〜１０８２
は、モードレジスタ１０４６に保持された動作モードデ
ータに応じて、ダブルデータレートＳＤＲＡＭ（以下、
ＤＤＲ−ＳＤＲＡＭと称す）動作モード第では１の内部
クロック信号ｉｎｔ．ＣＬＫ１に同期して、シングルデ
ータレートＳＤＲＡＭ（以下、ＳＤＲ−ＳＤＲＡＭと称
す）動作モードでは第２の内部クロック信号ｉｎｔ．Ｃ
ＬＫ２に同期して動作する。
は、モードレジスタ１０４６に保持された動作モードデ
ータに応じて、ダブルデータレートＳＤＲＡＭ（以下、
ＤＤＲ−ＳＤＲＡＭと称す）動作モード第では１の内部
クロック信号ｉｎｔ．ＣＬＫ１に同期して、シングルデ
ータレートＳＤＲＡＭ（以下、ＳＤＲ−ＳＤＲＡＭと称
す）動作モードでは第２の内部クロック信号ｉｎｔ．Ｃ
ＬＫ２に同期して動作する。
【００３７】入出力端子１０６８に対して双方向入出力
バッファ１０６９を介して授受される信号ＱＳ０〜ＱＳ
３は、それぞれ対応するデータ入出力端子ＤＱ０〜ＤＱ
７、ＤＱ８〜ＤＱ１５、ＤＱ１６〜ＤＱ２３、ＤＱ２４
からＤＱ３１のデータ授受のタイミングを示す信号であ
る。
バッファ１０６９を介して授受される信号ＱＳ０〜ＱＳ
３は、それぞれ対応するデータ入出力端子ＤＱ０〜ＤＱ
７、ＤＱ８〜ＤＱ１５、ＤＱ１６〜ＤＱ２３、ＤＱ２４
からＤＱ３１のデータ授受のタイミングを示す信号であ
る。
【００３８】ＳＤＲ−ＳＤＲＡＭ動作モードでは、信号
信号ＱＳ０〜ＱＳ３を信号ＱＳと総称し、ＤＤＲ−ＳＤ
ＲＡＭ動作モードでは、信号信号ＱＳ０〜ＱＳ３を信号
ＤＱＳと総称する。
信号ＱＳ０〜ＱＳ３を信号ＱＳと総称し、ＤＤＲ−ＳＤ
ＲＡＭ動作モードでは、信号信号ＱＳ０〜ＱＳ３を信号
ＤＱＳと総称する。
【００３９】上述したとおり、ＳＤＲＡＭ１０００は、
ＳＤＲ−ＳＤＲＡＭ動作モードと、ＤＤＲ−ＳＤＲＡＭ
動作モードとを切換えて動作することが可能である。し
かしながら、以下では、主に、ＤＤＲ−ＳＤＲＡＭとし
ての動作を中心として説明することにする。
ＳＤＲ−ＳＤＲＡＭ動作モードと、ＤＤＲ−ＳＤＲＡＭ
動作モードとを切換えて動作することが可能である。し
かしながら、以下では、主に、ＤＤＲ−ＳＤＲＡＭとし
ての動作を中心として説明することにする。
【００４０】図２は、図１に示した本発明の実施の形態
１の同期型半導体記憶装置１０００の構成をより具体的
に説明するための概略ブロック図である。
１の同期型半導体記憶装置１０００の構成をより具体的
に説明するための概略ブロック図である。
【００４１】図２を参照して、同期型半導体記憶装置１
０００は、外部制御信号入力端子群１０を介して与えら
れる外部制御信号／ＲＡＳ、／ＣＡＳ、／Ｗ、／ＣＳ等
を受けて、これをデコードし、内部制御信号を発生する
モードデコーダ２０と、モードデコーダ２０から出力さ
れる内部制御信号を伝達するコマンドデータバス５３ａ
および５３ｂと、メモリセルが行列状に配列されるメモ
リセルアレイ１００とを備える。
０００は、外部制御信号入力端子群１０を介して与えら
れる外部制御信号／ＲＡＳ、／ＣＡＳ、／Ｗ、／ＣＳ等
を受けて、これをデコードし、内部制御信号を発生する
モードデコーダ２０と、モードデコーダ２０から出力さ
れる内部制御信号を伝達するコマンドデータバス５３ａ
および５３ｂと、メモリセルが行列状に配列されるメモ
リセルアレイ１００とを備える。
【００４２】メモリセルアレイ１００は、図２に示すと
おり、全部で１６個のメモリセルブロック１００ａ〜１
００ｂに分割配置されている。たとえば、同期型半導体
記憶装置１０００の記憶容量が１Ｇビットである場合、
各メモリセルブロックは６４Ｍビットの容量を有する。
各ブロックは、独立にバンクとして動作し得る構成とな
っている。
おり、全部で１６個のメモリセルブロック１００ａ〜１
００ｂに分割配置されている。たとえば、同期型半導体
記憶装置１０００の記憶容量が１Ｇビットである場合、
各メモリセルブロックは６４Ｍビットの容量を有する。
各ブロックは、独立にバンクとして動作し得る構成とな
っている。
【００４３】同期型半導体記憶装置１０００は、さら
に、クロック信号入力端子１６ａおよび１６ｂ（図中で
は、クロック信吾入力信号を総括して符号１６で示す）
に与えられる互いに相補な外部クロック信号ｅｘｔ．Ｃ
ＬＫ、外部クロック信号／ｅｘｔ．ＣＬＫを受け、モー
ドデコーダ２０により制御されて同期動作を開始し、内
部クロック信号ｉｎｔ．ＣＬＫ１および内部クロック信
号ｉｎｔ．ＣＬＫ２を出力する内部制御クロック生成回
路１００８とを含む。
に、クロック信号入力端子１６ａおよび１６ｂ（図中で
は、クロック信吾入力信号を総括して符号１６で示す）
に与えられる互いに相補な外部クロック信号ｅｘｔ．Ｃ
ＬＫ、外部クロック信号／ｅｘｔ．ＣＬＫを受け、モー
ドデコーダ２０により制御されて同期動作を開始し、内
部クロック信号ｉｎｔ．ＣＬＫ１および内部クロック信
号ｉｎｔ．ＣＬＫ２を出力する内部制御クロック生成回
路１００８とを含む。
【００４４】アドレス信号入力端子群１２を介して与え
られる外部アドレス信号Ａ０〜Ａｉ（ｉ：自然数）は、
モードデコーダ２０の制御の下に、第２内部クロック信
号ｉｎｔ．ＣＬＫ２に同期して、同期型半導体記憶装置
１０００内に取込まれる。
られる外部アドレス信号Ａ０〜Ａｉ（ｉ：自然数）は、
モードデコーダ２０の制御の下に、第２内部クロック信
号ｉｎｔ．ＣＬＫ２に同期して、同期型半導体記憶装置
１０００内に取込まれる。
【００４５】外部アドレス信号Ａ０〜Ａｉのうち、所定
数のビット数のデータは、アドレスバス５１ａを介し
て、バンクデコーダ２２に与えられる。バンクデコーダ
２２からは、アドレスバス５１ｂおよび５１ｃを介し
て、デコードされたバンクアドレスＢ０〜Ｂ７が、各バ
ンクに伝達される。
数のビット数のデータは、アドレスバス５１ａを介し
て、バンクデコーダ２２に与えられる。バンクデコーダ
２２からは、アドレスバス５１ｂおよび５１ｃを介し
て、デコードされたバンクアドレスＢ０〜Ｂ７が、各バ
ンクに伝達される。
【００４６】一方、アドレス信号入力端子群１２に与え
られるその他の外部アドレス信号は、アドレスバス５０
ａおよび５０ｂを介して、アドレスドライバ５２に伝達
される。アドレスドライバ５２からさらに、アドレスバ
ス５０ｃを介して、アドレス信号は各バンク（メモリセ
ルブロック）に伝達される。
られるその他の外部アドレス信号は、アドレスバス５０
ａおよび５０ｂを介して、アドレスドライバ５２に伝達
される。アドレスドライバ５２からさらに、アドレスバ
ス５０ｃを介して、アドレス信号は各バンク（メモリセ
ルブロック）に伝達される。
【００４７】同期型半導体記憶装置１０００は、さら
に、メモリセルブロックの対ごとに設けられ、モードデ
コーダ２０の制御の下に、アドレスバス５０ｃにより伝
達されたロウアドレスをラッチし、プリデコードするロ
ウプリデコーダ３６と、ロウプリデコーダ３６からの出
力をもとに選択されたメモリセルブロックの対応する行
（ワード線）を選択するロウデコーダ４４と、メモリセ
ルブロックごとに設けられ、モードデコーダ２０の制御
の下に、アドレスバス５０ｃにより伝達された列アドレ
スをラッチし、プリデコードするコラムプリデコーダ３
４と、プリデコーダ３４からの出力を伝達するコラムプ
リデコーダ線４０と、コラムプリデコーダ線４０からの
出力をもとに選択されたメモリセルブロックの対応する
列（ビット線対）を選択するコラムデコーダ４２とを含
む。
に、メモリセルブロックの対ごとに設けられ、モードデ
コーダ２０の制御の下に、アドレスバス５０ｃにより伝
達されたロウアドレスをラッチし、プリデコードするロ
ウプリデコーダ３６と、ロウプリデコーダ３６からの出
力をもとに選択されたメモリセルブロックの対応する行
（ワード線）を選択するロウデコーダ４４と、メモリセ
ルブロックごとに設けられ、モードデコーダ２０の制御
の下に、アドレスバス５０ｃにより伝達された列アドレ
スをラッチし、プリデコードするコラムプリデコーダ３
４と、プリデコーダ３４からの出力を伝達するコラムプ
リデコーダ線４０と、コラムプリデコーダ線４０からの
出力をもとに選択されたメモリセルブロックの対応する
列（ビット線対）を選択するコラムデコーダ４２とを含
む。
【００４８】同期型半導体記憶装置２０００は、さら
に、チップ中央部の長辺方向に沿う領域であって、外部
制御信号入力端子群１０およびアドレス信号入力端子群
１２が設けられる領域の外側に、それぞれ配置されるデ
ータ入力端子ＤＱ０〜ＤＱ１５およびＤＱ１６〜ＤＱ３
１と、データ入出力端子ＤＱ０〜ＤＱ３１にそれぞれ対
応して設けられる入出力バッファ回路１４ａ〜１４ｆ
と、入出力バッファと対応するメモリセルブロックとの
間でデータの伝達を行なうデータバス５４と、メモリセ
ルブロック１００ａ〜１００ｂにそれぞれ対応して設け
られ、データバス５４と選択されたメモリセル列との間
でデータの授受を行なうリード／ライトアンプ３８とを
含む。
に、チップ中央部の長辺方向に沿う領域であって、外部
制御信号入力端子群１０およびアドレス信号入力端子群
１２が設けられる領域の外側に、それぞれ配置されるデ
ータ入力端子ＤＱ０〜ＤＱ１５およびＤＱ１６〜ＤＱ３
１と、データ入出力端子ＤＱ０〜ＤＱ３１にそれぞれ対
応して設けられる入出力バッファ回路１４ａ〜１４ｆ
と、入出力バッファと対応するメモリセルブロックとの
間でデータの伝達を行なうデータバス５４と、メモリセ
ルブロック１００ａ〜１００ｂにそれぞれ対応して設け
られ、データバス５４と選択されたメモリセル列との間
でデータの授受を行なうリード／ライトアンプ３８とを
含む。
【００４９】入出力バッファ回路１４ａ〜１４ｆは、図
２には図示していないが、図１と同様の構成のデータ入
出力回路１０８６を介して、メモリセル１００との間で
データの授受を行う。
２には図示していないが、図１と同様の構成のデータ入
出力回路１０８６を介して、メモリセル１００との間で
データの授受を行う。
【００５０】信号／ＣＳ、信号／ＲＡＳ、信号／ＣＡＳ
および信号／Ｗの取込動作は、内部クロック信号ｉｎ
ｔ．ＣＬＫ２に同期して行われる。
および信号／Ｗの取込動作は、内部クロック信号ｉｎ
ｔ．ＣＬＫ２に同期して行われる。
【００５１】また、アドレス信号入力端子群１２に与え
られるアドレス信号の取込動作は第２の内部クロック信
号に同期して行われる。
られるアドレス信号の取込動作は第２の内部クロック信
号に同期して行われる。
【００５２】データ入出力端子ＤＱ０〜ＤＱ３１を介し
てのデータの授受は、ＳＤＲ−ＳＤＲＡＭ動作モードで
あるか、ＤＤＲ−ＳＤＲＡＭ動作モードであるかに応じ
て、第１の内部クロック信号ｉｎｔ．ＣＬＫ１または第
２の内部クロック信号ｉｎｔ．ＣＬＫ１に同期して行わ
れる。さらに、動作モードに応じて、データの取りこみ
は、外部から与えられる信号ＤＱＳに同期して行われる
場合もある。
てのデータの授受は、ＳＤＲ−ＳＤＲＡＭ動作モードで
あるか、ＤＤＲ−ＳＤＲＡＭ動作モードであるかに応じ
て、第１の内部クロック信号ｉｎｔ．ＣＬＫ１または第
２の内部クロック信号ｉｎｔ．ＣＬＫ１に同期して行わ
れる。さらに、動作モードに応じて、データの取りこみ
は、外部から与えられる信号ＤＱＳに同期して行われる
場合もある。
【００５３】［分散型の冗長列の配置方式］図３は、図
２に示したメモリアレイバンクから読出されたデータを
グローバルＩ／ＯデータバスＧ−Ｉ／Ｏまで伝達するサ
ブＩ／Ｏ線対Ｓ−Ｉ／ＯおよびメインＩ／Ｏ線対Ｍ−Ｉ
／Ｏの配置の一例を示すブロック図である。
２に示したメモリアレイバンクから読出されたデータを
グローバルＩ／ＯデータバスＧ−Ｉ／Ｏまで伝達するサ
ブＩ／Ｏ線対Ｓ−Ｉ／ＯおよびメインＩ／Ｏ線対Ｍ−Ｉ
／Ｏの配置の一例を示すブロック図である。
【００５４】図３においては、バンク０（図２のメモリ
セルアレイブロック１００ａに対応）は、４つの領域１
００ａ０〜１００ａ３に分割されている。
セルアレイブロック１００ａに対応）は、４つの領域１
００ａ０〜１００ａ３に分割されている。
【００５５】この４つに分割された領域のうちそれぞれ
隣り合う２つの領域である、領域１００ａ０および１０
０ａ１が偶数アドレスに対応した領域を形成する。
隣り合う２つの領域である、領域１００ａ０および１０
０ａ１が偶数アドレスに対応した領域を形成する。
【００５６】一方、領域１００ａ２および１００ａ３が
奇数アドレスに対応した領域を形成している。
奇数アドレスに対応した領域を形成している。
【００５７】バンク０（Ｂａｎｋ−０）は、図２に示し
たメモリセルアレイ１００を１６個に分割した１個分
（６４Ｍｂｉｔ分の領域）に相当している。図２に示し
たＳＤＲＡＭ１０００では、一度に３２個のデータが出
力される構成となっているため、バンク０からは、１６
個のデータが出力されることが必要である。すなわち、
図２に示した構成のうち、左半平面に属するバンク１０
０ａ、１００ｂ、１００ｃ、１００ｄ、１００ｉ、１０
０ｊ、１００ｋおよび１００ｌのうちの１つが活性状態
とされて、読出動作においては、対応するデータ入出力
端子ＤＱ０〜ＤＱ１５からデータが出力される。一方、
図２の右半平面に属するバンク１００ｅ、１００ｆ、１
００ｇ、１００ｈ、１００ｍ、１００ｎ、１００ｏおよ
び１００ｐのうちの１つのバンクが活性状態とされ、対
応するデータ入出力端子ＤＱ１６〜ＤＱ３１からデータ
の出力が行われる。
たメモリセルアレイ１００を１６個に分割した１個分
（６４Ｍｂｉｔ分の領域）に相当している。図２に示し
たＳＤＲＡＭ１０００では、一度に３２個のデータが出
力される構成となっているため、バンク０からは、１６
個のデータが出力されることが必要である。すなわち、
図２に示した構成のうち、左半平面に属するバンク１０
０ａ、１００ｂ、１００ｃ、１００ｄ、１００ｉ、１０
０ｊ、１００ｋおよび１００ｌのうちの１つが活性状態
とされて、読出動作においては、対応するデータ入出力
端子ＤＱ０〜ＤＱ１５からデータが出力される。一方、
図２の右半平面に属するバンク１００ｅ、１００ｆ、１
００ｇ、１００ｈ、１００ｍ、１００ｎ、１００ｏおよ
び１００ｐのうちの１つのバンクが活性状態とされ、対
応するデータ入出力端子ＤＱ１６〜ＤＱ３１からデータ
の出力が行われる。
【００５８】したがって、１つのバンクに含まれる偶数
アドレスに対応した領域と奇数アドレスに対応した領域
のそれぞれからは、８個のデータが出力されることが必
要である。図３に示すように、各領域１００ａ０〜１０
０ａ３は、列方向に８つのメモリセルアレイマットＭＡ
Ｂ０〜ＭＡＢ７に分割されている。この各メモリセルア
レイマットのそれぞれの領域に対応してセンスアンプ帯
（図示せず）が存在し、選択されたメモリセルからのデ
ータを増幅する。
アドレスに対応した領域と奇数アドレスに対応した領域
のそれぞれからは、８個のデータが出力されることが必
要である。図３に示すように、各領域１００ａ０〜１０
０ａ３は、列方向に８つのメモリセルアレイマットＭＡ
Ｂ０〜ＭＡＢ７に分割されている。この各メモリセルア
レイマットのそれぞれの領域に対応してセンスアンプ帯
（図示せず）が存在し、選択されたメモリセルからのデ
ータを増幅する。
【００５９】以下、たとえば、領域１００ａ０の構成を
例にとって説明する。各マットに対して、ワード線方向
（図中Ｇ−Ｏ／Ｉに沿う方向）には、サブＩ／Ｏ線対Ｓ
−Ｉ／Ｏが走っている。外部アドレス信号に応じて選択
されたコラム選択線ＹＳが活性化されることにより、対
応するメモリセル列のセンスアンプと接続されること
で、センスアンプにより増幅された読出データが、サブ
Ｉ／Ｏ線対Ｓ−Ｉ／Ｏに伝達される。このサブＩ／Ｏ線
対Ｓ−Ｉ／Ｏは、２本で１つのデータを伝達する相補構
成となっている。
例にとって説明する。各マットに対して、ワード線方向
（図中Ｇ−Ｏ／Ｉに沿う方向）には、サブＩ／Ｏ線対Ｓ
−Ｉ／Ｏが走っている。外部アドレス信号に応じて選択
されたコラム選択線ＹＳが活性化されることにより、対
応するメモリセル列のセンスアンプと接続されること
で、センスアンプにより増幅された読出データが、サブ
Ｉ／Ｏ線対Ｓ−Ｉ／Ｏに伝達される。このサブＩ／Ｏ線
対Ｓ−Ｉ／Ｏは、２本で１つのデータを伝達する相補構
成となっている。
【００６０】各メモリセルアレイマットに対して縦方向
（図中Ｇ−Ｉ／Ｏに垂直な方向、メモリセルアレイの列
方向）には、メインＩ／Ｏ線対Ｍ−Ｉ／Ｏが走ってい
る。サブＩ／Ｏ線対により伝達されたデータは、このサ
ブＩ／Ｏ線対Ｓ−Ｉ／ＯとメインＩ／Ｏ線対Ｍ−Ｉ／Ｏ
との交点に位置するサブアンプにより増幅された後、対
応するメインＩ／Ｏ線対Ｍ−Ｉ／Ｏに伝達される。メイ
ンＩ／Ｏ線対Ｍ−Ｉ／Ｏにより伝達された読出データ
は、リード／ライトアンプ９０２、９０４、９０６およ
び９０８により増幅されて、対応するグローバルＩ／Ｏ
バスＧ−Ｉ／Ｏに伝達される。
（図中Ｇ−Ｉ／Ｏに垂直な方向、メモリセルアレイの列
方向）には、メインＩ／Ｏ線対Ｍ−Ｉ／Ｏが走ってい
る。サブＩ／Ｏ線対により伝達されたデータは、このサ
ブＩ／Ｏ線対Ｓ−Ｉ／ＯとメインＩ／Ｏ線対Ｍ−Ｉ／Ｏ
との交点に位置するサブアンプにより増幅された後、対
応するメインＩ／Ｏ線対Ｍ−Ｉ／Ｏに伝達される。メイ
ンＩ／Ｏ線対Ｍ−Ｉ／Ｏにより伝達された読出データ
は、リード／ライトアンプ９０２、９０４、９０６およ
び９０８により増幅されて、対応するグローバルＩ／Ｏ
バスＧ−Ｉ／Ｏに伝達される。
【００６１】メインＩ／Ｏ線対も、２本で１つのデータ
を伝達する相補構成である。図３において、サブＩ／Ｏ
線対とメインＩ／Ｏ線対の交点において黒四角で表わさ
れた領域が、サブＩ／Ｏ線対Ｓ−Ｉ／ＯとメインＩ／Ｏ
線対Ｍ−Ｉ／Ｏとを接続するトランスファゲートおよび
サブアンプの位置を示している。
を伝達する相補構成である。図３において、サブＩ／Ｏ
線対とメインＩ／Ｏ線対の交点において黒四角で表わさ
れた領域が、サブＩ／Ｏ線対Ｓ−Ｉ／ＯとメインＩ／Ｏ
線対Ｍ−Ｉ／Ｏとを接続するトランスファゲートおよび
サブアンプの位置を示している。
【００６２】ライト動作においては、上述したのと逆の
経路を介して外部からのデータが選択されたメモリセル
に書込まれる。
経路を介して外部からのデータが選択されたメモリセル
に書込まれる。
【００６３】上述したとおり、バンク０が選択されてい
る場合は、このバンク０から１６個のデータが出力され
ることが必要である。
る場合は、このバンク０から１６個のデータが出力され
ることが必要である。
【００６４】１本の列選択線が活性化されることで選択
されるメモリセルの数は、後に説明するように４個であ
る。したがって、偶数アドレス領域および奇数アドレス
領域のそれぞれにおいて、２本の列選択線ＹＳ（列選択
線を総称する場合、列選択線ＹＳと称す）の活性化が必
要である。
されるメモリセルの数は、後に説明するように４個であ
る。したがって、偶数アドレス領域および奇数アドレス
領域のそれぞれにおいて、２本の列選択線ＹＳ（列選択
線を総称する場合、列選択線ＹＳと称す）の活性化が必
要である。
【００６５】図３に示した例においては、領域１００ａ
０において列選択線ＹＳ０が、領域１００ａ１において
列選択線ＹＳ１が、領域１００ａ２において列選択線Ｙ
Ｓ２が、領域１００ａ３において列選択線ＹＳ３がそれ
ぞれ活性化されることで、この１６個のデータの読出が
行われる。
０において列選択線ＹＳ０が、領域１００ａ１において
列選択線ＹＳ１が、領域１００ａ２において列選択線Ｙ
Ｓ２が、領域１００ａ３において列選択線ＹＳ３がそれ
ぞれ活性化されることで、この１６個のデータの読出が
行われる。
【００６６】ところで、領域１００ａ０において、列選
択線ＹＳ０により選択されるメモリセル列中に欠陥が存
在する場合、領域１００ａ０に対応して設けられている
冗長メモリセル列領域ＤＳＲ０中のメモリセル列との置
換が行われる。したがって、外部からのアドレス信号に
応じて、列選択線ＹＳ０が選択される場合は、これに代
えて、冗長列領域ＤＳＲ０中の列選択線ＲＹＳ０が選択
されることになる。
択線ＹＳ０により選択されるメモリセル列中に欠陥が存
在する場合、領域１００ａ０に対応して設けられている
冗長メモリセル列領域ＤＳＲ０中のメモリセル列との置
換が行われる。したがって、外部からのアドレス信号に
応じて、列選択線ＹＳ０が選択される場合は、これに代
えて、冗長列領域ＤＳＲ０中の列選択線ＲＹＳ０が選択
されることになる。
【００６７】このとき、上述したようにバンク０（Ｂａ
ｎｋ−０）において、１６個のデータが対応するグロー
バルＩ／ＯバスＧ−Ｉ／Ｏに伝達されるためには、領域
１００ａ０〜１００ａ３のすべてにおいて、列選択線Ｙ
Ｓが活性化されることが必要となる。
ｎｋ−０）において、１６個のデータが対応するグロー
バルＩ／ＯバスＧ−Ｉ／Ｏに伝達されるためには、領域
１００ａ０〜１００ａ３のすべてにおいて、列選択線Ｙ
Ｓが活性化されることが必要となる。
【００６８】このことは、正規の列選択線ＹＳ０を冗長
列ＲＹＳ０で置換する場合に、置換対象となる正規の列
選択線ＹＳ０がアクセスされたときには、その列選択線
ＹＳ０の活性化を中止して、その列選択線ＹＳ０の属し
ている領域１００ａ０の範囲内において冗長列選択線Ｒ
ＹＳ０を活性化させなければならないことを意味する。
つまり、冗長列領域ＤＳＲ０が救済することが可能な範
囲が領域１００ａ０に限定されていることを意味する。
列ＲＹＳ０で置換する場合に、置換対象となる正規の列
選択線ＹＳ０がアクセスされたときには、その列選択線
ＹＳ０の活性化を中止して、その列選択線ＹＳ０の属し
ている領域１００ａ０の範囲内において冗長列選択線Ｒ
ＹＳ０を活性化させなければならないことを意味する。
つまり、冗長列領域ＤＳＲ０が救済することが可能な範
囲が領域１００ａ０に限定されていることを意味する。
【００６９】また、上述のような列選択線ＹＳ０を冗長
列ＲＹＳ０に置換する動作を行なうことで、外部からア
ドレス信号が与えられた後、このような冗長列による救
済を行なうか否かの判定を行なった後に、初めてバンク
０（Ｂａｎｋ−０）からのデータの読出が行なわれ、読
出データが１６個すべて揃うこととなり、アクセススピ
ードが遅れてしまうことを意味する。
列ＲＹＳ０に置換する動作を行なうことで、外部からア
ドレス信号が与えられた後、このような冗長列による救
済を行なうか否かの判定を行なった後に、初めてバンク
０（Ｂａｎｋ−０）からのデータの読出が行なわれ、読
出データが１６個すべて揃うこととなり、アクセススピ
ードが遅れてしまうことを意味する。
【００７０】図４は、冗長列が上述したように分散配置
されている場合の列選択回路の構成を示す概略ブロック
図である。
されている場合の列選択回路の構成を示す概略ブロック
図である。
【００７１】アドレスバスを介して伝達された列アドレ
ス信号Ｃｏｌ．Ａｄｄ．は、まず、コラムアドレスラッ
チ５５０に取りこまれ、保持される。つづいて、コラム
プリデコーダ３４によりプリデコードされたアドレス信
号は、正規のメモリセルアレイに対応するコラムデコー
ダ４２ａと、冗長判定回路３５２に与えられる。
ス信号Ｃｏｌ．Ａｄｄ．は、まず、コラムアドレスラッ
チ５５０に取りこまれ、保持される。つづいて、コラム
プリデコーダ３４によりプリデコードされたアドレス信
号は、正規のメモリセルアレイに対応するコラムデコー
ダ４２ａと、冗長判定回路３５２に与えられる。
【００７２】冗長判定回路３５２においては、冗長列と
置換されるべき正規メモリセルアレイ中に存在する不良
ビットを含むメモリセル列のアドレスがヒューズ素子に
より、予めプログラムされている。
置換されるべき正規メモリセルアレイ中に存在する不良
ビットを含むメモリセル列のアドレスがヒューズ素子に
より、予めプログラムされている。
【００７３】冗長判定回路３５２は、列アドレス信号Ｃ
ｏｌ．Ａｄｄ．が、不良メモリセル列のアドレスと一致
すると判定した場合、コラムデコーダ４２ａに対して与
えられる正規不活性化信号ＮＤＥを活性化するととも
に、冗長コラムデコーダ４２ｂに対する冗長列活性化信
号ＳＥＡを活性化する。これに応じて、コラムデコーダ
４２ａの動作は停止され、一方、冗長コラムデコーダ４
２ｂは対応する列選択信号線ＲＹＳ０を活性化する。冗
長メモリセルアレイ中のメモリセルＲＭＣが、正規メモ
リセル中のメモリセルＮＭＣの替わりに選択され、読出
データは、ローカル（サブ）Ｉ／Ｏ線対Ｌ−Ｉ／Ｏ、メ
インＩ／Ｏ線対Ｍ−Ｉ／ＯおよびグローバルＩ／Ｏ線対
Ｇ−Ｉ／Ｏを介して、出力バッファ（図示せず）に伝達
される。
ｏｌ．Ａｄｄ．が、不良メモリセル列のアドレスと一致
すると判定した場合、コラムデコーダ４２ａに対して与
えられる正規不活性化信号ＮＤＥを活性化するととも
に、冗長コラムデコーダ４２ｂに対する冗長列活性化信
号ＳＥＡを活性化する。これに応じて、コラムデコーダ
４２ａの動作は停止され、一方、冗長コラムデコーダ４
２ｂは対応する列選択信号線ＲＹＳ０を活性化する。冗
長メモリセルアレイ中のメモリセルＲＭＣが、正規メモ
リセル中のメモリセルＮＭＣの替わりに選択され、読出
データは、ローカル（サブ）Ｉ／Ｏ線対Ｌ−Ｉ／Ｏ、メ
インＩ／Ｏ線対Ｍ−Ｉ／ＯおよびグローバルＩ／Ｏ線対
Ｇ−Ｉ／Ｏを介して、出力バッファ（図示せず）に伝達
される。
【００７４】冗長判定回路３５２は、列アドレス信号Ｃ
ｏｌ．Ａｄｄ．が、不良メモリセル列のアドレスと一致
しないと判定した場合、コラムデコーダ４２ａが選択し
て、活性化した列選択線ＹＳ０に対応する正規メモリセ
ルＮＭＣからの読出データが、ローカルＩ／Ｏ線対Ｌ−
Ｉ／Ｏ、メインＩ／Ｏ線対Ｍ−Ｉ／Ｏおよびグローバル
Ｉ／Ｏ線対Ｇ−Ｉ／Ｏを介して、出力バッファ（図示せ
ず）に伝達される。
ｏｌ．Ａｄｄ．が、不良メモリセル列のアドレスと一致
しないと判定した場合、コラムデコーダ４２ａが選択し
て、活性化した列選択線ＹＳ０に対応する正規メモリセ
ルＮＭＣからの読出データが、ローカルＩ／Ｏ線対Ｌ−
Ｉ／Ｏ、メインＩ／Ｏ線対Ｍ−Ｉ／Ｏおよびグローバル
Ｉ／Ｏ線対Ｇ−Ｉ／Ｏを介して、出力バッファ（図示せ
ず）に伝達される。
【００７５】このような構成では、ローカルＩ／Ｏ線対
Ｌ−Ｉ／ＯおよびメインＩ／Ｏ線対Ｍ−Ｉ／Ｏ、プリア
ンプ部分が正規メモリセルアレイおよび冗長メモリセル
アレイで共通のため、プリアンプ９０６の制御信号は共
通に１種類であればよい。しかし、逆に、コラム選択線
のうち正規メモリセルアレイ側と冗長メモリセルアレイ
側とのいずれの側を活性化するかの判定結果を指示する
ための信号ＮＤＥおよび信号ＳＥＡの２つが必要であ
る。言いかえると、この信号ＮＤＥおよび信号ＳＥＡの
状態が確定するまでの期間分、コラム選択線の活性化動
作には動作マージンが必要になる。
Ｌ−Ｉ／ＯおよびメインＩ／Ｏ線対Ｍ−Ｉ／Ｏ、プリア
ンプ部分が正規メモリセルアレイおよび冗長メモリセル
アレイで共通のため、プリアンプ９０６の制御信号は共
通に１種類であればよい。しかし、逆に、コラム選択線
のうち正規メモリセルアレイ側と冗長メモリセルアレイ
側とのいずれの側を活性化するかの判定結果を指示する
ための信号ＮＤＥおよび信号ＳＥＡの２つが必要であ
る。言いかえると、この信号ＮＤＥおよび信号ＳＥＡの
状態が確定するまでの期間分、コラム選択線の活性化動
作には動作マージンが必要になる。
【００７６】図５および図６は、このような読出動作に
おける列アドレス信号の入力からデータ出力までの処理
の流れを説明するための図である。
おける列アドレス信号の入力からデータ出力までの処理
の流れを説明するための図である。
【００７７】図５は、正規のメモリセル列が選択される
場合のアドレス信号入力からデータ出力までの処理の流
れを示し、図６は、冗長列が選択される場合のアドレス
信号入力からデータ出力までの処理の流れを示す。
場合のアドレス信号入力からデータ出力までの処理の流
れを示し、図６は、冗長列が選択される場合のアドレス
信号入力からデータ出力までの処理の流れを示す。
【００７８】図５および図６を参照して、時刻ｔ１にお
いて、外部からの列アドレス信号が、アドレス信号入力
バッファに与えられる。
いて、外部からの列アドレス信号が、アドレス信号入力
バッファに与えられる。
【００７９】続いて、時刻ｔ２において、与えられた列
アドレス信号に応じて、偶数アドレス領域あるいは奇数
アドレス領域のいずれかからデータの読出を行なうかな
どの、内部アドレスの生成に対する論理処理が開始さ
れ、続いて内部アドレスに基づいて冗長列との置換を行
なうべきか否かの冗長判定が行なわれた後に、いずれの
列選択線を活性化させるかについての列選択線のデコー
ディング処理が行われる。
アドレス信号に応じて、偶数アドレス領域あるいは奇数
アドレス領域のいずれかからデータの読出を行なうかな
どの、内部アドレスの生成に対する論理処理が開始さ
れ、続いて内部アドレスに基づいて冗長列との置換を行
なうべきか否かの冗長判定が行なわれた後に、いずれの
列選択線を活性化させるかについての列選択線のデコー
ディング処理が行われる。
【００８０】以上の処理が終了した段階で、時刻ｔ３に
おいて、対応する列選択線ＹＳの選択が行われる。図５
においては、正規メモリセル列（ノーマル領域）に対す
る列選択線ＹＳが選択され、図６においては、冗長領域
（スペア領域）における列選択線が選択される。
おいて、対応する列選択線ＹＳの選択が行われる。図５
においては、正規メモリセル列（ノーマル領域）に対す
る列選択線ＹＳが選択され、図６においては、冗長領域
（スペア領域）における列選択線が選択される。
【００８１】これに応じて、時刻ｔ３において、選択さ
れたメモリセル列からサブＩ／Ｏ線対Ｓ−Ｉ／Ｏを介し
てのデータの読出が開始される。
れたメモリセル列からサブＩ／Ｏ線対Ｓ−Ｉ／Ｏを介し
てのデータの読出が開始される。
【００８２】時刻ｔ４において、図５においてはノーマ
ル領域の、図６においてはスペア領域の選択されたメモ
リセル列に対応するサブアンプにおけるデータの増幅動
作が開始され、サブＩ／Ｏ線対Ｓ−Ｉ／Ｏにより伝達さ
れた読出データは、メインＩ／Ｏ線対Ｍ−Ｉ／Ｏへと出
力される。
ル領域の、図６においてはスペア領域の選択されたメモ
リセル列に対応するサブアンプにおけるデータの増幅動
作が開始され、サブＩ／Ｏ線対Ｓ−Ｉ／Ｏにより伝達さ
れた読出データは、メインＩ／Ｏ線対Ｍ−Ｉ／Ｏへと出
力される。
【００８３】時刻ｔ５において、メインＩ／Ｏ線対Ｍ−
Ｉ／Ｏにより伝達された読出データが、リード／ライト
アンプ（メインアンプ）により増幅される。
Ｉ／Ｏにより伝達された読出データが、リード／ライト
アンプ（メインアンプ）により増幅される。
【００８４】時刻ｔ６において、メインアンプにより増
幅された読出データは、対応するグローバルＩ／Ｏバス
Ｇ−Ｉ／Ｏに出力される。
幅された読出データは、対応するグローバルＩ／Ｏバス
Ｇ−Ｉ／Ｏに出力される。
【００８５】時刻ｔ７において、グローバルＩ／Ｏバス
Ｇ−Ｉ／Ｏにより伝達された読出データは、出力バッフ
ァからデータ入出力端子に対して出力される。
Ｇ−Ｉ／Ｏにより伝達された読出データは、出力バッフ
ァからデータ入出力端子に対して出力される。
【００８６】しかしながら、図３において示したサブＩ
／Ｏ線対Ｓ−Ｉ／ＯおよびメインＩ／Ｏ線対Ｍ−Ｉ／Ｏ
の構成では、上述したとおり、各領域１００ａ０〜１０
０ａ３のすべてにおいて外部から与えられた列アドレス
に対応した列選択線が活性化されるまで、言い換えると
時刻ｔ２において、論理処理、冗長判定およびＹＳデコ
ーディング処理のすべてが完了した後に、初めて対応す
る列選択線ＹＳの選択が行なわれて、時刻ｔ３からサブ
Ｉ／Ｏ線対Ｓ−Ｉ／Ｏへのデータ出力が開始されること
になる。
／Ｏ線対Ｓ−Ｉ／ＯおよびメインＩ／Ｏ線対Ｍ−Ｉ／Ｏ
の構成では、上述したとおり、各領域１００ａ０〜１０
０ａ３のすべてにおいて外部から与えられた列アドレス
に対応した列選択線が活性化されるまで、言い換えると
時刻ｔ２において、論理処理、冗長判定およびＹＳデコ
ーディング処理のすべてが完了した後に、初めて対応す
る列選択線ＹＳの選択が行なわれて、時刻ｔ３からサブ
Ｉ／Ｏ線対Ｓ−Ｉ／Ｏへのデータ出力が開始されること
になる。
【００８７】以上のような構成では、冗長メモリセル列
に対する置換が行なわれている場合も行なわれていない
場合も、いずれも冗長判定を行なう処理時間分が経過し
た後でなければＹＳデコーディング処理および列選択線
ＹＳの活性化動作が開始されないことになる。
に対する置換が行なわれている場合も行なわれていない
場合も、いずれも冗長判定を行なう処理時間分が経過し
た後でなければＹＳデコーディング処理および列選択線
ＹＳの活性化動作が開始されないことになる。
【００８８】［冗長メモリセル列の集中配置方式］図７
は、本発明の実施の形態１のＳＤＲＡＭ１０００におけ
るバンク中のサブＩ／Ｏ線対Ｓ−Ｉ／Ｏ、メインＩ／Ｏ
線対Ｍ−Ｉ／Ｏおよび冗長メモリセル列の配置を示す概
略ブロック図である。
は、本発明の実施の形態１のＳＤＲＡＭ１０００におけ
るバンク中のサブＩ／Ｏ線対Ｓ−Ｉ／Ｏ、メインＩ／Ｏ
線対Ｍ−Ｉ／Ｏおよび冗長メモリセル列の配置を示す概
略ブロック図である。
【００８９】図３に示した構成と異なる点は、以下のと
おりである。第１には、バンク０（Ｂａｎｋ０）の各領
域１００ａ０〜１００ａ３において、ワード線方向（行
方向）に走るサブＩ／Ｏ線対Ｓ−Ｉ／Ｏが、正規なメモ
リセル列の領域に対応したサブＩ／Ｏ線対Ｓ−Ｉ／Ｏと
冗長メモリセル列領域に対応したサブＩ／Ｏ線対ＲＳ−
Ｉ／Ｏとに分離されている点である。第２には、領域１
００ａ０と１００ａ１との境界領域に、冗長メモリセル
列領域専用のメインＩ／Ｏ線対ＲＭ−Ｉ／Ｏが設けられ
る構成となっている点である。
おりである。第１には、バンク０（Ｂａｎｋ０）の各領
域１００ａ０〜１００ａ３において、ワード線方向（行
方向）に走るサブＩ／Ｏ線対Ｓ−Ｉ／Ｏが、正規なメモ
リセル列の領域に対応したサブＩ／Ｏ線対Ｓ−Ｉ／Ｏと
冗長メモリセル列領域に対応したサブＩ／Ｏ線対ＲＳ−
Ｉ／Ｏとに分離されている点である。第２には、領域１
００ａ０と１００ａ１との境界領域に、冗長メモリセル
列領域専用のメインＩ／Ｏ線対ＲＭ−Ｉ／Ｏが設けられ
る構成となっている点である。
【００９０】さらには、正規なメモリセル列領域のサブ
Ｉ／Ｏ線対Ｓ−Ｉ／ＯとメインＩ／Ｏ線対Ｍ−Ｉ／Ｏと
の接続点に設けられるサブアンプＳＵＡおよびトランス
ファゲートやイコライズ回路の活性化を指示する信号ｉ
ｏｒｅ、ｉｏｗｅ、ｉｏｅｑを伝達する配線と、冗長メ
モリセル列領域のサブＩ／Ｏ線対ＲＳ−Ｉ／Ｏとメイン
Ｉ／Ｏ線対ＲＭ−Ｉ／Ｏとの交点に位置するサブアンプ
ＲＳＵＡ、トランスファゲートおよびイコライズ回路等
の活性化を指示する信号ｉｏｒｅ、ｉｏｗｅ、ｉｏｅｑ
とは、ともに同一の信号配線により伝達される構成とな
っている。
Ｉ／Ｏ線対Ｓ−Ｉ／ＯとメインＩ／Ｏ線対Ｍ−Ｉ／Ｏと
の接続点に設けられるサブアンプＳＵＡおよびトランス
ファゲートやイコライズ回路の活性化を指示する信号ｉ
ｏｒｅ、ｉｏｗｅ、ｉｏｅｑを伝達する配線と、冗長メ
モリセル列領域のサブＩ／Ｏ線対ＲＳ−Ｉ／Ｏとメイン
Ｉ／Ｏ線対ＲＭ−Ｉ／Ｏとの交点に位置するサブアンプ
ＲＳＵＡ、トランスファゲートおよびイコライズ回路等
の活性化を指示する信号ｉｏｒｅ、ｉｏｗｅ、ｉｏｅｑ
とは、ともに同一の信号配線により伝達される構成とな
っている。
【００９１】ここで、信号ｉｏｒｅは、読出動作におい
てサブアンプの活性化を指示する信号であり、信号ｉｏ
ｗｅは、書込動作においてサブアンプの活性化を指示す
る信号であり、信号ｉｏｅｑは、イコライズ回路の活性
化を指示する信号である。
てサブアンプの活性化を指示する信号であり、信号ｉｏ
ｗｅは、書込動作においてサブアンプの活性化を指示す
る信号であり、信号ｉｏｅｑは、イコライズ回路の活性
化を指示する信号である。
【００９２】図８は、図２に示した構成のうち、ロウプ
リデコーダ３６の構成を説明する概略ブロック図であ
る。
リデコーダ３６の構成を説明する概略ブロック図であ
る。
【００９３】コマンドアドレスバス５３ｂは、ロウ系の
回路動作を活性化することを指示する信号ＲｏｗＡ、コ
ラム系の回路動作を活性化することを指示する信号Ｃｏ
ｌＡ、内部回路の回路動作の活性化を指示する信号ＡＣ
Ｔ、バンクのリセット（プリチャージ）を指示する信号
ＰＣ、すべてのバンクのプリチャージを指示する信号Ａ
ＰＣ、ビット線等のイコライズが解除されることや、不
使用ビット線をセンスアンプより切り離す作業を行なう
ことを指示する信号ＥＱ、ワード線の活性化を指示する
信号ＲＸＴ、センスアンプの活性化を指示する信号ＳＥ
等の伝達を行なう。
回路動作を活性化することを指示する信号ＲｏｗＡ、コ
ラム系の回路動作を活性化することを指示する信号Ｃｏ
ｌＡ、内部回路の回路動作の活性化を指示する信号ＡＣ
Ｔ、バンクのリセット（プリチャージ）を指示する信号
ＰＣ、すべてのバンクのプリチャージを指示する信号Ａ
ＰＣ、ビット線等のイコライズが解除されることや、不
使用ビット線をセンスアンプより切り離す作業を行なう
ことを指示する信号ＥＱ、ワード線の活性化を指示する
信号ＲＸＴ、センスアンプの活性化を指示する信号ＳＥ
等の伝達を行なう。
【００９４】バンクアドレスバス５１ｃは、バンクデコ
ーダ２２によりデコードされたバンクアドレス信号Ｂ０
〜Ｂ７を伝達する。アドレスバス５０ｃは、アドレスド
ライバ５２からのアドレス信号の伝達を行なう。
ーダ２２によりデコードされたバンクアドレス信号Ｂ０
〜Ｂ７を伝達する。アドレスバス５０ｃは、アドレスド
ライバ５２からのアドレス信号の伝達を行なう。
【００９５】バンクアドレス信号のうち、たとえばビッ
トデータＢ７が活性状態となり、かつ信号ＲｏｗＡが活
性状態となると、ＡＮＤ回路２０３からは活性状態の信
号が出力され、これに応じてワンショットパルス発生回
路２０４から活性なワンショットパルスが出力される。
トデータＢ７が活性状態となり、かつ信号ＲｏｗＡが活
性状態となると、ＡＮＤ回路２０３からは活性状態の信
号が出力され、これに応じてワンショットパルス発生回
路２０４から活性なワンショットパルスが出力される。
【００９６】これに応じて、ドライバ回路２０６が活性
化され、信号ＡＣＴのレベルが取込まれて、レベル保持
回路２０８にそのレベルが保持される。
化され、信号ＡＣＴのレベルが取込まれて、レベル保持
回路２０８にそのレベルが保持される。
【００９７】同様にワンショットパルス発生回路２０４
からの信号に応じて、ドライバ回路２１０が活性化し、
信号ＰＣのレベルを受けて、レベル保持回路２１２がそ
のレベルを保持する。一方、ドライバ回路２１０からの
出力を受けて、ワンショットパルス発生回路２１４は、
レベル保持回路２０８に対してリセット信号を出力す
る。インバータ２２０は、レベル保持回路２０８からの
出力信号に応じて、活性化され、信号ＥＱを受けて出力
する。一方、ＮＯＲ回路２２２は、信号ＡＰＣおよびワ
ンショットパルス発生回路２１４からの信号を受けて、
否定論理和演算結果を出力する。フリップフロップ回路
２２４は、インバータ２２０からの出力に応じてセット
され、ＮＯＲ回路２２２からの出力に応じてリセットさ
れる。後に説明する階層電源制御信号ＳＣＲＣにより活
性化されるドライバ回路２２６は、フリップフロップ回
路２２４の出力を受けて、出力し、このドライバ回路２
２６の出力レベルを、レベル保持回路２２８が保持す
る。このレベル保持回路２２８の出力レベルは、信号
ｌ．ＥＱとして、対応するメモリセルブロックに対して
与えられる。
からの信号に応じて、ドライバ回路２１０が活性化し、
信号ＰＣのレベルを受けて、レベル保持回路２１２がそ
のレベルを保持する。一方、ドライバ回路２１０からの
出力を受けて、ワンショットパルス発生回路２１４は、
レベル保持回路２０８に対してリセット信号を出力す
る。インバータ２２０は、レベル保持回路２０８からの
出力信号に応じて、活性化され、信号ＥＱを受けて出力
する。一方、ＮＯＲ回路２２２は、信号ＡＰＣおよびワ
ンショットパルス発生回路２１４からの信号を受けて、
否定論理和演算結果を出力する。フリップフロップ回路
２２４は、インバータ２２０からの出力に応じてセット
され、ＮＯＲ回路２２２からの出力に応じてリセットさ
れる。後に説明する階層電源制御信号ＳＣＲＣにより活
性化されるドライバ回路２２６は、フリップフロップ回
路２２４の出力を受けて、出力し、このドライバ回路２
２６の出力レベルを、レベル保持回路２２８が保持す
る。このレベル保持回路２２８の出力レベルは、信号
ｌ．ＥＱとして、対応するメモリセルブロックに対して
与えられる。
【００９８】同様にして、フリップフロップ回路２３４
は、レベル保持回路２０８からの信号に応じて活性化さ
れ、コマンドデータバス５３ｂを介して伝達される信号
ＲＸＴのレベルを入力として受けるインバータ２３０の
出力によりセットされ、ワンショットパルス発生回路２
１４およびコマンドデータバス５３ｂを介して伝達され
る信号ＡＰＣのレベルを受けるＮＯＲ回路２３２の出力
によりリセットされる。
は、レベル保持回路２０８からの信号に応じて活性化さ
れ、コマンドデータバス５３ｂを介して伝達される信号
ＲＸＴのレベルを入力として受けるインバータ２３０の
出力によりセットされ、ワンショットパルス発生回路２
１４およびコマンドデータバス５３ｂを介して伝達され
る信号ＡＰＣのレベルを受けるＮＯＲ回路２３２の出力
によりリセットされる。
【００９９】ドライバ回路２３６は、フリップフロップ
回路２３４の出力を受けて、階層電源制御信号ＳＣＲＣ
により活性化される。ドライバ回路２３６の出力レベル
は、レベル保持回路２３８により保持され、このレベル
保持回路２３８の出力レベルが、信号ｌ．ＲＸＴとし
て、対応するメモリセルブロックに出力される。
回路２３４の出力を受けて、階層電源制御信号ＳＣＲＣ
により活性化される。ドライバ回路２３６の出力レベル
は、レベル保持回路２３８により保持され、このレベル
保持回路２３８の出力レベルが、信号ｌ．ＲＸＴとし
て、対応するメモリセルブロックに出力される。
【０１００】フリップフロップ回路２４４は、コマンド
データバス５３ｂを介して伝達される信号ＳＥを受け
て、レベル保持回路２０８の出力レベルに応じて活性化
されるインバータ２４０の出力によりセットされ、ワン
ショットパルス発生回路２１４の出力信号およびコマン
ドデータバス５３ｂを介して伝達される信号ＡＰＣのレ
ベルを受けるＮＯＲ回路２４２の出力に応じてリセット
される。ドライバ回路２４６は、フリップフロップ回路
２４４の出力を受け、階層電源制御信号ＳＣＲＣにより
活性化される。ドライバ回路２４６の出力レベルは、レ
ベル保持回路２４４により保持され、このレベル保持回
路２４４の出力レベルが信号ｌ．ＳＥとして、対応する
メモリセルブロックに与えられる。
データバス５３ｂを介して伝達される信号ＳＥを受け
て、レベル保持回路２０８の出力レベルに応じて活性化
されるインバータ２４０の出力によりセットされ、ワン
ショットパルス発生回路２１４の出力信号およびコマン
ドデータバス５３ｂを介して伝達される信号ＡＰＣのレ
ベルを受けるＮＯＲ回路２４２の出力に応じてリセット
される。ドライバ回路２４６は、フリップフロップ回路
２４４の出力を受け、階層電源制御信号ＳＣＲＣにより
活性化される。ドライバ回路２４６の出力レベルは、レ
ベル保持回路２４４により保持され、このレベル保持回
路２４４の出力レベルが信号ｌ．ＳＥとして、対応する
メモリセルブロックに与えられる。
【０１０１】一方、ラッチ回路２５０は、階層電源制御
信号ＳＣＲＣの活性化に応じてリセットされ、ワンショ
ットパルス発生回路２０４の活性化に応じて活性化し、
アドレスデータバス５０ｃを介して伝達されたアドレス
信号を保持する。ラッチ回路２５０からの出力は、冗長
アドレスデコーダ（図示せず）に伝達されるとともに、
プリデコーダ２５２に与えられ、プリデコードされた結
果が、階層電源制御信号ＳＣＲＣに応じて活性化される
ドライバ回路２５４に与えられる。
信号ＳＣＲＣの活性化に応じてリセットされ、ワンショ
ットパルス発生回路２０４の活性化に応じて活性化し、
アドレスデータバス５０ｃを介して伝達されたアドレス
信号を保持する。ラッチ回路２５０からの出力は、冗長
アドレスデコーダ（図示せず）に伝達されるとともに、
プリデコーダ２５２に与えられ、プリデコードされた結
果が、階層電源制御信号ＳＣＲＣに応じて活性化される
ドライバ回路２５４に与えられる。
【０１０２】ドライバ回路２５４からの出力は、それぞ
れレベル保持回路２５６により保持され、レベル保持回
路２５６が、それぞれ対応するロウプリデコーダ線に出
力される。
れレベル保持回路２５６により保持され、レベル保持回
路２５６が、それぞれ対応するロウプリデコーダ線に出
力される。
【０１０３】図８に示したロウプリデコーダ３６の構成
のうち、レベル保持回路２０８、２１２、２２８、２３
８および２４８ならびにレベル保持回路２５６と、対応
するメモリセルブロックを含む領域２０１は、階層電源
制御信号により制御されない領域であって、活性状態中
においても、待機状態中においても、常に電源電位Ｖｃ
ｃと接地電位Ｖｓｓとを電源電位として動作する領域で
ある。
のうち、レベル保持回路２０８、２１２、２２８、２３
８および２４８ならびにレベル保持回路２５６と、対応
するメモリセルブロックを含む領域２０１は、階層電源
制御信号により制御されない領域であって、活性状態中
においても、待機状態中においても、常に電源電位Ｖｃ
ｃと接地電位Ｖｓｓとを電源電位として動作する領域で
ある。
【０１０４】これに対して、ロウプリデコーダ３６のう
ち領域２０２は、階層電源制御信号ＳＣＲＣにより制御
されて、信号ＳＣＲＣが活性状態である期間中は、電源
電位Ｖｃｃおよび接地電位Ｖｓｓとを受けて動作し、階
層電源制御信号ＳＣＲＣが不活性状態（“Ｌ”レベル）
である期間中は、電源電位Ｖｃｃよりも低い電位および
接地電位Ｖｓｓよりも高い電位をそれぞれ電源電位とし
て動作する領域である。このような構成により、消費電
力の低減を図ることが可能である。
ち領域２０２は、階層電源制御信号ＳＣＲＣにより制御
されて、信号ＳＣＲＣが活性状態である期間中は、電源
電位Ｖｃｃおよび接地電位Ｖｓｓとを受けて動作し、階
層電源制御信号ＳＣＲＣが不活性状態（“Ｌ”レベル）
である期間中は、電源電位Ｖｃｃよりも低い電位および
接地電位Ｖｓｓよりも高い電位をそれぞれ電源電位とし
て動作する領域である。このような構成により、消費電
力の低減を図ることが可能である。
【０１０５】図９は、コラムプリデコーダ３４の構成を
示す概略ブロック図である。図９を参照して、コントロ
ール回路２０からは、コマンドデータバス５３ｂを介し
て、読出動作を指示するためのリード系アクセス識別信
号ＲＥＡＤと、書込動作を指示するためのライト系アク
セス識別信号ＷＲＩＴＥと、オートプリチャージ動作を
指示するためのオートプリチャージ識別信号ＡＴＰＣ
と、各バンク毎にバースト動作の終了を指示するための
バースト終了識別信号ＢＥＮＤと、コラム選択動作中に
他のバンクが選択された場合、このコラム選択動作を強
制的に終了させることを指示するターミネーション識別
信号ＴＥＲＭと、プリチャージ動作の終了を指示するた
めのプリチャージ動作識別信号ＰＣＣＭが伝達される。
示す概略ブロック図である。図９を参照して、コントロ
ール回路２０からは、コマンドデータバス５３ｂを介し
て、読出動作を指示するためのリード系アクセス識別信
号ＲＥＡＤと、書込動作を指示するためのライト系アク
セス識別信号ＷＲＩＴＥと、オートプリチャージ動作を
指示するためのオートプリチャージ識別信号ＡＴＰＣ
と、各バンク毎にバースト動作の終了を指示するための
バースト終了識別信号ＢＥＮＤと、コラム選択動作中に
他のバンクが選択された場合、このコラム選択動作を強
制的に終了させることを指示するターミネーション識別
信号ＴＥＲＭと、プリチャージ動作の終了を指示するた
めのプリチャージ動作識別信号ＰＣＣＭが伝達される。
【０１０６】また、信号ＢＡＣＴは、バンクが選択され
るのにともなって、レベル保持回路２０８に保持される
フラグ信号である。
るのにともなって、レベル保持回路２０８に保持される
フラグ信号である。
【０１０７】コラムプリデコーダ回路３４は、コマンド
データバス５３ｂにより伝達される信号ＣｏｌＡと対応
するバンクアドレス信号Ｂ７を受けるＡＮＤ回路５１０
と、ＡＮＤ回路５１０の出力が活性化するのに応じてワ
ンショットパルス信号を出力するワンショットパルス生
成回路５１２と、フラグ信号ＢＡＣＴの活性化に応じて
活性化され、ワンショットパルス生成回路５１２の出力
をドライブするドライブ回路５１４と、信号ＡＴＰＣ、
信号ＢＥＮＤおよび信号ＴＥＲＭを受けるＯＲ回路５１
６と、ドライブ回路５１４の出力によりセットされ、Ｏ
Ｒ回路５１６の出力によりリセットされ、コラム系の動
作が活性化されたことを示すコラムフラグ信号Ｃｏｌ．
ＦＬＡＧを出力するフリップフロップ回路５１８とを含
む。
データバス５３ｂにより伝達される信号ＣｏｌＡと対応
するバンクアドレス信号Ｂ７を受けるＡＮＤ回路５１０
と、ＡＮＤ回路５１０の出力が活性化するのに応じてワ
ンショットパルス信号を出力するワンショットパルス生
成回路５１２と、フラグ信号ＢＡＣＴの活性化に応じて
活性化され、ワンショットパルス生成回路５１２の出力
をドライブするドライブ回路５１４と、信号ＡＴＰＣ、
信号ＢＥＮＤおよび信号ＴＥＲＭを受けるＯＲ回路５１
６と、ドライブ回路５１４の出力によりセットされ、Ｏ
Ｒ回路５１６の出力によりリセットされ、コラム系の動
作が活性化されたことを示すコラムフラグ信号Ｃｏｌ．
ＦＬＡＧを出力するフリップフロップ回路５１８とを含
む。
【０１０８】コラムプリデコーダ回路３４は、さらに、
コラムフラグ信号Ｃｏｌ．ＦＬＡＧの活性化に応じて活
性化され、コマンドデータバス５３ｂにより伝達された
信号ＲＥＡＤをドライブするインバータ回路５２０と、
信号ＷＲＩＴＥ、信号ＡＴＰＣ、信号ＢＥＮＤおよび信
号ＴＥＲＭを受けるＯＲ回路５２２と、インバータ回路
５２０の出力によりセットされ、ＯＲ回路５２２の出力
によりリセットされ、読出動作が活性化されたことを示
すリードフラグ信号ＲＥＡＤ．ＦＬＡＧを出力するフリ
ップフロップ回路５２４とを含む。
コラムフラグ信号Ｃｏｌ．ＦＬＡＧの活性化に応じて活
性化され、コマンドデータバス５３ｂにより伝達された
信号ＲＥＡＤをドライブするインバータ回路５２０と、
信号ＷＲＩＴＥ、信号ＡＴＰＣ、信号ＢＥＮＤおよび信
号ＴＥＲＭを受けるＯＲ回路５２２と、インバータ回路
５２０の出力によりセットされ、ＯＲ回路５２２の出力
によりリセットされ、読出動作が活性化されたことを示
すリードフラグ信号ＲＥＡＤ．ＦＬＡＧを出力するフリ
ップフロップ回路５２４とを含む。
【０１０９】コラムプリデコーダ回路３４は、さらに、
コラムフラグ信号Ｃｏｌ．ＦＬＡＧの活性化に応じて活
性化され、コマンドデータバス５３ｂにより伝達された
信号ＷＲＩＴＥをドライブするインバータ回路５３０
と、信号ＲＥＡＤ、信号ＡＴＰＣ、信号ＢＥＮＤおよび
信号ＴＥＲＭを受けるＯＲ回路５３２と、インバータ回
路５３０の出力によりセットされ、ＯＲ回路５３２の出
力によりリセットされ、書込動作が活性化されたことを
示すライトフラグ信号ＷＲＩＴＥ．ＦＬＡＧを出力する
フリップフロップ回路５２４とを含む。
コラムフラグ信号Ｃｏｌ．ＦＬＡＧの活性化に応じて活
性化され、コマンドデータバス５３ｂにより伝達された
信号ＷＲＩＴＥをドライブするインバータ回路５３０
と、信号ＲＥＡＤ、信号ＡＴＰＣ、信号ＢＥＮＤおよび
信号ＴＥＲＭを受けるＯＲ回路５３２と、インバータ回
路５３０の出力によりセットされ、ＯＲ回路５３２の出
力によりリセットされ、書込動作が活性化されたことを
示すライトフラグ信号ＷＲＩＴＥ．ＦＬＡＧを出力する
フリップフロップ回路５２４とを含む。
【０１１０】コラムプリデコーダ回路３４は、さらに、
コラムフラグ信号Ｃｏｌ．ＦＬＡＧを受けて所定クロッ
ク時間遅延するシフト回路５４２と、フラグ信号ＢＡＣ
Ｔおよびシフト回路５４２の出力を受けるＯＲ回路５４
０と、ＯＲ回路５４０の出力の活性化に応じて活性化さ
れ、コマンドデータバス５３ｂにより伝達された信号Ａ
ＴＰＣをドライブするインバータ回路５４４と、コマン
ドデータバス５３ｂにより伝達された信号ＰＣＣＭＰを
受けるインバータ回路５４６と、インバータ回路５４４
の出力によりセットされ、インバータ回路５４６の出力
によりリセットされ、オートプリチャージ動作が活性化
されたことを示すオートプリチャージフラグ信号ＡＴＰ
Ｃ．ＦＬＡＧを出力するフリップフロップ回路５４８と
を含む。
コラムフラグ信号Ｃｏｌ．ＦＬＡＧを受けて所定クロッ
ク時間遅延するシフト回路５４２と、フラグ信号ＢＡＣ
Ｔおよびシフト回路５４２の出力を受けるＯＲ回路５４
０と、ＯＲ回路５４０の出力の活性化に応じて活性化さ
れ、コマンドデータバス５３ｂにより伝達された信号Ａ
ＴＰＣをドライブするインバータ回路５４４と、コマン
ドデータバス５３ｂにより伝達された信号ＰＣＣＭＰを
受けるインバータ回路５４６と、インバータ回路５４４
の出力によりセットされ、インバータ回路５４６の出力
によりリセットされ、オートプリチャージ動作が活性化
されたことを示すオートプリチャージフラグ信号ＡＴＰ
Ｃ．ＦＬＡＧを出力するフリップフロップ回路５４８と
を含む。
【０１１１】コラムプリデコーダ回路３４は、さらに、
ワンショットパルス発生回路５１２の出力信号に応じて
活性化され、アドレスバス５０ｃにより伝達されたコラ
ム信号を取りこむラッチ回路５５０を含む。ラッチ回路
５５０は、信号ＳＣＲＣの活性化に応じてリセットされ
る。
ワンショットパルス発生回路５１２の出力信号に応じて
活性化され、アドレスバス５０ｃにより伝達されたコラ
ム信号を取りこむラッチ回路５５０を含む。ラッチ回路
５５０は、信号ＳＣＲＣの活性化に応じてリセットされ
る。
【０１１２】コラムプリデコーダ回路３４は、さらに、
ラッチ回路５５０に保持されたコラムアドレスの下位ビ
ットに応じて、活性化する列選択線（図示せず）に対応
するアドレス信号の下位ビットを調整する偶数ビット調
整回路５５２および奇数ビット調整回路５５４と、ラッ
チ回路５５０からの上位ビットデータをプリデコードす
るプリデコーダ５５６と、偶数ビット調整回路５５２か
らの下位ビットデータをプリデコードするプリデコーダ
５５７と、奇数ビット調整回路５５４からの下位ビット
データをプリデコードするプリデコーダ５５８と、信号
ＲＥＡＤまたは信号ＷＲＩＴＥにより活性化され、プリ
デコーダ５５６、５５７および５５８からのプリデコー
ド信号を所定数のクロック（たとえば、２クロック）だ
け遅延して出力するシフト回路５６０と、シフト回路５
６０からの出力を受けてコラムプリデコード線のレベル
をシフト回路５６０の出力信号に応じてドライブするド
ライブ回路５６２を含む。
ラッチ回路５５０に保持されたコラムアドレスの下位ビ
ットに応じて、活性化する列選択線（図示せず）に対応
するアドレス信号の下位ビットを調整する偶数ビット調
整回路５５２および奇数ビット調整回路５５４と、ラッ
チ回路５５０からの上位ビットデータをプリデコードす
るプリデコーダ５５６と、偶数ビット調整回路５５２か
らの下位ビットデータをプリデコードするプリデコーダ
５５７と、奇数ビット調整回路５５４からの下位ビット
データをプリデコードするプリデコーダ５５８と、信号
ＲＥＡＤまたは信号ＷＲＩＴＥにより活性化され、プリ
デコーダ５５６、５５７および５５８からのプリデコー
ド信号を所定数のクロック（たとえば、２クロック）だ
け遅延して出力するシフト回路５６０と、シフト回路５
６０からの出力を受けてコラムプリデコード線のレベル
をシフト回路５６０の出力信号に応じてドライブするド
ライブ回路５６２を含む。
【０１１３】なお、ドライブ回路５６２は、冗長デコー
ダ（図示せず）からのアドレスが欠陥アドレスに相当し
ないことを示す信号Ｍｉｓｓに応じて活性化される構成
としてもよい。
ダ（図示せず）からのアドレスが欠陥アドレスに相当し
ないことを示す信号Ｍｉｓｓに応じて活性化される構成
としてもよい。
【０１１４】図１０は、図９に示した列系のローカル制
御回路について、冗長回路部分の制御系も含めた構成を
示す概略ブロック図である。
御回路について、冗長回路部分の制御系も含めた構成を
示す概略ブロック図である。
【０１１５】図１０を参照して、アドレス処理部Ｅ２
は、偶数アドレスに対応した領域１００ａ１および奇数
アドレスに対応した領域１００ａ２に対する列選択動作
を制御するための回路であり、冗長判定部４０８は、冗
長領域ＳＲ１に対する列判定動作を制御するための回路
である。
は、偶数アドレスに対応した領域１００ａ１および奇数
アドレスに対応した領域１００ａ２に対する列選択動作
を制御するための回路であり、冗長判定部４０８は、冗
長領域ＳＲ１に対する列判定動作を制御するための回路
である。
【０１１６】以下で説明するとおり、冗長領域ＳＲ１
は、偶数アドレスに対応した領域１００ａ０および１０
０ａ１の双方について冗長置換を行なうことが可能な構
成となっている。
は、偶数アドレスに対応した領域１００ａ０および１０
０ａ１の双方について冗長置換を行なうことが可能な構
成となっている。
【０１１７】アドレス処理部Ｅ２は、コラムへのアクセ
ス信号ＣＯＬＡとバンクアドレス信号とが入力されるＡ
ＮＤ回路５１０と、ＡＮＤ回路５１０の出力を受けワン
ショットパルスを発生するパルス発生回路５１２と、中
央からアドレスバス５０ｃによって伝達された１３ビッ
トのアドレスＡｄｄ（Ｃ：０）をパルス発生回路５１２
の出力に応じて取込む１次ラッチ回路５５０ａと、１次
ラッチ回路５５０ａが出力するコラムアドレスをラッチ
するラッチ回路５５０ｂと、１次ラッチ回路５５０ａの
下位３ビットを動作条件に応じて変換するアドレス変換
回路５５４ａと、アドレス変換回路５５４ａの出力を受
けクロック信号ＣＣＬＫに同期してバースト動作のため
にカウントを行なうカウンタ５５４ｂ、５５４ｃ（バー
ストアドレスカウンタ１０６０に相当）と、ラッチ回路
５５０ｂおよびカウンタ５５４ｂ、５５４ｃの出力を受
けるプリデコーダ５５６ａ、５５６ｂ、５５７および５
５８と、プリデコーダ５５６ａ、５５６ｂ、５５７およ
び５５８の出力を遅延させて出力するシフタ５６０ａ、
５６０ｂと、シフタ５６０ａ、５６０ｂの出力をメモリ
アレイ中に出力するドライバ５６２ａ、５６２ｂと、ラ
ッチ回路５５０ｂによってラッチされたアドレス信号を
受けて冗長判定を行なう冗長判定部４０８とを含む。
ス信号ＣＯＬＡとバンクアドレス信号とが入力されるＡ
ＮＤ回路５１０と、ＡＮＤ回路５１０の出力を受けワン
ショットパルスを発生するパルス発生回路５１２と、中
央からアドレスバス５０ｃによって伝達された１３ビッ
トのアドレスＡｄｄ（Ｃ：０）をパルス発生回路５１２
の出力に応じて取込む１次ラッチ回路５５０ａと、１次
ラッチ回路５５０ａが出力するコラムアドレスをラッチ
するラッチ回路５５０ｂと、１次ラッチ回路５５０ａの
下位３ビットを動作条件に応じて変換するアドレス変換
回路５５４ａと、アドレス変換回路５５４ａの出力を受
けクロック信号ＣＣＬＫに同期してバースト動作のため
にカウントを行なうカウンタ５５４ｂ、５５４ｃ（バー
ストアドレスカウンタ１０６０に相当）と、ラッチ回路
５５０ｂおよびカウンタ５５４ｂ、５５４ｃの出力を受
けるプリデコーダ５５６ａ、５５６ｂ、５５７および５
５８と、プリデコーダ５５６ａ、５５６ｂ、５５７およ
び５５８の出力を遅延させて出力するシフタ５６０ａ、
５６０ｂと、シフタ５６０ａ、５６０ｂの出力をメモリ
アレイ中に出力するドライバ５６２ａ、５６２ｂと、ラ
ッチ回路５５０ｂによってラッチされたアドレス信号を
受けて冗長判定を行なう冗長判定部４０８とを含む。
【０１１８】ここで、信号ＣＣＬＫは、内部クロック信
号ｉｎｔ．ＣＬＫの反転した信号であり、カウンタ５５
４ｂおよび５５４ｃは、この内部クロック信号ｉｎｔ．
ＣＬＫが不活性である期間中にカウントアップ動作を行
なうことになる。
号ｉｎｔ．ＣＬＫの反転した信号であり、カウンタ５５
４ｂおよび５５４ｃは、この内部クロック信号ｉｎｔ．
ＣＬＫが不活性である期間中にカウントアップ動作を行
なうことになる。
【０１１９】図１０中プリデコーダ５５６ａ、５５６ｂ
シフタ５６０ａ、５６０ｂおよびドライバ５６２ａ、５
６２ｂは、奇数アドレス領域１００ａ２に対応した列選
択信号をプリデコードラインに出力するための構成を示
す。
シフタ５６０ａ、５６０ｂおよびドライバ５６２ａ、５
６２ｂは、奇数アドレス領域１００ａ２に対応した列選
択信号をプリデコードラインに出力するための構成を示
す。
【０１２０】図１０においては、偶数アドレス領域に対
する冗長判定部４０８のみを図示しているが、実際に
は、奇数アドレス領域１００ａ２に対応しても、冗長判
定部４０８と同様な構成が設けられている。
する冗長判定部４０８のみを図示しているが、実際に
は、奇数アドレス領域１００ａ２に対応しても、冗長判
定部４０８と同様な構成が設けられている。
【０１２１】冗長判定部４０８は、冗長判定回路４５６
と、冗長判定回路４５６の出力を受ける入出力選択回路
４５７およびＯＲ回路４５８と、冗長判定回路４５６、
入出力選択回路４５７およびＯＲ回路４５８の出力を遅
延させて出力するシフタ４６０と、シフタ４６０の出力
をメモリアレイ中に出力するドライバ４６２とを含む。
と、冗長判定回路４５６の出力を受ける入出力選択回路
４５７およびＯＲ回路４５８と、冗長判定回路４５６、
入出力選択回路４５７およびＯＲ回路４５８の出力を遅
延させて出力するシフタ４６０と、シフタ４６０の出力
をメモリアレイ中に出力するドライバ４６２とを含む。
【０１２２】次に簡単に動作を説明する。ＳＤＲＡＭ１
０００の中央部から送られたアドレス信号は、コラムへ
のアクセス信号ＣＯＬＡとバンクアドレスとに基づくパ
ルス発生回路５１２の出力に応じて、１次ラッチ回路５
５０ａにコラムアドレスとして取込まれる。
０００の中央部から送られたアドレス信号は、コラムへ
のアクセス信号ＣＯＬＡとバンクアドレスとに基づくパ
ルス発生回路５１２の出力に応じて、１次ラッチ回路５
５０ａにコラムアドレスとして取込まれる。
【０１２３】１次ラッチ回路５５０ａは、ラッチ回路５
５０ｂとアドレス変換回路５５４ａにコラムアドレスを
送り出した後、信号ＳＣＲＣによりセットされる。この
１次ラッチ回路５５０ａは電源投入時にも電源投入の際
のみに発生する信号Ｖｕｐによってリセットされる。
５０ｂとアドレス変換回路５５４ａにコラムアドレスを
送り出した後、信号ＳＣＲＣによりセットされる。この
１次ラッチ回路５５０ａは電源投入時にも電源投入の際
のみに発生する信号Ｖｕｐによってリセットされる。
【０１２４】コラムアドレスの下位３ビットは、バース
ト動作のための処理に関わるもので、アドレス変換処理
を施した後カウンタに入力される。
ト動作のための処理に関わるもので、アドレス変換処理
を施した後カウンタに入力される。
【０１２５】実際は、奇数アドレスと偶数アドレスとが
同時に処理されるため最下位アドレスは共通となり、カ
ウンタ処理をされるのは下位３ビット中の２ビットとな
る。
同時に処理されるため最下位アドレスは共通となり、カ
ウンタ処理をされるのは下位３ビット中の２ビットとな
る。
【０１２６】この結果がバンクのメモリアレイの奇数ア
ドレス領域と偶数アドレス領域の各プリデコーダに伝達
される。また冗長判定回路にもコラムアドレスが入力さ
れ、冗長メモリ列への置換が行なわれた場合には、ＯＲ
回路４５８から出力される信号が活性状態となり、それ
に応じて所定の時間遅延して出力されるドライバ回路４
６２からの出力が、冗長メモリ列の置換を指示するヒッ
ト信号Ｈｉｔとして認識される。なお、信号Ｈｉｔが不
活性である場合は冗長メモリ列への置換が行なわれてい
ないことになり、この場合は冗長列への変換がミス（Ｍ
ｉｓｓ）したと呼ぶことにする。したがって、ドライバ
回路４６２から出力される信号は、総称してヒット／ミ
ス信号（以下Ｈ／Ｍ信号）と呼ばれる。
ドレス領域と偶数アドレス領域の各プリデコーダに伝達
される。また冗長判定回路にもコラムアドレスが入力さ
れ、冗長メモリ列への置換が行なわれた場合には、ＯＲ
回路４５８から出力される信号が活性状態となり、それ
に応じて所定の時間遅延して出力されるドライバ回路４
６２からの出力が、冗長メモリ列の置換を指示するヒッ
ト信号Ｈｉｔとして認識される。なお、信号Ｈｉｔが不
活性である場合は冗長メモリ列への置換が行なわれてい
ないことになり、この場合は冗長列への変換がミス（Ｍ
ｉｓｓ）したと呼ぶことにする。したがって、ドライバ
回路４６２から出力される信号は、総称してヒット／ミ
ス信号（以下Ｈ／Ｍ信号）と呼ばれる。
【０１２７】以上説明したとおり、偶数アドレス部４０
８に対応して設けられた複数の冗長判定回路の判定結果
はＯＲ回路４５８においてＯＲ処理がなされ、いずれか
の冗長置換が実施されたか否かの判定結果として認識さ
れる。
８に対応して設けられた複数の冗長判定回路の判定結果
はＯＲ回路４５８においてＯＲ処理がなされ、いずれか
の冗長置換が実施されたか否かの判定結果として認識さ
れる。
【０１２８】入出力選択回路４５７からシフタおよびド
ライバを経由して出力される入出力選択信号Ｉ／Ｏ−Ｓ
ｅｌ．は、後に説明するように、冗長領域ＳＲ１に属す
るメインＩ／Ｏ線対ＲＭ−Ｉ／Ｏにより読出されたデー
タを、いずれのグローバルＩ／ＯバスＧ−Ｉ／Ｏに出力
するかを指示する信号である。
ライバを経由して出力される入出力選択信号Ｉ／Ｏ−Ｓ
ｅｌ．は、後に説明するように、冗長領域ＳＲ１に属す
るメインＩ／Ｏ線対ＲＭ−Ｉ／Ｏにより読出されたデー
タを、いずれのグローバルＩ／ＯバスＧ−Ｉ／Ｏに出力
するかを指示する信号である。
【０１２９】［冗長メモリセル列の集中配置方式の詳
細］図１１は、図７に示したような正規メモリセル列、
冗長メモリセル列、サブＩ／Ｏ線対Ｓ−Ｉ／Ｏ、ＲＳ−
Ｉ／ＯおよびメインＩ／Ｏ線対Ｍ−Ｉ／Ｏ、ＲＭ−Ｉ／
Ｏにより読出されたデータが、グローバルＩ／ＯバスＧ
−Ｉ／Ｏに伝達される経路を説明するための概略ブロッ
ク図である。
細］図１１は、図７に示したような正規メモリセル列、
冗長メモリセル列、サブＩ／Ｏ線対Ｓ−Ｉ／Ｏ、ＲＳ−
Ｉ／ＯおよびメインＩ／Ｏ線対Ｍ−Ｉ／Ｏ、ＲＭ−Ｉ／
Ｏにより読出されたデータが、グローバルＩ／ＯバスＧ
−Ｉ／Ｏに伝達される経路を説明するための概略ブロッ
ク図である。
【０１３０】領域１００ａ０における正規のメモリセル
列に対応する列選択線ＹＳ０が活性化することにより読
出されたデータは、メインＩ／Ｏ線対Ｍ−Ｉ／Ｏを経由
してリード／ライトアンプ６０２、６０４、６０６およ
び６０８に伝達され、増幅された後、対応するグローバ
ルＩ／ＯバスＧ−Ｉ／Ｏへと伝達される。
列に対応する列選択線ＹＳ０が活性化することにより読
出されたデータは、メインＩ／Ｏ線対Ｍ−Ｉ／Ｏを経由
してリード／ライトアンプ６０２、６０４、６０６およ
び６０８に伝達され、増幅された後、対応するグローバ
ルＩ／ＯバスＧ−Ｉ／Ｏへと伝達される。
【０１３１】これに対して、領域１００ａ０の冗長列領
域（スペア領域）ＳＲ０に対応して設けられたメインＩ
／Ｏ線対ＲＭ−Ｉ／Ｏを経由して読出されたデータは、
対応するリード／ライトアンプ６１０〜６１６によりそ
れぞれ増幅される。
域（スペア領域）ＳＲ０に対応して設けられたメインＩ
／Ｏ線対ＲＭ−Ｉ／Ｏを経由して読出されたデータは、
対応するリード／ライトアンプ６１０〜６１６によりそ
れぞれ増幅される。
【０１３２】リード／ライトアンプ６０１〜６１６によ
り増幅されたデータは、マルチプレクサ６１８に入力さ
れ、図１０において説明した信号Ｉ／Ｏ−Ｓｅｌ．に応
じて、対応するグローバルＩ／ＯバスＧ−Ｉ／Ｏのうち
の所定のデータ線対に伝達される。
り増幅されたデータは、マルチプレクサ６１８に入力さ
れ、図１０において説明した信号Ｉ／Ｏ−Ｓｅｌ．に応
じて、対応するグローバルＩ／ＯバスＧ−Ｉ／Ｏのうち
の所定のデータ線対に伝達される。
【０１３３】ここで、領域１００ａ０の正規なメモリセ
ル列の領域から読出されたデータは、グローバルＧ−Ｉ
／Ｏ線対Ｇ−Ｉ／Ｏ０〜３に伝達される。
ル列の領域から読出されたデータは、グローバルＧ−Ｉ
／Ｏ線対Ｇ−Ｉ／Ｏ０〜３に伝達される。
【０１３４】これに対して、冗長列領域ＳＲ０から読出
されたデータは、マルチプレクサ６１８を経由して、グ
ローバルＩ／Ｏバスのうち、Ｇ−Ｉ／Ｏ線対０〜７のい
ずれかに伝達される。
されたデータは、マルチプレクサ６１８を経由して、グ
ローバルＩ／Ｏバスのうち、Ｇ−Ｉ／Ｏ線対０〜７のい
ずれかに伝達される。
【０１３５】これは、もう１つの偶数アドレス領域であ
る１００ａ１から読出されたデータは、グローバルＩ／
Ｏバスのうち、Ｇ−Ｉ／Ｏ線対４〜７に伝達されるた
め、スペア領域ＳＲ０が、この領域１００ａ０の正規メ
モリセル列領域および１００ａ１の正規メモリセル列領
域のいずれとも置換可能とするために、マルチプレクサ
６１８からの出力は、領域１００ａ０および１００ａ１
の接続するＧ−Ｉ／Ｏ線対のすべてに接続する構成とな
っているためである。
る１００ａ１から読出されたデータは、グローバルＩ／
Ｏバスのうち、Ｇ−Ｉ／Ｏ線対４〜７に伝達されるた
め、スペア領域ＳＲ０が、この領域１００ａ０の正規メ
モリセル列領域および１００ａ１の正規メモリセル列領
域のいずれとも置換可能とするために、マルチプレクサ
６１８からの出力は、領域１００ａ０および１００ａ１
の接続するＧ−Ｉ／Ｏ線対のすべてに接続する構成とな
っているためである。
【０１３６】図１２は、図１１に示した構成のうち、メ
インアンプ６０６、６０８、６１０〜６１６と、マルチ
プレクサ６１８部分の構成をより詳しく説明するための
ブロック図である。
インアンプ６０６、６０８、６１０〜６１６と、マルチ
プレクサ６１８部分の構成をより詳しく説明するための
ブロック図である。
【０１３７】領域１００ａ０の正規メモリセル列領域Ｎ
Ｒ０において、１つの列選択線ＹＳｎが活性化すると、
サブＩ／Ｏ線対Ｓ−Ｉ／Ｏにより伝達された読出データ
は、サブアンプ６８０により増幅されて、メインＩ／Ｏ
線対Ｍ−Ｉ／Ｏに伝達され、メインアンプ６０６により
増幅された後に、グローバルＩ／ＯバスＧ−Ｉ／Ｏのう
ちのＧ−Ｉ／Ｏ線対Ｇ−Ｉ／Ｏ２に伝達される。
Ｒ０において、１つの列選択線ＹＳｎが活性化すると、
サブＩ／Ｏ線対Ｓ−Ｉ／Ｏにより伝達された読出データ
は、サブアンプ６８０により増幅されて、メインＩ／Ｏ
線対Ｍ−Ｉ／Ｏに伝達され、メインアンプ６０６により
増幅された後に、グローバルＩ／ＯバスＧ−Ｉ／Ｏのう
ちのＧ−Ｉ／Ｏ線対Ｇ−Ｉ／Ｏ２に伝達される。
【０１３８】同様にして、図示しないサブアンプにより
増幅された読出データが、メインＩ／Ｏ線対Ｍ−Ｉ／Ｏ
を伝達し、リード／ライトアンプ６０８により増幅され
て、Ｇ−Ｉ／Ｏ線対Ｇ−Ｉ／Ｏ３に伝達される。
増幅された読出データが、メインＩ／Ｏ線対Ｍ−Ｉ／Ｏ
を伝達し、リード／ライトアンプ６０８により増幅され
て、Ｇ−Ｉ／Ｏ線対Ｇ−Ｉ／Ｏ３に伝達される。
【０１３９】一方、領域１００ａ０における冗長メモリ
セル列領域ＳＲ０の列選択線ＲＹＳｍが活性化された場
合には、サブＩ／Ｏ線対ＲＳ−Ｉ／Ｏにより伝達された
データは、サブアンプ６８４、６８６等により増幅され
て、メインＩ／Ｏ線対ＲＭ−Ｉ／Ｏに伝達される。
セル列領域ＳＲ０の列選択線ＲＹＳｍが活性化された場
合には、サブＩ／Ｏ線対ＲＳ−Ｉ／Ｏにより伝達された
データは、サブアンプ６８４、６８６等により増幅され
て、メインＩ／Ｏ線対ＲＭ−Ｉ／Ｏに伝達される。
【０１４０】リード／ライトアンプ６１０〜６１６は、
１つの列選択線ＲＹＳｍが活性化されることにより選択
された４つのメモリセルから読出されたデータを、それ
ぞれ増幅し、マルチプレクサ６１８に与える。
１つの列選択線ＲＹＳｍが活性化されることにより選択
された４つのメモリセルから読出されたデータを、それ
ぞれ増幅し、マルチプレクサ６１８に与える。
【０１４１】マルチプレクサ６１８は、信号Ｉ／Ｏ−Ｓ
ｅｌ．に応じて、いずれかのＧ−Ｉ／Ｏ線Ｇ−Ｉ／Ｏ０
〜Ｇ−Ｉ／Ｏ７に対して、それぞれ選択的に読出された
データを伝達する。
ｅｌ．に応じて、いずれかのＧ−Ｉ／Ｏ線Ｇ−Ｉ／Ｏ０
〜Ｇ−Ｉ／Ｏ７に対して、それぞれ選択的に読出された
データを伝達する。
【０１４２】上述したとおり、バンク０の領域１００ａ
０の正規メモリセル列領域ＮＲ０から読出されたデータ
は、Ｇ−Ｉ／Ｏ線対Ｇ−Ｉ／Ｏ０〜３に読出され、領域
１００ａ１の正規メモリセル列領域ＮＲ１（図示せず）
から読出されたデータは、Ｇ−Ｉ／Ｏ線対Ｇ−Ｉ／Ｏ４
〜７にそれぞれ出力される。このため、このような構成
とすることで、領域１００ａ０に属する冗長メモリセル
列領域ＳＲ０中に含まれる冗長列は、領域ＮＲ０に含ま
れる正規のメモリセル列および領域ＮＲ１に含まれる正
規のメモリセル列のいずれとも置換可能な構成となって
いる。
０の正規メモリセル列領域ＮＲ０から読出されたデータ
は、Ｇ−Ｉ／Ｏ線対Ｇ−Ｉ／Ｏ０〜３に読出され、領域
１００ａ１の正規メモリセル列領域ＮＲ１（図示せず）
から読出されたデータは、Ｇ−Ｉ／Ｏ線対Ｇ−Ｉ／Ｏ４
〜７にそれぞれ出力される。このため、このような構成
とすることで、領域１００ａ０に属する冗長メモリセル
列領域ＳＲ０中に含まれる冗長列は、領域ＮＲ０に含ま
れる正規のメモリセル列および領域ＮＲ１に含まれる正
規のメモリセル列のいずれとも置換可能な構成となって
いる。
【０１４３】図１３は、冗長メモリセル列領域ＳＲ０に
おいて、選択されたビット線対からサブＩ／Ｏ線対ＲＳ
−Ｉ／Ｏにデータを伝達するためのトランスファゲート
部の構成を示す回路図である。
おいて、選択されたビット線対からサブＩ／Ｏ線対ＲＳ
−Ｉ／Ｏにデータを伝達するためのトランスファゲート
部の構成を示す回路図である。
【０１４４】図１３においては、１つの列選択線によっ
て、２つのメモリセル列が対応する２つのサブＩ／Ｏ線
対ＲＳ−Ｉ／Ｏに接続される部分の構成のみを抜き出し
て示している。
て、２つのメモリセル列が対応する２つのサブＩ／Ｏ線
対ＲＳ−Ｉ／Ｏに接続される部分の構成のみを抜き出し
て示している。
【０１４５】ただし、上述したとおり、実際は、１つの
列選択線が活性化することにより、４つのビット線対
が、それぞれ対応する４つのサブＩ／Ｏ線対ＲＳ−Ｉ／
Ｏに接続される構成となっている。
列選択線が活性化することにより、４つのビット線対
が、それぞれ対応する４つのサブＩ／Ｏ線対ＲＳ−Ｉ／
Ｏに接続される構成となっている。
【０１４６】図１３を参照して、列選択線ＲＹＳ０が活
性化すると、ビット線対ＢＬ０，ＺＢＬ０は、それぞれ
トランスファゲートトランジスタＴＮ０１およびＴＮ０
２を介して、サブＩ／Ｏ線対ＲＳ−Ｉ／Ｏ０に接続され
る。
性化すると、ビット線対ＢＬ０，ＺＢＬ０は、それぞれ
トランスファゲートトランジスタＴＮ０１およびＴＮ０
２を介して、サブＩ／Ｏ線対ＲＳ−Ｉ／Ｏ０に接続され
る。
【０１４７】一方、ビット線対ＢＬ１，ＺＢＬ１は、列
選択線ＲＹＳ０が活性化すると、トランスファゲートト
ランジスタＴＮ１１およびＴＮ１２を介して、サブＩ／
Ｏ線対ＲＳ−Ｉ／Ｏ１と接続される。
選択線ＲＹＳ０が活性化すると、トランスファゲートト
ランジスタＴＮ１１およびＴＮ１２を介して、サブＩ／
Ｏ線対ＲＳ−Ｉ／Ｏ１と接続される。
【０１４８】図１４は、サブＩ／Ｏ線対ＲＳ−Ｉ／Ｏ０
およびＲＳ−Ｉ／Ｏ１と、対応するメインＩ／Ｏ線対Ｒ
Ｍ−Ｉ／Ｏ０およびＲＭ−Ｉ／Ｏ１との交点に設けられ
るイコライズ回路６４２、６４４およびサブアンプ６５
２および６５４の構成を示す回路図である。
およびＲＳ−Ｉ／Ｏ１と、対応するメインＩ／Ｏ線対Ｒ
Ｍ−Ｉ／Ｏ０およびＲＭ−Ｉ／Ｏ１との交点に設けられ
るイコライズ回路６４２、６４４およびサブアンプ６５
２および６５４の構成を示す回路図である。
【０１４９】サブＩ／Ｏ線対ＲＳ−Ｉ／Ｏ０に対応し
て、イコライズ回路６４２およびサブアンプ６５２が設
けられ、サブＩ／Ｏ線対ＲＳ−Ｉ／Ｏ１に対応して、イ
コライズ回路６４４およびサブアンプ６５４が設けられ
ている。イコライズ回路６４２は、サブＩ／Ｏ線対ＲＳ
−Ｉ／Ｏ０間に直列に接続され、信号ｉｏｅｑにより導
通状態とされるＮチャネルＭＯＳトランジスタＮＥ０１
およびＮＥ０２を含む。ＮＥ０１およびＮＥ０２の接続
点には、プリチャージ電位Ｖａｒｒａｙが供給されてい
る。
て、イコライズ回路６４２およびサブアンプ６５２が設
けられ、サブＩ／Ｏ線対ＲＳ−Ｉ／Ｏ１に対応して、イ
コライズ回路６４４およびサブアンプ６５４が設けられ
ている。イコライズ回路６４２は、サブＩ／Ｏ線対ＲＳ
−Ｉ／Ｏ０間に直列に接続され、信号ｉｏｅｑにより導
通状態とされるＮチャネルＭＯＳトランジスタＮＥ０１
およびＮＥ０２を含む。ＮＥ０１およびＮＥ０２の接続
点には、プリチャージ電位Ｖａｒｒａｙが供給されてい
る。
【０１５０】プリチャージ電位Ｖａｒｒａｙは、メモリ
セルアレイに供給するために、外部電源電位から降圧さ
れた電位である。
セルアレイに供給するために、外部電源電位から降圧さ
れた電位である。
【０１５１】サブアンプ７５２は、それぞれソースが接
地電位を受け、ゲートにはそれぞれ対応するサブＩ／Ｏ
線対のＩ／Ｏ線がそれぞれ接続するＮチャネルＭＯＳト
ランジスタＭ１１およびＭ１２と、トランジスタＭ１１
とＭ１２のドレインと、対応するメインＩ／Ｏ線対ＲＭ
−Ｉ／Ｏ０のＩ／Ｏ線との間にそれぞれ接続され、ゲー
ト電位が信号ｉｏｒｅにより制御されるＮチャネルＭＯ
ＳトランジスタＭ１３およびＭ１４とを含む。
地電位を受け、ゲートにはそれぞれ対応するサブＩ／Ｏ
線対のＩ／Ｏ線がそれぞれ接続するＮチャネルＭＯＳト
ランジスタＭ１１およびＭ１２と、トランジスタＭ１１
とＭ１２のドレインと、対応するメインＩ／Ｏ線対ＲＭ
−Ｉ／Ｏ０のＩ／Ｏ線との間にそれぞれ接続され、ゲー
ト電位が信号ｉｏｒｅにより制御されるＮチャネルＭＯ
ＳトランジスタＭ１３およびＭ１４とを含む。
【０１５２】すなわち、信号ｉｏｒｅにより、トランジ
スタＭ１３およびＭ１４が導通状態となっている場合、
サブＩ／Ｏ線対ＲＳ−Ｉ／Ｏ０の電位レベルに応じて、
メインＩ／Ｏ線対ＲＭ−Ｉ／Ｏ０のいずれかの電位レベ
ルが接地電位までプルダウンされることになる。
スタＭ１３およびＭ１４が導通状態となっている場合、
サブＩ／Ｏ線対ＲＳ−Ｉ／Ｏ０の電位レベルに応じて、
メインＩ／Ｏ線対ＲＭ−Ｉ／Ｏ０のいずれかの電位レベ
ルが接地電位までプルダウンされることになる。
【０１５３】以上のようにして、読出動作においてはサ
ブＩ／Ｏ線対により伝達されたデータが、メインＩ／Ｏ
線対に伝達されることなる。
ブＩ／Ｏ線対により伝達されたデータが、メインＩ／Ｏ
線対に伝達されることなる。
【０１５４】さらに、サブアンプ７５２は、サブＩ／Ｏ
線対ＲＳ−Ｉ／Ｏ０とメインＩ／Ｏ線対ＲＭ−Ｉ／Ｏ０
との間にそれぞれ接続され、ゲート電位が信号ｉｏｗｅ
により制御されるトランジスタＭ１５およびＭ１６とを
含む。
線対ＲＳ−Ｉ／Ｏ０とメインＩ／Ｏ線対ＲＭ−Ｉ／Ｏ０
との間にそれぞれ接続され、ゲート電位が信号ｉｏｗｅ
により制御されるトランジスタＭ１５およびＭ１６とを
含む。
【０１５５】すなわち、書込動作においては、信号ｉｏ
ｗｅが活性状態となることで、トランジスタＭ１５およ
びＭ１６がともに導通状態となり、サブＩ／Ｏ線対ＲＳ
−Ｉ／Ｏ０とメインＩ／Ｏ線対ＲＭ−Ｉ／Ｏ０とが直接
接続されることになる。
ｗｅが活性状態となることで、トランジスタＭ１５およ
びＭ１６がともに導通状態となり、サブＩ／Ｏ線対ＲＳ
−Ｉ／Ｏ０とメインＩ／Ｏ線対ＲＭ−Ｉ／Ｏ０とが直接
接続されることになる。
【０１５６】同様の構成が、サブＩ／Ｏ線対ＲＳ−Ｉ／
Ｏ１およびメインＩ／Ｏ線対ＲＭ−Ｉ／Ｏ１に対応して
設けられていることになる。
Ｏ１およびメインＩ／Ｏ線対ＲＭ−Ｉ／Ｏ１に対応して
設けられていることになる。
【０１５７】図１５および図１６は、図１１に示した冗
長メモリセル列の配置において、外部からアドレス信号
が与えられ、データが出力バッファに与えられるまでの
処理の流れを示すための図である。
長メモリセル列の配置において、外部からアドレス信号
が与えられ、データが出力バッファに与えられるまでの
処理の流れを示すための図である。
【０１５８】図１５は、正規のメモリセル列が選択され
た場合の処理の流れを示し、図１６は、冗長メモリセル
列が選択された場合の処理の流れを示す。
た場合の処理の流れを示し、図１６は、冗長メモリセル
列が選択された場合の処理の流れを示す。
【０１５９】時刻ｔ１において、アドレス入力バッファ
にアドレス信号が与えられ、時刻ｔ２において、アドレ
スバス５０ｃにより伝達されたアドレス信号が、第１次
ラッチ５５０ａに取込まれて、アドレス変換回路５５４
ａにおいて、入力されたアドレス信号が偶数アドレスで
あるか奇数アドレスであるか、およびバースト長やバー
ストモードに応じて選択されるべきメモリセル列を決定
するための論理的処理が開始される。
にアドレス信号が与えられ、時刻ｔ２において、アドレ
スバス５０ｃにより伝達されたアドレス信号が、第１次
ラッチ５５０ａに取込まれて、アドレス変換回路５５４
ａにおいて、入力されたアドレス信号が偶数アドレスで
あるか奇数アドレスであるか、およびバースト長やバー
ストモードに応じて選択されるべきメモリセル列を決定
するための論理的処理が開始される。
【０１６０】時刻ｔ３において、正規のメモリセル列に
対応する領域では、プリデコーダ５５６において列アド
レスのデコーディング処理が開始され、同時に時刻ｔ３
において、冗長判定部においても、冗長判定および選択
されるべき冗長メモリセル列に対するデコーディング処
理が開始される。
対応する領域では、プリデコーダ５５６において列アド
レスのデコーディング処理が開始され、同時に時刻ｔ３
において、冗長判定部においても、冗長判定および選択
されるべき冗長メモリセル列に対するデコーディング処
理が開始される。
【０１６１】続いて時刻ｔ４において、正規のメモリセ
ル列および冗長メモリセル列の両方において、対応する
列選択線の活性化が行われる。これに応じて、選択され
たメモリセルからのデータがサブＩ／Ｏ線対に伝達され
る。
ル列および冗長メモリセル列の両方において、対応する
列選択線の活性化が行われる。これに応じて、選択され
たメモリセルからのデータがサブＩ／Ｏ線対に伝達され
る。
【０１６２】時刻ｔ５において、正規のメモリセル列お
よび冗長メモリセル列の両方において、ｔ４において冗
長列の選択が行なわれたことに応じてサブアンプが活性
化し、対応するメインＩ／Ｏ線対にデータを伝達する。
よび冗長メモリセル列の両方において、ｔ４において冗
長列の選択が行なわれたことに応じてサブアンプが活性
化し、対応するメインＩ／Ｏ線対にデータを伝達する。
【０１６３】時刻ｔ６において、メインＩ／Ｏ線対によ
り伝達されたデータは、リード／ライトアンプ（メイン
アンプ）により増幅される。このとき、図１５に示すよ
うに、正規のメモリセル列が選択されている場合は、こ
れに応じて、正規のメモリセル列に対応したリード／ラ
イトアンプのみが活性化され、冗長メモリセル列に対応
したリード／ライトアンプは活性化されない。
り伝達されたデータは、リード／ライトアンプ（メイン
アンプ）により増幅される。このとき、図１５に示すよ
うに、正規のメモリセル列が選択されている場合は、こ
れに応じて、正規のメモリセル列に対応したリード／ラ
イトアンプのみが活性化され、冗長メモリセル列に対応
したリード／ライトアンプは活性化されない。
【０１６４】一方、図１６に示すように、冗長メモリセ
ル列が選択された場合には、正規のメモリセル列のリー
ド／ライトアンプが活性化されず、冗長メモリセル列に
対応したリード／ライトアンプのみが活性化される。
ル列が選択された場合には、正規のメモリセル列のリー
ド／ライトアンプが活性化されず、冗長メモリセル列に
対応したリード／ライトアンプのみが活性化される。
【０１６５】以後は、活性化されたリード／ライトアン
プにより、対応するグローバルＩ／ＯバスＧ−Ｉ／Ｏに
データが伝達され、出力バッファから読出データが出力
される。
プにより、対応するグローバルＩ／ＯバスＧ−Ｉ／Ｏに
データが伝達され、出力バッファから読出データが出力
される。
【０１６６】以上のような構成とすることで、時刻ｔ１
において与えられた列アドレスに対するデコーディング
処理および冗長判定処理が対応する正規のメモリセル列
および冗長メモリセル列の双方に対して並行して行われ
ることとなるため、列アドレス信号が与えられた時刻ｔ
１から列選択線の選択動作が行われる時刻ｔ４までに要
する時間は、図５および図６の時刻ｔ１から時刻ｔ３ま
での時間に比べて短縮されることになる。
において与えられた列アドレスに対するデコーディング
処理および冗長判定処理が対応する正規のメモリセル列
および冗長メモリセル列の双方に対して並行して行われ
ることとなるため、列アドレス信号が与えられた時刻ｔ
１から列選択線の選択動作が行われる時刻ｔ４までに要
する時間は、図５および図６の時刻ｔ１から時刻ｔ３ま
での時間に比べて短縮されることになる。
【０１６７】なお、以上の説明では、正規のメモリセル
列および冗長メモリセル列から読出されたデータは、と
もに並列してサブアンプにより増幅される構成とした
が、冗長救済判定の結果により、使用されない側のメモ
リセル列の列選択線を活性化の途上で非活性状態に戻す
構成、すなわちドライバ回路５６２ａおよび５６２ｂを
信号Ｈ／Ｍにより制御する構成とすることも可能であ
る。
列および冗長メモリセル列から読出されたデータは、と
もに並列してサブアンプにより増幅される構成とした
が、冗長救済判定の結果により、使用されない側のメモ
リセル列の列選択線を活性化の途上で非活性状態に戻す
構成、すなわちドライバ回路５６２ａおよび５６２ｂを
信号Ｈ／Ｍにより制御する構成とすることも可能であ
る。
【０１６８】このような構成とした場合は、サブアンプ
の活性化等により生じる不要な消費電力を抑制すること
が可能となる。
の活性化等により生じる不要な消費電力を抑制すること
が可能となる。
【０１６９】図１７および図１８は、外部から列アドレ
ス信号が与えられた後、メモリセルアレイへデータが書
込まれる場合の処理の流れを示す図である。
ス信号が与えられた後、メモリセルアレイへデータが書
込まれる場合の処理の流れを示す図である。
【０１７０】図１７は、正規のメモリセル列が選択され
る場合の処理の流れを示し、図１８は冗長メモリセル列
が選択される場合の処理の流れを示す。
る場合の処理の流れを示し、図１８は冗長メモリセル列
が選択される場合の処理の流れを示す。
【０１７１】時刻ｔ１においてアドレス入力バッファに
列アドレス信号が与えられ、時刻ｔ２において、与えら
れた列アドレスが偶数アドレスあるいは奇数アドレスで
あるかに応じて、アドレスの変換を行なう論理的処理が
行われる。
列アドレス信号が与えられ、時刻ｔ２において、与えら
れた列アドレスが偶数アドレスあるいは奇数アドレスで
あるかに応じて、アドレスの変換を行なう論理的処理が
行われる。
【０１７２】続いて時刻ｔ３において、正規のメモリセ
ル列領域においてはプリデコーダによる列アドレスのデ
コーディング処理が、冗長メモリセル列の領域では、冗
長判定およびメモリセル列のデコーディング処理が同時
に開始される。デコーディングされた列アドレスデータ
は、シフト回路５６０に与えられ、書込動作時における
ＣＡＳレイテンシに対応したクロックサイクル時間だけ
シフタ中にその値がラッチされる。
ル列領域においてはプリデコーダによる列アドレスのデ
コーディング処理が、冗長メモリセル列の領域では、冗
長判定およびメモリセル列のデコーディング処理が同時
に開始される。デコーディングされた列アドレスデータ
は、シフト回路５６０に与えられ、書込動作時における
ＣＡＳレイテンシに対応したクロックサイクル時間だけ
シフタ中にその値がラッチされる。
【０１７３】一方で、ＣＡＳレイテンシサイクル中の時
刻ｔ５において、データ入出力端子に書込データが与え
られる。
刻ｔ５において、データ入出力端子に書込データが与え
られる。
【０１７４】時刻ｔ６において、シフタ５６０にラッチ
されていた列アドレス信号に応じて、正規のメモリセル
列領域および冗長メモリセル列領域の双方において対応
する列選択線の活性化が行われる。
されていた列アドレス信号に応じて、正規のメモリセル
列領域および冗長メモリセル列領域の双方において対応
する列選択線の活性化が行われる。
【０１７５】一方で、時刻ｔ５において入力された書込
データは、グローバルＩ／Ｏバスを伝達して、対応する
リード／ライトアンプまで伝達される。
データは、グローバルＩ／Ｏバスを伝達して、対応する
リード／ライトアンプまで伝達される。
【０１７６】時刻ｔ７において、図１７に示すように正
規のメモリセル列が選択される場合は、正規のメモリセ
ル列に対応したメインアンプのみが活性化される。これ
に応じて、正規なメモリセル列に対してのみデータの書
込が行なわれ、冗長メモリセル列の領域にはデータの書
込が行なわれない。
規のメモリセル列が選択される場合は、正規のメモリセ
ル列に対応したメインアンプのみが活性化される。これ
に応じて、正規なメモリセル列に対してのみデータの書
込が行なわれ、冗長メモリセル列の領域にはデータの書
込が行なわれない。
【０１７７】一方で、図１８に示したように、冗長メモ
リセル列が選択されている場合には、冗長メモリセル列
に対応したリード／ライトアンプのみが活性化し、冗長
メモリセル列に対してのみデータの書込が行われる。
リセル列が選択されている場合には、冗長メモリセル列
に対応したリード／ライトアンプのみが活性化し、冗長
メモリセル列に対してのみデータの書込が行われる。
【０１７８】すなわち、ライト動作時においては、外部
より入力されるアドレスとデータは、まず、所望のコラ
ムを選択すべきアドレスデータの入力が行なわれた後
に、データはチップ外部のシステムの処理が行なわれて
アドレス信号よりも遅れてチップに入力される。
より入力されるアドレスとデータは、まず、所望のコラ
ムを選択すべきアドレスデータの入力が行なわれた後
に、データはチップ外部のシステムの処理が行なわれて
アドレス信号よりも遅れてチップに入力される。
【０１７９】これは、意図的にシステム側が遅らせてデ
ータをチップに与える場合と、チップ外部バスの使用に
より、必然的にアドレス信号入力よりもデータ信号入力
が遅れてしまう場合とがある。
ータをチップに与える場合と、チップ外部バスの使用に
より、必然的にアドレス信号入力よりもデータ信号入力
が遅れてしまう場合とがある。
【０１８０】データ信号よりも先に入力されているアド
レス信号に基づいて、列アドレスに対する論理変換が実
施されたり、バーストアドレス発生の処理、欠陥救済実
施用の冗長判定等の処理が行われる。
レス信号に基づいて、列アドレスに対する論理変換が実
施されたり、バーストアドレス発生の処理、欠陥救済実
施用の冗長判定等の処理が行われる。
【０１８１】そして、コラム選択線を活性化させるため
のデコーディング処理が実施された後、これらの処理が
終了後、データの到着を待つ間、列アドレスデータはラ
ッチ保持されている。
のデコーディング処理が実施された後、これらの処理が
終了後、データの到着を待つ間、列アドレスデータはラ
ッチ保持されている。
【０１８２】一方データは、チップ入力後にデータバス
に沿ってメモリアレイに分配される。ラッチ保持されて
いた列アドレスのデコーディングデータは、データの到
着に合わせて選択された列選択線を活性化し、データを
メモリセルに書込む。
に沿ってメモリアレイに分配される。ラッチ保持されて
いた列アドレスのデコーディングデータは、データの到
着に合わせて選択された列選択線を活性化し、データを
メモリセルに書込む。
【０１８３】したがって、列アドレスデータが与えられ
てから、書込データが与えられるまでに所定のサイクル
時間のレイテンシが存在することで、動作周波数に制限
されることなく、効率のよい書込動作を行なうことが可
能である。
てから、書込データが与えられるまでに所定のサイクル
時間のレイテンシが存在することで、動作周波数に制限
されることなく、効率のよい書込動作を行なうことが可
能である。
【０１８４】また、外部から入力されるデータがアレイ
に伝達されるまでの時間で動作スピードが決まり、アド
レス信号の冗長救済判定やそのアドレス信号の伝搬時間
では書込動作速度が律速されない。つまり、データがグ
ローバルＩ／ＯバスＧ−Ｉ／Ｏからリード／ライトアン
プに伝達される際には、既に冗長部分のマルチプレクサ
が活性化されており、純粋にデータがデータ入力バッフ
ァからメモリセルアレイにまで伝達される伝達時間によ
り書込動作速度が律速されることになる。
に伝達されるまでの時間で動作スピードが決まり、アド
レス信号の冗長救済判定やそのアドレス信号の伝搬時間
では書込動作速度が律速されない。つまり、データがグ
ローバルＩ／ＯバスＧ−Ｉ／Ｏからリード／ライトアン
プに伝達される際には、既に冗長部分のマルチプレクサ
が活性化されており、純粋にデータがデータ入力バッフ
ァからメモリセルアレイにまで伝達される伝達時間によ
り書込動作速度が律速されることになる。
【０１８５】正規のメモリセル列領域も冗長メモリセル
列領域も、列選択線の選択動作までは、同じ処理を経て
ほぼ同時に列選択線が活性化される。実際には、冗長救
済判定の結果により、使用しない側の列選択線は活性化
の途上で非活性状態に戻すか、あるいはライト動作にお
けるＣＡＳレイテンシの期間を利用して、非使用側の選
択線は非活性であることが望ましい。このような構成と
することで、不要な消費電力を節約することが可能であ
る。
列領域も、列選択線の選択動作までは、同じ処理を経て
ほぼ同時に列選択線が活性化される。実際には、冗長救
済判定の結果により、使用しない側の列選択線は活性化
の途上で非活性状態に戻すか、あるいはライト動作にお
けるＣＡＳレイテンシの期間を利用して、非使用側の選
択線は非活性であることが望ましい。このような構成と
することで、不要な消費電力を節約することが可能であ
る。
【０１８６】正規のメモリセル列領域が正常であって、
冗長列領域のリード／ライトアンプの動作が非活性化さ
れる場合は、冗長列領域にはデータの書込が行なわれな
い。すなわち、メインＩ／Ｏ線対Ｍ−Ｉ／Ｏにはデータ
が伝達されない。
冗長列領域のリード／ライトアンプの動作が非活性化さ
れる場合は、冗長列領域にはデータの書込が行なわれな
い。すなわち、メインＩ／Ｏ線対Ｍ−Ｉ／Ｏにはデータ
が伝達されない。
【０１８７】なお、列選択線の活性化動作自体を行なわ
ない構成とすることも可能である。正規のメモリセル列
領域に欠陥が存在し、冗長メモリセル列領域との置換が
必要な場合には、正規のメモリセル列領域のリード／ラ
イトアンプの動作が非活性化され、正規のメモリセル列
領域にはデータの書込が行なわれない。このとき、冗長
救済判定の結果をもとに、マルチプレクサ６１８等の接
続経路を決定するための信号Ｉ／Ｏ−Ｓｅｌ．が生成さ
れる。
ない構成とすることも可能である。正規のメモリセル列
領域に欠陥が存在し、冗長メモリセル列領域との置換が
必要な場合には、正規のメモリセル列領域のリード／ラ
イトアンプの動作が非活性化され、正規のメモリセル列
領域にはデータの書込が行なわれない。このとき、冗長
救済判定の結果をもとに、マルチプレクサ６１８等の接
続経路を決定するための信号Ｉ／Ｏ−Ｓｅｌ．が生成さ
れる。
【０１８８】図１９は、図１５〜図１８において概念的
に示した書込および読出動作を説明するためのタイミン
グチャートである。
に示した書込および読出動作を説明するためのタイミン
グチャートである。
【０１８９】図１９においては、バースト長が８で、リ
ード動作のＣＡＳレイテンシが２の場合の動作を説明す
る。
ード動作のＣＡＳレイテンシが２の場合の動作を説明す
る。
【０１９０】ここで、バースト長が８、リード時のＣＡ
Ｓレイテンシが２の場合を示している。ＣＡＳレイテン
シが２とは、コマンド入力後２クロック目にデータ出力
が開始されることを意味する。
Ｓレイテンシが２の場合を示している。ＣＡＳレイテン
シが２とは、コマンド入力後２クロック目にデータ出力
が開始されることを意味する。
【０１９１】［ＤＤＲ−ＳＤＲＡＭモードでの書込動
作］図１９を参照して、時刻ｔ０における外部クロック
信号ｅｘｔ．ＣＬＫの立上がりのエッジにおいて、信号
／ＣＳおよび信号／ＲＡＳが活性状態であることに応じ
て、ＳＤＲＡＭの活性化が指示される時刻ｔ０におい
て、行アドレスおよびバンクアドレスの取込が行なわ
れ、ロウアドレスラッチ２５０およびバンクアドレスラ
ッチ１０５２中に保持される。
作］図１９を参照して、時刻ｔ０における外部クロック
信号ｅｘｔ．ＣＬＫの立上がりのエッジにおいて、信号
／ＣＳおよび信号／ＲＡＳが活性状態であることに応じ
て、ＳＤＲＡＭの活性化が指示される時刻ｔ０におい
て、行アドレスおよびバンクアドレスの取込が行なわ
れ、ロウアドレスラッチ２５０およびバンクアドレスラ
ッチ１０５２中に保持される。
【０１９２】続いて、時刻ｔ１において内部クロック信
号ｉｎｔ．ＣＬＫの活性化のエッジで信号／ＣＳ、信号
／ＣＡＳおよび信号／ＷＥが活性状態であることに応じ
て書込動作が指定される。このとき、列アドレスも入力
されコラムアドレスラッチ５５０がその値を保持する。
このとき、バーストライトの動作モードを設定すること
で、次のサイクル以降での書込作業はバーストテストカ
ウンタ１０６０により、ＳＤＲＡＭ１０００内部におい
て自動的にコラムアドレスをインクリメントさせながら
進行することになる。
号ｉｎｔ．ＣＬＫの活性化のエッジで信号／ＣＳ、信号
／ＣＡＳおよび信号／ＷＥが活性状態であることに応じ
て書込動作が指定される。このとき、列アドレスも入力
されコラムアドレスラッチ５５０がその値を保持する。
このとき、バーストライトの動作モードを設定すること
で、次のサイクル以降での書込作業はバーストテストカ
ウンタ１０６０により、ＳＤＲＡＭ１０００内部におい
て自動的にコラムアドレスをインクリメントさせながら
進行することになる。
【０１９３】書込動作が指定されることで内部における
書込動作を指示するためのフラグ信号の信号ＷＲＩＴＥ
が活性状態へと変化する。
書込動作を指示するためのフラグ信号の信号ＷＲＩＴＥ
が活性状態へと変化する。
【０１９４】その後は、ＳＤＲＡＭ１０００に与える信
号ＤＱＳに同期して、外部において書込データを変化さ
せることで、書込データの取込が行われる。
号ＤＱＳに同期して、外部において書込データを変化さ
せることで、書込データの取込が行われる。
【０１９５】さらに、シリアルに書きこまれたデータ
は、データ入出力回路１０８６において、２ビットごと
に、パラレルデータに変換され、時刻ｔ３以後、時刻ｔ
４〜ｔ６において、選択されたメモリセルに書きこまれ
る。
は、データ入出力回路１０８６において、２ビットごと
に、パラレルデータに変換され、時刻ｔ３以後、時刻ｔ
４〜ｔ６において、選択されたメモリセルに書きこまれ
る。
【０１９６】［ＤＤＲ−ＳＤＲＡＭモードでの読出動
作］次に、読出動作においては、時刻ｔ１０において、
外部クロック信号ｅｘｔ．ＣＬＫの立上がりのエッジに
おいて、信号／ＣＳおよび信号ＲＡＳが活性状態である
ことに応じて、ワード線を活性化させるためのＡＣＴコ
マンドの入力が行われる。この時点で、ワード線を指定
するアドレスの入力も同時に行われる。
作］次に、読出動作においては、時刻ｔ１０において、
外部クロック信号ｅｘｔ．ＣＬＫの立上がりのエッジに
おいて、信号／ＣＳおよび信号ＲＡＳが活性状態である
ことに応じて、ワード線を活性化させるためのＡＣＴコ
マンドの入力が行われる。この時点で、ワード線を指定
するアドレスの入力も同時に行われる。
【０１９７】続いて、時刻ｔ１１において、信号／ＣＳ
および信号／ＣＡＳが活性状態であることに応じて、読
出動作の指定が行われる。このとき、列アドレスの指定
が行なわれ、コラムアドレスラッチ５５０に保持され
る。コラムアドレスラッチ５５０に保持された列アドレ
スに基づいて、バーストアドレスカウンタ１０６０が内
部アドレスを生成する。ワード線が活性化され、選択さ
れたメモリセルから２ビット並列に読出され、センスア
ンプにより増幅されたデータは、ＳＤＲＡＭ１０００中
で生成される読出クロックＲＣＬＫに同期して読出され
る。
および信号／ＣＡＳが活性状態であることに応じて、読
出動作の指定が行われる。このとき、列アドレスの指定
が行なわれ、コラムアドレスラッチ５５０に保持され
る。コラムアドレスラッチ５５０に保持された列アドレ
スに基づいて、バーストアドレスカウンタ１０６０が内
部アドレスを生成する。ワード線が活性化され、選択さ
れたメモリセルから２ビット並列に読出され、センスア
ンプにより増幅されたデータは、ＳＤＲＡＭ１０００中
で生成される読出クロックＲＣＬＫに同期して読出され
る。
【０１９８】２ビット並列に読み出されたデータは、デ
ータ入出力回路１０８６に保持され、シリアルデータに
変換されて、時刻ｔ１３から順次データ入出力端子１０
７０に対して出力されていく。
ータ入出力回路１０８６に保持され、シリアルデータに
変換されて、時刻ｔ１３から順次データ入出力端子１０
７０に対して出力されていく。
【０１９９】ここで、バーストリードの動作モードに対
する設定が行なわれていると、時刻ｔ１４以降の読出動
作は、内部で自動的にコラムアドレスをインクメントさ
せながら、２ビットの並列読出およびシリアルデータの
変換が順次行なわれ、データ入出力端子への出力が行わ
れることになる。
する設定が行なわれていると、時刻ｔ１４以降の読出動
作は、内部で自動的にコラムアドレスをインクメントさ
せながら、２ビットの並列読出およびシリアルデータの
変換が順次行なわれ、データ入出力端子への出力が行わ
れることになる。
【０２００】このとき、データ出力に同期して、ＳＤＲ
ＡＭ１０００から信号ＤＱＳを出力し、ＳＤＲＡＭ１０
００の外部に対してデータ出力のタイミングを与える。
ＡＭ１０００から信号ＤＱＳを出力し、ＳＤＲＡＭ１０
００の外部に対してデータ出力のタイミングを与える。
【０２０１】以上説明したとおり、コラム系のアクセス
においては、アドレス信号はコラムアドレスラッチ５５
０に取込まれる。この列アドレスのバースト時における
変化の仕方は、インタリーブ方式とシーケンシャル方式
との２種類がある。そのいずれの変化の仕方を選択する
かは、アドレス信号の組合せにより、モードレジスタ１
０４６中に動作情報として蓄積される。このモードレジ
スタ１０４６の制御に従って、バーストアドレスカウン
タ１０６０の変化の仕方が異なることになる。
においては、アドレス信号はコラムアドレスラッチ５５
０に取込まれる。この列アドレスのバースト時における
変化の仕方は、インタリーブ方式とシーケンシャル方式
との２種類がある。そのいずれの変化の仕方を選択する
かは、アドレス信号の組合せにより、モードレジスタ１
０４６中に動作情報として蓄積される。このモードレジ
スタ１０４６の制御に従って、バーストアドレスカウン
タ１０６０の変化の仕方が異なることになる。
【０２０２】ＤＤＲ−ＳＤＲＡＭ動作モードでは、外部
クロック信号の１サイクルにおいて、データを２回出力
することが必要である。そこで、ＤＤＲ−ＳＤＲＡＭ動
作モードでの内部回路の動作としては、１クロックサイ
クルにおいて、選択されたメモリアレイブロックから２
個のデータを読出すことになる。そのために、バースト
アドレスカウンタ１０６０から出力されるアドレス信号
は、この２個のデータを読出すための２つのアドレスを
一度に発生させることが必要となる。
クロック信号の１サイクルにおいて、データを２回出力
することが必要である。そこで、ＤＤＲ−ＳＤＲＡＭ動
作モードでの内部回路の動作としては、１クロックサイ
クルにおいて、選択されたメモリアレイブロックから２
個のデータを読出すことになる。そのために、バースト
アドレスカウンタ１０６０から出力されるアドレス信号
は、この２個のデータを読出すための２つのアドレスを
一度に発生させることが必要となる。
【０２０３】この場合、問題となるのは、バーストアド
レスの初期状態、すなわち、外部から与えられる列アド
レス信号は、偶数あるいは奇数のいずれのアドレスでも
よいために、バーストアドレスの生成は、入力されたア
ドレスから順次インクリメントしていけばよいわけでは
ないことである。
レスの初期状態、すなわち、外部から与えられる列アド
レス信号は、偶数あるいは奇数のいずれのアドレスでも
よいために、バーストアドレスの生成は、入力されたア
ドレスから順次インクリメントしていけばよいわけでは
ないことである。
【０２０４】たとえば、外部から列アドレス信号として
１が入力された場合においても、発生されるべきペアの
内部列アドレス信号は、シーケンシャルモードの場合に
は（１、２）であるのに対し、インタリーブモードの場
合には（１、０）となる。
１が入力された場合においても、発生されるべきペアの
内部列アドレス信号は、シーケンシャルモードの場合に
は（１、２）であるのに対し、インタリーブモードの場
合には（１、０）となる。
【０２０５】したがって、偶数のアドレスでの列選択が
行われる場所と、これとペアになる奇数のアドレスでの
列選択（列選択信号が活性化される列）の場所とが異な
ることになる。
行われる場所と、これとペアになる奇数のアドレスでの
列選択（列選択信号が活性化される列）の場所とが異な
ることになる。
【０２０６】このために、ＳＤＲＡＭ１０００では、偶
数アドレスに対応する領域と奇数アドレスに対応する領
域にメモリセルアレイブロックの各々を分割し、偶数の
アドレスに対応する列選択信号と、奇数のアドレスに対
応する列選択信号のデコーダを分離し、独立に動作させ
る構成となっている。
数アドレスに対応する領域と奇数アドレスに対応する領
域にメモリセルアレイブロックの各々を分割し、偶数の
アドレスに対応する列選択信号と、奇数のアドレスに対
応する列選択信号のデコーダを分離し、独立に動作させ
る構成となっている。
【０２０７】たとえば、メモリセルアレイバンク０にお
いては、偶数アドレスに対応する領域１００ａ０、１０
０ａ１と奇数アドレスに対応する領域１００ａ２、１０
０ａ３とにメモリアレイブロックが分割されている。以
上の点を考慮して、ＤＤＲ−ＳＤＲＡＭ動作モードでの
書込み動作および読出動作を見直すと以下のようであ
る。
いては、偶数アドレスに対応する領域１００ａ０、１０
０ａ１と奇数アドレスに対応する領域１００ａ２、１０
０ａ３とにメモリアレイブロックが分割されている。以
上の点を考慮して、ＤＤＲ−ＳＤＲＡＭ動作モードでの
書込み動作および読出動作を見直すと以下のようであ
る。
【０２０８】最初の列アクセスサイクルにおけるアドレ
ス信号は、外部から入力されたままの値がコラムプリデ
コーダ５５６、５５７、５５８に伝達される。
ス信号は、外部から入力されたままの値がコラムプリデ
コーダ５５６、５５７、５５８に伝達される。
【０２０９】次のバーストサイクルにおいては、偶数ア
ドレス用のアドレスカウンタと奇数アドレス用のアドレ
スカウンタに対応した処理がそれぞれなされた後、コラ
ム系のプリデコーダ５５６、５５７、５５８に伝達され
ることになる。
ドレス用のアドレスカウンタと奇数アドレス用のアドレ
スカウンタに対応した処理がそれぞれなされた後、コラ
ム系のプリデコーダ５５６、５５７、５５８に伝達され
ることになる。
【０２１０】ＤＤＲ−ＳＤＲＡＭとして動作する場合、
データの入力動作は、両方向同期の場合（以下、バイデ
ィレクショナルモードと呼ぶ）には、外部から入力され
るＤＱＳクロックに同期して実施される。
データの入力動作は、両方向同期の場合（以下、バイデ
ィレクショナルモードと呼ぶ）には、外部から入力され
るＤＱＳクロックに同期して実施される。
【０２１１】データ出力動作は、ＳＤＲＡＭ１０００内
の内部制御クロック生成回路１００８において生成され
る同期クロックに同期して行われる。
の内部制御クロック生成回路１００８において生成され
る同期クロックに同期して行われる。
【０２１２】ライト動作時においては、まず、コマンド
とファーストアドレスが入力される。データは、外部ク
ロックの倍の周波数で、これらコマンドやファーストア
ドレスよりも少し遅れて入力される。外部クロックに対
しては遅れるものの、外部から入力されるＤＱＳクロッ
クをタイミングとしてデータの取込動作を行なうのであ
れば、この遅れは問題とならない。
とファーストアドレスが入力される。データは、外部ク
ロックの倍の周波数で、これらコマンドやファーストア
ドレスよりも少し遅れて入力される。外部クロックに対
しては遅れるものの、外部から入力されるＤＱＳクロッ
クをタイミングとしてデータの取込動作を行なうのであ
れば、この遅れは問題とならない。
【０２１３】ライトコマンド入力が認識されると、モー
ドデコーダ２０はライトフラグＷＲＩＴＥを活性化し、
内部制御クロック発生回路１８からの内部クロック信号
ｉｎｔ．ＣＬＫ１に対応してライトクロック信号ＷＣＬ
Ｋが発生される。データの入力がやや遅れているため、
その分ライトクロック信号も遅延させる必要がある。
ドデコーダ２０はライトフラグＷＲＩＴＥを活性化し、
内部制御クロック発生回路１８からの内部クロック信号
ｉｎｔ．ＣＬＫ１に対応してライトクロック信号ＷＣＬ
Ｋが発生される。データの入力がやや遅れているため、
その分ライトクロック信号も遅延させる必要がある。
【０２１４】図１９においては、若干のマージンを見込
んで、外部クロック信号に対して２クロック信号分だけ
遅れた位相でライトクロック信号を活性化させる。デー
タ入出力端子１０７０において、外部クロック信号の２
倍の周期の内部クロック信号ｉｎｔ．ＣＬＫ１に同期し
てデータ入出力回路１０８６に取込まれたライトデータ
は、このライトクロック信号ＷＣＬＫに同期して、２ビ
ット同時（偶数アドレス分と奇数アドレス分）に、グロ
ーバルＩ／ＯバスＧ−Ｉ／Ｏとアレイ状のメインＩ／Ｏ
線対Ｍ−Ｉ／Ｏを介して伝達される。
んで、外部クロック信号に対して２クロック信号分だけ
遅れた位相でライトクロック信号を活性化させる。デー
タ入出力端子１０７０において、外部クロック信号の２
倍の周期の内部クロック信号ｉｎｔ．ＣＬＫ１に同期し
てデータ入出力回路１０８６に取込まれたライトデータ
は、このライトクロック信号ＷＣＬＫに同期して、２ビ
ット同時（偶数アドレス分と奇数アドレス分）に、グロ
ーバルＩ／ＯバスＧ−Ｉ／Ｏとアレイ状のメインＩ／Ｏ
線対Ｍ−Ｉ／Ｏを介して伝達される。
【０２１５】選択されたメモリアレイブロック中の所定
の列に対する列選択信号が活性化することにより、選択
されたビット線対を介して、メモリセルに対してデータ
の書込が行われる。バーストサイクルにおける２回目の
アクセス以降は、バーストアドレスカウンタ１０６０か
らは、バーストの方式に合わせて変化する内部列アドレ
ス信号が出力され、ライトクロック信号ＷＣＬＫに合わ
せて２ビットずつライトデータの書込が順次行われる。
の列に対する列選択信号が活性化することにより、選択
されたビット線対を介して、メモリセルに対してデータ
の書込が行われる。バーストサイクルにおける２回目の
アクセス以降は、バーストアドレスカウンタ１０６０か
らは、バーストの方式に合わせて変化する内部列アドレ
ス信号が出力され、ライトクロック信号ＷＣＬＫに合わ
せて２ビットずつライトデータの書込が順次行われる。
【０２１６】リード動作においては、コマンドとファー
ストアドレスが入力されて、モードデコーダ２０が、リ
ードコマンド入力を認識すると、モードデコーダ２０
は、リードフラグＲＥＡＤを活性化する。これに応じ
て、内部制御クロック生成回路１８から出力される外部
クロック信号と同一の周波数を有する内部クロック信号
ｉｎｔ．ＣＬＫ２に応答して、リードクロック信号ＲＣ
ＬＫが発生される。このリードクロック信号ＲＣＬＫに
合わせて、列選択信号ＹＳが活性化され、センスアンプ
から２ビット（偶数アドレス群と奇数アドレス群）のデ
ータが同時に読出される。
ストアドレスが入力されて、モードデコーダ２０が、リ
ードコマンド入力を認識すると、モードデコーダ２０
は、リードフラグＲＥＡＤを活性化する。これに応じ
て、内部制御クロック生成回路１８から出力される外部
クロック信号と同一の周波数を有する内部クロック信号
ｉｎｔ．ＣＬＫ２に応答して、リードクロック信号ＲＣ
ＬＫが発生される。このリードクロック信号ＲＣＬＫに
合わせて、列選択信号ＹＳが活性化され、センスアンプ
から２ビット（偶数アドレス群と奇数アドレス群）のデ
ータが同時に読出される。
【０２１７】この読出された２ビット分のデータは、メ
インＩ／Ｏ線対Ｍ−Ｉ／ＯおよびグローバルＩ／Ｏバス
Ｇ−Ｉ／Ｏを介して、リードデータとしてデータ入出力
回路１０８６に伝達されラッチされる。このデータ入出
力回路１０８６において、パラレルに入力された２ビッ
ト分の読出データは、シリアル変換が行なわれた後、内
部制御クロック生成回路１８から出力され、外部クロッ
ク信号に対して２倍の周期で変化する内部クロック信号
ｉｎｔ．ＣＬＫ１に同期して、ＣＡＳレイテンシのタイ
ミングよりも少し早めのクロックタイミングで出力され
る。
インＩ／Ｏ線対Ｍ−Ｉ／ＯおよびグローバルＩ／Ｏバス
Ｇ−Ｉ／Ｏを介して、リードデータとしてデータ入出力
回路１０８６に伝達されラッチされる。このデータ入出
力回路１０８６において、パラレルに入力された２ビッ
ト分の読出データは、シリアル変換が行なわれた後、内
部制御クロック生成回路１８から出力され、外部クロッ
ク信号に対して２倍の周期で変化する内部クロック信号
ｉｎｔ．ＣＬＫ１に同期して、ＣＡＳレイテンシのタイ
ミングよりも少し早めのクロックタイミングで出力され
る。
【０２１８】バーストサイクルにおける２回目のアクセ
ス以降は、バーストアドレスカウンタ１０６０から、バ
ーストアドレスの方式に合わせて変化する内部列アドレ
ス信号が出力され、これに応じて、リードクロック信号
ＲＣＬＫに合わせて選択されたメモリセルブロック（バ
ンク）からリードデータの読出が順次行われる。
ス以降は、バーストアドレスカウンタ１０６０から、バ
ーストアドレスの方式に合わせて変化する内部列アドレ
ス信号が出力され、これに応じて、リードクロック信号
ＲＣＬＫに合わせて選択されたメモリセルブロック（バ
ンク）からリードデータの読出が順次行われる。
【０２１９】図２０は、リード／ライトアンプを制御す
る構成を示す概略ブロック図である。
る構成を示す概略ブロック図である。
【０２２０】正規メモリセルブロック用リード／ライト
アンプおよび冗長メモリセルブロック用リード／ライト
アンプは、メインアンプ制御回路８０２から出力される
メインアンプ活性化信号に応じてそれぞれ独立に活性／
非活性とされる。
アンプおよび冗長メモリセルブロック用リード／ライト
アンプは、メインアンプ制御回路８０２から出力される
メインアンプ活性化信号に応じてそれぞれ独立に活性／
非活性とされる。
【０２２１】図２１は、冗長列が上述したように集中配
置されている場合の列選択回路の構成を示す概略ブロッ
ク図であり、図４と対比される図である。
置されている場合の列選択回路の構成を示す概略ブロッ
ク図であり、図４と対比される図である。
【０２２２】アドレスバスを介して伝達された列アドレ
ス信号Ｃｏｌ．Ａｄｄ．は、図４と同様に、コラムアド
レスラッチ５５０に取りこまれ、保持される。つづい
て、コラムアドレスラッチ５５０からの列アドレス信号
Ｃｏｌ．Ａｄｄ．に基づいて、コラムプリデコーダ５５
６によりプリデコードされたアドレス信号は、正規のメ
モリセルアレイに対応するコラムデコーダ４２ａに与え
られる。
ス信号Ｃｏｌ．Ａｄｄ．は、図４と同様に、コラムアド
レスラッチ５５０に取りこまれ、保持される。つづい
て、コラムアドレスラッチ５５０からの列アドレス信号
Ｃｏｌ．Ａｄｄ．に基づいて、コラムプリデコーダ５５
６によりプリデコードされたアドレス信号は、正規のメ
モリセルアレイに対応するコラムデコーダ４２ａに与え
られる。
【０２２３】一方、コラムアドレスラッチ５５０からの
列アドレス信号Ｃｏｌ．Ａｄｄ．は、冗長デコーダ４５
６にも並列に与えられる。冗長デコーダ４５６は、列ア
ドレス信号Ｃｏｌ．Ａｄｄ．をプリデコードして冗長コ
ラムデコーダ４２ｂに与えるとともに、このプリデコー
ド動作と並行して、列アドレス信号Ｃｏｌ．Ａｄｄ．
が、予めプログラムされたふ不良メモリセル列と一致す
るか否かの判定を行う。
列アドレス信号Ｃｏｌ．Ａｄｄ．は、冗長デコーダ４５
６にも並列に与えられる。冗長デコーダ４５６は、列ア
ドレス信号Ｃｏｌ．Ａｄｄ．をプリデコードして冗長コ
ラムデコーダ４２ｂに与えるとともに、このプリデコー
ド動作と並行して、列アドレス信号Ｃｏｌ．Ａｄｄ．
が、予めプログラムされたふ不良メモリセル列と一致す
るか否かの判定を行う。
【０２２４】したがって。正規のメモリセルアレイおよ
び冗長メモリセルアレイの双方で、ほぼ同時に、それぞ
れ、対応する列選択線ＹＳ０、ＲＹＳ０の活性化動作が
開始される。冗長デコーダ４５６での判定結果を示すヒ
ットミス信号Ｈ／Ｍは、プリアンプの制御回路８０２に
与えられる。
び冗長メモリセルアレイの双方で、ほぼ同時に、それぞ
れ、対応する列選択線ＹＳ０、ＲＹＳ０の活性化動作が
開始される。冗長デコーダ４５６での判定結果を示すヒ
ットミス信号Ｈ／Ｍは、プリアンプの制御回路８０２に
与えられる。
【０２２５】冗長デコーダ４５６が、列アドレス信号Ｃ
ｏｌ．Ａｄｄ．が不良メモリセル列のアドレスと一致す
ると判定した場合、制御回路８０２は、正規メモリセル
アレイに対応するプリアンプ６０８に与えられる正規プ
リアンプ活性化信号ＮＡＥを不活性化するとともに、冗
長メモリセルアレイに対応するプリアンプ６１０に与え
られる冗長プリアンプ活性化信号ＲＡＥを活性化する。
これに応じて、冗長メモリセルアレイ中のメモリセルＲ
ＭＣからローカル（サブ）Ｉ／Ｏ線対Ｌ−Ｉ／Ｏおよび
メインＩ／Ｏ線対Ｍ−Ｉ／Ｏを介して伝達された読出デ
ータは、さらに、プリアンプ６１０、マルチプレクサ６
１８、グローバルＩ／Ｏ線対Ｇ−Ｉ／Ｏを介して出力バ
ッファ（図示せず）に伝達される。
ｏｌ．Ａｄｄ．が不良メモリセル列のアドレスと一致す
ると判定した場合、制御回路８０２は、正規メモリセル
アレイに対応するプリアンプ６０８に与えられる正規プ
リアンプ活性化信号ＮＡＥを不活性化するとともに、冗
長メモリセルアレイに対応するプリアンプ６１０に与え
られる冗長プリアンプ活性化信号ＲＡＥを活性化する。
これに応じて、冗長メモリセルアレイ中のメモリセルＲ
ＭＣからローカル（サブ）Ｉ／Ｏ線対Ｌ−Ｉ／Ｏおよび
メインＩ／Ｏ線対Ｍ−Ｉ／Ｏを介して伝達された読出デ
ータは、さらに、プリアンプ６１０、マルチプレクサ６
１８、グローバルＩ／Ｏ線対Ｇ−Ｉ／Ｏを介して出力バ
ッファ（図示せず）に伝達される。
【０２２６】冗長デコーダ４５６が列アドレス信号Ｃｏ
ｌ．Ａｄｄ．が、不良メモリセル列のアドレスと一致し
ないと判定した場合、コラムデコーダ４２ａが選択し、
かつ、活性化した列選択線ＹＳ０に対応する正規メモリ
セルＮＭＣからの読出データが、ローカルＩ／Ｏ線対Ｌ
−Ｉ／Ｏ、メインＩ／Ｏ線対Ｍ−Ｉ／Ｏおよびプリアン
プ６０８、グローバルＩ／Ｏ線対Ｇ−Ｉ／Ｏを介して、
出力バッファ（図示せず）に伝達される。
ｌ．Ａｄｄ．が、不良メモリセル列のアドレスと一致し
ないと判定した場合、コラムデコーダ４２ａが選択し、
かつ、活性化した列選択線ＹＳ０に対応する正規メモリ
セルＮＭＣからの読出データが、ローカルＩ／Ｏ線対Ｌ
−Ｉ／Ｏ、メインＩ／Ｏ線対Ｍ−Ｉ／Ｏおよびプリアン
プ６０８、グローバルＩ／Ｏ線対Ｇ−Ｉ／Ｏを介して、
出力バッファ（図示せず）に伝達される。
【０２２７】このような構成では、ローカルＩ／Ｏ線対
Ｌ−Ｉ／ＯおよびメインＩ／Ｏ線対Ｍ−Ｉ／Ｏ、プリア
ンプ部分が正規メモリセルアレイおよび冗長メモリセル
アレイで独立に設けられているため、プリアンプ６０８
および６１０の制御信号ＮＡＥおよびＲＡＥも、冗長で
コーダ４５６の判定結果に基づいて制御回路８０２によ
り別々に生成される。しかし、逆に、コラム選択線のう
ち正規メモリセルアレイ側と冗長メモリセルアレイ側と
のいずれの側を活性化するかの判定結果を指示するため
の信号は不要となる。言いかえると、図４の場合に比べ
て、コラム選択線の活性化動作は高速化される。
Ｌ−Ｉ／ＯおよびメインＩ／Ｏ線対Ｍ−Ｉ／Ｏ、プリア
ンプ部分が正規メモリセルアレイおよび冗長メモリセル
アレイで独立に設けられているため、プリアンプ６０８
および６１０の制御信号ＮＡＥおよびＲＡＥも、冗長で
コーダ４５６の判定結果に基づいて制御回路８０２によ
り別々に生成される。しかし、逆に、コラム選択線のう
ち正規メモリセルアレイ側と冗長メモリセルアレイ側と
のいずれの側を活性化するかの判定結果を指示するため
の信号は不要となる。言いかえると、図４の場合に比べ
て、コラム選択線の活性化動作は高速化される。
【０２２８】図２２は、図２０に示したメインアンプ制
御回路８０２の構成を示す概略ブロック図である。
御回路８０２の構成を示す概略ブロック図である。
【０２２９】内部クロック信号ｉｎｔ．ＣＬＫに応じて
生成された書込用クロック信号ＷＣＬＫまたは読出用ク
ロック信号ＲＣＬＫに応じて、メインアンプ制御回路８
０２の動作は制御されている。
生成された書込用クロック信号ＷＣＬＫまたは読出用ク
ロック信号ＲＣＬＫに応じて、メインアンプ制御回路８
０２の動作は制御されている。
【０２３０】以下では、読出動作および書込動作のいず
れの場合にも共通な動作を説明するため、信号ＷＣＬＫ
および信号ＲＣＬＫを総称してベースタイミング信号Ｂ
Ｔと呼ぶことにする。
れの場合にも共通な動作を説明するため、信号ＷＣＬＫ
および信号ＲＣＬＫを総称してベースタイミング信号Ｂ
Ｔと呼ぶことにする。
【０２３１】メインアンプ制御回路８０２は、ベースタ
イミング信号ＢＴを受けるインバータ８０４と、インバ
ータ８０４の出力を受けるインバータ８０６と、インバ
ータ８０４および８０６の出力に制御されて、スタンバ
イ状態においては“Ｌ”レベルであって、ヒット信号Ｈ
ｉｔが活性化した場合には“Ｈ”レベルとなるノーマル
デセレクト信号ＮＤＳを受けるクロックドインバータ８
０８と、クロックドインバータ８０８の出力を受けて、
ラッチするラッチ回路を構成するクロックドインバータ
８１０および８１２とを含む。
イミング信号ＢＴを受けるインバータ８０４と、インバ
ータ８０４の出力を受けるインバータ８０６と、インバ
ータ８０４および８０６の出力に制御されて、スタンバ
イ状態においては“Ｌ”レベルであって、ヒット信号Ｈ
ｉｔが活性化した場合には“Ｈ”レベルとなるノーマル
デセレクト信号ＮＤＳを受けるクロックドインバータ８
０８と、クロックドインバータ８０８の出力を受けて、
ラッチするラッチ回路を構成するクロックドインバータ
８１０および８１２とを含む。
【０２３２】メインアンプ制御回路８０２は、さらに、
インバータ８０４および８０６の出力信号により制御さ
れて、スタンバイ状態では“Ｌ”レベルであり、ヒット
信号Ｈｉｔが非活性状態である場合には活性状態となる
スペアデセレクト信号ＳＤＳを受けるクロックドインバ
ータ８１４と、クロックドインバータ８１４からの出力
を受けて、ラッチするためのラッチ回路を構成するクロ
ックドインバータ８１６およびインバータ８１８と、イ
ンバータ８０６の出力とクロックドインバータ８１０の
出力とを受けるＮＡＮＤ回路８２０と、クロックドイン
バータ８０６の出力とクロックドインバータ８１６との
出力を受けるＮＡＮＤ回路８２２とを含む。
インバータ８０４および８０６の出力信号により制御さ
れて、スタンバイ状態では“Ｌ”レベルであり、ヒット
信号Ｈｉｔが非活性状態である場合には活性状態となる
スペアデセレクト信号ＳＤＳを受けるクロックドインバ
ータ８１４と、クロックドインバータ８１４からの出力
を受けて、ラッチするためのラッチ回路を構成するクロ
ックドインバータ８１６およびインバータ８１８と、イ
ンバータ８０６の出力とクロックドインバータ８１０の
出力とを受けるＮＡＮＤ回路８２０と、クロックドイン
バータ８０６の出力とクロックドインバータ８１６との
出力を受けるＮＡＮＤ回路８２２とを含む。
【０２３３】ＮＡＮＤ回路８２０からは正規のメモリセ
ル列領域に対応するメインアンプを活性化するためのメ
インアンプ活性化信号ＮＡＥが出力され、ＮＡＮＤ回路
８２２からは冗長メモリセル列領域のメインアンプを活
性化するための信号ＳＡＥが出力される。
ル列領域に対応するメインアンプを活性化するためのメ
インアンプ活性化信号ＮＡＥが出力され、ＮＡＮＤ回路
８２２からは冗長メモリセル列領域のメインアンプを活
性化するための信号ＳＡＥが出力される。
【０２３４】以上のような構成により、冗長メモリセル
列が選択された場合には、正規のメモリセル列側のメイ
ンアンプが活性化されず、逆に正規のメモリセル列が選
択されている場合には、冗長メモリセル列側のメインア
ンプは活性化されない。
列が選択された場合には、正規のメモリセル列側のメイ
ンアンプが活性化されず、逆に正規のメモリセル列が選
択されている場合には、冗長メモリセル列側のメインア
ンプは活性化されない。
【０２３５】したがって、図１１に示したように冗長メ
モリセル列および正規のメモリセル列のいずれにおいて
もコラムアクセスの遅延を減少させるためにコラム選択
線がともに活性化される構成においても、メインＩ／Ｏ
線対まで伝達されてきた正規メモリセル列および冗長メ
モリセル列からのデータを、メインアンプにおいて増幅
するか否かの選択を行なうことで、いずれのデータを外
部に出力するかを選択することが可能となる。
モリセル列および正規のメモリセル列のいずれにおいて
もコラムアクセスの遅延を減少させるためにコラム選択
線がともに活性化される構成においても、メインＩ／Ｏ
線対まで伝達されてきた正規メモリセル列および冗長メ
モリセル列からのデータを、メインアンプにおいて増幅
するか否かの選択を行なうことで、いずれのデータを外
部に出力するかを選択することが可能となる。
【０２３６】以上のような構成とすることで、外部アド
レス信号が与えられてからデータが読出されるまでの時
間を冗長メモリセル列に対する置換動作が行なわれてい
る場合でも短縮することが可能である。
レス信号が与えられてからデータが読出されるまでの時
間を冗長メモリセル列に対する置換動作が行なわれてい
る場合でも短縮することが可能である。
【０２３７】しかも、冗長メモリセル列と正規のメモリ
セル列との置換可能な範囲が比較的広いため、柔軟な置
換動作を行なうことが可能となる。
セル列との置換可能な範囲が比較的広いため、柔軟な置
換動作を行なうことが可能となる。
【０２３８】［実施の形態２］図２３は、本発明の実施
の形態２のサブＩ／Ｏ線対、メインＩ／Ｏ線対およびメ
インアンプ、さらにマルチプレクサならびにグローバル
Ｉ／Ｏ線対Ｇ−Ｉ／Ｏの構成を示す概略ブロック図であ
る。
の形態２のサブＩ／Ｏ線対、メインＩ／Ｏ線対およびメ
インアンプ、さらにマルチプレクサならびにグローバル
Ｉ／Ｏ線対Ｇ−Ｉ／Ｏの構成を示す概略ブロック図であ
る。
【０２３９】図２３に示した構成は、図１１に示した構
成に対比される図である。図２３に示した構成が図１１
に示した構成と異なる点は、たとえば、領域１００ａ０
においては、正規のメモリセル列に対応するメインアン
プ６０２〜６０８から、グローバルＩ／Ｏバスに至る経
路中にもマルチプレクサ６４４が設けられる構成となっ
ている点である。
成に対比される図である。図２３に示した構成が図１１
に示した構成と異なる点は、たとえば、領域１００ａ０
においては、正規のメモリセル列に対応するメインアン
プ６０２〜６０８から、グローバルＩ／Ｏバスに至る経
路中にもマルチプレクサ６４４が設けられる構成となっ
ている点である。
【０２４０】その他の点は、図１１に示した実施の形態
１の構成と同様であるので、同一部分には同一符号を付
してその説明は繰返さない。
１の構成と同様であるので、同一部分には同一符号を付
してその説明は繰返さない。
【０２４１】図２３に示すような構成とすることで、正
規のメモリセル列側と冗長メモリセル列側の両方におい
て、データの伝達経路中に存在する負荷等が均一化さ
れ、両者の動作のバランスを向上させることが可能とな
る。
規のメモリセル列側と冗長メモリセル列側の両方におい
て、データの伝達経路中に存在する負荷等が均一化さ
れ、両者の動作のバランスを向上させることが可能とな
る。
【０２４２】［実施の形態３］図２４は、本発明の実施
の形態３の同期型半導体記憶装置において、冗長メモリ
セル列領域ＳＲ０において、選択されたビット線対から
サブＩ／Ｏ線対ＲＳ−Ｉ／Ｏにデータを伝達するための
トランスファゲート部の構成を示す回路図であり、実施
の形態１の図１３と対比される図である。
の形態３の同期型半導体記憶装置において、冗長メモリ
セル列領域ＳＲ０において、選択されたビット線対から
サブＩ／Ｏ線対ＲＳ−Ｉ／Ｏにデータを伝達するための
トランスファゲート部の構成を示す回路図であり、実施
の形態１の図１３と対比される図である。
【０２４３】図２４においても、１つの列選択線によっ
て、２つのメモリセル列が対応する２つのサブＩ／Ｏ線
対ＲＳ−Ｉ／Ｏに接続される部分の構成のみを抜き出し
て示している。
て、２つのメモリセル列が対応する２つのサブＩ／Ｏ線
対ＲＳ−Ｉ／Ｏに接続される部分の構成のみを抜き出し
て示している。
【０２４４】ただし、上述したとおり、実際は、１つの
列選択線が活性化することにより、４つのビット線対
が、それぞれ対応する４つのサブＩ／Ｏ線対ＲＳ−Ｉ／
Ｏに接続される構成となっている。
列選択線が活性化することにより、４つのビット線対
が、それぞれ対応する４つのサブＩ／Ｏ線対ＲＳ−Ｉ／
Ｏに接続される構成となっている。
【０２４５】図２４を参照して、列選択線ＲＹＳ０が活
性化すると、ビット線対ＢＬ０，ＺＢＬ０は、それぞれ
トランスファゲートトランジスタＴＮ０１およびＴＮ０
２を介して、サブＩ／Ｏ線対ＲＳ−Ｉ／Ｏ０に接続され
る。
性化すると、ビット線対ＢＬ０，ＺＢＬ０は、それぞれ
トランスファゲートトランジスタＴＮ０１およびＴＮ０
２を介して、サブＩ／Ｏ線対ＲＳ−Ｉ／Ｏ０に接続され
る。
【０２４６】一方、ビット線対ＢＬ１，ＺＢＬ１は、列
選択線ＲＹＳ０が活性化すると、トランスファゲートト
ランジスタＴＮ１１およびＴＮ１２を介して、サブＩ／
Ｏ線対ＲＳ−Ｉ／Ｏ１と接続される。
選択線ＲＹＳ０が活性化すると、トランスファゲートト
ランジスタＴＮ１１およびＴＮ１２を介して、サブＩ／
Ｏ線対ＲＳ−Ｉ／Ｏ１と接続される。
【０２４７】一方、配線６９０（ノードＰ）は、列選択
線ＲＹＳ０が活性化すると、トランジスタＮ１を介し
て、接地電位と結合される。
線ＲＹＳ０が活性化すると、トランジスタＮ１を介し
て、接地電位と結合される。
【０２４８】後に説明するように、この配線６９０が、
サブＩ／Ｏ線対ＲＳ−Ｉ／Ｏ０およびＲＳ−Ｉ／Ｏ１に
より伝達されたデータを、対応するメインＩ／Ｏ線対に
伝達するためのサブアンプの接地電位を供給することに
なる。
サブＩ／Ｏ線対ＲＳ−Ｉ／Ｏ０およびＲＳ−Ｉ／Ｏ１に
より伝達されたデータを、対応するメインＩ／Ｏ線対に
伝達するためのサブアンプの接地電位を供給することに
なる。
【０２４９】図２５は、図２４に示した構成の平面パタ
ーンの一例を示す図である。トランスファゲートトラン
ジスタＴＮ０１，ＴＮ０２，ＴＮ１１およびＴＮ１２な
らびにトランジスタＮ１のゲートは、同一のポリシリコ
ン層７０２により形成されている。
ーンの一例を示す図である。トランスファゲートトラン
ジスタＴＮ０１，ＴＮ０２，ＴＮ１１およびＴＮ１２な
らびにトランジスタＮ１のゲートは、同一のポリシリコ
ン層７０２により形成されている。
【０２５０】ビット線対ＢＬ０は、トランジスタＴＮ０
１のソース領域とコンタクトホール７０４を介して接続
されている。
１のソース領域とコンタクトホール７０４を介して接続
されている。
【０２５１】トランスファゲートトランジスタＴＮ０１
のドレイン領域は、コンタクトホール７０６を介して、
サブＩ／Ｏ線対ＲＳ−Ｉ／Ｏ０の一方のＩ／Ｏ線と接続
している。
のドレイン領域は、コンタクトホール７０６を介して、
サブＩ／Ｏ線対ＲＳ−Ｉ／Ｏ０の一方のＩ／Ｏ線と接続
している。
【０２５２】一方、ビット線対ＺＢＬ０は、コンタクト
ホール７０８を介して、トランスファゲートトランジス
タＴＮ０２のソース領域と接続している。トランジスタ
ＴＮ０２のドレイン領域は、コンタクトホール７１０を
介して、サブＩ／Ｏ線対ＲＳ−Ｉ／Ｏ０の他方のＩ／Ｏ
線と接続している。
ホール７０８を介して、トランスファゲートトランジス
タＴＮ０２のソース領域と接続している。トランジスタ
ＴＮ０２のドレイン領域は、コンタクトホール７１０を
介して、サブＩ／Ｏ線対ＲＳ−Ｉ／Ｏ０の他方のＩ／Ｏ
線と接続している。
【０２５３】ビット線対ＢＬ１，ＺＢＬ１についても同
様の構成である。さらに、トランジスタＮ１のソース
は、コンタクトホール７２２を介して、接地電源配線６
９２と接続している。
様の構成である。さらに、トランジスタＮ１のソース
は、コンタクトホール７２２を介して、接地電源配線６
９２と接続している。
【０２５４】配線６９０は、コンタクトホール７２０を
介して、トランジスタＮ１のドレインと接続している。
介して、トランジスタＮ１のドレインと接続している。
【０２５５】ポリシリコンゲート層７０２は、コンタク
トホール７３０を介して、列選択線ＲＹＳ０と接続して
いる。
トホール７３０を介して、列選択線ＲＹＳ０と接続して
いる。
【０２５６】以上のような構成とすることで、列選択線
ＹＳ０の活性化に伴って、ビット線対とサブＩ／Ｏ線対
の接続が行われると同時に、配線６９０の電位レベルが
接地電位にプルダウンされる。
ＹＳ０の活性化に伴って、ビット線対とサブＩ／Ｏ線対
の接続が行われると同時に、配線６９０の電位レベルが
接地電位にプルダウンされる。
【０２５７】図２６は、サブＩ／Ｏ線対ＲＳ−Ｉ／Ｏ０
およびＲＳ−Ｉ／Ｏ１と、対応するメインＩ／Ｏ線対Ｒ
Ｍ−Ｉ／Ｏ０およびＲＭ−Ｉ／Ｏ１との交点に設けられ
るイコライズ回路７４２、７４４およびサブアンプ７５
２および７５４の構成を示す回路図である。
およびＲＳ−Ｉ／Ｏ１と、対応するメインＩ／Ｏ線対Ｒ
Ｍ−Ｉ／Ｏ０およびＲＭ−Ｉ／Ｏ１との交点に設けられ
るイコライズ回路７４２、７４４およびサブアンプ７５
２および７５４の構成を示す回路図である。
【０２５８】サブＩ／Ｏ線対ＲＳ−Ｉ／Ｏ０に対応し
て、イコライズ回路７４２およびサブアンプ７５２が設
けられ、サブＩ／Ｏ線対ＲＳ−Ｉ／Ｏ１に対応して、イ
コライズ回路７４４およびサブアンプ７５４が設けられ
ている。イコライズ回路７４２は、サブＩ／Ｏ線対ＲＳ
−Ｉ／Ｏ０間に直列に接続され、信号ｉｏｅｑにより導
通状態とされるＮチャネルＭＯＳトランジスタＮＥ０１
およびＮＥ０２を含む。ＮＥ０１およびＮＥ０２の接続
点には、プリチャージ電位Ｖａｒｒａｙが供給されてい
る。
て、イコライズ回路７４２およびサブアンプ７５２が設
けられ、サブＩ／Ｏ線対ＲＳ−Ｉ／Ｏ１に対応して、イ
コライズ回路７４４およびサブアンプ７５４が設けられ
ている。イコライズ回路７４２は、サブＩ／Ｏ線対ＲＳ
−Ｉ／Ｏ０間に直列に接続され、信号ｉｏｅｑにより導
通状態とされるＮチャネルＭＯＳトランジスタＮＥ０１
およびＮＥ０２を含む。ＮＥ０１およびＮＥ０２の接続
点には、プリチャージ電位Ｖａｒｒａｙが供給されてい
る。
【０２５９】サブアンプ７５２は、それぞれソースに配
線６９０が接続し、ゲートにはそれぞれ対応するサブＩ
／Ｏ線対のＩ／Ｏ線がそれぞれ接続するＮチャネルＭＯ
ＳトランジスタＭ１１およびＭ１２と、トランジスタＭ
１１とＭ１２のドレインと、対応するメインＩ／Ｏ線対
ＲＭ−Ｉ／Ｏ０のＩ／Ｏ線との間にそれぞれ接続され、
ゲート電位が信号ｉｏｒｅにより制御されるＮチャネル
ＭＯＳトランジスタＭ１３およびＭ１４とを含む。
線６９０が接続し、ゲートにはそれぞれ対応するサブＩ
／Ｏ線対のＩ／Ｏ線がそれぞれ接続するＮチャネルＭＯ
ＳトランジスタＭ１１およびＭ１２と、トランジスタＭ
１１とＭ１２のドレインと、対応するメインＩ／Ｏ線対
ＲＭ−Ｉ／Ｏ０のＩ／Ｏ線との間にそれぞれ接続され、
ゲート電位が信号ｉｏｒｅにより制御されるＮチャネル
ＭＯＳトランジスタＭ１３およびＭ１４とを含む。
【０２６０】すなわち、信号ｉｏｒｅにより、トランジ
スタＭ１３およびＭ１４が導通状態となっている場合、
配線６９０の電位レベルが接地電位レベルにプルダウン
されているときは、サブＩ／Ｏ線対ＲＳ−Ｉ／Ｏ０の電
位レベルに応じて、メインＩ／Ｏ線対ＲＭ−Ｉ／Ｏ０の
いずれかの電位レベルが接地電位までプルダウンされる
ことになる。
スタＭ１３およびＭ１４が導通状態となっている場合、
配線６９０の電位レベルが接地電位レベルにプルダウン
されているときは、サブＩ／Ｏ線対ＲＳ−Ｉ／Ｏ０の電
位レベルに応じて、メインＩ／Ｏ線対ＲＭ−Ｉ／Ｏ０の
いずれかの電位レベルが接地電位までプルダウンされる
ことになる。
【０２６１】以上のようにして、読出動作においてはサ
ブＩ／Ｏ線対により伝達されたデータが、メインＩ／Ｏ
線対に伝達されることなる。
ブＩ／Ｏ線対により伝達されたデータが、メインＩ／Ｏ
線対に伝達されることなる。
【０２６２】さらに、サブアンプ７５２は、サブＩ／Ｏ
線対ＲＳ−Ｉ／Ｏ０とメインＩ／Ｏ線対ＲＭ−Ｉ／Ｏ０
との間にそれぞれ接続され、ゲート電位が信号ｉｏｗｅ
により制御されるトランジスタＭ１５およびＭ１６とを
含む。
線対ＲＳ−Ｉ／Ｏ０とメインＩ／Ｏ線対ＲＭ−Ｉ／Ｏ０
との間にそれぞれ接続され、ゲート電位が信号ｉｏｗｅ
により制御されるトランジスタＭ１５およびＭ１６とを
含む。
【０２６３】すなわち、書込動作においては、信号ｉｏ
ｗｅが活性状態となることで、トランジスタＭ１５およ
びＭ１６がともに導通状態となり、サブＩ／Ｏ線対ＲＳ
−Ｉ／Ｏ０とメインＩ／Ｏ線対ＲＭ−Ｉ／Ｏ０とが直接
接続されることになる。
ｗｅが活性状態となることで、トランジスタＭ１５およ
びＭ１６がともに導通状態となり、サブＩ／Ｏ線対ＲＳ
−Ｉ／Ｏ０とメインＩ／Ｏ線対ＲＭ−Ｉ／Ｏ０とが直接
接続されることになる。
【０２６４】以上のような構成とすることで、冗長メモ
リセル列中の列選択線のいずれかが活性化されること
で、配線６９０の電位レベルが接地電位レベルにプルダ
ウンされた場合にのみ、読出動作においてサブアンプ７
５２は活性状態となることになる。
リセル列中の列選択線のいずれかが活性化されること
で、配線６９０の電位レベルが接地電位レベルにプルダ
ウンされた場合にのみ、読出動作においてサブアンプ７
５２は活性状態となることになる。
【０２６５】同様の構成が、サブＩ／Ｏ線対ＲＳ−Ｉ／
Ｏ１およびメインＩ／Ｏ線対ＲＭ−Ｉ／Ｏ１に対応して
設けられていることになる。
Ｏ１およびメインＩ／Ｏ線対ＲＭ−Ｉ／Ｏ１に対応して
設けられていることになる。
【０２６６】このような構成とすることで、冗長列への
置換動作が行なわれている場合にのみサブアンプ７５２
が活性状態となるので、消費電力の低減を図ることが可
能となる。
置換動作が行なわれている場合にのみサブアンプ７５２
が活性状態となるので、消費電力の低減を図ることが可
能となる。
【０２６７】［実施の形態４］図２７は、実施の形態４
のサブアンプの構成を示す回路図であり、実施の形態３
のサブアンプの構成を示す図２６と対比される図であ
る。
のサブアンプの構成を示す回路図であり、実施の形態３
のサブアンプの構成を示す図２６と対比される図であ
る。
【０２６８】実施の形態４のサブアンプ８６２および８
６４の構成が、実施の形態４のサブアンプ８５２および
８５４の構成と異なる点は、サブアンプへの接地電位を
供給するゲートのみである。
６４の構成が、実施の形態４のサブアンプ８５２および
８５４の構成と異なる点は、サブアンプへの接地電位を
供給するゲートのみである。
【０２６９】その他の点は、実施の形態４のサブアンプ
の構成と同様であるので、同一部分には同一符号を付し
て説明は繰返さない。
の構成と同様であるので、同一部分には同一符号を付し
て説明は繰返さない。
【０２７０】実施の形態４のサブアンプ８６２および８
６４は、ゲート電位が信号Ｈｉｔにより制御されるＮチ
ャネルＭＯＳトランジスタＭ５を介して接地電位と接続
している。
６４は、ゲート電位が信号Ｈｉｔにより制御されるＮチ
ャネルＭＯＳトランジスタＭ５を介して接地電位と接続
している。
【０２７１】したがって、実施の形態４のサブアンプに
おいては、冗長メモリセル列への置換が行なわれ、信号
Ｈｉｔが活性状態（“Ｈ”レベル）となった場合にのみ
サブアンプ８６２および８６４が活性化される。
おいては、冗長メモリセル列への置換が行なわれ、信号
Ｈｉｔが活性状態（“Ｈ”レベル）となった場合にのみ
サブアンプ８６２および８６４が活性化される。
【０２７２】このような構成とすることで、冗長メモリ
セル列に対応したサブアンプは、冗長列への置換が行な
われた期間のみ動作することとなるため、消費電流の低
減を図ることが可能となる。
セル列に対応したサブアンプは、冗長列への置換が行な
われた期間のみ動作することとなるため、消費電流の低
減を図ることが可能となる。
【０２７３】［実施の形態５］図２８は、本発明の実施
の形態５のサブアンプ８７２および８７４の構成を示す
回路図である。
の形態５のサブアンプ８７２および８７４の構成を示す
回路図である。
【０２７４】図２８に示したサブアンプ８７２および８
７４の構成が実施の形態４のサブアンプの構成と異なる
点は、以下のとおりである。
７４の構成が実施の形態４のサブアンプの構成と異なる
点は、以下のとおりである。
【０２７５】すなわち、サブアンプ８７２および８７４
においては、トランジスタＭ３１〜Ｍ３４およびＭ４１
〜Ｍ４４はすべてＰチャネルＭＯＳトランジスタで構成
されている。
においては、トランジスタＭ３１〜Ｍ３４およびＭ４１
〜Ｍ４４はすべてＰチャネルＭＯＳトランジスタで構成
されている。
【０２７６】トランジスタＭ３３、Ｍ３４、Ｍ４３およ
びＭ４４のゲート電位は、信号ｉｏｒｅの反転信号であ
る信号／ｉｏｒｅにより制御され、トランジスタＭ５の
ゲートは信号ｉｏｒｅにより制御される構成となってい
る。
びＭ４４のゲート電位は、信号ｉｏｒｅの反転信号であ
る信号／ｉｏｒｅにより制御され、トランジスタＭ５の
ゲートは信号ｉｏｒｅにより制御される構成となってい
る。
【０２７７】しかも、トランジスタＭ３３およびＭ３
４、トランジスタＭ４３およびＭ４４が接続するメイン
Ｉ／Ｏ線対のＩ／Ｏ線は、図２７に示したトランジスタ
Ｍ１３、Ｍ１４、Ｍ２３およびＭ２４の場合とそれぞれ
逆転した構成となっている。
４、トランジスタＭ４３およびＭ４４が接続するメイン
Ｉ／Ｏ線対のＩ／Ｏ線は、図２７に示したトランジスタ
Ｍ１３、Ｍ１４、Ｍ２３およびＭ２４の場合とそれぞれ
逆転した構成となっている。
【０２７８】このような構成とすることで、冗長列の１
つが選択されて、冗長用のサブＩ／Ｏ線対ＲＳ−Ｉ／Ｏ
の一方の電位が“Ｌ”レベルに変化したときのみ、サブ
アンプ８７２および８６４は放電動作を行なうこととな
る。
つが選択されて、冗長用のサブＩ／Ｏ線対ＲＳ−Ｉ／Ｏ
の一方の電位が“Ｌ”レベルに変化したときのみ、サブ
アンプ８７２および８６４は放電動作を行なうこととな
る。
【０２７９】このような構成とすることでも、冗長列へ
の置換が行なわれている場合にのみサブアンプが活性化
する構成となるので、消費電流の低減を図ることが可能
である。
の置換が行なわれている場合にのみサブアンプが活性化
する構成となるので、消費電流の低減を図ることが可能
である。
【０２８０】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【０２８１】
【発明の効果】請求項１、２および４記載の同期型半導
体記憶装置は、第１および第２の列選択回路が並列して
動作するので、冗長置換が行なわれた場合でも、十分な
動作マージンを確保でき、アクセス時間の高速化を図る
ことが可能である。
体記憶装置は、第１および第２の列選択回路が並列して
動作するので、冗長置換が行なわれた場合でも、十分な
動作マージンを確保でき、アクセス時間の高速化を図る
ことが可能である。
【０２８２】請求項３記載の同期型半導体記憶装置は、
サブアンプが冗長列が選択されたときに動作するので、
冗長置換が行なわれた場合でも、消費電力増加の抑制が
可能である。
サブアンプが冗長列が選択されたときに動作するので、
冗長置換が行なわれた場合でも、消費電力増加の抑制が
可能である。
【０２８３】請求項５および６記載の同期型半導体記憶
装置は、第１複数個の正規メモリセルブロックのいずれ
とも冗長メモリセルブロックが置換可能で、大規模に集
積化された同期型半導体記憶装置においても、救済効率
が高く、かつチップ面積の増大を抑制することが可能で
ある。
装置は、第１複数個の正規メモリセルブロックのいずれ
とも冗長メモリセルブロックが置換可能で、大規模に集
積化された同期型半導体記憶装置においても、救済効率
が高く、かつチップ面積の増大を抑制することが可能で
ある。
【図１】 本発明の実施の形態１の同期型半導体記憶装
置１０００の構成の概念を示す概略ブロック図である。
置１０００の構成の概念を示す概略ブロック図である。
【図２】 同期型半導体記憶装置１０００の構成をより
具体的に説明するための概略ブロック図である。
具体的に説明するための概略ブロック図である。
【図３】 サブＩ／Ｏ線対Ｓ−Ｉ／ＯおよびメインＩ／
Ｏ線対Ｍ−Ｉ／Ｏの配置の一例を示すブロック図であ
る。
Ｏ線対Ｍ−Ｉ／Ｏの配置の一例を示すブロック図であ
る。
【図４】 冗長列が分散配置されている場合の列選択回
路の構成を示すブロック図である。
路の構成を示すブロック図である。
【図５】 正規のメモリセル列が選択される場合の読出
動作における列アドレス信号の入力からデータ出力まで
の処理の流れを説明するための図である。
動作における列アドレス信号の入力からデータ出力まで
の処理の流れを説明するための図である。
【図６】 冗長列が選択される場合の読出動作における
列アドレス信号の入力からデータ出力までの処理の流れ
を説明するための図である。
列アドレス信号の入力からデータ出力までの処理の流れ
を説明するための図である。
【図７】 ＳＤＲＡＭ１０００におけるバンク中のＩ／
Ｏ線対および冗長メモリセル列の配置を示す概略ブロッ
ク図である。
Ｏ線対および冗長メモリセル列の配置を示す概略ブロッ
ク図である。
【図８】 ロウプリデコーダ３６の構成を説明する概略
ブロック図である。
ブロック図である。
【図９】 コラムプリデコーダ３４の構成を示す概略ブ
ロック図である。
ロック図である。
【図１０】 列系のローカル制御回路について、冗長回
路部分の制御系も含めた構成を示す概略ブロック図であ
る。
路部分の制御系も含めた構成を示す概略ブロック図であ
る。
【図１１】 読出されたデータが、グローバルＩ／Ｏバ
スＧ−Ｉ／Ｏに伝達される経路を説明するための概略ブ
ロック図である。
スＧ−Ｉ／Ｏに伝達される経路を説明するための概略ブ
ロック図である。
【図１２】 図１１の構成のうち、メインアンプと、マ
ルチプレクサ部分の構成をより詳しく説明するためのブ
ロック図である。
ルチプレクサ部分の構成をより詳しく説明するためのブ
ロック図である。
【図１３】 選択されたビット線対からサブＩ／Ｏ線対
ＲＳ−Ｉ／Ｏにデータを伝達するためのトランスファゲ
ート部の構成を示す回路図である。
ＲＳ−Ｉ／Ｏにデータを伝達するためのトランスファゲ
ート部の構成を示す回路図である。
【図１４】 イコライズ回路６４２、６４４およびサブ
アンプ６５２および６５４の構成を示す回路図である。
アンプ６５２および６５４の構成を示す回路図である。
【図１５】 正規のメモリセル列が選択された場合、外
部からアドレス信号が与えられ、データが出力バッファ
に与えられるまでの処理の流れを示すための図である。
部からアドレス信号が与えられ、データが出力バッファ
に与えられるまでの処理の流れを示すための図である。
【図１６】 冗長メモリセル列が選択された場合、外部
からアドレス信号が与えられ、データが出力バッファに
与えられるまでの処理の流れを示すための図である。
からアドレス信号が与えられ、データが出力バッファに
与えられるまでの処理の流れを示すための図である。
【図１７】 正規のメモリセル列が選択される場合、外
部から列アドレス信号が与えられた後、メモリセルアレ
イへデータが書込まれる場合の処理の流れを示す図であ
る。
部から列アドレス信号が与えられた後、メモリセルアレ
イへデータが書込まれる場合の処理の流れを示す図であ
る。
【図１８】 冗長メモリセル列が選択される場合、外部
から列アドレス信号が与えられた後、メモリセルアレイ
へデータが書込まれる場合の処理の流れを示す図であ
る。
から列アドレス信号が与えられた後、メモリセルアレイ
へデータが書込まれる場合の処理の流れを示す図であ
る。
【図１９】 書込および読出動作を説明するためのタイ
ミングチャートである。
ミングチャートである。
【図２０】 リード／ライトアンプを制御する構成を示
す概略ブロック図である。
す概略ブロック図である。
【図２１】 冗長列が集中配置されている場合の列選択
回路の構成を示すブロック図である。
回路の構成を示すブロック図である。
【図２２】 図２０に示したメインアンプ制御回路８０
２の構成を示す概略ブロック図である。
２の構成を示す概略ブロック図である。
【図２３】 本発明の実施の形態２のサブＩ／Ｏ線対、
メインＩ／Ｏ線対およびグローバルＩ／Ｏ線対Ｇ−Ｉ／
Ｏの構成を示す概略ブロック図である。
メインＩ／Ｏ線対およびグローバルＩ／Ｏ線対Ｇ−Ｉ／
Ｏの構成を示す概略ブロック図である。
【図２４】 本発明の実施の形態３のトランスファゲー
ト部の構成を示す回路図である。
ト部の構成を示す回路図である。
【図２５】 図２４に示したトランスファーゲートの構
成の平面パターンの一例を示す図である。
成の平面パターンの一例を示す図である。
【図２６】 イコライズ回路７４２、７４４およびサブ
アンプ７５２および７５４の構成を示す回路図である。
アンプ７５２および７５４の構成を示す回路図である。
【図２７】 実施の形態４のサブアンプの構成を示す回
路図である。
路図である。
【図２８】 実施の形態５のサブアンプの構成を示す回
路図である。
路図である。
１０ 外部制御信号入力端子群、１２ アドレス信号入
力端子群、１４ 入出力バッファ回路、１６ クロック
信号入力端子、１８ 内部クロック生成回路、２０ モ
ードデコーダ、３４ コラムプリデコーダ、３６ 行プ
リデコーダ、３８ リード／ライトアンプ、４０ コラ
ムプリデコーダ、４２ コラムデコーダ、４４ ロウデ
コーダ、５０ａ〜５０ｃ アドレスバス、５２ アドレ
スドライバ、５４ データバス、６６ Ｉ／Ｏポート、
１００４，１００６ クロック入力バッファ、１０１
２，１０１４，１０１６，１０１８，１０２０ 制御信
号入力バッファ、１０３２〜１０４４ 入力バッファ、
１０４６ モードレジスタ、２５０ ロウアドレスラッ
チ、５５０ コラムアドレスラッチ、１０５２ バンク
アドレスラッチ、１０５４ セルフリフレッシュタイ
マ、１０５６ リフレッシュアドレスカウンタ、１０５
８ マルチプレクサ、１０６０ バーストアドレスカウ
ンタ、１０６２ ロウプリデコーダ、１０６４ コラム
プリデコーダ、１０６６ バンクデコーダ、１０７０
データ入出力端子、１０７２〜１０８２入出力バッファ
回路、１０８６ データ入出力回路、１１００，１１１
０，１１２０ メモリアレイブロック、１０００ 同期
型半導体記憶装置。
力端子群、１４ 入出力バッファ回路、１６ クロック
信号入力端子、１８ 内部クロック生成回路、２０ モ
ードデコーダ、３４ コラムプリデコーダ、３６ 行プ
リデコーダ、３８ リード／ライトアンプ、４０ コラ
ムプリデコーダ、４２ コラムデコーダ、４４ ロウデ
コーダ、５０ａ〜５０ｃ アドレスバス、５２ アドレ
スドライバ、５４ データバス、６６ Ｉ／Ｏポート、
１００４，１００６ クロック入力バッファ、１０１
２，１０１４，１０１６，１０１８，１０２０ 制御信
号入力バッファ、１０３２〜１０４４ 入力バッファ、
１０４６ モードレジスタ、２５０ ロウアドレスラッ
チ、５５０ コラムアドレスラッチ、１０５２ バンク
アドレスラッチ、１０５４ セルフリフレッシュタイ
マ、１０５６ リフレッシュアドレスカウンタ、１０５
８ マルチプレクサ、１０６０ バーストアドレスカウ
ンタ、１０６２ ロウプリデコーダ、１０６４ コラム
プリデコーダ、１０６６ バンクデコーダ、１０７０
データ入出力端子、１０７２〜１０８２入出力バッファ
回路、１０８６ データ入出力回路、１１００，１１１
０，１１２０ メモリアレイブロック、１０００ 同期
型半導体記憶装置。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 島野 裕樹 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5B024 AA01 BA15 5L106 AA01 CC02 CC17
Claims (6)
- 【請求項１】 外部クロック信号に同期して、外部から
アドレス信号と制御信号とを受ける同期型半導体記憶装
置であって、 行列状に配置される複数のメモリセルを有するメモリセ
ルアレイを備え、 前記メモリセルアレイは、 複数の正規メモリセルブロックと、 第１複数個の前記正規メモリセルブロックごとに対応し
て設けられ、対応する前記第１複数個の正規メモリセル
ブロック中の不良メモリセルを置換するための複数の冗
長メモリセルブロックとを含み、 前記複数の正規メモリセルブロックおよび前記冗長メモ
リセルブロックに共通に設けられ、前記アドレス信号を
伝達するアドレスバスと、 前記正規メモリセルブロックに対応して設けられ、前記
アドレスバスからの前記アドレス信号に応じて、対応す
る正規メモリセルブロック内のメモリセル列を選択する
複数の第１の列選択回路と、 前記冗長メモリセルブロックに対応して設けられ、前記
アドレスバスからの前記アドレス信号に応じて、対応す
る冗長メモリセルブロック内のメモリセル列を選択する
複数の第２の列選択回路と、 前記正規メモリセルブロックに対応して設けられ、対応
する正規メモリセルブロック内の選択されたメモリセル
からの読出データを伝達する第１の入出力線対と、 前記冗長メモリセルブロックに対応して設けられ、対応
する冗長メモリセルブロック内の選択されたメモリセル
からの読出データを伝達する第２の入出力線対とをさら
に備え、 前記第１および第２の列選択回路は、前記アドレス信号
に基づいて、対応するメモリセルブロックが選択された
ことに応じて活性化される、同期型半導体記憶装置。 - 【請求項２】 前記第１の入出力線対は、 前記メモリセルアレイの行方向に設けられる第２複数個
の第１の副入出力線対と、 前記メモリセルアレイの列方向に設けられる複数の第１
の主入出力線対とを含み、 前記第２の入出力線は、 前記メモリセルアレイの行方向に設けられる第２複数個
の第２の副入出力線対と、 前記メモリセルアレイの列方向に設けられる複数の第２
の主入出力線対とを含み、 前記第１の副入出力線対と前記第１の主入出力線対の交
点に対応して設けられる複数の第１のサブアンプ回路
と、 前記第２の副入出力線対と前記第２の主入出力線対の交
点に対応して設けられる複数の第２のサブアンプ回路
と、 前記メモリセルアレイの行方向に前記第１のサブアンプ
回路と前記第２のサブアンプ回路に共通に設けられ、サ
ブアンプ選択信号を伝達する複数のサブアンプ制御信号
線とをさらに備える、請求項１記載の同期型半導体記憶
装置。 - 【請求項３】 冗長メモリセルブロック中のメモリセル
への置換が行われることに応じて、前記第２のサブアン
プ回路を活性化する手段をさらに備える、請求項２記載
の同期型半導体記憶装置。 - 【請求項４】 前記第１の入出力線対は、 前記メモリセルアレイの行方向に設けられる複数の第１
の副入出力線対と、 前記メモリセルアレイの列方向に設けられる複数の第１
の主入出力線対とを含み、 前記第２の入出力線は、 前記メモリセルアレイの行方向に設けられる複数の第２
の副入出力線対と、 前記メモリセルアレイの列方向に設けられる複数の第２
の主入出力線対とを含み、 前記複数の第１の主入出力線対にそれぞれ対応して設け
られる複数の第１のメインアンプ回路と、 前記複数の第２の主入出力線対にそれぞれ対応して設け
られる複数の第２のメインアンプ回路とをさらに備え、 各前記第２の列選択回路は、 予め設定された不良アドレス情報に基づいて、前記対応
する冗長メモリセルブロック内のメモリセル列の選択が
行われるか否かに応じて、前記第１および第２のメイン
アンプ回路の活性化を制御するメインアンプ制御信号発
生回路を含む、請求項１記載の同期型半導体記憶装置。 - 【請求項５】 前記複数の正規メモリセルブロックおよ
び前記冗長メモリセルブロックに共通に設けられ、前記
読出データを伝達するデータバスをさらに備え、 前記データバスは、複数のデータ線対を含み、 前記冗長メモリセルブロックに対応して設けられ、対応
する冗長メモリセルブロックが置換しうる前記第１複数
個の正規メモリセルブロックからの読出データが伝達さ
れる複数の前記データ線対のいずれかに、選択的に前記
第２のメインアンプ回路の出力を伝達する第１のマルチ
プレクサ回路をさらに備える、請求項４記載の同期型半
導体記憶装置。 - 【請求項６】 前記正規メモリセルブロックに対応して
設けられ、対応する前記正規メモリセルブロックからの
読出データが伝達される複数の前記データ線対のいずれ
かに、選択的に前記第１のメインアンプ回路の出力を伝
達する第２のマルチプレクサ回路をさらに備える、請求
項５記載の同期型半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10175000A JP2000011681A (ja) | 1998-06-22 | 1998-06-22 | 同期型半導体記憶装置 |
| US09/195,194 US6067260A (en) | 1998-06-22 | 1998-11-18 | Synchronous semiconductor memory device having redundant circuit of high repair efficiency and allowing high speed access |
| US09/502,332 US6331956B1 (en) | 1998-06-22 | 2000-02-11 | Synchronous semiconductor memory device having redundant circuit of high repair efficiency and allowing high speed access |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10175000A JP2000011681A (ja) | 1998-06-22 | 1998-06-22 | 同期型半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000011681A true JP2000011681A (ja) | 2000-01-14 |
Family
ID=15988472
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10175000A Withdrawn JP2000011681A (ja) | 1998-06-22 | 1998-06-22 | 同期型半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6067260A (ja) |
| JP (1) | JP2000011681A (ja) |
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- 1998-11-18 US US09/195,194 patent/US6067260A/en not_active Expired - Fee Related
-
2000
- 2000-02-11 US US09/502,332 patent/US6331956B1/en not_active Expired - Fee Related
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Legal Events
| Date | Code | Title | Description |
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| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050906 |