JP2000100172A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 高速なデータ読出動作が可能な半導体記憶装
置を提供する。 【解決手段】 サブアンプ４６２は、サブＩ／Ｏ線対Ｓ
−Ｉ／Ｏの電位をゲートに受けるトランジスタＭ１１お
よびＭ１２と、メモリセル列方向に伝達される信号ＲＥ
ｉにより制御され、トランジスタＭ１１、Ｍ１２のソー
スと接地電位とを結合するトランジスタＭ５と、メモリ
セル行方向に伝達される信号ＢＳｊにより制御され、ト
ランジスタＭ１１およびＭ１２のドレインとメインＩ／
Ｏ線対とを結合するトランジスタＭ１３およびＭ１４を
含む。列方向に伝達される信号によりサブアンプ４６２
が制御されるので、列選択信号とのスキューの影響を低
減できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特に、半導体記憶装置のデータ読出系の回路の
構成に関する。

【０００２】

【従来の技術】近年の半導体集積回路装置の記憶容量の
増大に伴ない、それを構成するメモリセルを構成するト
ランジスタ等の最小加工寸法の微細化が進んでいる。こ
の場合、単にメモリセル部分の加工寸法の微細化にとど
まらず、周辺回路を構成するトランジスタや配線等の微
細化も必要になる。

【０００３】ところで、メモリセルからのデータ読出時
にビット線対に生じる微小電位差を検知するためのセン
スアンプ回路等を構成するトランジスタの微細化は、ト
ランジスタ１個あたりの電流駆動能力の低下を意味す
る。このため、このセンスアンプ回路により間接周辺回
路、たとえば、Ｉ／Ｏ線対のメインアンプ回路に至るま
でのアレイ内のＩ／Ｏ線対をセンスアンプ回路が駆動す
る時間が増大することになってしまう。

【０００４】上記のような問題点を解決するための方式
として、いわゆるダイレクトセンス方式がある。このよ
うなダイレクトセンス方式の一例を図３０に示す。

【０００５】選択されたメモリセル中の記憶情報に応じ
てセンスアンプ９００により電位差が増幅されたデータ
線対ＤＬ１、／ＤＬ１の電位レベルを、トランジスタ９
０２および９０４のゲートはそれぞれ受ける構成となっ
ている。

【０００６】トランジスタ９０２および９０４のソース
は、ゲート電位が読出制御信号ｉｏｒｅにより制御され
るトランジスタ９０６を介して接地電位が供給される。

【０００７】トランジスタ９０２のドレインは、ゲート
電位が読出制御信号ｉｏｒｅにより制御されるトランジ
スタ９０８を介してデータ線ＤＬ２と接続される。一
方、トランジスタ９０４のドレインは、ゲート電位が読
出制御信号ｉｏｒｅにより制御されるトランジスタ９１
０を介してデータ線／ＤＬ２と接続される。

【０００８】データ線対ＤＬ２、／ＤＬ２によりメモリ
セルからの読出データが間接周辺回路９２０に伝達され
る。

【０００９】以下では、トランジスタ９０２〜９１０に
より構成される回路をサブアンプと呼ぶことにする。

【００１０】このようなダイレクトセンス方式では、デ
ータ線対ＤＬ１，／ＤＬ１とデータ線対ＤＬ２，／ＤＬ
２とが、トランジスタ９０２および９０４により分離さ
れている。このため、センスアンプ回路９００が駆動す
る容量は、トランジスタ９０２および９０４までのデー
タ線対ＤＬ１，／ＤＬ１のみでよく、一方、データ線対
ＤＬ２，／ＤＬ２はサブアンプ回路により駆動される。

【００１１】つまり、センスアンプ回路９００が駆動す
る容量が小さく抑えられることにより、アクセス速度の
高速化を図ることが可能となる。

【００１２】

【発明が解決しようとする課題】しかしながら、アクセ
ス速度のより一層の向上を図ろうとする場合、以下に説
明するような問題点がある。

【００１３】図３０に示した構成において、従来、上記
サブアンプ回路の位置に設けられるのはセンスアンプ回
路そのものであることが多かった。

【００１４】あるいは、センスアンプ帯とサブワードド
ライバ帯の交点（以下、クロスポイントとよぶ）にサブ
アンプが配置される場合が多い。

【００１５】図３１は、このような構成の一例を示す概
略ブロック図である。図３１を参照して、メモリマット
９３０に対応して、メインロウデコーダ９４０およびコ
ラムデコーダ９５０とが設けられている。

【００１６】メモリマット９３０は、センスアンプ帯９
３２とワードドライバの設けられる領域９３４によっ
て、さらに細かくサブブロック９３６に分割されてい
る。

【００１７】このような構成において、行方向に配置さ
れるローカルＩ／Ｏ線対と列方向に設けられるグローバ
ルＩ／Ｏ線対の交点（クロスポイント）にサブアンプＳ
ＵＡが配置される。

【００１８】このサブアンプＳＵＡを制御するための信
号ｉｏｒｅは、メインロウデコーダ９４０で生成され、
行方向に沿ってサブアンプＳＵＡに伝達される。

【００１９】しかしながら、データの読出動作そのもの
は、コラム（列）系の回路動作であるため、たとえば、
行方向に配置された信号線により伝達される信号ｉｏｒ
ｅと列選択信号を伝達するためのコラム選択線ＹＳと
は、直行して配置されることになる。このような、列選
択を制御するコラム選択線ＹＳと信号ｉｏｒｅとの伝達
経路が直交配置されていると、信号間のスキューを考慮
して両信号間にタイミングマージンを確保することが必
要となり、アクセス速度の向上が阻害されることになっ
てしまう。

【００２０】また、サブアンプＳＵＡを構成するトラン
ジスタのサイズが微細化されることは、このトランジス
タのサブスレッショルドリーク電流の増大をもたらし、
回路がスタンバイ中であっても、すなわち、トランジス
タ９０６等が遮断状態であっても、一定量のリーク電流
の発生により消費電力の増大を招いてしまうという問題
点があった。。

【００２１】本発明は上記のような問題点を解決するた
めになされたものであって、その目的は、大規模に集積
化された半導体記憶装置においても、アクセス時間の向
上を図ることが可能な半導体記憶装置を提供することで
ある。

【００２２】この発明の他の目的は、スタンバイ時にお
ける消費電力増加の抑制が可能な同期型半導体記憶装置
を提供することである。

【００２３】

【課題を解決するための手段】請求項１記載の半導体記
憶装置は、行列状に配置される複数のメモリセルを有す
るメモリセルアレイを備え、前記メモリセルアレイは、
複数のメモリセルブロックを含み、アドレス信号に応じ
て、対応するメモリセル行を選択する行選択回路と、ア
ドレス信号に応じて、対応するメモリセル列を選択する
列選択回路と、各メモリセルブロックのメモリセル列に
対応して設けられ、選択されたメモリセルからのデータ
を増幅する複数のセンスアンプと、複数のメモリセルブ
ロックにそれぞれ対応して設けられる複数の副入出力線
対と、列選択回路からメモリセル列方向に伝達される列
選択信号に応じて、選択されたメモリセル列に対応する
センスアンプからの読出データを副入出力線対に伝達す
る選択ゲート回路と、複数のメモリセルブロックに共通
に設けられる主入出力線対と、副入出力線により伝達さ
れた読出データを主入出力線対に伝達する複数のサブア
ンプ回路とを備え、各サブアンプ回路は、それぞれのゲ
ートに対応する副入出力線の電位を受け、対応する主入
出力線対を第２の電位から第１の電位に放電するように
設けられる第１および第２のＭＯＳトランジスタと、メ
モリセル行の方向に伝達される行系制御信号およびメモ
リセル列の方向に伝達される列系制御信号に応じて、第
１および第２のＭＯＳトランジスタの放電動作を活性化
する活性化手段とを含む。

【００２４】請求項２記載の半導体記憶装置は、請求項
１記載の半導体記憶装置の構成に加えて、活性化手段
は、第１のＭＯＳトランジスタのドレインと主入出力線
対の一方との間に設けられ、行系制御信号により制御さ
れて導通状態または遮断状態となる第３のＭＯＳトラン
ジスタと、第２のＭＯＳトランジスタのドレインと主入
出力線対の他方との間に設けられ、行系制御信号により
制御されて導通状態または遮断状態となる第４のＭＯＳ
トランジスタと、第１および第２のＭＯＳトランジスタ
のソースが共通に接続するノードと第１の電位との間に
設けられ、列系制御信号により制御されて導通状態また
は遮断状態となる第５のＭＯＳトランジスタとを含む。

【００２５】請求項３記載の半導体記憶装置は、請求項
１記載の半導体記憶装置の構成に加えて、活性化手段
は、第１のＭＯＳトランジスタのドレインと主入出力線
対の一方との間に設けられ、列系制御信号により制御さ
れて導通状態または遮断状態となる第３のＭＯＳトラン
ジスタと、第２のＭＯＳトランジスタのドレインと主入
出力線対の他方との間に設けられ、列系制御信号により
制御されて導通状態または遮断状態となる第４のＭＯＳ
トランジスタと、第１および第２のＭＯＳトランジスタ
のソースが共通に接続するノードと第１の電位との間に
設けられ、行系制御信号により制御されて導通状態また
は遮断状態となる第５のＭＯＳトランジスタとを含む。

【００２６】請求項４記載の半導体記憶装置は、請求項
２または３記載の半導体記憶装置の構成に加えて、第５
のＭＯＳトランジスタのしきい値電圧が、第１ないし第
４のＭＯＳトランジスタのしきい値電圧よりも高い。

【００２７】請求項５記載の半導体記憶装置は、請求項
２または３記載の半導体記憶装置の構成に加えて、第３
および第４のＭＯＳトランジスタのしきい値電圧が、第
１、第２および第５のＭＯＳトランジスタのしきい値電
圧よりも高い。

【００２８】請求項６記載の半導体記憶装置は、請求項
１記載の半導体記憶装置の構成に加えて、活性化手段
は、第１のＭＯＳトランジスタのドレインと主入出力線
対の一方との間に設けられ、列系制御信号により制御さ
れて導通状態または遮断状態となる第３のＭＯＳトラン
ジスタと、第２のＭＯＳトランジスタのドレインと主入
出力線対の他方との間に設けられ、列系制御信号により
制御されて導通状態または遮断状態となる第４のＭＯＳ
トランジスタと、第１および第２のＭＯＳトランジスタ
のソースが共通に接続するノードと第１の電位との間に
設けられ、サイズが第１ないし第４のＭＯＳトランジス
タのサイズよりも小さい第５のＭＯＳトランジスタと、
第５のＭＯＳトランジスタのゲート電位を所定電位に固
定する手段とを含む。

【００２９】請求項７記載の半導体記憶装置は、請求項
１記載の半導体記憶装置の構成に加えて、活性化手段
は、第１のＭＯＳトランジスタのドレインと主入出力線
対の一方との間に設けられ、列系制御信号により制御さ
れて導通状態または遮断状態となる第３のＭＯＳトラン
ジスタと、第２のＭＯＳトランジスタのドレインと主入
出力線対の他方との間に設けられ、列系制御信号により
制御されて導通状態または遮断状態となる第４のＭＯＳ
トランジスタと、第１および第２のＭＯＳトランジスタ
のソースが共通に接続するノードと第１の電位との間に
設けられ、サイズが第１ないし第４のＭＯＳトランジス
タのサイズよりも小さい第５のＭＯＳトランジスタと、
第５のＭＯＳトランジスタのゲート電位をダイナミック
に制御する手段とを含む。

【００３０】請求項８記載の半導体記憶装置は、請求項
１記載の半導体記憶装置の構成に加えて、活性化手段
は、第１のＭＯＳトランジスタのドレインと主入出力線
対の一方との間に設けられ、行系制御信号により制御さ
れて導通状態または遮断状態となる第３のＭＯＳトラン
ジスタと、第２のＭＯＳトランジスタのドレインと主入
出力線対の他方との間に設けられ、行系制御信号により
制御されて導通状態または遮断状態となる第４のＭＯＳ
トランジスタとを含み、第１および第２のＭＯＳトラン
ジスタのソースは、共通に第１の電位を受ける。

【００３１】請求項９記載の半導体記憶装置は、請求項
８記載の半導体記憶装置の構成に加えて、第３および第
４のＭＯＳトランジスタのしきい値電圧が、第１および
第２のＭＯＳトランジスタのしきい値電圧よりも高い。

【００３２】請求項１０記載の半導体記憶装置は、行列
状に配置される複数のメモリセルを有するメモリセルア
レイを備え、メモリセルアレイは、複数のメモリセルブ
ロックに行列状に分割され、各メモリセルブロックのメ
モリセル列に対応して設けられ、選択されたメモリセル
からのデータを相補信号として増幅する複数のセンスア
ンプと、複数のメモリセルブロックに共通に設けられる
入出力線対と、第１の入出力線を第２の電位にプリチャ
ージするプリチャージ回路と、センスアンプに対応して
設けられ、読出データを入出力線対に伝達する複数のサ
ブアンプ回路とを備え、各サブアンプ回路は、それぞれ
のゲートに対応するセンスアンプからの相補信号を受
け、対応する入出力線対を第２の電位から第１の電位に
放電するように設けられる第１および第２のＭＯＳトラ
ンジスタを含み、第１および第２のＭＯＳトランジスタ
に第１の電位を供給するためのセグメント信号線をさら
に備える。

【００３３】請求項１１記載の半導体記憶装置は、請求
項１０記載の半導体記憶装置の構成に加えて、メモリセ
ルブロックは、独立に読出および書込動作が可能なバン
クである。

【００３４】請求項１２記載の半導体記憶装置は、請求
項１０記載の半導体記憶装置の構成に加えて、入出力線
は、第１複数個のセンスアンプごとに設けられ、セグメ
ント信号線は、第１複数個のセンスアンプからの読出デ
ータのうち、いずれを選択するかを指示するための第１
複数本のソース選択線を含み、各サブアンプ回路は、第
１複数本のソース選択線のうち、対応するソース選択線
が第１の電位となることに応じて、第１および第２のＭ
ＯＳトランジスタに第１の電位の供給を受ける。

【００３５】請求項１３記載の半導体記憶装置は、請求
項１２記載の半導体記憶装置の構成に加えて、入出力線
は、メモリセルの列の方向に沿って配置される複数個の
メモリセルブロックに共通に設けられ、センスアンプお
よびサブアンプは、メモリセルブロックのメモリセルの
行方向の辺に沿って配置され、セグメント信号線は、メ
モリセルの行方向に沿って配置される複数個のメモリセ
ルブロックに共通に設けられる。

【００３６】請求項１４記載の半導体記憶装置は、列方
向に沿って配置される第１複数個のバンクを備え、各バ
ンクは、行方向に沿って配置される第２複数個のメモリ
セルブロックを含み、各メモリセルブロックは、行列状
に配列される複数のメモリセルと、メモリセル列に対応
して設けられるビット線対とを有し、アドレス信号に応
じて、対応するバンクおよびメモリセル行を選択する行
選択回路と、アドレス信号に応じて、対応するメモリセ
ル列を選択するための列選択信号を生成する列選択回路
と、第１複数個のバンクに共通に列方向に沿って設けら
れ、列選択信号を伝達するための複数の第１のコラム選
択線と、第１複数個のバンクにそれぞれ対応して行方向
に沿って設けられる複数の第１の入出力線対と、列選択
信号に応じて選択されたメモリセル列からの読出データ
を第１の入出力線対に伝達する第１の選択回路とを備
え、各第１の選択回路は、メモリセルブロック内のメモ
リセル列にそれぞれ対応して設けられ、第１のコラム選
択線のうち、対応する第１のコラム選択線により制御さ
れる複数の第１のゲート回路を含み、各第１のゲート回
路は、対応するメモリセル列のビット線対と、第１の入
出力線対のうちのひとつとの伝達経路上に設けられ、対
応する第１のコラム選択線に制御されて、導通状態およ
び遮断状態のいずれかとなる第１のトランスファーゲー
ト回路と、伝達経路上において第１のトランスファーゲ
ート回路と直列に設けられるダイレクトセンス型ゲート
回路とを有する。

【００３７】請求項１５記載の半導体記憶装置は、請求
項１４記載の半導体記憶装置の構成に加えて、行選択回
路は、アドレス信号に応じて、対応するバンクを選択す
るためのバンク選択信号を生成し、バンクごとに行方向
に沿って設けられ、バンク選択信号を伝達するための複
数のバンク選択線と、第１複数個のバンクに共通に列方
向に沿って設けられ、列選択信号を伝達するための複数
の第２のコラム選択線と、第１複数個のバンクにそれぞ
れ対応して行方向に沿って設けられる複数の第２の入出
力線対と、列選択信号に応じて選択されたメモリセル列
への書込データを第２の入出力線対から伝達する第２の
選択回路とをさらに備え、各第２の選択回路は、メモリ
セルブロック内のメモリセル列にそれぞれ対応して設け
られ、第２のコラム選択線のうち、対応する第２のコラ
ム選択線により制御される複数の第２のゲート回路を含
み、各第２のゲート回路は、対応するメモリセル列のビ
ット線対と、第２の入出力線対のうちのひとつとの伝達
経路上に設けられ、対応する第２のコラム選択線に制御
されて、導通状態および遮断状態のいずれかとなる第２
のトランスファーゲート回路と、伝達経路上において第
２のトランスファーゲート回路と直列に設けられ、バン
ク選択線に制御されて、導通状態および遮断状態のいず
れかとなる第３のトランスファーゲート回路とを有す
る。

【００３８】請求項１６記載の半導体記憶装置は、列方
向に沿って配置される第１複数個のバンクを備え、各バ
ンクは、行方向に沿って配置される第２複数個のメモリ
セルブロックを含み、各メモリセルブロックは、行列状
に配列される複数のメモリセルと、メモリセル列に対応
して設けられるビット線対とを有し、アドレス信号に応
じて、対応するバンクを選択するためのバンク選択信号
を生成し、かつ対応するメモリセル行を選択する行選択
回路と、バンクごとに行方向に沿って設けられ、バンク
選択信号を伝達するための複数のバンク選択線と、アド
レス信号に応じて、対応するメモリセル列を選択するた
めの列選択信号を生成する列選択回路と、第１複数個の
バンクに共通に列方向に沿って設けられ、列選択信号を
伝達するための複数のコラム選択線と、第１複数個のバ
ンクにそれぞれ対応して行方向に沿って設けられる複数
の入出力線対と、列選択信号に応じて選択されたメモリ
セル列からの読出データを入出力線対に伝達する選択回
路とを備え、各選択回路は、メモリセルブロックにそれ
ぞれ対応して設けられ、コラム選択線のうち、対応する
コラム選択線により制御される複数のゲート回路を含
み、各ゲート回路は、対応するコラム選択線の活性化お
よび対応するバンク選択線の活性化に応じて、活性な駆
動信号を生成する積信号生成回路と、対応するメモリセ
ル列のビット線対と、入出力線対のうちのひとつとの伝
達経路上に設けられ、駆動信号に制御されて、導通状態
および遮断状態のいずれかとなるトランスファーゲート
回路を有する。

【００３９】請求項１７記載の半導体記憶装置は、請求
項１６記載の半導体記憶装置の構成に加えて、積信号生
成回路は、駆動信号を供給するための内部ノードと、内
部ノードと対応するコラム選択線との間に設けられ、ゲ
ート電位がバンク選択線により制御される第１のＰチャ
ネルＭＯＳトランジスタと、接地電位と内部ノードとの
間に設けられ、ゲート電位がバンク選択線により制御さ
れる第１のＮチャネルＭＯＳトランジスタとを含む。

【００４０】請求項１８記載の半導体記憶装置は、請求
項１６記載の半導体記憶装置の構成に加えて、積信号生
成回路は、駆動信号を供給するための内部ノードと、内
部ノードと対応するバンク選択線との間に設けられ、ゲ
ート電位がコラム選択線により制御される第２のＰチャ
ネルＭＯＳトランジスタと、接地電位と内部ノードとの
間に設けられ、ゲート電位がコラム選択線により制御さ
れる第２のＮチャネルＭＯＳトランジスタとを含む。

【００４１】

【発明の実施の形態】［実施の形態１］図１は、本発明
の実施の形態１の同期型半導体記憶装置１０００の構成
の概念を示す概略ブロック図である。

【００４２】図１を参照して、同期型半導体記憶装置１
０００は、外部制御信号入力端子群１０を介して与えら
れる外部制御信号／ＲＡＳ、／ＣＡＳ、／Ｗ、／ＣＳ等
を受けて、これをデコードし、内部制御信号を発生する
モードデコーダ２０と、モードデコーダ２０から出力さ
れる内部制御信号を伝達するコマンドデータバス５３ａ
および５３ｂと、メモリセルが行列状に配列されるメモ
リセルアレイ１００とを備える。

【００４３】メモリセルアレイ１００は、図１に示すと
おり、全部で１６個のメモリセルブロック１００ａ〜１
００ｂに分割配置されている。たとえば、同期型半導体
記憶装置１０００の記憶容量が１Ｇビットである場合、
各メモリセルブロックは６４Ｍビットの容量を有する。
各ブロックは、独立にバンクとして動作し得る構成とな
っている。

【００４４】同期型半導体記憶装置１０００は、さら
に、クロック信号入力端子１６ａおよび１６ｂ（図中で
は、クロック信吾入力信号を総括して符号１６で示す）
に与えられる互いに相補な外部クロック信号ｅｘｔ．Ｃ
ＬＫ、外部クロック信号／ｅｘｔ．ＣＬＫを受け、モー
ドデコーダ２０により制御されて同期動作を開始し、内
部クロック信号ｉｎｔ．ＣＬＫを出力する内部制御クロ
ック生成回路１８とを含む。

【００４５】アドレス信号入力端子群１２を介して与え
られる外部アドレス信号Ａ０〜Ａｉ（ｉ：自然数）は、
モードデコーダ２０の制御の下に、内部クロック信号ｉ
ｎｔ．ＣＬＫに同期して、同期型半導体記憶装置１００
０内に取込まれる。

【００４６】外部アドレス信号Ａ０〜Ａｉのうち、所定
数のビット数のデータは、アドレスバス５１ａを介し
て、バンクデコーダ２２に与えられる。バンクデコーダ
２２からは、アドレスバス５１ｂおよび５１ｃを介し
て、デコードされたバンクアドレスＢ０〜Ｂ７が、各バ
ンクに伝達される。

【００４７】一方、アドレス信号入力端子群１２に与え
られるその他の外部アドレス信号は、アドレスバス５０
ａおよび５０ｂを介して、アドレスドライバ５２に伝達
される。アドレスドライバ５２からさらに、アドレスバ
ス５０ｃを介して、アドレス信号は各バンク（メモリセ
ルブロック）に伝達される。

【００４８】同期型半導体記憶装置１０００は、さら
に、メモリセルブロックの対ごとに設けられ、モードデ
コーダ２０の制御の下に、アドレスバス５０ｃにより伝
達されたロウアドレスをラッチし、プリデコードするロ
ウプリデコーダ３６と、ロウプリデコーダ３６からの出
力をもとに選択されたメモリセルブロックの対応する行
（ワード線）を選択するロウデコーダ４４と、メモリセ
ルブロックごとに設けられ、モードデコーダ２０の制御
の下に、アドレスバス５０ｃにより伝達された列アドレ
スをラッチし、プリデコードするコラムプリデコーダ３
４と、プリデコーダ３４からの出力を伝達するコラムプ
リデコーダ線４０と、コラムプリデコーダ線４０からの
出力をもとに選択されたメモリセルブロックの対応する
列（ビット線対）を選択するコラムデコーダ４２とを含
む。

【００４９】同期型半導体記憶装置１０００は、さら
に、チップ中央部の長辺方向に沿う領域であって、外部
制御信号入力端子群１０およびアドレス信号入力端子群
１２が設けられる領域の外側に、それぞれ配置されるデ
ータ入力端子ＤＱ０〜ＤＱ１５およびＤＱ１６〜ＤＱ３
１と、データ入出力端子ＤＱ０〜ＤＱ３１にそれぞれ対
応して設けられる入出力バッファ回路１４ａ〜１４ｆ
と、入出力バッファと対応するメモリセルブロックとの
間でデータの伝達を行なうデータバス５４と、メモリセ
ルブロック１００ａ〜１００ｂにそれぞれ対応して設け
られ、データバス５４と選択されたメモリセル列との間
でデータの授受を行なうリード／ライトアンプ３８とを
含む。

【００５０】入出力バッファ回路１４ａ〜１４ｆは、図
１には図示していないが、外部から与えられる書込みデ
ータのシリアル・パラレル変換および内部からの読出デ
ータのパラレル・シリアル変換を行うデータ入出力回路
１０８６を介して、メモリセル１００との間でデータの
授受を行う。

【００５１】信号／ＣＳ、信号／ＲＡＳ、信号／ＣＡＳ
および信号／Ｗの取込動作は、内部クロック信号ｉｎ
ｔ．ＣＬＫに同期して行われる。

【００５２】また、アドレス信号入力端子群１２に与え
られるアドレス信号の取込動作も内部クロック信号に同
期して行われる。

【００５３】なお、以下では、便宜上、本願発明を同期
型半導体記憶装置に適用した場合を例として説明する
が、以下の説明で明らかとなるように、本願発明は同期
型半導体記憶装置の構成に限定されることなく、より一
般的に、半導体記憶装置のデータ読出系回路に適用する
ことが可能である。

【００５４】［データ読出のためのＩ／Ｏ線対の構成］
図２は、図１に示したメモリアレイバンクから読出され
たデータをグローバルＩ／ＯデータバスＧ−Ｉ／Ｏまで
伝達するサブＩ／Ｏ線対Ｓ−Ｉ／ＯおよびメインＩ／Ｏ
線対Ｍ−Ｉ／Ｏの配置の一例を示すブロック図である。

【００５５】図２においては、バンク０（図１のメモリ
セルアレイブロック１００ａに対応）は、４つの領域１
００ａ０〜１００ａ３に分割されている。

【００５６】バンク０（Ｂａｎｋ−０）は、図１に示し
たメモリセルアレイ１００を１６個に分割した１個分
（６４Ｍｂｉｔ分の領域）に相当している。ここで、図
１に示した構成のうち、左半平面に属するバンク１００
ａ、１００ｂ、１００ｃ、１００ｄ、１００ｉ、１００
ｊ、１００ｋおよび１００ｌのうちの１つが活性状態と
されて、読出動作においては、対応するデータ入出力端
子ＤＱ０〜ＤＱ１５からデータが出力される。一方、図
１の右半平面に属するバンク１００ｅ、１００ｆ、１０
０ｇ、１００ｈ、１００ｍ、１００ｎ、１００ｏおよび
１００ｐのうちの１つのバンクが活性状態とされ、対応
するデータ入出力端子ＤＱ１６〜ＤＱ３１からデータの
出力が行われる。

【００５７】図２に示すように、領域１００ａ０〜１０
０ａ３の各々は、列方向に８つのメモリセルアレイマッ
トＭＡＢ０〜ＭＡＢ７に分割されている。この各メモリ
セルアレイマットのそれぞれの領域に対応してセンスア
ンプ帯（図示せず）が存在し、選択されたメモリセルか
らのデータを増幅する。

【００５８】以下、たとえば、領域１００ａ０の構成を
例にとって説明する。各マットに対して、ワード線方向
（図中Ｇ−Ｉ／Ｏに沿う方向）には、サブＩ／Ｏ線対Ｓ
−Ｉ／Ｏが走っている。外部アドレス信号に応じて選択
されたコラム選択線ＹＳが活性化されることにより、対
応するメモリセル列のセンスアンプと接続されること
で、センスアンプにより増幅された読出データが、サブ
Ｉ／Ｏ線対Ｓ−Ｉ／Ｏに伝達される。このサブＩ／Ｏ線
対Ｓ−Ｉ／Ｏは、２本で１つのデータを伝達する相補構
成となっている。各メモリセルアレイマットに対して縦
方向（図中Ｇ−Ｉ／Ｏに垂直な方向、メモリセルアレイ
の列方向）には、メインＩ／Ｏ線対Ｍ−Ｉ／Ｏが走って
いる。サブＩ／Ｏ線対により伝達されたデータは、この
サブＩ／Ｏ線対Ｓ−Ｉ／ＯとメインＩ／Ｏ線対Ｍ−Ｉ／
Ｏとの交点に位置するサブアンプＳＵＡにより増幅され
た後、対応するメインＩ／Ｏ線対Ｍ−Ｉ／Ｏに伝達され
る。メインＩ／Ｏ線対Ｍ−Ｉ／Ｏにより伝達された読出
データは、リード／ライトアンプ９０２、９０４、９０
６および９０８により増幅されて、対応するグローバル
Ｉ／ＯバスＧ−Ｉ／Ｏに伝達される。

【００５９】メインＩ／Ｏ線対も、２本で１つのデータ
を伝達する相補構成である。図２において、サブＩ／Ｏ
線対とメインＩ／Ｏ線対の交点において黒四角で表わさ
れた領域が、サブＩ／Ｏ線対Ｓ−Ｉ／ＯとメインＩ／Ｏ
線対Ｍ−Ｉ／Ｏとを接続するトランスファゲートおよび
サブアンプの位置を示している。

【００６０】ライト動作においては、上述したのと逆の
経路を介して外部からのデータが選択されたメモリセル
に書込まれる。

【００６１】１本の列選択線が活性化されることで選択
されるメモリセルの数は、たとえば、４個である。

【００６２】この場合、図２に示した例においては、領
域１００ａ０において列選択線ＹＳ０が、領域１００ａ
１において列選択線ＹＳ１が、領域１００ａ２において
列選択線ＹＳ２が、領域１００ａ３において列選択線Ｙ
Ｓ３がそれぞれ活性化されると、同時に１６個のデータ
の読出が行われることになる。

【００６３】図３は、たとえば、メモリセル列領域１０
０ａ０において、選択されたビット線対からサブＩ／Ｏ
線対ＲＳ−Ｉ／Ｏにデータを伝達するためのトランスフ
ァゲート部の構成を示す回路図である。

【００６４】図３においては、１つの列選択線ＹＳ０に
よって、２つのメモリセル列が対応する２つのサブＩ／
Ｏ線対Ｓ−Ｉ／Ｏに接続される部分の構成を抜き出して
示している。

【００６５】図３を参照して、列選択線ＹＳ０が活性化
すると、ビット線対ＢＬ０，ＺＢＬ０は、それぞれトラ
ンスファゲートトランジスタＴＮ０１およびＴＮ０２を
介して、サブＩ／Ｏ線対Ｓ−Ｉ／Ｏ０に接続される。こ
れによりセンスアンプ２００．０により増幅された読出
データがサブＩ／Ｏ線対Ｓ−Ｉ／Ｏ０に伝達される。

【００６６】一方、ビット線対ＢＬ１，ＺＢＬ１は、列
選択線ＲＹＳ０が活性化すると、トランスファゲートト
ランジスタＴＮ１１およびＴＮ１２を介して、サブＩ／
Ｏ線対Ｓ−Ｉ／Ｏ１と接続される。これによりセンスア
ンプ２００．１により増幅された読出データがサブＩ／
Ｏ線対Ｓ−Ｉ／Ｏ１に伝達される。

【００６７】図４は、サブＩ／Ｏ線対Ｓ−Ｉ／Ｏ０およ
びＳ−Ｉ／Ｏ１と、対応するメインＩ／Ｏ線対Ｍ−Ｉ／
Ｏ０およびＭ−Ｉ／Ｏ１との交点に設けられるイコライ
ズ回路７４２、７４４およびサブアンプ４６２および４
６４の構成を示す回路図である。

【００６８】サブＩ／Ｏ線対Ｓ−Ｉ／Ｏ０に対応して、
イコライズ回路７４２およびサブアンプ４６２が設けら
れ、サブＩ／Ｏ線対Ｓ−Ｉ／Ｏ１に対応して、イコライ
ズ回路７４４およびサブアンプ４６４が設けられてい
る。イコライズ回路７４２は、サブＩ／Ｏ線対ＲＳ−Ｉ
／Ｏ０間に直列に接続され、信号ｉｏｅｑにより導通状
態とされるＮチャネルＭＯＳトランジスタＮＥ０１およ
びＮＥ０２を含む。ＮＥ０１およびＮＥ０２の接続点に
は、プリチャージ電位Ｖａｒｒａｙが供給されている。

【００６９】ここで、プリチャージ電位Ｖａｒｒａｙ
は、メモリセルアレイに供給するために、外部電源電位
から降圧された電位である。

【００７０】サブアンプ４６２は、ゲートにリードイネ
ーブル信号ＲＥｉ（ｉ：自然数）を受け、ソースに接地
電位を受けるＮチャネルＭＯＳトランジスタＭ５と、そ
れぞれソースがトランジスタＭ５のドレインと接続し、
ゲートにはそれぞれ対応するサブＩ／Ｏ線対のＩ／Ｏ線
がそれぞれ接続するＮチャネルＭＯＳトランジスタＭ１
１およびＭ１２と、トランジスタＭ１１とＭ１２のドレ
インと、対応するメインＩ／Ｏ線対Ｍ−Ｉ／Ｏ０のＩ／
Ｏ線との間にそれぞれ接続され、ゲート電位がブロック
選択信号ＢＳｊ（ｊ：自然数）により制御されるＮチャ
ネルＭＯＳトランジスタＭ１３およびＭ１４とを含む。

【００７１】後に説明するように、リードイネーブル信
号はコラムデコーダ側から列方向に延在する信号線によ
り伝達され、ブロック選択信号ＢＳｊは、メインロウデ
コーダ側から行方向に延在する信号線により伝達され
る。

【００７２】ブロック選択信号ＢＳｊは、図２に示した
メモリセルアレイマットＭＡＢ０〜ＭＡＢ７のいずれを
選択するかを指示する信号である。

【００７３】すなわち、信号ＢＳｊの活性化によりトラ
ンジスタＭ１３およびＭ１４が導通状態となっている場
合、信号ＲＥｉの活性化によりトランジスタＭ５が導通
状態となり、トランジスタＭ１１およびＭ１２のソース
電位レベルが接地電位レベルにプルダウンされると、サ
ブＩ／Ｏ線対Ｓ−Ｉ／Ｏ０の電位レベルに応じて、メイ
ンＩ／Ｏ線対Ｍ−Ｉ／Ｏ０のいずれかの電位レベルが接
地電位までプルダウンされることになる。

【００７４】以上のようにして、読出動作においてはサ
ブＩ／Ｏ線対により伝達されたデータが、メインＩ／Ｏ
線対に伝達されることなる。

【００７５】さらに、サブアンプ４６２は、サブＩ／Ｏ
線対Ｓ−Ｉ／Ｏ０とメインＩ／Ｏ線対Ｍ−Ｉ／Ｏ０との
間にそれぞれ接続され、ゲート電位が信号ｉｏｗｅによ
り制御されるトランジスタＭ１５およびＭ１６とを含
む。

【００７６】すなわち、書込動作においては、信号ｉｏ
ｗｅが活性状態となることで、トランジスタＭ１５およ
びＭ１６がともに導通状態となり、サブＩ／Ｏ線対Ｓ−
Ｉ／Ｏ０とメインＩ／Ｏ線対Ｍ−Ｉ／Ｏ０とが直接接続
されることになる。

【００７７】同様の構成が、サブＩ／Ｏ線対Ｓ−Ｉ／Ｏ
１およびメインＩ／Ｏ線対Ｍ−Ｉ／Ｏ１に対応して設け
られている。

【００７８】このような構成とすることで、行方向に伝
達される信号ＢＳｊおよび列方向に伝達される信号ＲＥ
ｉの２つにより、サブアンプ４６２が活性状態となる。

【００７９】つまり、行方向に伝達される信号ＢＳｊ
は、たとえば、ワード線の活性化の時点で同時に活性化
される。一方、サブアンプ４６２，４６４は、その後の
コラムアクセス時にコラム選択線と平行に走るリードイ
ネーブル信号ＲＥｉにより活性化される。図３１に示し
た従来の構成では、メインロウデコーダ９４０を通って
伝達される信号ｉｏｒｅによりサブアンプＳＵＡが活性
化されるのに対し、図４に示した構成では、コラム選択
線と平行に走る信号ＲＥｉによりサブアンプ４６２，４
６４を制御できるため、コラム選択線との信号間スキュ
ーが小さく信号間のタイミング制御が容易となり、より
一層の高速アクセスを実現することが可能となる。

【００８０】図５は、このようなリードイネーブル信号
ＲＥｉおよびブロック選択信号ＢＳｊのサブアンプＳＵ
Ａへの伝達の構成をしめす概念図である。

【００８１】以下では、図１に示した構成のうち、バン
ク０、すなわち、領域１００ａを例にとって説明する。

【００８２】領域１００ａに含まれるメモリセルアレイ
は、列方向にはセンスアンプ帯１１０により上述の通り
メモリセルアレイマットＭＡＢ０〜ＭＡＢ７に分割され
ており、各メモリセルアレイマットは、行方向にサブワ
ードデコーダ１２０により２つの領域に分割されてい
る。

【００８３】一つのメモリセルアレイマットを選択する
ために、メインロウデコーダ４４から伝達される信号Ｂ
Ｓｊと信号ＢＳｊ＋１の２つの信号が用いられる。

【００８４】図５に示した構成では、領域１００ａ０〜
１００ａ３までの全ての領域から同時にデータの読出が
行なわれる。すなわち、信号ＲＥ０〜信号ＲＥ４は全て
同時に活性化する。

【００８５】このため、信号ＢＳｊ、信号ＢＳｊ＋１お
よび信号ＲＥ０〜ＲＥ４の活性化により、領域１００ａ
０に対応して設けられたサブアンプＳＵＡ０と、領域１
００ａ１に対応して設けられたサブアンプＳＵＡ１と、
領域１００ａ２に対応して設けられたサブアンプＳＵＡ
２と、領域１００ａ３に対応して設けられたサブアンプ
ＳＵＡ３とが同時に活性化し、一回のコラムアクセスで
バンク０中のすべての領域１００ａ０〜１００ａ３に対
応するメインＩ／Ｏ線対Ｍ−Ｉ／Ｏからデータの読出が
行なわれる。

【００８６】図６は、図５に示したリードイネーブル信
号ＲＥ０〜ＲＥ４を生成するリードイネーブル信号生成
回路３００の構成を示す概略ブロック図である。

【００８７】図６では，例として、リードイネーブル信
号ＲＥ０を生成する場合の構成を示す。

【００８８】リードイネーブル信号生成回路３００は、
バンク選択信号ＢＡ０〜ＢＡ２のうち、第１の入力ノー
ドに信号ＢＡ０を受け、第２および第３の入力ノードに
それぞれ信号ＢＡ１の反転信号の信号／ＢＡ１、信号Ｂ
Ａ２の反転信号の／ＢＡ２を受ける３入力ＮＡＮＤ回路
３０２と、ＮＡＮＤ回路３０２の出力を受けるインバー
タ３０４と、インバータ３０４の出力およびサブアンプ
活性化信号ＳＡＡを受ける２入力ＮＡＮＤ回路３０６
と、ＮＡＮＤ回路３０６の出力を受けて、リードイネー
ブル信号ＲＥ０を出力するインバータ３０８とを含む。

【００８９】他のリードイネーブル信号ＲＥ１〜ＲＥ４
を生成するリードイネーブル信号生成回路の構成も同様
である。

【００９０】さらに、他のバンクにおけるリードイネー
ブル信号生成回路も、ＮＡＮＤ回路３０２が受けるバン
ク選択信号の組み合わせが異なるのみで、その基本的な
構成は同様である。

【００９１】図７は、図２〜６において、説明した読出
系回路の動作を説明するためのタイミングチャートであ
る。

【００９２】図中特に電位レベルを明示していない部分
は、”Ｌ”レベルは接地電位であり、”Ｈ”レベルは電
源電位Ｖｃｃである。

【００９３】時刻ｔ１において、スタンバイ状態におい
て、Ｖａｒｒａｙ／２の電位にイコライズされていたサ
ブＩ／Ｏ線対Ｓ−Ｉ／Ｏの電位が、電位Ｖａｒｒａｙに
プリチャージされる。

【００９４】続いて、時刻ｔ２において、選択されたメ
モリマットに対応するブロック選択信号ＢＳｊおよび選
択されたワード線の電位レベルが活性化する。これに応
じて、時刻ｔ３において、選択されたワード線に接続さ
れているメモリセルの記憶データに応じてビット線対の
電位レベルが変化する。

【００９５】時刻ｔ４において、センスアンプ活性化信
号ＳＡＥが活性状態となり、センスアンプにより、ビッ
ト線対に時刻ｔ３において生じていた電位差が増幅され
る。

【００９６】時刻ｔ５において、選択されたメモリセル
列に対応する列選択信号ＣＳＬが活性化し、ビット線対
の電位がサブＩ／Ｏ線対Ｓ−Ｉ／Ｏに伝達される。

【００９７】時刻ｔ６において、メインＩ／Ｏ線対Ｍ−
Ｉ／Ｏに対するイコライズ信号ＩＯＥＱが不活性化（そ
の反転信号／ＩＯＥＱは活性化）し、サブアンプ活性化
信号ＳＡＡの活性化に応じてリードイネーブル信号ＲＥ
が活性化する。信号ＢＳｊおよび信号ＲＥの活性化に応
じて、サブアンプＳＵＡが活性化して、サブＩ／Ｏ線対
Ｓ−Ｉ／Ｏ線対の電位差がメインＩ／Ｏ線対Ｍ−Ｉ／Ｏ
に伝達される。

【００９８】時刻ｔ７において、プリアンプ活性化信号
ＰＡＥが活性し、メインＩ／Ｏ線対Ｍ−Ｉ／Ｏの電位が
グローバルＩ／ＯバスＧ−Ｉ／Ｏに伝達される。

【００９９】時刻ｔ８において、列選択信号ＣＳＬが不
活性化して、ビット線対とサブＩ／Ｏ線対とが分離され
る。

【０１００】時刻ｔ９において、サブアンプ活性化信号
ＳＡＡの不活性化に応じて、リードイネーブル信号ＲＥ
が不活性化し不活性化しＩ／Ｏ線対イコライズ信号ＩＯ
ＥＱは活性化してメインＩ／Ｏ線対Ｍ−Ｉ／Ｏの電位レ
ベルは電位Ｖａｒｒａｙに復帰する。

【０１０１】なお、以上の説明では、サブＩ／Ｏ線対Ｓ
−Ｉ／Ｏのプリチャージ電位もメインＩ／Ｏ線対Ｍ−Ｉ
／Ｏのプリチャージ電位もいずれも電位Ｖａｒｒａｙと
したが、両者のプリチャージ電位は、必ずしもこの電位
レベルに限定されるわけではなく、たとえば、メインＩ
／Ｏ線対Ｍ−Ｉ／Ｏのプリチャージ電位は、周辺回路に
供給される電位Ｖａｒｒａｙよりも高い電位としてもよ
い。

【０１０２】以上のような動作により、サブアンプの活
性化が行方向に伝達される信号ＢＳｊおよび列方向に伝
達される信号ＲＥの双方の活性化に応じて行なわれる。
このため、サブアンプの活性化を制御する信号とコラム
選択線の信号との間のスキューが小さく信号間のタイミ
ング制御が容易となり、より一層の高速アクセスを実現
することが可能となる。

【０１０３】［実施の形態１の変形例１］図４に示した
サブアンプ４６２および４６４の構成においては、トラ
ンジスタＭ５が信号ＲＥｉにより制御され、トランジス
タＭ１３，Ｍ１４，Ｍ２３およびＭ２４は、信号ＢＳｊ
により制御される構成となっていた。

【０１０４】しかしながら、本願発明はこのような構成
に限定されるものではない。図８は、実施の形態１の変
形例の構成を示す回路図である。図８に示した構成にお
いては、トランジスタＭ５が行方向に伝達される信号Ｂ
Ｓｊにより制御され、トランジスタＭ１３，Ｍ１４，Ｍ
２３およびＭ２４は、列方向に伝達される信号ＲＥｉに
より制御される構成となっている。

【０１０５】このような、構成によっても、図４に示し
たサブアンプと同様の効果を奏することが可能である。

【０１０６】より一般的には、トランジスタＭ５が列方
向に伝達される信号により制御され、トランジスタＭ１
３，Ｍ１４，Ｍ２３およびＭ２４は、行方向に伝達され
る信号により制御される構成であっても、トランジスタ
Ｍ５が行方向に伝達される信号により制御され、トラン
ジスタＭ１３，Ｍ１４，Ｍ２３およびＭ２４は、列方向
に伝達される信号により制御される構成であっても、同
様の効果が奏される。

【０１０７】［実施の形態１の変形例２］図５に示した
例では、一回のコラムアクセスでバンク０中のすべての
領域１００ａ０〜１００ａ３に対応するメインＩ／Ｏ線
対Ｍ−Ｉ／Ｏからデータの読出が行なわれる。

【０１０８】しかしながら、一回のコラムアクセスで、
バンク中のすべてのメインＩ／Ｏ線対Ｍ−Ｉ／Ｏからデ
ータの読出が行なわれる必要はなく、一部のメインＩ／
Ｏ線対Ｍ−Ｉ／Ｏから選択的にデータの読出が行なわれ
る構成とすることも可能である。

【０１０９】図９は、このように、一回のコラムアクセ
スで、メインＩ／Ｏ線対Ｍ−Ｉ／Ｏから選択的にデータ
の読出が行なわれる構成を示す概略ブロック図である。

【０１１０】図５の構成と異なる点は、領域１００ａ０
および領域１００ａ２に対しては、内部列アドレスのＣ
Ａ８が対応し、領域１００ａ１および領域１００ａ３に
対しては、内部列アドレスの／ＣＡ８が対応する構成と
なっていることである。各領域１００ａ０〜１００ａ３
内のメモリセル列は、列アドレスＣＡ０〜ＣＡ７により
指定される。このため、領域１００ａ０と領域１００ａ
１の境界を伝達されるリードイネーブル信号は、サブア
ンプＳＵＡ０とサブアンプＳＵＡ１とを独立に制御する
ために、信号ＲＥ１と信号ＲＥ２との２系統となってい
る。

【０１１１】同様に、領域１００ａ１と領域１００ａ２
の境界を伝達されるリードイネーブル信号は、サブアン
プＳＵＡ１とサブアンプＳＵＡ２とを独立に制御するた
めに、信号ＲＥ３と信号ＲＥ４との２系統となってお
り、領域１００ａ２と領域１００ａ３の境界を伝達され
るリードイネーブル信号は、サブアンプＳＵＡ２とサブ
アンプＳＵＡ３とを独立に制御するために、信号ＲＥ５
と信号ＲＥ６との２系統となっている。

【０１１２】図１０は、図９に示したＳＵＡｉおよびＳ
ＵＡｉ＋１（ｉ＝０〜２）の構成を示す回路図である。

【０１１３】基本的には、それぞれ独立な信号ＲＥｉお
よび信号ＲＥｉ＋１で制御される、図４で示した構成を
２つ並べたものとなっている。したがって、図４と同一
部分には同一符号を付して、説明は繰り返さない。

【０１１４】なお、図８で示した構成を同様にして２つ
並べた構成とすることも可能である。

【０１１５】図１１は、図９に示したリードイネーブル
信号ＲＥ０〜ＲＥ７を生成するリードイネーブル信号生
成回路３２０の構成を示す概略ブロック図である。

【０１１６】図１１では，例として、リードイネーブル
信号ＲＥ１を生成する場合の構成を示す。

【０１１７】リードイネーブル信号生成回路３２０は、
バンク選択信号ＢＡ０〜ＢＡ２のうち、第１の入力ノー
ドに信号ＢＡ０を受け、第２および第３の入力ノードに
それぞれ信号ＢＡ１の反転信号の信号／ＢＡ１、信号Ｂ
Ａ２の反転信号の／ＢＡ２を受け、第４の入力ノードに
信号ＣＡ８を受ける４入力ＮＡＮＤ回路３１０と、ＮＡ
ＮＤ回路３１０の出力を受けるインバータ３０４と、イ
ンバータ３０４の出力およびサブアンプ活性化信号ＳＡ
Ａを受ける２入力ＮＡＮＤ回路３０６と、ＮＡＮＤ回路
３０６の出力を受けて、リードイネーブル信号ＲＥ１を
出力するインバータ３０８とを含む。

【０１１８】他のリードイネーブル信号ＲＥ０、ＲＥ２
〜ＲＥ７を生成するリードイネーブル信号生成回路の構
成も同様である。

【０１１９】さらに、他のバンクにおけるリードイネー
ブル信号生成回路も、ＮＡＮＤ回路３１０が受けるバン
ク選択信号およびアドレス信号ＣＡ８の組み合わせが異
なるのみで、その基本的な構成は同様である。

【０１２０】以上のような構成で、１コラムアクセスで
メインＩ／Ｏ線対Ｍ−Ｉ／Ｏから選択的にデータの読出
を行いつつ、かつ、サブアンプの活性化を制御する信号
とコラム選択線の信号との間のスキューが小さく信号間
のタイミング制御が容易となり、より一層の高速アクセ
スを実現することが可能となる。

【０１２１】［実施の形態２］図１２は、本発明の実施
の形態２のサブアンプ５００の構成を示す回路図であ
る。図４に示した実施の形態１のサブアンプ４６２の構
成と異なる点は、列方向に伝達される信号（以下、コラ
ム系制御信号とよぶ）により制御されるトランジスタＭ
５、Ｍ１１、Ｍ１２のしきい値電圧よりも、行方向に伝
達される信号（以下、ロウ系制御信号とよぶ）トランジ
スタＭ１３およびＭ１４のしきい値電圧が高くなってい
る点である。

【０１２２】半導体記憶装置の高集積化に伴ない、その
信頼性を確保するために動作電源電圧は、低下してい
る。この場合でも、高速動作を確保するために回路を構
成するトランジスタのしきい値電圧は低く設定される傾
向にある。

【０１２３】しかしながら、トランジスタのしきい値電
圧の低下はサブスレッショルドリーク電流の増加をもた
らし、たとえば、待機動作中の消費電力の増加をもたら
すことになる。たとえば、図４に示したサブアンプ４６
２では、サブＩ／Ｏ線対Ｓ−Ｉ／ＯおよびメインＩ／Ｏ
線対Ｍ−Ｉ／Ｏは、待機時において内部電源電圧Ｖｃｃ
（電圧Ｖａｒｒａｙ）にプリチャージされるので、たと
えば、トランジスタＭ１４→Ｍ１２→Ｍ５を経由するリ
ークパスが存在する。

【０１２４】ところが、図１２に示した構成ではトラン
ジスタＭ１４のしきい値電圧がトランジスタＭ１２やト
ランジスタＭ５のしきい値電圧よりも高く設定されてい
るために、トランジスタＭ１４により、このサブスレッ
ショルドリーク電流が抑制される。

【０１２５】この場合，たとえば、図７で説明したとお
り、ロウ系の制御信号は、コラム系の制御信号よりも先
に活性化される。したがって、トランジスタＭ１４およ
びＭ１３にしきい値の高いトランジスタを用いた場合で
も、サブアンプ５００の動作速度の劣化は抑制される。

【０１２６】図７のスタンバイ期間（期間Ａ（〜時刻ｔ
１））においても、期間Ｂ（時刻ｔ２〜ｔ５）の期間に
おいて、上記のようなリーク電流の低減効果が得られ
る。

【０１２７】［実施の形態２の変形例］図１３は本発明
の実施の形態２の変形例のサブアンプ５２０の構成を示
す回路図である。

【０１２８】図１２においては、ロウ系の制御信号によ
り制御されるトランジスタＭ１３およびＭ１４のしきい
値を高い値に設定したが、リーク電流の低減という観点
からは、コラム系の制御信号により制御されるトランジ
スタＭ５のしきい値を高く設定してもよい。図１３にお
いては、トランジスタＭ５のしきい値を他のトランジス
タＭ１１、Ｍ１２、Ｍ１３およびＭ１４のしきい値より
も高く設定している。

【０１２９】なお、図１２および図１３の説明ではトラ
ンジスタＭ１３およびＭ１４がロウ系の制御信号により
制御され、トランジスタＭ５がコラム系の制御信号によ
り制御されるとしたが、トランジスタＭ１３およびＭ１
４がコラム系の制御信号により制御され、トランジスタ
Ｍ５がロウ系の制御信号により制御される構成としても
よい。

【０１３０】［実施の形態３］図１４は、本発明の実施
の形態３のサブアンプ６００の構成を示す回路図であ
る。実施の形態１のサブアンプ４６２の構成と異なる点
は以下のとおりである。

【０１３１】トランジスタＭ５のトランジスタサイズ
（ゲート幅）を他のトランジスタＭ１１〜Ｍ１４のサイ
ズよりも小さくした上で、このトランジスタＭ５のゲー
ト電位を、たとえば内部電源電位Ｖｃｃに固定する構成
となっている。

【０１３２】ここで、トランジスタＭ１３およびＭ１４
は、たとえば、コラム系の制御信号であるリードイネー
ブル信号ＲＥで制御する。

【０１３３】このような構成とすることで、トランジス
タＭ５は、メインＩ／Ｏ線対の放電電流の電流リミッタ
として動作する。この場合、サブＩ／Ｏ線対Ｓ−Ｉ／Ｏ
の電位差の開きが遅く、メインＩ／Ｏ線対のＭ−Ｉ／Ｏ
および／Ｍ−Ｉ／Ｏの両者の電位とも接地電位側いった
んプルダウンされ、結果としてメインＩ／Ｏ線対のＭ−
Ｉ／Ｏおよび／Ｍ−Ｉ／Ｏ間の電位差の開きが遅れるこ
とを防止することが可能である。

【０１３４】［実施の形態３の変形例］図１４に示した
サブアンプ６００では、トランにジスタＭ５は、ゲート
幅を他のトランジスタよりも小さくした上で、そのゲー
ト電位を一定値に固定する構成となっていた。このトラ
ンジスタＭ５の電位としては、必ずしもこのような固定
電位である必要はなく、ダイナミックに変化する電位で
もよい。

【０１３５】図１５は実施の形態３の変形例のサブアン
プ６２０の構成を示す回路図である。図１４構成と異な
る点は、トランジスタＭ５のゲート電位が差動増幅器６
３０の出力により制御される構成となっている点であ
る。

【０１３６】差動増幅器６３０は、サブアンプを活性化
する信号ＲＥの活性化に応じて活性化され、＋入力ノー
ドはトランジスタＭ１１およびＭ１２のソースが共通に
接続するノードＮと接続し、−入力ノードは、基準電位
Ｖｒｅｆを受ける。

【０１３７】ノードＮの電位レベルに設計上の最適値が
存在する場合、その値を参照電位Ｖｒｅｆとして、トラ
ンジスタＭ５のゲート電位をこの差動増幅器６３０の出
力のダイナミックに変化する電位により制御する。

【０１３８】このような構成でも、図１４に示したサブ
アンプ６００と同様の効果を奏する。

【０１３９】図１６は、図１５に示した差動増幅回路６
３０の構成の一例を示す回路図である。ＮチャネルＭＯ
ＳトランジスタＮ１２、Ｎ１３およびトランジスタＰ１
１およびＰ１２により構成される周知のカレントミラー
型差動増幅器の活性／不活性を信号ＲＥにより導通状態
となるＮチャンルＭＯＳトランジスタＮ１１により制御
している。

【０１４０】［実施の形態４］図１７は、本発明の実施
の形態４のサブアンプ６４０の構成を示す回路図であ
る。図１４に示した実施の形態１のサブアンプ４６２と
異なる点は、トランジスタＭ１１およびＭ１２のソース
が直接接地電位を受ける構成となっている点である。そ
の他の点は、実施の形態１のサブアンプ４６２の構成と
同様であるので同一部分には同一符号を付して、その説
明は繰り返さない。

【０１４１】このような構成とすることで、素子数を削
減した上で、サブアンプの活性化を制御する信号とコラ
ム選択線の信号との間のスキューが小さく信号間のタイ
ミング制御が容易となり、かつ、トランジスタＭ５が省
略されている分、より一層の高速アクセスを実現するこ
とが可能となる。

【０１４２】なお、図１７の構成においても、サブスレ
ッショルドリーク電流を低減するために、図１２のサブ
アンプ５００の構成と同様に、トランジスタＭ１３およ
びＭ１４のしきい値をトランジスタＭ１１およびＭ１２
のしきい値よりも高く設定する構成とすることも可能で
ある。

【０１４３】［実施の形態５］以上の説明では、おも
に、メインＩ／Ｏ線対が複数のメモリセルブロックに共
通に設けられる構成について説明した。

【０１４４】しかし、上記のようなメモリセルブロック
の各々が独立に読出および書込みが可能なバンクであっ
て、このバンクに共通にデータを読出あるいは書込むた
めのデータ線対が設けられる構成とすることも可能であ
る。

【０１４５】このようにマルチバンク構成とすることに
より、選択されたメモリセルの属するバンクのみを選択
的に動作させることが可能となり、消費電力の低減やセ
ンスアンプやサブアンプ等で発生する雑音の低減を図る
ことが可能となる。

【０１４６】図１８は、上述したようなメモリセルアレ
イ２０００の構成を説明するための概略ブロック図であ
る。

【０１４７】図１８を参照して、メモリセルアレイ２０
００は、センスアンプ帯とサブワードドライバ帯に囲ま
れたメモリセルアレイ単位（バンク）に細分化されてい
る。メモリセルアレイ２０００は、このようなメモリセ
ルアレイ単位ごとに活性化される。

【０１４８】メインワード線ＭＷＬは、各メモリセルア
レイ単位を跨いで設けられ、活性化させる必要のあるサ
ブワードドライバＳＷＤを活性化させる。サブワードド
ライバＳＷＤの活性化に応じて、対応するサブワード線
ＳＷＬが活性化される。センスアンプは、メモリセルア
レイ単位を挟んで交互に配置される構成となっている。

【０１４９】一方、活性化させる領域（バンク）の選択
線とセンス選択線が交差する領域に属するセンスアンプ
が活性化される。

【０１５０】メモリセルアレイ単位のワード線方向に沿
って、センスアンプ帯を横切るようにセグメントＹＳ線
が配置される。

【０１５１】メモリセルアレイ単位からのデータの読出
においては、セグメントＹＳ線ＳＧＹＳが活性化される
ことにより、セグメントＹＳ線ＳＧＹＳと活性化される
領域のバンク選択線が交差する領域（バンク）が活性化
される。活性化された領域（バンク）からは、たとえ
ば、４センスアンプごとに１データが読出される構成と
なっている。

【０１５２】この読出データは、メモリセルアレイ上を
ワード線とは直交する方向に走るデータ線ペアを通じ
て、読出／書込アンプ（以下、Ｒ／Ｗアンプ）２１５４
に伝達される。

【０１５３】その後、周辺回路上やデータバス領域を介
して、データ出力部に読出データが伝達される。あるい
は、メモリ／ロジック混載チップである場合は、データ
バス領域を介して、ロジック部にデータが伝達される。

【０１５４】より詳しく説明すると、メモリセルアレイ
２０００は、４行４列に配列されたメモリマット（バン
ク）を有し、各行に対応してメインロウデコーダ２１４
２に含まれるメインワードドライバ群が設けられ、各列
に対応してＩ／Ｏセレクタ２１５２が設けられている。
各メモリマット（バンク）にはセンスアンプ帯２１４８
とサブワードドライバ帯２１５０とが設けられている。

【０１５５】まず、ロウ系の選択動作を説明する。行ア
ドレス信号に応じてメインワードドライバ２１５６によ
りメインワード線ＭＷＬが選択的に活性化される。ま
た、ＳＤドライバ２１４４によってセグメントデコード
線ＳＧＤＬ（バンク選択線ＢＳＬおよび選択線ＳＬなら
びにリセット線ＲＳＬを含む）が活性化される。メイン
ワード線ＭＷＬとセグメントデコード線ＳＧＤＬとによ
り対応するサブワードドライバ２１６８が活性化され、
それに応じてサブワード線２１７０が活性化され、選択
されたメモリセルに接続されているアクセストランジス
タが導通状態となる。ここで、選択線ＳＬは、４本の選
択線ＳＬ０〜ＳＬ３を総称する。

【０１５６】また、リセット線ＲＳＬは、４本のリセッ
ト線ＲＳＬ０〜ＲＳＬ３を総称するものとする。

【０１５７】これに応じて、選択されたメモリセル列に
対応して設けられるビット線対２１５８にデータが出力
される。

【０１５８】次に、カラム方向の選択動作を説明する
と、セグメントＹＳドライバ２１６０によってセグメン
トＹＳ線ＳＧＹＳが活性化される。ここで、セグメント
ＹＳ線ＳＧＹＳは、４本のリードソース線ＲＧＬ０〜Ｒ
ＧＬ３と、４本のライト活性化線ＷＲＬ０〜ＷＲＬ３と
を含む。このＳＧＹＳ線が活性化することにより、選択
的に対応するＩ／Ｏゲート（サブアンプ）２１６２が活
性状態となって、４つのセンスアンプの出力信号のうち
のひとつが、Ｉ／Ｏ線２１６４を介して外部に読出され
る。

【０１５９】Ｉ／Ｏ線２１６４には、それぞれプリチャ
ージ回路２１６６が設けられ、読出動作の開始前におい
ては、Ｉ／Ｏ線２１６４を構成するデータ線対は、たと
えば、電源電位Ｖｃｃにプリチャージされている。

【０１６０】なお、リードソース線ＲＧＬ０〜ＲＧＬ３
を総称して、リードソース線ＲＧＬと総称し、ライト活
性化線ＷＲＬ０〜ＷＲＬ３を総称して、ライト活性化線
ＷＲＬと総称することとする。

【０１６１】図１９は、図１８に示したサブワードドラ
イバ帯ＢＳＤＲｎの詳細な構成を示すための回路図であ
る。

【０１６２】ドライバ回路８０００は、ゲートがバンク
選択線ＢＳＬにより制御され、メインワード線と内部ノ
ードｎ１との間に設けられる選択トランジスタ８１００
と、ノードｎ１にゲートが接続し、選択線ＳＬのうちの
１つのＳＬ０とサブワード線ＳＷＬとの間に接続される
トランジスタ８１０２と、ゲート電位がトランジスタ８
１０２と同じ選択線ＳＬ０により制御され、サブワード
線ＳＷＬとノードｎ１との間に接続されるトランジスタ
８１０４とを含む。また、リセット線ＲＳＬ０によりゲ
ート電位が制御され、サブワード線と接地電位との間に
設けられるトランジスタ８１０６をさらに含む。

【０１６３】他のメインワード線およびサブワード線に
ついても同様の構成が存在する。このような構成とする
ことで、メインワード線ＭＷＬが活性化し、バンク選択
線ＢＳＬが活性化して、かつ選択線ＳＬのいずれかが活
性化することで、対応するワード線ＳＷＬが活性状態
（高電位）とされ、リセット線ＲＳＬが選択的に活性化
することで、対応するサブワード線ＳＷＬが接地電位に
放電される。

【０１６４】図１９に示した例においては、１つのメイ
ンワード線ＭＷＬが各バンクにおいて４本のサブワード
線ＳＷＬを制御し、いずれのサブワード線ＳＷＬが選択
されるかは、選択線ＳＬのうちのひとつの活性化により
指定される。

【０１６５】バンク選択線ＢＳＬは、活性化時には昇圧
電圧Ｖｐｐのレベルとなり、サブワード線ＳＷＬが活性
化した後は、接地電位レベルＶｓｓレベルに変化する。
この場合、トランジスタ８１０２および８１０４により
構成されるラッチ回路により、このバンク選択線ＢＳＬ
の活性化の状態が保持されることになる。選択線ＳＬと
リセット線ＲＳＬとの電位レベルは互いに相補となるよ
うに制御される。

【０１６６】待機動作時においては、バンク選択線ＢＳ
Ｌが接地電位（ＧＮＤ）レベルであり、選択線ＳＬが接
地電位（ＧＮＤ）レベルであり、リセット線ＲＳＬは電
源電位（Ｖｃｃ）レベルとなっている。

【０１６７】活性化動作時においては、まず、対応する
リセット線を接地電位（ＧＮＤ）とし、活性化すべきサ
ブワード線ＳＷＬに対応するバンク選択線ＢＳＬが活性
化されて、その電位レベルは昇圧電位Ｖｐｐレベルとな
る。

【０１６８】続いて、メインワード線ＭＷＬが活性化さ
れ電源電位（Ｖｃｃ）レベルとなる。このメインワード
線ＭＷＬの活性化とほぼ同時に、選択線ＳＬのうちの１
つが電源電位（Ｖｃｃ）レベルとなり、サブワード線Ｓ
ＷＬは（Ｖｃｃ−Ｖｔｈ）レベルとなる。その後、バン
ク選択線ＢＳＬは、接地電位（ＧＮＤ）レベルに変化
し、ドライバ回路発生中のラッチ回路に電荷が閉込めら
れることになる。

【０１６９】この電荷がトランジスタ８１０２および８
１０４により閉込められている状態で、選択線ＳＬのう
ちの選択されている１つの電位レベルを昇圧電位（Ｖｐ
ｐ）レベルまで上昇させれば、サブワード線ＳＷＬのレ
ベルは、昇圧電位（Ｖｐｐ）レベルまで変化することに
なる。

【０１７０】リセット動作時には、バンク選択線を電源
電位（Ｖｃｃ）レベルまで上昇させ、かつ選択線ＳＬを
接地電位（ＧＮＤ）レベルとする。さらに、リセット線
を電源電位（Ｖｃｃ）レベルとすることで、サブワード
線ＳＷＬに蓄えられた電荷を放電する。

【０１７１】このような構成とすることで、サブワード
線ドライバ８０００を構成する素子数は、ＮチャネルＭ
ＯＳトランジスタの４素子のみとすることが可能で、素
子数を削減することができる。

【０１７２】さらに、後に説明するように、メインワー
ド線の活性化はワンショットパルス信号として行なわれ
る。すなわち、選択されたサブワード線に対応するサブ
ワードドライバ８０００中の、トランジスタ８１０２お
よび８１０４によりメインワード線の活性状態が一度保
持されると、メインワード線の電位レベルはリセットさ
れることになる。このような構成では、図１８に示した
ように、複数のバンクがメインワード線方向に並んでい
る場合においても、バンク選択線ＢＳＬが活性化されな
い限り、メインワード線の電位レベルは、サブワードド
ライバ８０００に影響を与えることがない。したがっ
て、図１８に示したように行方向に互いに隣接する２つ
のバンクを独立に動作させることが可能となる。

【０１７３】図２０は、センスアンプ部とデータ線部と
の接続を行なう構成を示す回路図である。

【０１７４】センスアンプの入出力ノードはゲート受け
トランジスタ８４００および８４０２を介してデータ線
ペアＤＬ，／ＤＬを介してデータ信号が伝達される構成
となっている。

【０１７５】すなわち、トランジスタ８４００および８
４０２のソースはリードソース線ＲＧＬにより選択的に
接地電位とされ、トランジスタ８４００および８４０２
のゲートは、それぞれ対応するセンスアンプＳ／Ａの入
出力ノードと接続し、トランジスタ８４００および８４
０２のドレインは、それぞれ対応するデータ線ペアＤ
Ｌ，／ＤＬに接続する構成となっている。

【０１７６】図２０に示した構成においては、４つのセ
ンスアンプが１つのデータ線ペアＤＬ，／ＤＬを共有す
る構成となっている。

【０１７７】一方、データ線ペアＤＬ，／ＤＬは、書込
動作時には、対応するビット線ＢＬとデータ線ＤＬとの
間およびビット線／ＢＬと対応するデータ線／ＤＬとの
間にそれぞれ接続されるトランジスタ８５００および８
５０２により、選択的に接続される構成となっている。

【０１７８】すなわち、ビット線対ＢＬ０，／ＢＬ０〜
ＢＬ３，／ＢＬ３にそれぞれ対応するセンスアンプＳ／
Ａ０〜Ｓ／Ａ３の入出力ノードは、それぞれ対応するラ
イト活性化線ＷＲＬ０〜ＷＲＬ３によりゲート電位が制
御されるトランジスタ８５００および８５０２により、
選択的にデータ線ペアＤＬ，／ＤＬに接続される構成と
なっている。

【０１７９】図１８に示したセグメントＹＳには、上述
したとおり、リードソース線ＲＧＬ（リードソース線Ｒ
ＧＬ０〜ＲＧＬ３を総称）、ライト活性化線ＷＲＬ（ラ
イト活性化線ＷＲＬ０〜ＷＲＬ３を総称）等が含まれ
る。

【０１８０】以上のような構成とすることで、データの
読出動作においては、データ線ペアＤＬ，／ＤＬと対応
するセンスアンプの入出力ノードとは直接接続されず、
トランジスタ８４００および８４０２のゲートが、セン
スアンプの入出力ノードの電位レベルにより駆動される
ことで、データ線ペアＤＬ，／ＤＬのレベルが変化する
構成となっているので、列アドレス信号によるメモリセ
ル列の選択、すなわち、リードソース線ＲＧＬ０〜ＲＧ
Ｌ３のうちのいずれかの選択動作がセンスアンプによる
増幅動作とオーバーラップし、あるいはそれに先行する
場合でも、データが破壊されることなく読出動作が可能
である。

【０１８１】このことは、上述したとおり読出動作の高
速化が可能となることを意味する。さらに、センスアン
プも限定された領域ごとに活性化すればよいため、動作
電流ピーク値を抑制でき、消費電力の低下、雑音の低下
等の効果を得ることができる。

【０１８２】図２１は、以上説明した実施の形態５のＳ
ＤＲＡＭ１０００の動作を説明するためのタイミングチ
ャートである。

【０１８３】図２１を参照して、時刻ｔ１における外部
クロック信号Ｅｘｔ．ＣＬＫの活性化のエッジにおい
て、図１８に示した４×４に配置されたバンクのうちの
縦方向のアドレスを示す信号ＶＢＡと水平方向のアドレ
ス示す信号ＨＢＡが与えられる。

【０１８４】これに応じて、時刻ｔ２において、水平方
向のバンクアドレス信号ＨＢＡに応じて、バンク選択線
ＢＳＬがワンショット信号として活性化され、垂直方向
のバンクアドレスＶＢＡに応じて、セグメントＹＳ線Ｓ
ＧＹＳが活性化され、書くバンク後とに設けられたロー
カル制御回路中において選択されたバンクの活性化を示
すＦＬＡＧ信号が活性化する。バンク選択線ＢＳＬが活
性化するのに応じてトランジスタ８１００が導通状態と
なる。

【０１８５】一方、時刻ｔ２において、ビット線対やＩ
／Ｏ線対のイコライズ動作を指示するイコライズ信号Ｅ
Ｑと、サブワード線レベルをリセットするためのリセッ
ト信号ＲＳＬのレベルが不活性化（”Ｌ”レベル）す
る。

【０１８６】時刻ｔ３において、行アドレス信号に応じ
て、メインワード線ＭＷＬが選択的に電源電位Ｖｃｃに
活性化され、ほぼ同時に選択線ＳＬのうちのひとつが選
択的にＶｃｃレベルに活性化される。

【０１８７】時刻ｔ４において、バンク選択線ＢＳＬは
不活性レベル（ＧＮＤレベル）となり、一方で選択線Ｓ
Ｌは、昇圧電位レベル（Ｖｐｐレベル）にまで駆動され
る。これに応じて、選択されたサブワード線ＳＷＬも昇
圧電位レベルまで駆動される。

【０１８８】さらに、時刻ｔ４においてセンスアンプ活
性化信号ＳＥも活性状態となり、選択されたサブワード
線ＳＷＬに接続するメモリセルからの読出データが増幅
される。

【０１８９】時刻ｔ５においてメインワード線ＭＷＬが
不活性状態となり、時刻ｔ６において選択線ＳＬが不活
性状態となるが、選択されたサブワード線ＳＷＬのレベ
ルは、活性レベル（Ｖｐｐレベル）に維持される。

【０１９０】メモリセルアレイ２０００外部からのセン
スアンプ活性化信号ＳＥは、時刻ｔ６において不活性状
態となるものの、選択されたバンクにおけるセンスアン
プ活性化信号ｌＳＥはは活性状態を維持する。

【０１９１】時刻ｔ７における外部クロック信号Ｅｘ
ｔ．ＣＬＫの活性化のエッジにおいて、４×４に配置さ
れたバンクのうち、上述した時刻ｔ１に与えられたのと
は別の縦方向のアドレスを示す信号ＶＢＡと水平方向の
アドレス示す信号ＨＢＡが与えられる。以後は、この選
択されたバンクについて、時刻ｔ１〜ｔ６と同様の動作
により、読出動作が行なわれる。

【０１９２】さらに、時刻ｔ８における外部クロック信
号Ｅｘｔ．ＣＬＫの活性化のエッジにおいて、４×４に
配置されたバンクのうち、上述した時刻ｔ１およびｔ７
に与えられたのとは別の縦方向のアドレスを示す信号Ｖ
ＢＡと水平方向のアドレス示す信号ＨＢＡが与えられ
る。以後は、この選択されたバンクについて、時刻ｔ１
〜ｔ６と同様の動作により、読出動作が行なわれる。

【０１９３】時刻ｔ１０において、リセット動作を行う
バンクを指定するために縦方向のアドレスを示す信号Ｖ
ＢＡと水平方向のアドレス示す信号ＨＢＡが与えられ
る。これに応じて、時刻ｔ１１において選択されたバン
ク選択線ＢＳＬが活性状態になるとともに、バンクの活
性化を指示していたフラグ信号ＦＬＡＧが不活性化す
る。

【０１９４】その後、時刻ｔ１２においてリセット線Ｒ
ＳＬのレベルが活性状態となるのに応じて、サブワード
線ＳＷＬのレベルが不活性状態となる。一方で、センス
アンプ活性化信号が不活性化し、その後、イコライズ信
号ＥＱが活性化してリセット動作が完了する。

【０１９５】その後は、再び外部からのバンクアドレス
信号に応じて、バンクの選択および活性化が行なわれ
る。

【０１９６】以上のような構成とすることで、メモリセ
ルアレイが行方向および列方向に分割された各メモリセ
ルアレイ単位がバンクとして動作し、ワード線が階層化
されて動作する場合において、サブワードドライバを構
成するトランジスタ数を削減することが可能である。し
かも、上述したとおり、選択されたメモリセルの属する
バンクのみを選択的に動作させることが可能となり、消
費電力の低減やセンスアンプやサブアンプ等で発生する
雑音の低減を図ることが可能となる。

【０１９７】［実施の形態６］実施の形態５では、おも
に、メモリセルブロックの各々が独立に読出および書込
みが可能なバンクであって、このバンクに共通にデータ
を読出あるいは書込むためのデータ線対が設けられる構
成を説明した。すなわち、図１８に示すように、行方向
および列方向に配置されたメモリセルブロックの各々が
バンクとして動作するマルチバンク構成について説明し
た。

【０１９８】実施の形態６のマルチバンク構成では、行
方向および列方向に配置されたメモリセルブロックのう
ち、行方向に配置された複数個（以下、ｍ個とする：ｍ
は自然数）が１つのバンクとして動作するマルチバンク
構成について説明する。

【０１９９】以下では、このようなマルチバンクの構成
のうち、特に、メモリセル列からデータ線（Ｉ／Ｏ線
対）へのデータ伝達の構成について説明する。

【０２００】［マルチバンクのデータ伝達部の構成と問
題点］図２２は、上述したようなマルチバンク構成のメ
モリセルアレイ３０００の構成を説明するための概略ブ
ロック図である。

【０２０１】図２２を参照して、第１行目に行方向に配
列されたメモリセルブロックＭＢ１１〜ＭＢ１ｍが、一
つのバンクに相当する。同様に、第２行目に配置された
メモリセルブロックＭＢ２１〜ＭＢ２ｍが１つのバンク
を形成する。以下同様にして、第Ｎ行（Ｎ：自然数）に
配置されたＭＢＮ１〜ＭＢＮｍが１つのバンクを形成す
る。第１番〜第Ｎ番のバンクＢＫ１〜ＢＫＮは、それぞ
れセンスアンプブロックＳＡＢ＃１〜ＳＡＢ＃Ｎに対応
し、１つ１つのバンクに対応して設けられるセンスアン
プ帯は、このバンクの活性化に応じて活性化される。

【０２０２】以下では、このようなマルチバンク構成を
「横割バンク構成」と呼ぶことにする。ただし、このよ
うにバンク間の境界においてセンスアンプを共有する場
合は、あるバンクが活状態にあるとき、その隣接するバ
ンクは非活性状態になければならない。隣接バンクの同
時活性化を実現するためには、バンク間の境界でセンス
アンプを共有せず、両バンクそれぞれに別のセンスアン
プを設ける必要がある。

【０２０３】メモリセルブロックＭＢ１〜ＭＢＮｍの各
々には、特に限定されないが、４つのメモリセル列、つ
まり、４つのビット線対ＢＬ１，／ＢＬ１〜ＢＬ４，／
ＢＬ４が含まれる。

【０２０４】それぞれのバンクの行方向に沿って、バン
クの活性化を指示するためのバンク選択信号線ＢＨ１〜
ＢＨＮが設けられ、かつ、選択されたメモリセブロック
からの４ビットの読出データを伝達するためのＩ／Ｏ線
対Ｉ／Ｏ１〜Ｉ／ＯＮが設けられる。

【０２０５】一方、それぞれのメモリセルブロックの列
方向に沿っては、いずれのメモリセルブロックを活性化
するかを指示するためのコラム選択線ＣＳＬ１〜ＣＳＬ
ｍが設けられる。

【０２０６】すなわち、図２２に示した構成では、コラ
ム選択線の長さ方向に複数のバンクが配置され、１本の
コラム選択線を複数個（Ｎ個）のバンクが共有する構成
となっている。

【０２０７】行デコーダ３０１０は、外部から与えられ
たアドレス信号に応じて、対応する行（ワード線）の選
択およびバンクの選択を行う。列デコーダ３０２０は、
外部から与えられたアドレス信号に応じて、対応する列
の選択動作、言いかえると、コラム選択線を選択的に活
性化する。

【０２０８】図２３は、図２２に示すようなマルチバン
クの構成において、ひとつのメモリセルブロックＭＢｉ
ｊ（ｉ：１〜Ｎ，ｊ：１〜ｍ）に含まれる４つのビット
線対ＢＬ１，／ＢＬ１〜ＢＬ４，／ＢＬ４からデータを
Ｉ／Ｏ線対Ｉ／Ｏ１，／Ｉ／Ｏ１〜Ｉ／Ｏ４，／Ｉ／Ｏ
４に伝達する構成を示す図である。

【０２０９】ビット線対ＢＬ１，／ＢＬ１〜ＢＬ４，／
ＢＬ４にそれぞれ対応して、選択されたメモリセルのデ
ータを増幅するためのセンスアンプ３０３０が設けられ
る。

【０２１０】ビット線対ＢＬ１，／ＢＬ１〜ＢＬ４，／
ＢＬ４と、それらにそれぞれ対応するＩ／Ｏ線対Ｉ／Ｏ
１，／Ｉ／Ｏ１〜Ｉ／Ｏ４，／Ｉ／Ｏ４との間には、第
１のトランスファーゲートＴＧ１〜ＴＧ４がそれぞれ設
けられる。第１のトランスファーゲートＴＧ１〜ＴＧ４
の各々は、対応するビット線対と対応するＩ／Ｏ線対と
の間にそれぞれ設けられ、ゲート電位がコラム選択線Ｃ
ＳＬｊにより制御されるＮチャネルＭＯＳトランジスタ
ＴＲ１およびＴＲ２を含む。

【０２１１】また、トランスファーゲートＴＧ１〜ＴＧ
４と、対応するビット線対ＢＬ１，／ＢＬ１〜ＢＬ４，
／ＢＬ４との間には、それぞれ第２のトランスファーゲ
ートＴＢ１〜ＴＢ４が設けられている。第２のトランス
ファーゲートＴＢ１〜ＴＢ４の各々は、対応するビット
線対と対応する第１のトランスファーゲートとの間にそ
れぞれ設けられ、ゲート電位がバンク選択線ＢＨｉによ
り制御されるＮチャネルＭＯＳトランジスタＴＲ３およ
びＴＲ４を含む。

【０２１２】すなわち、図２３に示した構成では、ビッ
ト線対をデータＩ／Ｏ線対との接続を、非選択バンクの
コラムでは遮断状態に、選択バンクのコラムでは導通状
態にする必要があるため、コラム選択線ＣＳＬｊにより
制御される第１のトランスファーゲートと、バンク選択
線ＢＨｉにより制御される第２のトランスファーゲート
とが直列に接続される構成となっている。

【０２１３】しかし、単純にこのような構成とすると、
以下のような問題点が生じる。まず、第１の問題点とし
ては、第１のトランスファーゲートと第２のトランスフ
ァーゲートとが直列に接続される構成となっているの
で、この部分の抵抗値が高く、データの読出、書込み動
作が遅くなり、アクセスタイムの遅延を招く。

【０２１４】また、第２の問題点としては、このように
直列接続されたトランスファーゲート部分のレイアウト
面積が大きくなり、チップサイズの増大を招いてしま
う。

【０２１５】［横割バンク構成でのアクセスタイムの抑
制の構成（１）］図２４は、横割バンク構成において、
おもに上記第１の問題点を解決するためのメモリセルア
レイ３２００の構成を説明するための概略ブロック図で
ある。

【０２１６】図２２に示したメモリセルアレイ３０００
の構成と異なる点は、コラム選択線が読出コラム選択線
ＲＣＳＬ１〜ＲＣＳＬｍと、書込コラム選択線ＷＳＣＬ
１〜ＷＣＳＬｍの２系統設けられる構成となっている点
と、Ｉ／Ｏ線対が読出用データバスＲＤＢと書込用デー
タバスＷＤＢの２系統設けられている点である。その他
の点は、基本的に図２２の構成と同様であるので、同一
部分には同一符号を付してその説明は繰り返さない。

【０２１７】図２５は、図２４に示したメモリルアレイ
３２００の構成のうち、ひとつのメモリセルブロックＭ
Ｂｉｊ（ｉ：１〜Ｎ，ｊ：１〜ｍ）に含まれる４つのビ
ット線対ＢＬ１，／ＢＬ１〜ＢＬ４，／ＢＬ４からデー
タをＩ／Ｏ線対Ｉ／Ｏ１，／Ｉ／Ｏ１〜Ｉ／Ｏ４，／Ｉ
／Ｏ４に伝達する構成を示す回路図である。

【０２１８】ビット線対ＢＬ１，／ＢＬ１〜ＢＬ４，／
ＢＬ４と、それらにそれぞれ対応する書込用Ｉ／Ｏバス
ＷＤＢ１，／ＷＤＢ１〜ＷＤＢ４，／ＷＤＢ４との間に
は、第１のトランスファーゲートＴＧ１〜ＴＧ４がそれ
ぞれ設けられる。第１のトランスファーゲートＴＧ１〜
ＴＧ４の各々は、対応するビット線対と対応するＩ／Ｏ
バスとの間にそれぞれ設けられ、ゲート電位が書込コラ
ム選択線ＷＣＳＬｊ（ｊ：自然数）により制御されるＮ
チャネルＭＯＳトランジスタＴＲ１およびＴＲ２を含
む。

【０２１９】また、トランスファーゲートＴＧ１〜ＴＧ
４と、対応するビット線対ＢＬ１，／ＢＬ１〜ＢＬ４，
／ＢＬ４との間には、それぞれ第２のトランスファーゲ
ートＴＢ１〜ＴＢ４が設けられている。第２のトランス
ファーゲートＴＢ１〜ＴＢ４の各々は、対応するビット
線対と対応する第１のトランスファーゲートとの間にそ
れぞれ設けられ、ゲート電位がバンク選択線ＢＨｉによ
り制御されるＮチャネルＭＯＳトランジスタＴＲ３およ
びＴＲ４を含む。

【０２２０】ビット線対ＢＬ１，／ＢＬ１〜ＢＬ４，／
ＢＬ４と、それらにそれぞれ対応する読出用Ｉ／Ｏバス
ＲＤＢ１，／ＲＤＢ１〜ＲＤＢ４，／ＲＤＢ４との間に
は、それぞれ第３のトランスファーゲートＴＧＣＲ１〜
ＴＧＣＲ４が設けられている。第３のトランスファーゲ
ートＴＧＣＲ１〜ＴＧＣＲ４の各々は、対応するビット
線対と対応する第１のトランスファーゲートとの間にそ
れぞれ設けられ、ゲート電位が読出コラム選択線ＲＣＳ
Ｌｊにより制御されるＮチャネルＭＯＳトランジスタＴ
Ｒ５およびＴＲ６を含む。

【０２２１】また、第３のトランスファーゲートＴＧＣ
Ｒ１〜ＴＧＣＲ４と、対応するビット線対ＢＬ１，／Ｂ
Ｌ１〜ＢＬ４，／ＢＬ４との間には、ダイレクトセンス
型ゲートＴＧＤＲ１〜ＴＧＤＲ４がそれぞれ設けられ
る。ダイレクトセンス型ゲートＴＧＤＲ１〜ＴＧＤＲ４
の各々は、対応するビット線対と対応するＩ／Ｏバスと
の間にそれぞれ図２５のように設けられるＮチャネルＭ
ＯＳトランジスタＴＲＲ１およびＴＲＲ２を含む。トラ
ンジスタＴＲＲ１のゲート電位は、ビット線ＢＬ１によ
り制御され、トランジスタＴＲＲ２のゲート電位は、ビ
ット線／ＢＬ１により制御される。

【０２２２】すなわち、図２５に示した構成では、読出
コラム選択線ＲＣＳＬｊは、複数のバンクで共有される
構成となっている。ダイレクトセンス型ゲートでは、ト
ランジスタＴＲＲ１およびＴＲＲ２と、読出コラム選択
線ＲＣＳＬｊで制御されるトランジスタＴＲ５およびＴ
Ｒ６とを直列に接続する構成としても、アクセス損失無
く、あるいは小さなアクセス損失で読出データバスに読
出データを伝達することが可能である。

【０２２３】すなわち，ダイレクトセンス型ゲートで
は、データの読出時にビット線対にセンスアンプにより
生じた電位差をトランジスタＴＲＲ１とＴＲＲ２により
電流差として読出データバスに伝達する。読出データバ
スにより伝達されたこの電流差は、直接高速に電流変化
として検出されるか、あるいは、電圧差に再変換して検
出される。このとき、ビット線対と読出データバスと
は、トランジスタＴＲＲ１およびＴＲＲ２のゲートを介
して分離されているので、読出コラム選択線ＲＣＳＬｊ
の活性化のタイミングは、ワード線の活性化のタイミン
グと同時か、あるいはそれより早くても構わない。この
ため、読出動作時のアクセス時間の短縮を図ることが可
能である。

【０２２４】一方、データの書込み時には、書込コラム
選択線ＷＣＳＬｊと、バンク選択線ＢＨｉの双方が活性
化したメモリセルブロックへデータの書込みが行なわれ
る。

【０２２５】このような構成によって、コラム選択線の
長さ方向にバンク分割する構成を実現することができ
る。

【０２２６】［横割バンクの構成（２）］つぎに、図２
４および図２５よりも、より簡単な構成で、バンク選択
信号とコラム選択信号との積信号を生成し、これによ
り、容易にコラム選択線の長さ方向にバンク分割する構
成を実現することができる構成について説明する。

【０２２７】図２６は、このような構成のメモリセルア
レイ３４００の構成を説明するための概略ブロック図で
ある。なお、メモリセルアレイとしての構成は、図２２
に示したメモリセルアレイ３０００の構成において、バ
ンク選択信号が信号ＢＨｉの反転信号の信号／ＢＨ
ｉ（”Ｌ”レベル活性）となっている以外は同様である
ので、その説明は繰り返さない。

【０２２８】図２７は、このような構成において、ひと
つのメモリセルブロックＭＢｉｊ（ｉ：１〜Ｎ，ｊ：１
〜ｍ）に含まれる４つのビット線対ＢＬ１，／ＢＬ１〜
ＢＬ４，／ＢＬ４からデータをＩ／Ｏ線対Ｉ／Ｏ１，／
Ｉ／Ｏ１〜Ｉ／Ｏ４，／Ｉ／Ｏ４に伝達する構成を示す
回路図である。

【０２２９】トランジスタＴＢＨ１は、ソースが接地電
位と結合し、ゲートにバンク選択信号／ＢＨｉを受ける
ＮチャネルＭＯＳトランジスタである。トランジスタＴ
ＣＳ１は、トランジスタＴＢＨ１のドレインとコラム選
択線ＣＳＬｊとの間に結合され、ゲートにバンク選択信
号／ＢＨｉを受けるＰチャネルＭＯＳトランジスタであ
る。以下では、トランジスタＴＢＨ１のドレインととト
ランジスタＴＣＳ１との接続ノードをノードｎｐと呼
ぶ。

【０２３０】ビット線対ＢＬ１，／ＢＬ１〜ＢＬ４，／
ＢＬ４と、それらにそれぞれ対応するＩ／Ｏ線対Ｉ／Ｏ
１，／Ｉ／Ｏ１〜Ｉ／Ｏ４，／Ｉ／Ｏ４との間には、ト
ランスファーゲートＴＧ１〜ＴＧ４がそれぞれ設けられ
る。トランスファーゲートＴＧ１〜ＴＧ４の各々は、対
応するビット線対と対応するＩ／Ｏ線対との間にそれぞ
れ設けられ、ゲート電位がノードｎｐの電位により制御
されるＮチャネルＭＯＳトランジスタＴＲ１およびＴＲ
２を含む。

【０２３１】すなわち、バンク選択信号／ＢＨｉが活性
状態（”Ｌ”レベル）では、トランジスタＴＢＨ１は遮
断状態であり、トランジスタＴＣＳ１は導通状態となっ
て、トランスファーゲートＴＧ１〜ＴＧ４中のトランジ
スタＴＲ１およびＴＲ２のゲートに、コラム選択線ＣＳ
Ｌｊの電位レベルが伝達される。

【０２３２】これに対して、バンク選択信号／ＢＨｉが
非活性状態（”Ｈ”レベル）では、トランジスタＴＢＨ
１は導通状態であり、トランジスタＴＣＳ１は遮断状態
となって、トランスファーゲートＴＧ１〜ＴＧ４中のト
ランジスタＴＲ１およびＴＲ２のゲートに接地電位が伝
達される。これにより、トランスファーゲートＴＧ１〜
ＴＧ４は遮断状態となる。

【０２３３】以上のような構成により、簡単な構成で横
割バンクを実現し、チップ面積の削減と、動作の高速化
を達成することができる。

【０２３４】［横割バンクの構成（３）］図２８は、図
２６に示した構成の変形例の構成のメモリセルアレイ３
６００の構成を説明するための概略ブロック図である。
なお、メモリセルアレイとしての構成は、図２２に示し
たメモリセルアレイ３０００の構成において、コラム選
択信号が信号ＣＳＬｊの反転信号の信号／ＣＳＬｊ（”
Ｌ”レベル活性）となっている以外は同様であるので、
その説明は繰り返さない。

【０２３５】図２９は、このような構成において、ひと
つのメモリセルブロックＭＢｉｊ（ｉ：１〜Ｎ，ｊ：１
〜ｍ）に含まれる４つのビット線対ＢＬ１，／ＢＬ１〜
ＢＬ４，／ＢＬ４からデータをＩ／Ｏ線対Ｉ／Ｏ１，／
Ｉ／Ｏ１〜Ｉ／Ｏ４，／Ｉ／Ｏ４に伝達する構成を示す
回路図である。

【０２３６】トランジスタＴＣＳ２は、ソースが接地電
位と結合し、ゲートにコラム選択信号／ＣＳＬｊを受け
るＮチャネルＭＯＳトランジスタである。トランジスタ
ＴＢＨ２は、トランジスタＴＣＳ２のドレインとバンク
選択線ＢＨｉとの間に結合され、ゲートにコラム選択信
号／ＣＳＬｊを受けるＰチャネルＭＯＳトランジスタで
ある。以下では、トランジスタＴＣＳ２のドレインとト
ランジスタＴＢＨ２との接続ノードをノードｎｐ２と呼
ぶ。

【０２３７】ビット線対ＢＬ１，／ＢＬ１〜ＢＬ４，／
ＢＬ４と、それらにそれぞれ対応するＩ／Ｏ線対Ｉ／Ｏ
１，／Ｉ／Ｏ１〜Ｉ／Ｏ４，／Ｉ／Ｏ４との間には、ト
ランスファーゲートＴＧ１〜ＴＧ４がそれぞれ設けられ
る。トランスファーゲートＴＧ１〜ＴＧ４の各々は、対
応するビット線対と対応するＩ／Ｏ線対との間にそれぞ
れ設けられ、ゲート電位がノードｎｐ２の電位により制
御されるＮチャネルＭＯＳトランジスタＴＲ１およびＴ
Ｒ２を含む。

【０２３８】すなわち、コラム選択信号／ＣＳＬｊが活
性状態（”Ｌ”レベル）では、トランジスタＴＣＳ２は
遮断状態であり、トランジスタＴＢＨ２は導通状態とな
って、トランスファーゲートＴＧ１〜ＴＧ４中のトラン
ジスタＴＲ１およびＴＲ２のゲートに、バンク選択線Ｂ
Ｈｉの電位レベルが伝達される。

【０２３９】これに対して、コラム選択信号／ＣＳＬｊ
が非活性状態（”Ｈ”レベル）では、トランジスタＴＣ
Ｓ２は導通状態であり、トランジスタＴＢＨ２は遮断状
態となって、トランスファーゲートＴＧ１〜ＴＧ４中の
トランジスタＴＲ１およびＴＲ２のゲートに接地電位が
伝達される。これにより、トランスファーゲートＴＧ１
〜ＴＧ４は遮断状態となる。

【０２４０】以上のような構成により、簡単な構成で横
割バンクを実現し、チップ面積の削減と、動作の高速化
を達成することができる。

【０２４１】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【０２４２】

【発明の効果】請求項１、２、３および８記載の半導体
記憶装置は、サブアンプ回路の制御と列選択の制御との
信号間スキューが小さく信号間のタイミング制御が容易
となり、高速アクセスを実現することが可能である。

【０２４３】請求項４，５および９記載の半導体記憶装
置は、請求項１，２，３および８記載の半導体記憶装置
の奏する効果に加えて、サブスレッショルドリーク電流
を低減し、消費電力の増加を抑制することが可能であ
る。

【０２４４】請求項６および７記載の半導体記憶装置
は、主入出力線対間の電位差の開きが遅れることを防止
することが可能である。

【０２４５】請求項１０ないし１３記載の半導体記憶装
置は、選択されたメモリセルの属するメモリセルブロッ
クのみを選択的に動作させることが可能となり、消費電
力の低減や雑音の低減を図ることが可能である。

【０２４６】請求項１４および１５半導体記憶装置は、
横割バンク構成において、高速動作を実現することが可
能である。

【０２４７】請求項１６ないし１８記載の半導体記憶装
置は、横割バンク構成において、レイアウト面積増加を
抑制しつつ、高速動作を実現可能である。

【図面の簡単な説明】

【図１】 本発明の実施の形態１の同期型半導体記憶装
置１０００の構成の概念を示す概略ブロック図である。

【図２】 グローバルＩ／ＯデータバスＧ−Ｉ／Ｏ、サ
ブＩ／Ｏ線対Ｓ−Ｉ／ＯおよびメインＩ／Ｏ線対Ｍ−Ｉ
／Ｏの配置を示すブロック図である。

【図３】 選択されたビット線対からサブＩ／Ｏ線対Ｒ
Ｓ−Ｉ／Ｏにデータを伝達するためのトランスファゲー
ト部の構成を示す回路図である。

【図４】 イコライズ回路７４２、７４４およびサブア
ンプ４６２および４６４の構成を示す回路図である。

【図５】 リードイネーブル信号ＲＥｉおよびブロック
選択信号ＢＳｊのサブアンプＳＵＡへの伝達の構成をし
めす概念図である。

【図６】 リードイネーブル信号ＲＥ０〜ＲＥ４を生成
するリードイネーブル信号生成回路３００の構成を示す
概略ブロック図である。

【図７】 読出系回路の動作を説明するためのタイミン
グチャートである。

【図８】 実施の形態１の変形例の構成を示す回路図で
ある。

【図９】 一回のコラムアクセスで、メインＩ／Ｏ線対
Ｍ−Ｉ／Ｏから選択的にデータの読出が行なわれる構成
を示す概略ブロック図である。

【図１０】 図９に示したＳＵＡｉおよびＳＵＡｉ＋１
の構成を示す回路図である。

【図１１】 図９に示したリードイネーブル信号ＲＥ０
〜ＲＥ７を生成するリードイネーブル信号生成回路３２
０の構成を示す概略ブロック図である。

【図１２】 本発明の実施の形態２のサブアンプ５００
の構成を示す回路図である。

【図１３】 本発明の実施の形態２の変形例のサブアン
プ５２０の構成を示す回路図である。

【図１４】 本発明の実施の形態３のサブアンプ６００
の構成を示す回路図である。

【図１５】 実施の形態３の変形例のサブアンプ６２０
の構成を示す回路図である。

【図１６】 図１５に示した差動増幅回路６３０の構成
の一例を示す回路図である。

【図１７】 本発明の実施の形態４のサブアンプ６４０
の構成を示す回路図である。

【図１８】 メモリセルアレイ２０００の構成を示す概
略ブロック図である。

【図１９】 サブワードドライバ帯ＢＳＤＲｎの詳細な
構成を示すための回路図である。

【図２０】 センスアンプ部とデータ線部との接続を行
なう構成を示す回路図である。

【図２１】 実施の形態５の半導体記憶装置の動作を説
明するためのタイミングチャートである。

【図２２】 メモリセルアレイ３０００の構成を示す概
略ブロック図である。

【図２３】 図２２に示した構成において、ひとつのメ
モリセルブロックのビット線対からデータをＩ／Ｏ線対
に伝達する構成を示す図である。

【図２４】 メモリセルアレイ３２００の構成を示す概
略ブロック図である。

【図２５】 図２４に示した構成において、ひとつのメ
モリセルブロックのビット線対からデータをＩ／Ｏ線対
に伝達する構成を示す図である。

【図２６】 メモリセルアレイ３４００の構成を示す概
略ブロック図である。

【図２７】 図２６に示した構成において、ひとつのメ
モリセルブロックのビット線対からデータをＩ／Ｏ線対
に伝達する構成を示す図である。

【図２８】 メモリセルアレイ３６００の構成を示す概
略ブロック図である。

【図２９】 図２８に示した構成において、ひとつのメ
モリセルブロックのビット線対からデータをＩ／Ｏ線対
に伝達する構成を示す図である。

【図３０】 ダイレクトセンス方式の構成を示す概略ブ
ロック図である。

【図３１】 従来のサブアンプの配置をしめす概略ブロ
ック図である。

【符号の説明】

１０ 外部制御信号入力端子群、１２ アドレス信号入
力端子群、１４ 入出力バッファ回路、１６ クロック
信号入力端子、１８ 内部クロック生成回路、２０ モ
ードデコーダ、３４ コラムプリデコーダ、３６ 行プ
リデコーダ、３８ リード／ライトアンプ、４０ コラ
ムプリデコーダ、４２ コラムデコーダ、４４ ロウデ
コーダ、５０ａ〜５０ｃ アドレスバス、５２ アドレ
スドライバ、５４ データバス、４６２，４６４，５０
０，５２０，６００，６２０，６４０ サブアンプ、１
０００ 同期型半導体記憶装置、３０００，３２００，
３４００，３６００ メモリセルアレイ。

Claims (18)

【特許請求の範囲】
1. 【請求項１】 半導体記憶装置であって、 行列状に配置される複数のメモリセルを有するメモリセ
   ルアレイを備え、 前記メモリセルアレイは、 複数のメモリセルブロックを含み、 アドレス信号に応じて、対応するメモリセル行を選択す
   る行選択回路と、 前記アドレス信号に応じて、対応するメモリセル列を選
   択する列選択回路と、 各前記メモリセルブロックのメモリセル列に対応して設
   けられ、選択されたメモリセルからのデータを増幅する
   複数のセンスアンプと、 前記複数のメモリセルブロックにそれぞれ対応して設け
   られる複数の副入出力線対と、 前記列選択回路から前記メモリセル列方向に伝達される
   列選択信号に応じて、前記選択されたメモリセル列に対
   応するセンスアンプからの読出データを前記副入出力線
   対に伝達する選択ゲート回路と、 前記複数のメモリセルブロックに共通に設けられる主入
   出力線対と、 前記副入出力線により伝達された読出データを前記主入
   出力線対に伝達する複数のサブアンプ回路とを備え、 各前記サブアンプ回路は、 それぞれのゲートに対応する副入出力線の電位を受け、
   対応する前記主入出力線対を第２の電位から第１の電位
   に放電するように設けられる第１および第２のＭＯＳト
   ランジスタと、 前記メモリセル行の方向に伝達される行系制御信号およ
   び前記メモリセル列の方向に伝達される列系制御信号に
   応じて、前記第１および第２のＭＯＳトランジスタの放
   電動作を活性化する活性化手段とを含む、半導体記憶装
   置。
2. 【請求項２】 前記活性化手段は、 前記第１のＭＯＳトランジスタのドレインと前記主入出
   力線対の一方との間に設けられ、前記行系制御信号によ
   り制御されて導通状態または遮断状態となる第３のＭＯ
   Ｓトランジスタと、 前記第２のＭＯＳトランジスタのドレインと前記主入出
   力線対の他方との間に設けられ、前記行系制御信号によ
   り制御されて導通状態または遮断状態となる第４のＭＯ
   Ｓトランジスタと、 前記第１および第２のＭＯＳトランジスタのソースが共
   通に接続するノードと前記第１の電位との間に設けら
   れ、前記列系制御信号により制御されて導通状態または
   遮断状態となる第５のＭＯＳトランジスタとを含む、請
   求項１記載の半導体記憶装置。
3. 【請求項３】 前記活性化手段は、 前記第１のＭＯＳトランジスタのドレインと前記主入出
   力線対の一方との間に設けられ、前記列系制御信号によ
   り制御されて導通状態または遮断状態となる第３のＭＯ
   Ｓトランジスタと、 前記第２のＭＯＳトランジスタのドレインと前記主入出
   力線対の他方との間に設けられ、前記列系制御信号によ
   り制御されて導通状態または遮断状態となる第４のＭＯ
   Ｓトランジスタと、 前記第１および第２のＭＯＳトランジスタのソースが共
   通に接続するノードと前記第１の電位との間に設けら
   れ、前記行系制御信号により制御されて導通状態または
   遮断状態となる第５のＭＯＳトランジスタとを含む、請
   求項１記載の半導体記憶装置。
4. 【請求項４】 前記第５のＭＯＳトランジスタのしきい
   値電圧が、前記第１ないし第４のＭＯＳトランジスタの
   しきい値電圧よりも高い、請求項２または３記載の半導
   体記憶装置。
5. 【請求項５】 前記第３および第４のＭＯＳトランジス
   タのしきい値電圧が、前記第１、第２および第５のＭＯ
   Ｓトランジスタのしきい値電圧よりも高い、請求項２ま
   たは３記載の半導体記憶装置。
6. 【請求項６】 前記活性化手段は、 前記第１のＭＯＳトランジスタのドレインと前記主入出
   力線対の一方との間に設けられ、前記列系制御信号によ
   り制御されて導通状態または遮断状態となる第３のＭＯ
   Ｓトランジスタと、 前記第２のＭＯＳトランジスタのドレインと前記主入出
   力線対の他方との間に設けられ、前記列系制御信号によ
   り制御されて導通状態または遮断状態となる第４のＭＯ
   Ｓトランジスタと、 前記第１および第２のＭＯＳトランジスタのソースが共
   通に接続するノードと前記第１の電位との間に設けら
   れ、サイズが前記第１ないし第４のＭＯＳトランジスタ
   のサイズよりも小さい第５のＭＯＳトランジスタと、 前記第５のＭＯＳトランジスタのゲート電位を所定電位
   に固定する手段とを含む、請求項１記載の半導体記憶装
   置。
7. 【請求項７】 前記活性化手段は、 前記第１のＭＯＳトランジスタのドレインと前記主入出
   力線対の一方との間に設けられ、前記列系制御信号によ
   り制御されて導通状態または遮断状態となる第３のＭＯ
   Ｓトランジスタと、 前記第２のＭＯＳトランジスタのドレインと前記主入出
   力線対の他方との間に設けられ、前記列系制御信号によ
   り制御されて導通状態または遮断状態となる第４のＭＯ
   Ｓトランジスタと、 前記第１および第２のＭＯＳトランジスタのソースが共
   通に接続するノードと前記第１の電位との間に設けら
   れ、サイズが前記第１ないし第４のＭＯＳトランジスタ
   のサイズよりも小さい第５のＭＯＳトランジスタと、 前記第５のＭＯＳトランジスタのゲート電位をダイナミ
   ックに制御する手段とを含む、請求項１記載の半導体記
   憶装置。
8. 【請求項８】 前記活性化手段は、 前記第１のＭＯＳトランジスタのドレインと前記主入出
   力線対の一方との間に設けられ、前記行系制御信号によ
   り制御されて導通状態または遮断状態となる第３のＭＯ
   Ｓトランジスタと、 前記第２のＭＯＳトランジスタのドレインと前記主入出
   力線対の他方との間に設けられ、前記行系制御信号によ
   り制御されて導通状態または遮断状態となる第４のＭＯ
   Ｓトランジスタとを含み、 前記第１および第２のＭＯＳトランジスタのソースは、
   共通に前記第１の電位を受ける、請求項１記載の半導体
   記憶装置。
9. 【請求項９】 前記第３および第４のＭＯＳトランジス
   タのしきい値電圧が、前記第１および第２のＭＯＳトラ
   ンジスタのしきい値電圧よりも高い、請求項８記載の半
   導体記憶装置。
10. 【請求項１０】 半導体記憶装置であって、 行列状に配置される複数のメモリセルを有するメモリセ
    ルアレイを備え、 前記メモリセルアレイは、複数のメモリセルブロックに
    行列状に分割され、 各前記メモリセルブロックのメモリセル列に対応して設
    けられ、選択されたメモリセルからのデータを相補信号
    として増幅する複数のセンスアンプと、 前記複数のメモリセルブロックに共通に設けられる入出
    力線対と、 前記第１の入出力線を第２の電位にプリチャージするプ
    リチャージ回路と、 前記センスアンプに対応して設けられ、前記読出データ
    を前記入出力線対に伝達する複数のサブアンプ回路とを
    備え、 各前記サブアンプ回路は、 それぞれのゲートに対応するセンスアンプからの相補信
    号を受け、対応する前記入出力線対を前記第２の電位か
    ら第１の電位に放電するように設けられる第１および第
    ２のＭＯＳトランジスタを含み、 前記第１および第２のＭＯＳトランジスタに前記第１の
    電位を供給するためのセグメント信号線をさらに備え
    る、半導体記憶装置。
11. 【請求項１１】 前記メモリセルブロックは、独立に読
    出および書込動作が可能なバンクである、請求項１０記
    載の半導体記憶装置。
12. 【請求項１２】 前記入出力線は、第１複数個の前記セ
    ンスアンプごとに設けられ、 前記セグメント信号線は、 前記第１複数個のセンスアンプからの読出データのう
    ち、いずれを選択するかを指示するための第１複数本の
    ソース選択線を含み、 各前記サブアンプ回路は、前記第１複数本のソース選択
    線のうち、対応するソース選択線が前記第１の電位とな
    ることに応じて、前記第１および第２のＭＯＳトランジ
    スタに前記第１の電位の供給を受ける、請求項１０記載
    の半導体記憶装置。
13. 【請求項１３】 前記入出力線は、前記メモリセルの列
    の方向に沿って配置される複数個の前記メモリセルブロ
    ックに共通に設けられ、 前記センスアンプおよび前記サブアンプは、前記メモリ
    セルブロックの前記メモリセルの行方向の辺に沿って配
    置され、 前記セグメント信号線は、前記メモリセルの行方向に沿
    って配置される複数個の前記メモリセルブロックに共通
    に設けられる、請求項１２記載の半導体記憶装置。
14. 【請求項１４】 半導体記憶装置であって、 列方向に沿って配置される第１複数個のバンクを備え、 各前記バンクは、 行方向に沿って配置される第２複数個のメモリセルブロ
    ックを含み、 各前記メモリセルブロックは、 行列状に配列される複数のメモリセルと、 メモリセル列に対応して設けられるビット線対とを有
    し、 アドレス信号に応じて、対応するバンクおよびメモリセ
    ル行を選択する行選択回路と、 前記アドレス信号に応じて、対応するメモリセル列を選
    択するための列選択信号を生成する列選択回路と、 前記第１複数個のバンクに共通に列方向に沿って設けら
    れ、前記列選択信号を伝達するための複数の第１のコラ
    ム選択線と、 前記第１複数個のバンクにそれぞれ対応して行方向に沿
    って設けられる複数の第１の入出力線対と、 前記列選択信号に応じて選択されたメモリセル列からの
    読出データを前記第１の入出力線対に伝達する第１の選
    択回路とを備え、 各前記第１の選択回路は、 前記メモリセルブロック内のメモリセル列にそれぞれ対
    応して設けられ、前記第１のコラム選択線のうち、対応
    する第１のコラム選択線により制御される複数の第１の
    ゲート回路を含み、 各前記第１のゲート回路は、 対応するメモリセル列のビット線対と、前記第１の入出
    力線対のうちのひとつとの伝達経路上に設けられ、前記
    対応する第１のコラム選択線に制御されて、導通状態お
    よび遮断状態のいずれかとなる第１のトランスファーゲ
    ート回路と、 前記伝達経路上において第１のトランスファーゲート回
    路と直列に設けられるダイレクトセンス型ゲート回路と
    を有する、半導体記憶装置。
15. 【請求項１５】 前記行選択回路は、アドレス信号に応
    じて、対応するバンクを選択するためのバンク選択信号
    を生成し、 前記バンクごとに行方向に沿って設けられ、前記バンク
    選択信号を伝達するための複数のバンク選択線と、 前記第１複数個のバンクに共通に列方向に沿って設けら
    れ、前記列選択信号を伝達するための複数の第２のコラ
    ム選択線と、 前記第１複数個のバンクにそれぞれ対応して行方向に沿
    って設けられる複数の第２の入出力線対と、 前記列選択信号に応じて選択されたメモリセル列への書
    込データを前記第２の入出力線対から伝達する第２の選
    択回路とをさらに備え、 各前記第２の選択回路は、 前記メモリセルブロック内のメモリセル列にそれぞれ対
    応して設けられ、前記第２のコラム選択線のうち、対応
    する第２のコラム選択線により制御される複数の第２の
    ゲート回路を含み、 各前記第２のゲート回路は、 対応するメモリセル列のビット線対と、前記第２の入出
    力線対のうちのひとつとの伝達経路上に設けられ、前記
    対応する第２のコラム選択線に制御されて、導通状態お
    よび遮断状態のいずれかとなる第２のトランスファーゲ
    ート回路と、 前記伝達経路上において第２のトランスファーゲート回
    路と直列に設けられ、前記バンク選択線に制御されて、
    導通状態および遮断状態のいずれかとなる第３のトラン
    スファーゲート回路とを有する、請求項１４記載の半導
    体記憶装置。
16. 【請求項１６】 半導体記憶装置であって、 列方向に沿って配置される第１複数個のバンクを備え、 各前記バンクは、 行方向に沿って配置される第２複数個のメモリセルブロ
    ックを含み、 各前記メモリセルブロックは、 行列状に配列される複数のメモリセルと、 メモリセル列に対応して設けられるビット線対とを有
    し、 アドレス信号に応じて、対応するバンクを選択するため
    のバンク選択信号を生成し、かつ対応するメモリセル行
    を選択する行選択回路と、 前記バンクごとに行方向に沿って設けられ、前記バンク
    選択信号を伝達するための複数のバンク選択線と、 前記アドレス信号に応じて、対応するメモリセル列を選
    択するための列選択信号を生成する列選択回路と、 前記第１複数個のバンクに共通に列方向に沿って設けら
    れ、前記列選択信号を伝達するための複数のコラム選択
    線と、 前記第１複数個のバンクにそれぞれ対応して行方向に沿
    って設けられる複数の入出力線対と、 前記列選択信号に応じて選択されたメモリセル列からの
    読出データを前記入出力線対に伝達する選択回路とを備
    え、 各前記選択回路は、 前記メモリセルブロックにそれぞれ対応して設けられ、
    前記コラム選択線のうち、対応するコラム選択線により
    制御される複数のゲート回路を含み、 各前記ゲート回路は、 前記対応するコラム選択線の活性化および対応するバン
    ク選択線の活性化に応じて、活性な駆動信号を生成する
    積信号生成回路と、 対応するメモリセル列のビット線対と、前記入出力線対
    のうちのひとつとの伝達経路上に設けられ、前記駆動信
    号に制御されて、導通状態および遮断状態のいずれかと
    なるトランスファーゲート回路を有する、半導体記憶装
    置。
17. 【請求項１７】 前記積信号生成回路は、 前記駆動信号を供給するための内部ノードと、 前記内部ノードと前記対応するコラム選択線との間に設
    けられ、ゲート電位が前記バンク選択線により制御され
    る第１のＰチャネルＭＯＳトランジスタと、 接地電位と前記内部ノードとの間に設けられ、ゲート電
    位が前記バンク選択線により制御される第１のＮチャネ
    ルＭＯＳトランジスタとを含む、請求項１６記載の半導
    体記憶装置。
18. 【請求項１８】 前記積信号生成回路は、 前記駆動信号を供給するための内部ノードと、 前記内部ノードと前記対応するバンク選択線との間に設
    けられ、ゲート電位が前記コラム選択線により制御され
    る第２のＰチャネルＭＯＳトランジスタと、 接地電位と前記内部ノードとの間に設けられ、ゲート電
    位が前記コラム選択線により制御される第２のＮチャネ
    ルＭＯＳトランジスタとを含む、請求項１６記載の半導
    体記憶装置。