KR20190001097A - 어드레스 제어회로 및 이를 포함하는 반도체 장치 - Google Patents

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Abstract

본 기술은 제어신호 및 어드레스 신호에 따라 블록 선택신호를 생성하도록 구성된 제 1 경로 회로; 및 상기 제어신호를 이용하여 상기 어드레스 신호의 천이 타이밍과 동일한 타이밍에 천이하는 더미 어드레스 신호를 생성하고, 상기 블록 선택신호를 래치하기 위한 어드레스 래치신호를 상기 더미 어드레스 신호를 이용하여 생성하도록 구성된 제 2 경로 회로를 포함할 수 있다.

Description

어드레스 제어회로 및 이를 포함하는 반도체 장치{ADDRESS CONTROL CIRCUIT AND SEMICONDUCTOR APPARATUS INCLUDING THE SAME}
본 발명은 반도체 회로에 관한 것으로서, 특히 어드레스 제어회로 및 이를 포함하는 반도체 장치에 관한 것이다.
반도체 장치는 메모리 셀 어레이를 포함하고, 메모리 셀 어레이는 뱅크 단위(이하, 메모리 뱅크)로 구분될 수 있다.
외부에서 입력된 어드레스 신호에 따라 복수의 메모리 뱅크 중에서 선택된 메모리 뱅크의 특정 영역(예를 들어, MAT)를 선택하기 위한 블록 선택신호가 생성될 수 있다.
한편, 블록 선택신호를 해당 메모리 뱅크에서 래치하도록 하기 위한 어드레스 래치신호는 커맨드 조합에 따른 뱅크 액티브 신호에 따라 생성될 수 있다.
이때 어드레스 래치신호는 블록 선택신호와 소스(Source)가 다르며, 리페어 동작 등을 위한 타이밍 마진을 확보해야 한다.
따라서 어드레스 래치신호는 블록 선택신호와의 타이밍 스큐(skew)가 발생할 수 밖에 없으며 타이밍 스큐 차이로 인하여 반도체 장치의 동작 성능을 저하시킬 수 있다.
본 발명의 실시예는 어드레스 제어를 위한 타이밍 스큐를 최소화 할 수 있는 어드레스 제어회로 및 이를 포함하는 반도체 장치를 제공한다.
본 발명의 실시예는 제어신호 및 어드레스 신호에 따라 블록 선택신호를 생성하도록 구성된 제 1 경로 회로; 및 상기 제어신호를 이용하여 상기 어드레스 신호의 천이 타이밍과 동일한 타이밍에 천이하는 더미 어드레스 신호를 생성하고, 상기 블록 선택신호를 래치하기 위한 어드레스 래치신호를 상기 더미 어드레스 신호를 이용하여 생성하도록 구성된 제 2 경로 회로를 포함할 수 있다.
본 발명의 실시예는 복수의 메모리 뱅크를 포함하며, 각 메모리 뱅크가 블록 선택신호를 어드레스 래치신호에 따라 입력 받아, 상기 블록 선택신호가 정의하는 소 단위 메모리 블록을 선택하도록 구성된 메모리 영역; 내부 어드레스 신호가 내부적으로 저장된 결함 어드레스와 일치할 경우 상기 메모리 영역의 노멀 워드 라인 대신에 리던던트 워드 라인을 선택하는 리페어 동작을 수행하도록 구성된 리페어 제어회로; 및 커맨드 및 외부 어드레스 신호를 입력받아 디코딩하여 노멀 동작 및 상기 리페어 동작과 관련된 신호들을 생성하여 상기 메모리 영역 및 상기 리페어 제어회로에 제공하도록 구성된 커맨드/어드레스 처리회로를 포함하며, 상기 외부 어드레스 신호에 따라 상기 블록 선택신호를 생성하고, 상기 외부 어드레스 신호의 천이 타이밍과 동일한 타이밍에 천이하도록 생성한 더미 어드레스 신호를 이용하여 상기 어드레스 래치신호를 생성하도록 구성될 수 있다.
본 기술은 반도체 장치의 동작 성능을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 메모리 시스템(100)의 구성을 나타낸 도면,
도 2는 도 1의 적층형 반도체 메모리(101) 중에서 어느 하나의 반도체 메모리(102)의 구성을 나타낸 도면,
도 3은 본 발명의 실시예에 따른 어드레스 제어회로(200)의 구성을 나타낸 도면,
도 4는 도 3의 어드레스 선택회로(400)의 구성을 나타낸 도면,
도 5는 도 3의 더미 어드레스 선택회로(401)의 구성을 나타낸 도면이고,
도 6은 본 발명의 실시예에 따른 어드레스 래치신호(BKSELP)의 타이밍을 나타낸 도면이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
본 발명의 실시예에 따른 메모리 시스템(100)은 시스템 인 패키지(System In Package), 멀티 칩 패키지(Multi-Chip Package), 시스템 온 칩(System On Chip)과 같은 형태로 구현될 수 있고, 복수의 패키지를 포함하는 패키지 온 패키지(Package On Package) 형태로도 구현될 수 있다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 메모리 시스템(100)은 반도체 메모리(101) 즉, 복수의 다이가 적층된 적층형 반도체 메모리(101), 메모리 컨트롤러(CPU 또는 GPU), 인터포저(Interposer) 및 패키지 기판(Package Substrate)을 포함할 수 있다.
적층형 반도체 메모리(101)는 복수의 다이(Die)를 적층하고, 관통 전극을 통해 전기적으로 연결시킴으로써 입/출력 유닛의 수를 늘려 대역폭(Bandwidth)을 증가시킨 HBM(High Bandwidth Memory) 형태로 구성될 수 있다.
패키지 기판 상부에 인터포저가 연결될 수 있다.
적층형 반도체 메모리(101)와 메모리 컨트롤러(CPU 또는 GPU)가 인터포저 상부에 연결될 수 있다.
적층형 반도체 메모리(101)와 메모리 컨트롤러(CPU 또는 GPU)는 인터포저를 통해 각각의 물리 영역(PHY)이 연결될 수 있다.
적층형 반도체 메모리(101)는 복수의 다이 예를 들어, 베이스 다이(Base Die) 및 복수의 코어 다이(Core Die)를 포함할 수 있다.
베이스 다이 및 복수의 코어 다이는 복수의 관통 전극(예를 들어, TSV: Through Silicon Via)를 통해 전기적으로 연결될 수 있다.
도 2에 도시된 바와 같이, 도 1의 적층형 반도체 메모리(101) 중에서 어느 하나, 예를 들어, 코어 다이(102)는 메모리 영역(103), 로우/컬럼 디코더(104), 커맨드/어드레스 처리회로(105) 및 리페어 제어회로(106)를 포함할 수 있다.
로우/컬럼 디코더(104)는 로우 어드레스 및 컬럼 어드레스를 디코딩하여 메모리 영역(103)의 워드 라인 및 비트 라인을 선택할 수 있다.
커맨드/어드레스 처리회로(105)는 외부에서 커맨드/어드레스 신호(C/A)를 입력받아 디코딩하여 리드 명령/라이트 명령과 같은 노멀 동작과 관련된 명령 또는 붓업 동작 및 리페어 동작과 관련된 신호들을 생성할 수 있으며, 노멀 동작/리페어 동작과 관련된 로우 어드레스 및 컬럼 어드레스를 로우/컬럼 디코더(104) 또는 리페어 제어회로(106)에 제공할 수 있다.
리페어 제어회로(106)는 커맨드/어드레스 처리회로(105)에서 생성된 명령 예를 들어, 리페어 명령에 따라 패키징 이전 또는 이후에 검출된 결함 어드레스를 내부의 퓨즈 어레이에 프로그램할 수 있다.
리페어 제어회로(106)는 외부에서 입력된 어드레스가 내부적으로 저장된 결함 어드레스와 일치할 경우 메모리 영역(103)의 노멀 워드 라인 대신에 리던던트 워드 라인을 선택하는 리페어 동작을 수행할 수 있다.
또한 리페어 제어회로(106)는 외부에서 입력된 어드레스가 내부적으로 저장된 결함 어드레스와 일치할 경우 메모리 영역(103)의 노멀 워드 라인이 활성화되는 것을 차단하기 위한 노멀 액티브 차단신호(NXEB)를 메모리 영역(103)에 제공할 수 있다.
리페어 제어회로(106) 내부의 퓨즈 어레이 퓨즈 셋 단위로 결함 어드레스 즉, 메모리 영역(103)의 메모리 셀들 중에서 결함 판정된 메모리 셀에 해당하는 어드레스를 저장할 수 있다.
리페어 제어회로(106) 내부의 퓨즈 어레이는 웨이퍼(Wafer) 상태는 물론이고, 패키징(Packaging) 이후에도 프로그램 동작을 통해 정보 기록이 가능한 전자 퓨즈(e-fuse)로 구성될 수 있다.
메모리 영역(103)은 복수의 메모리 뱅크(BK0 ~ BKn)를 포함할 수 있다.
복수의 메모리 뱅크(BK0 ~ BKn) 각각은 블록 선택신호(BLKSEL)를 어드레스 래치신호(BKSELP)에 따라 입력 받아, 블록 선택신호(BLKSEL)가 정의하는 소 단위 메모리 블록 예를 들어, 매트(MAT)를 선택할 수 있다.
복수의 메모리 뱅크(BK0 ~ BKn) 각각은 노멀 액티브 차단신호(NXEB)에 따라 현재 선택된 노멀 워드 라인이 활성화되지 않도록 할 수 있다.
본 발명의 실시예에 따른 반도체 메모리(102)는 블록 선택신호(BLKSEL)와 어드레스 래치신호(BKSELP)가 동일한 소스(Source) 및 동일한 경로를 통해 생성되도록 하여 두 신호간의 타이밍 스큐를 최소화하도록 할 수 있으며, 이를 도 3 내지 도 5를 참조하여 설명하기로 한다.
도 3에 도시된 바와 같이, 본 발명의 실시예에 따른 어드레스 제어회로(200)는 제 1 경로 회로(300) 및 제 2 경로 회로(301)를 포함할 수 있다.
이때 제 1 경로 회로(300)는 커맨드/어드레스 처리회로(105), 리페어 제어회로(106) 및 메모리 영역(103)에 걸쳐 배치될 수 있다.
제 2 경로 회로(301)는 제 1 경로 회로(300)와 동일한 영역에 배치될 수 있다.
제 1 경로 회로(300)는 어드레스 신호(ADD)가 경유하여 블록 선택신호(BLKSEL)가 생성되는 경로에 해당하는 회로 구성들을 통칭할 수 있다.
제 1 경로 회로(300)는 복수의 제어신호(EACTP, IACTP, RAT) 및 어드레스 신호(ADD)에 따라 블록 선택신호(BLKSEL)를 생성할 수 있다.
이때 복수의 제어신호(EACTP, IACTP, RAT) 중에서 EACTP는 외부 액티브 신호, IACTP는 내부 액티브 신호, 그리고 RAT는 리프레쉬 신호라 칭할 수 있다.
제 1 경로 회로(300)는 어드레스 선택회로(400), 어드레스 래치(500) 및 블록 어드레스 디코더(600)를 포함할 수 있다.
어드레스 선택회로(400)는 도 2의 커맨드/어드레스 처리회로(105)에 포함될 수 있다.
어드레스 선택회로(400)는 복수의 제어신호(EACTP, IACTP, RAT)에 따라 어드레스 신호(ADD)를 선택하여 내부 어드레스 신호(AX)를 생성할 수 있다.
어드레스 래치(500)는 도 2의 리페어 제어회로(106)에 포함될 수 있다.
어드레스 래치(500)는 리페어 제어회로(106)의 리페어 동작을 위해 내부 어드레스 신호(AX)를 래치하여 출력할 수 있다.
블록 어드레스 디코더(600)는 도 2의 메모리 영역(103) 예를 들어, 복수의 메모리 뱅크(BK0 ~ BKn) 각각에 포함될 수 있다.
블록 어드레스 디코더(600)는 어드레스 래치(500)의 출력을 디코딩하여 블록 선택신호(BLKSEL)를 생성할 수 있다.
제 2 경로 회로(301)는 제 1 경로 회로(300)와 동일한 전달 지연시간(Propagation delay)을 갖도록 제 1 경로 회로(300)의 내부 회로 구성들 복제한 회로 구성들을 포함할 수 있다.
제 2 경로 회로(301)는 어드레스 신호(ADD)를 직접 사용하지 않으나, 어드레스 신호(ADD)와 동일한 천이 타이밍을 갖도록 한 더미 어드레스 신호(AX_DMY)가 경유하여 어드레스 래치신호(BKSELP)가 생성되는 경로에 해당하는 회로 구성들을 통칭할 수 있다.
제 2 경로 회로(301)는 복수의 제어신호(EACTP, IACTP, RAT)를 이용하여 어드레스 신호(ADD)의 천이 타이밍과 동일한 타이밍에 출력 레벨을 천이시킴으로써 블록 선택신호(BLKSEL)를 래치하기 위한 어드레스 래치신호(BKSELP)를 생성할 수 있다.
제 2 경로 회로(301)는 더미(Dummy) 어드레스 선택회로(401), 더미 어드레스 래치(501) 및 펄스 생성기(601)를 포함할 수 있다.
더미 어드레스 선택회로(401)는 도 2의 커맨드/어드레스 처리회로(105)에 포함될 수 있다.
더미 어드레스 선택회로(401)는 어드레스 선택회로(400)를 복제한 회로 구성을 가질 수 있다.
더미 어드레스 선택회로(401)는 복수의 제어신호(EACTP, IACTP, RAT), 프리차지 신호(PCG)에 따라 전원 전압(VDD)을 선택하여 더미 어드레스 신호(AX_DMY)를 생성할 수 있다.
더미 어드레스 래치(501)는 도 2의 리페어 제어회로(106)에 포함될 수 있다.
더미 어드레스 래치(501)는 어드레스 래치(500)를 복제한 회로 구성을 가질 수 있다.
펄스 생성기(601)는 도 2의 메모리 영역(103) 예를 들어, 복수의 메모리 뱅크(BK0 ~ BKn) 각각에 포함될 수 있다.
펄스 생성기(601)는 블록 어드레스 디코더(600)와 동일한 전달 지연시간을 갖도록 설계되거나, 테스트 모드 신호, 레지스터 신호 또는 퓨즈 셋 설정 등에 의해 지연시간 가변을 통한 지연시간 보상이 가능하도록 설계될 수 있다.
펄스 생성기(601)는 더미 어드레스 래치(501)의 출력신호의 천이에 응답하여 어드레스 래치신호(BKSELP)를 생성할 수 있다.
도 4에 도시된 바와 같이, 도 3의 어드레스 선택회로(400)는 제 1 내지 제 5 인버터(411 - 415), 제 1 내지 제 5 트랜지스터(420 - 424) 및 전달 게이트(Transmission Gate)(431)를 포함할 수 있다.
제 1 인터버(411)는 외부 액티브 신호(EACTP)를 반전시켜 출력할 수 있다.
전달 게이트(431)는 노멀 액티브 동작 시 즉, 외부 액티브 신호(EACTP)가 하이 레벨로 활성화되면 어드레스 신호(ADD)를 제 2 인버터(412)로 전달할 수 있다.
제 2 인터버(412)의 출력은 제 3 인버터(413)에 의해 래치되며, 제 4 및 제 5 인버터(414, 415)를 통해 내부 어드레스 신호(AX)로서 출력될 수 있다.
제 1 트랜지스터(420)는 파워 업 신호(PWRUP)에 따라 내부 어드레스 신호(AX)를 초기 레벨 예를 들어, 로우 레벨로 초기화시킬 수 있다.
제 2 내지 제 4 트랜지스터(421 - 424)는 리프레쉬 동작 시 즉, 내부 액티브 신호(IACTP)가 하이 레벨로 활성화된 상태에서 리프레쉬 신호(RAT)가 하이 레벨로 활성화되면 접지 전압(VSS)을 이용하여 내부 어드레스 신호(AX)를 하이 레벨로 활성화시킬 수 있다.
한편, 제 2 내지 제 4 트랜지스터(421 - 424)는 내부 액티브 신호(IACTP) 및 리프레쉬 신호(RAT)가 모두 로우 레벨로 비 활성화되면 전원 전압(VDD)을 이용하여 내부 어드레스 신호(AX)를 로우 레벨로 초기화시킬 수 있다.
도 5에 도시된 바와 같이, 도 3의 더미 어드레스 선택회로(401)는 제 6 트랜지스터(425) 및 제 6 인터버(416)가 추가되고, 전달 게이트(431)에 어드레스 신호(ADD) 대신 전원 전압(VDD)을 인가하며, 제 2 트랜지스터(421)의 게이트에 전원 전압(VDD)을 인가한 것을 제외하고는 어드레스 선택회로(400)와 동일하게 구성될 수 있다.
제 6 인터버(416)는 프리차지 신호(PCG)를 반전시켜 출력할 수 있다.
제 6 트랜지스터(425)는 프리차지 신호(PCG)가 하이 레벨로 활성화되면 더미 어드레스 신호(AX_DMY)를 로우 레벨로 초기화시킬 수 있다.
전달 게이트(431)는 노멀 액티브 동작 시, 외부 액티브 신호(EACTP)가 하이 레벨로 활성화되면 전원 전압(VDD)의 레벨을 이용하여 더미 어드레스 신호(AX_DMY)를 하이 레벨로 활성화시킬 수 있다.
제 2 내지 제 4 트랜지스터(421 - 424)는 리프레쉬 동작과 무관하게 내부 액티브 신호(IACTP)가 하이 레벨로 활성화되면 접지 전압(VSS)을 이용하여 더미 어드레스 신호(AX_DMY)를 하이 레벨로 활성화시킬 수 있다.
이때 제 2 트랜지스터(421)의 게이트에는 리프레쉬 신호(RAT)(도 4 참조)가 아닌 전원 전압(VDD)이 인각된다. 따라서 더미 어드레스 선택회로(401)는 리프레쉬 동작과 무관하게 내부 액티브 신호(IACTP)에 따라 더미 어드레스 신호(AX_DMY)를 하이 레벨로 활성화시킬 수 있다.
상술한 바와 같이, 본 발명의 실시예는 제 2 경로 회로(301)가 어드레스 신호(ADD)가 경유하는 제 1 경로 회로(300)와 동일한 소스 즉, 동일한 신호 생성 개시 타이밍 및 동일한 전달 지연시간을 갖도록 설계된다.
도 6과 같이, 어드레스 래치신호(BKSELP)를 블록 선택신호(BLKSEL)와 동일한 타이밍에 생성할 수 있으며, 그에 따라 노멀 액티브 차단신호(NXEB)에 따른 동작을 수행하기 위한 어드레스 래치신호(BKSELP)의 마진을 고려하지 않아도 된다.
따라서 반도체 장치의 동작 관련 규격인 tRCD(RAS to CAS Delay)를 개선하고, tRRD(Row active to Row active Delay)로부터 자유롭게 반도체 장치를 동작시킬 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (16)

  1. 제어신호 및 어드레스 신호에 따라 블록 선택신호를 생성하도록 구성된 제 1 경로 회로; 및
    상기 제어신호를 이용하여 상기 어드레스 신호의 천이 타이밍과 동일한 타이밍에 천이하는 더미 어드레스 신호를 생성하고, 상기 블록 선택신호를 래치하기 위한 어드레스 래치신호를 상기 더미 어드레스 신호를 이용하여 생성하도록 구성된 제 2 경로 회로를 포함하는 어드레스 제어회로.
  2. 제 1 항에 있어서,
    상기 제어신호는
    외부 액티브 신호, 내부 액티브 신호 및 리프레쉬 신호 중에서 적어도 하나를 포함하는 어드레스 제어회로.
  3. 제 1 항에 있어서,
    상기 제 1 경로 회로는
    상기 제어신호에 따라 상기 어드레스 신호를 선택하여 내부 어드레스 신호를 생성하도록 구성된 어드레스 선택회로,
    상기 내부 어드레스 신호를 래치하도록 구성된 어드레스 래치, 및
    상기 어드레스 래치의 출력을 디코딩하여 상기 블록 선택신호를 생성하도록 구성된 블록 어드레스 디코더를 포함하는 어드레스 제어회로.
  4. 제 1 항에 있어서,
    상기 제 2 경로 회로는
    상기 제 1 경로 회로와 동일한 전달 지연시간(Propagation delay)을 갖도록 구성되는 어드레스 제어회로.
  5. 제 1 항에 있어서,
    상기 제 2 경로 회로는
    상기 제 1 경로 회로의 내부 회로 구성을 복제한 회로 구성을 포함하도록 구성되는 어드레스 제어회로.
  6. 제 3 항에 있어서,
    상기 제 2 경로 회로는
    상기 어드레스 선택회로를 복제하여 구성되며, 상기 제어신호에 따라 전원 전압을 이용하여 상기 더미 어드레스 신호를 생성하도록 구성된 더미 어드레스 선택회로,
    상기 어드레스 래치를 복제하여 구성되며, 상기 더미 어드레스 신호를 래치하도록 구성된 더미 어드레스 래치, 및
    상기 더미 어드레스 래치의 출력신호의 천이에 응답하여 상기 어드레스 래치신호를 생성하도록 구성된 펄스 생성기를 포함하는 어드레스 제어회로.
  7. 제 6 항에 있어서,
    상기 펄스 생성기는
    상기 블록 어드레스 디코더와 동일한 전달 지연시간을 갖도록 설계되거나, 지연시간 가변을 통한 지연시간 보상이 가능하도록 설계되는 어드레스 제어회로.
  8. 복수의 메모리 뱅크를 포함하며, 각 메모리 뱅크가 블록 선택신호를 어드레스 래치신호에 따라 입력 받아, 상기 블록 선택신호가 정의하는 소 단위 메모리 블록을 선택하도록 구성된 메모리 영역;
    내부 어드레스 신호가 내부적으로 저장된 결함 어드레스와 일치할 경우 상기 메모리 영역의 노멀 워드 라인 대신에 리던던트 워드 라인을 선택하는 리페어 동작을 수행하도록 구성된 리페어 제어회로; 및
    커맨드 및 외부 어드레스 신호를 입력받아 디코딩하여 노멀 동작 및 상기 리페어 동작과 관련된 신호들을 생성하여 상기 메모리 영역 및 상기 리페어 제어회로에 제공하도록 구성된 커맨드/어드레스 처리회로를 포함하며,
    상기 외부 어드레스 신호에 따라 상기 블록 선택신호를 생성하고, 상기 외부 어드레스 신호의 천이 타이밍과 동일한 타이밍에 천이하도록 생성한 더미 어드레스 신호를 이용하여 상기 어드레스 래치신호를 생성하도록 구성되는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 블록 선택신호를 생성하도록 구성된 제 1 경로 회로가 상기 커맨드/어드레스 처리회로, 상기 리페어 제어회로 및 상기 메모리 영역에 배치되며,
    상기 어드레스 래치신호를 생성하도록 구성된 제 2 경로 회로가 상기 제 1 경로 회로와 동일한 영역에 배치되는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 제 1 경로 회로는
    상기 외부 어드레스 신호를 선택하여 상기 내부 어드레스 신호를 생성하도록 구성된 어드레스 선택회로,
    상기 내부 어드레스 신호를 래치하도록 구성된 어드레스 래치, 및
    상기 어드레스 래치의 출력을 디코딩하여 상기 블록 선택신호를 생성하도록 구성된 블록 어드레스 디코더를 포함하는 반도체 장치.
  11. 제 10 항에 있어서,
    상기 어드레스 선택회로는
    상기 커맨드/어드레스 처리회로 내에 배치되는 반도체 장치.
  12. 제 10 항에 있어서,
    상기 어드레스 래치는
    상기 리페어 제어회로 내에 배치되는 반도체 장치.
  13. 제 9 항에 있어서,
    상기 제 2 경로 회로는
    상기 제 1 경로 회로와 동일한 전달 지연시간(Propagation delay)을 갖도록 구성되는 반도체 장치.
  14. 제 9 항에 있어서,
    상기 제 2 경로 회로는
    상기 제 1 경로 회로의 내부 회로 구성을 복제한 회로 구성을 포함하도록 구성되는 반도체 장치.
  15. 제 10 항에 있어서,
    상기 제 2 경로 회로는
    상기 어드레스 선택회로를 복제하여 구성되며, 전원 전압을 이용하여 상기 더미 어드레스 신호를 생성하도록 구성된 더미 어드레스 선택회로,
    상기 어드레스 래치를 복제하여 구성되며, 상기 더미 어드레스 신호를 래치하도록 구성된 더미 어드레스 래치, 및
    상기 더미 어드레스 래치의 출력신호의 천이에 응답하여 상기 어드레스 래치신호를 생성하도록 구성된 펄스 생성기를 포함하는 반도체 장치.
  16. 제 15 항에 있어서,
    상기 펄스 생성기는
    상기 블록 어드레스 디코더와 동일한 전달 지연시간을 갖도록 설계되거나, 지연시간 가변을 통한 지연시간 보상이 가능하도록 설계되는 반도체 장치.
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