JP3872062B2

JP3872062B2 - 半導体記憶装置

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Description

本発明は、半導体記憶装置に関し、特に、メモリセルを行方向及び列方向に複数アレイ状に配列し、同一列の前記メモリセルを共通のビット線に接続してメモリブロックを形成し、前記メモリブロックを前記列方向に複数配列してなるメモリプレーンを１または複数備え、前記メモリプレーン上を前記列方向に延伸する少なくとも２本のグローバルビット線を備え、前記各グローバルビット線が前記各メモリブロックの１または複数列の前記ビット線と夫々のビット線選択素子を介して接続可能に構成されてなる半導体記憶装置に関し、更に詳細には、半導体記憶装置のメモリセルに流れる電流を検知して、その記憶状態を高速に判定する読み出し技術に関する。

半導体記憶装置においては、そのメモリセルの記憶状態を読み出すために、様々な手法が利用されている。不揮発性の半導体記憶装置の１つであるフラッシュメモリを例に説明する。フラッシュメモリは、各メモリセルがフローティングゲート構造のメモリトランジスタを備えて構成され、各メモリセルのフローティングゲートに注入された電荷（電子）の蓄積量に従って情報を記憶している。具体的には、フローティングゲートに電子が多く注入されている状態においては、チャネル領域には反転層が形成されにくく、このためメモリセルの閾値電圧は高くなる（プログラム状態と定義する）。一方、フローティングゲートから電子が放出されている状態では、チャネル領域には反転層が形成されやすく、このメモリセルの閾値電圧は低くなる（消去状態と定義する）。選択したメモリセルの状態が上記プログラム状態か上記消去状態かを高速に判定するために、プログラム状態と消去状態の中間の閾値電圧を有するリファレンスメモリセルを用意して差動入力型のセンスアンプ回路に入力する。

ここで、図８に示すように、上述のような階層的なビット線構造のメモリブロックを列方向に複数配列してなるメモリプレーンを有する半導体記憶装置において、メモリプレーン内の１つのメモリブロック内から読み出し対象のメモリセル（選択メモリセル、図８中○印で模式的に表示）を選択し、その記憶データをメモリプレーンに隣接して設けられた差動入力型のセンスアンプ回路で読み出す場合に、センスアンプ回路の２つの入力端子の一方側に、メモリブロック内の選択メモリセルに接続する選択ビット線及び選択ビット線に接続するグローバルビット線を介して、選択メモリセルを接続し、前記入力端子の他方側に、リファレンスメモリセル（図８中●印で模式的に表示）を接続する。リファレンスメモリセルは、選択メモリセルの記憶状態によって変化するメモリセル電流の中間的なメモリセル電流となるようにその記憶状態（フラッシュメモリの場合は閾値電圧）が設定されている。

更に、センスアンプ回路の２つの入力端子の負荷容量が等しくない場合、２つの入力端子を介して、選択メモリセル及びリファレンスメモリセルの各メモリセル電流を供給する過渡状態において、当該負荷容量を充電する過渡電流に差が生じ、選択メモリセル電流とリファレンスメモリセル電流の電流差が正確に、センスアンプ回路の２つの入力端子の電圧差となって現れないという不都合が生じ高速読み出し動作の障害となるため、当該読み出し時の過渡応答特性を改善するために、センスアンプの２つの入力端子に接続するグローバルビット線に寄生する負荷容量を平衡させる試みがなされている。

例えば、下記特許文献１に開示されている不揮発性半導体記憶装置では、図３に示すように、センスアンプ回路のリファレンスメモリセル側の入力端子に、選択メモリセルと連通しない別のグローバルビット線（以下適宜、「ダミーグローバルビット線」と称す。）を接続するとともに、選択メモリセルを含まない他のメモリブロック（以下適宜、「ダミーブロック」と称す。）内のビット線（以下適宜、「ダミービット線」と称す。）を１つ選択して、該ダミーグローバルビット線に接続して、センスアンプ回路の２つの入力端子に接続するグローバルビット線に寄生する負荷容量を平衡化している。かかる構成により、センスアンプ回路の各入力端子には、夫々１つのグローバルビット線の寄生容量と１つのビット線の寄生容量が等しく付加され、全体的な負荷容量の平衡化が実現される。尚、ダミーブロックは、通常、グローバルビット線に寄生する寄生抵抗を考慮して選択されたメモリブロックに隣接するメモリブロックが一定のルールに従って選択される。図３は、図８のメモリプレーン構造をより具体的に示す概略的な回路図であり、選択メモリセルとダミービット線の選択される様子を模式的に示している。尚、図３において、破線は非選択状態または非導通状態を示している。
特開２００３−７７２８２号公報

ところで、一般的な半導体記憶装置においては、半導体基板内の欠陥や製造工程途中におけるパーティクルの存在によって一部のメモリセルが正常に動作しない不良メモリセルが存在する。従って、全てのメモリセルが正常に動作する完全良品だけを良品とすると製造歩留りが低下するために、一般に、不良メモリセルをテスト時に冗長救済する方法が採られている。

一般的に用いられている冗長救済技術として、メモリセルアレイ中の不良メモリセルを含む不良ロー（行）または不良コラム（列）、或いは、ローまたはコラム全体が不良の不良ローまたは不良コラムを、予めメモリセルアレイの周辺部に所定本数が用意された冗長ローまたは冗長コラムと置換する方法がある。この場合、不良ローアドレス及び不良コラムアドレスを不良アドレス記憶手段に記憶しておき、外部から入力されたアドレスの当該アドレス部分を記憶された不良ローアドレス及び不良コラムアドレスと比較し、一致する場合に、冗長ローまたは冗長コラムが自動的に選択されるようにする。

ローまたはコラム救済では、メモリセル単位や行方向または列方向に沿って発生する不良モードに対しては有効な救済方法であるが、冗長ローまたは冗長コラムの本数によって救済可能なローまたはコラムが限定され、製造プロセスの微細化に伴って発生頻度が高くなる、パーティクル起因の多ビット連続不良（複数の不良メモリセルが連続した塊となって不良となる）等に対しては、有効な救済手段ではない。

そこで、一定単位の複数のメモリセルからなるメモリブロックを救済単位として、該メモリブロックを一括して救済するブロック冗長救済方式がある。当該ブロック冗長救済方式であれば、上記パーティクル起因の多ビット連続不良等を効果的に救済でき、製造歩留りを向上させることができる。

通常のブロック冗長救済では、選択メモリセルを含むメモリブロックが不良ブロックである場合に、正常な読み出しを確保するために不良ブロックを選択せずに、予めテスト時において置換された冗長メモリブロックを選択して、その中の同じアドレス位置のメモリセルを選択するという処理を行う。しかしながら、上述の特許文献１に開示されているように、センスアンプ回路のリファレンスメモリセル側の入力端子に、ダミーグローバルビット線及びダミービット線を選択する方式において、当該不良ブロックが、ダミービット線を選択するためにダミーブロックとして選択される可能性がある。つまり、外部から入力された外部ブロックアドレスが不良ブロックのブロックアドレスと一致するかを検知し、一致する場合に不良ブロックを冗長ブロックと置換する処理を行う方式では、ダミービット線の選択のため不良ブロックが選択されるときの外部ブロックアドレスは、正常なメモリブロックのブロックアドレスであるため、不良ブロックは冗長ブロックと置換されずに、そのまま選択される。もし、不良ブロック内の欠陥が選択されたダミービット線と関連する場合は、その影響がセンスアンプ回路のリファレンスメモリセル側の入力端子に反映されるため、正常なメモリブロックの正常な読み出し動作が阻害され、正常なメモリブロックが、同じメモリプレーン内の不良ブロックのために不良ブロック化するという問題が生じる。

また、外部ブロックアドレスの値に拘らず、常に不良ブロックへのアクセスを禁止する処置がテスト時になされる構成や、不良ブロックと冗長ブロックが常時置換状態にするような構成の場合は、ダミーブロックが選択されない場合が生じ、センスアンプ回路の２つの入力端子間の負荷容量が不均等になって、過渡応答特性が悪化して高速読み出し動作が阻害される。

本発明は、上記問題点に鑑みてなされたもので、その目的は、センスアンプ回路の差動入力端子間の負荷容量の平衡化処理における不良ブロックの影響を排除し、高速且つ安定した読み出し動作を可能とする半導体記憶装置を提供することにある。

上記目的を達成するための本発明に係る半導体記憶装置は、メモリセルを行方向及び列方向に複数アレイ状に配列し、同一列の前記メモリセルを共通のビット線に接続してメモリブロックを形成し、前記メモリブロックを前記列方向に複数配列してなるメモリプレーンを１または複数備え、前記メモリプレーン上を前記列方向に延伸する少なくとも２本のグローバルビット線を備え、前記各グローバルビット線が前記各メモリブロックの１または複数列の前記ビット線と夫々のビット線選択素子を介して接続可能に構成されてなる半導体記憶装置であって、読み出し動作時に、読み出し対象の選択メモリセルに接続する前記ビット線を前記ビット線選択素子の１つを導通状態にして前記グローバルビット線の１つに接続して、前記選択メモリセルを含む選択メモリブロックを選択するとともに、前記選択メモリブロックとは別のメモリブロック内の１つの前記ビット線を前記ビット線選択素子の他の１つを導通状態にして前記グローバルビット線の他の１つに接続して、前記別のメモリブロックをダミーブロックとして選択するブロック選択回路を備え、前記ブロック選択回路が、前記１または複数のメモリプレーン内に不良ブロックが含まれる場合に、前記選択ブロックアドレスの各アドレスビットの内の特定の部分ビットを対象とする所定の論理操作によって、前記選択ブロックアドレス及び前記不良ブロックの不良ブロックアドレスの何れとも異なる前記ダミーブロックを選択するためのダミーブロックアドレスを生成することを第１の特徴とする。ここで、前記ブロック選択回路は、前記選択メモリブロックを含む前記メモリプレーン内に不良ブロックが含まれる場合に、前記選択ブロックアドレスの各アドレスビットの内の特定の部分ビットを対象とする所定の論理操作によって、前記選択ブロックアドレス及び前記不良ブロックの不良ブロックアドレスの何れとも異なる前記ダミーブロックを選択するためのダミーブロックアドレスを生成するようにしても構わない。

上記第１の特徴を備えた本発明に係る半導体記憶装置によれば、前記選択メモリブロックを含む前記メモリプレーン内に不良ブロックが含まれる場合には必ず、ダミーブロックとして不良ブロックが選択されるのを回避でき、且つ、不良ブロック及び選択されたメモリブロック以外のメモリブロックがダミーブロックとして適正に選択されるため、２本のグローバルビット線の一方に選択されたメモリブロックの選択メモリセルの接続するビット線が接続し、他方にダミーブロック内の１つのビット線（ダミービット線）が接続し、２本のグローバルビット線の負荷容量が均等になり、当該２本のグローバルビット線の電圧差或いは電流差を差動センスする場合に、２本のグローバルビット線の負荷容量差による過渡応答特性の劣化が回避できる。この結果、不良ブロックの影響を排除して高速且つ安定な読み出し動作を実行できる。

本発明に係る半導体記憶装置は、第１の特徴に加えて、前記メモリプレーン内の１つの前記メモリブロックが不良ブロックである場合にブロック単位で冗長ブロックと置換して不良救済可能に構成されていることを第２の特徴とする。

また、上記第２の特徴を備えた本発明に係る半導体記憶装置によれば、不良ブロックがダミーブロックとして選択される場合だけでなく、選択メモリブロックとして選択される場合にも、冗長ブロックと置換して正常な読み出し動作を行うことができる。

尚、本発明のダミーブロック選択方式は、不良ブロックの存在を許容するため、単に不良ブロックへのアクセスを禁止するだけで、冗長ブロックと置換せずに、本来のメモリ容量の一部領域だけを有効として使用する部分良品にも適用可能である。

本発明に係る半導体記憶装置は、第１または第２の特徴に加えて、前記ブロック選択回路が、前記選択ブロックアドレスの前記特定の部分ビットの１ビット以上を対象として第１の論理操作を行ない、前記ダミーブロックを選択するためのダミーブロックアドレスを生成し、前記第１の論理操作により生成される前記ダミーブロックアドレスが前記不良ブロックアドレスと一致する場合に、前記選択ブロックアドレスの前記特定の部分ビットの他の１ビット以上を対象として第２の論理操作を行ない、前記ダミーブロックアドレスを生成することを、第３の特徴とする。ここで、前記ダミーブロックアドレスと前記不良ブロックアドレスとの一致は、前記第１の論理操作に係る前記特定の部分ビットの１ビット以上を除く他のアドレスビットを対象として、前記選択ブロックアドレスと前記不良ブロックアドレスとの一致により判定するのが好ましい。

本発明に係る半導体記憶装置は、第１または第２の特徴に加えて、前記ブロック選択回路が、前記選択ブロックアドレスの前記特定の部分ビットの１ビット以上の所定ビットを対象として第１の論理操作を行ない、前記不良ブロックアドレスの前記特定の部分ビットの前記所定ビット以外の１ビット以上を対象として第２の論理操作を行ない、前記ダミーブロックアドレスを生成することを、第４の特徴とする。

また、上記第３または第４の特徴を備えた本発明に係る半導体記憶装置によれば、不良ブロックが存在する場合は、１つのメモリプレーンを構成するメモリブロックの内の一部メモリブロックを対象として、第１の論理操作と第２の論理操作を行うことで、不良ブロックアドレスとダミーブロックアドレスを異ならせることができるため、ダミーブロックとして不良ブロックが選択されるのを回避でき上記第１の特徴の作用効果を奏することができる。また、一部のメモリブロックを対象とすることで、使用する部分ビットを適切に選択することで、ダミーブロックと選択されたメモリブロックの物理的な距離を所定範囲内に維持できるので、選択ビット線とダミービット線の物理的な距離を当該所定範囲内に維持でき、グローバルビット線の寄生抵抗の影響を抑制でき、過渡応答特性の劣化を回避できる。

尚、上記第３の特徴においては、第１の論理操作を不良ブロックが存在しない場合のダミーブロックの選択操作とすることができ、隣接する２つのメモリブロックにおいて選択ビット線とダミービット線を選択可能となる。

また、上記第４の特徴においては、第２の論理操作により、ダミーブロックアドレスの部分ビットの一部が必ず不良ブロックアドレスの当該アドレスビットと異なる。尚、不良ブロックの有無に拘らず、つまり、不良ブロックがない場合は、デフォルトの不良ブロックを用いて、不良ブロックの存在を検知することなく一律に同じ処理を行うことができる。或いは、不良ブロックが何れかのメモリプレーンに存在する場合でも、あるメモリブロックが選択されている状態で、ダミーブロックとして不良ブロックが選択されるか否かに拘らずに一律に同じ処理を実行すればよい。

本発明に係る半導体記憶装置は、更に、上記何れかの特徴に加えて、前記部分ビットのビット数が２であることを第５の特徴とし、更に、前記論理操作がアドレスビットの反転操作であることを第６の特徴とする。

上記第５の特徴を備えた本発明に係る半導体記憶装置によれば、第１の論理操作と第２の論理操作の対象となる一部のメモリブロックの個数が最小限の４つであるので、必ずダミーブロックとして不良ブロック及び選択されたメモリブロック以外のメモリブロックを選択でき、しかも、使用する部分ビットを適切に選択することで、ダミーブロックと選択されたメモリブロック間の間隔を最大２つのメモリブロック分に制限でき、グローバルビット線の寄生抵抗の影響を抑制でき、過渡応答特性の劣化を回避できる。

上記第６の特徴を備えた本発明に係る半導体記憶装置によれば、極めて簡単な論理操作で、上記第１の論理操作と第２の論理操作を実現でき、簡単な回路構成により、上記第１の特徴の作用効果を奏することができる。

本発明に係る半導体記憶装置は、更に、上記何れかの特徴に加えて、前記メモリブロックを選択するブロックアドレスの前記特定の部分ビットの組み合わせで選択される複数のメモリブロックが連続して隣接するサブメモリプレーンを形成することを第７の特徴とする。

上記第７の特徴を備えた本発明に係る半導体記憶装置によれば、ダミーブロックと選択されたメモリブロック間の間隔が不必要に離間するのを回避でき、グローバルビット線の寄生抵抗の影響を抑制でき、過渡応答特性の劣化を回避できる。

本発明に係る半導体記憶装置は、更に、上記何れかの特徴に加えて、前記選択メモリブロック内の前記ビット線と接続する前記グローバルビット線の１つが直接或いはグローバルビット線選択素子を介して差動入力型のセンス回路の一方入力側に接続し、前記ダミーブロック内の前記ビット線と接続する前記グローバルビット線の他の１つが直接或いはグローバルビット線選択素子を介して前記センス回路の他方入力側に接続し、前記センス回路の入力または前記１対のグローバルビット線の何れか一方にリファレンスメモリセルを選択的に接続させるリファレンス回路を備え、読み出し動作時に、前記センス回路の前記ダミーブロック側の入力に前記リファレンスメモリセルが接続されることを第８の特徴とする。

上記第８の特徴を備えた本発明に係る半導体記憶装置によれば、具体的に上記第１の特徴及び他の特徴の作用効果を奏する読み出し動作を実現する半導体記憶装置を提供することができる。

本発明に係る半導体記憶装置（以下、適宜「本発明装置」という。）の一実施の形態につき、図面に基づいて説明する。

本発明装置１は、図１に示すように、主メモリアレイ２、リファレンス回路３、行デコーダ４、列デコーダ５、バイアス電圧印加回路６、センスアンプ７等を備えて構成される。尚、図示しないが、必要なアドレス信号や読み出し制御信号（チップイネーブル信号、出力イネーブル信号等）が別途夫々の入力回路を介して各部に供給される。また、センスアンプ７の出力Ｄｏｕｔは、所定の出力回路を介して外部に出力される。

主メモリアレイ２は、例えば、図２に示すように、複数のメモリプレーン８で構成され、各メモリプレーン８は、メモリセルを行方向及び列方向に複数アレイ状に配列してなるメモリブロック９を列方向に複数配列して構成される。本実施形態では、メモリセルとしてフローティングゲート型ＦＥＴ構造のフラッシュメモリトランジスタを備えてフラッシュメモリセルとして構成される場合を想定する。従って、メモリセルはその記憶状態を、フローティングゲートに蓄積される電子の多寡で設定し、その記憶状態が、メモリトランジスタの閾値電圧の差となって現れる。

図３に示すように、各メモリブロック９内では、同一列の各メモリセルのドレイン端子を共通のビット線ＬＢＬに接続し、同一行の各メモリセルのゲート端子を共通のワード線ＷＬに接続し、ビット線ＬＢＬとワード線ＷＬの選択により任意のメモリセルが選択可能な構成となっている。更に、メモリプレーン８上を列方向に延伸する少なくとも１対（図３の場合は２対）のグローバルビット線ＧＢＬを備え、各グローバルビット線ＧＢＬが各メモリブロック９の１または複数列（図３の場合は２列）のビット線ＬＢＬと夫々のビット線選択素子１０を介して接続可能に構成されている。つまり、階層的なビット線構造が採用されている。具体的には偶数番目の各メモリブロック９の偶数列と奇数番目の各メモリブロック９の奇数列のビット線ＬＢＬが一方のグローバルビット線ＧＢＬに接続し、偶数番目の各メモリブロック９の奇数列と奇数番目の各メモリブロック９の偶数列のビット線ＬＢＬが他方のグローバルビット線ＧＢＬに接続する構成となっている。また、グローバルビット線ＧＢＬは、グローバルビット線選択素子１１を介して、何れか１対が選択的にバイアス電圧印加回路６及びセンスアンプ回路７に接続する。更に、同一メモリブロック内の各メモリセルはブロック選択素子１２を介して同一のソース線に接続し、ブロック単位で一括消去可能に構成されている。

尚、図２に示すブロック構成例では、主メモリアレイ２のメモリ本体部２ａ内のメモリプレーン数が８で、各メモリプレーン８内のメモリブロック数が１６であるので、総メモリブロック数は１２８となり、メモリアレイ本体部２ａから１つのメモリブロック９を選択するのに必要なブロックアドレス数は７ビットである。そのアドレスビットの内、上位の３ビットをメモリプレーン選択用のプレーンアドレスとし、下位の４ビットを各メモリプレーン８内の１６のメモリブロック９の１つを選択するブロックアドレスと規定する。以下、特に断らない限り、下位の４ビットのブロックアドレスを、単にブロックアドレスと称す。尚、メモリアレイ本体部２ａのメモリプレーン分割数及び各メモリプレーン８内のブロック分割数は一例であり、図２の例に限定されるものではない。図３では、簡略的に、メモリブロック９内の各ビット線ＬＢＬには１つのメモリセルだけが接続している状態を示しているが、実際のメモリブロックでは、１つのビット線ＬＢＬは複数のメモリセルが並列に接続し、所謂ＮＯＲ型のメモリセルアレイを構成している。また、図２及び図３における列方向は、図中の左右方向である。

リファレンス回路３は、主メモリアレイ２のメモリセルと同じ構造のフラッシュメモリセルからなるリファレンスメモリセルを備えて構成される。２値メモリの場合は、主メモリアレイ２のメモリセルの閾値電圧は、データの０／１に応じて高閾値電圧と低閾値電圧に、所定のフラッシュメモリの書き込み回路で設定されデータの書き込みが実行される。従って、主メモリアレイ２のメモリセル電流は、当該閾値電圧の高低に応じて変化するが、リファレンスメモリセルの閾値電圧は、データの０／１に応じた２つのメモリセル電流の中間的なメモリセル電流となるようにテスト時に調整される。

行デコーダ４と列デコーダ５は、外部から入力されたアドレス信号に応じて、前者が主メモリアレイ２内のメモリセルを行方向に沿って選択し、後者が主メモリアレイ２内のメモリセルを列方向に沿って選択し、主メモリアレイ２の中から読み出し対象のメモリセルを選択する回路である。以下、読み出し動作のために選択されたメモリセルを選択メモリセルと呼ぶ。

より具体的には、行デコーダ４と列デコーダ５は、その一部または全部がメモリプレーン８毎に各別に設けられており、図３では、行デコーダ４によって、選択メモリセルを含む選択メモリブロックに対して、選択メモリセルに接続するワード線ＷＬが選択され、当該選択ワード線が所定の選択レベルに駆動される。また、列デコーダ５は、ビット線選択素子１０を選択するローカル列デコーダ１３とグローバルビット線選択素子１１を選択するグローバル列デコーダ１４に分割して構成される。本実施形態では、メモリブロック９は列方向に複数配列しているので、メモリプレーン８内で１つのメモリブロック９を選択するブロックデコーダは、１種の行デコード処理に該当する処理を実行するので、行デコーダ４の一部を構成するが、本実施形態では、当該ブロックデコーダを独立して扱う。また、主メモリアレイ２内から１つのメモリプレーン８を選択するプレーンデコーダも、列デコーダ５の一部を構成するが、本実施形態では、当該プレーンデコーダを独立して扱う。

バイアス電圧印加回路６は、グローバル列デコーダ１４で選択された１つのグローバルビット線ＧＢＬの夫々を介して、選択メモリセルとリファレンスメモリセルにメモリセル電流を供給するために所定のバイアス電圧を印加する回路である。バイアス電圧印加回路６は、選択メモリセルとリファレンスメモリセルに供給するメモリセル電流の各メモリセルの設定閾値電圧の差で生じる電流差を電圧差に変換して次段のセンスアンプ回路７に入力する。尚、バイアス電圧印加回路６は、種々の回路構成が提案されており、本実施形態では、公知の回路構成を採用するものとし、詳細な回路構成の説明は割愛する。

本実施形態では、センスアンプ回路７は差動入力型のセンスアンプを使用し、バイアス電圧印加回路６から入力される電圧差を差動増幅し、選択メモリセルの閾値電圧を検知し、その記憶データを読み出す。この差動入力型のセンスアンプも種々多数のものが実用化されており、本実施形態では、公知の回路構成を採用するものとし、詳細な回路構成の説明は割愛する。

次に、本発明装置１の特徴部分である各メモリプレーン８の中から選択メモリブロックとダミーブロックを各別に選択するブロックデコーダについて説明する。尚、選択メモリブロックとは、選択メモリセルを含むメモリブロック９であり、ダミーブロックとは、同一のメモリプレーン８内の選択メモリブロック以外のメモリブロック９の中から、本発明に係るブロックデコーダで選択されるメモリブロック９である。以下の説明では、図２に示すように、メモリプレーン８内に１６のメモリブロック９が存在する場合を例に説明する。

図４に、選択メモリブロックを選択する主ブロックデコーダ１５と、ダミーブロックを選択する副ブロックデコーダ１６を示す。各ブロックデコーダ１５、１６には、４ビットのブロックアドレスＢＡ０〜３が入力して、１６通りのブロック選択信号ＢＳＡ０〜１５とＢＳＢ０〜１５が生成される。各ブロックデコーダ１５、１６は何れも１６個の論理積（ＡＮＤ）回路で構成されている。両ブロックデコーダ１５、１６の違いは、下位２ビットのＢＡ０、１の入力の仕方が異なっている点である。主ブロックデコーダ１５には、図５の真理値表が示すような入出力関係となるように、ブロックアドレスＢＡ０〜３が入力されている。これに対し、副ブロックデコーダ１６の最下位ビットＢＡ０は、主ブロックデコーダ１５と信号レベルが反転して入力される。また、下位２ビット目のＢＡ１は、不良ブロック検出信号Ｓｂｂｄとの排他的論理和（排他的ＯＲ）処理をして入力される。上位２ビットは主ブロックデコーダ１５と同じである。尚、信号レベルの反転操作には、ある信号とその否定論理信号の入力を入れ替える操作も含まれる。

不良ブロック検出信号Ｓｂｂｄは、図６に示すように、主ブロックデコーダ１５に入力するブロックアドレスの上位３ビットＢＡ１〜３と不良ブロックアドレスの上位３ビットＢＢＡ０〜３との一致を検出する不良ブロック検出回路１７から出力され、一致検出時に高レベルが出力される。尚、不良ブロックアドレスは、不良ブロックと冗長ブロックの置換処理時にも必要となるため、不良ブロックアドレス記録回路１８（図７参照）に記憶されているものを利用する。不良ブロックアドレスは、不良ブロックのブロックアドレスであるが、不良ブロックが存在しない場合は、例えば、デフォルト状態として最上位アドレス“１１１１”を割り当てる。以上の構成により、不良ブロックが存在する場合は、不良ブロック検出信号Ｓｂｂｄは高レベルとなり、上記排他的ＯＲ処理において、下位２ビット目のＢＡ１は反転して副ブロックデコーダ１６に入力される。図５に、不良ブロックが検出された場合と検出されない場合の両方について、ブロックアドレスＢＡ０〜３とブロック選択信号ＢＳＢ０〜１５の関係を示す。

例えば、選択メモリセルがブロックアドレス“０１１０”のメモリブロックで不良ブロックの不良ブロックアドレスが“０１１１”とした場合、選択メモリブロックを選択するためにブロックアドレス“０１１０”が主ブロックデコーダ１５が入力すると、ブロック選択信号ＢＳＡ６に対応するメモリブロックが選択される。一方、主ブロックデコーダ１５に入力するブロックアドレス“０１１０”と不良ブロックアドレスが“０１１１”は上位３ビットが一致するため、不良ブロックが検出される。ここで、不良ブロックが検出されないとすると、ブロック選択信号ＢＳＢ７に対応する不良ブロックがダミーブロックとして選択されてしまう。しかし、不良ブロックが検出され不良ブロック検出信号Ｓｂｂｄは高レベルとなるので、ダミーブロックとして、ブロック選択信号ＢＳＢ５に対応するメモリブロックが選択され、不良ブロックが選択されるのが回避される。

次に、各ブロック選択信号ＢＳＡ０〜１５とＢＳＢ０〜１５の利用され方について簡単に説明する。ブロック選択信号ＢＳＡ０〜１５は、選択メモリブロックを選択するために用いられ、具体的には、選択メモリブロックのローカル列デコーダ１３と行デコーダ４に入力される。選択されたローカル列デコーダ１３は、選択メモリブロックの１つのビット線選択素子１０を導通させて、選択メモリセルに接続するビット線を選択し、一方のグローバルビット線ＧＢＬに接続する。また、選択された行デコーダ４は１つのワード線ＷＬを選択レベルに駆動して、当該選択ワード線に接続するメモリセルを選択する。ブロック選択信号ＢＳＢ０〜１５は、ダミーブロックを選択するために用いられ、具体的には、ダミーブロックのローカル列デコーダ１３に入力される。ブロック選択信号ＢＳＢ０〜１５は、行デコーダ４には入力されず、従って、ダミーブロックのワード線ＷＬは全て非選択状態である。即ち、ダミーブロックでは、ダミーブロックのローカル列デコーダ１３で選択されたダミービット線が他方のグローバルビット線ＧＢＬに接続するだけである。

以上の操作により、選択メモリセルが、グローバル列デコーダ１４で選択された１対のグローバルビット線ＧＢＬの一方と、それに接続する選択メモリブロック内のビット線ＬＢＬとを介して、バイアス電圧印加回路６とセンスアンプ回路７に接続される。一方、副ブロックデコーダ１６によって選択されたダミーブロック内の１つのダミービット線が、グローバル列デコーダ１４で選択された１対のグローバルビット線ＧＢＬの他方側に接続し、グローバル列デコーダ１４で選択された１対のグローバルビット線ＧＢＬの夫々に１つのビット線の寄生容量が等しく付加され、負荷容量の平衡化が図られる。また、ダミービット線が接続するグローバルビット線ＧＢＬには、リファレンスメモリセルが選択される。これにより、バイアス電圧印加回路６から選択メモリセルとリファレンスメモリセルにメモリセル電流が供給され、両メモリセルの設定された閾値電圧の違いによるメモリセル電流差が電圧差に変換され、その電圧差がセンスアンプ回路７で増幅検知される。

以上により、本発明装置１によれば、選択メモリセルを含むメモリプレーン内に不良ブロックが含まれていても、ダミーブロックとして不良ブロックを選択することを回避でき、不良ブロック以外のダミーブロック内のビット線をダミービット線として選択してその寄生容量をグローバルビット線に付加でき、選択メモリセル側のグローバルビット線との総合的な負荷容量の平衡化が図れ、過渡応答特性に優れた高速且つ安定な読み出し動作が実現できる。更に、図５の真理値表より明らかなように、メモリプレーン内に含まれるメモリブロック数が、１６から３２、６４、１２８と増加したとしても、選択メモリブロックとダミーブロックの論理距離は最大２ビットであるので、物理的な選択メモリブロックとダミーブロック間の距離は高々メモリブロック２つ分であり、グローバルビット線の寄生抵抗の影響を抑制できる。

次に、不良ブロックを冗長ブロックと置換して、所謂ブロック冗長救済する手順及び回路構成の一例について説明する。図７に示すように、外部から入力された外部ブロックアドレス（３ビットのプレーンアドレスと４ビットのブロックアドレス）は、アドレス変換回路１９に入力する。アドレス変換回路１９は、不良ブロックアドレスの各アドレスビットの状態（１または０）を記憶した不良ブロックアドレス記憶回路１８から出力される７ビットの不良ブロックアドレスと冗長ブロックアドレス（例えば、“１１１１１１１”）との不一致部分について、入力された外部ブロックアドレスの当該アドレスビットを反転処理することにより内部ブロックアドレスに変換して出力する。

アドレス変換回路１９で変換された内部ブロックアドレスは、上位３ビットのプレーンアドレスがプレーンデコーダ回路２０に入力し、８本のプレーン選択信号ＰＳＥＬ０〜７を出力する。プレーン選択信号ＰＳＥＬ０〜７の１つがプレーンアドレスの値に応じて所定の選択レベル（例えば、高レベル）を出力し、他の７つが非選択レベル（例えば、低レベル）を出力する。内部ブロックアドレスの下位４ビットのブロックアドレスは、主ブロックデコーダ１５及び副ブロックデコーダ１６に入力し、ブロック選択信号ＢＳＡ０〜１５とＢＳＢ０〜１５を出力する。

以上の回路構成により、外部から入力されたプレーンアドレスとブロックアドレスはともに、アドレス変換回路１９で変換されるので、同じメモリプレーン内の全てのメモリブロックが同時に他のメモリプレーン内に置換されることになる。従って、図７に示すように、内部ブロックアドレスがプレーンデコーダ回路２０に入力する場合は、図６に示す不良ブロック検出回路１７に入力すべきブロックアドレスの上位３ビットＢＡ１〜３は外部ブロックアドレスの部分ビットである必要がある。もし、変換後の内部ブロックアドレスを使用する場合は、不良ブロックアドレスも変換後のものを使用する必要があるが、図７に示す回路構成であれば、変換後の不良ブロックアドレスが冗長ブロックアドレスであるので、敢えて、不良ブロック検出回路１７用の不良ブロックアドレス記録回路１８を設ける必要はない。

次に、本発明装置１の別実施の形態につき説明する。

〈１〉上記実施形態では、主ブロックデコーダ１５と副ブロックデコーダ１６は１段のデコーダで構成したが、プリデコーダとメインデコーダの２段構成としても構わない。例えば、主ブロックデコーダ１５を、下位２ビットのプリデコーダと上位２ビットのプリデコーダと各プリデコーダのプリデコード信号をデコードするメインデコーダで構成し、また、副ブロックデコーダ１６を下位２ビットのプリデコーダと上位２ビットのプリデコーダと各プリデコーダのプリデコード信号をデコードするメインデコーダで構成しても構わない。ここで、図５に示す真理値表の関係は維持されるとすれば、主ブロックデコーダ１５と、副ブロックデコーダ１６で上位２ビットのプリデコーダを共用することができる。

〈２〉上記実施形態では、副ブロックデコーダ１６に入力するブロックアドレスの下位２ビット目のＢＡ１に対する論理操作は、ブロックアドレスの上位３ビットＢＡ１〜３と不良ブロックアドレスの上位３ビットＢＢＡ０〜３とが一致する場合に反転処理を行うという論理操作であったが、これに代えて、当該一致判定を行わずに、ブロックアドレスの下位２ビット目のＢＡ１に代えて不良ブロックアドレスの下位２ビット目のＢＢＡ１を反転して入力しても構わない。

〈３〉更に、上記実施形態及び上記各別実施形態において、副ブロックデコーダ１６に入力するブロックアドレスの下位２ビットのＢＡ０とＢＡ１の関係を入れ替えても構わない。

〈４〉上記実施形態において、不良ブロック検出回路１７は、ブロックアドレスの上位３ビットＢＡ１〜３と不良ブロックアドレスの上位３ビットＢＢＡ０〜３との一致を検出する回路構成であるため、不良ブロックが他のメモリプレーンに存在する場合でも不良ブロック検出される場合があるが、かかるケースでも下位２ビット目のＢＡ１を反転処理しても特に不都合は生じない。また、選択メモリブロックと同じメモリプレーン内に不良ブロックが存在する場合だけを検出するには、不良ブロック検出回路１７にプレーンアドレスと不良ブロックの不良プレーンアドレスも入力する必要がある。

〈５〉上記実施形態では、ブロックデコーダを、選択メモリブロックを選択する主ブロックデコーダ１５と、ダミーブロックを選択する副ブロックデコーダ１６に分割して構成したが、ブロックデコーダの構成はこれに限定されるものではない。例えば、選択メモリブロックとダミーブロックのローカル列デコーダ１３を選択するブロック選択信号を生成する第１ブロックデコーダと、選択メモリブロックの行デコーダ４を選択するブロック選択信号を生成する第２ブロックデコーダに分割して構成しても構わない。この場合、第１ブロックデコーダの出力するブロック選択信号の内の１つが、選択メモリブロックのローカル列デコーダ１３を選択し、他の１つがダミーブロックのローカル列デコーダ１３を選択する。従って、第１ブロックデコーダは常に２つの選択状態のブロック選択信号を出力するように構成される。尚、第２ブロックデコーダは、上記実施形態の主ブロックデコーダと同じ回路構成となる。

〈６〉上記実施形態では、不良ブロックは冗長救済される場合を想定して説明したが、不良ブロックは単にアクセス禁止とし、正常ブロックを連続したアドレスとなるように外部アドレスをアドレス変換する形態の半導体記憶装置に対しても、本発明装置による不良ブロック回避の手法は有効である。

〈７〉上記実施形態では、メモリセルとしてフラッシュセルを想定したが、メモリセルはこれに限定されるものではない。また、メモリセルは、記憶状態の違いがメモリトランジスタの閾値電圧の違いとなって現れるもの以外に、ＭＲＡＭ、ＯＵＭ、ＲＲＡＭ等のように可変抵抗素子型のメモリセルであっても、同様の本発明のブロック置換処理は適用可能である。更に、本発明装置による不良ブロック回避の手法は、その他の半導体記憶装置にも適用可能である。

本発明に係る半導体記憶装置の一実施形態における概略構成を示すブロック図本発明に係る半導体記憶装置の一実施形態におけるメモリアレイ構成を模式的に示すブロック図本発明に係る半導体記憶装置の一実施形態におけるメモリプレーン構造の一例を示す概略回路図本発明に係る半導体記憶装置の一実施形態における主ブロックデコーダと副ブロックデコーダの回路構成の一例を示す回路図本発明に係る半導体記憶装置の一実施形態における主ブロックデコーダと副ブロックデコーダの論理処理を示す真理値表本発明に係る半導体記憶装置の一実施形態における不良ブロック検出回路の一例を示す回路図本発明に係る半導体記憶装置における不良ブロックを冗長ブロックと置換するための回路構成の一例を示す回路図従来の半導体記憶装置における選択メモリブロックとダミーブロックとの位置関係の一例を説明する図

符号の説明

１：本発明に係る半導体記憶装置
２：主メモリアレイ
２ａ：メモリアレイ本体部
３：リファレンス回路
４：行デコーダ
５：列デコーダ
６：バイアス電圧印加回路
７：センスアンプ回路
８：メモリプレーン
９：メモリブロック
１０：ビット線選択素子
１１：グローバルビット線選択素子
１２：ブロック選択素子
１３：ローカル列デコーダ
１４：グローバル列デコーダ
１５：主ブロックデコーダ
１６：副ブロックデコーダ
１７：不良ブロック検出回路
１８：不良ブロックアドレス記録回路
１９：アドレス変換回路
２０：プレーンデコーダ回路
ＧＢＬ：グローバルビット線
ＬＢＬ：ビット線
ＷＬ：ワード線
ＢＡ０〜３：ブロックアドレス
ＢＳＡ０〜３：ブロック選択信号
ＢＳＢ０〜３：ブロック選択信号
Ｓｂｂｄ：不良ブロック検出信号
ＰＳＥＬ０〜７：プレーン選択信号

Claims

メモリセルを行方向及び列方向に複数アレイ状に配列し、同一列の前記メモリセルを共通のビット線に接続してメモリブロックを形成し、前記メモリブロックを前記列方向に複数配列してなるメモリプレーンを１または複数備え、前記メモリプレーン上を前記列方向に延伸する少なくとも２本のグローバルビット線を備え、前記各グローバルビット線が前記各メモリブロックの１または複数列の前記ビット線と夫々のビット線選択素子を介して接続可能に構成されてなる半導体記憶装置であって、
読み出し動作時に、読み出し対象の選択メモリセルに接続する前記ビット線を前記ビット線選択素子の１つを導通状態にして前記グローバルビット線の１つに接続して、前記選択メモリセルを含む選択メモリブロックを選択するとともに、前記選択メモリブロックとは別のメモリブロック内の１つの前記ビット線を前記ビット線選択素子の他の１つを導通状態にして前記グローバルビット線の他の１つに接続して、前記別のメモリブロックをダミーブロックとして選択するブロック選択回路を備え、
前記ブロック選択回路が、前記１または複数のメモリプレーン内に不良ブロックが含まれる場合に、前記選択ブロックアドレスの各アドレスビットの内の特定の部分ビットを対象とする所定の論理操作によって、前記選択ブロックアドレス及び前記不良ブロックの不良ブロックアドレスの何れとも異なる前記ダミーブロックを選択するためのダミーブロックアドレスを生成することを特徴とする半導体記憶装置。
メモリセルを行方向及び列方向に複数アレイ状に配列し、同一列の前記メモリセルを共通のビット線に接続してメモリブロックを形成し、前記メモリブロックを前記列方向に複数配列してなるメモリプレーンを１または複数備え、前記メモリプレーン上を前記列方向に延伸する少なくとも２本のグローバルビット線を備え、前記各グローバルビット線が前記各メモリブロックの１または複数列の前記ビット線と夫々のビット線選択素子を介して接続可能に構成されてなる半導体記憶装置であって、
読み出し動作時に、読み出し対象の選択メモリセルに接続する前記ビット線を前記ビット線選択素子の１つを導通状態にして前記グローバルビット線の１つに接続して、前記選択メモリセルを含む選択メモリブロックを選択するとともに、前記選択メモリブロックとは別のメモリブロック内の１つの前記ビット線を前記ビット線選択素子の他の１つを導通状態にして前記グローバルビット線の他の１つに接続して、前記別のメモリブロックをダミーブロックとして選択するブロック選択回路を備え、
前記ブロック選択回路が、前記選択メモリブロックを含む前記メモリプレーン内に不良ブロックが含まれる場合に、前記選択ブロックアドレスの各アドレスビットの内の特定の部分ビットを対象とする所定の論理操作によって、前記選択ブロックアドレス及び前記不良ブロックの不良ブロックアドレスの何れとも異なる前記ダミーブロックを選択するためのダミーブロックアドレスを生成することを特徴とする半導体記憶装置。
前記メモリプレーン内の１つの前記メモリブロックが不良ブロックである場合にブロック単位で冗長ブロックと置換して不良救済可能に構成されていることを特徴とする請求項１または２に記載の半導体記憶装置。
前記ブロック選択回路が、前記選択ブロックアドレスの前記特定の部分ビットの１ビット以上を対象として第１の論理操作を行ない、前記ダミーブロックを選択するためのダミーブロックアドレスを生成し、前記第１の論理操作により生成される前記ダミーブロックアドレスが前記不良ブロックアドレスと一致する場合に、前記選択ブロックアドレスの前記特定の部分ビットの他の１ビット以上を対象として第２の論理操作を行ない、前記ダミーブロックアドレスを生成することを特徴とする請求項１〜３の何れか１項に記載の半導体記憶装置。
前記ダミーブロックアドレスと前記不良ブロックアドレスとの一致は、前記第１の論理操作に係る前記特定の部分ビットの１ビット以上を除く他のアドレスビットを対象として、前記選択ブロックアドレスと前記不良ブロックアドレスとの一致により判定することを特徴とする請求項４に記載の半導体記憶装置。
前記ブロック選択回路が、前記選択ブロックアドレスの前記特定の部分ビットの１ビット以上の所定ビットを対象として第１の論理操作を行ない、前記不良ブロックアドレスの前記特定の部分ビットの前記所定ビット以外の１ビット以上を対象として第２の論理操作を行ない、前記ダミーブロックアドレスを生成することを特徴とする請求項１〜３の何れか１項に記載の半導体記憶装置。
前記部分ビットのビット数が２であることを特徴とする請求項１〜６の何れか１項に記載の半導体記憶装置。
前記第１及び第２論理操作がアドレスビットの反転操作であることを特徴とする請求項１〜７の何れか１項に記載の半導体記憶装置。
前記メモリブロックを選択するブロックアドレスの前記特定の部分ビットの組み合わせで選択される複数のメモリブロックが連続して隣接するサブメモリプレーンを形成することを特徴とする請求項１〜８の何れか１項に記載の半導体記憶装置。
前記選択メモリブロック内の前記ビット線と接続する前記グローバルビット線の１つが直接或いはグローバルビット線選択素子を介して差動入力型のセンス回路の一方入力側に接続し、前記ダミーブロック内の前記ビット線と接続する前記グローバルビット線の他の１つが直接或いはグローバルビット線選択素子を介して前記センス回路の他方入力側に接続し、
前記センス回路の入力または前記１対のグローバルビット線の何れか一方にリファレンスメモリセルを選択的に接続させるリファレンス回路を備え、
読み出し動作時に、前記センス回路の前記ダミーブロック側の入力に前記リファレンスメモリセルが接続されることを特徴とする請求項１〜９の何れか１項に記載の半導体記憶装置。