JP2001101890A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2001101890A JP2001101890A JP27376899A JP27376899A JP2001101890A JP 2001101890 A JP2001101890 A JP 2001101890A JP 27376899 A JP27376899 A JP 27376899A JP 27376899 A JP27376899 A JP 27376899A JP 2001101890 A JP2001101890 A JP 2001101890A
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- redundant
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
- G11C29/808—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a flexible replacement scheme
-
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- G11C—STATIC STORES
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- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
- G11C29/846—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability by choosing redundant lines at an output stage
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 チップ面積を増大させることなく、効率的に
冗長カラムを使用することのできる不良列救済回路を備
える半導体記憶装置を提供する。 【解決手段】 複数ビットのデータバス（ＤＢ１，ＤＢ
２）に共通に結合されるメモリブロック（ＢＫ１−ＢＫ
ｎ）それぞれに対応して、置換ＩＯプログラム回路（Ｒ
ＩＰ１−ＲＩＰｎ）を設け、かつ所定数のメモリブロッ
クに対し１つの置換列アドレスプログラム回路（ＲＡ
Ｐ）を設ける。メモリブロック単位での冗長カラム使用
態様を決定することができるとともに、プログラム回路
数を低減でき、回路占有面積が低減される。
冗長カラムを使用することのできる不良列救済回路を備
える半導体記憶装置を提供する。 【解決手段】 複数ビットのデータバス（ＤＢ１，ＤＢ
２）に共通に結合されるメモリブロック（ＢＫ１−ＢＫ
ｎ）それぞれに対応して、置換ＩＯプログラム回路（Ｒ
ＩＰ１−ＲＩＰｎ）を設け、かつ所定数のメモリブロッ
クに対し１つの置換列アドレスプログラム回路（ＲＡ
Ｐ）を設ける。メモリブロック単位での冗長カラム使用
態様を決定することができるとともに、プログラム回路
数を低減でき、回路占有面積が低減される。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特に、不良メモリセル列を置換により救済する
ための冗長列を備える半導体メモリ装置に関する。より
特定的には、この発明は、各々が冗長列を有する複数の
メモリブロックを有しかつ多ビットデータを入出力する
半導体記憶装置の不良列救済に関する。
に関し、特に、不良メモリセル列を置換により救済する
ための冗長列を備える半導体メモリ装置に関する。より
特定的には、この発明は、各々が冗長列を有する複数の
メモリブロックを有しかつ多ビットデータを入出力する
半導体記憶装置の不良列救済に関する。
【０００２】
【従来の技術】スタティック・ランダム・アクセス・メ
モリ（以下、ＳＲＡＭと称す）およびダイナミック・ラ
ンダム・アクセス・メモリ（以下、ＤＲＡＭと称す）の
ような半導体記憶装置においては、従来より、製品歩留
りを向上させるため、冗長回路が設けられる。製造後の
半導体記憶装置内のメモリ部分（メモリセルアレイ）に
欠陥が存在する場合、この不良メモリ部分は、冗長回路
の機能により救済される。この冗長回路は、通常、メモ
リセルアレイの不良メモリセルが存在する行を救済する
ための冗長行および不良メモリセルが存在する不良列を
救済するための冗長列を備える。不良行または不良列
を、この冗長行または冗長列により置換することによ
り、等価的に、不良メモリセルが救済される。
モリ（以下、ＳＲＡＭと称す）およびダイナミック・ラ
ンダム・アクセス・メモリ（以下、ＤＲＡＭと称す）の
ような半導体記憶装置においては、従来より、製品歩留
りを向上させるため、冗長回路が設けられる。製造後の
半導体記憶装置内のメモリ部分（メモリセルアレイ）に
欠陥が存在する場合、この不良メモリ部分は、冗長回路
の機能により救済される。この冗長回路は、通常、メモ
リセルアレイの不良メモリセルが存在する行を救済する
ための冗長行および不良メモリセルが存在する不良列を
救済するための冗長列を備える。不良行または不良列
を、この冗長行または冗長列により置換することによ
り、等価的に、不良メモリセルが救済される。
【０００３】図１８は、従来のＳＲＡＭの全体の構成を
概略的に示す図である。図１８において、ＳＲＡＭ９０
０は、各々に行列状に配列される複数のスタティック型
メモリセルおよび冗長列が配列される複数のメモリブロ
ックＢＫ１−ＢＫｎと、アドレスバッファ４を介して与
えられるブロックアドレス信号Ｚをデコードし、メモリ
ブロックＢＫ１−ＢＫｎの１つを選択するためのブロッ
ク選択信号ＢＳ１−ＢＳｎを生成するブロックセレクタ
１を含む。ＳＲＡＭが４Ｍビットの記憶容量を有する場
合、合計６４個のメモリブロックＢＫ１−ＢＫ６４が設
けられ、各メモリブロックＢＫが、６４Ｋビットの記憶
容量を有する。データアクセス（データの書込／読出）
は、ブロックセレクタ１により選択されたメモリセルブ
ロックに対して実行される。
概略的に示す図である。図１８において、ＳＲＡＭ９０
０は、各々に行列状に配列される複数のスタティック型
メモリセルおよび冗長列が配列される複数のメモリブロ
ックＢＫ１−ＢＫｎと、アドレスバッファ４を介して与
えられるブロックアドレス信号Ｚをデコードし、メモリ
ブロックＢＫ１−ＢＫｎの１つを選択するためのブロッ
ク選択信号ＢＳ１−ＢＳｎを生成するブロックセレクタ
１を含む。ＳＲＡＭが４Ｍビットの記憶容量を有する場
合、合計６４個のメモリブロックＢＫ１−ＢＫ６４が設
けられ、各メモリブロックＢＫが、６４Ｋビットの記憶
容量を有する。データアクセス（データの書込／読出）
は、ブロックセレクタ１により選択されたメモリセルブ
ロックに対して実行される。
【０００４】ＳＲＡＭ９００は、さらに、外部からの行
アドレス信号ＲＡを受けて内部行アドレス信号Ｘを生成
するアドレスバッファ２と、外部からの列アドレス信号
を受けて内部列アドレス信号Ｙを生成するアドレスバッ
ファ３と、外部からのブロックアドレス信号ＢＡを受け
て内部ブロックアドレス信号Ｚを生成するアドレスバッ
ファ４と、入力データＤＩａおよびＤＩｂを受けて内部
データ線対ＤＢ１およびＤＢ２に内部書込データを出力
する入力バッファ５ａおよび５ｂと、内部データ線対Ｄ
Ｂ１およびＤＢ２上の内部読出データＤＡＴＡ１および
ＤＡＴＡ２をバッファ処理して外部読出データＤＯａお
よびＤＯｂを生成する出力バッファ６ａおよび６ｂと、
外部からのチップセレクト信号／ＣＳおよび書込イネー
ブル信号／ＷＥに応答してこれらのバッファ５ａ，５
ｂ、６ａおよび６ｂに対する動作制御信号ＷＣＯＮを生
成し、かつ選択メモリブロックに対するデータの書込／
読出動作を制御する読出／書込制御回路７を含む。
アドレス信号ＲＡを受けて内部行アドレス信号Ｘを生成
するアドレスバッファ２と、外部からの列アドレス信号
を受けて内部列アドレス信号Ｙを生成するアドレスバッ
ファ３と、外部からのブロックアドレス信号ＢＡを受け
て内部ブロックアドレス信号Ｚを生成するアドレスバッ
ファ４と、入力データＤＩａおよびＤＩｂを受けて内部
データ線対ＤＢ１およびＤＢ２に内部書込データを出力
する入力バッファ５ａおよび５ｂと、内部データ線対Ｄ
Ｂ１およびＤＢ２上の内部読出データＤＡＴＡ１および
ＤＡＴＡ２をバッファ処理して外部読出データＤＯａお
よびＤＯｂを生成する出力バッファ６ａおよび６ｂと、
外部からのチップセレクト信号／ＣＳおよび書込イネー
ブル信号／ＷＥに応答してこれらのバッファ５ａ，５
ｂ、６ａおよび６ｂに対する動作制御信号ＷＣＯＮを生
成し、かつ選択メモリブロックに対するデータの書込／
読出動作を制御する読出／書込制御回路７を含む。
【０００５】ＳＲＡＭ９００は、スタティックに動作し
ており、アドレスバッファ２、３および４は、それぞれ
与えられたアドレス信号ＲＡ、ＣＡおよびＢＡから内部
アドレス信号Ｘ、ＹおよびＺをそれぞれ生成する。チッ
プセレクト信号／ＣＳが、活性状態のＬレベルとなる
と、このＳＲＡＭ９００が選択状態とされ、データアク
セスが行なわれる。書込イネーブル信号／ＷＥがＨレベ
ルであるかＬレベルであるかに応じて、データの読出お
よび書込が実行される。
ており、アドレスバッファ２、３および４は、それぞれ
与えられたアドレス信号ＲＡ、ＣＡおよびＢＡから内部
アドレス信号Ｘ、ＹおよびＺをそれぞれ生成する。チッ
プセレクト信号／ＣＳが、活性状態のＬレベルとなる
と、このＳＲＡＭ９００が選択状態とされ、データアク
セスが行なわれる。書込イネーブル信号／ＷＥがＨレベ
ルであるかＬレベルであるかに応じて、データの読出お
よび書込が実行される。
【０００６】内部データ線対ＤＢ１およびＤＢ２は、メ
モリブロックＢＫ１−ＢＫｎに共通に設けられており、
選択メモリブロックに対して２ビットのデータのアクセ
スが実行される。
モリブロックＢＫ１−ＢＫｎに共通に設けられており、
選択メモリブロックに対して２ビットのデータのアクセ
スが実行される。
【０００７】メモリブロックＢＫ１−ＢＫｎには、それ
ぞれ１つの冗長列が設けられる。この冗長列を、内部デ
ータ線対ＤＢ１およびＤＢ２のいずれに結合するかを指
定するために、メモリブロックＢＫ１−ＢＫｎそれぞれ
に対応して、置換ＩＯプログラム回路ＲＩＰ１−ＲＩＰ
ｎが設けられる。また、メモリブロックＢＫ１−ＢＫｎ
において、それぞれ救済すべき不良列を指定する不良列
アドレスを記憶する置換列アドレスプログラム回路ＲＡ
Ｐ１−ＲＡＰｎが設けられる。
ぞれ１つの冗長列が設けられる。この冗長列を、内部デ
ータ線対ＤＢ１およびＤＢ２のいずれに結合するかを指
定するために、メモリブロックＢＫ１−ＢＫｎそれぞれ
に対応して、置換ＩＯプログラム回路ＲＩＰ１−ＲＩＰ
ｎが設けられる。また、メモリブロックＢＫ１−ＢＫｎ
において、それぞれ救済すべき不良列を指定する不良列
アドレスを記憶する置換列アドレスプログラム回路ＲＡ
Ｐ１−ＲＡＰｎが設けられる。
【０００８】ブロックセレクタ１からのブロック選択信
号ＢＳｉによりメモリブロックＢＫｉが選択されたとき
（ｉ＝１−ｎ）、この置換列アドレスプログラム回路Ｒ
ＡＰｉが記憶する不良列アドレスがアドレス指定された
場合、メモリブロックＢＫｉにおいては、対応の冗長列
を選択し、置換ＩＯプログラム回路ＲＩＰｉの記憶する
情報に従って、冗長列が、内部データ線対ＤＢ１および
ＤＢ２の一方に接続される。これにより、メモリブロッ
クＢＫ単位で、不良列の救済を行なうことが可能とな
る。
号ＢＳｉによりメモリブロックＢＫｉが選択されたとき
（ｉ＝１−ｎ）、この置換列アドレスプログラム回路Ｒ
ＡＰｉが記憶する不良列アドレスがアドレス指定された
場合、メモリブロックＢＫｉにおいては、対応の冗長列
を選択し、置換ＩＯプログラム回路ＲＩＰｉの記憶する
情報に従って、冗長列が、内部データ線対ＤＢ１および
ＤＢ２の一方に接続される。これにより、メモリブロッ
クＢＫ単位で、不良列の救済を行なうことが可能とな
る。
【０００９】図１９は、図１８に示すメモリブロックＢ
Ｋ１−ＢＫｎの構成を概略的に示す図である。メモリブ
ロックＢＫ１−ＢＫｎは、同じ構成を有しており、図１
９においては、メモリブロックＢＫ１を代表的に示す。
Ｋ１−ＢＫｎの構成を概略的に示す図である。メモリブ
ロックＢＫ１−ＢＫｎは、同じ構成を有しており、図１
９においては、メモリブロックＢＫ１を代表的に示す。
【００１０】図１９において、メモリブロックＢＫ１
は、内部データ線対ＤＢ１およびＤＢ２それぞれに対応
して設けられるメモリサブブロック９１０ａおよび９１
０ｂと、これらのメモリサブブロック９１０ａおよび９
１０ｂに共通に設けられる冗長カラムブロック９３０を
含む。これらのメモリサブブロック９１０ａおよび９１
０ｂと冗長カラムブロック９３０に対し共通に、行デコ
ーダ９２０が設けられる。この行デコーダ９２０は、図
１８に示すブロックセレクタ１からのブロック選択信号
ＢＳ１の活性化に応答して活性化され、図１８に示すア
ドレスバッファ２からの内部行アドレス信号Ｘをデコー
ドし、メモリサブブロック９１０ａおよび９１０ｂなら
びに冗長可能ブロック９３０のアドレス指定された行を
選択状態へ駆動する。
は、内部データ線対ＤＢ１およびＤＢ２それぞれに対応
して設けられるメモリサブブロック９１０ａおよび９１
０ｂと、これらのメモリサブブロック９１０ａおよび９
１０ｂに共通に設けられる冗長カラムブロック９３０を
含む。これらのメモリサブブロック９１０ａおよび９１
０ｂと冗長カラムブロック９３０に対し共通に、行デコ
ーダ９２０が設けられる。この行デコーダ９２０は、図
１８に示すブロックセレクタ１からのブロック選択信号
ＢＳ１の活性化に応答して活性化され、図１８に示すア
ドレスバッファ２からの内部行アドレス信号Ｘをデコー
ドし、メモリサブブロック９１０ａおよび９１０ｂなら
びに冗長可能ブロック９３０のアドレス指定された行を
選択状態へ駆動する。
【００１１】メモリサブブロック９１０ａは、行列状に
配列される複数のスタティック型メモリセルを有するメ
モリセルアレイ９１１ａと、メモリセルアレイ９１１ａ
の各列（ビット線対）に対応して設けられ、対応のビッ
ト線対にカラム電流を供給するためのビット線負荷回路
９１２ａと、図１８に示すアドレスバッファ３からの内
部列アドレス信号Ｙをデコードし、列選択信号を生成す
る列デコーダ９１３ａと、メモリセルアレイ９１１ａの
各列に対応して設けられ、列デコーダ９１３ａからの列
選択信号にしたがってメモリセルアレイ９１１ａの選択
列を内部ＩＯ線対Ｉ／Ｏａに接続するマルチプレクサ９
１４ａと、図１８に示す読出／書込制御回路７からの書
込制御信号ＷＣＯＮとブロック選択信号ＢＳ１とに応答
して選択的に活性化され、内部ＩＯ線対Ｉ／Ｏａ上の内
部読出データを増幅して内部データ線対ＤＢ１に伝達す
るセンスアンプ９１６ａと、ブロック選択信号ＢＳ１お
よび書込制御信号ＷＣＯＮに応答して選択的に活性化さ
れ、内部データ線対ＤＢ１上のデータを増幅して内部Ｉ
Ｏ線対Ｉ／Ｏａ上に伝達する書込バッファ９１５ａを含
む。
配列される複数のスタティック型メモリセルを有するメ
モリセルアレイ９１１ａと、メモリセルアレイ９１１ａ
の各列（ビット線対）に対応して設けられ、対応のビッ
ト線対にカラム電流を供給するためのビット線負荷回路
９１２ａと、図１８に示すアドレスバッファ３からの内
部列アドレス信号Ｙをデコードし、列選択信号を生成す
る列デコーダ９１３ａと、メモリセルアレイ９１１ａの
各列に対応して設けられ、列デコーダ９１３ａからの列
選択信号にしたがってメモリセルアレイ９１１ａの選択
列を内部ＩＯ線対Ｉ／Ｏａに接続するマルチプレクサ９
１４ａと、図１８に示す読出／書込制御回路７からの書
込制御信号ＷＣＯＮとブロック選択信号ＢＳ１とに応答
して選択的に活性化され、内部ＩＯ線対Ｉ／Ｏａ上の内
部読出データを増幅して内部データ線対ＤＢ１に伝達す
るセンスアンプ９１６ａと、ブロック選択信号ＢＳ１お
よび書込制御信号ＷＣＯＮに応答して選択的に活性化さ
れ、内部データ線対ＤＢ１上のデータを増幅して内部Ｉ
Ｏ線対Ｉ／Ｏａ上に伝達する書込バッファ９１５ａを含
む。
【００１２】センスアンプ９１６ａおよび書込バッファ
９１５ａは、ブロック選択信号ＢＳ１の活性化時、書込
制御信号ＷＣＯＮに従って選択的に活性化される。ブロ
ック選択信号ＢＳ１の非活性化時、センスアンプ９１６
ａおよび書込バッファ９１５ａは、出力ハイインピーダ
ンス状態に設定される。列デコーダ９１３ａは、与えら
れた内部列アドレス信号Ｙに従って列選択動作を実行す
る。
９１５ａは、ブロック選択信号ＢＳ１の活性化時、書込
制御信号ＷＣＯＮに従って選択的に活性化される。ブロ
ック選択信号ＢＳ１の非活性化時、センスアンプ９１６
ａおよび書込バッファ９１５ａは、出力ハイインピーダ
ンス状態に設定される。列デコーダ９１３ａは、与えら
れた内部列アドレス信号Ｙに従って列選択動作を実行す
る。
【００１３】メモリサブブロック９１０ｂも、メモリサ
ブブロック９１０ａと同様の構成を備え、メモリセルア
レイ９１１ｂ、ビット線負荷回路９１２ｂ、列デコーダ
９１３ｂ、マルチプレクサ９１４ｂ、センスアンプ９１
６ｂおよび書込バッファ９１５ｂを含む。センスアンプ
９１６ｂおよび書込バッファ９１５ｂは、活性化時、内
部データ線対ＤＢ２と内部ＩＯ線対Ｉ／Ｏｂとを結合す
る。
ブブロック９１０ａと同様の構成を備え、メモリセルア
レイ９１１ｂ、ビット線負荷回路９１２ｂ、列デコーダ
９１３ｂ、マルチプレクサ９１４ｂ、センスアンプ９１
６ｂおよび書込バッファ９１５ｂを含む。センスアンプ
９１６ｂおよび書込バッファ９１５ｂは、活性化時、内
部データ線対ＤＢ２と内部ＩＯ線対Ｉ／Ｏｂとを結合す
る。
【００１４】冗長カラムブロック９３０は、メモリセル
アレイ９１１ａおよび９１１ｂと同一行を有する冗長カ
ラム９３１と、置換列アドレスプログラム回路ＲＡＰ１
および置換ＩＯプログラム回路ＲＩＰ１の出力信号に従
って冗長カラム選択信号を出力するとともに、列デコー
ダ９１３ａおよび９１３ｂの列選択動作を禁止する冗長
カラムデコーダ９３３と、冗長カラムデコーダ９３３の
選択信号に従って冗長カラム９３１を内部ＩＯ線対Ｉ／
ＯａおよびＩ／Ｏｂの一方に接続するマルチプレクサ
（ＭＵＸ）９３４と、冗長カラム９３１にカラム電流を
供給するビット線負荷回路９３２を含む。
アレイ９１１ａおよび９１１ｂと同一行を有する冗長カ
ラム９３１と、置換列アドレスプログラム回路ＲＡＰ１
および置換ＩＯプログラム回路ＲＩＰ１の出力信号に従
って冗長カラム選択信号を出力するとともに、列デコー
ダ９１３ａおよび９１３ｂの列選択動作を禁止する冗長
カラムデコーダ９３３と、冗長カラムデコーダ９３３の
選択信号に従って冗長カラム９３１を内部ＩＯ線対Ｉ／
ＯａおよびＩ／Ｏｂの一方に接続するマルチプレクサ
（ＭＵＸ）９３４と、冗長カラム９３１にカラム電流を
供給するビット線負荷回路９３２を含む。
【００１５】置換列アドレスプログラム回路ＲＡＰ１
は、内部列アドレス信号Ｙと記憶した不良列アドレスと
を受け、この内部列アドレス信号が不良列アドレスを指
定するとき、冗長カラムデコーダ９３３を活性化する。
冗長カラムデコーダ９３３は、活性化時、置換ＩＯプロ
グラム回路ＲＩＰ１が指定するＩＯ（内部データ線対）
に対応する内部ＩＯ線対へ冗長カラム９３１を接続する
ように選択信号を生成する。
は、内部列アドレス信号Ｙと記憶した不良列アドレスと
を受け、この内部列アドレス信号が不良列アドレスを指
定するとき、冗長カラムデコーダ９３３を活性化する。
冗長カラムデコーダ９３３は、活性化時、置換ＩＯプロ
グラム回路ＲＩＰ１が指定するＩＯ（内部データ線対）
に対応する内部ＩＯ線対へ冗長カラム９３１を接続する
ように選択信号を生成する。
【００１６】マルチプレクサ９３４は、この冗長カラム
９３１を内部ＩＯ線対Ｉ／ＯａおよびＩ／Ｏｂにそれぞ
れ接続するための選択ゲートを含んでおり、冗長カラム
デコーダ９３３からの選択信号に従って、冗長カラム９
３１を、内部ＩＯ線対Ｉ／ＯａおよびＩ／Ｏｂの一方に
接続する。
９３１を内部ＩＯ線対Ｉ／ＯａおよびＩ／Ｏｂにそれぞ
れ接続するための選択ゲートを含んでおり、冗長カラム
デコーダ９３３からの選択信号に従って、冗長カラム９
３１を、内部ＩＯ線対Ｉ／ＯａおよびＩ／Ｏｂの一方に
接続する。
【００１７】冗長カラム９３１には、一列のメモリセル
が接続されており、このメモリブロックＢＫ１内におい
て、メモリセルアレイ９１１ａおよび９１１ｂの一方の
不良列を置換により救済することができる。
が接続されており、このメモリブロックＢＫ１内におい
て、メモリセルアレイ９１１ａおよび９１１ｂの一方の
不良列を置換により救済することができる。
【００１８】図２０は、メモリサブブロックの構成を概
略的に示す図である。メモリブロックＢＫ１−ＢＫｎ各
々に含まれるメモリサブブロックの構成は同じであり、
図２０においては、図１９に示すメモリサブブロック９
１０ａの構成を示す。
略的に示す図である。メモリブロックＢＫ１−ＢＫｎ各
々に含まれるメモリサブブロックの構成は同じであり、
図２０においては、図１９に示すメモリサブブロック９
１０ａの構成を示す。
【００１９】図２０において、メモリセルアレイ９１１
ａは、行列状に配列される複数のメモリセルを含む。図
２０においては、２行２列に配列されるスタティック型
メモリセル９４０ａ−９４０ｄを代表的に示す。メモリ
セル行に対応してワード線ＷＬが配置され、メモリセル
列に対応してビット線対ＢＬＰが配置される。図２０に
おいては、２本のワード線ＷＬ０およびＷＬ１と、２つ
のビット線対ＢＬＰ０およびＢＬＰ１を示す。
ａは、行列状に配列される複数のメモリセルを含む。図
２０においては、２行２列に配列されるスタティック型
メモリセル９４０ａ−９４０ｄを代表的に示す。メモリ
セル行に対応してワード線ＷＬが配置され、メモリセル
列に対応してビット線対ＢＬＰが配置される。図２０に
おいては、２本のワード線ＷＬ０およびＷＬ１と、２つ
のビット線対ＢＬＰ０およびＢＬＰ１を示す。
【００２０】ワード線ＷＬ０およびＷＬ１は、行デコー
ダ９２０からの行選択信号に従って選択状態へ駆動され
る。ビット線対ＢＬＰ０は、互いに相補なデータ信号を
伝達するビット線９４１ａおよび９４１ｂを含み、ビッ
ト線対ＢＬＰ１は、互いに相補なデータ信号を伝達する
ビット線９４２ａおよび９４２ｂを含む。
ダ９２０からの行選択信号に従って選択状態へ駆動され
る。ビット線対ＢＬＰ０は、互いに相補なデータ信号を
伝達するビット線９４１ａおよび９４１ｂを含み、ビッ
ト線対ＢＬＰ１は、互いに相補なデータ信号を伝達する
ビット線９４２ａおよび９４２ｂを含む。
【００２１】ビット線負荷回路９１２ａは、これらのビ
ット線９４１ａ、９４１ｂ、９４２ａ、および９４２ｂ
それぞに対応して設けられ、ダイオードモードで動作す
るＮチャネルＭＯＳトランジスタ９４３ａ、９４３ｂ、
９４４ａ、および９４４ｂを含む。ビット線負荷回路９
１２ａに含まれるＭＯＳトランジスタ９４３ａ，９４３
ｂ，９４４ａ，９４４ｂ各々は、そのゲートおよびドレ
インにアレイ電源電圧を受け、対応のビット線対を、ア
レイ電源電圧よりもそのしきい値電圧分低い電圧レベル
にプリチャージし、かつデータ読出時、プルアップ素子
として機能し、かつ対応のビット線に電流を供給し、ビ
ット線に、メモリセルの記憶データに応じた電位差を生
じさせる。
ット線９４１ａ、９４１ｂ、９４２ａ、および９４２ｂ
それぞに対応して設けられ、ダイオードモードで動作す
るＮチャネルＭＯＳトランジスタ９４３ａ、９４３ｂ、
９４４ａ、および９４４ｂを含む。ビット線負荷回路９
１２ａに含まれるＭＯＳトランジスタ９４３ａ，９４３
ｂ，９４４ａ，９４４ｂ各々は、そのゲートおよびドレ
インにアレイ電源電圧を受け、対応のビット線対を、ア
レイ電源電圧よりもそのしきい値電圧分低い電圧レベル
にプリチャージし、かつデータ読出時、プルアップ素子
として機能し、かつ対応のビット線に電流を供給し、ビ
ット線に、メモリセルの記憶データに応じた電位差を生
じさせる。
【００２２】内部ＩＯ線対Ｉ／Ｏａは、互いに相補なデ
ータ信号を伝達する内部ＩＯ線９２９ａおよび９２９ｂ
を含み、これらの内部ＩＯ線９２９ａおよび９２９ｂ
は、センスアンプ９１６ａおよび書込バッファ９１５ａ
に結合される。
ータ信号を伝達する内部ＩＯ線９２９ａおよび９２９ｂ
を含み、これらの内部ＩＯ線９２９ａおよび９２９ｂ
は、センスアンプ９１６ａおよび書込バッファ９１５ａ
に結合される。
【００２３】マルチプレクサ９１４ａは、ビット線９４
１ａおよび９４１ｂに対応して設けられ、列デコーダ９
１３ａからの列選択信号ＹＳ１ａに応答して導通し、ビ
ット線９４１ａおよび９４１ｂを内部ＩＯ線９２９ａお
よび９２９ｂに結合するトランスファーゲート９４５ａ
および９４５ｂと、ビット線９４２ａおよび９４２ｂそ
れぞれに対応して設けられ、列デコーダ９１３ａからの
列選択信号ＹＳ２ａに応答してビット線９４２ａおよび
９４２ｂを内部ＩＯ線９２９ａおよび９２９ｂに結合す
るトランスファーゲート９４６ａおよび９４６ｂを含
む。
１ａおよび９４１ｂに対応して設けられ、列デコーダ９
１３ａからの列選択信号ＹＳ１ａに応答して導通し、ビ
ット線９４１ａおよび９４１ｂを内部ＩＯ線９２９ａお
よび９２９ｂに結合するトランスファーゲート９４５ａ
および９４５ｂと、ビット線９４２ａおよび９４２ｂそ
れぞれに対応して設けられ、列デコーダ９１３ａからの
列選択信号ＹＳ２ａに応答してビット線９４２ａおよび
９４２ｂを内部ＩＯ線９２９ａおよび９２９ｂに結合す
るトランスファーゲート９４６ａおよび９４６ｂを含
む。
【００２４】行デコーダ９２０は、ブロック選択信号Ｂ
Ｓ１の活性化時活性化され、内部行アドレス信号Ｘをデ
コードし、アドレス指定された行に対応するワード線Ｗ
Ｌ（ＷＬ０，ＷＬ１，…）を選択状態へ駆動する。列デ
コーダＹは、図１９に示す冗長カラムデコーダ９３３か
らの冗長カラム選択信号ＲＣＳａの活性化時非活性状態
とされ、列選択動作が禁止される。冗長カラム選択信号
ＲＣＳａの非活性化時、列デコーダ９１３ａは、内部列
アドレス信号Ｙに従ってデコード動作を行なって、列選
択信号ＹＳ１ａ、ＹＳ２ａ…のいずれかを選択状態へ駆
動する。
Ｓ１の活性化時活性化され、内部行アドレス信号Ｘをデ
コードし、アドレス指定された行に対応するワード線Ｗ
Ｌ（ＷＬ０，ＷＬ１，…）を選択状態へ駆動する。列デ
コーダＹは、図１９に示す冗長カラムデコーダ９３３か
らの冗長カラム選択信号ＲＣＳａの活性化時非活性状態
とされ、列選択動作が禁止される。冗長カラム選択信号
ＲＣＳａの非活性化時、列デコーダ９１３ａは、内部列
アドレス信号Ｙに従ってデコード動作を行なって、列選
択信号ＹＳ１ａ、ＹＳ２ａ…のいずれかを選択状態へ駆
動する。
【００２５】データ読出時においてはセンスアンプ回路
９１６ａが活性化され、データ書込時においては、書込
バッファ９１５ａが活性化される。したがって、図１９
に示すメモリブロックＢＫ１が選択されたときには、不
良列がアドレス指定されていない場合には、この列デコ
ーダ９１３ａにより選択されたビット線対へのデータア
クセスが行なわれ、図１８に示す出力バッファ６ａまた
は入力バッファ５ａを介して、選択メモリセルのデータ
のアクセスが行なわれる。一方、メモリセルアレイ９１
１ａの不良列がアドレス指定された場合には、冗長カラ
ム選択信号ＲＣＳａが活性化され、列デコーダ９１３ａ
が非活性状態を維持する。内部ＩＯ線対Ｉ／Ｏａには、
図１９に示す冗長カラム９３１上の選択メモリセルが結
合される（行デコーダ９２０は、冗長カラムにおいても
行を選択する）。
９１６ａが活性化され、データ書込時においては、書込
バッファ９１５ａが活性化される。したがって、図１９
に示すメモリブロックＢＫ１が選択されたときには、不
良列がアドレス指定されていない場合には、この列デコ
ーダ９１３ａにより選択されたビット線対へのデータア
クセスが行なわれ、図１８に示す出力バッファ６ａまた
は入力バッファ５ａを介して、選択メモリセルのデータ
のアクセスが行なわれる。一方、メモリセルアレイ９１
１ａの不良列がアドレス指定された場合には、冗長カラ
ム選択信号ＲＣＳａが活性化され、列デコーダ９１３ａ
が非活性状態を維持する。内部ＩＯ線対Ｉ／Ｏａには、
図１９に示す冗長カラム９３１上の選択メモリセルが結
合される（行デコーダ９２０は、冗長カラムにおいても
行を選択する）。
【００２６】図２１は、メモリセルの構成を示す図であ
る。メモリセルは、スタティック型メモリセルであり、
ノーマルメモリセルおよび冗長メモリセルは、同一構成
を有しており、図２１においては、図２０に示すメモリ
セル９４０ａの構成を代表的に示す。図２０において、
メモリセル９４０ａは、ワード線ＷＬ０上の信号電位に
応答して導通し、ビット線９４１ａを記憶ノードＳＮａ
に結合するＮチャネルＭＯＳトランジスタ９４８ａと、
ワード線ＷＬ０上の信号電位に応答して導通してビット
線９４１ｂを記憶ノードＳＮｂに結合するＮチャネルＭ
ＯＳトランジスタ９４８ｂと、記憶ノードＳＮａと接地
ノードの間に接続されかつそのゲートが記憶ノードＳＮ
ｂに接続されるＮチャネルＭＯＳトランジスタ９４７ａ
と、記憶ノードＳＮｂと接地ノードの間に接続されかつ
そのゲートが記憶ノードＳＮａに接続されるＮチャネル
ＭＯＳトランジスタ９４７ｂと、電源ノードと記憶ノー
ドＳＮａの間に接続される高抵抗の抵抗素子９４９ａ
と、電源ノードと記憶ノードＳＮｂの間に接続される高
抵抗の抵抗素子９４９ｂを含む。
る。メモリセルは、スタティック型メモリセルであり、
ノーマルメモリセルおよび冗長メモリセルは、同一構成
を有しており、図２１においては、図２０に示すメモリ
セル９４０ａの構成を代表的に示す。図２０において、
メモリセル９４０ａは、ワード線ＷＬ０上の信号電位に
応答して導通し、ビット線９４１ａを記憶ノードＳＮａ
に結合するＮチャネルＭＯＳトランジスタ９４８ａと、
ワード線ＷＬ０上の信号電位に応答して導通してビット
線９４１ｂを記憶ノードＳＮｂに結合するＮチャネルＭ
ＯＳトランジスタ９４８ｂと、記憶ノードＳＮａと接地
ノードの間に接続されかつそのゲートが記憶ノードＳＮ
ｂに接続されるＮチャネルＭＯＳトランジスタ９４７ａ
と、記憶ノードＳＮｂと接地ノードの間に接続されかつ
そのゲートが記憶ノードＳＮａに接続されるＮチャネル
ＭＯＳトランジスタ９４７ｂと、電源ノードと記憶ノー
ドＳＮａの間に接続される高抵抗の抵抗素子９４９ａ
と、電源ノードと記憶ノードＳＮｂの間に接続される高
抵抗の抵抗素子９４９ｂを含む。
【００２７】メモリセル９４０ａが選択されるとき、ワ
ード線ＷＬ０の信号電位がＨレベルに立上がり、ＭＯＳ
トランジスタ９４８ａおよび９４８ｂが導通し、記憶ノ
ードＳＮａおよびＳＮｂが、ビット線９４１ａおよび９
４１ｂにそれぞれ接続される。記憶ノードＳＮａおよび
ＳＮｂの電位は、ＭＯＳトランジスタ９４７ａおよび９
４７ｂによりラッチされている。ビット線９４１および
９４１ｂには、ビット線負荷回路（ＭＯＳトランジスタ
９４３ａおよび９４３ｂ）から電流が供給される。した
がって、このビット線９４１ａおよび９４１ｂの電位
は、対応のビット線負荷トランジスタ９４３ａおよび９
４３ｂからの供給電流と、アクセス用のＭＯＳトランジ
スタ９４８ａおよび９４８ｂのチャネル抵抗と、記憶用
のＭＯＳトランジスタ９４７ａおよび９４７ｂの抵抗値
に応じて決定される。記憶ノードＳＮａにＨレベルデー
タが保持されている場合、ＭＯＳトランジスタ９４７ｂ
がオン状態、ＭＯＳトランジスタ９４７ａがオフ状態で
あり、ビット線９４１ａから、記憶ノードＳＮａへは、
電流はほとんど流れ込まない。一方、ビット線９４１ｂ
から、ＭＯＳトランジスタ９４８ｂおよび９４７ｂを介
して接地ノードへ電流が流れ、ビット線９４１ｂの電位
が低下する。これにより、ビット線９４１ａおよび９４
１ｂに電位差が生じ、センスアンプにより、その電位差
が増幅されて内部読出データＤＡＴＡ１が生成される。
書込時においては、書込バッファ９１５ａの大きな電流
駆動力により、ビット線９４１ａおよび９４１ｂが書込
データに応じた電位レベルに設定されて、記憶ノードＳ
ＮａおよびＳＮｂに書込データが伝達される。
ード線ＷＬ０の信号電位がＨレベルに立上がり、ＭＯＳ
トランジスタ９４８ａおよび９４８ｂが導通し、記憶ノ
ードＳＮａおよびＳＮｂが、ビット線９４１ａおよび９
４１ｂにそれぞれ接続される。記憶ノードＳＮａおよび
ＳＮｂの電位は、ＭＯＳトランジスタ９４７ａおよび９
４７ｂによりラッチされている。ビット線９４１および
９４１ｂには、ビット線負荷回路（ＭＯＳトランジスタ
９４３ａおよび９４３ｂ）から電流が供給される。した
がって、このビット線９４１ａおよび９４１ｂの電位
は、対応のビット線負荷トランジスタ９４３ａおよび９
４３ｂからの供給電流と、アクセス用のＭＯＳトランジ
スタ９４８ａおよび９４８ｂのチャネル抵抗と、記憶用
のＭＯＳトランジスタ９４７ａおよび９４７ｂの抵抗値
に応じて決定される。記憶ノードＳＮａにＨレベルデー
タが保持されている場合、ＭＯＳトランジスタ９４７ｂ
がオン状態、ＭＯＳトランジスタ９４７ａがオフ状態で
あり、ビット線９４１ａから、記憶ノードＳＮａへは、
電流はほとんど流れ込まない。一方、ビット線９４１ｂ
から、ＭＯＳトランジスタ９４８ｂおよび９４７ｂを介
して接地ノードへ電流が流れ、ビット線９４１ｂの電位
が低下する。これにより、ビット線９４１ａおよび９４
１ｂに電位差が生じ、センスアンプにより、その電位差
が増幅されて内部読出データＤＡＴＡ１が生成される。
書込時においては、書込バッファ９１５ａの大きな電流
駆動力により、ビット線９４１ａおよび９４１ｂが書込
データに応じた電位レベルに設定されて、記憶ノードＳ
ＮａおよびＳＮｂに書込データが伝達される。
【００２８】図２２は、スタティック型メモリセルの他
の構成を示す図である。この図２２に示すメモリセルの
構成においては、高抵抗の抵抗素子９４９ａおよび９４
９ｂそれぞれに代えて、それぞれのゲートが記憶ノード
ＳＮｂおよびＳＮａに接続されるＰチャネルＭＯＳトラ
ンジスタ９５０ａおよび９５０ｂが用いられる。他の構
成は、図２１に示す構成と同じであり、対応する部分に
は同一参照番号を付す。
の構成を示す図である。この図２２に示すメモリセルの
構成においては、高抵抗の抵抗素子９４９ａおよび９４
９ｂそれぞれに代えて、それぞれのゲートが記憶ノード
ＳＮｂおよびＳＮａに接続されるＰチャネルＭＯＳトラ
ンジスタ９５０ａおよび９５０ｂが用いられる。他の構
成は、図２１に示す構成と同じであり、対応する部分に
は同一参照番号を付す。
【００２９】この図２２に示すメモリセル構造の場合、
メモリセルは、インバータラッチにより構成され、待機
状態時におけるメモリセルの貫通電流を低減する。たと
えば、記憶ノードＳＮａがＨレベルのときには、ＭＯＳ
トランジスタ９５０ｂがオフ状態となり、ＭＯＳトラン
ジスタ９５０ｂおよび９４７ｂの経路における貫通電流
を遮断する。また、記憶ノードＳＮｂがＬレベルであ
り、ＭＯＳトランジスタ９４７ａがオフ状態となり、Ｍ
ＯＳトランジスタ９５０ａおよび９４７ａの経路におけ
る貫通電流を遮断する。なお、この図２２に示すメモリ
セル構造においても、データの書込および読出は、図２
１に示すメモリセルと同様にして行なわれる。
メモリセルは、インバータラッチにより構成され、待機
状態時におけるメモリセルの貫通電流を低減する。たと
えば、記憶ノードＳＮａがＨレベルのときには、ＭＯＳ
トランジスタ９５０ｂがオフ状態となり、ＭＯＳトラン
ジスタ９５０ｂおよび９４７ｂの経路における貫通電流
を遮断する。また、記憶ノードＳＮｂがＬレベルであ
り、ＭＯＳトランジスタ９４７ａがオフ状態となり、Ｍ
ＯＳトランジスタ９５０ａおよび９４７ａの経路におけ
る貫通電流を遮断する。なお、この図２２に示すメモリ
セル構造においても、データの書込および読出は、図２
１に示すメモリセルと同様にして行なわれる。
【００３０】図２３は、メモリセルデータ読出時の内部
信号の変化を示すタイミング図である。図２３において
は、横軸に時間を示し、縦軸に電圧（単位ボルト）を示
す。
信号の変化を示すタイミング図である。図２３において
は、横軸に時間を示し、縦軸に電圧（単位ボルト）を示
す。
【００３１】また、ＡＤｉは、行アドレスバッファ９０
２、データアドレスバッファ９０３およびブロックアド
レスバッファ９０４の入力信号の変化を示す。ＡＤｏ
は、行アドレスバッファ９０２、列アドレスバッファ９
０３およびブロックアドレスバッファ９０４の出力信号
の変化を示す。ＷＬ０は、メモリセル９４０Ａが接続す
るワード線ＷＬ０の電位変化を示す。Ｉ／Ｏは、内部Ｉ
Ｏ線対９２９ａおよび９２９ｂの電位変化を示す。ＳＡ
０は、センスアンプ９１６ａの出力電圧の変化を示す。
Ｄｏは、データ出力バッファ９０６ａの出力電圧の変化
を示す。次に、図２３に示すタイミング図を参照して、
図１８から図２２に示す従来の半導体記憶装置のデータ
読出時の動作について簡単に説明する。
２、データアドレスバッファ９０３およびブロックアド
レスバッファ９０４の入力信号の変化を示す。ＡＤｏ
は、行アドレスバッファ９０２、列アドレスバッファ９
０３およびブロックアドレスバッファ９０４の出力信号
の変化を示す。ＷＬ０は、メモリセル９４０Ａが接続す
るワード線ＷＬ０の電位変化を示す。Ｉ／Ｏは、内部Ｉ
Ｏ線対９２９ａおよび９２９ｂの電位変化を示す。ＳＡ
０は、センスアンプ９１６ａの出力電圧の変化を示す。
Ｄｏは、データ出力バッファ９０６ａの出力電圧の変化
を示す。次に、図２３に示すタイミング図を参照して、
図１８から図２２に示す従来の半導体記憶装置のデータ
読出時の動作について簡単に説明する。
【００３２】時刻ｔ０において外部からのアドレス信号
ＡＤｉ（行アドレス信号ＲＡ、列アドレス信号ＣＡおよ
びブロックアドレス信号ＢＡ）が変化し、アドレスバッ
ファ２、３および４が与えられたアドレス信号をバッフ
ァ処理して内部アドレス信号ＡＤｏが、時刻ｔ１におい
て変化する。アドレスバッファ２、３および４は、動作
電源電圧がたとえば５Ｖであり、振幅３Ｖの外部からの
アドレス信号ＡＤｉの電圧レベルを変換し、ＣＭＯＳレ
ベルの内部アドレス信号ＡＤｏを生成する。
ＡＤｉ（行アドレス信号ＲＡ、列アドレス信号ＣＡおよ
びブロックアドレス信号ＢＡ）が変化し、アドレスバッ
ファ２、３および４が与えられたアドレス信号をバッフ
ァ処理して内部アドレス信号ＡＤｏが、時刻ｔ１におい
て変化する。アドレスバッファ２、３および４は、動作
電源電圧がたとえば５Ｖであり、振幅３Ｖの外部からの
アドレス信号ＡＤｉの電圧レベルを変換し、ＣＭＯＳレ
ベルの内部アドレス信号ＡＤｏを生成する。
【００３３】行デコーダ９２０が、ブロック選択信号Ｂ
Ｓ１に応答して活性化され、行アドレスバッファ９０２
からの内部行アドレス信号Ｘをデコードして、時刻ｔ２
において、アドレス指定された行に対応するワード線Ｗ
Ｌ０を選択状態へ駆動する。このワード線ＷＬ０の電圧
レベルが上昇すると、図２１または図２２に示すＭＯＳ
トランジスタ９４８ａおよび９４８ｂが導通し、記憶ノ
ードＳＮａおよびＳＮｂが、ビット線９４１ａおよび９
４１ｂに結合される。記憶ノードＳＮａおよびＳＮｂの
記憶データに応じて、ビット線９４１ａおよび９４１ｂ
にカラム電流が流れ、ビット線９４１ａおよび９４１ｂ
に電位差が生じる。また、列デコーダ９１３ａ（または
９１３ｂ）が列選択動作を行ない、列選択信号ＹＳ１ａ
を選択状態のＨレベルへ駆動し、図２０に示すトランス
ファーゲート９４５ａおよび９４５ｂがオン状態とな
る。これにより、ビット線９４１ａおよび９４１ｂが、
内部ＩＯ線９２９ａおよび９２９ｂに結合され、内部Ｉ
Ｏ線対Ｉ／Ｏａ上の電位が、選択メモリセルデータに応
じて変化する。
Ｓ１に応答して活性化され、行アドレスバッファ９０２
からの内部行アドレス信号Ｘをデコードして、時刻ｔ２
において、アドレス指定された行に対応するワード線Ｗ
Ｌ０を選択状態へ駆動する。このワード線ＷＬ０の電圧
レベルが上昇すると、図２１または図２２に示すＭＯＳ
トランジスタ９４８ａおよび９４８ｂが導通し、記憶ノ
ードＳＮａおよびＳＮｂが、ビット線９４１ａおよび９
４１ｂに結合される。記憶ノードＳＮａおよびＳＮｂの
記憶データに応じて、ビット線９４１ａおよび９４１ｂ
にカラム電流が流れ、ビット線９４１ａおよび９４１ｂ
に電位差が生じる。また、列デコーダ９１３ａ（または
９１３ｂ）が列選択動作を行ない、列選択信号ＹＳ１ａ
を選択状態のＨレベルへ駆動し、図２０に示すトランス
ファーゲート９４５ａおよび９４５ｂがオン状態とな
る。これにより、ビット線９４１ａおよび９４１ｂが、
内部ＩＯ線９２９ａおよび９２９ｂに結合され、内部Ｉ
Ｏ線対Ｉ／Ｏａ上の電位が、選択メモリセルデータに応
じて変化する。
【００３４】次いで、時刻ｔ４において、センスアンプ
９１６ａが読出／書込制御回路９０７から与えられる制
御信号ＷＣＯＮおよびブロック選択信号ＢＳ１に従って
活性化される。センスアンプ９１６ａ（または９１６
ｂ）の活性化タイミングは、図示しないＡＴＤ回路のア
ドレス変化検出信号により決定される。センスアンプ９
１６ａのセンス動作により、時刻ｔ４において、センス
アンプ９１６ａの出力データ信号が変化する。
９１６ａが読出／書込制御回路９０７から与えられる制
御信号ＷＣＯＮおよびブロック選択信号ＢＳ１に従って
活性化される。センスアンプ９１６ａ（または９１６
ｂ）の活性化タイミングは、図示しないＡＴＤ回路のア
ドレス変化検出信号により決定される。センスアンプ９
１６ａのセンス動作により、時刻ｔ４において、センス
アンプ９１６ａの出力データ信号が変化する。
【００３５】センスアンプ９１６ａの読出データＤＡＴ
Ａ１は、内部データ線対ＤＢ１を介して図１８に示す出
力バッファ６ａ上に伝達される。読出／書込制御回路７
の制御の下に、データ出力バッファ６ａが活性化され、
この内部データ線対ＤＢ１上のデータを増幅して外部読
出データＤＯａ（Ｄｏ）を時刻ｔ５において出力する。
すなわち、時刻ｔ５において、選択メモリデータに応じ
た外部読出データが出力される。
Ａ１は、内部データ線対ＤＢ１を介して図１８に示す出
力バッファ６ａ上に伝達される。読出／書込制御回路７
の制御の下に、データ出力バッファ６ａが活性化され、
この内部データ線対ＤＢ１上のデータを増幅して外部読
出データＤＯａ（Ｄｏ）を時刻ｔ５において出力する。
すなわち、時刻ｔ５において、選択メモリデータに応じ
た外部読出データが出力される。
【００３６】上述の説明においては、メモリサブブロッ
ク９１０ａのメモリセルアレイ９１１ａのメモリセル９
４０ａのデータ読出動作について説明している。しかし
ながら、このメモリブロックＢＫ１の他のサブブロック
９１０ｂにおいても同様のメモリセル選択動作が行なわ
れ、この選択メモリセルデータが、内部データ線対ＤＢ
２上に読出され、したがって、２ビットのデータが同時
に出力される。上述の動作は、選択メモリセルが不良列
以外の正常列に存在する場合の動作である。
ク９１０ａのメモリセルアレイ９１１ａのメモリセル９
４０ａのデータ読出動作について説明している。しかし
ながら、このメモリブロックＢＫ１の他のサブブロック
９１０ｂにおいても同様のメモリセル選択動作が行なわ
れ、この選択メモリセルデータが、内部データ線対ＤＢ
２上に読出され、したがって、２ビットのデータが同時
に出力される。上述の動作は、選択メモリセルが不良列
以外の正常列に存在する場合の動作である。
【００３７】選択メモリセルが不良列上に存在する場合
には、この不良列へのアクセスは行なわれず、冗長列へ
のアクセスが行なわれる。欠陥メモリセル列の位置を示
す欠陥メモリセル列アドレスは、置換列アドレスプログ
ラム回路ＲＡＰ１内に設けられた溶断可能なリンク素子
（図示せず）を選択的に切断することによりプログラム
される。また、置換内部データ線対は、置換ＩＯプログ
ラム回路ＲＩＰ１内に設けられた溶断可能なリンク素子
を選択的に切断することによりプログラムされる。した
がって、欠陥メモリセルが存在する列へのアクセスが要
求されたときには、これらの置換列アドレスプログラム
回路ＲＡＰ１および置換ＩＯプログラム回路ＲＩＰ１の
出力信号に従って動作する図１９に示す冗長カラムデコ
ーダ９３３の出力に従って、マルチプレクサ９３４が冗
長カラム９３１を内部ＩＯ線対Ｉ／ＯａおよびＩ／Ｏｂ
の一方に選択的に接続する。
には、この不良列へのアクセスは行なわれず、冗長列へ
のアクセスが行なわれる。欠陥メモリセル列の位置を示
す欠陥メモリセル列アドレスは、置換列アドレスプログ
ラム回路ＲＡＰ１内に設けられた溶断可能なリンク素子
（図示せず）を選択的に切断することによりプログラム
される。また、置換内部データ線対は、置換ＩＯプログ
ラム回路ＲＩＰ１内に設けられた溶断可能なリンク素子
を選択的に切断することによりプログラムされる。した
がって、欠陥メモリセルが存在する列へのアクセスが要
求されたときには、これらの置換列アドレスプログラム
回路ＲＡＰ１および置換ＩＯプログラム回路ＲＩＰ１の
出力信号に従って動作する図１９に示す冗長カラムデコ
ーダ９３３の出力に従って、マルチプレクサ９３４が冗
長カラム９３１を内部ＩＯ線対Ｉ／ＯａおよびＩ／Ｏｂ
の一方に選択的に接続する。
【００３８】メモリセルアレイ９１１ａに不良列が存在
し、かつこの不良列が冗長カラム９３１により置換救済
される場合には、置換ＩＯプログラム回路ＲＩＰ１にお
いては、内部データ線対ＤＢ１がプログラムされ、冗長
カラムが、内部ＩＯ線対Ｉ／Ｏａに接続される。このと
き、列デコーダ９１３ａが非活性状態に維持され、冗長
カラム９３１ａのデータが内部ＩＯ線対Ｉ／Ｏａ上に読
出され、またメモリセルアレイ９１１ｂの選択メモリセ
ルのデータが、内部ＩＯ線対Ｉ／Ｏｂ上に読出される。
したがって、この場合においても、２ビットのデータの
読出が行なわれる。
し、かつこの不良列が冗長カラム９３１により置換救済
される場合には、置換ＩＯプログラム回路ＲＩＰ１にお
いては、内部データ線対ＤＢ１がプログラムされ、冗長
カラムが、内部ＩＯ線対Ｉ／Ｏａに接続される。このと
き、列デコーダ９１３ａが非活性状態に維持され、冗長
カラム９３１ａのデータが内部ＩＯ線対Ｉ／Ｏａ上に読
出され、またメモリセルアレイ９１１ｂの選択メモリセ
ルのデータが、内部ＩＯ線対Ｉ／Ｏｂ上に読出される。
したがって、この場合においても、２ビットのデータの
読出が行なわれる。
【００３９】図２４は、図１９に示す冗長カラムの周辺
回路の構成を概略的に示す図である。図２４において、
冗長カラム９３１は、一列に整列して配置される冗長メ
モリセル９８０ａおよび９８０ｃを含む。これらの冗長
メモリセル９８０ａおよび９８０ｃの各々は、図２１ま
たは図２２に示す構成を備える。また、冗長メモリセル
９８０ａおよび９８０ｃそれぞれに対して、ワード線Ｗ
Ｌ０およびＷＬ１が配設される。これらのメモリセル９
８０ａおよび９８０ｃは、ビット線９８１ａおよび９８
１ｂに接続される。ビット線負荷回路９３２は、ビット
線９８１ａおよび９８１ｂそれぞれに対応して設けられ
るＭＯＳトランジスタ９８３ａおよび９８３ｂを含む。
これらのＭＯＳトランジスタ９８３ａおよび９８３ｂ
は、それぞれ、ゲートが電源ノードに接続され、ダイオ
ードモードで動作する。
回路の構成を概略的に示す図である。図２４において、
冗長カラム９３１は、一列に整列して配置される冗長メ
モリセル９８０ａおよび９８０ｃを含む。これらの冗長
メモリセル９８０ａおよび９８０ｃの各々は、図２１ま
たは図２２に示す構成を備える。また、冗長メモリセル
９８０ａおよび９８０ｃそれぞれに対して、ワード線Ｗ
Ｌ０およびＷＬ１が配設される。これらのメモリセル９
８０ａおよび９８０ｃは、ビット線９８１ａおよび９８
１ｂに接続される。ビット線負荷回路９３２は、ビット
線９８１ａおよび９８１ｂそれぞれに対応して設けられ
るＭＯＳトランジスタ９８３ａおよび９８３ｂを含む。
これらのＭＯＳトランジスタ９８３ａおよび９８３ｂ
は、それぞれ、ゲートが電源ノードに接続され、ダイオ
ードモードで動作する。
【００４０】マルチプレクサ９３４は、冗長カラムデコ
ーダ９３３からの冗長カラム選択信号ＲＣＳａの活性化
時導通し、ビット線９８１ａおよび９８１ｂを内部ＩＯ
線９２９ａおよび９２９ｂにそれぞれ接続するトランス
ファーゲート９８５ａおよび９８５ｂと、冗長カラムデ
コーダ９３３からの冗長カラム選択信号ＲＣＳｂの活性
化時導通し、ビット線９８１ａおよび９８１ｂを内部Ｉ
Ｏ線９８９ａおよび９８９ｂにそれぞれ結合するトラン
スファーゲート９８６ａおよび９８６ｂを含む。
ーダ９３３からの冗長カラム選択信号ＲＣＳａの活性化
時導通し、ビット線９８１ａおよび９８１ｂを内部ＩＯ
線９２９ａおよび９２９ｂにそれぞれ接続するトランス
ファーゲート９８５ａおよび９８５ｂと、冗長カラムデ
コーダ９３３からの冗長カラム選択信号ＲＣＳｂの活性
化時導通し、ビット線９８１ａおよび９８１ｂを内部Ｉ
Ｏ線９８９ａおよび９８９ｂにそれぞれ結合するトラン
スファーゲート９８６ａおよび９８６ｂを含む。
【００４１】冗長カラムデコーダ９３３は、置換ＩＯプ
ログラム回路からの置換ＩＯ選択信号ＲＩＳａおよびＲ
ＩＳｂを置換列アドレスプログラム回路からの冗長列ア
クセス指示信号ＲＹＡとに従って、冗長カラム選択信号
ＲＣＳａおよびＲＣＳｂの一方を選択状態へ駆動する。
この冗長カラム選択信号ＲＣＳａおよびＲＣＳｂの一方
が選択状態へ駆動されたとき、先の図１９に示す列デコ
ーダ９１３ａおよび９１３ｂが非活性状態に維持され
る。
ログラム回路からの置換ＩＯ選択信号ＲＩＳａおよびＲ
ＩＳｂを置換列アドレスプログラム回路からの冗長列ア
クセス指示信号ＲＹＡとに従って、冗長カラム選択信号
ＲＣＳａおよびＲＣＳｂの一方を選択状態へ駆動する。
この冗長カラム選択信号ＲＣＳａおよびＲＣＳｂの一方
が選択状態へ駆動されたとき、先の図１９に示す列デコ
ーダ９１３ａおよび９１３ｂが非活性状態に維持され
る。
【００４２】置換列アドレスプログラム回路は、不良列
アドレスをヒューズプログラムにより記憶し、与えられ
た内部列アドレス信号とプログラムされた不良列アドレ
スとが一致する場合に、不良列置換指示信号ＲＹＡを活
性状態へ駆動する。冗長カラムデコーダ９３３は、この
冗長列アクセス指示信号ＲＹＡの活性化時、置換ＩＯ指
示信号ＲＩＳａおよびＲＩＳｂに従って冗長カラム選択
信号ＲＣＳａおよびＲＣＳｂの一方を選択状態へ駆動す
る。２つのメモリセルアレイに対し１つの冗長カラムが
設けられている場合、不良列を含むメモリセルアレイに
応じて、冗長カラムを、内部ＩＯ線対Ｉ／ＯａおよびＩ
／Ｏｂの一方に接続することができ、不良列の置換によ
る救済を行なうことができる。
アドレスをヒューズプログラムにより記憶し、与えられ
た内部列アドレス信号とプログラムされた不良列アドレ
スとが一致する場合に、不良列置換指示信号ＲＹＡを活
性状態へ駆動する。冗長カラムデコーダ９３３は、この
冗長列アクセス指示信号ＲＹＡの活性化時、置換ＩＯ指
示信号ＲＩＳａおよびＲＩＳｂに従って冗長カラム選択
信号ＲＣＳａおよびＲＣＳｂの一方を選択状態へ駆動す
る。２つのメモリセルアレイに対し１つの冗長カラムが
設けられている場合、不良列を含むメモリセルアレイに
応じて、冗長カラムを、内部ＩＯ線対Ｉ／ＯａおよびＩ
／Ｏｂの一方に接続することができ、不良列の置換によ
る救済を行なうことができる。
【００４３】この冗長カラムは、メモリブロックＢＫ１
−ＢＫｎそれぞれにおいて設けられており、置換列アド
レスプログラム回路および置換ＩＯプログラム回路も、
メモリブロックＢＫ１−ＢＫｎそれぞれに対応して設け
られている。したがって、メモリブロック単位で不良列
の救済を行なうことができる。
−ＢＫｎそれぞれにおいて設けられており、置換列アド
レスプログラム回路および置換ＩＯプログラム回路も、
メモリブロックＢＫ１−ＢＫｎそれぞれに対応して設け
られている。したがって、メモリブロック単位で不良列
の救済を行なうことができる。
【００４４】
【発明が解決しようとする課題】置換列アドレスプログ
ラム回路は、列アドレス信号Ｙの各ビットＹ＜ｉ＞に対
応して設けられるプログラム回路を含む。これらのプロ
グラム回路は、ヒューズプログラム回路を含み、等価的
に、プログラムされたアドレスビットと与えられた列ア
ドレス信号ビットが一致するか否かを示す信号を出力す
る。各列アドレス信号ビットに対応して設けられたアド
レスプログラム回路からの出力信号がすべて一致を示す
ときには、冗長列アクセス指示信号ＲＹＡが活性状態へ
駆動される。したがって、大記憶容量の半導体記憶装置
において、列アドレス信号のビットの数が増大すれば、
この置換列アドレスプログラム回路の規模が増大し、メ
モリブロックＢＫ１−ＢＫｎに対してそれぞれ置換列ア
ドレスプログラム回路を設けた場合、チップ面積が増大
するという問題が生じる。特に、ヒューズプログラム回
路は、ヒューズ素子を用いており、その回路占有面積が
大きいため、冗長列プログラムのための回路が占める面
積が大きくなり、高密度高集積化された半導体記憶装置
を実現することができなくなる。
ラム回路は、列アドレス信号Ｙの各ビットＹ＜ｉ＞に対
応して設けられるプログラム回路を含む。これらのプロ
グラム回路は、ヒューズプログラム回路を含み、等価的
に、プログラムされたアドレスビットと与えられた列ア
ドレス信号ビットが一致するか否かを示す信号を出力す
る。各列アドレス信号ビットに対応して設けられたアド
レスプログラム回路からの出力信号がすべて一致を示す
ときには、冗長列アクセス指示信号ＲＹＡが活性状態へ
駆動される。したがって、大記憶容量の半導体記憶装置
において、列アドレス信号のビットの数が増大すれば、
この置換列アドレスプログラム回路の規模が増大し、メ
モリブロックＢＫ１−ＢＫｎに対してそれぞれ置換列ア
ドレスプログラム回路を設けた場合、チップ面積が増大
するという問題が生じる。特に、ヒューズプログラム回
路は、ヒューズ素子を用いており、その回路占有面積が
大きいため、冗長列プログラムのための回路が占める面
積が大きくなり、高密度高集積化された半導体記憶装置
を実現することができなくなる。
【００４５】また、近年、半導体記憶装置のデータの入
出力ビットは、１６ビット、３２ビットと多ビット化さ
れており、応じて、内部データ線対の数もこのデータビ
ットの数に応じて増大する。置換ＩＯプログラム回路
も、各データビットに対応して設けられるヒューズプロ
グラム回路を含むため、また、これらの不良列アドレス
ビットおよび内部データ線対（ＩＯ）を、メモリブロッ
クごとにプログラムする必要があり、プログラムは、リ
ンク素子（ヒューズ素子）を溶断して行なわれるため、
この不良列救済のためのプログラムに要する時間が長く
なり、生産効率が低下するという問題が生じる。
出力ビットは、１６ビット、３２ビットと多ビット化さ
れており、応じて、内部データ線対の数もこのデータビ
ットの数に応じて増大する。置換ＩＯプログラム回路
も、各データビットに対応して設けられるヒューズプロ
グラム回路を含むため、また、これらの不良列アドレス
ビットおよび内部データ線対（ＩＯ）を、メモリブロッ
クごとにプログラムする必要があり、プログラムは、リ
ンク素子（ヒューズ素子）を溶断して行なわれるため、
この不良列救済のためのプログラムに要する時間が長く
なり、生産効率が低下するという問題が生じる。
【００４６】上述の問題を解決するために、従来、図２
５に示すような構成が提案されている。図２５において
は、メモリブロックＢＫ１−ＢＫｎに共通に、置換列ア
ドレスプログラム回路ＲＡＰおよび置換ＩＯプログラム
回路ＲＩＰが設けられる。他の構成は、図１８に示す構
成と同じである。この図２５に示す構成の場合、１つの
置換列アドレスプログラム回路ＲＡＰおよび１つの置換
ＩＯプログラム回路ＲＩＰが用いられるだけであり、不
良列アドレス救済のための回路の占有面積を低減するこ
とができる。また、不良列アドレスおよび置換ＩＯのプ
ログラムも１つの回路についてそれぞれ行なわれるだけ
であり、メモリブロックＢＫ１−ＢＫｎごとに不良列ア
ドレスをプログラムする必要がなく、不良列救済のため
のプログラムに要する時間を短縮することができ、生産
効率を改善することができる。
５に示すような構成が提案されている。図２５において
は、メモリブロックＢＫ１−ＢＫｎに共通に、置換列ア
ドレスプログラム回路ＲＡＰおよび置換ＩＯプログラム
回路ＲＩＰが設けられる。他の構成は、図１８に示す構
成と同じである。この図２５に示す構成の場合、１つの
置換列アドレスプログラム回路ＲＡＰおよび１つの置換
ＩＯプログラム回路ＲＩＰが用いられるだけであり、不
良列アドレス救済のための回路の占有面積を低減するこ
とができる。また、不良列アドレスおよび置換ＩＯのプ
ログラムも１つの回路についてそれぞれ行なわれるだけ
であり、メモリブロックＢＫ１−ＢＫｎごとに不良列ア
ドレスをプログラムする必要がなく、不良列救済のため
のプログラムに要する時間を短縮することができ、生産
効率を改善することができる。
【００４７】しかしながら、この図２５に示す構成の場
合、メモリブロックＢＫ１−ＢＫｎにおいて同じ列アド
レスのみが、対応の冗長カラムにより救済される。した
がって、メモリブロックＢＫ１−ＢＫｎそれぞれにおい
て、同じ列アドレスが不良列の場合には、全メモリブロ
ックＢＫ１−ＢＫｎにおいて、不良列を対応の冗長カラ
ムを用いて救済することができる。しかしながら、メモ
リブロックＢＫ１−ＢＫｎそれぞれに対して、不良列ア
ドレスをプログラムすることができず、不良列アドレス
プログラムの自由度が大幅に低減され、不良列救済効率
が低下するという問題が生じる。また、メモリブロック
ＢＫ１−ＢＫｎそれぞれにおいて冗長カラムを設けてい
るにもかかわらず、等価的に１つの冗長カラムをメモリ
ブロックＢＫ１−ＢＫｎに共通に設けた構成と等価とな
り、冗長カラムの使用効率が悪いという問題が生じる。
また、不良列が存在しないメモリブロックにおいても冗
長カラムの置換が行なわれ、不必要な冗長列置換が行な
われる。
合、メモリブロックＢＫ１−ＢＫｎにおいて同じ列アド
レスのみが、対応の冗長カラムにより救済される。した
がって、メモリブロックＢＫ１−ＢＫｎそれぞれにおい
て、同じ列アドレスが不良列の場合には、全メモリブロ
ックＢＫ１−ＢＫｎにおいて、不良列を対応の冗長カラ
ムを用いて救済することができる。しかしながら、メモ
リブロックＢＫ１−ＢＫｎそれぞれに対して、不良列ア
ドレスをプログラムすることができず、不良列アドレス
プログラムの自由度が大幅に低減され、不良列救済効率
が低下するという問題が生じる。また、メモリブロック
ＢＫ１−ＢＫｎそれぞれにおいて冗長カラムを設けてい
るにもかかわらず、等価的に１つの冗長カラムをメモリ
ブロックＢＫ１−ＢＫｎに共通に設けた構成と等価とな
り、冗長カラムの使用効率が悪いという問題が生じる。
また、不良列が存在しないメモリブロックにおいても冗
長カラムの置換が行なわれ、不必要な冗長列置換が行な
われる。
【００４８】また、この冗長列救済のための構成は、Ｓ
ＲＡＭに限定されず、他のＤＲＡＭおよびフラッシュメ
モリにおいても同様であり、これらのメモリにおいても
多ビットデータを入出力するとともにブロック単位で冗
長カラムを救済する場合、同様の問題が生じる。
ＲＡＭに限定されず、他のＤＲＡＭおよびフラッシュメ
モリにおいても同様であり、これらのメモリにおいても
多ビットデータを入出力するとともにブロック単位で冗
長カラムを救済する場合、同様の問題が生じる。
【００４９】それゆえ、この発明の目的は、チップ面積
を増大させることなく、効率的に不良列を救済すること
のできる半導体記憶装置を提供することである。
を増大させることなく、効率的に不良列を救済すること
のできる半導体記憶装置を提供することである。
【００５０】この発明の他の目的は、不良列のプログラ
ムの自由度の低下を抑制しつつ不良列救済のためのプロ
グラム回路の占有面積が低減された半導体記憶装置を提
供することである。
ムの自由度の低下を抑制しつつ不良列救済のためのプロ
グラム回路の占有面積が低減された半導体記憶装置を提
供することである。
【００５１】
【課題を解決するための手段】請求項１に係る半導体記
憶装置は、複数のデータ端子と、これら複数のデータ端
子各々に対応して設けられる複数の内部データ線と、各
々が、行列状に配列されるメモリセルと、少なくとも１
列の不良セルを救済するための冗長セル列とを含む複数
のメモリアレイと、これら複数のメモリアレイ各々に対
応して設けられ、対応のメモリアレイから複数のメモリ
セルを同時に選択して複数の内部データ線へ結合するた
めのノーマル列選択手段と、複数のメモリアレイ各々に
対応して設けられ、対応のメモリアレイの冗長列を複数
の内部データ線のいずれに結合するかを示すＩＯアドレ
スを格納するための複数の置換ＩＯプログラム回路と、
複数のメモリアレイの所定数のメモリアレイに共通に設
けられ、所定数のメモリアレイの不良メモリセル列を示
す不良列アドレスを記憶する置換列アドレスプログラム
回路と、複数のメモリアレイ各々に対応して設けられ、
対応の置換ＩＯプログラム回路と対応の置換列アドレス
プログラム回路とに結合され、与えられたアドレスが、
対応のメモリアレイの不良列を示すとき、対応のメモリ
アレイの冗長列を選択するための冗長列選択回路とを備
える。
憶装置は、複数のデータ端子と、これら複数のデータ端
子各々に対応して設けられる複数の内部データ線と、各
々が、行列状に配列されるメモリセルと、少なくとも１
列の不良セルを救済するための冗長セル列とを含む複数
のメモリアレイと、これら複数のメモリアレイ各々に対
応して設けられ、対応のメモリアレイから複数のメモリ
セルを同時に選択して複数の内部データ線へ結合するた
めのノーマル列選択手段と、複数のメモリアレイ各々に
対応して設けられ、対応のメモリアレイの冗長列を複数
の内部データ線のいずれに結合するかを示すＩＯアドレ
スを格納するための複数の置換ＩＯプログラム回路と、
複数のメモリアレイの所定数のメモリアレイに共通に設
けられ、所定数のメモリアレイの不良メモリセル列を示
す不良列アドレスを記憶する置換列アドレスプログラム
回路と、複数のメモリアレイ各々に対応して設けられ、
対応の置換ＩＯプログラム回路と対応の置換列アドレス
プログラム回路とに結合され、与えられたアドレスが、
対応のメモリアレイの不良列を示すとき、対応のメモリ
アレイの冗長列を選択するための冗長列選択回路とを備
える。
【００５２】請求項２に係る半導体記憶装置は、請求項
１の所定数のメモリアレイが、複数のメモリアレイすべ
てを含む。
１の所定数のメモリアレイが、複数のメモリアレイすべ
てを含む。
【００５３】請求項３に係る半導体記憶装置は、請求項
１の複数のメモリアレイが、各々が所定数のメモリアレ
イを有する複数のメモリグループに分割され、置換列ア
ドレスプログラム回路は、各グループに対応して設けら
れる。
１の複数のメモリアレイが、各々が所定数のメモリアレ
イを有する複数のメモリグループに分割され、置換列ア
ドレスプログラム回路は、各グループに対応して設けら
れる。
【００５４】請求項４に係る半導体記憶装置は、請求項
１の置換列アドレスプログラム回路が、所定数のメモリ
アレイに対して複数個設けられる。
１の置換列アドレスプログラム回路が、所定数のメモリ
アレイに対して複数個設けられる。
【００５５】請求項５に係る半導体記憶装置は、請求項
１の置換ＩＯプログラム回路が、各メモリアレイに対し
て複数個設けられる。
１の置換ＩＯプログラム回路が、各メモリアレイに対し
て複数個設けられる。
【００５６】請求項６に係る半導体記憶装置は、請求項
１の置換列アドレスプログラム回路が、各メモリアレイ
につき複数の冗長セル列各々に対応して設けられかつ置
換ＩＯプログラム回路も、各メモリアレイにおいて複数
の冗長セル列各々に対応して設けられる。
１の置換列アドレスプログラム回路が、各メモリアレイ
につき複数の冗長セル列各々に対応して設けられかつ置
換ＩＯプログラム回路も、各メモリアレイにおいて複数
の冗長セル列各々に対応して設けられる。
【００５７】請求項７に係る半導体記憶装置は、請求項
１の所定数のメモリアレイに対して設けられる置換列ア
ドレスプログラム回路の数が、内部データ線数以下であ
りかつ１以上である。
１の所定数のメモリアレイに対して設けられる置換列ア
ドレスプログラム回路の数が、内部データ線数以下であ
りかつ１以上である。
【００５８】請求項８に係る半導体記憶装置は、請求項
１の置換列アドレスプログラム回路は、置換ＩＯプログ
ラム回路の合計数よりも数が少ない。
１の置換列アドレスプログラム回路は、置換ＩＯプログ
ラム回路の合計数よりも数が少ない。
【００５９】請求項９に係る半導体記憶装置は、請求項
１の各メモリアレイが複数の冗長セル列を含み、置換Ｉ
Ｏプログラム回路は、各冗長セル列に対応して設けら
れ、また、置換列アドレスプログラム回路も各メモリア
レイにつき所定数の置換ＩＯプログラム回路毎に設けら
れる。
１の各メモリアレイが複数の冗長セル列を含み、置換Ｉ
Ｏプログラム回路は、各冗長セル列に対応して設けら
れ、また、置換列アドレスプログラム回路も各メモリア
レイにつき所定数の置換ＩＯプログラム回路毎に設けら
れる。
【００６０】救済単位であるメモリアレイに対応して置
換ＩＯプログラム回路を設けるとともに、所定数のメモ
リアレイに対して置換列アドレスプログラム回路を設け
ることにより、１つの置換列アドレスプログラム回路お
よび置換ＩＯプログラム回路を全メモリアレイに共通に
設ける構成に比べて、不良列プログラムの自由度が高く
なる。また、各メモリアレイに対して置換ＩＯプログラ
ム回路を設けることにより、メモリブロック単位で不良
列をＩＯごとに変更することができ、置換効率が改善さ
れる。
換ＩＯプログラム回路を設けるとともに、所定数のメモ
リアレイに対して置換列アドレスプログラム回路を設け
ることにより、１つの置換列アドレスプログラム回路お
よび置換ＩＯプログラム回路を全メモリアレイに共通に
設ける構成に比べて、不良列プログラムの自由度が高く
なる。また、各メモリアレイに対して置換ＩＯプログラ
ム回路を設けることにより、メモリブロック単位で不良
列をＩＯごとに変更することができ、置換効率が改善さ
れる。
【００６１】また、置換列アドレスプログラム回路が、
所定数のメモリアレイごとに設けられており、各メモリ
アレイに対応して設ける構成に比べて、この置換列アド
レスプログラム回路の数が大幅に低減され、その占有面
積が低減され、不良列アドレス救済のためのプログラム
回路の占有面積を低減することができ、応じてチップ面
積を低減することができる。
所定数のメモリアレイごとに設けられており、各メモリ
アレイに対応して設ける構成に比べて、この置換列アド
レスプログラム回路の数が大幅に低減され、その占有面
積が低減され、不良列アドレス救済のためのプログラム
回路の占有面積を低減することができ、応じてチップ面
積を低減することができる。
【００６２】
【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１に従う半導体記憶装置の全体の構成を
概略的に示す図である。図１において、半導体記憶装置
１００は、各々が、行列状に配列される複数のメモリセ
ルを有するメモリブロックＢＫ１−ＢＫｎと、メモリブ
ロックＢＫ１−ＢＫｎそれぞれに対応して設けられ、対
応のメモリブロック内に設けられた冗長列が対応する内
部データ線（ＩＯ）を記憶する置換ＩＯプログラム回路
ＲＩＰ１−ＲＩＰｎと、メモリブロックＢＫ１−ＢＫｎ
に共通に設けられ、不良列アドレスを記憶する置換列ア
ドレスプログラム回路ＲＡＰを含む。
明の実施の形態１に従う半導体記憶装置の全体の構成を
概略的に示す図である。図１において、半導体記憶装置
１００は、各々が、行列状に配列される複数のメモリセ
ルを有するメモリブロックＢＫ１−ＢＫｎと、メモリブ
ロックＢＫ１−ＢＫｎそれぞれに対応して設けられ、対
応のメモリブロック内に設けられた冗長列が対応する内
部データ線（ＩＯ）を記憶する置換ＩＯプログラム回路
ＲＩＰ１−ＲＩＰｎと、メモリブロックＢＫ１−ＢＫｎ
に共通に設けられ、不良列アドレスを記憶する置換列ア
ドレスプログラム回路ＲＡＰを含む。
【００６３】図１においては、この半導体記憶装置１０
０が、２ビットのデータの入出力を行なう構成を一例と
して示す。すなわち、入力データＤＩａおよびＤＩｂそ
れぞれに対応して、入力バッファ５ａおよび５ｂが設け
られ、また出力データＤＯａおよびＤＯｂそれぞれに対
応して、出力バッファ６ａおよび６ｂが設けられる。入
力バッファ５ａおよび出力バッファ６ａが、内部データ
線対ＤＢ１に接続され、入力バッファ５ｂおよび出力バ
ッファ６ｂが、内部データ線対ＤＢ２に接続される。
０が、２ビットのデータの入出力を行なう構成を一例と
して示す。すなわち、入力データＤＩａおよびＤＩｂそ
れぞれに対応して、入力バッファ５ａおよび５ｂが設け
られ、また出力データＤＯａおよびＤＯｂそれぞれに対
応して、出力バッファ６ａおよび６ｂが設けられる。入
力バッファ５ａおよび出力バッファ６ａが、内部データ
線対ＤＢ１に接続され、入力バッファ５ｂおよび出力バ
ッファ６ｂが、内部データ線対ＤＢ２に接続される。
【００６４】メモリブロックＢＫ１−ＢＫｎは、従来と
同様、内部データ線対ＤＢ１およびＤＢ２それぞれに対
応して設けられるメモリサブブロックを含む。
同様、内部データ線対ＤＢ１およびＤＢ２それぞれに対
応して設けられるメモリサブブロックを含む。
【００６５】この半導体記憶装置１００は、さらに、従
来と同様、外部からの行アドレス信号ＲＡを受けて内部
行アドレス信号Ｘを生成するアドレスバッファ２と、外
部からの列アドレス信号ＣＡを受けて内部列アドレス信
号Ｙを生成するアドレスバッファ３、外部からのブロッ
クアドレス信号ＢＡを受けて内部ブロックアドレス信号
Ｚを生成するアドレスバッファ４と、アドレスバッファ
４からの内部ブロックアドレス信号Ｚをデコードしてブ
ロック選択信号ＢＳ１−ＢＳｎのいずれかを活性状態へ
駆動するブロックセレクタ１と、チップセレクト信号／
ＣＳおよび書込イネーブル信号／ＷＥに従って、書込制
御信号ＷＣＯＮを生成する読出／書込制御回路７を含
む。
来と同様、外部からの行アドレス信号ＲＡを受けて内部
行アドレス信号Ｘを生成するアドレスバッファ２と、外
部からの列アドレス信号ＣＡを受けて内部列アドレス信
号Ｙを生成するアドレスバッファ３、外部からのブロッ
クアドレス信号ＢＡを受けて内部ブロックアドレス信号
Ｚを生成するアドレスバッファ４と、アドレスバッファ
４からの内部ブロックアドレス信号Ｚをデコードしてブ
ロック選択信号ＢＳ１−ＢＳｎのいずれかを活性状態へ
駆動するブロックセレクタ１と、チップセレクト信号／
ＣＳおよび書込イネーブル信号／ＷＥに従って、書込制
御信号ＷＣＯＮを生成する読出／書込制御回路７を含
む。
【００６６】メモリブロックＢＫ１−ＢＫｎに共通に置
換列アドレスプログラム回路ＲＡＰを設けることによ
り、置換列アドレスプログラム回路の占有面積を低減す
る。
換列アドレスプログラム回路ＲＡＰを設けることによ
り、置換列アドレスプログラム回路の占有面積を低減す
る。
【００６７】また、メモリブロックＢＫ１−ＢＫｎそれ
ぞれに対応して、置換ＩＯプログラム回路ＲＩＰ１−Ｒ
ＩＰｎを設けることにより、メモリブロック単位で、冗
長列の使用／不使用をプログラムすることができる。す
なわち、置換ＩＯプログラム回路ＲＩＰ１−ＲＩＰｎに
おいて、冗長列不使用状態をプログラムする（ヒューズ
の溶断を行なわない）ことにより、正常メモリブロック
内においては、冗長列の置換が禁止される。したがっ
て、メモリブロックＢＫ１−ＢＫｎに共通に、置換ＩＯ
プログラム回路を設ける構成に比べて、メモリブロック
単位で、冗長列の使用／不使用および接続ＩＯをプログ
ラムすることができ、不良列アドレスのプログラムの自
由度が向上する。メモリブロックの内部構成は、図１８
〜２４に示す構成と同じである。
ぞれに対応して、置換ＩＯプログラム回路ＲＩＰ１−Ｒ
ＩＰｎを設けることにより、メモリブロック単位で、冗
長列の使用／不使用をプログラムすることができる。す
なわち、置換ＩＯプログラム回路ＲＩＰ１−ＲＩＰｎに
おいて、冗長列不使用状態をプログラムする（ヒューズ
の溶断を行なわない）ことにより、正常メモリブロック
内においては、冗長列の置換が禁止される。したがっ
て、メモリブロックＢＫ１−ＢＫｎに共通に、置換ＩＯ
プログラム回路を設ける構成に比べて、メモリブロック
単位で、冗長列の使用／不使用および接続ＩＯをプログ
ラムすることができ、不良列アドレスのプログラムの自
由度が向上する。メモリブロックの内部構成は、図１８
〜２４に示す構成と同じである。
【００６８】図２は、１つのメモリブロックにおける列
選択系の構成を概略的に示す図である。図２において、
メモリブロックは、内部データ線対ＤＢ１およびＤＢ２
に対応して設けられるメモリセルアレイ♯１および♯２
を含む。これらのメモリセルアレイ♯１および♯２に対
し、列デコーダ１３ａおよび１３ｂが配置されまたこれ
らのメモリセルアレイ♯１および♯２に共通に、１つの
冗長カラムが配置される。図２においては、メモリセル
アレイ♯１および♯２が、４列のメモリセルを備え、１
つの冗長カラムが、これらのメモリセルアレイ♯１およ
び♯２に共通に設けられる場合の構成を示す。
選択系の構成を概略的に示す図である。図２において、
メモリブロックは、内部データ線対ＤＢ１およびＤＢ２
に対応して設けられるメモリセルアレイ♯１および♯２
を含む。これらのメモリセルアレイ♯１および♯２に対
し、列デコーダ１３ａおよび１３ｂが配置されまたこれ
らのメモリセルアレイ♯１および♯２に共通に、１つの
冗長カラムが配置される。図２においては、メモリセル
アレイ♯１および♯２が、４列のメモリセルを備え、１
つの冗長カラムが、これらのメモリセルアレイ♯１およ
び♯２に共通に設けられる場合の構成を示す。
【００６９】メモリセルアレイ♯１および♯２におい
て、４列から１つのメモリセル列を選択するため、列ア
ドレス信号Ｙは、４ビットの相補アドレスビットＹ０，
／Ｙ０，Ｙ１および／Ｙ１を含む。
て、４列から１つのメモリセル列を選択するため、列ア
ドレス信号Ｙは、４ビットの相補アドレスビットＹ０，
／Ｙ０，Ｙ１および／Ｙ１を含む。
【００７０】メモリブロックＢＫ１−ＢＫｎに共通に設
けられる不良列アドレスプログラム回路ＲＡＰは、列ア
ドレスビットＹ０および／Ｙ０に対して設けられるアド
レスプログラム回路７０と、列アドレスビットＹ１およ
び／Ｙ１に対して設けられるアドレスプログラム回路７
１と、冗長列が使用されるか否かを示す情報を記憶する
冗長イネーブル回路７２と、冗長イネーブル回路７２か
らの冗長イネーブル信号ＲＥとアドレスプログラム回路
７０および７１の出力信号ＲＹ０およびＲＹ１を受ける
ＮＡＮＤ回路７３と、ＮＡＮＤ回路７３の出力信号を反
転して冗長列アクセス指示信号ＲＹＡを出力するインバ
ータ７４を含む。
けられる不良列アドレスプログラム回路ＲＡＰは、列ア
ドレスビットＹ０および／Ｙ０に対して設けられるアド
レスプログラム回路７０と、列アドレスビットＹ１およ
び／Ｙ１に対して設けられるアドレスプログラム回路７
１と、冗長列が使用されるか否かを示す情報を記憶する
冗長イネーブル回路７２と、冗長イネーブル回路７２か
らの冗長イネーブル信号ＲＥとアドレスプログラム回路
７０および７１の出力信号ＲＹ０およびＲＹ１を受ける
ＮＡＮＤ回路７３と、ＮＡＮＤ回路７３の出力信号を反
転して冗長列アクセス指示信号ＲＹＡを出力するインバ
ータ７４を含む。
【００７１】アドレスプログラム回路７０および７１
は、それぞれの構成は後に詳細に説明するが、列アドレ
スビットごとに、不良列アドレスを記憶し、その記憶し
た情報に従って、対応の相補アドレスビット対の一方を
通過させる。ＮＡＮＤ回路７３およびインバータ回路７
４より、ＡＮＤ回路が形成される。冗長イネーブル回路
７２からの冗長イネーブル信号ＲＥとアドレスプログラ
ム回路７０および７１の出力信号ＲＹ０およびＲＹ１が
全てＨレベルのときに、冗長カラムアクセス指示信号Ｒ
ＹＡが活性状態へ駆動される。したがって、この置換列
アドレスプログラム回路ＲＡＰにおいて、不良列アドレ
スを各ビットごとに記憶し、与えられた列アドレスが記
憶した不良列アドレスと一致したときに、冗長カラムア
クセス指示信号ＲＹＡを活性状態へ駆動する。
は、それぞれの構成は後に詳細に説明するが、列アドレ
スビットごとに、不良列アドレスを記憶し、その記憶し
た情報に従って、対応の相補アドレスビット対の一方を
通過させる。ＮＡＮＤ回路７３およびインバータ回路７
４より、ＡＮＤ回路が形成される。冗長イネーブル回路
７２からの冗長イネーブル信号ＲＥとアドレスプログラ
ム回路７０および７１の出力信号ＲＹ０およびＲＹ１が
全てＨレベルのときに、冗長カラムアクセス指示信号Ｒ
ＹＡが活性状態へ駆動される。したがって、この置換列
アドレスプログラム回路ＲＡＰにおいて、不良列アドレ
スを各ビットごとに記憶し、与えられた列アドレスが記
憶した不良列アドレスと一致したときに、冗長カラムア
クセス指示信号ＲＹＡを活性状態へ駆動する。
【００７２】メモリブロック各々に対応して設けられる
置換ＩＯプログラム回路ＲＩＰｉは、内部データ線対Ｄ
Ｂ１およびＤＢ２それぞれに対応して設けられるＩ／Ｏ
プログラム回路７５ａおよび７５ｂを含む。冗長列使用
時、この冗長カラムが接続される内部データ線対（内部
ＩＯ線対）を、Ｉ／Ｏプログラム回路７５ａおよび７５
ｂにプログラムする。たとえば、内部データ線対ＤＢ１
に冗長カラムを結合する場合、すなわち、メモリセルア
レイ♯１の不良列を冗長カラムで置換する場合、Ｉ／Ｏ
プログラム回路７５ａがプログラムされ、その出力信号
ＲＩＳａがＨレベルに設定される。Ｉ／Ｏプログラム回
路７５ｂは、不使用がプログラムされ（ヒューズ素子は
溶断されない）、その出力信号ＲＩＳｂが、Ｌレベルに
固定される。
置換ＩＯプログラム回路ＲＩＰｉは、内部データ線対Ｄ
Ｂ１およびＤＢ２それぞれに対応して設けられるＩ／Ｏ
プログラム回路７５ａおよび７５ｂを含む。冗長列使用
時、この冗長カラムが接続される内部データ線対（内部
ＩＯ線対）を、Ｉ／Ｏプログラム回路７５ａおよび７５
ｂにプログラムする。たとえば、内部データ線対ＤＢ１
に冗長カラムを結合する場合、すなわち、メモリセルア
レイ♯１の不良列を冗長カラムで置換する場合、Ｉ／Ｏ
プログラム回路７５ａがプログラムされ、その出力信号
ＲＩＳａがＨレベルに設定される。Ｉ／Ｏプログラム回
路７５ｂは、不使用がプログラムされ（ヒューズ素子は
溶断されない）、その出力信号ＲＩＳｂが、Ｌレベルに
固定される。
【００７３】冗長カラム用の列デコーダ３３は、置換列
アドレスプログラム回路ＲＡＰからの冗長カラムアクセ
ス指示信号ＲＹＡとＩ／Ｏプログラム回路７５ａの出力
信号ＲＩＳａを受けるＮＡＮＤ回路７６ａと、冗長カラ
ムアクセス指示信号ＲＹＡとＩ／Ｏプログラム回路７５
ｂの出力信号ＲＩＳｂを受けるＮＡＮＤ回路７６ｂと、
ＮＡＮＤ回路７６ａの出力信号を反転して冗長カラム選
択信号ＲＣＳａを生成するインバータ回路７７ａと、Ｎ
ＡＮＤ回路７６ｂの出力信号を反転して冗長カラム選択
信号ＲＣＳｂを出力するインバータ回路７７ｂを含む。
アドレスプログラム回路ＲＡＰからの冗長カラムアクセ
ス指示信号ＲＹＡとＩ／Ｏプログラム回路７５ａの出力
信号ＲＩＳａを受けるＮＡＮＤ回路７６ａと、冗長カラ
ムアクセス指示信号ＲＹＡとＩ／Ｏプログラム回路７５
ｂの出力信号ＲＩＳｂを受けるＮＡＮＤ回路７６ｂと、
ＮＡＮＤ回路７６ａの出力信号を反転して冗長カラム選
択信号ＲＣＳａを生成するインバータ回路７７ａと、Ｎ
ＡＮＤ回路７６ｂの出力信号を反転して冗長カラム選択
信号ＲＣＳｂを出力するインバータ回路７７ｂを含む。
【００７４】インバータ回路７７ａおよび７７ｂからの
冗長カラム選択信号ＲＣＳａおよびＲＣＳｂは、図２４
に示す冗長カラム用のマルチプレクサ９３４へ与えら
れ、冗長カラムが、内部Ｉ／Ｏ線対Ｉ／ＯａおよびＩ／
Ｏｂの一方に接続される。
冗長カラム選択信号ＲＣＳａおよびＲＣＳｂは、図２４
に示す冗長カラム用のマルチプレクサ９３４へ与えら
れ、冗長カラムが、内部Ｉ／Ｏ線対Ｉ／ＯａおよびＩ／
Ｏｂの一方に接続される。
【００７５】列デコーダ１３ａは、各々が列アドレスビ
ットＹ０および／Ｙ０の一方とビットＹ１および／Ｙ１
の一方とを受けるＮＡＮＤ回路５１ａ，５２ａ，５３
ａ，５４ａと、これらのＮＡＮＤ回路５１ａ，５２ａ，
５３ａおよび５４ａの出力信号をそれぞれ受けて列選択
信号ＹＳ１ａ，ＹＳ２ａ，ＹＳ３ａ，およびＹＳ４ａを
出力するインバータ回路６１ａ，６２ａ，６３ａおよび
６４ａを含む。ＮＡＮＤ回路５１ａ，５２ａ，５３ａお
よび５４ａへは、また、冗長カラムデコーダ３３からの
冗長カラム選択信号の反転信号／ＲＣＳａが与えられ
る。
ットＹ０および／Ｙ０の一方とビットＹ１および／Ｙ１
の一方とを受けるＮＡＮＤ回路５１ａ，５２ａ，５３
ａ，５４ａと、これらのＮＡＮＤ回路５１ａ，５２ａ，
５３ａおよび５４ａの出力信号をそれぞれ受けて列選択
信号ＹＳ１ａ，ＹＳ２ａ，ＹＳ３ａ，およびＹＳ４ａを
出力するインバータ回路６１ａ，６２ａ，６３ａおよび
６４ａを含む。ＮＡＮＤ回路５１ａ，５２ａ，５３ａお
よび５４ａへは、また、冗長カラムデコーダ３３からの
冗長カラム選択信号の反転信号／ＲＣＳａが与えられ
る。
【００７６】列デコーダ１３ｂは、列デコーダ１３ａと
同様、列アドレスビットＹ０および／Ｙ０の一方と列ア
ドレスビットＹ１および／Ｙ１の一方とをそれぞれが受
けるＮＡＮＤ回路５１ｂ，５２ｂ，５３ｂ，および５４
ｂと、これらのＮＡＮＤ回路５１ｂ，５２ｂ，５３ｂお
よび５４ｂの出力信号をそれぞれ反転して列選択信号Ｙ
Ｓ１ｂ，ＹＳ２ｂ，ＹＳ３ｂおよびＹＳ４ｂを生成する
インバータ回路６１ｂ，６２ｂ，６３ｂおよび６４ｂを
含む。ＮＡＮＤ回路５１ｂ，５２ｂ，５３ｂおよび５４
ｂへは、また、冗長カラム列デコーダ３３からの冗長カ
ラム選択信号の反転信号／ＲＣＳｂが与えられる。
同様、列アドレスビットＹ０および／Ｙ０の一方と列ア
ドレスビットＹ１および／Ｙ１の一方とをそれぞれが受
けるＮＡＮＤ回路５１ｂ，５２ｂ，５３ｂ，および５４
ｂと、これらのＮＡＮＤ回路５１ｂ，５２ｂ，５３ｂお
よび５４ｂの出力信号をそれぞれ反転して列選択信号Ｙ
Ｓ１ｂ，ＹＳ２ｂ，ＹＳ３ｂおよびＹＳ４ｂを生成する
インバータ回路６１ｂ，６２ｂ，６３ｂおよび６４ｂを
含む。ＮＡＮＤ回路５１ｂ，５２ｂ，５３ｂおよび５４
ｂへは、また、冗長カラム列デコーダ３３からの冗長カ
ラム選択信号の反転信号／ＲＣＳｂが与えられる。
【００７７】正常メモリセル列へのアクセス時において
は、置換列アドレスプログラム回路ＲＡＰの出力信号Ｒ
ＹＡが、Ｌレベルであり、冗長カラム選択信号ＲＣＳａ
およびＲＣＳｂは、Ｌレベルを維持する。補の冗長カラ
ム選択信号／ＲＣＳｂおよび／ＲＣＳａは、Ｈレベルで
あり、列デコーダ１３ａおよび１３ｂが、イネーブルさ
れる。この状態においては、列アドレスビットＹ０，／
Ｙ０，Ｙ１および／Ｙ１の値に従って、列デコーダ１３
ａおよび１３ｂ各々において列選択動作が行なわれ、１
つの列選択信号が選択状態へ駆動される。たとえば、列
アドレスビットＹ０およびＹ１がともに“０”のときに
は、列デコーダ１３ａおよび１３ｂそれぞれからの列選
択信号ＹＳ４ａおよびＹＳ４ｂが選択状態のＨレベルへ
駆動され、対応のメモリセル列が選択され、内部ＩＯ線
対Ｉ／ＯａおよびＩ／Ｏｂへ結合される。
は、置換列アドレスプログラム回路ＲＡＰの出力信号Ｒ
ＹＡが、Ｌレベルであり、冗長カラム選択信号ＲＣＳａ
およびＲＣＳｂは、Ｌレベルを維持する。補の冗長カラ
ム選択信号／ＲＣＳｂおよび／ＲＣＳａは、Ｈレベルで
あり、列デコーダ１３ａおよび１３ｂが、イネーブルさ
れる。この状態においては、列アドレスビットＹ０，／
Ｙ０，Ｙ１および／Ｙ１の値に従って、列デコーダ１３
ａおよび１３ｂ各々において列選択動作が行なわれ、１
つの列選択信号が選択状態へ駆動される。たとえば、列
アドレスビットＹ０およびＹ１がともに“０”のときに
は、列デコーダ１３ａおよび１３ｂそれぞれからの列選
択信号ＹＳ４ａおよびＹＳ４ｂが選択状態のＨレベルへ
駆動され、対応のメモリセル列が選択され、内部ＩＯ線
対Ｉ／ＯａおよびＩ／Ｏｂへ結合される。
【００７８】不良列が存在するとき、置換列アドレスプ
ログラム回路ＲＡＰにおいて冗長イネーブル回路７２が
プログラムされ、冗長イネーブル信号ＲＥがＨレベルに
プログラムされる。また、アドレスプログラム回路７
１，７１において不良列アドレスがプログラムされる。
また、置換ＩＯプログラム回路ＲＩＰｉにおいて、Ｉ／
Ｏプログラム回路７５ａおよび７５ｂの一方がプログラ
ムされ、置換ＩＯ選択信号ＲＩＳａおよびＲＩＳｂの一
方がＨレベルにプログラムされる。
ログラム回路ＲＡＰにおいて冗長イネーブル回路７２が
プログラムされ、冗長イネーブル信号ＲＥがＨレベルに
プログラムされる。また、アドレスプログラム回路７
１，７１において不良列アドレスがプログラムされる。
また、置換ＩＯプログラム回路ＲＩＰｉにおいて、Ｉ／
Ｏプログラム回路７５ａおよび７５ｂの一方がプログラ
ムされ、置換ＩＯ選択信号ＲＩＳａおよびＲＩＳｂの一
方がＨレベルにプログラムされる。
【００７９】不良列アクセス時においては、置換列アド
レスプログラム回路ＲＡＰからの冗長カラムアクセス指
示信号ＲＹＡが選択状態へ駆動される。今、置換ＩＯ選
択信号ＲＩＳａがＨレベルにプログラムされた状態を考
える。この状態においては、冗長カラム用の列デコーダ
３３内においてＮＡＮＤ回路７６ａの出力信号／ＲＣＳ
ａがＬレベルとなり、また冗長カラム選択信号ＲＣＳａ
がＨレベルに駆動される。一方、冗長カラム選択信号／
ＲＣＳｂはＨレベル、冗長カラム選択信号ＲＣＳｂがＬ
レベルを維持する。したがって、冗長カラムが、この冗
長カラム選択信号ＲＣＳａにより選択されて、内部ＩＯ
線対（Ｉ／Ｏａ）に結合される。列デコーダ１３ａは、
補の冗長カラム選択信号／ＲＣＳａがＬレベルとなるた
め、列デコード動作が禁止され、列選択信号ＹＳ１ａ−
ＹＳ４ａはすべて非選択状態のＬレベルを維持する。一
方、列デコーダ１３ｂは、補の冗長カラム選択信号／Ｒ
ＣＳｂが、Ｈレベルであるため、列アドレス信号Ｙに従
って列選択動作を行ない、アドレス指定された列に対応
する列選択信号を選択状態へ駆動する。したがって、メ
モリセルアレイ♯２内の選択列および冗長カラムが選択
されて２ビットの内部ＩＯ線対へ並列に結合される。
レスプログラム回路ＲＡＰからの冗長カラムアクセス指
示信号ＲＹＡが選択状態へ駆動される。今、置換ＩＯ選
択信号ＲＩＳａがＨレベルにプログラムされた状態を考
える。この状態においては、冗長カラム用の列デコーダ
３３内においてＮＡＮＤ回路７６ａの出力信号／ＲＣＳ
ａがＬレベルとなり、また冗長カラム選択信号ＲＣＳａ
がＨレベルに駆動される。一方、冗長カラム選択信号／
ＲＣＳｂはＨレベル、冗長カラム選択信号ＲＣＳｂがＬ
レベルを維持する。したがって、冗長カラムが、この冗
長カラム選択信号ＲＣＳａにより選択されて、内部ＩＯ
線対（Ｉ／Ｏａ）に結合される。列デコーダ１３ａは、
補の冗長カラム選択信号／ＲＣＳａがＬレベルとなるた
め、列デコード動作が禁止され、列選択信号ＹＳ１ａ−
ＹＳ４ａはすべて非選択状態のＬレベルを維持する。一
方、列デコーダ１３ｂは、補の冗長カラム選択信号／Ｒ
ＣＳｂが、Ｈレベルであるため、列アドレス信号Ｙに従
って列選択動作を行ない、アドレス指定された列に対応
する列選択信号を選択状態へ駆動する。したがって、メ
モリセルアレイ♯２内の選択列および冗長カラムが選択
されて２ビットの内部ＩＯ線対へ並列に結合される。
【００８０】図３は、図２に示す置換列アドレスプログ
ラム回路ＲＡＰに含まれる冗長イネーブル回路７２の構
成の一例を示す図である。図３において、冗長イネーブ
ル回路７２は、電源ノードとノード９０の間に接続され
る容量素子９１と、電源ノードとノード９０の間に接続
される高抵抗の抵抗素子９２と、ノード９０と接地ノー
ドの間に接続される溶断可能なリンク素子（ヒューズ素
子）９４と、ノード９０上の信号を反転するインバータ
回路９５と、インバータ回路９５の出力信号を反転して
冗長イネーブル信号ＲＥを生成するインバータ回路９６
と、インバータ回路９５の出力信号がＬレベルのとき導
通し、ノード９０を電源電圧Ｖｃｃレベルにプルアップ
するＰチャネルＭＯＳトランジスタ９３を含む。
ラム回路ＲＡＰに含まれる冗長イネーブル回路７２の構
成の一例を示す図である。図３において、冗長イネーブ
ル回路７２は、電源ノードとノード９０の間に接続され
る容量素子９１と、電源ノードとノード９０の間に接続
される高抵抗の抵抗素子９２と、ノード９０と接地ノー
ドの間に接続される溶断可能なリンク素子（ヒューズ素
子）９４と、ノード９０上の信号を反転するインバータ
回路９５と、インバータ回路９５の出力信号を反転して
冗長イネーブル信号ＲＥを生成するインバータ回路９６
と、インバータ回路９５の出力信号がＬレベルのとき導
通し、ノード９０を電源電圧Ｖｃｃレベルにプルアップ
するＰチャネルＭＯＳトランジスタ９３を含む。
【００８１】冗長カラム使用時においては、ヒューズ素
子９４が溶断される。その状態においては、電源投入
後、容量素子９１を介してノード９０の電圧レベルが容
量結合により上昇し、次いで抵抗素子９２により、電圧
レベルがさらに上昇する。ノード９０の電圧レベルが、
インバータ９５の入力論理しきい値を超えると、インバ
ータ９５の出力信号がＬレベルとなり、インバータ回路
９６からの冗長イネーブル信号ＲＥがＨレベルに駆動さ
れる。インバータ回路９５の出力信号がＬレベルとなる
と、また、ＰチャネルＭＯＳトランジスタ９３がオン状
態となり、ノード９０が、電源電圧Ｖｃｃレベルに高速
でプルアップされる。
子９４が溶断される。その状態においては、電源投入
後、容量素子９１を介してノード９０の電圧レベルが容
量結合により上昇し、次いで抵抗素子９２により、電圧
レベルがさらに上昇する。ノード９０の電圧レベルが、
インバータ９５の入力論理しきい値を超えると、インバ
ータ９５の出力信号がＬレベルとなり、インバータ回路
９６からの冗長イネーブル信号ＲＥがＨレベルに駆動さ
れる。インバータ回路９５の出力信号がＬレベルとなる
と、また、ＰチャネルＭＯＳトランジスタ９３がオン状
態となり、ノード９０が、電源電圧Ｖｃｃレベルに高速
でプルアップされる。
【００８２】この半導体記憶装置内において不良メモリ
セル列が存在せず、冗長カラムが使用されない場合、ヒ
ューズ素子９４は導通状態を維持する。この状態におい
ては、電源電圧Ｖｃｃが投入されても、ノード９０は、
ヒューズ素子９４により、接地電圧レベルに維持され、
インバータ回路９５の出力信号はＨレベルとなり、応じ
て、冗長イネーブル信号ＲＥはＬレベルを維持する。し
たがって、冗長イネーブル信号ＲＥがＬレベルのとき、
図２に示す冗長列アクセス指示信号ＲＹＡは、Ｌレベル
に固定され、冗長カラム選択は禁止される。ヒューズ素
子９４の導通時、高抵抗の抵抗素子９２を介して微小電
流が流れるだけである。この高抵抗の抵抗素子９２は、
ヒューズ素子９４の溶断時において、電源が遮断された
場合、容量素子９１により、ノード９０の電圧レベルが
低下した後、このノード９０の電圧レベルを、電源ノー
ドを介して確実に接地電圧レベルに放電し、このノード
９０に負の残留電荷が生じるのを防止する。
セル列が存在せず、冗長カラムが使用されない場合、ヒ
ューズ素子９４は導通状態を維持する。この状態におい
ては、電源電圧Ｖｃｃが投入されても、ノード９０は、
ヒューズ素子９４により、接地電圧レベルに維持され、
インバータ回路９５の出力信号はＨレベルとなり、応じ
て、冗長イネーブル信号ＲＥはＬレベルを維持する。し
たがって、冗長イネーブル信号ＲＥがＬレベルのとき、
図２に示す冗長列アクセス指示信号ＲＹＡは、Ｌレベル
に固定され、冗長カラム選択は禁止される。ヒューズ素
子９４の導通時、高抵抗の抵抗素子９２を介して微小電
流が流れるだけである。この高抵抗の抵抗素子９２は、
ヒューズ素子９４の溶断時において、電源が遮断された
場合、容量素子９１により、ノード９０の電圧レベルが
低下した後、このノード９０の電圧レベルを、電源ノー
ドを介して確実に接地電圧レベルに放電し、このノード
９０に負の残留電荷が生じるのを防止する。
【００８３】図４は、図２に示す置換列アドレスプログ
ラム回路ＲＡＰに含まれるアドレスプログラム回路７０
および７１の構成を示す図である。これらのアドレスプ
ログラム回路７０および７１は、同一の回路構成を有す
るため、図４においては、１つのアドレスプログラム回
路ＡＰの構成を代表的に示す。
ラム回路ＲＡＰに含まれるアドレスプログラム回路７０
および７１の構成を示す図である。これらのアドレスプ
ログラム回路７０および７１は、同一の回路構成を有す
るため、図４においては、１つのアドレスプログラム回
路ＡＰの構成を代表的に示す。
【００８４】図４において、アドレスプログラム回路Ａ
Ｐは、電源ノードとノード１００の間に接続される容量
素子１０１と、電源ノードとノード１００の間に接続さ
れる高抵抗の抵抗素子１０２と、ノード１００と接地ノ
ードの間に接続されるヒューズ素子１０４と、ノード１
００上の信号を反転するインバータ回路１０５と、イン
バータ回路１０５の出力信号を反転するインバータ回路
１０６と、インバータ回路１０５の出力信号がＬレベル
のとき導通し、ノード１００へ電源電圧Ｖｃｃを伝達す
るＰチャネルＭＯＳトランジスタ１０３と、インバータ
１０５および１０６の出力信号に従って選択的に導通
し、導通時、補の列アドレスビット／Ｙを通過させるト
ランスミッションゲートＴＧ１と、インバータ１０５お
よび１０６の出力信号に応答して、トランスミッション
ゲートＴＧ１と相補的に導通し、導通時列アドレスビッ
トＹを通過させるトランスミッションゲートＴＧ２を含
む。これらのトランスミッションゲートＴＧ１およびＴ
Ｇ２から、冗長カラム用の列アドレスビットＲＹが出力
される。
Ｐは、電源ノードとノード１００の間に接続される容量
素子１０１と、電源ノードとノード１００の間に接続さ
れる高抵抗の抵抗素子１０２と、ノード１００と接地ノ
ードの間に接続されるヒューズ素子１０４と、ノード１
００上の信号を反転するインバータ回路１０５と、イン
バータ回路１０５の出力信号を反転するインバータ回路
１０６と、インバータ回路１０５の出力信号がＬレベル
のとき導通し、ノード１００へ電源電圧Ｖｃｃを伝達す
るＰチャネルＭＯＳトランジスタ１０３と、インバータ
１０５および１０６の出力信号に従って選択的に導通
し、導通時、補の列アドレスビット／Ｙを通過させるト
ランスミッションゲートＴＧ１と、インバータ１０５お
よび１０６の出力信号に応答して、トランスミッション
ゲートＴＧ１と相補的に導通し、導通時列アドレスビッ
トＹを通過させるトランスミッションゲートＴＧ２を含
む。これらのトランスミッションゲートＴＧ１およびＴ
Ｇ２から、冗長カラム用の列アドレスビットＲＹが出力
される。
【００８５】ヒューズ素子１０４が非溶断状態のときに
は、ノード１００が接地電圧レベルとなり、インバータ
回路１０５からその出力ノード１０７へ与えられる信号
が、Ｈレベルとなる。この状態において、トランスミッ
ションゲートＴＧ１が導通状態、トランスミッションゲ
ートＴＧ２が非導通状態となり、補の列アドレスビット
／Ｙが、冗長カラム用列アドレスビットＲＹとして出力
される。
は、ノード１００が接地電圧レベルとなり、インバータ
回路１０５からその出力ノード１０７へ与えられる信号
が、Ｈレベルとなる。この状態において、トランスミッ
ションゲートＴＧ１が導通状態、トランスミッションゲ
ートＴＧ２が非導通状態となり、補の列アドレスビット
／Ｙが、冗長カラム用列アドレスビットＲＹとして出力
される。
【００８６】ヒューズ素子１０４の溶断時においては、
ノード１００がＨレベルとなり、ノード１０７がＬレベ
ルとなり、トランスミッションゲートＴＧ２が導通状
態、トランスミッションゲートＴＧ１が非導通状態とな
る。このヒューズ素子１０４の溶断状態においては、列
アドレスビットＹが、冗長カラム用列アドレスビットＲ
Ｙとして出力される。このヒューズ素子１０４の溶断／
非溶断により、列アドレスビットＹおよび／Ｙの一方を
選択する。
ノード１００がＨレベルとなり、ノード１０７がＬレベ
ルとなり、トランスミッションゲートＴＧ２が導通状
態、トランスミッションゲートＴＧ１が非導通状態とな
る。このヒューズ素子１０４の溶断状態においては、列
アドレスビットＹが、冗長カラム用列アドレスビットＲ
Ｙとして出力される。このヒューズ素子１０４の溶断／
非溶断により、列アドレスビットＹおよび／Ｙの一方を
選択する。
【００８７】アドレスプログラム回路ＡＰからの冗長カ
ラム用列アドレスビットＲＹは、図２に示すＮＡＮＤ回
路７３へ与えられる。したがって、このアドレスプログ
ラム回路７０および７１により選択された列アドレスビ
ットがすべてＨレベルとなると、冗長カラムアクセス指
示信号ＲＹＡが選択状態へ駆動される。この置換列アド
レスプログラム回路ＲＡＰは、列アドレスビットごと
に、不良列アドレスをプログラムし、そのプログラム結
果に従って、デコーダとして機能するＮＡＮＤ回路７３
により、与えられた列アドレス信号Ｙが不良列アドレス
を指定しているか否かに従って冗長カラムアクセス指示
信号ＲＹＡを選択的に活性化して冗長カラム用の列デコ
ーダを活性化している。たとえば、列アドレス（Ｙ０，
Ｙ１）＝（０，１）が不良列アドレスの場合、アドレス
プログラム回路７０においてヒューズ素子１０４は非溶
断状態とされ、一方、アドレスプログラム回路７１にお
いてはヒューズ素子１０４を溶断する。アドレスプログ
ラム回路７０においては、補の列アドレスビット／Ｙ０
が選択され、アドレスプログラム回路７１においては、
列アドレスビットＹ１が選択される。したがって、不良
列アドレス（Ｙ０，Ｙ１）＝（０，１）が指定されたと
きには、アドレスプログラム回路７０および７１からの
出力信号ＲＹ０およびＲＹ１がともにＨレベルとなり、
この冗長カラムアクセス指示信号ＲＹＡが選択状態のＨ
レベルへ駆動される。
ラム用列アドレスビットＲＹは、図２に示すＮＡＮＤ回
路７３へ与えられる。したがって、このアドレスプログ
ラム回路７０および７１により選択された列アドレスビ
ットがすべてＨレベルとなると、冗長カラムアクセス指
示信号ＲＹＡが選択状態へ駆動される。この置換列アド
レスプログラム回路ＲＡＰは、列アドレスビットごと
に、不良列アドレスをプログラムし、そのプログラム結
果に従って、デコーダとして機能するＮＡＮＤ回路７３
により、与えられた列アドレス信号Ｙが不良列アドレス
を指定しているか否かに従って冗長カラムアクセス指示
信号ＲＹＡを選択的に活性化して冗長カラム用の列デコ
ーダを活性化している。たとえば、列アドレス（Ｙ０，
Ｙ１）＝（０，１）が不良列アドレスの場合、アドレス
プログラム回路７０においてヒューズ素子１０４は非溶
断状態とされ、一方、アドレスプログラム回路７１にお
いてはヒューズ素子１０４を溶断する。アドレスプログ
ラム回路７０においては、補の列アドレスビット／Ｙ０
が選択され、アドレスプログラム回路７１においては、
列アドレスビットＹ１が選択される。したがって、不良
列アドレス（Ｙ０，Ｙ１）＝（０，１）が指定されたと
きには、アドレスプログラム回路７０および７１からの
出力信号ＲＹ０およびＲＹ１がともにＨレベルとなり、
この冗長カラムアクセス指示信号ＲＹＡが選択状態のＨ
レベルへ駆動される。
【００８８】列アドレス信号Ｙが（ｓ＋１）ビットのと
き、図５に示すように、列アドレス信号ビットＹ０，／
Ｙ０、…Ｙｓ，／Ｙｓの組それぞれに対応してアドレス
プログラム回路ＡＰ０−ＡＰｓが設けられる。これらの
アドレスプログラム回路ＡＰ０−ＡＰｓの出力信号ＲＹ
０−ＲＹｓが、図２に示すＮＡＮＤ回路７３へ与えら
れ、不良列がアドレス指定されているか否かの判定が行
なわれる（ＮＡＮＤ回路７３およびインバータ７４は、
ＡＮＤ型デコード回路に相当する）。
き、図５に示すように、列アドレス信号ビットＹ０，／
Ｙ０、…Ｙｓ，／Ｙｓの組それぞれに対応してアドレス
プログラム回路ＡＰ０−ＡＰｓが設けられる。これらの
アドレスプログラム回路ＡＰ０−ＡＰｓの出力信号ＲＹ
０−ＲＹｓが、図２に示すＮＡＮＤ回路７３へ与えら
れ、不良列がアドレス指定されているか否かの判定が行
なわれる（ＮＡＮＤ回路７３およびインバータ７４は、
ＡＮＤ型デコード回路に相当する）。
【００８９】したがって、この図５に示すように、列ア
ドレス信号Ｙのビット数が増大した場合、置換列アドレ
スプログラム回路ＲＡＰの占有面積が増大する。メモリ
ブロックＢＫ１−ＢＫｎに共通にこの置換列アドレスプ
ログラム回路ＲＡＰを設けることにより、置換列アドレ
スプログラム回路の占有面積を低減する。
ドレス信号Ｙのビット数が増大した場合、置換列アドレ
スプログラム回路ＲＡＰの占有面積が増大する。メモリ
ブロックＢＫ１−ＢＫｎに共通にこの置換列アドレスプ
ログラム回路ＲＡＰを設けることにより、置換列アドレ
スプログラム回路の占有面積を低減する。
【００９０】置換ＩＯプログラム回路ＲＩＰｉに含まれ
るＩ／Ｏプログラム回路７５ａおよび７５ｂは、図３に
示す冗長イネーブル回路７２と同じ構成を備える。ヒュ
ーズ素子９４の溶断／非溶断により、冗長カラムを内部
ＩＯ線対のいずれに接続するかがプログラムされる。
るＩ／Ｏプログラム回路７５ａおよび７５ｂは、図３に
示す冗長イネーブル回路７２と同じ構成を備える。ヒュ
ーズ素子９４の溶断／非溶断により、冗長カラムを内部
ＩＯ線対のいずれに接続するかがプログラムされる。
【００９１】したがって、メモリブロックごとに、冗長
カラムの使用／不使用および置換ＩＯをプログラムする
ことができ、この置換ＩＯプログラム回路をメモリブロ
ックＢＫ１−ＢＫｎに共通に設ける構成に比べて、冗長
カラムのプログラムの自由度が改善される。また、不良
列アドレスプログラムは、単に置換列アドレスプログラ
ム回路ＲＡＰにおいて行なうだけでよく、プログラムす
るヒューズ素子の数を低減することができ、不良列アド
レスプログラムの時間を短縮することができ、生産性が
向上する。
カラムの使用／不使用および置換ＩＯをプログラムする
ことができ、この置換ＩＯプログラム回路をメモリブロ
ックＢＫ１−ＢＫｎに共通に設ける構成に比べて、冗長
カラムのプログラムの自由度が改善される。また、不良
列アドレスプログラムは、単に置換列アドレスプログラ
ム回路ＲＡＰにおいて行なうだけでよく、プログラムす
るヒューズ素子の数を低減することができ、不良列アド
レスプログラムの時間を短縮することができ、生産性が
向上する。
【００９２】図６は、データがｍビットの場合の、１つ
のメモリブロックの構成を概略的に示す図である。図６
において、メモリブロックＢＫｉは、内部データ線対Ｄ
Ｂ１−ＤＢｍそれぞれに対応して設けられるメモリサブ
ブロックＭＳＢ１−ＭＳＢｍと、これらのメモリサブブ
ロックＭＳＢ１−ＭＳＢｍに共通に設けられる冗長カラ
ムブロックＲＣを含む。メモリサブブロックＭＳＢ１−
ＭＳＢｍの各々は、行列状に配列されるメモリセルアレ
イ、ビット線負荷回路、センスアンプ、書込バッファ、
および列デコーダを含む。冗長カラムブロックＲＣも、
同様、列デコーダ、ビット線負荷回路、およびマルチプ
レクサを含む。
のメモリブロックの構成を概略的に示す図である。図６
において、メモリブロックＢＫｉは、内部データ線対Ｄ
Ｂ１−ＤＢｍそれぞれに対応して設けられるメモリサブ
ブロックＭＳＢ１−ＭＳＢｍと、これらのメモリサブブ
ロックＭＳＢ１−ＭＳＢｍに共通に設けられる冗長カラ
ムブロックＲＣを含む。メモリサブブロックＭＳＢ１−
ＭＳＢｍの各々は、行列状に配列されるメモリセルアレ
イ、ビット線負荷回路、センスアンプ、書込バッファ、
および列デコーダを含む。冗長カラムブロックＲＣも、
同様、列デコーダ、ビット線負荷回路、およびマルチプ
レクサを含む。
【００９３】このメモリブロックＢＫｉに対応して、置
換ＩＯプログラム回路ＲＩＰｉが設けられる。この置換
ＩＯプログラム回路ＲＩＰｉにおいては、内部データ線
対ＤＢ１−ＤＢｍそれぞれに対応して、ＩＯプログラム
回路ＩＯＰ１−ＩＯＰｍが設けられる。このＩＯプログ
ラム回路ＩＯＰ１−ＩＯＰｍのプログラム状態に従っ
て、冗長カラムブロックＲＣの冗長カラムが、内部デー
タ線対ＤＢ１−ＤＢｍに選択的に結合されるかまたは、
冗長カラムブロックＲＣが不使用状態に設定される。こ
こで、実際には、冗長カラムブロックＲＣの冗長カラム
は、メモリサブブロックＭＳＢ１−ＭＳＢｍ内に設けら
れる内部ＩＯ線対Ｉ／Ｏ１−Ｉ／Ｏｍに結合されるが、
図面を簡略化するためこれらは示していない。
換ＩＯプログラム回路ＲＩＰｉが設けられる。この置換
ＩＯプログラム回路ＲＩＰｉにおいては、内部データ線
対ＤＢ１−ＤＢｍそれぞれに対応して、ＩＯプログラム
回路ＩＯＰ１−ＩＯＰｍが設けられる。このＩＯプログ
ラム回路ＩＯＰ１−ＩＯＰｍのプログラム状態に従っ
て、冗長カラムブロックＲＣの冗長カラムが、内部デー
タ線対ＤＢ１−ＤＢｍに選択的に結合されるかまたは、
冗長カラムブロックＲＣが不使用状態に設定される。こ
こで、実際には、冗長カラムブロックＲＣの冗長カラム
は、メモリサブブロックＭＳＢ１−ＭＳＢｍ内に設けら
れる内部ＩＯ線対Ｉ／Ｏ１−Ｉ／Ｏｍに結合されるが、
図面を簡略化するためこれらは示していない。
【００９４】この図６に示すように、データビット数が
増加する場合においても、このデータビット数に応じて
ＩＯプログラム回路ＩＯＰの数を増加させるだけで、メ
モリブロック単位で、冗長カラムの使用／不使用および
置換ＩＯをプログラムすることができる。
増加する場合においても、このデータビット数に応じて
ＩＯプログラム回路ＩＯＰの数を増加させるだけで、メ
モリブロック単位で、冗長カラムの使用／不使用および
置換ＩＯをプログラムすることができる。
【００９５】図７は、この発明の実施の形態１における
冗長カラムのプログラム状態を概略的に示す図である。
メモリブロックＢＫ１−ＢＫｎそれぞれに対応して、置
換ＩＯプログラム回路ＲＩＰ１−ＲＩＰｎが設けられ
る。これらの置換ＩＯプログラム回路ＲＩＰ１−ＲＩＰ
ｎは、互いに独立に、プログラムすることができる。図
７において、メモリブロックＢＫ１に対しては、冗長カ
ラムを使用し、この冗長カラムが、内部ＩＯ線対Ｉ／Ｏ
ａに接続する状態がプログラムされる。メモリブロック
ＢＫ２に対しては、冗長カラム不使用がプログラムされ
る。メモリブロックＢＫｎに対しては、冗長カラムを使
用し、この冗長カラムを内部ＩＯ線対Ｉ／Ｏｂに接続す
ることがプログラムされる。内部ＩＯ線対Ｉ／Ｏａおよ
びＩ／Ｏｂは、内部データバスＤＢＢの対応の内部デー
タ線対（ＤＢ１，ＤＢ２）に結合される。したがって、
メモリブロックＢＫ１−ＢＫｎに共通に、置換ＩＯをプ
ログラムする構成に比べて、冗長カラムのプログラムの
自由度が高くなる。
冗長カラムのプログラム状態を概略的に示す図である。
メモリブロックＢＫ１−ＢＫｎそれぞれに対応して、置
換ＩＯプログラム回路ＲＩＰ１−ＲＩＰｎが設けられ
る。これらの置換ＩＯプログラム回路ＲＩＰ１−ＲＩＰ
ｎは、互いに独立に、プログラムすることができる。図
７において、メモリブロックＢＫ１に対しては、冗長カ
ラムを使用し、この冗長カラムが、内部ＩＯ線対Ｉ／Ｏ
ａに接続する状態がプログラムされる。メモリブロック
ＢＫ２に対しては、冗長カラム不使用がプログラムされ
る。メモリブロックＢＫｎに対しては、冗長カラムを使
用し、この冗長カラムを内部ＩＯ線対Ｉ／Ｏｂに接続す
ることがプログラムされる。内部ＩＯ線対Ｉ／Ｏａおよ
びＩ／Ｏｂは、内部データバスＤＢＢの対応の内部デー
タ線対（ＤＢ１，ＤＢ２）に結合される。したがって、
メモリブロックＢＫ１−ＢＫｎに共通に、置換ＩＯをプ
ログラムする構成に比べて、冗長カラムのプログラムの
自由度が高くなる。
【００９６】なお、メモリブロックおよびメモリサブブ
ロックの内部構成は詳細に説明していないが、これらの
内部構成は、先の図１９以降において説明した従来の半
導体記憶装置の内部構成と同じである。
ロックの内部構成は詳細に説明していないが、これらの
内部構成は、先の図１９以降において説明した従来の半
導体記憶装置の内部構成と同じである。
【００９７】以上のように、この発明の実施の形態１に
従えば、複数のメモリブロックに共通に、置換列アドレ
スプログラム回路を設け、かつメモリブロックそれぞれ
に対応して、置換ＩＯプログラム回路を設けているた
め、不良列アドレス救済のための冗長回路の占有面積を
低減することができ、またメモリブロック単位で置換Ｉ
Ｏをプログラムすることができ、冗長カラムの使用効率
を高くすることができ、かつ救済不良列のプログラムの
自由度を高くすることができる。
従えば、複数のメモリブロックに共通に、置換列アドレ
スプログラム回路を設け、かつメモリブロックそれぞれ
に対応して、置換ＩＯプログラム回路を設けているた
め、不良列アドレス救済のための冗長回路の占有面積を
低減することができ、またメモリブロック単位で置換Ｉ
Ｏをプログラムすることができ、冗長カラムの使用効率
を高くすることができ、かつ救済不良列のプログラムの
自由度を高くすることができる。
【００９８】［実施の形態２］図８は、この発明の実施
の形態２に従う半導体記憶装置の要部の構成を概略的に
示す図である。図８においては、メモリブロックＢＫ１
−ＢＫｎがメモリブロックＢＫ１−ＢＫｊのグループ
と、メモリブロックＢＫｋ−ＢＫｎのグループに分割さ
れる。メモリブロックＢＫ１−ＢＫｎそれぞれに対応し
て、置換ＩＯプログラム回路ＲＩＰ１−ＲＩＰｎが設け
られる。一方、メモリブロックＢＫ１−ＢＫｊに共通
に、置換列アドレスプログラム回路ＲＡＰ１が設けら
れ、メモリブロックＢＫｋ−ＢＫｎに対し、置換列アド
レスプログラム回路ＲＡＰ２が設けられる。メモリブロ
ックＢＫ１−ＢＫｎは、共通に、内部データバスＤＢＢ
に結合され、ブロック選択信号ＢＳ１−ＢＳｎにより指
定されたメモリブロックが、この内部データバスＤＢＢ
を介して入出力回路ＩＯＫとデータの授受を行なう。こ
の入出力回路ＩＯＫは、図１に示すデータ入力バッファ
５ａおよび５ｂと、データ出力バッファ６ａおよび６ｂ
を含む。
の形態２に従う半導体記憶装置の要部の構成を概略的に
示す図である。図８においては、メモリブロックＢＫ１
−ＢＫｎがメモリブロックＢＫ１−ＢＫｊのグループ
と、メモリブロックＢＫｋ−ＢＫｎのグループに分割さ
れる。メモリブロックＢＫ１−ＢＫｎそれぞれに対応し
て、置換ＩＯプログラム回路ＲＩＰ１−ＲＩＰｎが設け
られる。一方、メモリブロックＢＫ１−ＢＫｊに共通
に、置換列アドレスプログラム回路ＲＡＰ１が設けら
れ、メモリブロックＢＫｋ−ＢＫｎに対し、置換列アド
レスプログラム回路ＲＡＰ２が設けられる。メモリブロ
ックＢＫ１−ＢＫｎは、共通に、内部データバスＤＢＢ
に結合され、ブロック選択信号ＢＳ１−ＢＳｎにより指
定されたメモリブロックが、この内部データバスＤＢＢ
を介して入出力回路ＩＯＫとデータの授受を行なう。こ
の入出力回路ＩＯＫは、図１に示すデータ入力バッファ
５ａおよび５ｂと、データ出力バッファ６ａおよび６ｂ
を含む。
【００９９】図８においては、図面を簡略化するため、
内部アドレス信号を生成するアドレスバッファは示して
いない。メモリブロックＢＫ１−ＢＫｎに共通に、内部
行アドレス信号Ｘが与えられ、またメモリブロックＢＫ
１−ＢＫｎに共通に、内部列アドレス信号Ｙが与えら
れ、また置換列アドレスプログラム回路ＲＡＰ１および
ＲＡＰ２に対しても、内部列アドレス信号Ｙが与えられ
る。
内部アドレス信号を生成するアドレスバッファは示して
いない。メモリブロックＢＫ１−ＢＫｎに共通に、内部
行アドレス信号Ｘが与えられ、またメモリブロックＢＫ
１−ＢＫｎに共通に、内部列アドレス信号Ｙが与えら
れ、また置換列アドレスプログラム回路ＲＡＰ１および
ＲＡＰ２に対しても、内部列アドレス信号Ｙが与えられ
る。
【０１００】置換列アドレスプログラム回路ＲＡＰ１お
よびＲＡＰ２のそれぞれの内部構成は、図２から図４に
示す構成と同じであり、また置換ＩＯプログラム回路Ｒ
ＩＰ１−ＲＩＰｎも、その内部構成は、図３に示すプロ
グラム回路と同じである。置換ＩＯプログラム回路ＲＩ
Ｐ１−ＲＩＰｎ各々は、内部データバスＤＢＢのビット
幅に応じた数のＩＯプログラム回路を含む。メモリブロ
ックＢＫ１−ＢＫｎの内部構成も従来と同じであり、デ
ータバスＤＢＢのビット幅に応じた数のメモリサブブロ
ックを含み、またメモリサブブロックに共通の冗長カラ
ムを含む。
よびＲＡＰ２のそれぞれの内部構成は、図２から図４に
示す構成と同じであり、また置換ＩＯプログラム回路Ｒ
ＩＰ１−ＲＩＰｎも、その内部構成は、図３に示すプロ
グラム回路と同じである。置換ＩＯプログラム回路ＲＩ
Ｐ１−ＲＩＰｎ各々は、内部データバスＤＢＢのビット
幅に応じた数のＩＯプログラム回路を含む。メモリブロ
ックＢＫ１−ＢＫｎの内部構成も従来と同じであり、デ
ータバスＤＢＢのビット幅に応じた数のメモリサブブロ
ックを含み、またメモリサブブロックに共通の冗長カラ
ムを含む。
【０１０１】この図８に示す構成においては、不良列ア
ドレスは、メモリブロックＢＫ１−ＫＢｊのグループお
よびメモリブロックＢＫｋ−ＢＫｎのグループに対して
個々に、置換列アドレスプログラム回路ＲＡＰ１および
ＲＡＰ２によりプログラムすることができる。したがっ
て、不良列アドレスのプログラムの自由度がさらに向上
する。
ドレスは、メモリブロックＢＫ１−ＫＢｊのグループお
よびメモリブロックＢＫｋ−ＢＫｎのグループに対して
個々に、置換列アドレスプログラム回路ＲＡＰ１および
ＲＡＰ２によりプログラムすることができる。したがっ
て、不良列アドレスのプログラムの自由度がさらに向上
する。
【０１０２】メモリブロックＢＫ１−ＢＫｎにおいて
は、対応の置換ＩＯプログラム回路ＲＩＰ１−ＲＩＰｎ
により、冗長カラムの使用／不使用および使用冗長カラ
ムの接続する内部ＩＯ線対をプログラムすることができ
る。この置換列アドレスプログラム回路ＲＡＰ１および
ＲＡＰ２を、メモリブロックのグループそれぞれに対応
して設けることにより、メモリブロックのグループ単位
で不良列アドレスのプログラムを行なうことができ、不
良列アドレスのプログラムの自由度が向上し、不良列ア
ドレス救済効率が改善され、歩留りが向上する。また、
置換列アドレスプログラム回路は２つ設けられているだ
けであり、不良列アドレスプログラムのための溶断ヒュ
ーズの数も少なく、不良列アドレスプログラムに要する
時間を短縮することができ、生産性を向上することがで
きる。
は、対応の置換ＩＯプログラム回路ＲＩＰ１−ＲＩＰｎ
により、冗長カラムの使用／不使用および使用冗長カラ
ムの接続する内部ＩＯ線対をプログラムすることができ
る。この置換列アドレスプログラム回路ＲＡＰ１および
ＲＡＰ２を、メモリブロックのグループそれぞれに対応
して設けることにより、メモリブロックのグループ単位
で不良列アドレスのプログラムを行なうことができ、不
良列アドレスのプログラムの自由度が向上し、不良列ア
ドレス救済効率が改善され、歩留りが向上する。また、
置換列アドレスプログラム回路は２つ設けられているだ
けであり、不良列アドレスプログラムのための溶断ヒュ
ーズの数も少なく、不良列アドレスプログラムに要する
時間を短縮することができ、生産性を向上することがで
きる。
【０１０３】［実施の形態３］図９は、この発明の実施
の形態３に従う半導体記憶装置の要部の構成を概略的に
示す図である。図９においては、メモリブロックＢＫ１
−ＢＫｎが、複数のメモリブロックグループＢＧ１−Ｂ
Ｇｍに分割される。すなわち、メモリブロックＢＫ１−
ＢＫａがメモリブロックグループＢＧ１にグループ化さ
れ、メモリブロックＢＫｂ−ＢＫｃが、メモリブロック
グループＢＧ２にグループ化され、メモリブロックＢＫ
ｄ−ＢＫｎが、メモリブロックグループＢＧｍにグルー
プ化される。
の形態３に従う半導体記憶装置の要部の構成を概略的に
示す図である。図９においては、メモリブロックＢＫ１
−ＢＫｎが、複数のメモリブロックグループＢＧ１−Ｂ
Ｇｍに分割される。すなわち、メモリブロックＢＫ１−
ＢＫａがメモリブロックグループＢＧ１にグループ化さ
れ、メモリブロックＢＫｂ−ＢＫｃが、メモリブロック
グループＢＧ２にグループ化され、メモリブロックＢＫ
ｄ−ＢＫｎが、メモリブロックグループＢＧｍにグルー
プ化される。
【０１０４】メモリブロックＢＫ１−ＢＫｎそれぞれに
対応して、置換ＩＯプログラム回路ＲＩＰ１−ＲＩＰｎ
が設けられる。また、メモリブロックグループＢＧ１−
ＢＧｍそれぞれに対応して、置換列アドレスプログラム
回路ＲＡＰ１−ＲＡＰｍが設けられる。これらの置換列
アドレスプログラム回路ＲＡＰ１−ＲＡＰｍからの冗長
カラムアクセス指示信号ＲＹＡ１−ＲＹＡ２…ＲＹＡｍ
が、それぞれ対応のメモリブロックグループ内のメモリ
ブロックに与えられる。
対応して、置換ＩＯプログラム回路ＲＩＰ１−ＲＩＰｎ
が設けられる。また、メモリブロックグループＢＧ１−
ＢＧｍそれぞれに対応して、置換列アドレスプログラム
回路ＲＡＰ１−ＲＡＰｍが設けられる。これらの置換列
アドレスプログラム回路ＲＡＰ１−ＲＡＰｍからの冗長
カラムアクセス指示信号ＲＹＡ１−ＲＹＡ２…ＲＹＡｍ
が、それぞれ対応のメモリブロックグループ内のメモリ
ブロックに与えられる。
【０１０５】この発明の実施の形態３における半導体記
憶装置において、他の構成は、先の実施の形態１と同様
である。
憶装置において、他の構成は、先の実施の形態１と同様
である。
【０１０６】図９に示すように、メモリブロックグルー
プそれぞれに対応して置換列アドレスプログラム回路Ｒ
ＡＰ１−ＲＡＰｍを配置することにより、不良列アドレ
スのプログラムの自由度がさらに向上する。
プそれぞれに対応して置換列アドレスプログラム回路Ｒ
ＡＰ１−ＲＡＰｍを配置することにより、不良列アドレ
スのプログラムの自由度がさらに向上する。
【０１０７】メモリブロックＢＫ１−ＢＫｎそれぞれに
おいては、対応の置換ＩＯプログラム回路ＲＩＰ１−Ｒ
ＩＰｎにより、冗長カラムの使用／不使用および接続す
べき内部ＩＯ線対をプログラムする。また、メモリブロ
ックグループＢＧ１−ＢＧｍが、それぞれ、複数のメモ
リブロックを含んでおり、置換列アドレスプログラム回
路ＲＡＰの数を低減することができ、プログラム回路の
占有面積を低減することができる。
おいては、対応の置換ＩＯプログラム回路ＲＩＰ１−Ｒ
ＩＰｎにより、冗長カラムの使用／不使用および接続す
べき内部ＩＯ線対をプログラムする。また、メモリブロ
ックグループＢＧ１−ＢＧｍが、それぞれ、複数のメモ
リブロックを含んでおり、置換列アドレスプログラム回
路ＲＡＰの数を低減することができ、プログラム回路の
占有面積を低減することができる。
【０１０８】なお、このメモリブロックグループの数ｍ
は、メモリブロックの数ｎよりも小さい。メモリブロッ
クグループＢＧ１−ＢＧｍ各々に含まれるメモリブロッ
クの数は任意である。しかしながら、メモリブロックグ
ループの数を増大させた場合、置換列アドレスプログラ
ム回路の占有面積も増大する。したがって、不良列アド
レスのプログラムの自由度と置換列アドレスプログラム
回路の占有面積とに応じて、このメモリブロックグルー
プの数が適当に定められる。したがって、チップ面積増
大を抑制するため、置換列アドレスプログラム回路の数
に上限が存在する。
は、メモリブロックの数ｎよりも小さい。メモリブロッ
クグループＢＧ１−ＢＧｍ各々に含まれるメモリブロッ
クの数は任意である。しかしながら、メモリブロックグ
ループの数を増大させた場合、置換列アドレスプログラ
ム回路の占有面積も増大する。したがって、不良列アド
レスのプログラムの自由度と置換列アドレスプログラム
回路の占有面積とに応じて、このメモリブロックグルー
プの数が適当に定められる。したがって、チップ面積増
大を抑制するため、置換列アドレスプログラム回路の数
に上限が存在する。
【０１０９】以上のように、この発明の実施の形態３に
従えば、メモリブロックを複数のメモリブロックグルー
プに分割し、各メモリブロックグループごとに、置換列
アドレスプログラム回路を設けているため、不良列アド
レスプログラムの自由度をより向上させることができ、
不良列救済効率を改善することができる。また、実施の
形態１および２と同様の効果をも得ることができる。
従えば、メモリブロックを複数のメモリブロックグルー
プに分割し、各メモリブロックグループごとに、置換列
アドレスプログラム回路を設けているため、不良列アド
レスプログラムの自由度をより向上させることができ、
不良列救済効率を改善することができる。また、実施の
形態１および２と同様の効果をも得ることができる。
【０１１０】［実施の形態４］図１０は、この発明の実
施の形態４に従う半導体記憶装置の１つのメモリブロッ
クの構成を概略的に示す図である。図１０において、メ
モリブロックＭＫｉは、２つのメモリサブブロック９１
０ａおよび９１０ｂと、２つの冗長カラムブロック９３
０ａおよび９３０ｂを含む。メモリサブブロック９１０
ａおよび９１０ｂは、内部データ線対ＤＢ１およびＤＢ
２にそれぞれ対応して設けられる。冗長カラムブロック
９３０ａおよび９３０ｂは、それぞれ１つの冗長カラム
を含み、メモリサブブロック９１０ａおよび９１０ｂの
不良メモリセル列の救済のために利用される。したがっ
て、１つのメモリサブブロックにおいて最大２つの不良
メモリセル列を置換により救済することができる。
施の形態４に従う半導体記憶装置の１つのメモリブロッ
クの構成を概略的に示す図である。図１０において、メ
モリブロックＭＫｉは、２つのメモリサブブロック９１
０ａおよび９１０ｂと、２つの冗長カラムブロック９３
０ａおよび９３０ｂを含む。メモリサブブロック９１０
ａおよび９１０ｂは、内部データ線対ＤＢ１およびＤＢ
２にそれぞれ対応して設けられる。冗長カラムブロック
９３０ａおよび９３０ｂは、それぞれ１つの冗長カラム
を含み、メモリサブブロック９１０ａおよび９１０ｂの
不良メモリセル列の救済のために利用される。したがっ
て、１つのメモリサブブロックにおいて最大２つの不良
メモリセル列を置換により救済することができる。
【０１１１】メモリサブブロック９１０ａおよび９１０
ｂは、それぞれ、図１９および図２０に示す構成と同様
の構成を備え、従来の装置と対応する部分には、同一の
参照番号を付し、その詳細説明は省略する。
ｂは、それぞれ、図１９および図２０に示す構成と同様
の構成を備え、従来の装置と対応する部分には、同一の
参照番号を付し、その詳細説明は省略する。
【０１１２】冗長カラムブロック９３０ａは、１列の冗
長セルを含む冗長カラム９３１ａと、冗長カラム９３１
ａに対しカラム電流を供給するためのビット線負荷回路
９３２ａと、冗長カラム９３１ａの使用時、冗長カラム
選択信号を生成する冗長カラムデコーダ９３３ａと、冗
長カラムデコーダ９３３ａの出力信号に従って、冗長カ
ラム９３１ａを内部ＩＯ線対Ｉ／ＯａおよびＩ／Ｏｂの
一方へ結合するマルチプレクサ９３４ａを含む。
長セルを含む冗長カラム９３１ａと、冗長カラム９３１
ａに対しカラム電流を供給するためのビット線負荷回路
９３２ａと、冗長カラム９３１ａの使用時、冗長カラム
選択信号を生成する冗長カラムデコーダ９３３ａと、冗
長カラムデコーダ９３３ａの出力信号に従って、冗長カ
ラム９３１ａを内部ＩＯ線対Ｉ／ＯａおよびＩ／Ｏｂの
一方へ結合するマルチプレクサ９３４ａを含む。
【０１１３】冗長カラムブロック９３０ｂも、同様、冗
長カラム９３１ｂ、ビット線負荷回路９３２ｂ、冗長カ
ラムデコーダ９３３ｂ、およびマルチプレクサ９３４ｂ
を含む。
長カラム９３１ｂ、ビット線負荷回路９３２ｂ、冗長カ
ラムデコーダ９３３ｂ、およびマルチプレクサ９３４ｂ
を含む。
【０１１４】冗長カラムブロック９３０ａに対して、置
換ＩＯプログラム回路ＲＩＰＡと置換列アドレスプログ
ラム回路ＲＡＰＡが設けられ、冗長カラムブロック９３
０ｂに対し、置換ＩＯプログラム回路ＲＩＰＢと置換列
アドレスプログラム回路ＲＡＰＢが設けられる。
換ＩＯプログラム回路ＲＩＰＡと置換列アドレスプログ
ラム回路ＲＡＰＡが設けられ、冗長カラムブロック９３
０ｂに対し、置換ＩＯプログラム回路ＲＩＰＢと置換列
アドレスプログラム回路ＲＡＰＢが設けられる。
【０１１５】メモリブロックＭＫｉ内においては２つの
冗長カラム９３１ａおよび９３１ｂが設けられる。これ
らの冗長カラム９３１ａおよび９３１ｂには、共通に行
デコーダ９２０からの行選択信号が与えられる。メモリ
セルアレイ９１１ａ内においてある１つのメモリセル列
に欠陥が存在することがテスト結果により発見された場
合には、その欠陥メモリセル列は、冗長カラム９３１ａ
および９３１ｂのいずれかにより機能的に置換される。
この欠陥メモリセル列を冗長カラム９３１ａと置換する
場合には、欠陥メモリセル列の位置を示す欠陥列アドレ
スは、置換列アドレスプログラム回路ＲＡＰＡ内に設け
られたヒューズを選択的に切断することによりプログラ
ムされる。ここで、置換列アドレスプログラム回路ＲＡ
ＰＡおよびＲＡＰＢならびに置換ＩＯプログラム回路Ｒ
ＩＰＡおよびＲＩＰＢの構成は、先の図２から図４にお
いて示した構成と同じである。また、欠陥メモリセル列
が接続する内部ＩＯ線対は、置換ＩＯプログラム回路Ｒ
ＩＰＡ内に設けられたヒューズを選択的に切断すること
によりプログラムされる。このメモリセルアレイ９１１
ａ内の欠陥メモリセル列へのアクセスが要求されたと
き、マルチプレクサ９１４ａに代えて、マルチプレクサ
９３４ａにより、冗長カラム９３１ａが対応のＩＯ線対
Ｉ／Ｏａに接続される。
冗長カラム９３１ａおよび９３１ｂが設けられる。これ
らの冗長カラム９３１ａおよび９３１ｂには、共通に行
デコーダ９２０からの行選択信号が与えられる。メモリ
セルアレイ９１１ａ内においてある１つのメモリセル列
に欠陥が存在することがテスト結果により発見された場
合には、その欠陥メモリセル列は、冗長カラム９３１ａ
および９３１ｂのいずれかにより機能的に置換される。
この欠陥メモリセル列を冗長カラム９３１ａと置換する
場合には、欠陥メモリセル列の位置を示す欠陥列アドレ
スは、置換列アドレスプログラム回路ＲＡＰＡ内に設け
られたヒューズを選択的に切断することによりプログラ
ムされる。ここで、置換列アドレスプログラム回路ＲＡ
ＰＡおよびＲＡＰＢならびに置換ＩＯプログラム回路Ｒ
ＩＰＡおよびＲＩＰＢの構成は、先の図２から図４にお
いて示した構成と同じである。また、欠陥メモリセル列
が接続する内部ＩＯ線対は、置換ＩＯプログラム回路Ｒ
ＩＰＡ内に設けられたヒューズを選択的に切断すること
によりプログラムされる。このメモリセルアレイ９１１
ａ内の欠陥メモリセル列へのアクセスが要求されたと
き、マルチプレクサ９１４ａに代えて、マルチプレクサ
９３４ａにより、冗長カラム９３１ａが対応のＩＯ線対
Ｉ／Ｏａに接続される。
【０１１６】冗長カラム９３１ｂを使用する場合には、
欠陥メモリセル列の位置を示す不良メモリセル列アドレ
スは、置換列アドレスプログラム回路ＲＡＰＢ内に設け
られたヒューズを選択的に切断することによりプログラ
ムされる。また、この欠陥メモリセル列が接続する内部
ＩＯ線対は、置換ＩＯプログラム回路ＲＩＰＢにおいて
ヒューズの選択的な溶断によりプログラムされる。した
がって、この場合においても、不良メモリセル列がアド
レス指定された場合には、冗長カラム９３１ｂが、冗長
カラムデコーダ９３３ｂおよびマルチプレクサ９３４ｂ
により、内部ＩＯ線対Ｉ／Ｏａに接続される。
欠陥メモリセル列の位置を示す不良メモリセル列アドレ
スは、置換列アドレスプログラム回路ＲＡＰＢ内に設け
られたヒューズを選択的に切断することによりプログラ
ムされる。また、この欠陥メモリセル列が接続する内部
ＩＯ線対は、置換ＩＯプログラム回路ＲＩＰＢにおいて
ヒューズの選択的な溶断によりプログラムされる。した
がって、この場合においても、不良メモリセル列がアド
レス指定された場合には、冗長カラム９３１ｂが、冗長
カラムデコーダ９３３ｂおよびマルチプレクサ９３４ｂ
により、内部ＩＯ線対Ｉ／Ｏａに接続される。
【０１１７】メモリセルアレイ９１１ｂ内において不良
メモリセル列が存在する場合にも、冗長カラムブロック
９３０ａおよび／または９３０ｂを用いて置換による救
済が行なわれる。
メモリセル列が存在する場合にも、冗長カラムブロック
９３０ａおよび／または９３０ｂを用いて置換による救
済が行なわれる。
【０１１８】メモリブロックＭＫｉ内において２つの冗
長カラム９３１ａおよび９３１ｂを設けることにより、
不良メモリセル列の救済効率の改善および不良列アドレ
スのプログラムの自由度を改善する。
長カラム９３１ａおよび９３１ｂを設けることにより、
不良メモリセル列の救済効率の改善および不良列アドレ
スのプログラムの自由度を改善する。
【０１１９】図１０に示すメモリブロックＭＫｉの構成
は、内部データバスが２ビットのデータを転送する場合
の構成であり、メモリサブブロックの数は、この内部デ
ータバスのビット幅に応じてメモリサブブロックの数が
増加し、また冗長カラム用のマルチプレクサ９３４ａお
よび９３４ｂの選択経路も内部ＩＯ線対の数に応じてそ
の構成が拡張される。これは、置換ＩＯプログラム回路
ＲＩＰＡおよびＲＩＰＢにおいても同様である。
は、内部データバスが２ビットのデータを転送する場合
の構成であり、メモリサブブロックの数は、この内部デ
ータバスのビット幅に応じてメモリサブブロックの数が
増加し、また冗長カラム用のマルチプレクサ９３４ａお
よび９３４ｂの選択経路も内部ＩＯ線対の数に応じてそ
の構成が拡張される。これは、置換ＩＯプログラム回路
ＲＩＰＡおよびＲＩＰＢにおいても同様である。
【０１２０】図１１は、この発明の実施の形態４に従う
半導体記憶装置の要部の構成を概略的に示す図である。
図１１において、この半導体記憶装置は、メモリブロッ
クＭＫ１−ＭＫｎを含む。これらのメモリブロックＭＫ
１−ＭＫｎの各々は、図１０に示すメモリブロックＭＫ
ｉと同様の構成を備える。
半導体記憶装置の要部の構成を概略的に示す図である。
図１１において、この半導体記憶装置は、メモリブロッ
クＭＫ１−ＭＫｎを含む。これらのメモリブロックＭＫ
１−ＭＫｎの各々は、図１０に示すメモリブロックＭＫ
ｉと同様の構成を備える。
【０１２１】メモリブロックＭＫ１−ＭＫｎに対応し
て、置換ＩＯプログラム回路ＲＩＰＡ１−ＲＩＰＡｎお
よびＲＩＰＢ１−ＲＩＰＢｎが設けられる。これらの置
換ＩＯプログラム回路ＲＩＰＡ１−ＲＩＰＡｎおよびＲ
ＩＰＢ１−ＲＩＰＢｎの構成は、先の図２から図４に示
す構成と同じである。メモリブロックＭＫ１−ＭＫｎ各
々において設けられる２本の冗長カラムに対応して２つ
の置換ＩＯプログラム回路ＲＩＰＡおよびＲＩＰＢが設
けられ、メモリブロック単位で、置換ＩＯのプログラム
を行なうことができる。
て、置換ＩＯプログラム回路ＲＩＰＡ１−ＲＩＰＡｎお
よびＲＩＰＢ１−ＲＩＰＢｎが設けられる。これらの置
換ＩＯプログラム回路ＲＩＰＡ１−ＲＩＰＡｎおよびＲ
ＩＰＢ１−ＲＩＰＢｎの構成は、先の図２から図４に示
す構成と同じである。メモリブロックＭＫ１−ＭＫｎ各
々において設けられる２本の冗長カラムに対応して２つ
の置換ＩＯプログラム回路ＲＩＰＡおよびＲＩＰＢが設
けられ、メモリブロック単位で、置換ＩＯのプログラム
を行なうことができる。
【０１２２】メモリブロックＭＫ１−ＭＫｎに共通に、
置換列アドレスプログラム回路ＲＡＰＡおよびＲＡＰＢ
が設けられる。置換列アドレスプログラム回路ＲＡＰＡ
と置換ＩＯプログラム回路ＲＩＰＡ１−ＲＩＰＡｎが組
をなしてメモリブロックＭＫ１−ＭＫｎにおいて冗長カ
ラムの使用／不使用および接続ＩＯの指定が行なわれ
る。また、置換列アドレスプログラム回路ＲＡＰＢおよ
び置換ＩＯプログラム回路ＲＩＰＢ１−ＲＩＰＢｎの組
により、メモリブロックＭＫ１−ＭＫｎそれぞれにおい
て、冗長カラムの使用／不使用および接続ＩＯのプログ
ラムが行なわれる。
置換列アドレスプログラム回路ＲＡＰＡおよびＲＡＰＢ
が設けられる。置換列アドレスプログラム回路ＲＡＰＡ
と置換ＩＯプログラム回路ＲＩＰＡ１−ＲＩＰＡｎが組
をなしてメモリブロックＭＫ１−ＭＫｎにおいて冗長カ
ラムの使用／不使用および接続ＩＯの指定が行なわれ
る。また、置換列アドレスプログラム回路ＲＡＰＢおよ
び置換ＩＯプログラム回路ＲＩＰＢ１−ＲＩＰＢｎの組
により、メモリブロックＭＫ１−ＭＫｎそれぞれにおい
て、冗長カラムの使用／不使用および接続ＩＯのプログ
ラムが行なわれる。
【０１２３】メモリブロックＭＫ１−ＭＫｎにおいて不
良メモリセル列が存在しない場合には、対応の置換ＩＯ
プログラム回路ＲＩＰＡおよびＲＩＰＢそれぞれの内部
に含まれるＩＯプログラム回路が、冗長カラム不使用状
態にプログラムされる（図３に示す構成において、ヒュ
ーズ素子を導通状態に維持する）。
良メモリセル列が存在しない場合には、対応の置換ＩＯ
プログラム回路ＲＩＰＡおよびＲＩＰＢそれぞれの内部
に含まれるＩＯプログラム回路が、冗長カラム不使用状
態にプログラムされる（図３に示す構成において、ヒュ
ーズ素子を導通状態に維持する）。
【０１２４】メモリブロックＭＫ１−ＭＫｎにおいて２
つの冗長カラムを設けることにより、不良メモリセル列
の救済効率が改善され、また不良列アドレスのプログラ
ムの自由度が改善される。また、メモリブロックＭＫ１
−ＭＫｎそれぞれに対応して、置換ＩＯプログラム回路
を設けることにより、メモリブロック単位で、置換ＩＯ
をプログラムすることができ、冗長カラムの使用／不使
用および冗長カラムの接続ＩＯをプログラムすることが
でき、不良列アドレスプログラムの自由度が改善され
る。
つの冗長カラムを設けることにより、不良メモリセル列
の救済効率が改善され、また不良列アドレスのプログラ
ムの自由度が改善される。また、メモリブロックＭＫ１
−ＭＫｎそれぞれに対応して、置換ＩＯプログラム回路
を設けることにより、メモリブロック単位で、置換ＩＯ
をプログラムすることができ、冗長カラムの使用／不使
用および冗長カラムの接続ＩＯをプログラムすることが
でき、不良列アドレスプログラムの自由度が改善され
る。
【０１２５】また、メモリブロックＭＫ１−ＭＫｎに共
通に、置換列アドレスプログラム回路ＲＡＰＡおよびＲ
ＡＰＢを設けることにより、このプログラム回路の占有
面積を低減することができる。図１１に示す構成におい
ても、実施の形態１および２の構成と同様の効果も併せ
て実現することができ、歩留りおよび生産性向上を実現
することができる。
通に、置換列アドレスプログラム回路ＲＡＰＡおよびＲ
ＡＰＢを設けることにより、このプログラム回路の占有
面積を低減することができる。図１１に示す構成におい
ても、実施の形態１および２の構成と同様の効果も併せ
て実現することができ、歩留りおよび生産性向上を実現
することができる。
【０１２６】なお、図１１において、内部データバスは
示していないが、当然、メモリブロックＭＫ１−ＭＫｎ
に共通に内部データバスが配設されており、図示しない
ブロック選択信号により指定されたメモリブロックと内
部データバスとの間でデータの転送が行なわれる。
示していないが、当然、メモリブロックＭＫ１−ＭＫｎ
に共通に内部データバスが配設されており、図示しない
ブロック選択信号により指定されたメモリブロックと内
部データバスとの間でデータの転送が行なわれる。
【０１２７】［実施の形態５］図１２は、この発明の実
施の形態５に従う半導体記憶装置の要部の構成を概略的
に示す図である。図１２において、メモリブロックＭＫ
１−ＭＫｎは、先の実施の形態４と同様、各々が２つの
冗長カラムを含む。メモリブロックＭＫ１−ＭＫｎそれ
ぞれに対応して、置換ＩＯプログラム回路ＲＩＰＡ１−
ＲＩＰＡｎおよびＲＩＰＢ１−ＲＩＰＢｎが設けられ
る。１つのメモリブロックＭＫｉに対し２つの置換ＩＯ
プログラム回路ＲＩＰＡｉおよびＲＩＰＢｉを設けるこ
とにより、２つの冗長カラムの使用／不使用および接続
ＩＯを、各メモリブロック単位で互いに独立にプログラ
ムする。
施の形態５に従う半導体記憶装置の要部の構成を概略的
に示す図である。図１２において、メモリブロックＭＫ
１−ＭＫｎは、先の実施の形態４と同様、各々が２つの
冗長カラムを含む。メモリブロックＭＫ１−ＭＫｎそれ
ぞれに対応して、置換ＩＯプログラム回路ＲＩＰＡ１−
ＲＩＰＡｎおよびＲＩＰＢ１−ＲＩＰＢｎが設けられ
る。１つのメモリブロックＭＫｉに対し２つの置換ＩＯ
プログラム回路ＲＩＰＡｉおよびＲＩＰＢｉを設けるこ
とにより、２つの冗長カラムの使用／不使用および接続
ＩＯを、各メモリブロック単位で互いに独立にプログラ
ムする。
【０１２８】メモリブロックＭＫ１−ＭＫｎが、複数の
メモリブロックグループＭＧ１−ＭＧｍにグループ化さ
れる。すなわち、メモリブロックＭＫ１−ＭＫａがメモ
リブロックグループＭＧ１にグループ化され、メモリブ
ロックＭＫｂ−ＭＫｃが、メモリブロックグループＭＧ
２にグループ化され、メモリブロックＭＫｄ−ＭＫｎ
が、メモリブロックグループＭＧｍにグループ化され
る。メモリブロックグループＭＧ１−ＭＧｍそれぞれに
対応して、２つの置換列アドレスプログラム回路ＲＡＰ
Ａ１−ＲＡＰＡｍおよびＲＡＰＢ１−ＲＡＰＢｍが設け
られる。ここで、ｍは、２≦ｍ＜ｎの関係を満たす。
メモリブロックグループＭＧ１−ＭＧｍにグループ化さ
れる。すなわち、メモリブロックＭＫ１−ＭＫａがメモ
リブロックグループＭＧ１にグループ化され、メモリブ
ロックＭＫｂ−ＭＫｃが、メモリブロックグループＭＧ
２にグループ化され、メモリブロックＭＫｄ−ＭＫｎ
が、メモリブロックグループＭＧｍにグループ化され
る。メモリブロックグループＭＧ１−ＭＧｍそれぞれに
対応して、２つの置換列アドレスプログラム回路ＲＡＰ
Ａ１−ＲＡＰＡｍおよびＲＡＰＢ１−ＲＡＰＢｍが設け
られる。ここで、ｍは、２≦ｍ＜ｎの関係を満たす。
【０１２９】メモリブロックグループごとに、２つの置
換列アドレスプログラム回路ＲＡＰＡおよびＲＡＰＢを
設けることにより、メモリブロックグループ内で、不良
列アドレスのプログラムを行なうことができる。各メモ
リブロックＭＧｉにおいて２つの不良列アドレスをプロ
グラムすることができ、不良列アドレスのプログラムの
自由度が大幅に向上する。また、メモリブロックＭＫ１
−ＭＫｎそれぞれに対応して設けられる置換ＩＯプログ
ラム回路ＲＩＰＡ１−ＲＡＰＡｎおよびＲＡＰＢ１−Ｒ
ＡＰＢｎより、正常メモリブロックにおいては、冗長カ
ラムは使用されない。したがって、メモリブロックＭＫ
１−ＭＫｎ共通に、置換ＩＯをプログラムする構成に比
べて、置換ＩＯのプログラムの自由度が大幅に改善され
る。
換列アドレスプログラム回路ＲＡＰＡおよびＲＡＰＢを
設けることにより、メモリブロックグループ内で、不良
列アドレスのプログラムを行なうことができる。各メモ
リブロックＭＧｉにおいて２つの不良列アドレスをプロ
グラムすることができ、不良列アドレスのプログラムの
自由度が大幅に向上する。また、メモリブロックＭＫ１
−ＭＫｎそれぞれに対応して設けられる置換ＩＯプログ
ラム回路ＲＩＰＡ１−ＲＡＰＡｎおよびＲＡＰＢ１−Ｒ
ＡＰＢｎより、正常メモリブロックにおいては、冗長カ
ラムは使用されない。したがって、メモリブロックＭＫ
１−ＭＫｎ共通に、置換ＩＯをプログラムする構成に比
べて、置換ＩＯのプログラムの自由度が大幅に改善され
る。
【０１３０】また、置換列アドレスプログラム回路ＲＡ
ＰＡ１−ＲＡＰＡｍおよびＲＡＰＢ１−ＲＡＰＢｍは、
メモリブロックグループＭＧ１−ＭＧｍに対応して設け
られているだけであり、プログラム回路の数を低減する
ことができ、プログラム回路の占有面積を低減すること
ができる。これにより、実施の形態４の実現する効果に
加えて、さらに、不良列アドレスプログラムの自由度を
改善することができる効果が得られる。
ＰＡ１−ＲＡＰＡｍおよびＲＡＰＢ１−ＲＡＰＢｍは、
メモリブロックグループＭＧ１−ＭＧｍに対応して設け
られているだけであり、プログラム回路の数を低減する
ことができ、プログラム回路の占有面積を低減すること
ができる。これにより、実施の形態４の実現する効果に
加えて、さらに、不良列アドレスプログラムの自由度を
改善することができる効果が得られる。
【０１３１】なお、この発明の実施の形態５において
も、メモリブロックグループＭＧ１−ＭＧｍの数が増加
すれば、応じて置換列アドレスプログラム回路ＲＡＰＡ
１−ＲＡＰＡｍおよびＲＡＰＢ１−ＲＡＰＢｍの数も増
加し、応じてプログラム回路の占有面積が増加する。し
たがって、このメモリブロックグループＭＧ１−ＭＧｍ
の数にも、不良列アドレスプログラムの自由度およびチ
ップ内占有面積を考慮したある上限値が存在する。な
お、メモリブロックグループＭＧ１−ＭＧｍのグループ
数の最小値は２であり、メモリブロックＭＫ１−ＭＫｎ
を２つのグループに分割した場合がメモリブロックグル
ープ数の最小値となる。
も、メモリブロックグループＭＧ１−ＭＧｍの数が増加
すれば、応じて置換列アドレスプログラム回路ＲＡＰＡ
１−ＲＡＰＡｍおよびＲＡＰＢ１−ＲＡＰＢｍの数も増
加し、応じてプログラム回路の占有面積が増加する。し
たがって、このメモリブロックグループＭＧ１−ＭＧｍ
の数にも、不良列アドレスプログラムの自由度およびチ
ップ内占有面積を考慮したある上限値が存在する。な
お、メモリブロックグループＭＧ１−ＭＧｍのグループ
数の最小値は２であり、メモリブロックＭＫ１−ＭＫｎ
を２つのグループに分割した場合がメモリブロックグル
ープ数の最小値となる。
【０１３２】［実施の形態６］図１３は、この発明の実
施の形態６に従う半導体記憶装置の要部の構成を概略的
に示す図である。図１３において、メモリブロックＭＫ
１−ＭＫｎに対応して、置換ＩＯプログラム回路ＲＩＰ
Ａ１−ＲＩＰＡｎおよびＲＩＰＢ１−ＲＩＰＢｎが設け
られる。メモリブロックＭＫ１−ＭＫｎは、先の実施の
形態４と同様、２つの冗長カラムを含み、メモリブロッ
ク単位で、置換ＩＯのプログラムを行なうことができ
る。
施の形態６に従う半導体記憶装置の要部の構成を概略的
に示す図である。図１３において、メモリブロックＭＫ
１−ＭＫｎに対応して、置換ＩＯプログラム回路ＲＩＰ
Ａ１−ＲＩＰＡｎおよびＲＩＰＢ１−ＲＩＰＢｎが設け
られる。メモリブロックＭＫ１−ＭＫｎは、先の実施の
形態４と同様、２つの冗長カラムを含み、メモリブロッ
ク単位で、置換ＩＯのプログラムを行なうことができ
る。
【０１３３】メモリブロックＭＫ１−ＭＫｎに共通に、
置換列アドレスプログラム回路ＲＡＰが設けられ、この
置換列アドレスプログラム回路ＲＡＰからの冗長カラム
アクセス指示信号ＲＹＡが、メモリブロックＭＫ１−Ｍ
Ｋｎに与えられる。メモリブロックＭＫｉにおいては、
対応の置換ＩＯプログラム回路ＲＩＰＡｉおよびＲＩＰ
Ｂｉとこの冗長カラムアクセス指示信号ＲＹＡとに従っ
て冗長カラムの使用／不使用、および置換ＩＯの選択が
実行される。メモリブロック単位で、冗長カラムの使用
態様をプログラムすることができ、メモリブロックＭＫ
１−ＭＫｎに共通に、不良列アドレスがプログラムされ
る場合においても、冗長カラムの選択の自由度を向上さ
せることができる。
置換列アドレスプログラム回路ＲＡＰが設けられ、この
置換列アドレスプログラム回路ＲＡＰからの冗長カラム
アクセス指示信号ＲＹＡが、メモリブロックＭＫ１−Ｍ
Ｋｎに与えられる。メモリブロックＭＫｉにおいては、
対応の置換ＩＯプログラム回路ＲＩＰＡｉおよびＲＩＰ
Ｂｉとこの冗長カラムアクセス指示信号ＲＹＡとに従っ
て冗長カラムの使用／不使用、および置換ＩＯの選択が
実行される。メモリブロック単位で、冗長カラムの使用
態様をプログラムすることができ、メモリブロックＭＫ
１−ＭＫｎに共通に、不良列アドレスがプログラムされ
る場合においても、冗長カラムの選択の自由度を向上さ
せることができる。
【０１３４】図１４は、この発明の実施の形態６におけ
るメモリブロックのプログラム状態を概略的に示す図で
ある。メモリブロックＭＫ１−ＭＫｎは、２つの冗長カ
ラムを有し、これらの２つの冗長カラムに対応して、置
換ＩＯプログラム回路ＲＩＰＡ１−ＲＩＰＡｎおよびＲ
ＩＰＢ１−ＲＩＰＢｎが設けられる。これらのメモリブ
ロックＭＫ１−ＭＫｎに共通に、図１３に示す置換列ア
ドレスプログラム回路ＲＡＰからの冗長カラムアクセス
指示信号ＲＹＡが与えられる。したがって、メモリブロ
ックＭＫ１−ＭＫｎに対して、プログラムされた不良列
アドレスは共通である。メモリブロックＭＫ１に対して
は、置換ＩＯプログラム回路ＲＩＰＡ１およびＲＩＰＢ
１により、２つの冗長カラムを使用し、これらの冗長カ
ラムを、それぞれ互いに異なる内部ＩＯ線対に結合す
る。
るメモリブロックのプログラム状態を概略的に示す図で
ある。メモリブロックＭＫ１−ＭＫｎは、２つの冗長カ
ラムを有し、これらの２つの冗長カラムに対応して、置
換ＩＯプログラム回路ＲＩＰＡ１−ＲＩＰＡｎおよびＲ
ＩＰＢ１−ＲＩＰＢｎが設けられる。これらのメモリブ
ロックＭＫ１−ＭＫｎに共通に、図１３に示す置換列ア
ドレスプログラム回路ＲＡＰからの冗長カラムアクセス
指示信号ＲＹＡが与えられる。したがって、メモリブロ
ックＭＫ１−ＭＫｎに対して、プログラムされた不良列
アドレスは共通である。メモリブロックＭＫ１に対して
は、置換ＩＯプログラム回路ＲＩＰＡ１およびＲＩＰＢ
１により、２つの冗長カラムを使用し、これらの冗長カ
ラムを、それぞれ互いに異なる内部ＩＯ線対に結合す
る。
【０１３５】メモリブロックＭＫ２においては、置換Ｉ
Ｏプログラム回路ＲＩＰＡ２およびＲＩＰＢ２により、
１つの冗長カラムを使用し、残りの冗長カラムは使用し
ない。使用される冗長カラムを、内部ＩＯ線対Ｉ／Ｏａ
に接続する（内部データバスが２ビット幅の場合）。メ
モリブロックＭＫ３に対しては、置換ＩＯプログラム回
路ＲＩＰＡ３およびＲＩＰＢ３により、１つの冗長カラ
ムを使用し、この使用される冗長カラムを、内部ＩＯ線
対Ｉ／Ｏｂに接続する（内部データバスが２ビット幅の
場合）。
Ｏプログラム回路ＲＩＰＡ２およびＲＩＰＢ２により、
１つの冗長カラムを使用し、残りの冗長カラムは使用し
ない。使用される冗長カラムを、内部ＩＯ線対Ｉ／Ｏａ
に接続する（内部データバスが２ビット幅の場合）。メ
モリブロックＭＫ３に対しては、置換ＩＯプログラム回
路ＲＩＰＡ３およびＲＩＰＢ３により、１つの冗長カラ
ムを使用し、この使用される冗長カラムを、内部ＩＯ線
対Ｉ／Ｏｂに接続する（内部データバスが２ビット幅の
場合）。
【０１３６】メモリブロックＭＫｎにおいて、置換ＩＯ
プログラム回路ＲＩＰＡｎおよびＲＩＰＢｎにより、冗
長カラムを不使用状態に設定する。したがって、このメ
モリブロックＭＫｎにおいて、冗長カラムの置換は実行
されない。
プログラム回路ＲＩＰＡｎおよびＲＩＰＢｎにより、冗
長カラムを不使用状態に設定する。したがって、このメ
モリブロックＭＫｎにおいて、冗長カラムの置換は実行
されない。
【０１３７】したがって、メモリブロックＭＫ１−ＭＫ
ｎに対して、プログラムされる不良列アドレスが共通で
あっても、メモリブロックＭＫ１−ＭＫｎそれぞれに対
応して、置換ＩＯプログラム回路ＲＩＰＡ１−ＲＩＰＡ
ｎおよびＲＩＰＢ１−ＲＩＰＢｎを設けることにより、
各メモリブロックにおける冗長カラムの選択状態を互い
に独立にプログラムすることができ、冗長カラムの使用
態様の自由度が向上する。
ｎに対して、プログラムされる不良列アドレスが共通で
あっても、メモリブロックＭＫ１−ＭＫｎそれぞれに対
応して、置換ＩＯプログラム回路ＲＩＰＡ１−ＲＩＰＡ
ｎおよびＲＩＰＢ１−ＲＩＰＢｎを設けることにより、
各メモリブロックにおける冗長カラムの選択状態を互い
に独立にプログラムすることができ、冗長カラムの使用
態様の自由度が向上する。
【０１３８】またこの実施の形態６においては、メモリ
ブロックそれぞれにおいて冗長カラムが２本設けられて
いる場合においても、１つの置換列アドレスプログラム
回路ＲＡＰを設けているだけであり、この不良列アドレ
スのプログラムを行なう回路の占有面積を低減すること
ができる。
ブロックそれぞれにおいて冗長カラムが２本設けられて
いる場合においても、１つの置換列アドレスプログラム
回路ＲＡＰを設けているだけであり、この不良列アドレ
スのプログラムを行なう回路の占有面積を低減すること
ができる。
【０１３９】［実施の形態７］図１５は、この発明の実
施の形態７に従う半導体記憶装置の要部の構成を概略的
に示す図である。図１５において、メモリブロックＭＫ
１−ＭＫｎが、複数のメモリブロックグループＭＧ１−
ＭＧｍに分割される。メモリブロックＭＫ１−ＭＫｎの
各々は、図１０に示す構成と同じ構成を備える。メモリ
ブロックＭＫ１−ＭＫｎに対応して、置換ＩＯプログラ
ム回路ＲＩＰＡ１およびＲＩＰＡｎが設けられ、また置
換ＩＯプログラム回路ＲＩＰＢ１−ＲＩＰＢｎが設けら
れる。１つのメモリブロックＭＫｉに対して２つの置換
ＩＯプログラム回路ＲＩＰＡｉおよびＲＩＰＢｉが設け
られる。
施の形態７に従う半導体記憶装置の要部の構成を概略的
に示す図である。図１５において、メモリブロックＭＫ
１−ＭＫｎが、複数のメモリブロックグループＭＧ１−
ＭＧｍに分割される。メモリブロックＭＫ１−ＭＫｎの
各々は、図１０に示す構成と同じ構成を備える。メモリ
ブロックＭＫ１−ＭＫｎに対応して、置換ＩＯプログラ
ム回路ＲＩＰＡ１およびＲＩＰＡｎが設けられ、また置
換ＩＯプログラム回路ＲＩＰＢ１−ＲＩＰＢｎが設けら
れる。１つのメモリブロックＭＫｉに対して２つの置換
ＩＯプログラム回路ＲＩＰＡｉおよびＲＩＰＢｉが設け
られる。
【０１４０】メモリブロックグループＭＧ１−ＭＧｍそ
れぞれに対応して、置換列アドレスプログラム回路ＲＡ
Ｐ１，ＲＡＰ２、…およびＲＡＰｍが設けられる。すな
わち、メモリブロックグループＭＧ１−ＭＧｍそれぞれ
に対して、個々に置換列アドレスのプログラムを行なう
ことができる。メモリブロックグループ単位で置換列ア
ドレスのプログラムを行なうことにより、さらに、この
置換列アドレスのプログラムの自由度が向上する。
れぞれに対応して、置換列アドレスプログラム回路ＲＡ
Ｐ１，ＲＡＰ２、…およびＲＡＰｍが設けられる。すな
わち、メモリブロックグループＭＧ１−ＭＧｍそれぞれ
に対して、個々に置換列アドレスのプログラムを行なう
ことができる。メモリブロックグループ単位で置換列ア
ドレスのプログラムを行なうことにより、さらに、この
置換列アドレスのプログラムの自由度が向上する。
【０１４１】メモリブロックそれぞれにおける冗長カラ
ムの使用態様は、図１４に示す構成を、メモリブロック
を含む１つのメモリグループに対応させればよい。すな
わち、メモリブロックＭＫ１−ＭＫａに対して置換列ア
ドレスをプログラムし、メモリブロックＭＫｂ−ＭＫｃ
に対し共通に置換列アドレスをプログラムし、またメモ
リブロックＭＫｄ−ＭＫｎに対して共通に置換列アドレ
スをプログラムする。このプログラムされた置換列アド
レスは各メモリブロックグループ内のメモリブロックに
共通であるので、各メモリブロックにおいて冗長カラム
の使用態様が、置換ＩＯプログラム回路ＲＩＰＡおよび
ＲＩＰＢにより、選択的に設定することができる。
ムの使用態様は、図１４に示す構成を、メモリブロック
を含む１つのメモリグループに対応させればよい。すな
わち、メモリブロックＭＫ１−ＭＫａに対して置換列ア
ドレスをプログラムし、メモリブロックＭＫｂ−ＭＫｃ
に対し共通に置換列アドレスをプログラムし、またメモ
リブロックＭＫｄ−ＭＫｎに対して共通に置換列アドレ
スをプログラムする。このプログラムされた置換列アド
レスは各メモリブロックグループ内のメモリブロックに
共通であるので、各メモリブロックにおいて冗長カラム
の使用態様が、置換ＩＯプログラム回路ＲＩＰＡおよび
ＲＩＰＢにより、選択的に設定することができる。
【０１４２】したがって、メモリブロックグループ内に
おいてメモリブロックそれぞれにおいて冗長カラムの使
用／不使用および接続ＩＯをプログラムすることがで
き、メモリブロックグループ内のメモリブロックに共通
に置換ＩＯプログラム回路を設ける構成に比べて、より
冗長カラム使用態様のプログラムの自由度を向上させる
ことができる。
おいてメモリブロックそれぞれにおいて冗長カラムの使
用／不使用および接続ＩＯをプログラムすることがで
き、メモリブロックグループ内のメモリブロックに共通
に置換ＩＯプログラム回路を設ける構成に比べて、より
冗長カラム使用態様のプログラムの自由度を向上させる
ことができる。
【０１４３】またメモリブロックグループＭＧ１−ＭＧ
ｍに対応して、置換列アドレスプログラム回路が設けら
れているだけであり、メモリブロックそれぞれに対応し
て置換列アドレスプログラム回路を設ける構成に比べ
て、この置換列アドレスプログラム回路の占有面積を低
減することができる。また、実施の形態４と同様の効果
も得ることができ、製品歩留りおよび生産性を向上させ
ることができる。
ｍに対応して、置換列アドレスプログラム回路が設けら
れているだけであり、メモリブロックそれぞれに対応し
て置換列アドレスプログラム回路を設ける構成に比べ
て、この置換列アドレスプログラム回路の占有面積を低
減することができる。また、実施の形態４と同様の効果
も得ることができ、製品歩留りおよび生産性を向上させ
ることができる。
【０１４４】なお、この実施の形態７においても、メモ
リブロックグループＭＧ１−ＭＧｍの数ｍは、列アドレ
スプログラム回路の占有面積および置換列アドレスプロ
グラムの自由度（冗長カラムの使用効率）を考慮して適
当に定められるが、メモリブロックグループは、２以上
のメモリブロックグループに分割されるが、その数には
上限値が存在する。
リブロックグループＭＧ１−ＭＧｍの数ｍは、列アドレ
スプログラム回路の占有面積および置換列アドレスプロ
グラムの自由度（冗長カラムの使用効率）を考慮して適
当に定められるが、メモリブロックグループは、２以上
のメモリブロックグループに分割されるが、その数には
上限値が存在する。
【０１４５】［実施の形態８］図１６は、この発明の実
施の形態８に従う半導体記憶装置の要部の構成を概略的
に示す図である。図１６においては、１つのメモリブロ
ックＭＢの構成を代表的に示す。メモリブロックＭＢ
は、Ｋ個のメモリサブブロックＭＳＢ１−ＭＳＢＫと、
Ｎ個の冗長カラムブロックＲＣＢ１−ＲＣＢＮを含む。
メモリサブブロックＭＳＢ１−ＭＳＢＫは、それぞれ、
先の図２０に示す構成と同様の構成を備え、また冗長カ
ラムブロックＲＣＢ１−ＲＣＢＮの各々も、図２４に示
す構成と同様の構成を備える。
施の形態８に従う半導体記憶装置の要部の構成を概略的
に示す図である。図１６においては、１つのメモリブロ
ックＭＢの構成を代表的に示す。メモリブロックＭＢ
は、Ｋ個のメモリサブブロックＭＳＢ１−ＭＳＢＫと、
Ｎ個の冗長カラムブロックＲＣＢ１−ＲＣＢＮを含む。
メモリサブブロックＭＳＢ１−ＭＳＢＫは、それぞれ、
先の図２０に示す構成と同様の構成を備え、また冗長カ
ラムブロックＲＣＢ１−ＲＣＢＮの各々も、図２４に示
す構成と同様の構成を備える。
【０１４６】メモリサブブロックＭＳＢ１−ＭＳＢＫ
は、それぞれ、データバスＤＢＢに含まれる内部データ
線対ＤＢ１−ＤＢＫにそれぞれ結合される。この内部デ
ータバスＤＢＢは、書込制御信号ＷＣＯＮに応答して選
択的に活性化される入力／出力回路ＩＯＫに結合され
る。
は、それぞれ、データバスＤＢＢに含まれる内部データ
線対ＤＢ１−ＤＢＫにそれぞれ結合される。この内部デ
ータバスＤＢＢは、書込制御信号ＷＣＯＮに応答して選
択的に活性化される入力／出力回路ＩＯＫに結合され
る。
【０１４７】冗長カラムブロックＲＣＢ１−ＲＣＢＮそ
れぞれに対応して、置換ＩＯプログラム回路ＲＩＰ１−
ＲＩＰＮが設けられる。これらの置換ＩＯプログラム回
路ＲＩＰ１−ＲＩＰＮのプログラム状態に従って、冗長
カラムブロックＲＣＢ１−ＲＣＢＮの冗長カラムの使用
／不使用および接続ＩＯが決定される。ここで、１≦Ｎ
≦Ｋである。
れぞれに対応して、置換ＩＯプログラム回路ＲＩＰ１−
ＲＩＰＮが設けられる。これらの置換ＩＯプログラム回
路ＲＩＰ１−ＲＩＰＮのプログラム状態に従って、冗長
カラムブロックＲＣＢ１−ＲＣＢＮの冗長カラムの使用
／不使用および接続ＩＯが決定される。ここで、１≦Ｎ
≦Ｋである。
【０１４８】この図１６に示す構成においては、冗長カ
ラムは、Ｎ本設けられており、より不良列救済効率を改
善することができる。また、メモリサブブロックＭＳＢ
１−ＭＳＢＫは、それぞれ内部データ線対ＤＢ１−ＤＢ
Ｋそれぞれに対応して設けられる。こらのメモリサブブ
ロックＭＳＢ１−ＭＳＢＫ、および冗長カラムブロック
ＲＣＢ１−ＲＣＢＮに共通に、行デコーダＲＤからのワ
ード線選択信号が与えられる。
ラムは、Ｎ本設けられており、より不良列救済効率を改
善することができる。また、メモリサブブロックＭＳＢ
１−ＭＳＢＫは、それぞれ内部データ線対ＤＢ１−ＤＢ
Ｋそれぞれに対応して設けられる。こらのメモリサブブ
ロックＭＳＢ１−ＭＳＢＫ、および冗長カラムブロック
ＲＣＢ１−ＲＣＢＮに共通に、行デコーダＲＤからのワ
ード線選択信号が与えられる。
【０１４９】この図１６に示す構成においても、置換列
アドレスプログラム回路を所定数のメモリブロックごと
に設けることにより、このプログラム回路の占有面積を
低減することができ、またブロック単位での冗長カラム
の使用態様をプログラムすることができ、プログラムの
自由度が向上する。
アドレスプログラム回路を所定数のメモリブロックごと
に設けることにより、このプログラム回路の占有面積を
低減することができ、またブロック単位での冗長カラム
の使用態様をプログラムすることができ、プログラムの
自由度が向上する。
【０１５０】置換列アドレスプログラム回路は、メモリ
ブロックすべてに共通に設けられてもよく、またメモリ
ブロックグループごとに設けられてもよい。
ブロックすべてに共通に設けられてもよく、またメモリ
ブロックグループごとに設けられてもよい。
【０１５１】図１７（Ａ）は、この発明の実施の形態８
における置換列アドレスプログラム回路と置換ＩＯプロ
グラム回路の対応関係を示す図である。図１７（Ａ）に
おいて、置換列アドレスプログラム回路ＲＡＰ１−ＲＡ
ＰＮが所定数のメモリブロックごとに設けられる。これ
らの置換列アドレスプログラム回路ＲＡＰ１−ＲＡＰＮ
は、各メモリブロックＭＢに対して設けられる置換ＩＯ
プログラム回路ＲＩＰ１−ＲＩＰＮに対してそれぞれ対
応して設けられる。したがって、この場合、所定数のメ
モリブロックごと（全メモリブロックまたはメモリセル
ブロックグループごと）に、冗長カラムをそれぞれ互い
に独立にプログラムすることができる。
における置換列アドレスプログラム回路と置換ＩＯプロ
グラム回路の対応関係を示す図である。図１７（Ａ）に
おいて、置換列アドレスプログラム回路ＲＡＰ１−ＲＡ
ＰＮが所定数のメモリブロックごとに設けられる。これ
らの置換列アドレスプログラム回路ＲＡＰ１−ＲＡＰＮ
は、各メモリブロックＭＢに対して設けられる置換ＩＯ
プログラム回路ＲＩＰ１−ＲＩＰＮに対してそれぞれ対
応して設けられる。したがって、この場合、所定数のメ
モリブロックごと（全メモリブロックまたはメモリセル
ブロックグループごと）に、冗長カラムをそれぞれ互い
に独立にプログラムすることができる。
【０１５２】図１７（Ｂ）は、置換列アドレスプログラ
ム回路と置換ＩＯプログラム回路の対応関係の他の例を
示す図である。図１７（Ｂ）においては、１つのメモリ
ブロックＭＢについて、置換ＩＯプログラム回路ＲＩＰ
１−ＲＩＰＮが、複数のグループに設けられる。各グル
ープに対応して置換列アドレスプログラム回路ＲＡＰ１
−ＲＡＰＭが分割される。図１７において、置換ＩＯプ
ログラム回路ＲＩＰ１−ＲＩＰＪに対して置換列アドレ
スプログラム回路ＲＡＰ１が設けられ、また置換ＩＯプ
ログラム回路ＲＩＰＬ−ＲＩＰＮに対応して、置換列ア
ドレスプログラム回路ＲＡＰＭが設けられる。
ム回路と置換ＩＯプログラム回路の対応関係の他の例を
示す図である。図１７（Ｂ）においては、１つのメモリ
ブロックＭＢについて、置換ＩＯプログラム回路ＲＩＰ
１−ＲＩＰＮが、複数のグループに設けられる。各グル
ープに対応して置換列アドレスプログラム回路ＲＡＰ１
−ＲＡＰＭが分割される。図１７において、置換ＩＯプ
ログラム回路ＲＩＰ１−ＲＩＰＪに対して置換列アドレ
スプログラム回路ＲＡＰ１が設けられ、また置換ＩＯプ
ログラム回路ＲＩＰＬ−ＲＩＰＮに対応して、置換列ア
ドレスプログラム回路ＲＡＰＭが設けられる。
【０１５３】置換ＩＯプログラム回路のグループごと
に、置換列アドレスプログラム回路を設けることによ
り、置換列アドレスプログラム回路の数を低減すること
ができ、応じて占有面積を低減することができる。置換
ＩＯプログラム回路ＲＩＰ１−ＲＩＰｎが分割されるグ
ループの数Ｍは、１以上、かつＮ以下である。
に、置換列アドレスプログラム回路を設けることによ
り、置換列アドレスプログラム回路の数を低減すること
ができ、応じて占有面積を低減することができる。置換
ＩＯプログラム回路ＲＩＰ１−ＲＩＰｎが分割されるグ
ループの数Ｍは、１以上、かつＮ以下である。
【０１５４】図１７（Ａ）および（Ｂ）に示す構成を利
用することにより、効率的な、冗長カラム使用を実現す
ることができ、また回路占有面積も低減することができ
る。
用することにより、効率的な、冗長カラム使用を実現す
ることができ、また回路占有面積も低減することができ
る。
【０１５５】この発明の実施の形態８においても、メモ
リブロックに複数の冗長カラムが設けられている場合、
各冗長カラムブロックに対応して、置換ＩＯプログラム
回路を設け、全メモリブロックまたはメモリブロックグ
ループごとの所定数のメモリブロックごとに、１以上の
置換列アドレスプログラム回路を設けることにより、冗
長カラムの使用効率を改善し、製品歩留りが改善される
とともに、プログラム回路の占有面積を低減することが
でき、またプログラム回路の数が低減されるため、この
不良列アドレスプログラムの工程数を低減することがで
き、生産性が向上する。
リブロックに複数の冗長カラムが設けられている場合、
各冗長カラムブロックに対応して、置換ＩＯプログラム
回路を設け、全メモリブロックまたはメモリブロックグ
ループごとの所定数のメモリブロックごとに、１以上の
置換列アドレスプログラム回路を設けることにより、冗
長カラムの使用効率を改善し、製品歩留りが改善される
とともに、プログラム回路の占有面積を低減することが
でき、またプログラム回路の数が低減されるため、この
不良列アドレスプログラムの工程数を低減することがで
き、生産性が向上する。
【０１５６】［他の適用例］上述の説明において、半導
体記憶装置として、ＳＲＡＭが示されている。しかしな
がら、内部データバスが複数ビット幅であり、データビ
ットそれぞれに対応してメモリブロックがサブブロック
に分割されるとともに、メモリブロック単位で冗長カラ
ムの使用が行なわれる構成であれば、本発明は適用可能
であり、半導体記憶装置として、ＤＲＡＭおよびフラッ
シュメモリであっても本発明は、適用することができ
る。
体記憶装置として、ＳＲＡＭが示されている。しかしな
がら、内部データバスが複数ビット幅であり、データビ
ットそれぞれに対応してメモリブロックがサブブロック
に分割されるとともに、メモリブロック単位で冗長カラ
ムの使用が行なわれる構成であれば、本発明は適用可能
であり、半導体記憶装置として、ＤＲＡＭおよびフラッ
シュメモリであっても本発明は、適用することができ
る。
【０１５７】また上述の実施の形態１〜８においては、
内部データ線対それぞれに対応してメモリサブブロック
に分割されている。しかしながら、１つのメモリブロッ
ク内において、メモリサブブロックが分散して配置され
てもよい。たとえば、１つの列選択線により、内部デー
タビットそれぞれに対応する列が選択される構成であっ
てもよい。
内部データ線対それぞれに対応してメモリサブブロック
に分割されている。しかしながら、１つのメモリブロッ
ク内において、メモリサブブロックが分散して配置され
てもよい。たとえば、１つの列選択線により、内部デー
タビットそれぞれに対応する列が選択される構成であっ
てもよい。
【０１５８】
【発明の効果】以上のように、この発明に従えば、メモ
リブロックに対応して、置換ＩＯプログラム回路を設
け、この置換ＩＯプログラム回路の数よりも、冗長列ア
ドレスプログラム回路の数を低減しているため、不良列
アドレスのプログラムの自由度の大幅な低下を伴うこと
なく、プログラム回路の占有面積を低減することがで
き、製品歩留りおよび生産性を向上させることができ
る。
リブロックに対応して、置換ＩＯプログラム回路を設
け、この置換ＩＯプログラム回路の数よりも、冗長列ア
ドレスプログラム回路の数を低減しているため、不良列
アドレスのプログラムの自由度の大幅な低下を伴うこと
なく、プログラム回路の占有面積を低減することがで
き、製品歩留りおよび生産性を向上させることができ
る。
【０１５９】すなわち、請求項１に係る発明に従えば、
複数のデータ端子それぞれに対応して設けられる複数の
内部データ線と、複数のメモリアレイを有する半導体記
憶装置において、複数のメモリアレイ各々に対応して置
換ＩＯプログラム回路を設けるとともに、所定数のメモ
リアレイに対して不良列アドレスを記憶する置換列アド
レスプログラム回路を設け、これらの置換ＩＯプログラ
ム回路および置換列アドレスプログラム回路に従ってメ
モリブロックそれぞれにおいて冗長カラムの選択を行な
うように構成しているため、メモリブロック単位で冗長
カラムの使用態様を設定することができ、不良列アドレ
スプログラム回路の数を低減して回路占有面積を低減す
ることができるとともに、冗長カラムの使用効率を低下
させることなくこの冗長カラムのプログラムの自由度を
向上させることができる。
複数のデータ端子それぞれに対応して設けられる複数の
内部データ線と、複数のメモリアレイを有する半導体記
憶装置において、複数のメモリアレイ各々に対応して置
換ＩＯプログラム回路を設けるとともに、所定数のメモ
リアレイに対して不良列アドレスを記憶する置換列アド
レスプログラム回路を設け、これらの置換ＩＯプログラ
ム回路および置換列アドレスプログラム回路に従ってメ
モリブロックそれぞれにおいて冗長カラムの選択を行な
うように構成しているため、メモリブロック単位で冗長
カラムの使用態様を設定することができ、不良列アドレ
スプログラム回路の数を低減して回路占有面積を低減す
ることができるとともに、冗長カラムの使用効率を低下
させることなくこの冗長カラムのプログラムの自由度を
向上させることができる。
【０１６０】請求項２に係る発明に従えば、複数のメモ
リアレイすべてに共通に置換列アドレスプログラム回路
を設けているため、置換列アドレスプロセス回路の占有
面積を大幅に低減することができる。
リアレイすべてに共通に置換列アドレスプログラム回路
を設けているため、置換列アドレスプロセス回路の占有
面積を大幅に低減することができる。
【０１６１】請求項３に係る発明に従えば、複数のメモ
リアレイブロックごとに、置換列アドレスプログラム回
路を設けているため、メモリアレイブロックごとに不良
列アドレスをプログラムすることができ、冗長カラムの
使用効率が改善されるとともに、不良列アドレスのプロ
グラムの自由度がさらに改善される。
リアレイブロックごとに、置換列アドレスプログラム回
路を設けているため、メモリアレイブロックごとに不良
列アドレスをプログラムすることができ、冗長カラムの
使用効率が改善されるとともに、不良列アドレスのプロ
グラムの自由度がさらに改善される。
【０１６２】請求項４に係る発明に従えば、所定数のメ
モリアレイそれぞれに対応して複数の置換列アドレスプ
ログラム回路を設けているため、メモリアレイにおいて
冗長カラムが複数本存在する場合においても、不良列ア
ドレスのプログラムの自由度の低減をもたらすことな
く、冗長カラムの使用効率を改善すことができ、製品歩
留りの向上およびプログラムヒューズ数の低減による生
産性の向上を実現することができる。
モリアレイそれぞれに対応して複数の置換列アドレスプ
ログラム回路を設けているため、メモリアレイにおいて
冗長カラムが複数本存在する場合においても、不良列ア
ドレスのプログラムの自由度の低減をもたらすことな
く、冗長カラムの使用効率を改善すことができ、製品歩
留りの向上およびプログラムヒューズ数の低減による生
産性の向上を実現することができる。
【０１６３】請求項５に係る発明に従えば、置換ＩＯプ
ログラム回路が、各メモリアレイに対応して複数個設け
られており、冗長カラムが複数個設けられている場合に
もそれぞれの冗長コラムを個々に、プログラムすること
ができる。
ログラム回路が、各メモリアレイに対応して複数個設け
られており、冗長カラムが複数個設けられている場合に
もそれぞれの冗長コラムを個々に、プログラムすること
ができる。
【０１６４】請求項６に係る発明に従えば、メモリアレ
イそれぞれに設けられる複数の冗長列それぞれに対応し
て置換ＩＯプログラム回路を設け、各メモリアレイ当
り、置換ＩＯプログラムそれぞれについて置換列アドレ
スプログラム回路を設けているため、不良列アドレスプ
ログラムの自由度を低下させることなく、置換列アドレ
スプログラム回路の数を低減でき、回路占有面積を増加
させることなく製品歩留りおよび生産性を向上させるこ
とができる。
イそれぞれに設けられる複数の冗長列それぞれに対応し
て置換ＩＯプログラム回路を設け、各メモリアレイ当
り、置換ＩＯプログラムそれぞれについて置換列アドレ
スプログラム回路を設けているため、不良列アドレスプ
ログラムの自由度を低下させることなく、置換列アドレ
スプログラム回路の数を低減でき、回路占有面積を増加
させることなく製品歩留りおよび生産性を向上させるこ
とができる。
【０１６５】請求項７に係る発明に従えば、置換列アド
レスプログラム回路の数は、内部データ線の数以下であ
りかつ１以上であり、必要最小限の不良列アドレスプロ
グラム回路のみを設けているため、回路占有面積を低減
することができる。
レスプログラム回路の数は、内部データ線の数以下であ
りかつ１以上であり、必要最小限の不良列アドレスプロ
グラム回路のみを設けているため、回路占有面積を低減
することができる。
【０１６６】請求項８に係る発明に従えば、置換列アド
レスプログラム回路の数は、置換ＩＯプログラム回路の
合計数よりも少なくしているため、この置換列アドレス
プログラム回路の数を低減できて応じて回路占有面積を
低減することができる。
レスプログラム回路の数は、置換ＩＯプログラム回路の
合計数よりも少なくしているため、この置換列アドレス
プログラム回路の数を低減できて応じて回路占有面積を
低減することができる。
【０１６７】請求項９に係る発明に従えば、メモリアレ
イ各々が複数の冗長メモリセル列を含み、置換ＩＯプロ
グラムは、対応のメモリアレイの各冗長メモリセル列に
対応して設け、かつ不良列アドレスプログラム回路を、
各メモリアレイについて所定数の置換ＩＯプログラム回
路ごとに設けているため、不良列アドレスのプログラム
の自由度を低減することなく不良列アドレスプログラム
回路の占有面積を低減することができる。
イ各々が複数の冗長メモリセル列を含み、置換ＩＯプロ
グラムは、対応のメモリアレイの各冗長メモリセル列に
対応して設け、かつ不良列アドレスプログラム回路を、
各メモリアレイについて所定数の置換ＩＯプログラム回
路ごとに設けているため、不良列アドレスのプログラム
の自由度を低減することなく不良列アドレスプログラム
回路の占有面積を低減することができる。
【図１】 この発明の実施の形態１に従う半導体記憶装
置の全体の構成を概略的に示す図である。
置の全体の構成を概略的に示す図である。
【図２】 図１に示す半導体記憶装置のメモリブロック
内の列系選択回路の構成を概略的に示す図である。
内の列系選択回路の構成を概略的に示す図である。
【図３】 図２に示す冗長イネーブル回路の構成の一例
を示す図である。
を示す図である。
【図４】 図２に示すアドレスプログラム回路の構成の
一例を示す図である。
一例を示す図である。
【図５】 図２に示す置換列アドレスプログラム回路の
他の構成を概略的に示す図である。
他の構成を概略的に示す図である。
【図６】 図１に示すメモリブロックの他の構成を概略
的に示す図である。
的に示す図である。
【図７】 この発明の実施の形態１における半導体記憶
装置の冗長カラム使用状態を概略的に示す図である。
装置の冗長カラム使用状態を概略的に示す図である。
【図８】 この発明の実施の形態２に従う半導体記憶装
置の要部の構成を概略的に示す図である。
置の要部の構成を概略的に示す図である。
【図９】 この発明の実施の形態３に従う半導体記憶装
置の要部の構成を概略的に示す図である。
置の要部の構成を概略的に示す図である。
【図１０】 この発明の実施の形態４におけるメモリブ
ロックの構成を概略的に示す図である。
ロックの構成を概略的に示す図である。
【図１１】 この発明の実施の形態４に従う半導体記憶
装置の要部の構成を概略的に示す図である。
装置の要部の構成を概略的に示す図である。
【図１２】 この発明の実施の形態５に従う半導体記憶
装置の要部の構成を概略的に示す図である。
装置の要部の構成を概略的に示す図である。
【図１３】 この発明の実施の形態６に従う半導体記憶
装置の要部の構成を概略的に示す図である。
装置の要部の構成を概略的に示す図である。
【図１４】 この発明の実施の形態６における半導体記
憶装置の冗長カラム使用状態を概略的に示す図である。
憶装置の冗長カラム使用状態を概略的に示す図である。
【図１５】 この発明の実施の形態７に従う半導体記憶
装置の要部の構成を概略的に示す図である。
装置の要部の構成を概略的に示す図である。
【図１６】 この発明の実施の形態８に従う半導体記憶
装置の要部の構成を概略的に示す図である。
装置の要部の構成を概略的に示す図である。
【図１７】 （Ａ）および（Ｂ）はこの発明の実施の形
態８における冗長列アドレスプログラム回路および冗長
ＩＯプログラム回路の対応関係を概略的に示す図であ
る。
態８における冗長列アドレスプログラム回路および冗長
ＩＯプログラム回路の対応関係を概略的に示す図であ
る。
【図１８】 従来の半導体記憶装置の全体の構成を概略
的に示す図である。
的に示す図である。
【図１９】 図１８に示すメモリブロックの構成を概略
的に示す図である。
的に示す図である。
【図２０】 図１９に示すメモリサブブロックの構成を
示す図である。
示す図である。
【図２１】 図２０に示すメモリセルの構成の一例を示
す図である。
す図である。
【図２２】 図２０に示すメモリセルの他の構成を概略
的に示す図である。
的に示す図である。
【図２３】 従来の半導体記憶装置のデータ読出の動作
波形を示す図である。
波形を示す図である。
【図２４】 図１９に示す冗長カラムブロックの構成を
示す図である。
示す図である。
【図２５】 従来の半導体記憶装置の構成を概略的に示
す図である。
す図である。
１００ 半導体記憶装置、１ ブロックセレクタ、２，
３，４ アドレスバッファ、ＢＫ１−ＢＫｎ メモリブ
ロック、ＲＩＰ１−ＲＩＰｎ 置換ＩＯプログラム回
路、ＲＡＰ 置換列アドレスプログラム回路、ＤＢ１，
ＤＢ２ 内部データ線対、７０，７１，ＡＰ，ＡＰ０−
ＡＰｓ アドレスプログラム回路、７５ａ，７５ｂ Ｉ
／Ｏプログラム回路、３３ 冗長カラムデコーダ、１３
ａ，１３ｂ列デコーダ、ＭＳＢ１−ＭＳＢｍ メモリサ
ブブロック、ＲＣ 冗長カラム、ＩＯＰ１−ＩＯＰｍ
ＩＯプログラム回路、ＲＡＰ１−ＲＡＰｍ 置換列アド
レスプログラム回路、ＢＧ１−ＢＧｍ メモリブロック
グループ、９３０ａ，９３０ｂ 冗長カラムブロック、
ＲＡＰＡ，ＲＡＰＢ 置換列アドレスプログラム回路、
ＲＩＰＡ，ＲＩＰＢ，ＲＩＰＡ１−ＲＩＰＡｎ，ＲＩＰ
Ｂ１−ＲＩＰＢｎ置換ＩＯプログラム回路、ＲＡＰ１−
ＲＡＰｍ 置換列アドレスプログラム回路、ＲＣＢ１−
ＲＣＢＮ 冗長カラムブロック、ＭＳＢ１−ＭＳＢＫ
メモリサブブロック、ＲＩＰ１−ＲＩＰＮ 置換ＩＯプ
ログラム回路、ＲＡＰ１−ＲＡＰ１Ｎ 置換列アドレス
プログラム回路。
３，４ アドレスバッファ、ＢＫ１−ＢＫｎ メモリブ
ロック、ＲＩＰ１−ＲＩＰｎ 置換ＩＯプログラム回
路、ＲＡＰ 置換列アドレスプログラム回路、ＤＢ１，
ＤＢ２ 内部データ線対、７０，７１，ＡＰ，ＡＰ０−
ＡＰｓ アドレスプログラム回路、７５ａ，７５ｂ Ｉ
／Ｏプログラム回路、３３ 冗長カラムデコーダ、１３
ａ，１３ｂ列デコーダ、ＭＳＢ１−ＭＳＢｍ メモリサ
ブブロック、ＲＣ 冗長カラム、ＩＯＰ１−ＩＯＰｍ
ＩＯプログラム回路、ＲＡＰ１−ＲＡＰｍ 置換列アド
レスプログラム回路、ＢＧ１−ＢＧｍ メモリブロック
グループ、９３０ａ，９３０ｂ 冗長カラムブロック、
ＲＡＰＡ，ＲＡＰＢ 置換列アドレスプログラム回路、
ＲＩＰＡ，ＲＩＰＢ，ＲＩＰＡ１−ＲＩＰＡｎ，ＲＩＰ
Ｂ１−ＲＩＰＢｎ置換ＩＯプログラム回路、ＲＡＰ１−
ＲＡＰｍ 置換列アドレスプログラム回路、ＲＣＢ１−
ＲＣＢＮ 冗長カラムブロック、ＭＳＢ１−ＭＳＢＫ
メモリサブブロック、ＲＩＰ１−ＲＩＰＮ 置換ＩＯプ
ログラム回路、ＲＡＰ１−ＲＡＰ１Ｎ 置換列アドレス
プログラム回路。
Claims (9)
- 【請求項１】 複数のデータ端子、 前記複数のデータ端子各々に対応して設けられる複数の
内部データ線、 各々が、行列状に配列されるメモリセルと、少なくとも
１列の不良メモリセルを救済するための冗長セル列とを
含む複数のメモリアレイ、 前記複数のメモリアレイ各々に対応して設けられ、対応
のメモリアレイから複数のメモリセルを同時に選択して
前記複数の内部データ線へ結合するためのノーマル列選
択手段、 前記複数のメモリアレイ各々に対応して設けられ、対応
のメモリアレイの冗長セル列を前記複数の内部データ線
のいずれに結合するかを示すＩＯアドレスを格納するた
めの複数の置換ＩＯプログラム回路、 前記複数のメモリアレイの所定数のメモリアレイに共通
に設けられ、前記所定数のメモリアレイの不良メモリセ
ル列を示す不良列アドレスを記憶する置換列アドレスプ
ログラム回路、および前記複数のメモリアレイ各々に対
応して設けられ、対応の置換ＩＯプログラム回路および
対応の置換列アドレスプログラム回路に結合され、与え
られたアドレスが対応のメモリアレイの不良メモリセル
列を指定するとき対応のメモリアレイの冗長セル列を選
択するための冗長列選択回路を備える、半導体記憶装
置。 - 【請求項２】 前記所定数のメモリアレイは、前記複数
のメモリアレイすべてを含む、請求項１記載の半導体記
憶装置。 - 【請求項３】 前記複数のメモリアレイは、各々が前記
所定数のメモリアレイを有する複数のグループに分割さ
れ、前記置換列アドレスプログラム回路は、各前記グル
ープに対応して設けられる、請求項１記載の半導体記憶
装置。 - 【請求項４】 前記置換列アドレスプログラム回路は、
前記所定数のメモリアレイに対して複数個設けられる、
請求項１記載の半導体記憶装置。 - 【請求項５】 前記置換ＩＯプログラム回路は、各前記
メモリアレイに対して複数個設けられる、請求項１記載
の半導体記憶装置。 - 【請求項６】 各前記メモリアレイは、複数の冗長セル
を含み、 前記置換列アドレスプログラム回路は、各前記メモリア
レイにつき前記複数の冗長セル列各々に対応して設けら
れ、かつ前記置換ＩＯプログラム回路も、かつ前記メモ
リアレイにおいて前記複数の冗長セル列各々に対応して
設けられる、請求項１記載の半導体記憶装置。 - 【請求項７】 前記所定数のメモリアレイに対して設け
られる置換列アドレスプログラム回路の数は、前記内部
データ線の数以下かつ１以上である、請求項１記載の半
導体記憶装置。 - 【請求項８】 前記置換列アドレスプログラム回路は、
前記置換ＩＯプログラム回路の合計数よりも数が少な
い、請求項１記載の半導体記憶装置。 - 【請求項９】 各前記メモリアレイは複数の冗長セルを
含み、前記置換ＩＯプログラム回路は、対応のメモリア
レイの各冗長セル列に対応して設けられ、かつ前記置換
列アドレスプログラム回路は、各メモリアレイにつき所
定数の置換ＩＯプログラム回路毎に設けられる、請求項
１記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27376899A JP2001101890A (ja) | 1999-09-28 | 1999-09-28 | 半導体記憶装置 |
| US09/546,648 US6178127B1 (en) | 1999-09-28 | 2000-04-10 | Semiconductor memory device allowing reliable repairing of a defective column |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27376899A JP2001101890A (ja) | 1999-09-28 | 1999-09-28 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001101890A true JP2001101890A (ja) | 2001-04-13 |
Family
ID=17532319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27376899A Withdrawn JP2001101890A (ja) | 1999-09-28 | 1999-09-28 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6178127B1 (ja) |
| JP (1) | JP2001101890A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011060363A (ja) * | 2009-09-08 | 2011-03-24 | Toshiba Corp | 半導体集積回路 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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