JP2001273774A - 半導体記憶装置 - Google Patents
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
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-
- G—PHYSICS
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 データ読出し動作の高速化を可能としたシン
クロナスＳＲＡＭを提供する。 【解決手段】 本発明に係る半導体記憶装置は、入力さ
れた初期アドレスに応じて、後続の動作サイクルにおい
て所定ビット数のアドレスを所定シーケンスに基づいて
クロックに同期して順次自動的に発生するバーストカウ
ンタＢＣと、メモリセルアレイが複数に分割された複数
のメモリセルサブアレイＳＡとを有する半導体記憶装置
であって、上記各メモリセルサブアレイＳＡを選択する
信号の基となる第１のブロック選択信号ＢＳＬ＿Ａを、
リードレイテンシに対応したタイミングの第２のブロッ
ク選択信号ＢＳＬ＿Ｂとして順次出力し、かつ、上記第
１のブロック選択信号ＢＳＬ＿Ａを、リードレイテンシ
に対応した長さの第３のブロック選択信号ＢＳＬ＿Ｃと
して出力する複数のブロックデコーダ選択時間調整回路
ＢＤＳＴＡＣを備えたものである。
クロナスＳＲＡＭを提供する。 【解決手段】 本発明に係る半導体記憶装置は、入力さ
れた初期アドレスに応じて、後続の動作サイクルにおい
て所定ビット数のアドレスを所定シーケンスに基づいて
クロックに同期して順次自動的に発生するバーストカウ
ンタＢＣと、メモリセルアレイが複数に分割された複数
のメモリセルサブアレイＳＡとを有する半導体記憶装置
であって、上記各メモリセルサブアレイＳＡを選択する
信号の基となる第１のブロック選択信号ＢＳＬ＿Ａを、
リードレイテンシに対応したタイミングの第２のブロッ
ク選択信号ＢＳＬ＿Ｂとして順次出力し、かつ、上記第
１のブロック選択信号ＢＳＬ＿Ａを、リードレイテンシ
に対応した長さの第３のブロック選択信号ＢＳＬ＿Ｃと
して出力する複数のブロックデコーダ選択時間調整回路
ＢＤＳＴＡＣを備えたものである。
Description
【０００１】
【発明の属する技術分野】本発明は、クロック信号に同
期してバーストモード（burst mode）で動作する同期型
半導体記憶装置に係り、特に、リードレイテンシ（read
latency）に対応したデータ読出し動作の高速化を図っ
た同期型半導体記憶装置に関する。
期してバーストモード（burst mode）で動作する同期型
半導体記憶装置に係り、特に、リードレイテンシ（read
latency）に対応したデータ読出し動作の高速化を図っ
た同期型半導体記憶装置に関する。
【０００２】
【従来の技術】コンピュータに使用されるＣＰＵの動作
速度が、年々、高速化されてきているのに伴い、高速な
ＣＰＵの動作に追従する必要のあるキャッシュ・メモリ
として、高速動作が可能なＳＲＡＭが使用される場合が
多くなってきている。そのような場合にキャッシュ・メ
モリとして使用されるＳＲＡＭは、外部クロックに同期
して動作を行うシンクロナスＳＲＡＭが多い。
速度が、年々、高速化されてきているのに伴い、高速な
ＣＰＵの動作に追従する必要のあるキャッシュ・メモリ
として、高速動作が可能なＳＲＡＭが使用される場合が
多くなってきている。そのような場合にキャッシュ・メ
モリとして使用されるＳＲＡＭは、外部クロックに同期
して動作を行うシンクロナスＳＲＡＭが多い。
【０００３】また、通常のランダムアクセスにおける動
作と比較して、さらなる高速動作を可能とするために、
次の２つのアーキテクチャが採用されることがある。
作と比較して、さらなる高速動作を可能とするために、
次の２つのアーキテクチャが採用されることがある。
【０００４】第一は、外部から入力された初期アドレス
に応じて、後続の動作サイクルにおいてクロックに同期
させながら所定ビット数のアドレスを所定シーケンスに
基づいて順次自動的に発生させていくバーストシーケン
スである。このバースト動作においては、動作サイクル
ごとに外部からアドレスを取り込む必要がなく、メモリ
セル選択パスにおいて最速の系にそのバーストアドレス
を割り当てることにより、高速動作を実現する。
に応じて、後続の動作サイクルにおいてクロックに同期
させながら所定ビット数のアドレスを所定シーケンスに
基づいて順次自動的に発生させていくバーストシーケン
スである。このバースト動作においては、動作サイクル
ごとに外部からアドレスを取り込む必要がなく、メモリ
セル選択パスにおいて最速の系にそのバーストアドレス
を割り当てることにより、高速動作を実現する。
【０００５】第二は、外部からアドレスが入力されたサ
イクルから何サイクル後にデータを出力するかについて
の設定であるリードレイテンシである。外部からアドレ
スが入力されてから最初のデータを出力するまでの一定
時間におけるサイクル数、即ち、リードレイテンシを増
加させることにより、動作周波数を上昇させることが可
能となる。
イクルから何サイクル後にデータを出力するかについて
の設定であるリードレイテンシである。外部からアドレ
スが入力されてから最初のデータを出力するまでの一定
時間におけるサイクル数、即ち、リードレイテンシを増
加させることにより、動作周波数を上昇させることが可
能となる。
【０００６】図５は、従来のシンクロナスＳＲＡＭの構
成を示すブロック図である。従来のシンクロナスＳＲＡ
Ｍは、マトリクス状に配設されたｎ行ｍ列のメモリセル
Ｃ11，．．．，Ｃnmと、各行（ロウ）のメモリセルを選
択するロウ選択信号を出力するロウデコーダＲＤと、各
行のメモリセル及びロウデコーダＲＤにそれぞれ接続さ
れ、ロウ選択信号を伝達するワード線ＷＬ１，．．．，
ＷＬｎと、入力されたアドレスを、各列（カラム）のメ
モリセルを選択するカラム選択信号にデコードして出力
するカラムデコーダＣＤと、入力された初期アドレスに
応じて、後続の動作サイクルにおいて所定ビット数のア
ドレスを所定シーケンスに基づいてクロックに同期して
順次自動的に発生し、カラムデコーダＣＤに出力するバ
ーストカウンタＢＣと、カラムデコーダＣＤから入力さ
れたカラム選択信号を所定タイミングで出力するカラム
レジスタＣＲＧと、カラムレジスタＣＲＧにそれぞれ接
続され、カラム選択信号を伝達するカラム選択信号線Ｙ
Ｓ１，．．．，ＹＳｍと、各列のメモリセルにそれぞれ
接続され、メモリセルのデータ入出力の際にデータ信号
を伝達するビット線及び反転側ビット線からなるビット
線対ＢＬ１，ＢＬ１Ｂ，．．．，ＢＬｍ，ＢＬｍＢと、
各ビット線対及び各カラム選択信号線にそれぞれ接続さ
れて、カラム選択信号が入力され、かつ、ビット線対に
より伝達されるデータ信号の入出力が行われるビット線
周辺回路ＣＡ１，．．．，ＣＡｍと、各ビット線周辺回
路を介して各ビット線対に接続されたデータバスＤＬ及
び反転側データバスＤＬＢからなるデータバス対と、ビ
ット線対、ビット線周辺回路及びデータバス対を介して
各メモリセルからデータを読み出し、増幅して出力する
リード回路ＲＣと、リード回路ＲＣにより増幅されたデ
ータを所定タイミングで入出力ポートＩ／Ｏに出力する
データ出力レジスタＲＧOUTと、入出力ポートＩ／Ｏか
ら入力されたデータを所定タイミングで出力するデータ
入力レジスタＲＧINと、データ入力レジスタＲＧINから
入力されたデータを増幅して出力し、データバス対、ビ
ット線周辺回路及びビット線対を介して各メモリセルに
書き込むライト回路ＷＣとを備えている。
成を示すブロック図である。従来のシンクロナスＳＲＡ
Ｍは、マトリクス状に配設されたｎ行ｍ列のメモリセル
Ｃ11，．．．，Ｃnmと、各行（ロウ）のメモリセルを選
択するロウ選択信号を出力するロウデコーダＲＤと、各
行のメモリセル及びロウデコーダＲＤにそれぞれ接続さ
れ、ロウ選択信号を伝達するワード線ＷＬ１，．．．，
ＷＬｎと、入力されたアドレスを、各列（カラム）のメ
モリセルを選択するカラム選択信号にデコードして出力
するカラムデコーダＣＤと、入力された初期アドレスに
応じて、後続の動作サイクルにおいて所定ビット数のア
ドレスを所定シーケンスに基づいてクロックに同期して
順次自動的に発生し、カラムデコーダＣＤに出力するバ
ーストカウンタＢＣと、カラムデコーダＣＤから入力さ
れたカラム選択信号を所定タイミングで出力するカラム
レジスタＣＲＧと、カラムレジスタＣＲＧにそれぞれ接
続され、カラム選択信号を伝達するカラム選択信号線Ｙ
Ｓ１，．．．，ＹＳｍと、各列のメモリセルにそれぞれ
接続され、メモリセルのデータ入出力の際にデータ信号
を伝達するビット線及び反転側ビット線からなるビット
線対ＢＬ１，ＢＬ１Ｂ，．．．，ＢＬｍ，ＢＬｍＢと、
各ビット線対及び各カラム選択信号線にそれぞれ接続さ
れて、カラム選択信号が入力され、かつ、ビット線対に
より伝達されるデータ信号の入出力が行われるビット線
周辺回路ＣＡ１，．．．，ＣＡｍと、各ビット線周辺回
路を介して各ビット線対に接続されたデータバスＤＬ及
び反転側データバスＤＬＢからなるデータバス対と、ビ
ット線対、ビット線周辺回路及びデータバス対を介して
各メモリセルからデータを読み出し、増幅して出力する
リード回路ＲＣと、リード回路ＲＣにより増幅されたデ
ータを所定タイミングで入出力ポートＩ／Ｏに出力する
データ出力レジスタＲＧOUTと、入出力ポートＩ／Ｏか
ら入力されたデータを所定タイミングで出力するデータ
入力レジスタＲＧINと、データ入力レジスタＲＧINから
入力されたデータを増幅して出力し、データバス対、ビ
ット線周辺回路及びビット線対を介して各メモリセルに
書き込むライト回路ＷＣとを備えている。
【０００７】各メモリセルＣ11，．．．，Ｃnmの構成に
ついて、第１行第１列のメモリセルＣ11を例に説明する
と、メモリセルＣ11は、環状に相互接続された第１、第
２のインバータＩＮＶ１１ａ，ＩＮＶ１１ｂと、第１列
のビット線ＢＬ１と第１のインバータＩＮＶ１１ａの入
力ノードとの間に接続され、ゲートが第１行のワード線
ＷＬ１に接続されたＮチャネルＭＯＳトランジスタから
なる第１のトランスファスイッチＴＳ１１と、第１列の
反転側ビット線ＢＬ１Ｂと第２のインバータＩＮＶ１１
ｂの入力ノードとの間に接続され、ゲートが第１行のワ
ード線ＷＬ１に接続されたＮチャネルＭＯＳトランジス
タからなる第１の反転側トランスファスイッチＴＳ１１
Ｂとを備えている。第１、第２のインバータＩＮＶ１１
ａ，ＩＮＶ１１ｂは、フリップフロップを構成してい
る。尚、他の各メモリセルも同様の構成である。
ついて、第１行第１列のメモリセルＣ11を例に説明する
と、メモリセルＣ11は、環状に相互接続された第１、第
２のインバータＩＮＶ１１ａ，ＩＮＶ１１ｂと、第１列
のビット線ＢＬ１と第１のインバータＩＮＶ１１ａの入
力ノードとの間に接続され、ゲートが第１行のワード線
ＷＬ１に接続されたＮチャネルＭＯＳトランジスタから
なる第１のトランスファスイッチＴＳ１１と、第１列の
反転側ビット線ＢＬ１Ｂと第２のインバータＩＮＶ１１
ｂの入力ノードとの間に接続され、ゲートが第１行のワ
ード線ＷＬ１に接続されたＮチャネルＭＯＳトランジス
タからなる第１の反転側トランスファスイッチＴＳ１１
Ｂとを備えている。第１、第２のインバータＩＮＶ１１
ａ，ＩＮＶ１１ｂは、フリップフロップを構成してい
る。尚、他の各メモリセルも同様の構成である。
【０００８】各ビット線周辺回路ＣＡ１，．．．，ＣＡ
ｍは、各ビット線及び反転側ビット線とデータバスＤＬ
及び反転側データバスＤＬＢとの間の接続及び切断を行
うカラムスイッチと、各ビット線及び反転側ビット線を
プリチャージするプリチャージ回路と、各ビット線及び
反転側ビット線をイコライズするイコライズ回路とを備
えている。カラム選択信号はカラムスイッチに入力さ
れ、これにより各ビット線及び反転側ビット線とデータ
バスＤＬ及び反転側データバスＤＬＢとの間の接続及び
切断が制御される。
ｍは、各ビット線及び反転側ビット線とデータバスＤＬ
及び反転側データバスＤＬＢとの間の接続及び切断を行
うカラムスイッチと、各ビット線及び反転側ビット線を
プリチャージするプリチャージ回路と、各ビット線及び
反転側ビット線をイコライズするイコライズ回路とを備
えている。カラム選択信号はカラムスイッチに入力さ
れ、これにより各ビット線及び反転側ビット線とデータ
バスＤＬ及び反転側データバスＤＬＢとの間の接続及び
切断が制御される。
【０００９】図６は、図５に示した従来のシンクロナス
ＳＲＡＭにおける主要な信号の波形を示したタイミング
チャートである。図６に示されている信号波形は、それ
ぞれ、クロック信号ＣＬＫ，アドレス信号Ａｄｄ，第１
行のワード線ＷＬ１のロウ選択信号、各ビット線ＢＬ及
び反転側ビット線ＢＬＢの電位、カラム選択信号線ＹＳ
１，ＹＳ２，ＹＳ３，ＹＳ４のカラム選択信号、入出力
ポートＩ／Ｏにおけるデータ信号Dataのものである。
ＳＲＡＭにおける主要な信号の波形を示したタイミング
チャートである。図６に示されている信号波形は、それ
ぞれ、クロック信号ＣＬＫ，アドレス信号Ａｄｄ，第１
行のワード線ＷＬ１のロウ選択信号、各ビット線ＢＬ及
び反転側ビット線ＢＬＢの電位、カラム選択信号線ＹＳ
１，ＹＳ２，ＹＳ３，ＹＳ４のカラム選択信号、入出力
ポートＩ／Ｏにおけるデータ信号Dataのものである。
【００１０】以下、図６を参照しながら、上記従来のシ
ンクロナスＳＲＡＭのデータ読出し動作について説明す
る。
ンクロナスＳＲＡＭのデータ読出し動作について説明す
る。
【００１１】メモリセルの読出し動作の際の最初のサイ
クルＴ1の開始時刻ｔ0において、クロック信号ＣＬＫの
立ち上がりエッジに同期してアドレス信号Ａｄｄが入力
されると、ロウデコーダＲＤ，カラムデコーダＣＤによ
りそれぞれデコード信号が生成され、それらのデコード
信号はロウ選択信号、カラム選択信号となる。
クルＴ1の開始時刻ｔ0において、クロック信号ＣＬＫの
立ち上がりエッジに同期してアドレス信号Ａｄｄが入力
されると、ロウデコーダＲＤ，カラムデコーダＣＤによ
りそれぞれデコード信号が生成され、それらのデコード
信号はロウ選択信号、カラム選択信号となる。
【００１２】ロウ選択信号により選択されたワード線を
ここでは第１行のワード線ＷＬ１とすると、第１行のワ
ード線ＷＬ１により伝達されたロウ選択信号により、第
１行のワード線ＷＬ１に接続されているメモリセルＣ1
1,Ｃ12，．．．，Ｃ1mのトランスファスイッチがオンに
なる。すると、選択されたメモリセルを構成するフリッ
プフロップの低電位側にトランスファスイッチを介して
電流が流れ込むことにより、予め高電位にプリチャージ
されイコライズされていたビット線対ＢＬ，ＢＬＢの一
方の電位が低下し、ビット線対ＢＬ，ＢＬＢに電位差が
生じてくる。このとき、リード回路ＲＣは、先行する読
出し動作において読み出したデータをキャンセルした準
備状態を保持している。
ここでは第１行のワード線ＷＬ１とすると、第１行のワ
ード線ＷＬ１により伝達されたロウ選択信号により、第
１行のワード線ＷＬ１に接続されているメモリセルＣ1
1,Ｃ12，．．．，Ｃ1mのトランスファスイッチがオンに
なる。すると、選択されたメモリセルを構成するフリッ
プフロップの低電位側にトランスファスイッチを介して
電流が流れ込むことにより、予め高電位にプリチャージ
されイコライズされていたビット線対ＢＬ，ＢＬＢの一
方の電位が低下し、ビット線対ＢＬ，ＢＬＢに電位差が
生じてくる。このとき、リード回路ＲＣは、先行する読
出し動作において読み出したデータをキャンセルした準
備状態を保持している。
【００１３】第２のサイクルＴ2においては、第１のサ
イクルＴ1においてカラムデコーダＣＤにより生成され
たカラム選択信号がカラムレジスタＣＲＧを介して、選
択されたカラム選択信号線に出力される。ここで選択さ
れたカラム選択信号線が第１列のカラム選択信号線ＹＳ
１であるとすると、第１列のカラム選択信号線ＹＳ１を
介してカラム選択信号が第１列のビット線周辺回路ＣＡ
１のカラムスイッチに入力され、第１列のビット線周辺
回路ＣＡ１のカラムスイッチがオンになる。それとほぼ
同時に、ビット線対ＢＬ１，ＢＬ１Ｂに生じていた微小
電位差がデータバス対ＤＬ，ＤＬＢに伝搬されてリード
回路ＲＣが活性化し、その微小電位差を増幅する。
イクルＴ1においてカラムデコーダＣＤにより生成され
たカラム選択信号がカラムレジスタＣＲＧを介して、選
択されたカラム選択信号線に出力される。ここで選択さ
れたカラム選択信号線が第１列のカラム選択信号線ＹＳ
１であるとすると、第１列のカラム選択信号線ＹＳ１を
介してカラム選択信号が第１列のビット線周辺回路ＣＡ
１のカラムスイッチに入力され、第１列のビット線周辺
回路ＣＡ１のカラムスイッチがオンになる。それとほぼ
同時に、ビット線対ＢＬ１，ＢＬ１Ｂに生じていた微小
電位差がデータバス対ＤＬ，ＤＬＢに伝搬されてリード
回路ＲＣが活性化し、その微小電位差を増幅する。
【００１４】第３のサイクルＴ3においては、リード回
路ＲＣにより増幅されたデータDataが、データ出力レジ
スタＲＧOUTを介して入出力ポートＩ／Ｏに出力され
る。尚、図６に示した読出し動作の例は、リードレイテ
ンシ４の読出し動作である。
路ＲＣにより増幅されたデータDataが、データ出力レジ
スタＲＧOUTを介して入出力ポートＩ／Ｏに出力され
る。尚、図６に示した読出し動作の例は、リードレイテ
ンシ４の読出し動作である。
【００１５】次に、バーストシーケンスによる動作につ
いて説明する。初期アドレスがカラムデコーダＣＤに入
力されると、これに応じて所定ビット数のアドレスがバ
ーストカウンタに入力され、後続の動作サイクルにおい
てクロック信号ＣＬＫに同期して所定ビット数のアドレ
スを順次自動的に発生する。図６に示した読出し動作の
例では、第２のサイクルＴ2以降において、所定のバー
ストシーケンスに基づき初期アドレスに応じて、カラム
選択信号を選択していく。そして、そのカラム選択信号
は、カラムレジスタＣＲＧを介してその次の動作サイク
ルから、所定のバーストシーケンスに基づいたカラムア
ドレスとして出力され、そのカラムアドレスに応じて読
出し動作を継続していく。
いて説明する。初期アドレスがカラムデコーダＣＤに入
力されると、これに応じて所定ビット数のアドレスがバ
ーストカウンタに入力され、後続の動作サイクルにおい
てクロック信号ＣＬＫに同期して所定ビット数のアドレ
スを順次自動的に発生する。図６に示した読出し動作の
例では、第２のサイクルＴ2以降において、所定のバー
ストシーケンスに基づき初期アドレスに応じて、カラム
選択信号を選択していく。そして、そのカラム選択信号
は、カラムレジスタＣＲＧを介してその次の動作サイク
ルから、所定のバーストシーケンスに基づいたカラムア
ドレスとして出力され、そのカラムアドレスに応じて読
出し動作を継続していく。
【００１６】
【発明が解決しようとする課題】上記回路動作では、リ
ードレイテンシ４の読出し動作の高速化を図るため、次
のような工夫を加えている。
ードレイテンシ４の読出し動作の高速化を図るため、次
のような工夫を加えている。
【００１７】初期アドレスが取り込まれてワード線が選
択されてから、ビット線対に電位差が生じ、その電位差
は時間の経過とともに増大していく。リード回路ＲＣ
は、そのビット線対の電位差を増幅するのであるが、そ
の電位差が大きければ大きいほど、動作マージンは向上
する。ワード線が選択されてから後の最初のバーストア
ドレスでのビット線対電位差ΔＶ1が最小であるので、
リード回路ＲＣの動作マージンは最小となる。
択されてから、ビット線対に電位差が生じ、その電位差
は時間の経過とともに増大していく。リード回路ＲＣ
は、そのビット線対の電位差を増幅するのであるが、そ
の電位差が大きければ大きいほど、動作マージンは向上
する。ワード線が選択されてから後の最初のバーストア
ドレスでのビット線対電位差ΔＶ1が最小であるので、
リード回路ＲＣの動作マージンは最小となる。
【００１８】そこで、動作マージンが最小となる最初の
バーストアドレスに対応するメモリセルの読出し動作に
２サイクルを充て、その後のバーストアドレスに対応す
るメモリセルの読出し動作には１サイクルを充てる。リ
ードレイテンシの動作スペックよるサイクル数、即ち、
初期アドレスを取り込んでからそれに対応するデータを
出力するまでのサイクル数を、動作マージンが最小であ
る最初のバーストアドレスに対応するデータ読出しサイ
クルに費やすことにより、読出し動作の高速化を実現し
ている。
バーストアドレスに対応するメモリセルの読出し動作に
２サイクルを充て、その後のバーストアドレスに対応す
るメモリセルの読出し動作には１サイクルを充てる。リ
ードレイテンシの動作スペックよるサイクル数、即ち、
初期アドレスを取り込んでからそれに対応するデータを
出力するまでのサイクル数を、動作マージンが最小であ
る最初のバーストアドレスに対応するデータ読出しサイ
クルに費やすことにより、読出し動作の高速化を実現し
ている。
【００１９】しかし、総ての出力データを同じ動作シー
ケンスで読み出すことはせず、初期アドレスに対応する
読出し動作のみ特別なシーケンスを採用していることに
起因して、動作解析の上で考慮しなくてはならない要素
が増加して解析を複雑にしており、システム回路及び内
部タイミング設定も複雑となるという問題点がある。
ケンスで読み出すことはせず、初期アドレスに対応する
読出し動作のみ特別なシーケンスを採用していることに
起因して、動作解析の上で考慮しなくてはならない要素
が増加して解析を複雑にしており、システム回路及び内
部タイミング設定も複雑となるという問題点がある。
【００２０】また、上記読出し動作において、バースト
シーケンスによる動作時には、所定ビットのバーストシ
ーケンスが終了するまで、ワード線は選択された状態が
継続することになる。ワード線が選択されている間は、
メモリセルに電流が流れ続けるので、消費電流が増大す
るという問題点もある。
シーケンスによる動作時には、所定ビットのバーストシ
ーケンスが終了するまで、ワード線は選択された状態が
継続することになる。ワード線が選択されている間は、
メモリセルに電流が流れ続けるので、消費電流が増大す
るという問題点もある。
【００２１】本発明は、リードレイテンシに対応したバ
ーストシーケンスによる各動作サイクルにおける読出し
動作を同一のシーケンスにすることにより、システム回
路の簡素化と、それに伴う動作解析の容易化を実現する
ことを目的とする。
ーストシーケンスによる各動作サイクルにおける読出し
動作を同一のシーケンスにすることにより、システム回
路の簡素化と、それに伴う動作解析の容易化を実現する
ことを目的とする。
【００２２】また、複数のリードレイテンシに対応可能
で、バーストモード下の高速動作が可能な同期型ＳＲＡ
Ｍを提供することを目的とする。
で、バーストモード下の高速動作が可能な同期型ＳＲＡ
Ｍを提供することを目的とする。
【００２３】さらに、バーストシーケンスによる読出し
動作時のメモリセルによる消費電流の削減を図ることを
目的とする。
動作時のメモリセルによる消費電流の削減を図ることを
目的とする。
【００２４】
【課題を解決するための手段】本発明に係る半導体記憶
装置によれば、マトリクス状に配設された複数のメモリ
セルを含むメモリセルサブアレイと、上記メモリセルサ
ブアレイの各行のメモリセルを選択するロウ選択信号を
伝達するローカルロウデコーダと、上記メモリセルサブ
アレイの各行のメモリセル及び上記ローカルロウデコー
ダにそれぞれ接続され、ロウ選択信号を伝達する複数の
ローカルワード線と、上記メモリセルサブアレイの各列
のメモリセルにそれぞれ接続され、メモリセルのデータ
入出力の際にデータ信号を伝達するビット線及び反転側
ビット線からなる複数のビット線対と、上記メモリセル
サブアレイの上記各ビット線対にそれぞれ接続され、上
記ビット線対により伝達されるデータ信号の入出力が行
われる複数のビット線周辺回路からなるビット線周辺回
路群とをそれぞれ有する複数のメモリセルサブアレイ群
と、入力されたアドレスを、上記各メモリセルサブアレ
イの各行のメモリセルを選択するロウ選択信号にデコー
ドし、グローバルワード線を介して各ローカルロウデコ
ーダに出力するグローバルロウデコーダと、入力された
アドレスを、上記各メモリセルサブアレイの各列のメモ
リセルを選択するカラム選択信号にデコードし、複数の
カラム選択信号線を介して上記各ビット線周辺回路に出
力するカラムデコーダと、入力されたアドレスを、上記
各メモリセルサブアレイを選択する信号の基となる第１
のブロック選択信号にデコードして出力するブロックデ
コーダと、入力された初期アドレスに応じて、後続の動
作サイクルにおいて所定ビット数のアドレスを所定シー
ケンスに基づいてクロックに同期して順次自動的に発生
し、上記ブロックデコーダに出力するバーストカウンタ
と、上記ブロックデコーダから入力された上記第１のブ
ロック選択信号を、リードレイテンシに対応したタイミ
ングの第２のブロック選択信号として順次出力し、か
つ、上記第１のブロック選択信号を、リードレイテンシ
に対応した長さの信号であって、上記各ローカルロウデ
コーダに入力されて上記各ローカルロウデコーダによる
ロウ選択信号の伝達を制御する第３のブロック選択信号
として出力する複数のブロックデコーダ選択時間調整回
路と、上記各ビット線周辺回路群の上記各ビット線周辺
回路にローカルデータ線対を介してそれぞれ接続され、
上記第２のブロック選択信号が入力されることにより、
上記ローカルデータ線対を介したデータの入出力の可否
を制御する複数のブロックスイッチと、上記各ブロック
スイッチを介して上記各ローカルデータ線対に接続され
たデータバス及び反転側データバスからなるデータバス
対と、上記ビット線対、上記ビット線周辺回路、上記ロ
ーカルデータ線対、上記ブロックスイッチ及び上記デー
タバス対を介して各メモリセルからデータを読み出し、
増幅して出力するリード回路と、入力されたデータを増
幅して出力し、上記データバス対、上記ブロックスイッ
チ、上記ローカルデータ線対、上記ビット線周辺回路及
び上記ビット線対を介して各メモリセルに書き込むライ
ト回路と、を備えたことを特徴とし、この構成により、
リードレイテンシに対応したバーストシーケンスによる
各動作サイクルにおける読出し動作を同一のシーケンス
にすることにより、システム回路の簡素化と、それに伴
う動作解析の容易化を実現することができ、また、複数
のリードレイテンシに対応可能で、バーストモード下の
高速動作が可能な同期型ＳＲＡＭを提供することがで
き、さらに、バーストシーケンスによる読出し動作時の
メモリセルによる消費電流の削減を図ることができる。
装置によれば、マトリクス状に配設された複数のメモリ
セルを含むメモリセルサブアレイと、上記メモリセルサ
ブアレイの各行のメモリセルを選択するロウ選択信号を
伝達するローカルロウデコーダと、上記メモリセルサブ
アレイの各行のメモリセル及び上記ローカルロウデコー
ダにそれぞれ接続され、ロウ選択信号を伝達する複数の
ローカルワード線と、上記メモリセルサブアレイの各列
のメモリセルにそれぞれ接続され、メモリセルのデータ
入出力の際にデータ信号を伝達するビット線及び反転側
ビット線からなる複数のビット線対と、上記メモリセル
サブアレイの上記各ビット線対にそれぞれ接続され、上
記ビット線対により伝達されるデータ信号の入出力が行
われる複数のビット線周辺回路からなるビット線周辺回
路群とをそれぞれ有する複数のメモリセルサブアレイ群
と、入力されたアドレスを、上記各メモリセルサブアレ
イの各行のメモリセルを選択するロウ選択信号にデコー
ドし、グローバルワード線を介して各ローカルロウデコ
ーダに出力するグローバルロウデコーダと、入力された
アドレスを、上記各メモリセルサブアレイの各列のメモ
リセルを選択するカラム選択信号にデコードし、複数の
カラム選択信号線を介して上記各ビット線周辺回路に出
力するカラムデコーダと、入力されたアドレスを、上記
各メモリセルサブアレイを選択する信号の基となる第１
のブロック選択信号にデコードして出力するブロックデ
コーダと、入力された初期アドレスに応じて、後続の動
作サイクルにおいて所定ビット数のアドレスを所定シー
ケンスに基づいてクロックに同期して順次自動的に発生
し、上記ブロックデコーダに出力するバーストカウンタ
と、上記ブロックデコーダから入力された上記第１のブ
ロック選択信号を、リードレイテンシに対応したタイミ
ングの第２のブロック選択信号として順次出力し、か
つ、上記第１のブロック選択信号を、リードレイテンシ
に対応した長さの信号であって、上記各ローカルロウデ
コーダに入力されて上記各ローカルロウデコーダによる
ロウ選択信号の伝達を制御する第３のブロック選択信号
として出力する複数のブロックデコーダ選択時間調整回
路と、上記各ビット線周辺回路群の上記各ビット線周辺
回路にローカルデータ線対を介してそれぞれ接続され、
上記第２のブロック選択信号が入力されることにより、
上記ローカルデータ線対を介したデータの入出力の可否
を制御する複数のブロックスイッチと、上記各ブロック
スイッチを介して上記各ローカルデータ線対に接続され
たデータバス及び反転側データバスからなるデータバス
対と、上記ビット線対、上記ビット線周辺回路、上記ロ
ーカルデータ線対、上記ブロックスイッチ及び上記デー
タバス対を介して各メモリセルからデータを読み出し、
増幅して出力するリード回路と、入力されたデータを増
幅して出力し、上記データバス対、上記ブロックスイッ
チ、上記ローカルデータ線対、上記ビット線周辺回路及
び上記ビット線対を介して各メモリセルに書き込むライ
ト回路と、を備えたことを特徴とし、この構成により、
リードレイテンシに対応したバーストシーケンスによる
各動作サイクルにおける読出し動作を同一のシーケンス
にすることにより、システム回路の簡素化と、それに伴
う動作解析の容易化を実現することができ、また、複数
のリードレイテンシに対応可能で、バーストモード下の
高速動作が可能な同期型ＳＲＡＭを提供することがで
き、さらに、バーストシーケンスによる読出し動作時の
メモリセルによる消費電流の削減を図ることができる。
【００２５】上記各ブロックデコーダ選択時間調整回路
は、上記第１のブロック選択信号が入力される第１のレ
ジスタと、上記第１のブロック選択信号及び上記第１の
レジスタの出力信号が入力される第１の２入力ＮＯＲ論
理ゲートと、上記第１の２入力ＮＯＲ論理ゲートの出力
信号が入力される第１のインバータとから構成された第
１段の回路ブロックであって、上記ブロックデコーダ選
択時間調整回路の最終段が上記第１段の回路ブロックで
ある場合には、上記第１のレジスタの出力信号が上記第
２のブロック選択信号となり、上記第１のインバータの
出力信号が上記第３のブロック選択信号となる第１段の
回路ブロックと、第ｋ−１段（ｋは２以上の整数）のレ
ジスタの出力信号が入力される第ｋのレジスタと、第ｋ
−１段のインバータの出力信号及び上記第ｋのレジスタ
の出力信号が入力される第ｋの２入力ＮＯＲ論理ゲート
と、上記第ｋの２入力ＮＯＲ論理ゲートの出力信号が入
力される第ｋのインバータとから構成された第ｋ段の回
路ブロックであって、上記ブロックデコーダ選択時間調
整回路の最終段が上記第ｋ段の回路ブロックである場合
には、上記第ｋのレジスタの出力信号が上記第２のブロ
ック選択信号となり、上記第ｋのインバータの出力信号
が上記第３のブロック選択信号となる第ｋ段の回路ブロ
ックと、を備えた回路であるものとするとよい。
は、上記第１のブロック選択信号が入力される第１のレ
ジスタと、上記第１のブロック選択信号及び上記第１の
レジスタの出力信号が入力される第１の２入力ＮＯＲ論
理ゲートと、上記第１の２入力ＮＯＲ論理ゲートの出力
信号が入力される第１のインバータとから構成された第
１段の回路ブロックであって、上記ブロックデコーダ選
択時間調整回路の最終段が上記第１段の回路ブロックで
ある場合には、上記第１のレジスタの出力信号が上記第
２のブロック選択信号となり、上記第１のインバータの
出力信号が上記第３のブロック選択信号となる第１段の
回路ブロックと、第ｋ−１段（ｋは２以上の整数）のレ
ジスタの出力信号が入力される第ｋのレジスタと、第ｋ
−１段のインバータの出力信号及び上記第ｋのレジスタ
の出力信号が入力される第ｋの２入力ＮＯＲ論理ゲート
と、上記第ｋの２入力ＮＯＲ論理ゲートの出力信号が入
力される第ｋのインバータとから構成された第ｋ段の回
路ブロックであって、上記ブロックデコーダ選択時間調
整回路の最終段が上記第ｋ段の回路ブロックである場合
には、上記第ｋのレジスタの出力信号が上記第２のブロ
ック選択信号となり、上記第ｋのインバータの出力信号
が上記第３のブロック選択信号となる第ｋ段の回路ブロ
ックと、を備えた回路であるものとするとよい。
【００２６】上記各ブロックデコーダ選択時間調整回路
の上記回路ブロックの段数Ｍ（Ｍ＝１又はｋ）は、リー
ドレイテンシに対応して設定されることとするとよい。
の上記回路ブロックの段数Ｍ（Ｍ＝１又はｋ）は、リー
ドレイテンシに対応して設定されることとするとよい。
【００２７】上記各ブロックデコーダ選択時間調整回路
の上記回路ブロックの段数Ｍは、リードレイテンシと比
例関係が成立するように設定されることとするとよい。
の上記回路ブロックの段数Ｍは、リードレイテンシと比
例関係が成立するように設定されることとするとよい。
【００２８】上記各ブロックデコーダ選択時間調整回路
の上記回路ブロックの段数Ｍは、リードレイテンシＮと
Ｎ＝Ｍ＋３の比例関係が成立するように設定されること
とするとよい。
の上記回路ブロックの段数Ｍは、リードレイテンシＮと
Ｎ＝Ｍ＋３の比例関係が成立するように設定されること
とするとよい。
【００２９】上記各ブロックデコーダ選択時間調整回路
の上記回路ブロックの段数Ｍは、総て等しく設定される
こととするとよい。
の上記回路ブロックの段数Ｍは、総て等しく設定される
こととするとよい。
【００３０】上記第２のブロック選択信号は、上記第１
のブロック選択信号が上記各ブロックデコーダ選択時間
調整回路に入力されたサイクルから、リードレイテンシ
に対応したサイクル数だけ遅れて出力される信号であ
り、上記第３のブロック選択信号は、上記第１のブロッ
ク選択信号が上記各ブロックデコーダ選択時間調整回路
に入力されたサイクルから、リードレイテンシに対応し
たサイクル数だけ遅れたサイクルが終了するまで選択状
態を維持する信号であることとするとよい。
のブロック選択信号が上記各ブロックデコーダ選択時間
調整回路に入力されたサイクルから、リードレイテンシ
に対応したサイクル数だけ遅れて出力される信号であ
り、上記第３のブロック選択信号は、上記第１のブロッ
ク選択信号が上記各ブロックデコーダ選択時間調整回路
に入力されたサイクルから、リードレイテンシに対応し
たサイクル数だけ遅れたサイクルが終了するまで選択状
態を維持する信号であることとするとよい。
【００３１】上記複数のブロックデコーダ選択時間調整
回路は、上記複数のメモリセルサブアレイ群及び上記複
数のブロックスイッチに対応した個数だけ備えられてお
り、上記各ブロックデコーダ選択時間調整回路には、上
記第１のブロック選択信号がサイクルごとに順次入力さ
れることとするとよい。
回路は、上記複数のメモリセルサブアレイ群及び上記複
数のブロックスイッチに対応した個数だけ備えられてお
り、上記各ブロックデコーダ選択時間調整回路には、上
記第１のブロック選択信号がサイクルごとに順次入力さ
れることとするとよい。
【００３２】上記各ビット線周辺回路は、上記ビット線
及び反転側ビット線と上記ローカルデータ線及び反転側
ローカルデータ線との間の接続及び切断を上記カラム選
択信号の入力に基づき行うカラムスイッチと、上記ビッ
ト線及び反転側ビット線をプリチャージするプリチャー
ジ回路と、上記ビット線及び反転側ビット線をイコライ
ズするイコライズ回路と、を備えた回路であることとす
るとよい。
及び反転側ビット線と上記ローカルデータ線及び反転側
ローカルデータ線との間の接続及び切断を上記カラム選
択信号の入力に基づき行うカラムスイッチと、上記ビッ
ト線及び反転側ビット線をプリチャージするプリチャー
ジ回路と、上記ビット線及び反転側ビット線をイコライ
ズするイコライズ回路と、を備えた回路であることとす
るとよい。
【００３３】
【発明の実施の形態】本発明に係る半導体記憶装置の構
成の概要は、次の通りである。
成の概要は、次の通りである。
【００３４】本発明に係る半導体記憶装置においては、
メモリセルアレイを複数のメモリセルサブアレイに分割
し、リードレイテンシに対応して、ローカルワード線の
選択時間（サイクル）を設定する。メモリセルサブアレ
イからグローバルバス線まではスイッチを介して接続
し、バーストシーケンスによるスイッチのオンオフ制御
によりデータの衝突を防止し、ローカルワード線の複数
選択を可能とする。このように、ローカルワード線の複
数選択を可能にしたことにより、リードレイテンシに対
応した読出し動作の高速化を実現することができ、さら
に、バーストシーケンスによりスイッチのオンオフ制御
を行うことにより、バーストモードでの読出し動作の高
速化が可能となる。
メモリセルアレイを複数のメモリセルサブアレイに分割
し、リードレイテンシに対応して、ローカルワード線の
選択時間（サイクル）を設定する。メモリセルサブアレ
イからグローバルバス線まではスイッチを介して接続
し、バーストシーケンスによるスイッチのオンオフ制御
によりデータの衝突を防止し、ローカルワード線の複数
選択を可能とする。このように、ローカルワード線の複
数選択を可能にしたことにより、リードレイテンシに対
応した読出し動作の高速化を実現することができ、さら
に、バーストシーケンスによりスイッチのオンオフ制御
を行うことにより、バーストモードでの読出し動作の高
速化が可能となる。
【００３５】以下、本発明に係る半導体記憶装置である
シンクロナスＳＲＡＭの実施の一形態について、図面を
参照しながら説明する。
シンクロナスＳＲＡＭの実施の一形態について、図面を
参照しながら説明する。
【００３６】図１は、本発明に係るシンクロナスＳＲＡ
Ｍの実施の一形態における構成を示すブロック図であ
る。図１の例における本発明に係るシンクロナスＳＲＡ
Ｍにおいては、メモリセルアレイが４つのメモリセルサ
ブアレイ群に分割されている。即ち、ｎ行ｍ列のメモリ
セルを含むメモリセルアレイが、ｎ行ｌ列（４ｌ＝ｍ）
のメモリセルを含む４つのメモリセルサブアレイ群に分
割されている。
Ｍの実施の一形態における構成を示すブロック図であ
る。図１の例における本発明に係るシンクロナスＳＲＡ
Ｍにおいては、メモリセルアレイが４つのメモリセルサ
ブアレイ群に分割されている。即ち、ｎ行ｍ列のメモリ
セルを含むメモリセルアレイが、ｎ行ｌ列（４ｌ＝ｍ）
のメモリセルを含む４つのメモリセルサブアレイ群に分
割されている。
【００３７】第１のメモリセルサブアレイ群は、マトリ
クス状に配設されたｎ行ｌ列のメモリセルＣ1
1，．．．，Ｃnlを含む第１のメモリセルサブアレイＳ
Ａ１と、第１のメモリセルサブアレイＳＡ１の各行のメ
モリセルを選択するロウ選択信号を伝達する第１のロー
カルロウデコーダＬＲＤ１と、第１のメモリセルサブア
レイＳＡ１の各行のメモリセル及び第１のローカルロウ
デコーダＬＲＤにそれぞれ接続され、ロウ選択信号を伝
達するローカルワード線ＬＷＬ１−１，．．．，ＬＷＬ
１−ｎと、第１のメモリセルサブアレイＳＡ１の各列の
メモリセルにそれぞれ接続され、メモリセルのデータ入
出力の際にデータ信号を伝達するビット線及び反転側ビ
ット線からなるビット線対ＢＬ１１，ＢＬ１１
Ｂ，．．．，ＢＬ１ｌ，ＢＬ１ｌＢと、第１のメモリセ
ルサブアレイＳＡ１の各ビット線対にそれぞれ接続さ
れ、ビット線対により伝達されるデータ信号の入出力が
行われるビット線周辺回路ＣＳＡ１１，．．．，ＣＳＡ
１ｌからなる第１のビット線周辺回路群ＣＳＡ１とを備
えている。
クス状に配設されたｎ行ｌ列のメモリセルＣ1
1，．．．，Ｃnlを含む第１のメモリセルサブアレイＳ
Ａ１と、第１のメモリセルサブアレイＳＡ１の各行のメ
モリセルを選択するロウ選択信号を伝達する第１のロー
カルロウデコーダＬＲＤ１と、第１のメモリセルサブア
レイＳＡ１の各行のメモリセル及び第１のローカルロウ
デコーダＬＲＤにそれぞれ接続され、ロウ選択信号を伝
達するローカルワード線ＬＷＬ１−１，．．．，ＬＷＬ
１−ｎと、第１のメモリセルサブアレイＳＡ１の各列の
メモリセルにそれぞれ接続され、メモリセルのデータ入
出力の際にデータ信号を伝達するビット線及び反転側ビ
ット線からなるビット線対ＢＬ１１，ＢＬ１１
Ｂ，．．．，ＢＬ１ｌ，ＢＬ１ｌＢと、第１のメモリセ
ルサブアレイＳＡ１の各ビット線対にそれぞれ接続さ
れ、ビット線対により伝達されるデータ信号の入出力が
行われるビット線周辺回路ＣＳＡ１１，．．．，ＣＳＡ
１ｌからなる第１のビット線周辺回路群ＣＳＡ１とを備
えている。
【００３８】第２のメモリセルサブアレイ群は、マトリ
クス状に配設されたｎ行ｌ列のメモリセルＣ1(l+
1)，．．．，Ｃn(2l)を含む第２のメモリセルサブアレ
イＳＡ２と、第２のメモリセルサブアレイＳＡ２の各行
のメモリセルを選択するロウ選択信号を伝達する第２の
ローカルロウデコーダＬＲＤ２と、第２のメモリセルサ
ブアレイＳＡ２の各行のメモリセル及び第２のローカル
ロウデコーダＬＲＤ２にそれぞれ接続され、ロウ選択信
号を伝達するローカルワード線ＬＷＬ２−１，．．．，
ＬＷＬ２−ｎと、第２のメモリセルサブアレイＳＡ２の
各列のメモリセルにそれぞれ接続され、メモリセルのデ
ータ入出力の際にデータ信号を伝達するビット線及び反
転側ビット線からなるビット線対ＢＬ２１，ＢＬ２１
Ｂ，．．．，ＢＬ２ｌ，ＢＬ２ｌＢと、第２のメモリセ
ルサブアレイＳＡ２の各ビット線対にそれぞれ接続さ
れ、ビット線対により伝達されるデータ信号の入出力が
行われるビット線周辺回路ＣＳＡ２１，．．．，ＣＳＡ
２ｌからなる第２のビット線周辺回路群ＣＳＡ２とを備
えている。
クス状に配設されたｎ行ｌ列のメモリセルＣ1(l+
1)，．．．，Ｃn(2l)を含む第２のメモリセルサブアレ
イＳＡ２と、第２のメモリセルサブアレイＳＡ２の各行
のメモリセルを選択するロウ選択信号を伝達する第２の
ローカルロウデコーダＬＲＤ２と、第２のメモリセルサ
ブアレイＳＡ２の各行のメモリセル及び第２のローカル
ロウデコーダＬＲＤ２にそれぞれ接続され、ロウ選択信
号を伝達するローカルワード線ＬＷＬ２−１，．．．，
ＬＷＬ２−ｎと、第２のメモリセルサブアレイＳＡ２の
各列のメモリセルにそれぞれ接続され、メモリセルのデ
ータ入出力の際にデータ信号を伝達するビット線及び反
転側ビット線からなるビット線対ＢＬ２１，ＢＬ２１
Ｂ，．．．，ＢＬ２ｌ，ＢＬ２ｌＢと、第２のメモリセ
ルサブアレイＳＡ２の各ビット線対にそれぞれ接続さ
れ、ビット線対により伝達されるデータ信号の入出力が
行われるビット線周辺回路ＣＳＡ２１，．．．，ＣＳＡ
２ｌからなる第２のビット線周辺回路群ＣＳＡ２とを備
えている。
【００３９】第３のメモリセルサブアレイ群は、マトリ
クス状に配設されたｎ行ｌ列のメモリセルＣ1(2l+
1)，．．．，Ｃn(3l)を含む第３のメモリセルサブアレ
イＳＡ３と、第３のメモリセルサブアレイＳＡ３の各行
のメモリセルを選択するロウ選択信号を伝達する第３の
ローカルロウデコーダＬＲＤ３と、第３のメモリセルサ
ブアレイＳＡ３の各行のメモリセル及び第３のローカル
ロウデコーダＬＲＤ３にそれぞれ接続され、ロウ選択信
号を伝達するローカルワード線ＬＷＬ３−１，．．．，
ＬＷＬ３−ｎと、第３のメモリセルサブアレイＳＡ３の
各列のメモリセルにそれぞれ接続され、メモリセルのデ
ータ入出力の際にデータ信号を伝達するビット線及び反
転側ビット線からなるビット線対ＢＬ３１，ＢＬ３１
Ｂ，．．．，ＢＬ３ｌ，ＢＬ３ｌＢと、第３のメモリセ
ルサブアレイＳＡ３の各ビット線対にそれぞれ接続さ
れ、ビット線対により伝達されるデータ信号の入出力が
行われるビット線周辺回路ＣＳＡ３１，．．．，ＣＳＡ
３ｌからなる第３のビット線周辺回路群ＣＳＡ３とを備
えている。
クス状に配設されたｎ行ｌ列のメモリセルＣ1(2l+
1)，．．．，Ｃn(3l)を含む第３のメモリセルサブアレ
イＳＡ３と、第３のメモリセルサブアレイＳＡ３の各行
のメモリセルを選択するロウ選択信号を伝達する第３の
ローカルロウデコーダＬＲＤ３と、第３のメモリセルサ
ブアレイＳＡ３の各行のメモリセル及び第３のローカル
ロウデコーダＬＲＤ３にそれぞれ接続され、ロウ選択信
号を伝達するローカルワード線ＬＷＬ３−１，．．．，
ＬＷＬ３−ｎと、第３のメモリセルサブアレイＳＡ３の
各列のメモリセルにそれぞれ接続され、メモリセルのデ
ータ入出力の際にデータ信号を伝達するビット線及び反
転側ビット線からなるビット線対ＢＬ３１，ＢＬ３１
Ｂ，．．．，ＢＬ３ｌ，ＢＬ３ｌＢと、第３のメモリセ
ルサブアレイＳＡ３の各ビット線対にそれぞれ接続さ
れ、ビット線対により伝達されるデータ信号の入出力が
行われるビット線周辺回路ＣＳＡ３１，．．．，ＣＳＡ
３ｌからなる第３のビット線周辺回路群ＣＳＡ３とを備
えている。
【００４０】第４のメモリセルサブアレイ群は、マトリ
クス状に配設されたｎ行ｌ列のメモリセルＣ1(3l+
1)，．．．，Ｃn(4l)を含む第４のメモリセルサブアレ
イＳＡ４と、第４のメモリセルサブアレイＳＡ４の各行
のメモリセルを選択するロウ選択信号を伝達する第４の
ローカルロウデコーダＬＲＤ４と、第４のメモリセルサ
ブアレイＳＡ４の各行のメモリセル及び第４のローカル
ロウデコーダＬＲＤ４にそれぞれ接続され、ロウ選択信
号を伝達するローカルワード線ＬＷＬ４−１，．．．，
ＬＷＬ４−ｎと、第４のメモリセルサブアレイＳＡ４の
各列のメモリセルにそれぞれ接続され、メモリセルのデ
ータ入出力の際にデータ信号を伝達するビット線及び反
転側ビット線からなるビット線対ＢＬ４１，ＢＬ４１
Ｂ，．．．，ＢＬ４ｌ，ＢＬ４ｌＢと、第４のメモリセ
ルサブアレイＳＡ４の各ビット線対にそれぞれ接続さ
れ、ビット線対により伝達されるデータ信号の入出力が
行われるビット線周辺回路ＣＳＡ４１，．．．，ＣＳＡ
４ｌからなる第４のビット線周辺回路群ＣＳＡ４とを備
えている。
クス状に配設されたｎ行ｌ列のメモリセルＣ1(3l+
1)，．．．，Ｃn(4l)を含む第４のメモリセルサブアレ
イＳＡ４と、第４のメモリセルサブアレイＳＡ４の各行
のメモリセルを選択するロウ選択信号を伝達する第４の
ローカルロウデコーダＬＲＤ４と、第４のメモリセルサ
ブアレイＳＡ４の各行のメモリセル及び第４のローカル
ロウデコーダＬＲＤ４にそれぞれ接続され、ロウ選択信
号を伝達するローカルワード線ＬＷＬ４−１，．．．，
ＬＷＬ４−ｎと、第４のメモリセルサブアレイＳＡ４の
各列のメモリセルにそれぞれ接続され、メモリセルのデ
ータ入出力の際にデータ信号を伝達するビット線及び反
転側ビット線からなるビット線対ＢＬ４１，ＢＬ４１
Ｂ，．．．，ＢＬ４ｌ，ＢＬ４ｌＢと、第４のメモリセ
ルサブアレイＳＡ４の各ビット線対にそれぞれ接続さ
れ、ビット線対により伝達されるデータ信号の入出力が
行われるビット線周辺回路ＣＳＡ４１，．．．，ＣＳＡ
４ｌからなる第４のビット線周辺回路群ＣＳＡ４とを備
えている。
【００４１】また、本発明に係るシンクロナスＳＲＡＭ
は、入力されたアドレスを、各メモリセルサブアレイの
各行のメモリセルを選択するロウ選択信号にデコード
し、グローバルワード線ＧＷＬを介して各ローカルロウ
デコーダに出力するグローバルロウデコーダＧＲＤと、
入力されたアドレスを、各メモリセルサブアレイの各列
のメモリセルを選択するカラム選択信号にデコードし、
カラム選択信号線ＹＳ１，．．．，ＹＳｌを介して各ビ
ット線周辺回路に出力するカラムデコーダＣＤと、入力
されたアドレスを、各メモリセルサブアレイを選択する
信号の基となるブロック選択信号ＢＳＬ＿Ａにデコード
して出力するブロックデコーダＢＤと、入力された初期
アドレスに応じて、後続の動作サイクルにおいて所定ビ
ット数のアドレスを所定シーケンスに基づいてクロック
に同期して順次自動的に発生し、ブロックデコーダＢＤ
に出力するバーストカウンタＢＣと、ブロックデコーダ
ＢＤから入力されたブロック選択信号ＢＳＬ＿Ａを、リ
ードレイテンシに対応したタイミングのブロック選択信
号ＢＳＬ＿Ｂ＿１，ＢＳＬ＿Ｂ＿２，ＢＳＬ＿Ｂ＿３，
ＢＳＬ＿Ｂ＿４として順次出力し、かつ、ブロック選択
信号ＢＳＬ＿Ａを、リードレイテンシに対応した長さの
信号であって、各ローカルロウデコーダに入力されて各
ローカルロウデコーダによるロウ選択信号の伝達を制御
するブロック選択信号ＢＳＬ＿Ｃとして出力するブロッ
クデコーダ選択時間調整回路ＢＤＳＴＡＣとを備えてい
る。
は、入力されたアドレスを、各メモリセルサブアレイの
各行のメモリセルを選択するロウ選択信号にデコード
し、グローバルワード線ＧＷＬを介して各ローカルロウ
デコーダに出力するグローバルロウデコーダＧＲＤと、
入力されたアドレスを、各メモリセルサブアレイの各列
のメモリセルを選択するカラム選択信号にデコードし、
カラム選択信号線ＹＳ１，．．．，ＹＳｌを介して各ビ
ット線周辺回路に出力するカラムデコーダＣＤと、入力
されたアドレスを、各メモリセルサブアレイを選択する
信号の基となるブロック選択信号ＢＳＬ＿Ａにデコード
して出力するブロックデコーダＢＤと、入力された初期
アドレスに応じて、後続の動作サイクルにおいて所定ビ
ット数のアドレスを所定シーケンスに基づいてクロック
に同期して順次自動的に発生し、ブロックデコーダＢＤ
に出力するバーストカウンタＢＣと、ブロックデコーダ
ＢＤから入力されたブロック選択信号ＢＳＬ＿Ａを、リ
ードレイテンシに対応したタイミングのブロック選択信
号ＢＳＬ＿Ｂ＿１，ＢＳＬ＿Ｂ＿２，ＢＳＬ＿Ｂ＿３，
ＢＳＬ＿Ｂ＿４として順次出力し、かつ、ブロック選択
信号ＢＳＬ＿Ａを、リードレイテンシに対応した長さの
信号であって、各ローカルロウデコーダに入力されて各
ローカルロウデコーダによるロウ選択信号の伝達を制御
するブロック選択信号ＢＳＬ＿Ｃとして出力するブロッ
クデコーダ選択時間調整回路ＢＤＳＴＡＣとを備えてい
る。
【００４２】上記ブロックデコーダ選択時間調整回路Ｂ
ＤＳＴＡＣを備えていることが、本発明に係るシンクロ
ナスＳＲＡＭの構成上、最も特徴的な点である。
ＤＳＴＡＣを備えていることが、本発明に係るシンクロ
ナスＳＲＡＭの構成上、最も特徴的な点である。
【００４３】さらに、本発明に係るシンクロナスＳＲＡ
Ｍは、第１のビット線周辺回路群ＣＳＡ１の各ビット線
周辺回路にローカルデータ線対ＬＤＬ１，ＬＤＬＢ１を
介して接続され、ブロック選択信号ＢＳＬ＿Ｂ＿１が入
力されることにより、ローカルデータ線対ＬＤＬ１，Ｌ
ＤＬＢ１を介したデータの入出力の可否を制御する第１
のブロックスイッチＢＳ１と、第２のビット線周辺回路
群ＣＳＡ２の各ビット線周辺回路にローカルデータ線対
ＬＤＬ２，ＬＤＬＢ２を介して接続され、ブロック選択
信号ＢＳＬ＿Ｂ＿２が入力されることにより、ローカル
データ線対ＬＤＬ２，ＬＤＬＢ２を介したデータの入出
力の可否を制御する第２のブロックスイッチＢＳ２と、
第３のビット線周辺回路群ＣＳＡ３の各ビット線周辺回
路にローカルデータ線対ＬＤＬ３，ＬＤＬＢ３を介して
接続され、ブロック選択信号ＢＳＬ＿Ｂ＿３が入力され
ることにより、ローカルデータ線対ＬＤＬ３，ＬＤＬＢ
３を介したデータの入出力の可否を制御する第３のブロ
ックスイッチＢＳ３と、第４のビット線周辺回路群ＣＳ
Ａ４の各ビット線周辺回路にローカルデータ線対ＬＤＬ
４，ＬＤＬＢ４を介して接続され、ブロック選択信号Ｂ
ＳＬ＿Ｂ＿４が入力されることにより、ローカルデータ
線対ＬＤＬ４，ＬＤＬＢ４を介したデータの入出力の可
否を制御する第４のブロックスイッチＢＳ４とを備えて
いる。
Ｍは、第１のビット線周辺回路群ＣＳＡ１の各ビット線
周辺回路にローカルデータ線対ＬＤＬ１，ＬＤＬＢ１を
介して接続され、ブロック選択信号ＢＳＬ＿Ｂ＿１が入
力されることにより、ローカルデータ線対ＬＤＬ１，Ｌ
ＤＬＢ１を介したデータの入出力の可否を制御する第１
のブロックスイッチＢＳ１と、第２のビット線周辺回路
群ＣＳＡ２の各ビット線周辺回路にローカルデータ線対
ＬＤＬ２，ＬＤＬＢ２を介して接続され、ブロック選択
信号ＢＳＬ＿Ｂ＿２が入力されることにより、ローカル
データ線対ＬＤＬ２，ＬＤＬＢ２を介したデータの入出
力の可否を制御する第２のブロックスイッチＢＳ２と、
第３のビット線周辺回路群ＣＳＡ３の各ビット線周辺回
路にローカルデータ線対ＬＤＬ３，ＬＤＬＢ３を介して
接続され、ブロック選択信号ＢＳＬ＿Ｂ＿３が入力され
ることにより、ローカルデータ線対ＬＤＬ３，ＬＤＬＢ
３を介したデータの入出力の可否を制御する第３のブロ
ックスイッチＢＳ３と、第４のビット線周辺回路群ＣＳ
Ａ４の各ビット線周辺回路にローカルデータ線対ＬＤＬ
４，ＬＤＬＢ４を介して接続され、ブロック選択信号Ｂ
ＳＬ＿Ｂ＿４が入力されることにより、ローカルデータ
線対ＬＤＬ４，ＬＤＬＢ４を介したデータの入出力の可
否を制御する第４のブロックスイッチＢＳ４とを備えて
いる。
【００４４】またさらに、本発明に係るシンクロナスＳ
ＲＡＭは、各ブロックスイッチを介して各ローカルデー
タ線対に接続されたデータバスＤＬ及び反転側データバ
スＤＬＢからなるデータバス対と、ビット線対、ビット
線周辺回路、ローカルデータ線対、ブロックスイッチ及
びデータバス対を介して各メモリセルからデータを読み
出し、増幅して出力するリード回路ＲＣと、リード回路
ＲＣにより増幅されたデータを所定タイミングで入出力
ポートＩ／Ｏに出力するデータ出力レジスタＲＧOUT
と、入出力ポートＩ／Ｏから入力されたデータを所定タ
イミングで出力するデータ入力レジスタＲＧINと、デー
タ入力レジスタＲＧINから入力されたデータを増幅して
出力し、データバス対、ブロックスイッチ、ローカルデ
ータ線対、ビット線周辺回路及びビット線対を介して各
メモリセルに書き込むライト回路ＷＣとを備えている。
尚、リード回路ＲＣ及びライト回路ＷＣには、データバ
ス対をプリチャージするプリチャージ回路と、データバ
ス対をイコライズするイコライズ回路とがそれぞれ備え
られている。
ＲＡＭは、各ブロックスイッチを介して各ローカルデー
タ線対に接続されたデータバスＤＬ及び反転側データバ
スＤＬＢからなるデータバス対と、ビット線対、ビット
線周辺回路、ローカルデータ線対、ブロックスイッチ及
びデータバス対を介して各メモリセルからデータを読み
出し、増幅して出力するリード回路ＲＣと、リード回路
ＲＣにより増幅されたデータを所定タイミングで入出力
ポートＩ／Ｏに出力するデータ出力レジスタＲＧOUT
と、入出力ポートＩ／Ｏから入力されたデータを所定タ
イミングで出力するデータ入力レジスタＲＧINと、デー
タ入力レジスタＲＧINから入力されたデータを増幅して
出力し、データバス対、ブロックスイッチ、ローカルデ
ータ線対、ビット線周辺回路及びビット線対を介して各
メモリセルに書き込むライト回路ＷＣとを備えている。
尚、リード回路ＲＣ及びライト回路ＷＣには、データバ
ス対をプリチャージするプリチャージ回路と、データバ
ス対をイコライズするイコライズ回路とがそれぞれ備え
られている。
【００４５】各メモリセルの構成について、第１のメモ
リセルサブアレイＳＡ１の第１行第１列のメモリセルＣ
11を例に説明すると、メモリセルＣ11は、環状に相互接
続された第１、第２のインバータＩＮＶ１１ａ，ＩＮＶ
１１ｂと、第１列のビット線ＢＬ１１と第１のインバー
タＩＮＶ１１ａの入力ノードとの間に接続され、ゲート
が第１行のローカルワード線ＬＷＬ１−１に接続された
ＮチャネルＭＯＳトランジスタからなる第１のトランス
ファスイッチＴＳ１１と、第１列の反転側ビット線ＢＬ
１１Ｂと第２のインバータＩＮＶ１１ｂの入力ノードと
の間に接続され、ゲートが第１行のローカルワード線Ｌ
ＷＬ１−１に接続されたＮチャネルＭＯＳトランジスタ
からなる第１の反転側トランスファスイッチＴＳ１１Ｂ
とを備えている。第１、第２のインバータＩＮＶ１１
ａ，ＩＮＶ１１ｂは、フリップフロップを構成してい
る。尚、他の各メモリセルも同様の構成である。
リセルサブアレイＳＡ１の第１行第１列のメモリセルＣ
11を例に説明すると、メモリセルＣ11は、環状に相互接
続された第１、第２のインバータＩＮＶ１１ａ，ＩＮＶ
１１ｂと、第１列のビット線ＢＬ１１と第１のインバー
タＩＮＶ１１ａの入力ノードとの間に接続され、ゲート
が第１行のローカルワード線ＬＷＬ１−１に接続された
ＮチャネルＭＯＳトランジスタからなる第１のトランス
ファスイッチＴＳ１１と、第１列の反転側ビット線ＢＬ
１１Ｂと第２のインバータＩＮＶ１１ｂの入力ノードと
の間に接続され、ゲートが第１行のローカルワード線Ｌ
ＷＬ１−１に接続されたＮチャネルＭＯＳトランジスタ
からなる第１の反転側トランスファスイッチＴＳ１１Ｂ
とを備えている。第１、第２のインバータＩＮＶ１１
ａ，ＩＮＶ１１ｂは、フリップフロップを構成してい
る。尚、他の各メモリセルも同様の構成である。
【００４６】各ビット線周辺回路の構成について、第１
のメモリセルサブアレイＳＡ１のビット線周辺回路ＣＳ
Ａ１１を例に説明すると、ビット線周辺回路ＣＳＡ１１
は、ビット線ＢＬ１１及び反転側ビット線ＢＬ１１Ｂと
ローカルデータ線ＬＤＬ１及び反転側ローカルデータ線
ＬＤＬＢ１との間の接続及び切断を行うカラムスイッチ
と、ビット線ＢＬ１１及び反転側ビット線ＢＬ１１Ｂを
プリチャージするプリチャージ回路と、ビット線ＢＬ１
１及び反転側ビット線ＢＬ１１Ｂをイコライズするイコ
ライズ回路とを備えている。カラム選択信号はカラムス
イッチに入力され、これによりビット線ＢＬ１１及び反
転側ビット線ＢＬ１１Ｂとローカルデータ線ＬＤＬ１及
び反転側ローカルデータ線ＬＤＬＢ１との間の接続及び
切断が制御される。
のメモリセルサブアレイＳＡ１のビット線周辺回路ＣＳ
Ａ１１を例に説明すると、ビット線周辺回路ＣＳＡ１１
は、ビット線ＢＬ１１及び反転側ビット線ＢＬ１１Ｂと
ローカルデータ線ＬＤＬ１及び反転側ローカルデータ線
ＬＤＬＢ１との間の接続及び切断を行うカラムスイッチ
と、ビット線ＢＬ１１及び反転側ビット線ＢＬ１１Ｂを
プリチャージするプリチャージ回路と、ビット線ＢＬ１
１及び反転側ビット線ＢＬ１１Ｂをイコライズするイコ
ライズ回路とを備えている。カラム選択信号はカラムス
イッチに入力され、これによりビット線ＢＬ１１及び反
転側ビット線ＢＬ１１Ｂとローカルデータ線ＬＤＬ１及
び反転側ローカルデータ線ＬＤＬＢ１との間の接続及び
切断が制御される。
【００４７】次に、本発明に係るシンクロナスＳＲＡＭ
に備えられているブロックデコーダ選択時間調整回路Ｂ
ＤＳＴＡＣの構成について、具体的に説明する。
に備えられているブロックデコーダ選択時間調整回路Ｂ
ＤＳＴＡＣの構成について、具体的に説明する。
【００４８】図２は、ブロックデコーダ選択時間調整回
路ＢＤＳＴＡＣの構成を示したブロック図であり、図３
は、ブロックデコーダ選択時間調整回路ＢＤＳＴＡＣに
おける入出力信号及びクロック信号の波形を示したタイ
ミングチャートである。
路ＢＤＳＴＡＣの構成を示したブロック図であり、図３
は、ブロックデコーダ選択時間調整回路ＢＤＳＴＡＣに
おける入出力信号及びクロック信号の波形を示したタイ
ミングチャートである。
【００４９】ブロックデコーダ選択時間調整回路ＢＤＳ
ＴＡＣは、同様の構成の回路ブロックが複数段縦続接続
されたものである。但し、信号の入出力関係が、第１段
目と第２段目以降とでは、以下のように異なっている。
ＴＡＣは、同様の構成の回路ブロックが複数段縦続接続
されたものである。但し、信号の入出力関係が、第１段
目と第２段目以降とでは、以下のように異なっている。
【００５０】第１段の回路ブロックは、ブロック選択信
号ＢＳＬ＿Ａが入力される第１のレジスタＲＧ１と、ブ
ロック選択信号ＢＳＬ＿Ａ及び第１のレジスタＲＧ１の
出力信号が入力される第１の２入力ＮＯＲ論理ゲートＮ
ＯＲ１と、第１の２入力ＮＯＲ論理ゲートＮＯＲ１の出
力信号が入力される第１のインバータＩＮＶ１とから構
成されている。ブロックデコーダ選択時間調整回路ＢＤ
ＳＴＡＣが第１段の回路ブロックのみで構成される場合
には、第１のレジスタＲＧ１の出力信号がブロック選択
信号ＢＳＬ＿Ｂとなり、第１のインバータＩＮＶ１の出
力信号がブロック選択信号ＢＳＬ＿Ｃとなる。
号ＢＳＬ＿Ａが入力される第１のレジスタＲＧ１と、ブ
ロック選択信号ＢＳＬ＿Ａ及び第１のレジスタＲＧ１の
出力信号が入力される第１の２入力ＮＯＲ論理ゲートＮ
ＯＲ１と、第１の２入力ＮＯＲ論理ゲートＮＯＲ１の出
力信号が入力される第１のインバータＩＮＶ１とから構
成されている。ブロックデコーダ選択時間調整回路ＢＤ
ＳＴＡＣが第１段の回路ブロックのみで構成される場合
には、第１のレジスタＲＧ１の出力信号がブロック選択
信号ＢＳＬ＿Ｂとなり、第１のインバータＩＮＶ１の出
力信号がブロック選択信号ＢＳＬ＿Ｃとなる。
【００５１】第２段目以降の回路ブロック、例えば第ｋ
段（ｋは２以上の整数）の回路ブロックは、第ｋ−１段
のレジスタＲＧ（ｋ−１）の出力信号が入力される第ｋ
のレジスタＲＧｋと、第ｋ−１段のインバータＩＮＶ
（ｋ−１）の出力信号及び第ｋのレジスタＲＧｋの出力
信号が入力される第ｋの２入力ＮＯＲ論理ゲートＮＯＲ
ｋと、第ｋの２入力ＮＯＲ論理ゲートＮＯＲｋの出力信
号が入力される第ｋのインバータＩＮＶｋとから構成さ
れている。ブロックデコーダ選択時間調整回路ＢＤＳＴ
ＡＣの最終段が第ｋ段の回路ブロックである場合には、
第ｋのレジスタＲＧｋの出力信号がブロック選択信号Ｂ
ＳＬ＿Ｂとなり、第ｋのインバータＩＮＶｋの出力信号
がブロック選択信号ＢＳＬ＿Ｃとなる。
段（ｋは２以上の整数）の回路ブロックは、第ｋ−１段
のレジスタＲＧ（ｋ−１）の出力信号が入力される第ｋ
のレジスタＲＧｋと、第ｋ−１段のインバータＩＮＶ
（ｋ−１）の出力信号及び第ｋのレジスタＲＧｋの出力
信号が入力される第ｋの２入力ＮＯＲ論理ゲートＮＯＲ
ｋと、第ｋの２入力ＮＯＲ論理ゲートＮＯＲｋの出力信
号が入力される第ｋのインバータＩＮＶｋとから構成さ
れている。ブロックデコーダ選択時間調整回路ＢＤＳＴ
ＡＣの最終段が第ｋ段の回路ブロックである場合には、
第ｋのレジスタＲＧｋの出力信号がブロック選択信号Ｂ
ＳＬ＿Ｂとなり、第ｋのインバータＩＮＶｋの出力信号
がブロック選択信号ＢＳＬ＿Ｃとなる。
【００５２】回路ブロックの段数Ｍ（Ｍ＝１又はｋ）
は、リードレイテンシに対応した段数となっている。こ
こでは、回路ブロックの段数Ｍに対してリードレイテン
シＮとすると、Ｎ＝Ｍ＋３の比例関係が成立するように
設定している。従って、リードレイテンシ４の場合の回
路ブロックの段数は１段となり、リードレイテンシ５の
場合の回路ブロックの段数は２段となり、設定するリー
ドレイテンシの値に応じて、回路ブロックの段数を変更
するとよいことになる。
は、リードレイテンシに対応した段数となっている。こ
こでは、回路ブロックの段数Ｍに対してリードレイテン
シＮとすると、Ｎ＝Ｍ＋３の比例関係が成立するように
設定している。従って、リードレイテンシ４の場合の回
路ブロックの段数は１段となり、リードレイテンシ５の
場合の回路ブロックの段数は２段となり、設定するリー
ドレイテンシの値に応じて、回路ブロックの段数を変更
するとよいことになる。
【００５３】即ち、初期アドレスが取り込まれたサイク
ルからブロック選択信号ＢＳＬ＿ＢがＨ（High）レベル
になるまでのサイクル数を、上記回路ブロックの段数で
設定することができる。例えば、リードレイテンシ４の
場合、ブロック選択信号ＢＳＬ＿Ｂは、初期アドレスが
取り込まれたサイクルから１サイクル遅れてＨレベルに
なることになる。一方、ブロック選択信号ＢＳＬ＿Ｃ
は、ブロックデコーダＢＤからのブロック選択信号ＢＳ
Ｌ＿ＡがＨレベルになったサイクルから、ブロック選択
信号ＢＳＬ＿ＢがＨレベルになっているサイクルまでの
間、連続してＨレベルになっている信号である。
ルからブロック選択信号ＢＳＬ＿ＢがＨ（High）レベル
になるまでのサイクル数を、上記回路ブロックの段数で
設定することができる。例えば、リードレイテンシ４の
場合、ブロック選択信号ＢＳＬ＿Ｂは、初期アドレスが
取り込まれたサイクルから１サイクル遅れてＨレベルに
なることになる。一方、ブロック選択信号ＢＳＬ＿Ｃ
は、ブロックデコーダＢＤからのブロック選択信号ＢＳ
Ｌ＿ＡがＨレベルになったサイクルから、ブロック選択
信号ＢＳＬ＿ＢがＨレベルになっているサイクルまでの
間、連続してＨレベルになっている信号である。
【００５４】図１に示した本発明に係るシンクロナスＳ
ＲＡＭにおけるブロックデコーダ選択時間調整回路ＢＤ
ＳＴＡＣは、ブロック選択信号ＢＳＬ＿Ａの入力に応じ
て４つのブロック選択信号ＢＳＬ＿Ｂ＿１，ＢＳＬ＿Ｂ
＿２，ＢＳＬ＿Ｂ＿３，ＢＳＬ＿Ｂ＿４を順次出力する
ようになっている。そのための構成として、例えば、上
記ブロックデコーダ選択時間調整回路ＢＤＳＴＡＣを４
組備えたものとして、それらの各ブロックデコーダ選択
時間調整回路ＢＤＳＴＡＣにブロック選択信号ＢＳＬ＿
Ａを動作サイクルごとに順次入力するようにする。
ＲＡＭにおけるブロックデコーダ選択時間調整回路ＢＤ
ＳＴＡＣは、ブロック選択信号ＢＳＬ＿Ａの入力に応じ
て４つのブロック選択信号ＢＳＬ＿Ｂ＿１，ＢＳＬ＿Ｂ
＿２，ＢＳＬ＿Ｂ＿３，ＢＳＬ＿Ｂ＿４を順次出力する
ようになっている。そのための構成として、例えば、上
記ブロックデコーダ選択時間調整回路ＢＤＳＴＡＣを４
組備えたものとして、それらの各ブロックデコーダ選択
時間調整回路ＢＤＳＴＡＣにブロック選択信号ＢＳＬ＿
Ａを動作サイクルごとに順次入力するようにする。
【００５５】次に、上記本発明に係るシンクロナスＳＲ
ＡＭの読出し動作について、説明する。
ＡＭの読出し動作について、説明する。
【００５６】図４は、図１に示した本発明に係るシンク
ロナスＳＲＡＭにおける主要な信号の波形を示したタイ
ミングチャートである。図４に示されている信号波形
は、それぞれ、クロック信号ＣＬＫ，アドレス信号Ａｄ
ｄ，各メモリセルサブアレイの第１行、第２行、第３
行、第４行のローカルワード線ＬＷＬ１，ＬＷＬ２，Ｌ
ＷＬ３，ＬＷＬ４のロウ選択信号、各メモリセルサブア
レイの各ビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４及び
反転側ビット線ＢＬ１Ｂ，ＢＬ２Ｂ，ＢＬ３Ｂ，ＢＬ４
Ｂの電位、ブロック選択信号ＢＳＬ＿Ｂ＿１，ＢＳＬ＿
Ｂ＿２，ＢＳＬ＿Ｂ＿３，ＢＳＬ＿Ｂ＿４，データバス
対ＤＬ，ＤＬＢの電位、入出力ポートＩ／Ｏにおけるデ
ータ信号Dataのものである。
ロナスＳＲＡＭにおける主要な信号の波形を示したタイ
ミングチャートである。図４に示されている信号波形
は、それぞれ、クロック信号ＣＬＫ，アドレス信号Ａｄ
ｄ，各メモリセルサブアレイの第１行、第２行、第３
行、第４行のローカルワード線ＬＷＬ１，ＬＷＬ２，Ｌ
ＷＬ３，ＬＷＬ４のロウ選択信号、各メモリセルサブア
レイの各ビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４及び
反転側ビット線ＢＬ１Ｂ，ＢＬ２Ｂ，ＢＬ３Ｂ，ＢＬ４
Ｂの電位、ブロック選択信号ＢＳＬ＿Ｂ＿１，ＢＳＬ＿
Ｂ＿２，ＢＳＬ＿Ｂ＿３，ＢＳＬ＿Ｂ＿４，データバス
対ＤＬ，ＤＬＢの電位、入出力ポートＩ／Ｏにおけるデ
ータ信号Dataのものである。
【００５７】ここでは、リードレイテンシ４の設定とな
っている。従って、上記ブロックデコーダ選択時間調整
回路ＢＤＳＴＡＣを構成する回路ブロックの段数は、１
段である。
っている。従って、上記ブロックデコーダ選択時間調整
回路ＢＤＳＴＡＣを構成する回路ブロックの段数は、１
段である。
【００５８】メモリセルの読出し動作の際の最初のサイ
クルＴ1の開始時刻ｔ0において、クロック信号ＣＬＫの
立ち上がりエッジに同期してアドレス信号Ａｄｄが入力
されると、グローバルロウデコーダＧＲＤ，カラムデコ
ーダＣＤ，ブロックデコーダＢＤによりそれぞれデコー
ド信号が生成され、それらのデコード信号はロウ選択信
号、カラム選択信号、ブロック選択信号ＢＳＬ＿Ａとな
る。グローバルロウデコーダＧＲＤから出力されたロウ
選択信号と、ブロック選択信号ＢＳＬ＿Ａの入力に応じ
てブロックデコーダ選択時間調整回路ＢＤＳＴＡＣから
出力されるブロック選択信号ＢＳＬ＿Ｃとが、各ローカ
ルロウデコーダＬＲＤに入力されることにより、ここで
は先ずローカルワード線ＬＷＬ１が選択される。また、
カラム選択信号により選択されたビット線周辺回路ＣＳ
Ａのカラムスイッチがオンになる。
クルＴ1の開始時刻ｔ0において、クロック信号ＣＬＫの
立ち上がりエッジに同期してアドレス信号Ａｄｄが入力
されると、グローバルロウデコーダＧＲＤ，カラムデコ
ーダＣＤ，ブロックデコーダＢＤによりそれぞれデコー
ド信号が生成され、それらのデコード信号はロウ選択信
号、カラム選択信号、ブロック選択信号ＢＳＬ＿Ａとな
る。グローバルロウデコーダＧＲＤから出力されたロウ
選択信号と、ブロック選択信号ＢＳＬ＿Ａの入力に応じ
てブロックデコーダ選択時間調整回路ＢＤＳＴＡＣから
出力されるブロック選択信号ＢＳＬ＿Ｃとが、各ローカ
ルロウデコーダＬＲＤに入力されることにより、ここで
は先ずローカルワード線ＬＷＬ１が選択される。また、
カラム選択信号により選択されたビット線周辺回路ＣＳ
Ａのカラムスイッチがオンになる。
【００５９】選択されたローカルワード線ＬＷＬ１に接
続されているメモリセルＣのトランスファスイッチはオ
ンになるので、そのメモリセルＣの低電位側にトランス
ファスイッチを介してビット線対のいずれか一方から電
流が流れ込み、予め高電位にプリチャージされイコライ
ズされたビット線対のその一方の電位が低下し、第１の
メモリセルサブアレイに含まれているビット線対ＢＬ
１，ＢＬ１Ｂに電位差が生じてくる。このとき、ブロッ
ク選択信号ＢＳＬ＿Ｂ＿１は、まだＨレベルになってい
ない。
続されているメモリセルＣのトランスファスイッチはオ
ンになるので、そのメモリセルＣの低電位側にトランス
ファスイッチを介してビット線対のいずれか一方から電
流が流れ込み、予め高電位にプリチャージされイコライ
ズされたビット線対のその一方の電位が低下し、第１の
メモリセルサブアレイに含まれているビット線対ＢＬ
１，ＢＬ１Ｂに電位差が生じてくる。このとき、ブロッ
ク選択信号ＢＳＬ＿Ｂ＿１は、まだＨレベルになってい
ない。
【００６０】第２のサイクルＴ2においては、ブロック
選択信号ＢＳＬ＿Ｂ＿１がＨレベルになることにより、
第１のメモリセルサブアレイに含まれているビット線対
ＢＬ１，ＢＬ１Ｂの微小電位差がデータバス対ＤＬ，Ｄ
ＬＢに伝搬されてリード回路ＲＣに入力されることによ
り、リード回路ＲＣが活性化し、その微小電位差を増幅
する。
選択信号ＢＳＬ＿Ｂ＿１がＨレベルになることにより、
第１のメモリセルサブアレイに含まれているビット線対
ＢＬ１，ＢＬ１Ｂの微小電位差がデータバス対ＤＬ，Ｄ
ＬＢに伝搬されてリード回路ＲＣに入力されることによ
り、リード回路ＲＣが活性化し、その微小電位差を増幅
する。
【００６１】そして、増幅された電位差は、第３のサイ
クルＴ3において、データ出力レジスタＲＧOUTを介して
データ信号Dataとして、入出力ポートＩ／Ｏに出力され
る。尚、リード回路ＲＣは、データバス対ＤＬ，ＤＬＢ
の微小電位差を増幅した後は、データバス対ＤＬ，ＤＬ
Ｂをプリチャージ及びイコライズする。
クルＴ3において、データ出力レジスタＲＧOUTを介して
データ信号Dataとして、入出力ポートＩ／Ｏに出力され
る。尚、リード回路ＲＣは、データバス対ＤＬ，ＤＬＢ
の微小電位差を増幅した後は、データバス対ＤＬ，ＤＬ
Ｂをプリチャージ及びイコライズする。
【００６２】以下、第２，第３，第４のメモリセルサブ
アレイからのデータ信号Dataは、バーストシーケンスに
より順次出力されるので、このバーストシーケンスによ
る動作について説明する。
アレイからのデータ信号Dataは、バーストシーケンスに
より順次出力されるので、このバーストシーケンスによ
る動作について説明する。
【００６３】ブロックデコーダＢＤに初期アドレスが入
力されると、所定ビット数のアドレスがバーストカウン
タＢＣに入力され、バーストカウンタＢＣは後続のサイ
クルにおいて所定のバーストシーケンスに基づきクロッ
ク信号ＣＬＫに同期してアドレスを順次自動的に発生す
る。即ち、図４の第２のサイクルＴ2以降において、バ
ーストカウンタＢＣは、所定のバーストシーケンスに基
づきクロック信号ＣＬＫに同期してブロック選択信号Ｂ
ＳＬ＿Ａを順次発生していく。
力されると、所定ビット数のアドレスがバーストカウン
タＢＣに入力され、バーストカウンタＢＣは後続のサイ
クルにおいて所定のバーストシーケンスに基づきクロッ
ク信号ＣＬＫに同期してアドレスを順次自動的に発生す
る。即ち、図４の第２のサイクルＴ2以降において、バ
ーストカウンタＢＣは、所定のバーストシーケンスに基
づきクロック信号ＣＬＫに同期してブロック選択信号Ｂ
ＳＬ＿Ａを順次発生していく。
【００６４】ブロック選択信号ＢＳＬ＿Ａがブロックデ
コーダ選択時間調整回路ＢＤＳＴＡＣに入力されること
により出力されるブロック選択信号ＢＳＬ＿Ｂは、リー
ドレイテンシに応じてデータを出力するサイクルにおい
てＨレベルとなり、１サイクルでＬレベルになる。図１
の構成においては、ブロック選択信号ＢＳＬ＿Ａが所定
のバーストシーケンスに基づき順次自動発生していくの
に応じて、ブロックデコーダ選択時間調整回路ＢＤＳＴ
ＡＣによるリードレイテンシのサイクル分だけ遅れて、
ブロック選択信号ＢＳＬ＿Ｂ＿１，ＢＳＬ＿Ｂ＿２，Ｂ
ＳＬ＿Ｂ＿３，ＢＳＬ＿Ｂ＿４が順次１サイクルずつＨ
レベルになる。
コーダ選択時間調整回路ＢＤＳＴＡＣに入力されること
により出力されるブロック選択信号ＢＳＬ＿Ｂは、リー
ドレイテンシに応じてデータを出力するサイクルにおい
てＨレベルとなり、１サイクルでＬレベルになる。図１
の構成においては、ブロック選択信号ＢＳＬ＿Ａが所定
のバーストシーケンスに基づき順次自動発生していくの
に応じて、ブロックデコーダ選択時間調整回路ＢＤＳＴ
ＡＣによるリードレイテンシのサイクル分だけ遅れて、
ブロック選択信号ＢＳＬ＿Ｂ＿１，ＢＳＬ＿Ｂ＿２，Ｂ
ＳＬ＿Ｂ＿３，ＢＳＬ＿Ｂ＿４が順次１サイクルずつＨ
レベルになる。
【００６５】一方、ブロック選択信号ＢＳＬ＿Ｃは、ブ
ロック選択信号ＢＳＬ＿ＡがＨレベルになってから、リ
ードレイテンシに応じてデータを出力するサイクルの終
わりまで、Ｈレベルに維持される。即ち、ブロック選択
信号ＢＳＬ＿Ｃは、ブロック選択信号ＢＳＬ＿ＡがＨレ
ベルになってから、ブロック選択信号ＢＳＬ＿Ａに対応
するブロック選択信号ＢＳＬ＿ＢがＨレベルになるサイ
クルの終わりまで、Ｈレベルに維持される。従って、ブ
ロック選択信号ＢＳＬ＿ＡがＨレベルになってからブロ
ック選択信号ＢＳＬ＿Ｂ＿１がＨレベルになるサイクル
の終わりまでＨレベルに維持されるブロック選択信号Ｂ
ＳＬ＿Ｃ，ブロック選択信号ＢＳＬ＿ＡがＨレベルにな
ってからブロック選択信号ＢＳＬ＿Ｂ＿２がＨレベルに
なるサイクルの終わりまでＨレベルに維持されるブロッ
ク選択信号ＢＳＬ＿Ｃ，ブロック選択信号ＢＳＬ＿Ａが
Ｈレベルになってからブロック選択信号ＢＳＬ＿Ｂ＿３
がＨレベルになるサイクルの終わりまでＨレベルに維持
されるブロック選択信号ＢＳＬ＿Ｃ，ブロック選択信号
ＢＳＬ＿ＡがＨレベルになってからブロック選択信号Ｂ
ＳＬ＿Ｂ＿４がＨレベルになるサイクルの終わりまでＨ
レベルに維持されるブロック選択信号ＢＳＬ＿Ｃがそれ
ぞれ発生するので、同時に複数のブロック選択信号ＢＳ
Ｌ＿ＣがＨレベルになっていることもあり得る。
ロック選択信号ＢＳＬ＿ＡがＨレベルになってから、リ
ードレイテンシに応じてデータを出力するサイクルの終
わりまで、Ｈレベルに維持される。即ち、ブロック選択
信号ＢＳＬ＿Ｃは、ブロック選択信号ＢＳＬ＿ＡがＨレ
ベルになってから、ブロック選択信号ＢＳＬ＿Ａに対応
するブロック選択信号ＢＳＬ＿ＢがＨレベルになるサイ
クルの終わりまで、Ｈレベルに維持される。従って、ブ
ロック選択信号ＢＳＬ＿ＡがＨレベルになってからブロ
ック選択信号ＢＳＬ＿Ｂ＿１がＨレベルになるサイクル
の終わりまでＨレベルに維持されるブロック選択信号Ｂ
ＳＬ＿Ｃ，ブロック選択信号ＢＳＬ＿ＡがＨレベルにな
ってからブロック選択信号ＢＳＬ＿Ｂ＿２がＨレベルに
なるサイクルの終わりまでＨレベルに維持されるブロッ
ク選択信号ＢＳＬ＿Ｃ，ブロック選択信号ＢＳＬ＿Ａが
Ｈレベルになってからブロック選択信号ＢＳＬ＿Ｂ＿３
がＨレベルになるサイクルの終わりまでＨレベルに維持
されるブロック選択信号ＢＳＬ＿Ｃ，ブロック選択信号
ＢＳＬ＿ＡがＨレベルになってからブロック選択信号Ｂ
ＳＬ＿Ｂ＿４がＨレベルになるサイクルの終わりまでＨ
レベルに維持されるブロック選択信号ＢＳＬ＿Ｃがそれ
ぞれ発生するので、同時に複数のブロック選択信号ＢＳ
Ｌ＿ＣがＨレベルになっていることもあり得る。
【００６６】このブロック選択信号ＢＳＬ＿Ｃとロウ選
択信号とによりローカルワード線ＬＷＬが選択され、セ
ル電流によりビット線対に微小電位差が生じ、次のサイ
クルでリード回路が活性化して微小電位差を増幅し、増
幅された電位差はデータ信号Dataとして出力される。
択信号とによりローカルワード線ＬＷＬが選択され、セ
ル電流によりビット線対に微小電位差が生じ、次のサイ
クルでリード回路が活性化して微小電位差を増幅し、増
幅された電位差はデータ信号Dataとして出力される。
【００６７】バーストシーケンスに従ってサイクルごと
に、データ信号となる微小電位差が各ローカルデータ線
対ＬＤＬ、ＬＤＬＢまで伝搬されるが、各ローカルデー
タ線対ＬＤＬ、ＬＤＬＢとデータバス対ＤＬ、ＤＬＢと
の間には、それぞれブロックスイッチＢＳ１，ＢＳ２，
ＢＳ３，ＢＳ４が配設されており、複数のブロックスイ
ッチが同時に選択されることはないので、データバス対
ＤＬ、ＤＬＢ上でのデータ衝突が発生することはない。
に、データ信号となる微小電位差が各ローカルデータ線
対ＬＤＬ、ＬＤＬＢまで伝搬されるが、各ローカルデー
タ線対ＬＤＬ、ＬＤＬＢとデータバス対ＤＬ、ＤＬＢと
の間には、それぞれブロックスイッチＢＳ１，ＢＳ２，
ＢＳ３，ＢＳ４が配設されており、複数のブロックスイ
ッチが同時に選択されることはないので、データバス対
ＤＬ、ＤＬＢ上でのデータ衝突が発生することはない。
【００６８】本発明に係るシンクロナスＳＲＡＭの回路
動作の特徴は、リードレイテンシに応じて、より多くの
サイクル数の期間にわたりメモリセルを選択することが
できるということである。メモリセル選択状態をより長
く維持できるので、ビット線対の電位差、即ち、データ
振幅を拡大することができ、その結果、センスアンプで
あるリード回路の動作マージンを向上させることがで
き、データ読出しにおいて高速動作が可能となる。
動作の特徴は、リードレイテンシに応じて、より多くの
サイクル数の期間にわたりメモリセルを選択することが
できるということである。メモリセル選択状態をより長
く維持できるので、ビット線対の電位差、即ち、データ
振幅を拡大することができ、その結果、センスアンプで
あるリード回路の動作マージンを向上させることがで
き、データ読出しにおいて高速動作が可能となる。
【００６９】より多くのサイクル数の期間にわたりメモ
リセルを選択するためには、複数のローカルワード線を
同時に選択せざるを得なくなり、データバス対上でのデ
ータ衝突という問題を回避する必要がある。そこで、本
発明に係るシンクロナスＳＲＡＭにおいては、上述のよ
うに、各ローカルデータ線対とデータバス対との間にそ
れぞれブロックスイッチを配設し、それらを順次選択し
ていくことにより、データ衝突を回避している。
リセルを選択するためには、複数のローカルワード線を
同時に選択せざるを得なくなり、データバス対上でのデ
ータ衝突という問題を回避する必要がある。そこで、本
発明に係るシンクロナスＳＲＡＭにおいては、上述のよ
うに、各ローカルデータ線対とデータバス対との間にそ
れぞれブロックスイッチを配設し、それらを順次選択し
ていくことにより、データ衝突を回避している。
【００７０】本発明に係るシンクロナスＳＲＡＭのメモ
リセル読出し動作においては、アドレスのデコードか
ら、リード回路の活性化、データ出力レジスタを介して
のデータ出力に至るまで、バーストアドレスによる総て
の動作シーケンスが同一になっている。従って、バース
トモードでのメモリデータ読出しにおいて高速動作が可
能になるとともに、回路設計及び内部タイミング制御に
おける複雑化を防止することができ、従来技術に比較し
て動作解析にあたって考慮すべき事項が減少し、動作解
析の容易化が可能となる。
リセル読出し動作においては、アドレスのデコードか
ら、リード回路の活性化、データ出力レジスタを介して
のデータ出力に至るまで、バーストアドレスによる総て
の動作シーケンスが同一になっている。従って、バース
トモードでのメモリデータ読出しにおいて高速動作が可
能になるとともに、回路設計及び内部タイミング制御に
おける複雑化を防止することができ、従来技術に比較し
て動作解析にあたって考慮すべき事項が減少し、動作解
析の容易化が可能となる。
【００７１】また、ブロックデコーダ選択時間調整回路
ＢＤＳＴＡＣにおける回路ブロックの段数を変更するの
みで、リードレイテンシの設定を変更することができ、
リードレイテンシに対応した高速読出し動作が可能とな
る。さらに、従来技術と比較して、バーストシーケンス
動作におけるメモリセル選択数が削減されていることに
より、セル電流による消費電流は、従来技術に対して
（Ｎ−２）／（Ｌ＋Ｎ＋１）の比率で減少する。ここ
で、Ｎはリードレイテンシの値で３以上の整数、Ｌはバ
ーストビット長で２の乗数である。
ＢＤＳＴＡＣにおける回路ブロックの段数を変更するの
みで、リードレイテンシの設定を変更することができ、
リードレイテンシに対応した高速読出し動作が可能とな
る。さらに、従来技術と比較して、バーストシーケンス
動作におけるメモリセル選択数が削減されていることに
より、セル電流による消費電流は、従来技術に対して
（Ｎ−２）／（Ｌ＋Ｎ＋１）の比率で減少する。ここ
で、Ｎはリードレイテンシの値で３以上の整数、Ｌはバ
ーストビット長で２の乗数である。
【００７２】
【発明の効果】本発明に係る半導体記憶装置によれば、
リードレイテンシに対応したバーストシーケンスによる
各動作サイクルにおける読出し動作を同一のシーケンス
にすることにより、システム回路の簡素化と、それに伴
う動作解析の容易化を実現することができ、また、複数
のリードレイテンシに対応可能で、バーストモード下の
高速動作が可能な同期型ＳＲＡＭを提供することがで
き、さらに、バーストシーケンスによる読出し動作時の
メモリセルによる消費電流の削減を図ることができる。
リードレイテンシに対応したバーストシーケンスによる
各動作サイクルにおける読出し動作を同一のシーケンス
にすることにより、システム回路の簡素化と、それに伴
う動作解析の容易化を実現することができ、また、複数
のリードレイテンシに対応可能で、バーストモード下の
高速動作が可能な同期型ＳＲＡＭを提供することがで
き、さらに、バーストシーケンスによる読出し動作時の
メモリセルによる消費電流の削減を図ることができる。
【図１】本発明に係るシンクロナスＳＲＡＭの実施の一
形態における構成を示すブロック図。
形態における構成を示すブロック図。
【図２】ブロックデコーダ選択時間調整回路ＢＤＳＴＡ
Ｃの構成を示したブロック図。
Ｃの構成を示したブロック図。
【図３】ブロックデコーダ選択時間調整回路ＢＤＳＴＡ
Ｃにおける入出力信号及びクロック信号の波形を示した
タイミングチャート。
Ｃにおける入出力信号及びクロック信号の波形を示した
タイミングチャート。
【図４】図１に示した本発明に係るシンクロナスＳＲＡ
Ｍにおける主要な信号の波形を示したタイミングチャー
ト。
Ｍにおける主要な信号の波形を示したタイミングチャー
ト。
【図５】従来のシンクロナスＳＲＡＭの構成を示すブロ
ック図。
ック図。
【図６】図５に示した従来のシンクロナスＳＲＡＭにお
ける主要な信号の波形を示したタイミングチャート。
ける主要な信号の波形を示したタイミングチャート。
Ｃ メモリセル ＩＮＶ インバータ ＮＯＲ ＮＯＲ論理ゲート ＴＳ トランスファスイッチ ＳＡ メモリセルサブアレイ ＣＳＡ ビット線周辺回路 ＬＲＤ ローカルロウデコーダ ＧＲＤ グローバルロウデコーダ ＣＤ カラムデコーダ ＢＳ ブロックスイッチ ＢＣ バーストカウンタ ＢＤ ブロックデコーダ ＢＤＳＴＡＣ ブロックデコーダ選択時間調整回路 ＲＣ リード回路 ＷＣ ライト回路 ＲＧ レジスタ Ｉ／Ｏ 入出力ポート
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B015 HH01 JJ03 JJ21 KB49 KB52 KB84 MM04 NN03 PP01
Claims (9)
- 【請求項１】マトリクス状に配設された複数のメモリセ
ルを含むメモリセルサブアレイと、前記メモリセルサブ
アレイの各行のメモリセルを選択するロウ選択信号を伝
達するローカルロウデコーダと、前記メモリセルサブア
レイの各行のメモリセル及び前記ローカルロウデコーダ
にそれぞれ接続され、ロウ選択信号を伝達する複数のロ
ーカルワード線と、前記メモリセルサブアレイの各列の
メモリセルにそれぞれ接続され、メモリセルのデータ入
出力の際にデータ信号を伝達するビット線及び反転側ビ
ット線からなる複数のビット線対と、前記メモリセルサ
ブアレイの前記各ビット線対にそれぞれ接続され、前記
ビット線対により伝達されるデータ信号の入出力が行わ
れる複数のビット線周辺回路からなるビット線周辺回路
群とをそれぞれ有する複数のメモリセルサブアレイ群
と、 入力されたアドレスを、前記各メモリセルサブアレイの
各行のメモリセルを選択するロウ選択信号にデコード
し、グローバルワード線を介して前記各ローカルロウデ
コーダに出力するグローバルロウデコーダと、 入力されたアドレスを、前記各メモリセルサブアレイの
各列のメモリセルを選択するカラム選択信号にデコード
し、複数のカラム選択信号線を介して前記各ビット線周
辺回路に出力するカラムデコーダと、 入力されたアドレスを、前記各メモリセルサブアレイを
選択する信号の基となる第１のブロック選択信号にデコ
ードして出力するブロックデコーダと、 入力された初期アドレスに応じて、後続の動作サイクル
において所定ビット数のアドレスを所定シーケンスに基
づいてクロックに同期して順次自動的に発生し、前記ブ
ロックデコーダに出力するバーストカウンタと、 前記ブロックデコーダから入力された前記第１のブロッ
ク選択信号を、リードレイテンシに対応したタイミング
の第２のブロック選択信号として順次出力し、かつ、前
記第１のブロック選択信号を、リードレイテンシに対応
した長さの信号であって、前記各ローカルロウデコーダ
に入力されて前記各ローカルロウデコーダによるロウ選
択信号の伝達を制御する第３のブロック選択信号として
出力する複数のブロックデコーダ選択時間調整回路と、 前記各ビット線周辺回路群の前記各ビット線周辺回路に
ローカルデータ線対を介してそれぞれ接続され、前記第
２のブロック選択信号が入力されることにより、前記ロ
ーカルデータ線対を介したデータの入出力の可否を制御
する複数のブロックスイッチと、 前記各ブロックスイッチを介して前記各ローカルデータ
線対に接続されたデータバス及び反転側データバスから
なるデータバス対と、 前記ビット線対、前記ビット線周辺回路、前記ローカル
データ線対、前記ブロックスイッチ及び前記データバス
対を介して各メモリセルからデータを読み出し、増幅し
て出力するリード回路と、 入力されたデータを増幅して出力し、前記データバス
対、前記ブロックスイッチ、前記ローカルデータ線対、
前記ビット線周辺回路及び前記ビット線対を介して各メ
モリセルに書き込むライト回路と、を備えたことを特徴
とする半導体記憶装置。 - 【請求項２】前記各ブロックデコーダ選択時間調整回路
は、 前記第１のブロック選択信号が入力される第１のレジス
タと、前記第１のブロック選択信号及び前記第１のレジ
スタの出力信号が入力される第１の２入力ＮＯＲ論理ゲ
ートと、前記第１の２入力ＮＯＲ論理ゲートの出力信号
が入力される第１のインバータとから構成された第１段
の回路ブロックであって、前記ブロックデコーダ選択時
間調整回路の最終段が前記第１段の回路ブロックである
場合には、前記第１のレジスタの出力信号が前記第２の
ブロック選択信号となり、前記第１のインバータの出力
信号が前記第３のブロック選択信号となる第１段の回路
ブロックと、 第ｋ−１段（ｋは２以上の整数）のレジスタの出力信号
が入力される第ｋのレジスタと、第ｋ−１段のインバー
タの出力信号及び前記第ｋのレジスタの出力信号が入力
される第ｋの２入力ＮＯＲ論理ゲートと、前記第ｋの２
入力ＮＯＲ論理ゲートの出力信号が入力される第ｋのイ
ンバータとから構成された第ｋ段の回路ブロックであっ
て、前記ブロックデコーダ選択時間調整回路の最終段が
前記第ｋ段の回路ブロックである場合には、前記第ｋの
レジスタの出力信号が前記第２のブロック選択信号とな
り、前記第ｋのインバータの出力信号が前記第３のブロ
ック選択信号となる第ｋ段の回路ブロックと、を備えた
回路であることを特徴とする請求項１に記載の半導体記
憶装置。 - 【請求項３】前記各ブロックデコーダ選択時間調整回路
の前記回路ブロックの段数Ｍ（Ｍ＝１又はｋ）は、リー
ドレイテンシに対応して設定されることを特徴とする請
求項２に記載の半導体記憶装置。 - 【請求項４】前記各ブロックデコーダ選択時間調整回路
の前記回路ブロックの段数Ｍは、リードレイテンシと比
例関係が成立するように設定されることを特徴とする請
求項２又は３に記載の半導体記憶装置。 - 【請求項５】前記各ブロックデコーダ選択時間調整回路
の前記回路ブロックの段数Ｍは、リードレイテンシＮと
Ｎ＝Ｍ＋３の比例関係が成立するように設定されること
を特徴とする請求項２乃至４のいずれかに記載の半導体
記憶装置。 - 【請求項６】前記各ブロックデコーダ選択時間調整回路
の前記回路ブロックの段数Ｍは、総て等しく設定される
ことを特徴とする請求項２乃至５のいずれかに記載の半
導体記憶装置。 - 【請求項７】前記第２のブロック選択信号は、前記第１
のブロック選択信号が前記各ブロックデコーダ選択時間
調整回路に入力されたサイクルから、リードレイテンシ
に対応したサイクル数だけ遅れて出力される信号であ
り、 前記第３のブロック選択信号は、前記第１のブロック選
択信号が前記各ブロックデコーダ選択時間調整回路に入
力されたサイクルから、リードレイテンシに対応したサ
イクル数だけ遅れたサイクルが終了するまで選択状態を
維持する信号であることを特徴とする請求項１乃至６の
いずれかに記載の半導体記憶装置。 - 【請求項８】前記複数のブロックデコーダ選択時間調整
回路は、前記複数のメモリセルサブアレイ群及び前記複
数のブロックスイッチに対応した個数だけ備えられてお
り、前記各ブロックデコーダ選択時間調整回路には、前
記第１のブロック選択信号がサイクルごとに順次入力さ
れることを特徴とする請求項１乃至７のいずれかに記載
の半導体記憶装置。 - 【請求項９】前記各ビット線周辺回路は、 前記ビット線及び反転側ビット線と前記ローカルデータ
線及び反転側ローカルデータ線との間の接続及び切断を
前記カラム選択信号の入力に基づき行うカラムスイッチ
と、 前記ビット線及び反転側ビット線をプリチャージするプ
リチャージ回路と、 前記ビット線及び反転側ビット線をイコライズするイコ
ライズ回路と、を備えた回路であることを特徴とする請
求項１乃至８のいずれかに記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000089561A JP2001273774A (ja) | 2000-03-28 | 2000-03-28 | 半導体記憶装置 |
| US09/812,361 US6388937B2 (en) | 2000-03-28 | 2001-03-20 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000089561A JP2001273774A (ja) | 2000-03-28 | 2000-03-28 | 半導体記憶装置 |
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| Publication Number | Publication Date |
|---|---|
| JP2001273774A true JP2001273774A (ja) | 2001-10-05 |
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Family
ID=18605302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000089561A Pending JP2001273774A (ja) | 2000-03-28 | 2000-03-28 | 半導体記憶装置 |
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|---|---|
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| JP2017224377A (ja) * | 2016-06-10 | 2017-12-21 | 株式会社半導体エネルギー研究所 | メモリ装置、およびそれを有する半導体装置 |
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|---|---|---|---|---|
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| US6903956B2 (en) * | 2002-09-27 | 2005-06-07 | Oki Electric Industry Co., Ltd. | Semiconductor memory device |
| US6891774B1 (en) | 2003-09-03 | 2005-05-10 | T-Ram, Inc. | Delay line and output clock generator using same |
| US7464282B1 (en) | 2003-09-03 | 2008-12-09 | T-Ram Semiconductor, Inc. | Apparatus and method for producing dummy data and output clock generator using same |
| US6947349B1 (en) | 2003-09-03 | 2005-09-20 | T-Ram, Inc. | Apparatus and method for producing an output clock pulse and output clock generator using same |
| US7089439B1 (en) | 2003-09-03 | 2006-08-08 | T-Ram, Inc. | Architecture and method for output clock generation on a high speed memory device |
| JP4721776B2 (ja) * | 2004-07-13 | 2011-07-13 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| JP2009176343A (ja) * | 2008-01-22 | 2009-08-06 | Liquid Design Systems:Kk | 半導体記憶装置 |
| KR101060899B1 (ko) * | 2009-12-23 | 2011-08-30 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 이의 동작 방법 |
| JP5777991B2 (ja) * | 2011-09-22 | 2015-09-16 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US8953395B2 (en) * | 2012-02-23 | 2015-02-10 | Apple Inc. | Memory with variable strength sense amplifier |
| US9384826B2 (en) * | 2014-12-05 | 2016-07-05 | Texas Instruments Incorporated | Circuits and methods for performance optimization of SRAM memory |
| US9824738B2 (en) * | 2016-03-11 | 2017-11-21 | Toshiba Memory Corporation | Semiconductor storage device |
| KR102646847B1 (ko) | 2016-12-07 | 2024-03-12 | 삼성전자주식회사 | 반도체 메모리 장치, 반도체 메모리 장치의 동작 방법 및 메모리 시스템 |
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|---|---|---|---|---|
| JPH10275477A (ja) | 1997-01-29 | 1998-10-13 | Hitachi Ltd | スタティック型ｒａｍ |
| JPH11162174A (ja) | 1997-11-25 | 1999-06-18 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
| JP2000011681A (ja) * | 1998-06-22 | 2000-01-14 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
-
2000
- 2000-03-28 JP JP2000089561A patent/JP2001273774A/ja active Pending
-
2001
- 2001-03-20 US US09/812,361 patent/US6388937B2/en not_active Expired - Fee Related
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|---|---|---|---|---|
| JP2002133853A (ja) * | 2000-10-26 | 2002-05-10 | Asahi Kasei Microsystems Kk | 半導体記憶装置 |
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Also Published As
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