JP3040625B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電気的に欠陥ビット救
済を行う冗長構成を有する半導体記憶装置の改良に関す
るものである。

【０００２】

【従来の技術】近年、半導体記憶装置はますます大容量
化しており、集積する素子数の増大、チップ面積の増大
が顕著となり、欠陥のないチップのみを選別して使用す
ることは、経済的に不利となってきている。そのため、
所望の記憶容量のメモリセルの他に予備メモリセルを有
する冗長構成としておき、半導体記憶装置を製造後、最
初は所望の記憶を行うメモリセルについて機能試験を行
い、欠陥のあるメモリセルを識別し、その後、不良メモ
リセルを予備のメモリセルと切り替えて、全体として所
望の記憶容量を満足させる不良ビット救済技術が必須と
なる。

【０００３】このような冗長構成を有する半導体記憶装
置として、例えば特開平１−１１２５９８号公報に開示
されるごとく、本体側メモリセルの複数個と欠陥救済用
予備メモリセルの複数個とをマトリクス状に配置したメ
モリセルアレイを構成し、本体側メモリセルを複数のワ
ード線及びビット線を介し、予備メモリセルを複数のワ
ード線及びビット線のいずれかあるいは両者で接続し
て、本体側メモリセルの欠陥メモリセルの番地を予備メ
モリセルの番地と置換することにより欠陥救済を行うよ
うにしたものは公知の技術である。また、特開昭６２−
１２５５９８号公報に開示されるごとく、正規のメモリ
セルを選択する第１のデコーダ回路と、欠陥救済用予備
メモリセルを選択する第２のデコーダ回路とを設け、第
１のデコーダ回路を複数の電流切換形論理回路が縦積み
された回路で構成して、欠陥救済時には、第１のデコー
ダ回路と第２のデコーダ回路とにそれぞれ非選択及び選
択用のパルス電圧を印加し、正規のメモリセルを選択す
ると同時に予備メモリセルを選択するようにしたものが
ある。その他、米国特許Ｎｏ．４８６０２６０，特開平
２−１１３４９０号公報，特開昭５７−１１１８９３号
公報等にも、冗長構成を有する半導体記憶装置が開示さ
れている。

【０００４】図９は、上記従来の半導体記憶装置におけ
る基本的な冗長構成を示す図である。同図において、１
はセンスアンプ列、２は予備メモリセルアレイ、３は本
体側メモリセルアレイ（正規のメモリセル）、４Ａは本
体側ロウデコーダ、４Ｂは予備側ロウデコーダ、５はロ
ウプリデコーダ、２０は欠陥メモリセルの番地を記憶
し、入力された番地が欠陥メモリセルの番地であるか否
かを判定する要素ＳＤ０〜ＳＤｎからなる冗長使用判定
回路、６はコラムデコーダ、７はデータ入出力バッフ
ァ、ＷＬ０〜ＷＬｍは本体側メモリセルアレイ３内のワ
ード線である。ＳＷ０〜ＳＷｎは予備メモリセルアレイ
２内の予備ワード線であって、冗長使用判定回路２０か
らの信号によって選択されるものである。

【０００５】また、図１０は上記本体側ロウデコーダ４
Ａと予備側ロウデコーダ４Ｂの構成例を示す図である。

【０００６】以下に欠陥メモリセル救済時のメモリ読み
出し動作を説明する。ここでは、本体側メモリセルのワ
ード線ＷＬ０（本体側ワード線）に欠陥メモリセルが含
まれているとして、本体側ワード線ＷＬ０を予備メモリ
セルのワード線ＳＷ０（予備側ワード線）に置き換える
場合について説明する。

【０００７】まず、アドレス信号Ａ０〜Ａｌがロウプリ
デコーダ５と冗長使用判定回路２０に入力されると、冗
長使用判定回路２０の各要素ＳＤ０〜ＳＤｎではそれぞ
れに記憶された欠陥メモリセルの番地とこのアドレス信
号との照合が行われる。例えば入力されたアドレス信号
が本体側メモリセルアレイ３内の本体側ワード線ＷＬ０
に対応するアドレスの場合、冗長使用判定回路２０の要
素ＳＤ０に記憶された番地と入力されたアドレス信号の
番地とが一致するので、冗長使用判定回路２０の要素Ｓ
Ｄ０からは冗長使用信号が出力される。すなわち、本体
側ロウデコーダ４Ａには、本体側メモリ停止信号１８と
して出力され、本体側ロウデコーダ４Ａが動作を停止し
て、本体側ワード線ＷＬ０は非選択となる一方、予備側
ロウデコーダ４Ｂには冗長選択信号ＳＷＰ０として出力
され、予備側ワード線ＳＷ０が選択される。これによ
り、欠陥メモリセルが存在する本体側ワード線ＷＬ０が
予備側ワード線ＳＷ０に置き換えられ、欠陥メモリセル
を救済することができる。

【０００８】次に、複数のメモリセルアレイを複数のメ
モリセルブロックに区画した半導体記憶装置の従来例に
ついて説明する。図１１に複数のメモリセルブロックに
複数のメモリセルアレイを配置した半導体記憶装置の構
成図を示す。この例では、４つのメモリセルブロックａ
〜ｄに、センスアンプ列１ａ〜１ｄと、予備メモリセル
アレイ２ａ〜２ｄと、本体側メモリセルアレイ３ａ〜３
ｄと、コラムデコーダ６ａ〜６ｄと、本体側ロウデコー
ダ４Ａａ〜４Ａｄと、要素ＳＤoa〜ＳＤna，…，ＳＤod
〜ＳＤndからなる冗長信号発生回路２０と、共通のロウ
プリデコーダ５とが配設されている。すなわち、入力さ
れたアドレス信号Ａ０〜ＡｌのうちＡｌ−１，Ａｌによ
って４個のメモリセルブロックのうち１メモリセルブロ
ックだけを選択し、動作させるようになされており、各
メモリセルブロックａ〜ｄ内における動作は、上記図８
の説明で記述した動作と同様である。

【０００９】

【発明が解決しようとする課題】しかし、以上に述べた
図９又は図１１に示される従来の半導体記憶装置の構成
では、メモリセルブロック毎に予備ワード線を設ける必
要があり、しかも、欠陥メモリセルがあった場合、同一
メモリセルブロック内に配置される予備側ワード線つま
り予備メモリセルでしか救済できない。そのため、記憶
容量が増大しメモリセルブロック分割数が増加すると、
チップ全体中の予備側ワード線数は増加する上、微細化
が進むにつれ加工の困難さが増加し、１メモリセルブロ
ック中に必要な予備側ワード線数、およびその予備側ワ
ード線を選択するための予備側ワード線デコード線も増
加し、予備側ワード線によるチップ面積の増加が問題と
なる。

【００１０】また、集積度が高くなるにつれてロウデコ
ーダのレイアウトピッチが狭くなるため、上記図１０の
ごとく、複数のワード線に対して１つのロウデコーダを
設け、さらにワード線駆動信号でワード線を選択するこ
とによりロウデコーダのピッチを緩和する方法がとられ
るが、この場合、従来の構成の半導体記憶装置では予備
側ワード線を駆動するために、要素ＷＤ０〜ＷＤ３から
なる本体側ワード線駆動信号発生回路２１Ａとは別個
に、予備側ワード線ＳＷoo〜ＳＷo3の本数に対応した数
の要素ＳＷＤ０〜ＳＷＤ３からなる予備側ワード線駆動
信号発生回路２１Ｂが必要になる。この例では、４本の
予備側ワード線を設けているために予備側ワード線駆動
信号発生回路２１Ｂには４個の要素ＳＷＤ０〜ＳＷＤ３
が必要になる。つまり、集積度の増大に伴う予備側ワー
ド線ＳＷoo〜ＳＷo3の本数の増加につれて、チップ面積
の増加を引き起こすという問題がある。

【００１１】本発明は斯かる点に鑑みてなされたもので
あり、その目的は、半導体記憶装置において、予備メモ
リセルを使い果たしたメモリセルブロック内で欠陥メモ
リセルが生じた場合などにも、他のメモリセルブロック
内の予備メモリセルを使用し得るように構成することに
より、救済効率の向上を図り、かつ予備メモリセルの配
備に伴うチップ面積の増大を防止することにある。

【００１２】

【課題を解決するための手段】上記目的を達成するた
め、請求項１の発明が具体的に講じた手段は、複数のメ
モリセルを配置してなるメモリセルブロックの複数個を
備えた半導体記憶装置を対象とする。

【００１３】そして、上記すべてのメモリセルのうちあ
る複数個を本体側メモリセルとして構成し、他の複数個
を予備メモリセルとして構成する。

【００１４】さらに、上記各メモリセルブロックの本体
側メモリセルのうち欠陥メモリセルの番地を予め記憶
し、入力されたアドレス信号の番地が上記欠陥メモリセ
ルの番地と一致するときには本体側メモリセルに代え
て、当該欠陥メモリセルが配置されるメモリセルブロッ
ク以外のメモリセルブロックに配置される予備メモリセ
ルを選択するメモリ置換手段を設ける。

【００１５】そして、上記メモリ置換手段に、各メモリ
セルブロックのメモリセルのワード線を個別に駆動する
ためのデコーダと、予め欠陥メモリセルの番地を記憶
し、アドレス信号の番地が欠陥メモリセルの番地と一致
するときには冗長使用信号を出力する冗長使用判定回路
と、アドレス信号に応じて、アドレス信号の番地の本体
側メモリセルのワード線を選択するプリデコード信号を
出力するプリデコーダと、上記アドレス信号の番地の本
体側メモリセルが配置されるメモリセルブロックのデコ
ーダに上記プリデコーダから出力されるプリデコード信
号を接続するとともに、冗長使用判定回路から冗長使用
信号が出力されているときには、置換される予備メモリ
セルが属するメモリセルブロックのデコーダに冗長使用
信号を接続するデコード信号選択回路とを有する構成と
したものである。

【００１６】請求項２の発明の講じた手段は、上記請求
項１の発明において、上記複数のメモリセルブロックを
２つのブロック群に区画し、上記各ブロック群毎内のい
ずれかのメモリセルブロックに予備メモリセルを配置し
て、いずれかのブロック群内の本体側メモリセルが欠陥
メモリセルである場合に、置換する予備メモリセルとし
て上記欠陥メモリセルを含まないブロック群の予備メモ
リセルを予め割り当てられているものとする。

【００１７】そして、上記デコード信号選択回路を、ア
ドレス信号の番地の本体側メモリセルを含むブロック群
のデコーダにはプリデコード信号を接続し、アドレス信
号の番地の本体側メモリセルを含まないブロック群のデ
コーダには冗長使用信号を接続するように構成したもの
である。

【００１８】請求項３の発明の講じた手段は、上記請求
項１又は２の発明において、上記冗長使用判定回路から
出力される冗長使用信号をエンコードして、予備メモリ
セルのワード線を選択する冗長デコード信号を出力する
冗長エンコーダを設ける構成としたものである。

【００１９】請求項４の発明の講じた手段は、上記請求
項２の発明において、上記各メモリセルブロックを直列
配置し、その中央部の２つのメモリセルブロック間の境
界で２つのブロック群に区画するものとする。

【００２０】そして、上記予備メモリセルを含むメモリ
セルブロックを、中央部に位置するように構成したもの
である。

【００２１】請求項５の発明の講じた手段は、上記請求
項１又は２の発明において、相隣合う２つのメモリセル
ブロックで共有されるセンスアンプと、該センスアンプ
とその両側のメモリセルブロックとの信号接続を断接切
換えるスイッチ手段とを設ける構成としたものである。

【００２２】請求項６の発明の講じた手段は、上記請求
項１，２，３，４又は５の発明において、上記冗長使用
判定回路から冗長使用信号を受けたとき、当該欠陥メモ
リセルである本体側メモリセルのデコーダに、当該本体
側メモリセルの作動を停止させる本体側メモリ停止信号
を出力する停止信号出力手段を設ける構成としたもので
ある。

【００２３】請求項７の発明の講じた手段は、複数の本
体側メモリセルからなる本体側メモリセルアレイと複数
の予備メモリセルからなる予備メモリセルアレイとを備
えた半導体記憶装置を対象とする。

【００２４】そして、上記本体側メモリセルアレイの本
体側ワード線とデコード線とを第１の接続手段を介して
接続し、上記予備メモリセルアレイの予備側ワード線と
上記デコード線とを第２の接続手段を介して接続し、上
記デコード線を共通のワード線駆動信号発生回路に接続
し、上記各ワード線を上記ワード線駆動信号発生回路に
より上記デコード線を介して、さらに各々上記第１，第
２の接続手段を介して駆動するように構成されたデコー
ダと、上記複数の本体側メモリセルのうち欠陥メモリセ
ルの番地を予め記憶し、アドレス信号の番地が欠陥メモ
リセルの番地と一致するときには、欠陥メモリセルに代
えて予備メモリセルを選択させるよう上記デコーダを作
動させるメモリ置換手段とを設ける構成としたたもので
ある。

【００２５】請求項８の発明の講じた手段は、上記請求
項７の発明において、上記メモリ置換手段に、予め欠陥
メモリセルの番地を記憶し、アドレス信号の番地が欠陥
メモリセルの番地と一致するときには冗長使用信号を出
力する冗長使用判定回路と、アドレス信号に応じて、ア
ドレス信号の番地の本体側メモリセルのワード線を選択
するプリデコード信号を出力するプリデコーダと、上記
ワード線駆動信号発生回路にプリデコーダのプリデコー
ド信号を接続する一方、冗長使用判定回路から冗長使用
信号が出力されているときには、プリデコード信号に代
えて、ワード線駆動信号発生回路に冗長使用信号を接続
するデコード信号切換回路とを設ける構成としたもので
ある。

【００２６】請求項９の発明の講じた手段は、上記請求
項８の発明において、上記冗長使用判定回路の要素数と
上記ワード線駆動信号発生回路のデコード線の数とは同
じであるように構成する。

【００２７】そして、上記ワード線駆動信号発生回路
を、冗長信号発生回路の冗長使用信号により直接デコー
ドされるように構成したものである。

【００２８】請求項１０の発明の講じた手段は、上記請
求項８の発明において、上記冗長使用判定回路の出力を
エンコードして、予備メモリセルのワード線を選択する
冗長デコード信号を出力する冗長エンコーダを設ける構
成としたものである。

【００２９】

【作用】以上の構成により、請求項１の発明では、アド
レス信号の番地が欠陥メモリセルの番地と一致するとき
には、メモリ置換手段により、本体側メモリセルに代え
て他のメモリセルブロックに配置される予備メモリセル
が選択されるので、当該欠陥メモリセルが配置されるメ
モリセルブロック以外のメモリセルブロックの予備メモ
リセルの利用が可能となり、欠陥メモリセルの救済効率
が向上する。

【００３０】しかも、冗長使用判定回路とプリデコーダ
とデコード信号選択回路によって、各メモリセルブロッ
クのデコーダの作動が円滑となる。

【００３１】請求項２の発明では、上記請求項１の発明
において、欠陥メモリセルが予備メモリセルで置換され
るときに、アドレス信号の番地の本体側メモリセルを配
置しているブロック群のデコーダにはプリデコード信号
が接続され、アドレス信号の番地の本体側メモリセルを
配置しているブロック群以外のブロック群のデコーダに
は冗長使用信号が接続されるので、欠陥メモリセルであ
る本体側メモリセルのワード線と予備メモリセルのワー
ド線とが２本とも選択されても読出データを破壊するこ
となくアクセスされる。したがって、ワード線の立ち上
げが高速となり、欠陥メモリセルの救済効率がさらに向
上し、欠陥救済後の歩留まりが向上することになる。

【００３２】請求項３の発明では、冗長エンコーダによ
って、冗長使用判定回路の出力が一度エンコードされる
ので、予備メモリセルが多数配置されている場合にも、
予備メモリセルをデコードするための信号線数が低減す
ることになる。

【００３３】請求項４の発明では、上記請求項２の発明
において、メモリセルの加工のバラツキの少ないチップ
の中央部にビット線の長いメモリセルブロックがチップ
の内方に形成されることで、保持時間が長くノイズに強
い半導体記憶装置が得られることになる。

【００３４】請求項５の発明では、上記請求項１又は２
の発明において、センスアンプが相隣合う２つのメモリ
セルブロックで共有されるので、各センスアンプのピッ
チが緩和され、かつセンスアンプの個数が低減する。し
たがって、必要なチップ面積が大幅に減小することにな
る。

【００３５】請求項６の発明では、冗長使用信号を受け
たとき、本体側メモリ停止信号が出力されるので、本体
側メモリセルのワード線を選択，立ち上げるための電流
が不要となり、その分消費電力が低減することになる。

【００３６】請求項７の発明では、本体側メモリセルと
予備メモリセルとの各ワード線が共通のデコード線で接
続され、かつ共通のワード線駆動信号発生回路を介して
駆動されるので、本体側ワード線駆動信号発生回路とは
別に予備側ワード線駆動信号発生回路を設ける必要がな
くなり、予備メモリセルの配設に伴うチップ面積の増加
が抑制される。

【００３７】請求項８の発明では、上記請求項７の発明
において、アドレス信号の番地が欠陥メモリセルの番地
と一致するときには冗長使用判定回路から冗長使用信号
が出力され、この冗長使用信号の有無に応じ、デコード
信号切換回路によって駆動信号発生回路への入力がプリ
デコード信号と冗長使用信号とに切換えられるので、本
体側メモリセルのワード線又は予備メモリセルのワード
線の選択の切換が円滑に行われることになる。

【００３８】請求項９の発明では、上記請求項８の発明
において、ワード線駆動信号発生回路が冗長信号発生回
路の冗長使用信号により直接デコードされるので、途中
に必要なデバイスや配線数が少なくて済み、構成が簡素
となって、必要なチップ面積が減小する。

【００３９】請求項１０の発明では、請求項８の発明に
おいて、冗長エンコーダにより、冗長使用判定回路から
出力される冗長使用信号が、一度予備メモリセルのワー
ド線を駆動させる冗長デコード信号に変換されるので、
予備メモリセルが多数設けられた場合にも、予備メモリ
セルのワード線をデコードするための配線数が少なくて
済むことになる。

【００４０】

【実施例】（実施例１） 以下、本発明の実施例１について、図１〜図５を参照し
ながら説明する。

【００４１】図１は、実施例１における半導体記憶装置
の構成図を示すものである。本実施例における冗長構成
を有する半導体記憶装置は、１ビットの情報を記憶する
ための本体側メモリセルの複数個と、欠陥ビット救済用
の予備メモリセルの複数個とを備え、さらに、上記全体
を２個のブロック群ＳＡ１，ＳＡ２に区画し、各ブロッ
ク群ＳＡ１，ＳＡ２をＭ個（本実施例では２個）のメモ
リセルブロックに分割して合計２Ｍ個（本実施例では４
個）のメモリセルブロックａ〜ｄを構成している。上記
各メモリセルブロックａ〜ｄには、センスアンプ列１ａ
〜１ｄと、本体側メモリセルアレイ３ａ〜３ｄと、ロウ
デコーダ４ａ〜４ｄと、コラムデコーダ６ａ〜６ｄとが
配置されている。また、４つのメモリセルブロックａ〜
ｄのうち中央側のメモリセルブロックｂ，ｃには、本体
側メモリセルアレイ３ｂ，３ｃに隣接して、予備メモリ
セルアレイ２ｂ，２ｃが配設され、ロウデコーダ４ｂ，
４ｃは本体側メモリセルと予備メモリセルとを共通のデ
コード線で接続して、一体化されている。

【００４２】さらに、各ブロック群ＳＡ１，ＳＡ２に対
応して、入力されたアドレス信号に応じ、該当する番地
の本体側メモリセルを選択するプリデコード信号１０
ｌ，１０ｒを出力するロウプリデコーダ５ｌ，５ｒと、
上記本体側メモリセルアレイ３ａ〜３ｄ内の欠陥メモリ
セルを予め記憶し、アドレス信号の番地が欠陥メモリセ
ルの番地と一致するときには冗長使用信号を出力する冗
長使用判定回路２０ｌ，２０ｒと、該冗長使用判定回路
２０ｌ，２０ｒの信号を受けて、冗長メモリセルを選択
する冗長デコード信号１１ｌ，１１ｒを出力する冗長エ
ンコーダ８ｌ，８ｒと、上記ロウプリデコーダ５ｌ，５
ｒ及び冗長エンコーダ８ｌ，８ｒの出力のいずれかを選
択するデコード信号選択回路９ｌ，９ｒとが配設されて
いる。

【００４３】ここで、上記各冗長使用判定回路２０ｌ，
２０ｒには、各ブロック群ＳＡ１，ＳＡ２に配置される
すべての本体側メモリセルの個数（本実施例では１６
個）に対応した数の要素ＳＤｌ０〜ＳＤｌｎ、ＳＤｒ０
〜ＳＤｒｎが配置されている。例えば、要素ＳＤｌ０
は、ブロック群ＳＡ２側に配置される本体側メモリセル
の番地の数に対応したヒューズを備え、試験で欠陥メモ
リセルが発見されると、その番地に対応する位置のヒュ
ーズを予め切断しておくことにより、欠陥メモリセルを
記憶するようになされている。

【００４４】また、アドレス信号Ａｋが”０”のときロ
ウプリデコーダ５ｌ、冗長使用判定回路２０ｒ、冗長エ
ンコーダ８ｒが動作し、Ａｋが”１”のときロウプリデ
コーダ５ｒ、冗長使用判定回路２０ｌ及び冗長エンコー
ダ８ｌが動作する。

【００４５】図２は、上記冗長エンコーダ８の構成を示
す（左右の冗長エンコーダ８ｌ，８ｒは基本的に同じ構
成である）。図２において、アドレス信号Ａ０〜ｎを受
ける上記冗長使用判定回路２０の１６個の要素ＳＤ０〜
ＳＤ１５からの出力を、４×４のマトリクス信号ＲＡ０
〜ＲＡ３，ＲＢ０〜ＲＢ３からなる冗長デコード信号１
１に変換するようになされている。

【００４６】ここで、上記デコード信号選択回路９ｌ，
９ｒは、それぞれロウプリデコーダ５ｌから出力される
プリデコード信号１０ｌ及び冗長エンコーダ８ｌから出
力される冗長デコード信号１１ｌと、ロウプリデコーダ
５ｒから出力されるプリデコード信号１０ｒ及び冗長エ
ンコーダ８ｒから出力される冗長デコード信号１１ｒを
入力とし、入力された番地の本体側メモリセルが存在す
る側のブロック群のロウデコーダにはロウプリデコーダ
５ｌ，５ｒの出力１０ｌ，１０ｒを入力し、入力された
番地の本体側メモリセルが存在しない側のブロック群の
ロウデコーダには冗長エンコーダ８ｌ，８ｒの出力を入
力する。本実施例では、アドレス信号Ａｋが”０”の場
合、デコード信号選択回路９ｌはプリデコード信号１０
ｌをロウデコーダ４ａ，４ｂに入力し、デコード信号選
択回路９ｒは冗長デコード信号１１ｒをロウデコーダ４
ｃ，４ｄに入力する。Ａｋが”１”の場合、デコード信
号選択回路９ｌは冗長デコード信号１１ｌをロウデコー
ダ４ａ，４ｂに入力し、デコード信号選択回路９ｒはプ
リデコード信号１０ｒをロウデコーダ４ｃ，４ｄに入力
する。

【００４７】図３は、ロウプリデコーダ５及びデコード
信号選択回路９の構成を示す（各ロウプリデコーダ５
ｌ，５ｒ及びデコード信号選択回路９ｌ，９ｒは基本的
に同じ構成である）。図３に示すように、ロウプリデコ
ーダ５には、３つのプリデコーダＡ〜Ｃが配置されてお
り、各プリデコーダＡ〜Ｃにはそれぞれ４本のデコード
線が設けられていて、プリデコーダＡのデコード線と上
記冗長デコード信号１１（マトリクス信号ＲＡ０〜ＲＡ
３）を入力するデコード線とがＯＲ回路で組み合わされ
て、本体側ワード線を選択する信号ＷＰ０〜ＷＰ３を出
力し、プリデコーダＢのデコード線と上記冗長デコード
信号１１ｒ（マトリクス信号ＲＢ０〜ＲＢ３）を入力す
るデコード線とがＯＲ回路で組み合わされて第１ゲート
電圧印加信号ＸＰＡ０〜ＸＰＡ３に、プリデコーダＣの
デコード線の信号がそのまま第２ゲート電圧印加信号Ｘ
ＰＢ０〜ＸＰＢ４に変換されるようになされている。

【００４８】図４は、メモリセルブロックｂ又はｃに配
置されるロウデコーダ４の構成を示す。このロウデコー
ダ４には、本体側メモリセルアレイの本体側ワード線及
び予備メモリセルアレイの予備側ワード線を駆動するた
めのワード線駆動用トランジスタをマトリクス状に配置
してなるデコード回路４１と、該デコード回路４１に駆
動信号を出力する要素ＷＤ０〜ＷＤ３からなるワード線
駆動信号発生回路２１と、ＡＮＤ回路を配設し、上記デ
コード回路４１の各トランジスタのゲート電圧を
“１”，“０”に切換えるためのゲート電圧切換回路４
２とが設けられている。すなわち、本体側メモリセルア
レイのワード線及び予備メモリセルアレイのワード線
は、それぞれワード線駆動用トランジスタを介して共通
のデコード線に接続され、さらに共通のデコード線はワ
ード線駆動信号発生回路２１に接続されている。なお、
図４に示す信号ＡＫは、メモリセルブロックｂにおいて
はアドレス信号Ａｋの非反転信号であり、メモリセルブ
ロックｃにおいてはアドレス信号Ａｋの反転信号であ
る。一方、図３に示すように、デコード信号線ＷＰ０−
ＷＰ３に、冗長選択時には冗長デコード信号が、本体側
ワード線選択時にはプリデコード信号が送出される。し
たがって、図４に示すデコード回路４のような構成によ
り、デコード信号線ＷＰ０−ＷＰ３に、冗長選択時には
冗長デコード信号が、本体側ワード線選択時にはプリデ
コード信号が送出される。すなわち、共通のワード線駆
動信号発生回路２１を用いて本体側ワード線および予備
側ワード線を駆動できることから、図１０に示す構成の
ごとく冗長用ワード線駆動信号発生回路と本体側ワード
線駆動信号発生回路とを個別に設ける必要がない。

【００４９】以上のように構成された半導体記憶装置に
ついて、以下、その動作を説明する。ここでは、図１に
示すメモリセルブロックａの本体側ワード線ＷＬａ０に
欠陥メモリセルが含まれているとして、本体側ワード線
ＷＬａ０をメモリセルブロックｃの予備側ワード線ＳＷ
ｃ０に置き換える場合について説明する。ここで、冗長
使用判定回路２０ｒの要素ＳＤｒ０には予め本体側ワー
ド線ＷＬａ０に対応したアドレスが記憶されている。

【００５０】まず、図１に示す本体側ワード線ＷＬａ０
に対応したアドレス信号Ａ０〜Ａｋがロウプリデコーダ
５ｌ，５ｒと冗長使用判定回路２０ｌ，２０ｒに入力さ
れると、Ａｋ＝”０”のときには、ロウプリデコーダ５
ｌ，冗長使用判定回路２０ｒが動作する。そして、冗長
使用判定回路２０ｒの各要素ＳＤｒ０〜ＳＤｒｎでは、
それぞれに記憶された欠陥メモリセルの番地とこのアド
レス信号との照合が行われる。入力されたアドレス信号
が欠陥メモリセルにつながる本体側ワード線ＷＬａ０に
対応するアドレスの場合、冗長使用判定回路２０ｒの要
素ＳＤｒ０からは図２に示す冗長選択信号が出力され
る。そして、図２に示すように、冗長エンコーダ８ｒか
らは冗長デコード信号として信号ＲＡ０，ＲＢ０が出力
される。

【００５１】一方、図１に示すロウプリデコーダ５ｒに
おいて、図３に示す各プリデコーダＡ〜Ｃへの入力は
“０”となる一方、冗長デコード信号１１ｒのうち、信
号ＲＡ０，ＲＢ０のみが“１”として入力される。した
がって、デコード信号選択回路９ｒでは、プリデコード
信号ＷＰ０と、第１ゲート電圧印加信号ＸＰＡ０とだけ
が“１”となる。そして、図１に示すメモリセルブロッ
クｃでは、図４に示すロウデコーダ４において、ワード
線駆動信号発生回路２１の要素ＷＤ０に電圧が印加され
る一方、信号ＡＫが“１”であるので、ＡＮＤ回路を介
して予備側ワード線のワード線駆動用トランジスタのみ
が全体として“１”となり、その中から要素ＷＤ０に対
応する予備側ワード線ＳＷｃ０が選択される。

【００５２】なお、他方のロウプリデコーダ５ｌ及びデ
コード信号選択回路９ｌでは、アドレス信号Ａｋが
“０”の場合、ロウプリデコーダ５ｌにおいて、各プリ
デコーダＡ〜Ｃへの入力が“１”となり、プリデコーダ
Ａからは本体側メモリセルＷＬ０の番地に対応してプリ
デコード信号ＷＰ０が、プリデコーダＢからは第１ゲー
ト電圧印加信号ＸＡＰ０が、プリデコーダＣからは第２
ゲート信号印加電圧ＸＰＢ０がそれぞれ出力される。そ
して、ロウデコーダ４ｌにおいて、ワード線駆動信号発
生回路２１への入力が“１”となり、図中最左方のＡＮ
Ｄ回路の出力が“１”となることで、予備側ワード線は
選択されず本体側ワード線ＷＬａ０が選択されるように
構成されているが、上述のように冗長使用判定回路２０
の要素ＳＤｒ０から冗長使用信号つまり本体側メモリ停
止信号１８ｌが出力されている場合、図４の本体側ワー
ド線駆動信号発生回路２１は作動しないので、本体側メ
モリセルはアクセスされない。

【００５３】以上の作動により、本体側メモリセルＷＬ
ａ０が欠陥メモリセルである場合、予備側ワード線ＳＷ
ｃ０が選択される。これにより、欠陥メモリセルが存在
するワード線ＷＬａ０が予備側ワード線ＳＷｃ０に置き
換えられ、欠陥メモリセルが救済されることになる。

【００５４】以上のように、本実施例によれば、欠陥メ
モリセルをアクセスする本体側ワード線を複数のメモリ
セルブロック内の予備側ワード線を置き換えることが可
能になり、欠陥ワード線の救済効率が著しく向上する。
図５にその例を示す。図５（ａ）が従来例，（ｂ）が本
発明の場合である。予備ワード線の数はいずれも４本で
ある。ここで、あるチップにおいて、メモリセルブロッ
クａ内の２本の本体側ワード線ＷＬａ０，ＷＬａｌに欠
陥メモリセルがあったとする。この場合、従来例（ａ）
では本体側ワード線ＷＬａ０を予備側ワード線ＳＷａ０
に置き換えるとメモリセルブロックａ内の予備側ワード
線はなくなるのでもう１本の欠陥メモリセルを含む本体
側ワード線ＷＬａｌを救済することができず、このチッ
プは不良となる。それに対して、本発明では、メモリセ
ルブロックｃ内の予備側ワード線ＳＷｃ０，ＳＷｃｌは
メモリセルブロックａ，メモリセルブロックｂ内のどの
本体側ワード線とも置き換えられるように構成されてい
るので、図に示すように、ＷＬａ０をＳＷｃ０に、ＷＬ
ａｌをＳＷｃｌに置き換えることができる。このよう
に、欠陥メモリセルが救済されるので、あるチップの同
一メモリセルブロック内に複数個の欠陥メモリセルが発
生した場合にも、そのチップは良品として使用可能とな
り、救済効率が向上する。

【００５５】特に、従来の冗長方式のごとく、予備側ワ
ード線が同一メモリセルブロック内に配置されている
と、本体側メモリ停止信号が発生され、ロウデコーダが
停止し、本体側のワード線が非選択となってから予備側
ワード線が選択されなければ、本体側ワード線と予備側
ワード線とが同時に選択される多重選択が生じ、読出デ
ータが破壊される。したがって、本体側ワード線は冗長
使用判定が完了後に立ち上げる必要があり、予備側ワー
ド線は本体側ワード線を禁止してから立ち上げる必要が
あるため、アクセスタイムの増大を引き起こす。それに
対し、上記実施例１では、本値側ワード線とそれに対応
する予備側ワード線とが異なるメモリセルブロックに配
置されているため、本体側ワード線と予備側ワード線と
が２本とも選択されても読出データが破壊されることは
ない。したがって、予備側ワード線と本体側ワード線と
は互いのタイミングに関係なく立ち上げることができ、
高速なワード線の立ち上げを実現できる。

【００５６】特に、上記実施例１のように、デコード信
号選択回路９ｌ，９ｒを用いて、多数の予備側ワード線
ＳＷｂ０〜ＳＷｂｎ，ＳＷｃ０〜ＳＷｃｎを選択するた
めの冗長デコード信号を本体側ワード線ＷＬｂ１〜ＷＬ
ｂｍ，ＷＬｃ１〜ＷＬｃｍを選択するプリデコード信号
線と共通の信号線に出力させ、ワード線駆動信号発生回
路２１を共有させることで、本体側デコード線と冗長デ
コード線、本体側ワード線駆動信号発生回路と冗長ワー
ド線駆動信号発生回路を個別に設ける必要がなくなるた
め、チップ面積の低減つまり半導体記憶装置の高密度化
を図ることができる。

【００５７】また、上記実施例１のように、欠陥メモリ
セルと予備メモリセルとを置換する手段として、冗長使
用判定回路２０ｌ，２０ｒ、ロウプリデコーダ５ｌ，５
ｒ及びデコード信号選択回路９ｌ，９ｒを配設すること
で、各メモリセルブロックａ〜ｄのロウデコーダ４ａ〜
４ｄを円滑に作動させることができチップの必要面積を
拡大させることなく、アドレス信号の番地に該当するメ
モリセルのワード線を駆動させるように構成することが
できる。

【００５８】例えば６４ＭビットＤＲＡＭの場合、チッ
プ全体の予備側ワード線数が等しいとすると、本発明の
冗長方式によれば従来の冗長方式に比べ約２倍の歩留ま
り、１ＧビットＤＲＡＭの場合、約５倍の歩留まりを得
ることができる。

【００５９】また、同じ歩留まりを得るためには、６４
ＭビットＤＲＡＭの場合、本発明の冗長方式の方が従来
の冗長方式よりもチップ面積を約５平方ミリメートル小
さくでき、１ＧビットＤＲＡＭの場合、約１５平方ミリ
メートル小さくできる。

【００６０】さらに、上記実施例１のように、冗長エン
コーダ８ｌ，８ｒを設けることにより、冗長デコード信
号のための信号線数の低減を図ることができる。例え
ば、図２に示すような構成では、１６組の冗長使用信号
に対し、各４組のマトリクス信号ＲＡ０〜ＲＡ３，ＲＢ
０〜ＲＢ３を接続する合計８本の冗長デコード線を設け
るだけでよい。

【００６１】なお、上記実施例１では４メモリセルブロ
ックで構成されたＤＲＡＭについて説明したが、これは
４メモリセルブロックに限るものではない。

【００６２】また、冗長エンコーダ８ｌ，８ｒを設け
て、上述のようにエンコードすることにより、上記実施
例１のような構成においても、デコード信号選択回路９
を用いて、多数の予備側ワード線を選択するための冗長
デコード信号をプリデコード信号線と共通の信号線に出
力させ、ワード線駆動信号発生回路を共有させることが
可能になり、チップ面積の低減効果を有効に発揮するこ
とができる。

【００６３】上記実施例１では、予備側ワード線を含む
メモリセルブロックを内側の２つのメモリセルブロック
に割り当てているが、メモリセルの加工のバラツキはチ
ップの外側ほど大きくなる傾向がある。したがって、特
に、セルアレイの外側にビット線の長さの短い本体側ワ
ード線のみのメモリセルブロックを配置し、予備側ワー
ド線を含むビット線長の長いメモリセルブロックをセル
アレイの内側（例えば中央付近）に配置することによ
り、保持時間が長くノイズに強い半導体記憶装置を実現
することができる。

【００６４】また、上記実施例１のごとく、本体側メモ
リ停止信号１８を発生させ、ロウデコーダ４の動作を停
止させることにより、本体側ワード線ＷＬを選択，立ち
上げるための電流が不要となり、その分消費電力の低減
を図ることができる。しかも、本体側ワード線ＷＬは、
冗長使用判定が完了し、本体側メモリ停止信号１８が確
定した後に立ち上げる必要はないので、動作速度を低下
させる虞れはない。

【００６５】（実施例２） 次に、実施例２について説明する。上記実施例１では、
あるメモリセルアレイ内の本体側メモリセルに欠陥メモ
リセルがあると、他のメモリセルアレイの欠陥メモリセ
ルを使用して救済するようにしたが、発明はかかる実施
例に限定されるものではなく、当該メモリセルアレイ内
に欠陥メモリセルが発見されると、同一メモリセルアレ
イ内の予備メモリセルで置換するとともに、当該メモリ
セルアレイ内の予備メモリセルを使用してしまうと、他
のメモリセルアレイの予備メモリセルで置換させるよう
にしてもよい。

【００６６】図６は、実施例２に係る半導体記憶装置の
構成を示し、各メモリセルブロックａ〜ｄに、本体側メ
モリセルアレイ３ａ〜３ｄと予備メモリセルアレイ２ａ
〜２ｄとが配設されている。さらに、ロウプリデコーダ
５と、要素ＳＤ０〜ＳＤｎからなる冗長使用判定回路２
０と、冗長エンコーダ８と、メモリセルブロック選択切
換回路２９とが配置されている。その他の構成は上記実
施例１と同様である。

【００６７】ここで、本実施例２に係る半導体記憶装置
の作動について説明する。冗長使用判定回路２０の要素
ＳＤ０は予備メモリセルアレイ２ａ内の予備側ワード線
ＳＷＬａ０に対応するものとし、予め欠陥を含む本体側
ワード線に対応する番地が記憶されているとする。

【００６８】まず、欠陥が含まれていない本体側ワード
線に対応する番地のアドレス信号が入力された場合、ロ
ウプリデコーダ５からは、当該番地の本体側ワード線を
選択するプリデコード信号１０と本体側ブロック選択信
号３０とが出力され、この本体側ブロック選択信号３０
を受けたブロック選択切換回路２９から、ブロック選択
信号３２が出力される。これにより、入力された番地に
対応した本体側ワード線が選択される。一方、冗長使用
判定回路２０からは、記憶されている欠陥メモリセルの
番地と入力された番地とが対応しないので、冗長使用信
号は出力されない。

【００６９】次に、冗長判定回路２０の要素ＳＤ０に記
憶された欠陥メモリセルに対応する番地のアドレス信号
が入力された場合、要素ＳＤ０からは冗長使用信号が出
力され、冗長エンコーダ８によって、予備側ワード線Ｓ
ＷＬａ０を選択する冗長デコード信号１１とメモリセル
ブロックａとを選択する冗長ブロック選択信号３１とが
出力される。さらに、本体側メモリ停止信号１８がロウ
デコーダ４ａ〜４ｄに出力され、この本体側メモリ停止
信号１８によって、本体側ワード線の作動は停止され
る。また、ブロック選択切換回路２９は、停止信号１８
の入力によってブロック選択信号３２を本体側ブロック
選択信号３０から冗長側ブロック選択信号３１に切換え
る。これにより、本体側ワード線の選択は行われず、予
備側ワード線ＳＷＬａ０が選択され、冗長デコード信号
１１により、メモリセルブロックａのセンスアンプ，コ
ラムデコーダが活性化される。

【００７０】以上のように、上記実施例２によれば、ブ
ロック選択信号３２を冗長使用判定回路２０の出力によ
って本体側ブロック選択信号３０と冗長側ブロック選択
信号３１とに切換えるようにしているので、任意のメモ
リセルブロックの本体側ワード線を任意のメモリセルブ
ロックの予備側ワード線に置換することが可能となる。
例えば、欠陥メモリセルがあると当該メモリセルブロッ
ク内の予備メモリセルで置換するとともに、当該メモリ
セルブロック内の予備メモリセルの使用が飽和状態にな
ると、他のメモリセルブロックの予備メモリセルで置換
することなどが可能となり、予備メモリセルの利用性が
著しく向上する。

【００７１】（実施例３） 次に、実施例３について説明する。図７は実施例３にお
ける半導体記憶装置の構成を示す。この半導体記憶装置
は、４つのメモリセルブロックａ〜ｄと、５つのセンス
アンプ１ａ〜１ｅとを備えるとともに、相隣合うメモリ
セルブロックａ，ｂではセンスアンプ１ｂを、相隣合う
メモリセルブロックｂ，ｃ間ではセンスアンプ１ｃを、
相隣合うメモリセルブロックｃ，ｄ間ではセンスアンプ
１ｄをそれぞれ共有するように構成されている。各メモ
リセルブロックａ〜ｄには、それぞれ本体側メモリセル
アレイ３ａ〜３ｄが配設されるとともに、両端のメモリ
セルブロックａ，ｄに予備メモリセルアレイ２ａ，２ｄ
が配設されている。さらに、図中左端のメモリセルブロ
ックａには、本体側メモリセルアレイ３ａ及び予備メモ
リセルアレイ２ａを共通のデコード線で接続するロウデ
コーダ４ａが配設され、同様に、図中右端のメモリセル
ブロックｄには本体側メモリセルアレイ３ｄ及び予備メ
モリセルアレイ２ｄを共通のデコード線で接続するロウ
デコーダ４ｄが配設されるとともに、中央側の各メモリ
セルブロックｂ，ｃには、本体側メモリセルアレイ３
ｂ，３ｃをデコードするロウデコーダ４ｂ，４ｃがそれ
ぞれ配設されている。

【００７２】そして、各センスアンプ１ａ〜１ｅと各メ
モリセルブロックａ〜ｄのメモリセルアレイ側との間に
は、ブロック選択スイッチ列１２ａｌ〜１２ｄｒが介設
されていて、たとえば、本体側メモリセルアレイ３ｂに
含まれる本体側ワード線が選択される場合、ブロック選
択スイッチ列１２ｂｌ，１２ｂｒ内の選択スイッチがオ
ンになり、ブロック選択スイッチ列１２ａｒ，１２ｃｌ
内の選択スイッチがオフになる。このとき、同時に選択
されたメモリセルブロックに対応する予備側ワード線が
含まれる本体側メモリセルアレイ３ｄのブロック選択ス
イッチ列１２ｄｌ，１２ｄｒの選択スイッチもオンにな
り、ブロック選択スイッチ列１２ｃｒのスイッチがオフ
になる。その他の構成は上述の実施例１（図１参照）と
同様である。

【００７３】以上のように、本実施例３では、上記実施
例１と同様の救済効率の向上効果が得られるに加えて、
各センスアンプ１ａ〜１ｅのピッチが緩和され、かつセ
ンスアンプの個数が低減するので、半導体記憶装置の高
密度化を図ることができる。

【００７４】（実施例４） 次に、実施例４について説明する。図８は実施例４にお
ける半導体記憶装置の構成を示す。本実施例４では、単
一のメモリセルブロック内に予備メモリセルアレイ２と
本体側メモリセルアレイ３とが配設され、本体側メモリ
セルアレイ３と予備メモリセルアレイ２とは、単一のロ
ウデコーダ４に共通のデコード線で接続されている。こ
のロウデコーダ４には、本体側メモリセルアレイのワー
ド線及び予備メモリセルアレイのワード線駆動用トラン
ジスタをマトリクス状に配置してなるデコード回路４１
と、該デコード回路４１に駆動信号を出力する要素ＷＤ
０〜ＷＤ３からなるワード線駆動信号発生回路２１と、
ＡＮＤ回路を配設し、上記デコード回路４１の本体側ワ
ード線駆動用トランジスタのゲート電圧を“１”，
“０”に切換えるためのゲート電圧切換回路４２とが設
けられている。すなわち、本体側メモリセルアレイのワ
ード線及び予備メモリセルアレイのワード線とは共通の
デコード線によりワード線駆動信号発生回路２１に接続
されている。

【００７５】さらに、半導体記憶装置には、アドレス信
号を受けてプリコード信号１０を出力するロウプリデコ
ーダ５と、デコード信号切換回路１９と、要素ＳＤ０〜
ＳＤ３からなる冗長使用判定回路２０とが配設されてい
る。上記デコード信号切換回路１９は、上記冗長使用判
定回路２０の各要素ＳＤ０〜ＳＤ３の出力を入力とし、
いずれかの要素ＳＤ０〜ＳＤ３の作動に応じて本体側メ
モリ停止信号１８を出力するＯＲ素子からなる停止信号
出力部１９１と、該停止信号出力部１９１からの本体側
メモリ停止信号を反転するインバータ１９２と、該イン
バータ１９２の出力及び上記ロウプリデコーダ５のプリ
コード信号１０を入力とする４個のＡＮＤ素子からなる
ＡＮＤ回路１９３と、該ＡＮＤ回路１９３の各ＡＮＤ素
子の出力及び上記冗長使用判定回路２０の各要素ＳＤ０
〜ＳＤ３の出力をそれぞれ入力とする４個のＯＲ素子か
らなるＯＲ回路１９４とからなる。上記ＯＲ回路１９４
の各ＯＲ素子の出力側はワード線駆動信号発生回路２１
の各要素ＷＤ０〜ＷＤ３にプリデコード線ＷＰ０〜ＷＰ
３を介して接続されている。さらに、停止信号出力部１
９１の出力側は、上記ロウデコーダ４のデコード回路４
１の各予備側ワード線駆動用トランジスタのゲートに直
接接続される一方、本体側ワード線駆動用トランジスタ
のゲートには直接接続されず、ゲート電圧切換回路４２
にインバータを介して接続されている。

【００７６】以上のように構成された半導体記憶装置に
ついて、その動作を説明する。ここで、各冗長使用判定
回路２０の各要素ＳＤ０〜ＳＤ３にはあらかじめ欠陥を
含む本体側ワード線の番地が記憶されている。

【００７７】まず、欠陥を含まない本体側ワード線に対
応する番地が入力された場合、ロウプリデコーダ５から
選択された本体側ワード線に対応するプリデコード信号
１０が出力される。冗長使用判定回路２０の各要素ＳＤ
０〜ＳＤ３からは記憶されている番地と入力された番地
が一致しない時は信号は出力されないので、停止信号出
力部１９１からは本体側メモリ停止信号１８が出力され
ない。したがって、インバータ１９２の出力は“１”と
なり、ＡＮＤ回路１９３では、ロウプリデコーダ５から
のプリデコード信号１０を受けるＡＮＤ素子だけが
“１”となって、プリデコード線ＷＰ０〜ＷＰ３には当
該番地の本体側ワード線に対応するプリデコード信号１
０が出力され、対応するワード線駆動信号発生回路２１
の要素ＷＤ０〜ＷＤ３からワード線駆動信号が出力され
る。一方、停止信号出力部１９１から本体側メモリ停止
信号１８が出力されないので、予備側ワード線駆動用ト
ランジスタのゲート電圧は“０”状態になり、予備側ワ
ード線は選択されない。そして、ゲート電圧切換回路４
２の出力のうちプリデコード信号１０に対応する本体側
メモリセルが配置されるメモリセルアレイに接続される
ＡＮＤ回路の出力は“１”になる。これにより、入力ア
ドレス信号に対応する番地の本体側ワード線が選択され
る。

【００７８】一方、冗長使用判定回路２０の要素ＳＤ０
に記憶された欠陥メモリセルの番地が入力された場合に
ついて説明する。入力されたアドレス信号の番地が冗長
使用判定回路２０の要素ＳＤ０に記載された番地と一致
した場合、冗長使用判定回路２０の要素ＳＤ０からは冗
長使用信号が出力され、さらに停止信号出力部１９１か
ら本体側メモリ停止信号１８が出力される。これによ
り、ロウデコーダ４のゲート電圧切換回路４２からの出
力はいずれも“０”となって、本体側ワード線は非選択
となる。また、本体側メモリ停止信号１８によって、Ａ
ＮＤ回路１９３からは、プリデコード信号１０の出力で
はなく、冗長使用判定回路２０の要素ＳＤ０からの冗長
使用信号がプリデコード線ＷＰ０に出力される。そし
て、停止信号出力部１９１からの本体側メモリ停止信号
１８により、予備側メモリセルアレイ２のワード線に接
続されるトランジスタのゲート電圧がいずれも“１”に
なり、この結果、予備側ワード線ＳＷＬ０が選択され
る。

【００７９】以上のように、本実施例４では、予備メモ
リセルアレイ２と本体側メモリセルアレイ３とが共通の
デコード線で接続されているので、本体側ワード線用駆
動信号発生回路とは別に予備側ワード線用駆動信号発生
回路を設ける必要がなく、予備メモリセルの配置に伴う
チップ面積の増加を抑制することができる。

【００８０】特に、上記実施例４のごとく、冗長使用判
定回路２０の要素数とワード線駆動信号発生回路２１の
デコード線数とを等しくしておき、冗長使用判定回路２
０の要素ＳＤ０〜ＳＤ３からの冗長使用信号でワード線
駆動信号発生回路２１の各要素ＷＤ０〜ＷＤ３を直接選
択するようにした場合、欠陥メモリセルの番地に対応す
る予備メモリセルをデコードするための構成が簡素にな
る利点がある。

【００８１】ただし、ワード線駆動信号発生回路２１の
デコード線数に比べて、冗長使用判定回路２０の要素数
が多いときには、上記実施例１（図１）のように、冗長
エンコーダを設け、マトリクス信号に変換するようにす
ればよい（図は省略する）。その場合には、多数の予備
メモリセルを配置しうる利点がある。

【００８２】

【発明の効果】以上説明したように、請求項１の発明に
よれば、複数のメモリセルを配置してなるメモリセルブ
ロックの複数個を備えた半導体記憶装置の構成として、
すべてのメモリセルのうちある複数個を本体側メモリセ
ルとし、他の複数個を予備メモリセルとして構成すると
ともに、入力されたアドレス信号の番地が記憶している
欠陥メモリセルの番地と一致するときには、本体側メモ
リセルに代えて他のメモリセルブロックに配置される予
備メモリセルを選択するようにしたので、欠陥メモリセ
ルの配置されるメモリセルブロックだけでなく他のメモ
リセルブロックの予備メモリセルを利用することが可能
となり、欠陥メモリセルの救済効率の向上を図ることが
できる。

【００８３】しかも、欠陥メモリセルを予備メモリセル
に置換するための構成として、入力されるアドレス信号
の番地が予め記憶される欠陥メモリセルの番地と一致す
るときには冗長使用信号を出力する冗長使用判定回路
と、アドレス信号の番地の本体側メモリセルを選択する
プリデコード信号を出力するプリデコーダと、本体側メ
モリセルのデコーダにプリデコード信号を接続する一
方、冗長使用信号があったときには予備メモリセルのデ
コーダに冗長デコード信号を出力するデコード信号選択
回路とを設けたので、各メモリセルブロックのデコーダ
を円滑に作動させることができ、チップの必要面積を拡
大させることなく、アドレス信号の番地に該当するメモ
リセルのワード線を駆動させるように構成することがで
きる。

【００８４】請求項２の発明によれば、上記請求項１の
発明において、複数のメモリセルブロックを２つのブロ
ック群に区画するとともに、各ブロック群毎内のいずれ
かのブロックに予備メモリセルを配置して、いずれかの
ブロック群内の本体側メモリセルが欠陥メモリセルであ
る場合に、置換する予備メモリセルとして当該欠陥メモ
リセルを含まないブロック群の予備メモリセルを予め割
り当てておき、欠陥メモリセルを予備メモリセルで置換
するときには、アドレス信号の番地の本体側メモリセル
を含むブロック群のデコーダにはプリデコード信号を接
続し、アドレス信号の番地に対応する本体側メモリセル
を含まないブロック群のデコーダには冗長使用信号を接
続するようにしたので、本体側のワード線と予備側ワー
ド線とが２本とも選択されても読出データを破壊するこ
となくアクセスされることになり、高速なワード線の立
ち上げを実現でき、よって、予備側ワード線の救済効率
の顕著な向上を図ることができる。

【００８５】請求項３の発明によれば、上記請求項１又
は２の発明において、冗長使用判定回路の出力をエンコ
ードし、各予備メモリセルのワード線を選択するための
冗長デコード信号を出力する冗長エンコーダを設けたの
で、一度エンコードすることで、予備メモリセルを多数
設けた場合にも、予備メモリセルをデコードするための
信号線数を低減することができる。

【００８６】請求項４の発明によれば、上記請求項２記
載の半導体記憶装置において、各メモリセルブロックを
直列配置し、その中央部の２つのメモリセルブロックの
境界で２つのブロック群に区画しておき、予備メモリセ
ルを含むメモリセルブロックが中央部に位置するように
したので、メモリセルの加工のバラツキの少ないチップ
の中央部にビット線の長いメモリセルブロックがチップ
の内方に形成されることで、保持時間が長くノイズに強
い半導体記憶装置を実現することができる。

【００８７】請求項５の発明によれば、上記請求項１又
は２の発明において、相隣合う２つのメモリセルブロッ
クで共有されるセンスアンプを設け、センスアンプとそ
の両側のメモリセルブロックとの信号接続を断接切換え
るようにしたので、上述の救済効率の向上効果に加え
て、各センスアンプのピッチが緩和され、かつセンスア
ンプの個数を低減することができ、よって、半導体記憶
装置の顕著な高密度化を図ることができる。

【００８８】請求項６の発明によれば、上記請求項１，
２，３，４又は５の発明において、冗長使用信号を受け
たとき、欠陥メモリセルが配置される本体側メモリセル
の選択を停止させるよう指令する本体側メモリ停止信号
を出力するようにしたので、本体側メモリセルのワード
線を選択，立ち上げるための電流が不要となり、その分
消費電力の低減を図ることができる。

【００８９】請求項７の発明によれば、複数の本体側メ
モリセルからなる本体側メモリセルアレイと複数の予備
メモリセルからなる予備メモリセルアレイとを備えた半
導体記憶装置として、本体側メモリセルアレイ及び予備
メモリセルアレイの各ワード線を共通のデコード線で接
続し、各ワード線を共通のワード線駆動信号発生回路に
よりデコード線を介して駆動するように構成されたデコ
ーダと、欠陥メモリセルの番地を予め記憶し、アドレス
信号の番地が欠陥メモリセルの番地と一致するときに
は、欠陥メモリセルに代えて予備メモリセルを選択させ
るようデコーダを作動させるメモリ置換手段とを設けた
ので、本体側ワード線駆動信号発生回路とは別に予備側
ワード線駆動信号発生回路を設ける必要がなく、予備メ
モリセルの配置に伴うチップ面積の増加を抑制すること
ができる。

【００９０】請求項８の発明によれば、上記請求項７の
発明において、メモリ置換手段を、アドレス信号の番地
が欠陥メモリセルの番地と一致するときには冗長使用信
号を出力する冗長使用判定回路と、アドレス信号に応じ
て、本体側メモリセルのワード線を選択するプリデコー
ド信号を出力するプリデコーダと、冗長使用信号の有無
に応じて、ワード線駆動信号発生回路への入力をプリデ
コード信号と冗長使用信号とに切換えるデコード信号切
換回路とを設けたので、円滑なデコーダの作動を確保す
ることができる。

【００９１】請求項９の発明によれば、上記請求項８の
発明において、ワード線駆動信号発生回路を冗長使用判
定回路の冗長使用信号により直接デコードするように構
成したので、必要なデバイスや配線数の低減により構成
の簡素化を図ることができ、よって、半導体記憶装置の
高密度化を図ることができる。

【００９２】請求項１０の発明によれば、請求項８の発
明において、冗長使用判定回路の出力をエンコードし、
予備メモリセルのワード線を選択するための冗長デコー
ド信号を出力する冗長エンコーダを設けたので、一度エ
ンコードすることで、予備メモリセルが多数設けられて
いる場合にも、予備側ワード線をデコードするための配
線数の低減を図ることができる。

【図面の簡単な説明】

【図１】実施例１における半導体記憶装置の構成を示す
電気回路図である。

【図２】実施例１における冗長エンコーダの回路図であ
る。

【図３】実施例１におけるプリデコーダとデコード信号
選択回路の構成を示す電気回路図である。

【図４】実施例１におけるロウデコーダの構成を示す電
気回路図である。

【図５】従来方式と実施例１の方式による救済方法の相
違を説明する説明図である。

【図６】実施例２における半導体記憶装置の構成を示す
電気回路図である。

【図７】実施例３における半導体記憶装置の構成を示す
電気回路図である。

【図８】実施例４における半導体記憶装置の構成を示す
電気回路図である。

【図９】従来例における半導体記憶装置の構成を示す電
気回路図である。

【図１０】従来例におけるロウデコーダの構成を示す電
気回路図である。

【図１１】従来例における複数のメモリセルブロックを
有する半導体記憶装置の構成を示す電気回路図である。

【符号の説明】

１ センスアンプ列 ２ 予備メモリセルアレイ ３ 本体側メモリセルアレイ ４ ロウデコーダ ５ プリデコーダ ６ コラムデコーダ ８ 冗長エンコーダ ９ デコード信号選択回路 １０ プリデコード信号 １１ 冗長デコード信号 １２ ブロック選択スイッチ列 １８ 本体側メモリ停止信号 １９ デコード信号切換回路 ２０ 冗長使用判定回路 ２１ 駆動信号発生回路 ２９ ブロック信号切換回路 ３０ 本体側ブロック選択信号 ３１ 冗長側ブロック選択信号 ３２ ブロック選択信号 ４１ デコード回路 ４２ ゲート電圧切換回路 １９１ 停止信号出力部 １９２ インバータ １９３ ＡＮＤ回路 １９４ ＯＲ回路

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 29/00 G11C 11/401

Claims (10)

(57)【特許請求の範囲】
1. 【請求項１】 複数のメモリセルを配置してなるメモリ
   セルブロックの複数個を備えた半導体記憶装置であっ
   て、 上記すべてのメモリセルのうちある複数個は本体側メモ
   リセルとして構成され、他の複数個は予備メモリセルと
   して構成されるとともに、 上記各メモリセルブロックの本体側メモリセルのうち欠
   陥メモリセルの番地を予め記憶し、入力されたアドレス
   信号の番地が上記欠陥メモリセルの番地と一致するとき
   には本体側メモリセルに代えて、当該欠陥メモリセルが
   配置されるメモリセルブロック以外のメモリセルブロッ
   クに配置される予備メモリセルを選択するメモリ置換手
   段を備え、 上記メモリ置換手段は、 上記各メモリセルブロックのメモリセルのワード線を個
   別に駆動するためのデコーダと、 予め欠陥メモリセルの番地を記憶し、アドレス信号の番
   地が欠陥メモリセルの番地と一致するときには冗長使用
   信号を出力する冗長使用判定回路と、 上記アドレス信号に応じ、アドレス信号の番地の本体側
   メモリセルのワード線を選択するプリデコード信号を出
   力するプリデコーダと、 上記アドレス信号の番地の本体側メモリセルが配置され
   るメモリセルブロックのデコーダに上記プリデコーダか
   ら出力されるプリデコード信号を接続するとともに、冗
   長使用判定回路から冗長使用信号が出力されているとき
   には、置換される予備メモリセルが配置されるメモリセ
   ルブロックのデコーダに冗長使用信号を接続するデコー
   ド信号選択回路とを有することを特徴とする半導体記憶
   装置。
2. 【請求項２】 請求項１記載の半導体記憶装置におい
   て、 上記複数のメモリセルブロックは２つのブロック群に区
   画されており、 上記各ブロック群毎内のいずれかのメモリセルブロック
   に予備メモリセルが配置され、 いずれかのブロック群内の本体側メモリセルが欠陥メモ
   リセルである場合に、置換する予備メモリセルとして上
   記欠陥メモリセルを含まないブロック群の予備メモリセ
   ルが予め割り当てられていて、 上記デコード信号選択回路は、アドレス信号の番地の本
   体側メモリセルを含むブロック群のデコーダにはプリデ
   コード信号を接続し、アドレス信号の番地の本体側メモ
   リセルを含まないブロック群のデコーダには冗長使用信
   号を接続するように構成されていることを特徴とする半
   導体記憶装置。
3. 【請求項３】 請求項１又は２記載の半導体記憶装置に
   おいて、 上記冗長使用判定回路から出力される冗長使用信号をエ
   ンコードして、予備メモリセルのワード線を選択する冗
   長デコード信号を出力する冗長エンコーダを備えたこと
   を特徴とする半導体記憶装置。
4. 【請求項４】 請求項２記載の半導体記憶装置におい
   て、 上記各メモリセルブロックは直列配置され、その中央部
   の２つのメモリセルブロック間の境界で２つのブロック
   群に区画されていて、 上記予備メモリセルを含むメモリセルブロックは、中央
   部に位置するものであることを特徴とする半導体記憶装
   置。
5. 【請求項５】 請求項１又は２記載の半導体記憶装置に
   おいて、 相隣合う２つのメモリセルブロックで共有されるセンス
   アンプと、 該センスアンプとその両側のメモリセルブロックとの信
   号接続を断接切換えるスイッチ手段とを備えたことを特
   徴とする半導体記憶装置。
6. 【請求項６】 請求項１，２，３，４又は５記載の半導
   体記憶装置において、 上記冗長使用判定回路から冗長使用信号を受けたとき、
   当該欠陥メモリセルである本体側メモリセルのデコーダ
   に、当該本体側メモリセルの作動を停止させる本体側メ
   モリ停止信号を出力する停止信号出力手段を備えたこと
   を特徴とする半導体記憶装置。
7. 【請求項７】 複数の本体側メモリセルからなる本体側
   メモリセルアレイと複数の予備メモリセルからなる予備
   メモリセルアレイとを備えた半導体記憶装置において、 上記本体側メモリセルアレイの本体側ワード線とデコー
   ド線とを第１の接続手段を介して接続し、上記予備メモ
   リセルアレイの予備側ワード線と上記デコード線とを第
   ２の接続手段を介して接続し、上記デコード線を共通の
   ワード線駆動信号発生回路に接続し、上記各ワード線を
   上記ワード線駆動信号発生回路により上記デコード線を
   介して、さらに各々上記第１，第２の接続手段を介して
   駆動するように構成されたデコーダと、 上記複数の本体側メモリセルのうち欠陥メモリセルの番
   地を予め記憶し、アドレス信号の番地が欠陥メモリセル
   の番地と一致するときには、欠陥メモリセルに代えて予
   備メモリセルを選択させるよう上記デコーダを作動させ
   るメモリ置換手段とを備えたことを特徴とする半導体記
   憶装置。
8. 【請求項８】 請求項７記載の半導体記憶装置におい
   て、 上記メモリ置換手段は、 予め欠陥メモリセルの番地を記憶し、アドレス信号の番
   地が欠陥メモリセルの番地と一致するときには冗長使用
   信号を出力する冗長使用判定回路と、 アドレス信号に応じて、アドレス信号の番地に対応する
   本体側メモリセルのワード線を選択するプリデコード信
   号を出力するプリデコーダと、 上記ワード線駆動信号発生回路にプリデコーダのプリデ
   コード信号を接続する一方、冗長使用判定回路から冗長
   使用信号が出力されているときには、プリデコード信号
   に代えて、ワード線駆動信号発生回路に冗長使用信号を
   接続するデコード信号切換回路とを有することを特徴と
   する半導体記憶装置。
9. 【請求項９】 請求項８記載の半導体記憶装置におい
   て、 上記冗長使用判定回路の要素数と上記ワード線駆動信号
   発生回路のデコード線の数とは同じであり、 上記ワード線駆動信号発生回路は、冗長信号発生回路の
   冗長使用信号により直接デコードされるものであること
   を特徴とする半導体記憶装置。
10. 【請求項１０】 請求項８記載の半導体記憶装置におい
    て、 上記冗長使用判定回路の出力をエンコードして、予備メ
    モリセルのワード線を選択する冗長デコード信号を出力
    する冗長エンコーダを備えたことを特徴とする半導体記
    憶装置。