KR100431331B1 - 반도체 메모리장치의 입출력 센스 앰프 구동방법 및 그구동제어회로 - Google Patents

반도체 메모리장치의 입출력 센스 앰프 구동방법 및 그구동제어회로 Download PDF

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Abstract

본 발명은 반도체 메모리장치의 컬럼선택신호(CSL)와 일정한 시간 마진을 유지할 수 있는 입출력 센스앰프 구동신호(FRP)를 발생하는 기술이다.
이를 위한 본 발명의 반도체 메모리장치의 입출력 센스 앰프 제어는, 외부클럭신호와 커맨드 디코딩신호를 받아 컬러 프리 디코딩 인에이블신호를 발생하고, 상기 발생된 컬럼 프리 디코딩 인에이블신호(PDCAE)에 의해 컬럼어드레스를 프리 디코딩하며, 상기 프리 디코딩한 컬럼어드레스(PDCAi)를 받아 입출력 센스 앰프 구동신호(FRP)를 발생하여 입출력 센스앰프를 구동하도록 한다.

Description

반도체 메모리장치의 입출력 센스 앰프 구동방법 및 그 구동제어회로{INPUT/OUTPUT SENSE AMPLIFIER CONTROL CIRCUIT AND CONTROL METHOD FOR DRIVING INPUT/OUTPUT SENSE AMPLIFIER IN SEMICONDUCTOR MEMORY DEVICE THEREOF}
본 발명은 반도체 메모리장치의 입출력 센스 앰프 제어방법 및 그 구동제어회로에 관한 것으로, 특히 컬럼선택신호(CSL)와 일정한 시간 마진을 유지할 수 있는 입출력 센스앰프 구동신호(FRP)를 발생하는 반도체 메모리장치의 입출력 센스 앰프 제어방법 및 그 구동제어회로에 관한 것이다.
일반적으로 반도체 메모리 장치는 크게 SRAM(Static Random Access Memory)과 DRAM(Dynamic Random Access Memory)으로 나누어지는데, DRAM의 단위 메모리 셀이 SRAM의 단위 메모리 셀보다 간단한 구조로 형성될 수 있기 때문에 고집적화에 유리한 면을 가지고 있다. 데이타 읽기/쓰기 동작의 속도를 증가시키기 위해서, DRAM이 탑재되는 컴퓨터 시스템 등의 시스템 클럭에 동기하여 DRAM의 동작이 이루어지도록 할 수 있다. 이와 같이 시스템 클럭에 동기하여 동작하는 랜덤 액세스 메모리 장치를 S-DRAM(Synchronous Dynamic Random Access Memory)이라고 한다. S-DRAM은 시스템 클럭에 동기되어 로우 액티브(RowActive) 동작, 데이타 읽기/쓰기 동작의 수행 명령이 입력되며, 그 외에도 S-DRAM 기능을 수행하기 위한 다양한 명령들도 시스템 클럭에 동기되어 입/출력된다. 입/출력은 시스템 클럭에 상승 엣지 또는 하강 엣지에서 이루어지게 되며, S-DRAM설계 시 상승 엣지에서 이루어지도록 할 것인지 아니면 하강 엣지에서 이루어지도록 할 것인지를 정할 수 있다.
S-DRAM에 있어서, 칩 외부에서 인가되는 신호들은 시스템 클럭에 동기하여이루어지지만 내부 회로는 클럭에 동기하여 동작하는 부분과 그렇지 않은 부분으로 구분될 수 있다. 또한, 클럭에 동기하여 동작하는 부분은 외부에서 인가되는 시스템클럭에 동기하여 동작하는 부분과 내부에서 발생된 내부 클럭에 동기하여 동작하는 부분으로 나누어 볼 수 있다. 예를 들어, 로우 어드레스 디코딩, 선택된 워드 라인의 활성화, 비트 라인 센싱 등의 동작은 클럭에 비동기되어 이루어지는 반면에, 반도체 메모리 장치의 데이타 입/출력 동작은 클럭에 동기되어 이루어지게 된다.
도 1은 일반적인 반도체 메모리장치의 레이아웃을 나타내는 도면이다.
도 1을 참조하면, 반도체 메모리장치는 컬럼과 로우로 배열된 4개의 뱅크 A, B, C, D(10, 12, 14, 16) 들을 포함한다. 상기 4개의 뱅크 A, B, C, D(10, 12, 14, 16) 들은 각각 컬럼(Column)과 로우(ROW)로 배열된 메모리 셀 들을 포함한다. 상기 메모리 셀들은 논리 1 또는 논리 0의 데이터를 저장한다. 동일한 컬럼상의 상기 뱅크A(10)와 뱅크B(12) 사이에는 로우 디코더(20)가 배열되고, 다른 동일한 컬럼 상의 뱅크C(14)와 뱅크D(16) 사이에는 로우 디코더(22)가 배열된다. 동일한 로우 상의 뱅크A(10)와 뱅크C(14) 사이에는 컬럼 디코더들(24, 28)이 마주 보고 배열되고, 상기 컬럼 디코더들(24, 28) 내에는 다수개의 디코더 들이 포함되어 있다. 다른 동일한 로우 상의 뱅크B(12)와 뱅크D(16) 사이에는 컬럼 디코더들(26, 30)이 마주 보고 배열된다. 상기 동일한 로우 상의 뱅크 A, C(10, 14)들 사이에 마주 보고 배열된 컬럼 디코더들(24, 28) 사이에는 입출력버퍼 및 주변회로(18)가 배열된다. 다른 동일한 로우 상의 뱅크B, D(26, 30)사이에 마주보고 배열된 컬럼 디코더들(24,28) 사이에도 입출력버퍼(18)가 배열된다.
반도체 메모리장치는 상기와 같은 구성을 가진 4개의 뱅크 A, B, C, D(10, 12, 14, 16)들이 하나의 뱅크군을 이루며, 2개의 뱅크군들(100, 200)과 2개의 뱅크군들(300, 400) 사이에는 중간제어회로(20)가 배열되어 있다. 상기 중간제어회로(20)는 각종 클럭신호를 발생하는 클럭신호발생부를 포함한다.
도 2는 도 1에서 입출력 센스앰프를 구동하기 위한 반도체 메모리 장치의 레이아웃 구성도이다.
컬럼과 로우로 배열된 4개의 뱅크 A, B, C, D(10, 12, 14, 16)와, 동일한 컬럼(COLUMN) 상의 상기 뱅크A(10)와 뱅크B(12) 사이에는 로우 디코더(20)가 배열되고, 다른 동일한 컬럼 상의 뱅크C(14)와 뱅크D(16) 사이에는 로우 디코더(22)가 배열된다.
동일한 로우 상의 뱅크A(10)와 뱅크C(14) 사이에는 컬럼 디코더들(24, 28)이 마주 보고 배열되고, 상기 동일한 로우 상의 뱅크 A, C(10, 14)들 사이에 마주 보고 배열된 컬럼 디코더들(24, 28) 사이에는 2개의 층으로 입출력 센스앰프(32)와 데이터 MUX(36)가 각각 배열되어 있다.
다른 동일한 로우 상의 뱅크B(12)와 뱅크D(16) 사이에는 컬럼 디코더들(26, 30)이 마주 보고 배열된다. 상기 다른 동일한 로우 상의 뱅크 B, D(12, 16)들 사이에 마주 보고 배열된 컬럼 디코더들(26, 30) 사이에는 2개의 층으로 입출력 센스앰프(32)와 데이터 MUX(36)가 각각 배열되어 있다.
중간제어회로(20)는 외부클럭신호와 커맨드 디코딩신호를 받아 컬럼 프리 디코딩 인에이블 신호를 발생하는 컬럼 프리 디코딩 인에이블신호 발생부(40)와, 입출력 센스앰프 구동신호(FRP: First Read Pulse)를 발생하는 입출력 센스 앰프 구동부(42)와, 상기 컬럼 프리 디코딩 인에이블신호를 받아 프리 디코딩하는 컬럼 프리 디코더(44)를 포함한다.
도 3은 도 2의 입출력 센스앰프를 구동하기 위한 반도체 메모리 장치의 블럭 구성도이다.
외부클럭(External Clock)을 받아 버퍼링하여 출력하는 클럭버퍼(35)와, 리드 커맨드(READ_CMD)를 받아 버퍼링하여 출력하는 커맨드 버퍼(37)와, 상기 커맨드 버퍼(37)로부터 버퍼링 출력된 리드 커맨드를 받아 디코딩하여 출력하는 커맨드 디코더(39)와, 상기 클럭버퍼(35)로부터 출력된 외부 클럭신호와 상기 커맨드 디코더(39)로부터 디코딩된 커맨드 디코딩신호를 받아 컬럼 프리 디코딩 인에이블 신호를 발생하는 컬럼 프리 디코딩 인에이이블신호 발생부(40)와, 상기 컬럼 프리 디코딩 인에이이블신호 발생부(40)로부터 출력된 상기 컬럼 프리 디코딩 인에이블신호(PDCAE)를 받아 컬럼어드레스를 프리 디코딩하는 컬럼 프리 디코더(44)와, 상기 컬럼 프리 디코더(44)로부터 프리 디코딩한 컬럼어드레스(PDCAi)를 받아 디코딩하여 비트라인 선택신호(CSL: Column Select Line)를 출력하는 컬럼디코더들(24, 26, 28, 30)와, 상기 컬럼 프리 디코딩 인에이블신호 발생부(40)로부터 출력된 상기 컬럼 프리 디코딩 인에이블신호(PDCAE)를 받아 입출력 센스 앰프 구동신호(FRP : First Read Pluse)를 발생하여 출력하는 입출력 센스 앰프 구동부(42)와, 상기 컬럼디코더들(24, 26, 28, 30)로부터 출력된 비트라인 선택신호(CSL)를 받아 데이터를 선택 출력하는 데이터 MUX들(36, 38)과, 상기 입출력 센스 앰프 구동부(42)로부터 출력된 입출력 센스 앰프 구동신호(FRP)에 의해 상기 데이터 MUX들(36, 38)로부터 선택 출력된 데이터를 센싱하여 출력하는 입출력 센스앰프(32, 34)와, 상기 입출력 센스앰프(32, 34)로부터 센싱된 데이터를 버퍼링하여 출력하는 데이터 출력버퍼(46)로 구성되어 있다.
도 4는 도 3의 입출력 센스앰프를 구동하기 위한 반도체 메모리 장치의 동작 타이밍도이다.
상술한 도 3 및 도 4를 참조하여 종래의 입출력 센스앰프 구동신호(FRP)를 발생하여 데이터를 출력하는 동작을 설명하면, 클럭버퍼(35)는 외부클럭(External Clock)을 받아 버퍼링하여 도 4 (A)와 같은 외부 클럭신호(E_CLK)를 컬럼 프리 디코딩 인에이블신호 발생부(40)로 출력한다. 커맨드 버퍼(37)는 도 4 (B)와 같은 리드 커맨드(READ_CMD)를 받아 버퍼링하여 커맨드 디코더(39)로 출력한다. 커맨드 디코더(39)는 상기 리드 커맨드를 디코딩하여 컬럼 프리 디코딩 인에이블신호 발생부(40)로 인가한다. 상기 클럭버퍼(35)로부터 출력된 외부 클럭신호(E_CLK)와 상기 커맨드 디코더(39)로부터 디코딩된 커맨드 디코딩신호를 받아 도 4 (C)와 같은 컬럼 프리 디코딩 인에이블 신호(PDACE)를 발생하여 컬럼 프리 디코더(44)와 입출력 센스 앰프 구동부(42)로 인가한다. 컬럼 프리 디코더(44)는 상기 컬럼 프리 디코딩 인에이이블신호 발생부(40)로부터 출력된 상기 컬럼 프리 디코딩 인에이블신호(PDCAE)를 받아 컬럼어드레스를 프리 디코딩하여 도 4 (D)와 같은 프리 디코딩한 컬럼어드레스(PDCAi)를 컬럼디코더들(24, 26, 28, 30)로 인가한다. 컬럼디코더들(24, 26, 28, 30)는 상기 컬럼 프리 디코더(44)로부터 프리 디코딩한 컬럼어드레스(PDCAi)를 받아 디코딩하여 도 4 (E)와 같은 비트라인 선택신호(CSL)를 데이터 MUX들(36, 38)로 인가한다. 데이터 MUX들(36, 38)는 상기 컬럼디코더들(24, 26, 28, 30)로부터 출력된 비트라인 선택신호(CSL)에 의해 데이터를 선택하여 입출력 센스앰프(32, 34)로 인가한다. 입출력 센스 앰프 구동부(42)는 상기 컬럼 프리 디코딩 인에이이블신호 발생부(40)로부터 출력된 상기 컬럼 프리 디코딩 인에이블신호(PDCAE)를 받아 도 4 (F)와 같은 입출력 센스 앰프 구동신호(FRP : First Read Pluse)를 발생하여 입출력 센스앰프(32, 34)로 인가한다. 입출력 센스앰프(32, 34)는 상기 입출력 센스 앰프 구동부(42)로부터 출력된 입출력 센스 앰프 구동신호(FRP)에 의해 상기 데이터 MUX들(36, 38)로부터 선택 출력된 데이터를 센싱하여 출력버퍼(52)로 인가한다. 출력버퍼(52)는 상기 입출력 센스앰프(32, 34)로부터 센싱된 데이터를 버퍼링하여 출력한다.
상기와 같은 입출력 센스앰프 구동을 위한 반도체 메모리장치는 데이터 출력 시 비트라인 선택신호(CSL) 발생 후에 입출력라인을 거쳐 입출력 센스앰프(32, 34)에 연결되는 2차 데이터라인(DIO)에 데이터가 실릴 때까지 보장한 후에 입출력 센스앰프(32, 34)를 구동하여야 한다.
상기와 같은 종래의 입출력 센스앰프 구동을 위한 반도체 메모리장치는 리드커맨드를 받아 비트라인 선택신호(CSL)를 발생하는 패스와 리드커맨드를 받아 입출력 센스앰프 구동신호(FRP)를 발생하는 패스가 서로 달라 비트라인 선택신호(CSL)와 입출력 센스앰프 구동신호(FRP) 간에 일정한 딜레이 시간간격이유지되지 못하여 딜레이 마진이 가변되므로 인해 스큐(SKEW)가 발생하는 문제가 있었다.
또한 입출력 센스앰프 구동부(42)가 중간제어회로(20) 내에 구비되어 있으므로, 입출력 센스앰프 구동부(42)와 입출력 센스앰프(32, 34)간의 입출력 센스앰프 구동신호(FRP)의 라우팅(Routing)되는 길이가 길어진다. 입출력 센스앰프 구동신호(FRP)의 라우팅(Routing)되는 길이가 길어지면 고주파수(High Frequency)에서 토클링을 제대로 하지 못하여 라우팅 중간 중간에 리피터(Repeater)를 사용하므로 인해 스피드 지연 및 전류소모가 많아지는 문제가 있었다.
따라서 본 발명의 목적은 반도체 메모리 장치에서 비트라인 선택신호와 입출력 센스앰프 구동신호 간에 일정한 딜레이 시간간격이 유지되도록 하여 스큐(SKEW)가 발생되는 것을 방지하는 입출력 센스앰프 제어방법 및 그 구동제어회로를 제공함에 있다.
본 발명의 다른 목적은 반도체 메모리 장치에서 입출력 센스앰프 구동부와 입출력 센스앰프간의 입출력 센스앰프 구동신호의 라우팅되는 길이를 짧게 하여 스피드 지연 및 전류소모를 방지하는 입출력 센스앰프 제어방법 및 그 구동제어회로를 제공함에 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리장치의 입출력 센스 앰프 구동장치는, 컬럼 프리 디코더로부터 출력된 프리 디코딩 컬럼어드레스들을 수신하여 입출력 센스앰프 구동신호(FRP1)를 생성하는 센스 앰프 구동신호 생성부와, 상기 센스앰프 구동신호 생성부로부터 생성된 센스앰프 구동신호(FRP1)를 설정시간 지연시켜 지연된 센스앰프 구동신호(FRP)를 출력하는 지연기를 구비함을 특징으로 한다.
상기 지연기의 설정시간은 비트라인 선택신호(CSL)가 발생된 후 2차증폭을 위해 선택된 데이터가 입출력 센스앰프로 인가될 때까지의 시간임을 특징으로 한다.
상기 지연기는 모드레지스터세트신호나 퓨즈옵션신호에 의해 지연시간을 가변 설정하도록 하는 것이 가능하다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리장치의 입출력 센스 앰프 구동 제어회로는, 외부클럭신호와 커맨드 디코딩신호를 받아 컬럼 프리 디코딩 인에이블신호를 발생하는 컬럼 프리 디코딩 인에이블신호 발생부와, 상기 컬럼 프리 디코딩 인에이이블신호 발생부로부터 출력된 상기 컬럼 프리 디코딩 인에이블신호(PDCAE)를 받아 컬럼어드레스를 프리 디코딩하는 컬럼 프리 디코더와, 상기 컬럼 프리 디코더로부터 출력된 프리 디코딩한 컬럼어드레스(PDCAi)를 받아 입출력 센스 앰프 구동신호(FRP)를 발생하여 출력하는 입출력 센스 앰프 구동부를 포함함을 특징으로 한다.
상기 입출력 센스 앰프 구동부는, 상기 컬럼디코더들과 상기 입출력 센스앰프들 사이에 하나를 배치하는 것이 바람직하다.
상기 입출력 센스 앰프 구동부는, 상기 컬럼디코더들과 상기 입출력 센스앰프들 사이에 다수 개를 배치하는 것도 가능하다.
상기 입출력 센스 앰프 구동부는, 상기 컬럼 프리 디코더로 출력된 프리 디코딩한 컬럼어드레스들을 수신하여 입출력 센스앰프 구동신호(FRP1)를 생성하는 센스 앰프 구동신호 생성부와, 상기 센스앰프 구동신호 생성부로부터 생성된 센스앰프 구동신호(FRP1)를 설정시간 지연시켜 지연된 센스앰프 구동신호(FRP)를 출력하는 지연기를 구비함을 특징으로 한다.
상기 설정 시간은, 비트라인 선택신호(CSL)가 발생된 후 2차증폭을 위해 선택된 데이터가 입출력 센스앰프로 인가될 때까지의 시간이 되도록 하는 것이 바람직하다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리장치의 입출력 센스 앰프 제어방법은, 외부클럭신호와 커맨드 디코딩신호를 받아 컬러 프리 디코딩 인에이블신호를 발생하는 단계와, 상기 발생된 컬럼 프리 디코딩 인에이블신호(PDCAE)에 의해 컬럼어드레스를 프리 디코딩하는 단계와, 상기 프리 디코딩한 컬럼어드레스(PDCAi)를 받아 입출력 센스 앰프 구동신호(FRP)를 발생하는 단계로 이루어짐을 특징으로 한다.
상기 입출력 센스 앰프 구동신호 발생단계는, 상기 프리 디코딩한 컬럼어드레스들을 입력하여 입출력 센스앰프 구동신호(FRP1)를 생성하는 단계와, 상기 생성된 센스앰프 구동신호(FRP1)를 설정시간 지연시키는 단계로 이루어짐을 특징으로 한다.
도 1은 일반적인 반도체 메모리장치의 레이아웃을 나타내는 도면
도 2는 도 1에서 입출력 센스앰프를 구동하기 위한 반도체 메모리 장치의 레이아웃 구성도
도 3은 도 2의 입출력 센스앰프를 구동하기 위한 반도체 메모리 장치의 블럭 구성도
도 4는 도 3의 입출력 센스앰프를 구동하기 위한 반도체 메모리 장치의 동작 타이밍도
도 5는 본 발명의 일 실시 예에 따른 입출력 센스앰프를 구동하기 위한 반도체 메모리 장치의 레이아웃 구성도
도 6은 본 발명의 일 실시 예에 따른 도 5의 입출력 센스앰프를 구동하기 위한 반도체 메모리 장치의 블럭 구성도
도 7은 본 발명의 일 실시 예에 따른 도 5의 입출력 센스앰프 구동부(76)의상세 회로도
도 8은 본 발명의 일 실시 예에 따른 도 7의 지연기(102)로 인가되는 퓨즈옵션신호를 발생하기 위한 퓨즈옵션회로도이다.
도 9는 본 발명의 실시 예에 따른 입출력 센스앰프를 구동하기 위한 반도체 메모리 장치의 동작 타이밍도
도 10은 본 발명의 다른 실시 예에 따른 도 5의 입출력 센스앰프 구동부(76)의 상세 회로도
도 11은 본 발명의 다른 실시 예에 따른 입출력 센스앰프를 구동하기 위한 반도체 메모리 장치의 레이아웃 구성도
* 도면의 주요부분에 대한 부호의 설명 *
35, 85: 클럭버퍼 37, 87: 커맨드 버퍼
39, 89: 커맨드 디코더
40, 90: 컬럼 프리 디코딩 인에이블 신호 발생부
44, 92: 컬럼 프리 디코더
24, 26, 28, 30, 68, 70, 72, 74: 컬럼디코더들
36, 38, 80, 84: 데이터 MUX들
42, 76: 입출력 센스앰프 구동부
32, 34, 78, 82: 입출력센스 앰프
46, 94: 데이터 출력버퍼
이하 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 그리고 본 발명을 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
도 5는 본 발명의 일 실시 예에 따른 입출력 센스앰프를 구동하기 위한 반도체 메모리 장치의 레이아웃 구성도이다.
컬럼과 로우로 배열된 4개의 뱅크 A, B, C, D(60, 62, 64, 66)가 구비되고, 동일한 컬럼(COLUMN) 상의 상기 뱅크A(60)와 뱅크B(62) 사이에는 로우 디코더(86)가 배열되고, 다른 동일한 컬럼 상의 뱅크C(64)와 뱅크D(66) 사이에는 로우 디코더(88)가 배열된다.
동일한 로우 상의 뱅크A(60)와 뱅크C(64) 사이에는 컬럼 디코더들(68, 70)이 마주 보고 배열되고, 상기 동일한 로우 상의 뱅크 A, C(60, 64)들 사이에 마주 보고 배열된 컬럼 디코더들(68, 70) 사이에는 2개의 층으로 입출력 센스앰프(78)와 데이터 MUX(80)가 각각 배열되어 있다.
다른 동일한 로우 상의 뱅크B(62)와 뱅크D(66) 사이에는 컬럼 디코더들(72, 74)이 마주 보고 배열된다. 상기 다른 동일한 로우 상의 뱅크 B, D(62, 66)들 사이에 마주 보고 배열된 컬럼 디코더들(72, 74) 사이에는 2개의 층으로 입출력 센스앰프(82)와 데이터 MUX(84)가 각각 배열되어 있다.
상기 컬럼디코더들(68, 72)과 상기 입출력 센스앰프들(78, 82) 사이의 중앙부분에 입출력 센스앰프 구동신호(FRP: First Read Pulse)를 발생하는 입출력 센스앰프 구동부(76)가 배열되어 있다.
중간제어회로층에는 외부클럭신호와 커맨드 디코딩신호를 받아 컬럼 프리 디코딩 인에이블 신호를 발생하는 컬럼 프리 디코딩 인에이블신호 발생부(90)와, 상기 컬럼 프리 디코딩 인에이블신호를 받아 프리 디코딩하는 컬럼 프리 디코더(92)가 배열되어 있다.
도 6은 본 발명의 일 실시 예에 따른 도 5의 입출력 센스앰프를 구동하기 위한 반도체 메모리 장치의 블럭 구성도이다.
외부클럭(External Clock)을 받아 버퍼링하여 출력하는 클럭버퍼(85)와, 리드 커맨드(READ_CMD)를 받아 버퍼링하여 출력하는 커맨드 버퍼(87)와, 상기 커맨드 버퍼(87)로부터 버퍼링 출력된 리드 커맨드를 받아 디코딩하여 출력하는 커맨드 디코더(89)와, 상기 클럭버퍼(85)로부터 출력된 외부 클럭신호와 상기 커맨드 디코더(89)로부터 디코딩된 커맨드 디코딩신호를 받아 컬럼 프리 디코딩 인에이블 신호(PDCAE)를 발생하는 컬럼 프리 디코딩 인에이블신호 발생부(90)와, 상기 컬럼 프리 디코딩 인에이이블신호 발생부(90)로부터 출력된 상기 컬럼 프리 디코딩 인에이블신호(PDCAE)를 받아 컬럼어드레스를 프리 디코딩하는 컬럼 프리 디코더(92)와, 상기 컬럼 프리 디코더(92)로부터 프리 디코딩한 컬럼어드레스(PDCAi)를 받아 디코딩하여 비트라인 선택신호(CSL: Column Select Line)를 출력하는 컬럼디코더들(68, 70, 72, 74)과, 상기 컬럼 프리 디코더(92)로부터 출력된 프리 디코딩한 컬럼어드레스(PDCAi)를 받아 입출력 센스 앰프 구동신호(FRP : First Read Pluse)를 발생하여 출력하는 입출력 센스 앰프 구동부(76)와, 상기 컬럼디코더들(68, 70, 72, 74)로부터 출력된 비트라인 선택신호(CSL)를 받아 데이터를 선택 출력하는 데이터 MUX들(80, 84)과, 상기 입출력 센스 앰프 구동부(76)로부터 출력된 입출력 센스 앰프 구동신호(FRP)에 의해 상기 데이터 MUX들(80, 84)로부터 선택 출력된 데이터를 센싱하여 출력하는 입출력 센스앰프(78, 82)와, 상기 입출력 센스앰프(78, 82)로부터 센싱된 데이터를 버퍼링하여 출력하는 데이터 출력버퍼(94)로 구성되어 있다.
도 7은 본 발명의 일 실시 예에 따른 도 5의 입출력 센스앰프 구동부(76)의 상세 회로도이다.
상기 컬럼 프리디코더(92)로 출력된 프리 디코딩한 컬럼어드레스들(PDCA1~PDCA4)을 논리합하여 입출력 센스앰프 구동신호(FRP)를 생성하는 오아게이트(101)와, 상기 오아게이트(101)로부터 생성된 센스앰프 구동신호(FRP)를 모드 레지스터 세트(MRS)신호 또는 퓨즈옵션(FUSE OPTION)신호에 의해 일정시간 지연된 센스앰프 구동신호(FRP)를 출력하는 지연기(102)로 구성되어 있다.
도 8은 본 발명의 일 실시 예에 따른 도 7의 지연기(102)로 인가되는 퓨즈옵션신호를 발생하기 위한 퓨즈옵션회로도이다.
퓨즈(130)와, 엔모오스 트랜지스터(132, 134) 및 인버터(136, 18, 140, 142)로 구성되어 있다.
도 9는 본 발명의 일 실시 예에 따른 입출력 센스앰프를 구동하기 위한 반도체 메모리 장치의 동작 타이밍도이다.
상술한 도 5 및 도 9를 참조하여 본 발명의 일 실시 예에 따른 입출력 센스앰프 구동신호(FRP)를 발생하여 데이터를 출력하는 동작을 설명하면, 클럭버퍼(85)는 외부클럭(External Clock)을 받아 버퍼링하여 도 8 (A)와 같은 외부 클럭신호(E_CLK)를 컬럼 프리 디코딩 인에이블신호 발생부(90)로 출력한다. 커맨드 버퍼(87)는 도 8 (B)와 같은 리드 커맨드(READ_CMD)를 받아 버퍼링하여 커맨드 디코더(89)로 출력한다. 커맨드 디코더(89)는 상기 리드 커맨드를 디코딩하여 컬럼 프리 디코딩 인에이블신호 발생부(90)로 인가한다. 상기 클럭버퍼(85)로부터 출력된 외부 클럭신호(E_CLK)와 상기 커맨드 디코더(89)로부터 디코딩된 커맨드 디코딩신호를 받아 도 8 (C)와 같은 컬럼 프리 디코딩 인에이블 신호(PDACE)를 발생하여 컬럼 프리 디코더(92)와 입출력 센스 앰프 구동부(76)로 인가한다. 컬럼 프리 디코더(92)는 상기 컬럼 프리 디코딩 인에이이블신호 발생부(90)로부터 출력된 상기 컬럼 프리 디코딩 인에이블신호(PDCAE)를 받아 컬럼어드레스를 프리 디코딩하여 도 8 (D)과 같은 프리 디코딩한 컬럼어드레스(PDCAi)를 컬럼디코더들(68, 70, 72, 74)로 인가한다. 컬럼디코더들(68, 70, 72, 74)은 상기 컬럼 프리 디코더(92)로부터 프리 디코딩한 컬럼어드레스(PDCAi)를 받아 디코딩하여 도 8 (E)과 같은 비트라인 선택신호(CSL)를 데이터 MUX들(80, 84)로 인가한다. 데이터 MUX들(80, 84)은 상기 컬럼디코더들(68, 70, 72, 74)로부터 출력된 비트라인 선택신호(CSL)에 의해 데이터를 선택하여 입출력 센스앰프(78, 82)로 인가한다. 입출력 센스 앰프 구동부(76)는 상기 컬럼 프리 디코더(92)로부터 상기 프리 디코딩한 컬럼어드레스(PDCAi)를 받아 도 8 (F)과 같은 입출력 센스 앰프 구동신호(FRP : First Read Pluse)를 발생하여입출력 센스앰프(78, 82)로 인가한다. 입출력 센스앰프(78, 82)는 상기 입출력 센스 앰프 구동부(76)로부터 출력된 입출력 센스 앰프 구동신호(FRP)에 의해 상기 데이터 MUX들(80, 84)로부터 선택 출력된 데이터를 센싱하여 데이터 출력버퍼(94)로 인가한다. 데이터 출력버퍼(94)는 상기 입출력 센스앰프(78, 82)로부터 센싱된 데이터를 버퍼링하여 출력한다.
이때 입출력센스 앰프 구동부(76)는 도 7과 같이 구성되어 있다. 따라서 컬럼 프리 디코더(92)로부터 상기 프리 디코딩한 컬럼어드레스(PDCAi) 예컨데 프리 디코딩 컬럼어드레스(PDCA1~PDCA4)를 오아게이트(101)로 각각 입력된다. 오아게이트(101)는 프리 디코딩 컬럼어드레스(PDCA1~PDCA4)를 논리합하여 입출력 센스 앰프구동신호(FRP1)를 생성하게 된다. 즉, 프리 디코딩 컬럼어드레스(PDCA1~PDCA4) 중 하나의 어드레스가 발생되면 센스 앰프 구동신호(FRP1)를 발생하도록 되어 있다. 이렇게 발생된 센스앰프 구동신호(FRP1)는 지연기(102)로 인가되며, 지연기(102)는 상기 오아게이트(101)로부터 발생된 센스앰프 구동신호(FRP1)를 일정시간 홀드시키고 있다가 모드레지스터 세트(MRS)신호나 퓨즈옵션(FUSE OPTION)신호가 인가되면 인에이블되어 홀드된 센스앰프 구동신호(FRP)를 입출력 센스앰프(78, 82)로 인가되도록 하여 입출력 센스 앰프(78, 82)를 구동시킨다. 상기 지연기(102)의 지연시간은 모드레지스터 세트(MRS)신호나 퓨즈옵션(FUSE OPTION)신호에 의해 가변 설정된다. 상기 지연기(102)는 컬럼디코더(68, 70, 72, 74)로부터 비트라인 선택신호(CSL)가 발생된 후 데이터 MUX(80, 84)를 통해 선택된 데이터가 입출력 센스앰프(78, 82)로 인가될 때 상기 모드 레지스터 세트(MRS)나 퓨즈옵션신호를 지연기(102)로 인가하여 입출력센스 앰프(78, 82)를 구동시킬 수 있도록 입출력센스 앰프 구동신호(FRP1)를 설정시간동안 지연시키는 것이다.
상기 지연기(102)에서 퓨즈옵션에 의해 지연시간을 조절하는 동작을 보면, 퓨즈(130)가 커팅되지 않은 상태에서 전원전압(Vcc)이 인버터(136, 138, 140, 140)를 통해 하이신호가 출력되어 지연기(102)가 인에이블되지 않고 있다가 퓨즈(130)가 커팅이 되면 인버터(136, 138, 140, 140)를 통해 로우신호가 출력되어 지연기(102)가 인에이블된다. 상기 지연기(102)가 인에이블되면 상기 오아게이트(101)로부터 발생된 입출력 센스앰프 구동신호(FRP1)가 입출력 센스앰프(78, 82)로 인가된다. 따라서 모드 레지스터세트 신호나 퓨즈옵션신호는 프로그램 가능한 신호로서 외부에서 프로그램 가능하도록 하여 지연기(102)의 지연시간을 가변시킬 수 있다.
도 10은 본 발명의 다른 실시 예에 따른 도 5의 입출력 센스앰프 구동부(76)의 상세 회로도이다.
상기 컬럼디코더(92)로 출력된 프리 디코딩한 컬럼어드레스들(PDCA1~PDCA4)을 반전 논리합하여 입출력 센스앰프 구동신호(FRP1)를 생성하는 노아게이트(110)와, 2개의 인버터(114, 116)로 이루어져 상기 노아게이트(110)로부터 생성된 센스앰프 구동신호(FRP)를 일정시간 지연된 센스앰프 구동신호(FRP)를 출력하는 지연기(112)와, 상기 지연기(112)로부터 지연된 센스앰프 구동신호(FRP)를 반전출력하기 위한 인버터(118)로 구성되어 있다.
입출력센스 앰프 구동부(76)는 도 10과 같이 구성되어 있다. 따라서 컬럼 프리 디코더(92)로부터 상기 프리 디코딩한 컬럼어드레스(PDCAi) 예컨데, 프리 디코딩한 컬럼어드레스(PDCA1~PDCA4)가 오아게이트(110)로 각각 입력된다. 오아게이트(110)는 프리 디코딩한 컬럼어드레스(PDCA1~PDCA4)를 반전 논리합하여 입출력 센스 앰프구동신호(FRP)를 생성하게 된다. 즉, 프리 디코딩 컬럼어드레스(PDCA1~PDCA4) 중 하나의 어드레스가 발생되면 센스 앰프 구동신호(FRP1)를 발생하도록 되어 있다. 이렇게 발생된 센스앰프 구동신호(FRP1)는 지연기(112)로 인가되며, 지연기(112)는 2개의 인버터(114, 116)로 이루어져 있다. 상기 오아게이트(110)로부터 발생된 센스앰프 구동신호(FRP1)는 2개의 인버터(114, 116)를 통해 설정시간 지연되어 출력되며, 상기 지연된 신호(FRP)는 인버터(118)를 통과하면서 반전된 후 입출력 센스 앰프(78, 82)로 인가된다. 상기 2개의 인버터(114, 116)로 이루어진 지연기(102)는 컬럼디코더(68, 70, 72, 74)로부터 비트라인 선택신호(CSL)가 발생된 후 데이터 MUX(80, 84)를 통해 선택된 데이터가 입출력 센스앰프(78, 82)로 인가될 때까지 입출력센스 앰프 구동신호(FRP1)를 지연시키는 것이다.
본 발명의 일 실시 예에서는 도 5와 같이 컬럼디코더와 입출력 센스앰프 사이에 하나의 입출력 센스 앰프 구동부를 배치하여 하나의 입출력 센스앰부 구동부로부터 출력되는 입출력 센스 앰프구동신호(FRP)를 입출력 센스앰프로 각각 출력하도록 하였으나, 본 발명의 다른 실시 예로는 도 10과 같이 컬럼디코더와 입출력 센스앰프 사이에 다수의 입출력 센스 앰프 구동부를 배치하여 입출력 센스앰프를 구동하는 것도 본 발명의 범위를 벗어나지 않고 구현 가능하다.
상술한 바와 같이 본 발명은, 반도체 메모리장치에서 입출력 센스앰프 구동부와 입출력 센스앰프간의 입출력 센스앰프 구동신호의 라우팅되는 길이를 짧게 하여 스피드 지연 및 전류소모를 방지할 수 있으며, 입출력 센스앰프 구동신호와 비트라인 선택신호 사이에 일정한 마진을 갖도록 하여 데이터 유실을 방지하고, 또한 스큐(SKEW)가 발생되는 것을 방지할 수 있는 이점이 있다.

Claims (24)

  1. 반도체 메모리장치의 입출력 센스 앰프 구동장치에 있어서,
    컬럼 프리 디코더로부터 출력된 프리 디코딩 컬럼어드레스들을 수신하여 입출력 센스앰프 구동신호(FRP1)를 생성하는 센스 앰프 구동신호 생성부와,
    상기 센스앰프 구동신호 생성부로부터 생성된 센스앰프 구동신호(FRP1)를 설정시간 지연시켜 지연된 센스앰프 구동신호(FRP)를 출력하는 지연기를 구비함을 특징으로 하는 반도체 메모리장치의 입출력 센스 앰프 구동회로.
  2. 제1항에 있어서,
    상기 지연기의 설정시간은 비트라인 선택신호(CSL)가 발생된 후 2차증폭을 위해 선택된 데이터가 입출력 센스앰프로 인가될 때까지의 시간임을 특징으로 하는 반도체 메모리장치의 입출력 센스 앰프 구동회로.
  3. 제1항에 있어서,
    상기 센스 앰프 구동신호(FRP1)는 논리합에 대응하여 발생함을 특징으로 하는 반도체 메모리장치의 입출력 센스 앰프 구동회로.
  4. 제3항에 있어서,
    상기 지연기는 모드레지스터세트신호나 퓨즈옵션신호에 의해 지연시간을 가변 설정함을 특징으로 하는 반도체 메모리장치의 입출력 센스 앰프 구동회로.
  5. 제1항에 있어서,
    상기 센스 앰프 구동신호(FRP1)는 반전논리합에 대응하여 발생함을 특징으로 하는 반도체 메모리장치의 입출력 센스 앰프 구동회로.
  6. 제5항에 있어서,
    상기 지연기는 2개의 인버터로 구성함을 특징으로 하는 반도체 메모리장치의 입출력 센스 앰프 구동회로.
  7. 제6항에 있어서,
    상기 지연기로부터 지연된 센스앰프 구동신호(FRP)를 반전출력하기 위한 인버터를 더 구비함을 특징으로 하는 반도체 메모리장치의 입출력 센스 앰프 구동회로.
  8. 반도체 메모리장치의 입출력 센스 앰프 구동 제어회로에 있어서,
    외부클럭신호와 커맨드 디코딩신호를 받아 컬럼 프리 디코딩 인에이블신호를 발생하는 컬럼 프리 디코딩 인에이블신호 발생부와,
    상기 컬럼 프리 디코딩 인에이이블신호 발생부로부터 출력된 상기 컬럼 프리 디코딩 인에이블신호(PDCAE)를 받아 컬럼어드레스를 프리 디코딩하는 컬럼 프리 디코더와,
    상기 컬럼 프리 디코더로부터 출력된 프리 디코딩한 컬럼어드레스(PDCAi)를 받아 입출력 센스 앰프 구동신호(FRP)를 발생하여 출력하는 입출력 센스 앰프 구동부를 포함함을 특징으로 하는 반도체 메모리장치의 입출력 센스 앰프 구동 제어회로.
  9. 제8항에 있어서,
    상기 컬럼 프리 디코더로부터 프리 디코딩한 컬럼어드레스(PDCAi)를 받아 디코딩하여 비트라인 선택신호(CSL)를 출력하는 복수의 컬럼디코더들과,
    상기 컬럼디코더들로부터 출력된 비트라인 선택신호(CSL)를 받아 데이터를 선택 출력하는 복수의 데이터 MUX들과,
    상기 입출력 센스 앰프 구동부로부터 출력된 입출력 센스 앰프 구동신호(FRP)에 의해 상기 복수의 데이터 MUX들로부터 선택 출력된 데이터를 센싱하여 출력하는 입출력 센스앰프를 더 포함함을 특징으로 하는 반도체 메모리장치의 입출력 센스 앰프 구동 제어회로.
  10. 제9항에 있어서,
    상기 입출력 센스 앰프 구동부는, 상기 컬럼디코더들과 상기 입출력 센스앰프들 사이에 하나를 배치함을 특징으로 하는 반도체 메모리장치의 입출력 센스 앰프 구동 제어회로.
  11. 제9항에 있어서,
    상기 입출력 센스 앰프 구동부는, 상기 컬럼디코더들과 상기 입출력 센스앰프들 사이에 다수 개를 배치함을 특징으로 하는 반도체 메모리장치의 입출력 센스 앰프 구동 제어회로.
  12. 제8항에 있어서, 상기 입출력 센스 앰프 구동부는,
    상기 컬럼 프리 디코더로 출력된 프리 디코딩한 컬럼어드레스들을 수신하여 입출력 센스앰프 구동신호(FRP1)를 생성하는 센스 앰프 구동신호 생성부와,
    상기 센스앰프 구동신호 생성부로부터 생성된 센스앰프 구동신호(FRP1)를 설정시간 지연시켜 지연된 센스앰프 구동신호(FRP)를 출력하는 지연기를 구비함을 특징으로 하는 반도체 메모리장치의 입출력 센스 앰프 구동 제어회로.
  13. 제12항에 있어서,
    상기 설정 시간은, 비트라인 선택신호(CSL)가 발생된 후 2차증폭을 위해 선택된 데이터가 입출력 센스앰프로 인가될 때까지의 시간임을 특징으로 하는 반도체 메모리장치의 입출력 센스 앰프 구동 제어회로.
  14. 제12항에 있어서,
    상기 센스 앰프 구동신호(FRP1)는 논리합에 대응하여 발생함을 특징으로 하는 반도체 메모리장치의 입출력 센스 앰프 구동 제어회로.
  15. 제12항에 있어서,
    상기 지연기는, 모드레지스터세트신호나 퓨즈옵션신호에 의해 지연시간을 가변 설정함을 특징으로 하는 반도체 메모리장치의 입출력 센스 앰프 구동 제어회로.
  16. 제12항에 있어서,
    상기 센스 앰프 구동신호(FRP1)는 반전논리합에 대응하여 발생함을 특징으로 하는 반도체 메모리장치의 입출력 센스 앰프 구동 제어회로.
  17. 제16항에 있어서,
    상기 지연기는 2개의 인버터로 구성함을 특징으로 하는 반도체 메모리장치의 입출력 센스 앰프 구동 제어회로.
  18. 제17항에 있어서,
    상기 지연기로부터 지연된 센스앰프 구동신호(FRP)를 반전출력하기 위한 인버터를 더 구비함을 특징으로 하는 반도체 메모리장치의 입출력 센스 앰프 구동 제어회로.
  19. 반도체 메모리장치의 입출력 센스 앰프 제어방법에 있어서,
    외부클럭신호와 커맨드 디코딩신호를 받아 컬러 프리 디코딩 인에이블신호를 발생하는 단계와,
    상기 발생된 컬럼 프리 디코딩 인에이블신호(PDCAE)에 의해 컬럼어드레스를프리 디코딩하는 단계와,
    상기 프리 디코딩한 컬럼어드레스(PDCAi)를 받아 입출력 센스 앰프 구동신호(FRP)를 발생하는 단계를 포함함을 특징으로 하는 반도체 메모리장치의 입출력 센스 앰프 제어방법.
  20. 제19항에 있어서,
    상기 컬럼 프리 디코더로부터 프리 디코딩한 컬럼어드레스(PDCAi)를 받아 디코딩하여 비트라인 선택신호(CSL)를 출력하는 단계와,
    상기 컬럼디코더들로부터 출력된 비트라인 선택신호(CSL)를 받아 데이터를 선택 출력하는 단계와,
    상기 출력한 입출력 센스 앰프 구동신호(FRP)에 의해 상기 복수의 데이터들 중 선택 출력된 데이터를 센싱하는 단계를 더 포함함을 특징으로 하는 반도체 메모리장치의 입출력 센스 앰프 제어방법.
  21. 제19항에 있어서, 상기 입출력 센스 앰프 구동신호 발생단계는,
    상기 프리 디코딩한 컬럼어드레스들을 입력하여 입출력 센스앰프 구동신호(FRP1)를 생성하는 단계,
    상기 생성된 센스앰프 구동신호(FRP1)를 설정시간 지연시키는 단계로 이루어짐을 특징으로 하는 반도체 메모리장치의 입출력 센스 앰프 제어방법.
  22. 제19항에 있어서,
    상기 입출력 센스앰프 구동신호(FRP1)는 상기 프리 디코딩한 컬럼어드레스들을 논리합에 의해 생성함을 특징으로 하는 반도체 메모리장치의 입출력 센스 앰프 제어방법.
  23. 제21항에 있어서,
    상기 설정시간은, 모드레지스터세트신호나 퓨즈옵션신호에 의해 가변 설정함을 특징으로 하는 반도체 메모리장치의 입출력 센스 앰프 제어방법.
  24. 제21항에 있어서,
    상기 설정 시간은, 비트라인 선택신호(CSL)가 발생된 후 2차증폭을 위해 선택된 데이터가 입출력 센스앰프로 인가될 때까지의 시간임을 특징으로 하는 반도체 메모리장치의 입출력 센스 앰프 구동 제어방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100564596B1 (ko) * 2003-12-18 2006-03-28 삼성전자주식회사 멀티비트 데이터의 지연 시간 보상이 가능한 반도체메모리 장치
KR100555568B1 (ko) * 2004-08-03 2006-03-03 삼성전자주식회사 온/오프 제어가 가능한 로컬 센스 증폭 회로를 구비하는반도체 메모리 장치
KR100734301B1 (ko) * 2005-05-12 2007-07-02 삼성전자주식회사 프리 엠파시스 신호 발생기를 구비하는 반도체 메모리 장치
US7660183B2 (en) * 2005-08-01 2010-02-09 Rambus Inc. Low power memory device
KR100734323B1 (ko) 2006-06-28 2007-07-02 삼성전자주식회사 분산 배치된 데이터 입출력 라인들을 가지는 반도체 메모리장치
US7466614B2 (en) * 2006-10-10 2008-12-16 Taiwan Semiconductor Manufacturing Co. Sense amplifier for non-volatile memory
KR100801032B1 (ko) * 2006-11-15 2008-02-04 삼성전자주식회사 비휘발성 반도체 메모리 장치의 입력회로 및 비휘발성반도체 메모리 장치의 데이터 입력방법
KR100909800B1 (ko) * 2007-12-28 2009-07-29 주식회사 하이닉스반도체 반도체 메모리장치의 리드 제어장치 및 방법
CN101959996B (zh) * 2008-02-29 2013-10-30 格雷特波因特能源公司 用于气化作用的颗粒状组合物及其制备和连续转化
DE102014225031B4 (de) * 2014-12-05 2019-11-07 Infineon Technologies Ag Wiederverwendung elektrischer Ladung an einer Halbleiterspeichervorrichtung
US11763880B2 (en) * 2020-03-30 2023-09-19 Arm Limited Column multiplexer circuitry

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2940844B2 (ja) * 1992-09-08 1999-08-25 シャープ株式会社 半導体記憶装置
TW367656B (en) * 1994-07-08 1999-08-21 Hitachi Ltd Semiconductor memory device
KR100190385B1 (ko) * 1995-06-07 1999-06-01 김영환 2스테이지 래치회로를 이용한 페이지 모드 마스크롬 및 그 제어방법
KR100253354B1 (ko) * 1997-11-20 2000-05-01 김영환 반도체 메모리의 동작 검사장치
US6128213A (en) * 1997-12-12 2000-10-03 Lg Semicon Co., Ltd. Nonvolatile ferroelectric memory and a method of manufacturing the same
JP2001243766A (ja) * 2000-02-29 2001-09-07 Fujitsu Ltd 半導体記憶装置
JP4704541B2 (ja) * 2000-04-27 2011-06-15 エルピーダメモリ株式会社 半導体集積回路装置

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