JP3259696B2 - 同期型半導体記憶装置 - Google Patents
同期型半導体記憶装置Info
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- JP3259696B2 JP3259696B2 JP30572898A JP30572898A JP3259696B2 JP 3259696 B2 JP3259696 B2 JP 3259696B2 JP 30572898 A JP30572898 A JP 30572898A JP 30572898 A JP30572898 A JP 30572898A JP 3259696 B2 JP3259696 B2 JP 3259696B2
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- signal
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1066—Output synchronization
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- G—PHYSICS
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- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
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- Dram (AREA)
- Memory System (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は同期型半導体記憶装
置に関し、特に入出力するデータ信号のライトマスクを
可能とするダブルデータレート（ＤＤＲ）のＳＤＲＡＭ
に関する。
置に関し、特に入出力するデータ信号のライトマスクを
可能とするダブルデータレート（ＤＤＲ）のＳＤＲＡＭ
に関する。
【０００２】
【従来の技術】従来のダブルデータレート型（ＤＤＲ）
のシンクロナスＤＲＡＭとして、ＮＥＣ製の１２８Ｍビ
ットＳＤＲＡＭのμＰＤ４５Ｄ１２８４４２，μＰＤ４
５Ｄ１２８８４２，μＰＤ４５Ｄ１２８１６４があり、
ＳＳＴＬ２（Ｓｔｕｂ Ｓｅｒｉｅｓ ｔｅｒｍｉｎａ
ｔｅｄ Ｌｏｇｉｃ ｆｏｒ ２．５Ｖ）に対しコンパ
チブルとなっている。
のシンクロナスＤＲＡＭとして、ＮＥＣ製の１２８Ｍビ
ットＳＤＲＡＭのμＰＤ４５Ｄ１２８４４２，μＰＤ４
５Ｄ１２８８４２，μＰＤ４５Ｄ１２８１６４があり、
ＳＳＴＬ２（Ｓｔｕｂ Ｓｅｒｉｅｓ ｔｅｒｍｉｎａ
ｔｅｄ Ｌｏｇｉｃ ｆｏｒ ２．５Ｖ）に対しコンパ
チブルとなっている。
【０００３】図８は従来のダブルデータレート型（ＤＤ
Ｒ）のシンクロナスＤＲＡＭのブロック図を示す。この
ＤＲＡＭは、ＤＬＬ（Ｄｅｌａｙ―ｌｏｃｋ Ｌｏｏ
ｐ）１１ａを含むクロックジェネレータ１１と、コマン
ドデコーダ１２と、モードレジスタ１３と、コントロー
ルロジック１４と、ロウアドレスバッファ，リフレッシ
ュカウンタ１５と、カラムアドレスバッファ，バースト
カウンタ１６と、ロウデコーダ１７と、バンクをもった
メモリセルアレイ１８と、センスアンプ１９と、カラム
デコーダ２０と、データコントロール回路２１と、ラッ
チ回路２２と、バイトマスクデータラッチ回路２３ｂ
と、入出力バッファ２４とから構成されている。
Ｒ）のシンクロナスＤＲＡＭのブロック図を示す。この
ＤＲＡＭは、ＤＬＬ（Ｄｅｌａｙ―ｌｏｃｋ Ｌｏｏ
ｐ）１１ａを含むクロックジェネレータ１１と、コマン
ドデコーダ１２と、モードレジスタ１３と、コントロー
ルロジック１４と、ロウアドレスバッファ，リフレッシ
ュカウンタ１５と、カラムアドレスバッファ，バースト
カウンタ１６と、ロウデコーダ１７と、バンクをもった
メモリセルアレイ１８と、センスアンプ１９と、カラム
デコーダ２０と、データコントロール回路２１と、ラッ
チ回路２２と、バイトマスクデータラッチ回路２３ｂ
と、入出力バッファ２４とから構成されている。
【０００４】この回路において、クロックジェネレータ
１１は、クロック信号ＣＬＫ，／ＣＬＫ（反転クロッ
ク）、クロックイネーブル信号ＣＫＥを入力し内部（第
１の）クロックを出力し、ＤＬＬ１１ａは、クロック信
号ＣＬＫ，／ＣＬＫを入力し遅延（第１の）クロックを
出力し、入出力バッファ２４のみが、ＤＬＬ１１ａから
の遅延クロックにより駆動される。またコマンドデコー
ダ１２は、チップセレクト信号／ＣＳ，カラムアドレス
ストローブ信号／ＣＡＳ，ロウアドレスストローブ信号
／ＲＡＳ，ライトイネーブル信号／ＷＥを入力し、コン
トロールロジック１４への制御信号を出力する。
１１は、クロック信号ＣＬＫ，／ＣＬＫ（反転クロッ
ク）、クロックイネーブル信号ＣＫＥを入力し内部（第
１の）クロックを出力し、ＤＬＬ１１ａは、クロック信
号ＣＬＫ，／ＣＬＫを入力し遅延（第１の）クロックを
出力し、入出力バッファ２４のみが、ＤＬＬ１１ａから
の遅延クロックにより駆動される。またコマンドデコー
ダ１２は、チップセレクト信号／ＣＳ，カラムアドレス
ストローブ信号／ＣＡＳ，ロウアドレスストローブ信号
／ＲＡＳ，ライトイネーブル信号／ＷＥを入力し、コン
トロールロジック１４への制御信号を出力する。
【０００５】またアドレス信号Ａ０〜Ａ１１およびバン
ク選択信号ＢＡ０．１は、モードレジスタ１３と、ロウ
アドレスバッファ，リフレッシュカウンタ１５と、カラ
ムアドレスバッファ，バーストカウンタ１６とに供給さ
れており、入出力バッファ２４に、入出力データ信号Ｄ
Ｑ、データストローブ信号ＤＱＳが接続され、バイトマ
スクデータラッチ回路２３ｂにデータマスク信号ＤＭが
供給されている。
ク選択信号ＢＡ０．１は、モードレジスタ１３と、ロウ
アドレスバッファ，リフレッシュカウンタ１５と、カラ
ムアドレスバッファ，バーストカウンタ１６とに供給さ
れており、入出力バッファ２４に、入出力データ信号Ｄ
Ｑ、データストローブ信号ＤＱＳが接続され、バイトマ
スクデータラッチ回路２３ｂにデータマスク信号ＤＭが
供給されている。
【０００６】このバイトマスクデータラッチ回路２３ｂ
は、図９のブロック図に示されるように、ラッチ回路３
１，３３と、インバータ３２とから構成され、外部のメ
モリ制御部からデータマスク信号ＤＭのみが入力され、
データストローブ信号ＤＱＳと共に、メモリ内部へのラ
イト（書込み）動作を禁止しメモリセル１８にデータを
書込まないようにしたマスク信号ＭＡＳＫ１，２をつく
り出力する。
は、図９のブロック図に示されるように、ラッチ回路３
１，３３と、インバータ３２とから構成され、外部のメ
モリ制御部からデータマスク信号ＤＭのみが入力され、
データストローブ信号ＤＱＳと共に、メモリ内部へのラ
イト（書込み）動作を禁止しメモリセル１８にデータを
書込まないようにしたマスク信号ＭＡＳＫ１，２をつく
り出力する。
【０００７】この回路２３ｂは、クロック信号ＣＬＫの
立ち上がり時にライトコマンド入力を行い、同時に開始
するカラムアドレスＡ０−Ａ８（ｘ８デバイスの例）を
入力する。その後、データストローブ信号ＤＱＳとデー
タ信号ＤＱが入力される。
立ち上がり時にライトコマンド入力を行い、同時に開始
するカラムアドレスＡ０−Ａ８（ｘ８デバイスの例）を
入力する。その後、データストローブ信号ＤＱＳとデー
タ信号ＤＱが入力される。
【０００８】このダブルデータレートのシンクロナスＤ
ＲＡＭでは、シングルデータレートの場合と異なり、デ
ータストローブ信号ＤＱＳの立ち上がりと立ち下がり時
両方ともデータ信号ＤＱを入力することでデータレート
を２倍にしている。このデータマスク信号ＤＭは、ラッ
チ回路３１，３３により、データストローブ信号ＤＱＳ
の立ち上がりと立ち下がり両方時にラッチされ、ハイレ
ベルであるとその時に入力されたデータをマスクし、メ
モリセルアレイ１８には書き込まない。
ＲＡＭでは、シングルデータレートの場合と異なり、デ
ータストローブ信号ＤＱＳの立ち上がりと立ち下がり時
両方ともデータ信号ＤＱを入力することでデータレート
を２倍にしている。このデータマスク信号ＤＭは、ラッ
チ回路３１，３３により、データストローブ信号ＤＱＳ
の立ち上がりと立ち下がり両方時にラッチされ、ハイレ
ベルであるとその時に入力されたデータをマスクし、メ
モリセルアレイ１８には書き込まない。
【０００９】このデータストローブ信号ＤＱＳの立ち上
がりと立ち下がりの両方ともラッチするため、図９に示
すバイトマスクデータラッチ回路２３ｂではラッチ回路
３１，３３ともにデータマスク信号ＤＭが入力される。
がりと立ち下がりの両方ともラッチするため、図９に示
すバイトマスクデータラッチ回路２３ｂではラッチ回路
３１，３３ともにデータマスク信号ＤＭが入力される。
【００１０】図１０は、このＤＲＡＭの動作を説明する
タイミング図である。この図１０から明らかなように、
この場合データマスク信号ＤＭがクロック信号ＣＬＫと
同じ周波数で動作することになり、データ信号ＤＱを１
ビットごとにマスクをかけることができる。この場合に
は、シングルデータレートの時と比べて２倍の周波数で
動作することができる。
タイミング図である。この図１０から明らかなように、
この場合データマスク信号ＤＭがクロック信号ＣＬＫと
同じ周波数で動作することになり、データ信号ＤＱを１
ビットごとにマスクをかけることができる。この場合に
は、シングルデータレートの時と比べて２倍の周波数で
動作することができる。
【００１１】
【発明が解決しようとする課題】このように従来の同期
型半導体記憶装置では、データ信号ＤＱを１ビットごと
にマスクをかけることができるので、シングルデータレ
ートの時と比べて２倍の周波数で動作するが、厳しいデ
ータ入力時のセットアップ及びホールド時間が要求さ
れ、システムのマージンも確保できなくなるという問題
が生ずる。
型半導体記憶装置では、データ信号ＤＱを１ビットごと
にマスクをかけることができるので、シングルデータレ
ートの時と比べて２倍の周波数で動作するが、厳しいデ
ータ入力時のセットアップ及びホールド時間が要求さ
れ、システムのマージンも確保できなくなるという問題
が生ずる。
【００１２】この問題を解決するため、図１１のブロッ
ク図に示すようなＤＲＡＭを考えるとする。この回路に
よると、外部のメモリ制御部から新たに別のデータマス
ク信号ＤＭ２を追加し、データストローブ信号ＤＱＳの
立ち上がり及び立ち下がりでデータを変えている。図１
２．１３は図１１のバイトマスクデータラッチ回路２３
ｃのブロック図およびその動作説明をするタイミング図
である。しかし、この回路２３ｃは、２つのデータマス
ク信号ＤＭ．ＤＭ２を用いるため、外部接続ピンが追加
され、従来製品とのコンパチビリティ（互換性）を保つ
ことができないという問題がある。
ク図に示すようなＤＲＡＭを考えるとする。この回路に
よると、外部のメモリ制御部から新たに別のデータマス
ク信号ＤＭ２を追加し、データストローブ信号ＤＱＳの
立ち上がり及び立ち下がりでデータを変えている。図１
２．１３は図１１のバイトマスクデータラッチ回路２３
ｃのブロック図およびその動作説明をするタイミング図
である。しかし、この回路２３ｃは、２つのデータマス
ク信号ＤＭ．ＤＭ２を用いるため、外部接続ピンが追加
され、従来製品とのコンパチビリティ（互換性）を保つ
ことができないという問題がある。
【００１３】本発明の目的は、従来とのコンパチビリテ
ィを保ちながら、ＤＭ信号によるバイトマスクを低周波
動作にて１ビット単位でのライトマスクを可能とし、Ｄ
ＲＡＭ自身及びシステムのマージンを高めた同期型半導
体記憶装置を提供することにある。
ィを保ちながら、ＤＭ信号によるバイトマスクを低周波
動作にて１ビット単位でのライトマスクを可能とし、Ｄ
ＲＡＭ自身及びシステムのマージンを高めた同期型半導
体記憶装置を提供することにある。
【００１４】
【課題を解決するための手段】本発明のダブルデータレ
ートの同期型半導体記憶装置の構成は、第１のクロック
に同期して駆動される複数バンクのメモリセルアレイを
有するダブルデータレートの同期型半導体記憶装置にお
いて、この同期型半導体記憶装置へのデータ信号の入出
力を前記第１のクロックに同期した第２のクロックで行
う入出力バッファと、この入出力バッファと前記メモリ
セルアレイとの間のデータ信号の入出力を前記第１のク
ロックに同期して行うラッチ回路と、使用していないカ
ラムアドレス信号と、マスク制御用の一信号をデータマ
スク用の入力信号として使用し、この入力信号をデータ
ストローブ入力信号の立ち上がり及び立ち下がり用に割
り当てて、データ信号のマスク用出力信号を形成するバ
イトマスクデータラッチ回路とを有し、前記データ信号
のマスク用の出力信号を用いて前記ラッチ回路の入出力
データをマスクし、前記バイトマスクデータラッチ回路
が、使用していない最下位２桁分のカラムアドレス信号
を、前記データマスク信号とそれぞれ論理積をとり、こ
れら論理積出力をデータストローブ信号の立ち上がり及
び立ち下がりによりラッチする第１および第２のラッチ
回路からなることを特徴とする
ートの同期型半導体記憶装置の構成は、第１のクロック
に同期して駆動される複数バンクのメモリセルアレイを
有するダブルデータレートの同期型半導体記憶装置にお
いて、この同期型半導体記憶装置へのデータ信号の入出
力を前記第１のクロックに同期した第２のクロックで行
う入出力バッファと、この入出力バッファと前記メモリ
セルアレイとの間のデータ信号の入出力を前記第１のク
ロックに同期して行うラッチ回路と、使用していないカ
ラムアドレス信号と、マスク制御用の一信号をデータマ
スク用の入力信号として使用し、この入力信号をデータ
ストローブ入力信号の立ち上がり及び立ち下がり用に割
り当てて、データ信号のマスク用出力信号を形成するバ
イトマスクデータラッチ回路とを有し、前記データ信号
のマスク用の出力信号を用いて前記ラッチ回路の入出力
データをマスクし、前記バイトマスクデータラッチ回路
が、使用していない最下位２桁分のカラムアドレス信号
を、前記データマスク信号とそれぞれ論理積をとり、こ
れら論理積出力をデータストローブ信号の立ち上がり及
び立ち下がりによりラッチする第１および第２のラッチ
回路からなることを特徴とする
【００１５】
【００１６】本発明の構成によれば、従来製品とコンパ
チブルでありながら、データマスク信号によるバイトマ
スクを低周波動作にて１ビット単位でのライトマスクを
可能としている。
チブルでありながら、データマスク信号によるバイトマ
スクを低周波動作にて１ビット単位でのライトマスクを
可能としている。
【００１７】この発明の構成により、高周波で動作させ
るときよりもデータ入力時のセットアップ及びホールド
時間が、シングルデータレートの動作時と同様に緩和で
き、ＤＲＡＭ自身はもちろん、システムにおけるマージ
ンを十分確保することができる。また、使用していない
アドレス信号をそのデータマスク信号ＤＭに使用するこ
とにより、接続ピンを追加することなく従来品とのコン
パチビリティを保つことができる。さらに、従来品で
は、クロック信号ＣＬＫ、／ＣＬＫ、データストローブ
信号ＤＱＳ、データ信号ＤＱと同じ周波数で動作させる
ため、ＳＳＴＬインターフェイスを用いなければならな
かったが、本発明では、必ずしも使用することが必要な
くなり、システムとしての消費電流を低減することもで
きるという効果もある。
るときよりもデータ入力時のセットアップ及びホールド
時間が、シングルデータレートの動作時と同様に緩和で
き、ＤＲＡＭ自身はもちろん、システムにおけるマージ
ンを十分確保することができる。また、使用していない
アドレス信号をそのデータマスク信号ＤＭに使用するこ
とにより、接続ピンを追加することなく従来品とのコン
パチビリティを保つことができる。さらに、従来品で
は、クロック信号ＣＬＫ、／ＣＬＫ、データストローブ
信号ＤＱＳ、データ信号ＤＱと同じ周波数で動作させる
ため、ＳＳＴＬインターフェイスを用いなければならな
かったが、本発明では、必ずしも使用することが必要な
くなり、システムとしての消費電流を低減することもで
きるという効果もある。
【００１８】
【発明の実態の形態】図１は本発明の第１の実施形態と
してダブルデータレートのシンクロナスＤＲＡＭのブロ
ック図である。この図を参照すると、本実施形態のダブ
ルデータレート（ＤＤＲ）のシンクロナスＤＲＡＭは、
ＤＬＬ１１ａを含むクロックジェネレータ１１と、コマ
ンドデコーダ１２と、モードレジスタ１３と、コントロ
ールロジック１４と、ロウアドレスバッファ，リフレッ
シュカウンタ１５と、カラムアドレスバッファ，バース
トカウンタ１６と、ロウデコーダ１７と、４個のバンク
Ａ〜Ｄからなるメモリセルアレイ１８と、センスアンプ
１９と、カラムデコーダ２０と、データコントロール回
路２１と、ラッチ回路２２と、バイトマスクデータラッ
チ回路２３と、入出力バッファ２４とから構成される。
してダブルデータレートのシンクロナスＤＲＡＭのブロ
ック図である。この図を参照すると、本実施形態のダブ
ルデータレート（ＤＤＲ）のシンクロナスＤＲＡＭは、
ＤＬＬ１１ａを含むクロックジェネレータ１１と、コマ
ンドデコーダ１２と、モードレジスタ１３と、コントロ
ールロジック１４と、ロウアドレスバッファ，リフレッ
シュカウンタ１５と、カラムアドレスバッファ，バース
トカウンタ１６と、ロウデコーダ１７と、４個のバンク
Ａ〜Ｄからなるメモリセルアレイ１８と、センスアンプ
１９と、カラムデコーダ２０と、データコントロール回
路２１と、ラッチ回路２２と、バイトマスクデータラッ
チ回路２３と、入出力バッファ２４とから構成される。
【００１９】この実施形態は、従来例のＤＲＡＭと全く
のピンコンパチブルでありながらバイトマスクデータラ
ッチ回路２３にアドレス信号Ａ１１が入力される回路を
用いたものである。なお、本例は６４Ｍビットの場合を
示す。このバイトマスクデータラッチ回路２３は、取り
込まれたマスクデータによりメモリセルアレイに書き込
むか書き込まないかの信号を発生している。
のピンコンパチブルでありながらバイトマスクデータラ
ッチ回路２３にアドレス信号Ａ１１が入力される回路を
用いたものである。なお、本例は６４Ｍビットの場合を
示す。このバイトマスクデータラッチ回路２３は、取り
込まれたマスクデータによりメモリセルアレイに書き込
むか書き込まないかの信号を発生している。
【００２０】このバイトマスクデータラッチ回路２３の
詳細回路ブロックを図２に示す。この回路２３のデータ
ストローブ信号ＤＱＳの立ち上がり時にアドレス信号Ａ
１１のデータをラッチし、バイトマスク信号ＭＡＳＫ１
を出力するラッチ回路３１、データストローブ信号ＤＱ
Ｓの立ち下がり時にデータマスク信号ＤＭのデータをラ
ッチし、バイトマスク信号ＭＡＳＫ２を出力するラッチ
回路３２から構成される。
詳細回路ブロックを図２に示す。この回路２３のデータ
ストローブ信号ＤＱＳの立ち上がり時にアドレス信号Ａ
１１のデータをラッチし、バイトマスク信号ＭＡＳＫ１
を出力するラッチ回路３１、データストローブ信号ＤＱ
Ｓの立ち下がり時にデータマスク信号ＤＭのデータをラ
ッチし、バイトマスク信号ＭＡＳＫ２を出力するラッチ
回路３２から構成される。
【００２１】図３は図１の動作の詳細なタイミング図を
示す。本実施形態のバースト長は４である。クロック信
号ＣＬＫの立ち上がり時にライトコマンド入力を行い、
同時に開始するカラムアドレスＡ０−Ａ８（ｘ８ビット
デバイスの例）を入力する。その後、データストローブ
信号ＤＱＳとデータ信号ＤＱが入力される。
示す。本実施形態のバースト長は４である。クロック信
号ＣＬＫの立ち上がり時にライトコマンド入力を行い、
同時に開始するカラムアドレスＡ０−Ａ８（ｘ８ビット
デバイスの例）を入力する。その後、データストローブ
信号ＤＱＳとデータ信号ＤＱが入力される。
【００２２】図３に示すように、データマスク信号ＤＭ
以外の信号、ここではアドレス信号を１本を用いること
で、２本の信号（ＤＭ信号とアドレス信号）を各々ダブ
ルデータの１ビットそれぞれ用に、データストローブ信
号ＤＱＳの立ち下がりで取り込むビットはデータマスク
信号ＤＭ、立ち上がりで取り込むビットはアドレス信号
とするように割り振る。その際のアドレス信号は、カラ
ムアドレス指定の際に使用していないアドレス信号を使
用すればよい。
以外の信号、ここではアドレス信号を１本を用いること
で、２本の信号（ＤＭ信号とアドレス信号）を各々ダブ
ルデータの１ビットそれぞれ用に、データストローブ信
号ＤＱＳの立ち下がりで取り込むビットはデータマスク
信号ＤＭ、立ち上がりで取り込むビットはアドレス信号
とするように割り振る。その際のアドレス信号は、カラ
ムアドレス指定の際に使用していないアドレス信号を使
用すればよい。
【００２３】データマスク信号ＤＭはデータストローブ
信号ＤＱＳの立ち下がり時にラッチされ、ハイレベルで
あるとその時に入力されたデータをマスクし、メモリセ
ルアレイ１８に書き込まない。また同様にアドレス信号
Ａ１１はデータストローブ信号ＤＱＳの立ち上がり時に
ラッチされ、ハイレベルであるとその時に入力されたデ
ータをマスクし、メモリセルアレイ１８に書き込まな
い。ここでデータマスク信号ＤＭとアドレス信号Ａ１１
は逆であってもなんら問題はない。
信号ＤＱＳの立ち下がり時にラッチされ、ハイレベルで
あるとその時に入力されたデータをマスクし、メモリセ
ルアレイ１８に書き込まない。また同様にアドレス信号
Ａ１１はデータストローブ信号ＤＱＳの立ち上がり時に
ラッチされ、ハイレベルであるとその時に入力されたデ
ータをマスクし、メモリセルアレイ１８に書き込まな
い。ここでデータマスク信号ＤＭとアドレス信号Ａ１１
は逆であってもなんら問題はない。
【００２４】図３のタイミングを例にとると、データＤ
２−１がデータマスク信号ＤＭによりバイトマスク信号
ＭＡＳＫ２を制御することによって、データＤ３−１が
アドレス信号Ａ１１によりバイトマスク信号ＭＡＳＫ１
を制御することによって、マスクされることになる。
２−１がデータマスク信号ＤＭによりバイトマスク信号
ＭＡＳＫ２を制御することによって、データＤ３−１が
アドレス信号Ａ１１によりバイトマスク信号ＭＡＳＫ１
を制御することによって、マスクされることになる。
【００２５】アドレス信号Ａ１１はバースト動作中、カ
ラムアドレスとして使用していないため、このようにデ
ータマスク信号として使用してもなんら問題なく、従来
とコンパチビリティを保つことができる。
ラムアドレスとして使用していないため、このようにデ
ータマスク信号として使用してもなんら問題なく、従来
とコンパチビリティを保つことができる。
【００２６】図４は本発明の第２の実施形態のブロック
図であり、その基本構成は図１の場合と同様であるが、
マスクデータ信号ＤＭの代りに他の使用してないアドレ
ス信号Ａ９を使用することで更に工夫している。図５は
図４のバイトマスクデータラッチ回路２３ａの詳細ブロ
ック図であり、図６は図４の動作を説明するタイミング
図であり、その動作も図１の場合と全く同じである。こ
の実施形態では、２桁のアドレス信号Ａ９，Ａ１１を用
いているのでデータマスク信号ＤＭを用いなくともよい
構成となっている。
図であり、その基本構成は図１の場合と同様であるが、
マスクデータ信号ＤＭの代りに他の使用してないアドレ
ス信号Ａ９を使用することで更に工夫している。図５は
図４のバイトマスクデータラッチ回路２３ａの詳細ブロ
ック図であり、図６は図４の動作を説明するタイミング
図であり、その動作も図１の場合と全く同じである。こ
の実施形態では、２桁のアドレス信号Ａ９，Ａ１１を用
いているのでデータマスク信号ＤＭを用いなくともよい
構成となっている。
【００２７】この回路２３ａで、もしデータマスク信号
ＤＭも使用するのであれば、図７のブロック図に示すよ
うに、ＡＮＤ回路３４，３５を用いて、アドレス信号Ａ
９，Ａ１１とデータマスク信号ＤＭとのＡＮＤをとっ
て、データマスク信号ＤＭがハイレベルで、かつアドレ
ス信号Ａ１１またはＡ９がハイレベルの時にマスクする
ようにすればよい。なお、またｘ１６ビットデバイスの
場合には、データマスク信号ＤＭが２本になるのでその
２本で上記制御を行ってもよい。
ＤＭも使用するのであれば、図７のブロック図に示すよ
うに、ＡＮＤ回路３４，３５を用いて、アドレス信号Ａ
９，Ａ１１とデータマスク信号ＤＭとのＡＮＤをとっ
て、データマスク信号ＤＭがハイレベルで、かつアドレ
ス信号Ａ１１またはＡ９がハイレベルの時にマスクする
ようにすればよい。なお、またｘ１６ビットデバイスの
場合には、データマスク信号ＤＭが２本になるのでその
２本で上記制御を行ってもよい。
【００２８】
【発明の効果】以上説明したように、本発明の同期型半
導体装置によれば、データストローブ信号ＤＱＳの立ち
上がり時、立ち下がり時にそれぞれ別のデータ信号を割
り当てているため、データマスク信号ＤＭ及びアドレス
信号Ａ１１は低周波動作、つまりシングルデータレート
のシンクロナスＤＲＡＭを用いた場合と同じ動作でよく
なり、高周波で動作させるときよりもデータ入力時のセ
ットアップ及びホールド時間が、シングルデータレート
の場合と同様に緩和でき、ＤＲＡＭ自身はもちろん、シ
ステムにおけるマージンを十分確保することができる。
導体装置によれば、データストローブ信号ＤＱＳの立ち
上がり時、立ち下がり時にそれぞれ別のデータ信号を割
り当てているため、データマスク信号ＤＭ及びアドレス
信号Ａ１１は低周波動作、つまりシングルデータレート
のシンクロナスＤＲＡＭを用いた場合と同じ動作でよく
なり、高周波で動作させるときよりもデータ入力時のセ
ットアップ及びホールド時間が、シングルデータレート
の場合と同様に緩和でき、ＤＲＡＭ自身はもちろん、シ
ステムにおけるマージンを十分確保することができる。
【００２９】さらに本発明の構成のように、使用してい
ないアドレス信号をそのデータマスク信号ＤＭに使用す
ることにより、接続ピンを追加することなく従来製品と
のコンパチビリティを保つことができ、さらに従来のク
ロック信号ＣＬＫ、／ＣＬＫ、データストローブ信号Ｄ
ＱＳ、ＤＱと同じ周波数で動作させるため、ＳＳＴＬイ
ンターフェイスを用いなければならなかったが、本発明
の構成では、必ずしも使用することが必要なくなり、シ
ステムとしての消費電流を低減することもできるという
効果もある。
ないアドレス信号をそのデータマスク信号ＤＭに使用す
ることにより、接続ピンを追加することなく従来製品と
のコンパチビリティを保つことができ、さらに従来のク
ロック信号ＣＬＫ、／ＣＬＫ、データストローブ信号Ｄ
ＱＳ、ＤＱと同じ周波数で動作させるため、ＳＳＴＬイ
ンターフェイスを用いなければならなかったが、本発明
の構成では、必ずしも使用することが必要なくなり、シ
ステムとしての消費電流を低減することもできるという
効果もある。
【図１】本発明の第１の実施形態の同期型半導体記憶装
置のブロック図である。
置のブロック図である。
【図２】図１のバイトマスクデータラッチ回路のブロッ
ク図である。
ク図である。
【図３】図１の動作を説明するタイミング図である。
【図４】本発明の第２の実施形態の同期型半導体記憶装
置のブロック図である。
置のブロック図である。
【図５】図４のバイトマスクデータラッチ回路のブロッ
ク図である。
ク図である。
【図６】図４の動作を説明するタイミング図である。
【図７】図４の他のバイトマスクデータラッチ回路のブ
ロック図である。
ロック図である。
【図８】従来の同期型半導体記憶装置のブロック図であ
る。
る。
【図９】図８のバイトマスクデータラッチ回路のブロッ
ク図である。
ク図である。
【図１０】図８の動作を説明するタイミング図である。
【図１１】従来の同期型半導体記憶装置を改善したブロ
ック図である。
ック図である。
【図１２】図１１のバイトマスクデータラッチ回路のブ
ロック図である。
ロック図である。
【図１３】図１１の動作を説明するタイミング図であ
る。
る。
１１ クロックジェネレータ １１ａ ＤＬＬ １２ コマンドデコーダ １３ モードレジスタ １４ コントロールロジック １５ ロウアドレスバッファ，リフレッシュカウンタ １６ カラムアドレスバッファ，バーストカウンタ １７ ロウデコーダ １８ メモリセルアレイ １９ センスアンプ ２０ カラムデコーダ ２１ データコントロール回路 ２２ ラッチ回路 ２３，２３ａ〜ｃ バイトマスクデータラッチ回路 ２４ 入出力バッファ ３１，３１ａ，３３，３３ａ ラッチ回路 ３２ インバータ ３４，３５ ＡＮＤ回路
Claims (1)
- 【請求項１】 第１のクロックに同期して駆動される複
数バンクのメモリセルアレイを有するダブルデータレー
トの同期型半導体記憶装置において、この同期型半導体
記憶装置へのデータ信号の入出力を前記第１のクロック
に同期した第２のクロックで行う入出力バッファと、こ
の入出力バッファと前記メモリセルアレイとの間のデー
タ信号の入出力を前記第１のクロックに同期して行うラ
ッチ回路と、使用していないカラムアドレス信号と、マ
スク制御用の一信号をデータマスク用の入力信号として
使用し、この入力信号をデータストローブ入力信号の立
ち上がり及び立ち下がり用に割り当てて、データ信号の
マスク用出力信号を形成するバイトマスクデータラッチ
回路とを有し、前記データ信号のマスク用の出力信号を
用いて前記ラッチ回路の入出力データをマスクし、前記
バイトマスクデータラッチ回路が、使用していない最下
位２桁分のカラムアドレス信号を、前記データマスク信
号とそれぞれ論理積をとり、これら論理積出力をデータ
ストローブ信号の立ち上がり及び立ち下がりによりラッ
チする第１および第２のラッチ回路からなることを特徴
とするダブルデータレートの同期型半導体記憶装置。
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