JPH09139071A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH09139071A JPH09139071A JP7295584A JP29558495A JPH09139071A JP H09139071 A JPH09139071 A JP H09139071A JP 7295584 A JP7295584 A JP 7295584A JP 29558495 A JP29558495 A JP 29558495A JP H09139071 A JPH09139071 A JP H09139071A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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Abstract
(57)【要約】
【課題】 活性化されるセルアレイの数を増やすことな
く、かつセルアレイ制御回路の面積増加を最小限に抑え
た上で、多ビット化を実現する。 【解決手段】 ダイナミック型のメモリセルアレイと、
ビット線ＢＬ上に読み出されたメモリセルのデータを増
幅する複数個のセンスアンプＳＡと、センスアンプＳＡ
で増幅されたデータをセルアレイ外部に転送するための
データ線と、データ線とセンスアンプＳＡとの接続の制
御を行うカラム選択回路とを備えたＤＲＡＭにおいて、
カラム選択信号線はＬＣＳＬとＭＣＳＬからなり、ＬＣ
ＳＬはワード線ＷＬと平行配置されてカラム選択回路に
接続され、ＭＣＳＬはビット線ＢＬと平行配置されてＬ
ＣＳＬの１本と接続され、データ線はＬＤＱとＭＤＱか
らなり、ＬＤＱはワード線ＷＬと平行配置されてカラム
選択回路に接続され、ＭＤＱはビット線ＢＬと平行配置
されてＬＤＱの複数本と接続される。
く、かつセルアレイ制御回路の面積増加を最小限に抑え
た上で、多ビット化を実現する。 【解決手段】 ダイナミック型のメモリセルアレイと、
ビット線ＢＬ上に読み出されたメモリセルのデータを増
幅する複数個のセンスアンプＳＡと、センスアンプＳＡ
で増幅されたデータをセルアレイ外部に転送するための
データ線と、データ線とセンスアンプＳＡとの接続の制
御を行うカラム選択回路とを備えたＤＲＡＭにおいて、
カラム選択信号線はＬＣＳＬとＭＣＳＬからなり、ＬＣ
ＳＬはワード線ＷＬと平行配置されてカラム選択回路に
接続され、ＭＣＳＬはビット線ＢＬと平行配置されてＬ
ＣＳＬの１本と接続され、データ線はＬＤＱとＭＤＱか
らなり、ＬＤＱはワード線ＷＬと平行配置されてカラム
選択回路に接続され、ＭＤＱはビット線ＢＬと平行配置
されてＬＤＱの複数本と接続される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
係わり、例えば１６Ｍビット以降のダイナミック型半導
体記憶装置（ＤＲＡＭ）、クロック同期式ＤＲＡＭ、更
にはダイナミック型メモリセルを複数個直列に接続して
構成されるメモリセルユニットからなる超高密度ＤＲＡ
Ｍに関する。
係わり、例えば１６Ｍビット以降のダイナミック型半導
体記憶装置（ＤＲＡＭ）、クロック同期式ＤＲＡＭ、更
にはダイナミック型メモリセルを複数個直列に接続して
構成されるメモリセルユニットからなる超高密度ＤＲＡ
Ｍに関する。
【０００２】
【従来の技術】近年、１トランジスタ／１キャパシタ型
のダイナミック型メモリセル構造を持つＤＲＡＭは、メ
モリセルの改良，微細加工技術及び回路設計技術の進歩
により著しく高集積化が進んでおり、今後もこの流れは
続くと思われる。また、このようなＤＲＡＭの高集積化
に伴い、同時に読み出したり書き込んだりできるデータ
の数を増やす多ビット化も進んでいる。
のダイナミック型メモリセル構造を持つＤＲＡＭは、メ
モリセルの改良，微細加工技術及び回路設計技術の進歩
により著しく高集積化が進んでおり、今後もこの流れは
続くと思われる。また、このようなＤＲＡＭの高集積化
に伴い、同時に読み出したり書き込んだりできるデータ
の数を増やす多ビット化も進んでいる。
【０００３】多ビット化を進める際に問題になるのは、
メモリセルアレイからのデータの取り出し方である。図
９は、セルアレイ内部に配置されるセルアレイ制御回路
の代表的な例を示している。セルアレイ制御回路は、セ
ルアレイの選択を行うセルアレイ選択回路６１、ビット
線ＢＬを所望の電位にイコライズするためのイコライズ
回路６２、メモリセルからビット線ＢＬに読み出された
データを検知・増幅するためのセンスアンプ６３、及び
ビット線ＢＬ上に増幅されたメモリセルのデータをセル
アレイ外部に転送するためのデータ線ＤＱに接続するカ
ラム選択回路６４等から構成されている。
メモリセルアレイからのデータの取り出し方である。図
９は、セルアレイ内部に配置されるセルアレイ制御回路
の代表的な例を示している。セルアレイ制御回路は、セ
ルアレイの選択を行うセルアレイ選択回路６１、ビット
線ＢＬを所望の電位にイコライズするためのイコライズ
回路６２、メモリセルからビット線ＢＬに読み出された
データを検知・増幅するためのセンスアンプ６３、及び
ビット線ＢＬ上に増幅されたメモリセルのデータをセル
アレイ外部に転送するためのデータ線ＤＱに接続するカ
ラム選択回路６４等から構成されている。
【０００４】図１０に動作波形図を示し、これを用いて
セルアレイ制御回路の動作を簡単に説明する。／ＲＡＳ
が“Ｌ”に落ちて、ＤＲＡＭが活性な状態になると、選
択されたセルアレイ側のセルアレイ選択トランジスタは
オン状態、選択されないセルアレイ側のセルアレイ選択
トランジスタはオフ状態となる。次に、ビット線ＢＬを
所望の電位に保持していたイコライズ回路が／ＥＱＬ＝
“Ｌ”でオフ状態になり、ビット線ＢＬはフローティン
グになる。
セルアレイ制御回路の動作を簡単に説明する。／ＲＡＳ
が“Ｌ”に落ちて、ＤＲＡＭが活性な状態になると、選
択されたセルアレイ側のセルアレイ選択トランジスタは
オン状態、選択されないセルアレイ側のセルアレイ選択
トランジスタはオフ状態となる。次に、ビット線ＢＬを
所望の電位に保持していたイコライズ回路が／ＥＱＬ＝
“Ｌ”でオフ状態になり、ビット線ＢＬはフローティン
グになる。
【０００５】そして、ワード線ＷＬが立上り、選択され
たメモリセルのデータはビット線ＢＬ上に読み出され、
センスアンプによって増幅される。相補ビット線上であ
る程度の電位差が得られたら、選択されたカラム上のデ
ータをセルアレイ外部へ転送するために、ＣＳＬ＝
“Ｈ”で選択されたビット線ＢＬとデータ線ＤＱを接続
する。データを外部へ転送した後は、ワード線ＷＬを
“Ｌ”としてメモリセルにデータを書き込み、／ＥＱＬ
＝“Ｈ”でビット線ＢＬをイコライズしてＤＲＡＭは待
機状態に入る。
たメモリセルのデータはビット線ＢＬ上に読み出され、
センスアンプによって増幅される。相補ビット線上であ
る程度の電位差が得られたら、選択されたカラム上のデ
ータをセルアレイ外部へ転送するために、ＣＳＬ＝
“Ｈ”で選択されたビット線ＢＬとデータ線ＤＱを接続
する。データを外部へ転送した後は、ワード線ＷＬを
“Ｌ”としてメモリセルにデータを書き込み、／ＥＱＬ
＝“Ｈ”でビット線ＢＬをイコライズしてＤＲＡＭは待
機状態に入る。
【０００６】図１１に、ＤＲＡＭの構成例を示す。この
例ではＤＲＡＭは、ワード線の選択・制御を行うロウデ
コーダＲＤ、カラム選択回路の選択を行うＣＳＬ線の選
択・制御を行うカラムデコーダＣＤ、セルアレイ制御回
路ＳＡ、及びメモリセルアレイから構成される。消費電
力やノイズを低減するために、セルアレイは複数のブロ
ックに分割され、実際の動作時にはこの中の一部のブロ
ックだけが活性化される。従って、今活性化されている
セルアレイが１つだけの場合、同時に読み出し書き込み
のできるデータの数は、１つのセルアレイ回路が持つデ
ータ線の数になる。
例ではＤＲＡＭは、ワード線の選択・制御を行うロウデ
コーダＲＤ、カラム選択回路の選択を行うＣＳＬ線の選
択・制御を行うカラムデコーダＣＤ、セルアレイ制御回
路ＳＡ、及びメモリセルアレイから構成される。消費電
力やノイズを低減するために、セルアレイは複数のブロ
ックに分割され、実際の動作時にはこの中の一部のブロ
ックだけが活性化される。従って、今活性化されている
セルアレイが１つだけの場合、同時に読み出し書き込み
のできるデータの数は、１つのセルアレイ回路が持つデ
ータ線の数になる。
【０００７】多ビット化を進めるための方法としては、
活性化されるセルアレイの数を増やすことと、セルアレ
イ制御回路のデータ線の数を増やすことが考えられる。
しかし、活性化されるセルアレイの数を増やす場合、ノ
イズや消費電力が増大するという問題があり、またセル
アレイ制御回路内のデータ線の数を増やすと、チップ面
積が増大するという問題がある。
活性化されるセルアレイの数を増やすことと、セルアレ
イ制御回路のデータ線の数を増やすことが考えられる。
しかし、活性化されるセルアレイの数を増やす場合、ノ
イズや消費電力が増大するという問題があり、またセル
アレイ制御回路内のデータ線の数を増やすと、チップ面
積が増大するという問題がある。
【０００８】次に、カラム系の高速動作について説明す
る。既に説明したようにＤＲＡＭの動作は、データの読
み出し，増幅，再書き込み，及びビット線のイコライズ
などからなり、そのサイクルタイムはＳＲＡＭと比べて
もかなり長い時間が必要になる。しかし、一度ワード線
を上げて、センスアンプにデータをラッチしておけば、
ＣＳＬ線を適当に制御することでデータを高速に連続的
に読み書きすることができる。
る。既に説明したようにＤＲＡＭの動作は、データの読
み出し，増幅，再書き込み，及びビット線のイコライズ
などからなり、そのサイクルタイムはＳＲＡＭと比べて
もかなり長い時間が必要になる。しかし、一度ワード線
を上げて、センスアンプにデータをラッチしておけば、
ＣＳＬ線を適当に制御することでデータを高速に連続的
に読み書きすることができる。
【０００９】図１２に、外部クロックに同期してカラム
アドレスを変更して、データを読み出す場合の動作波形
を示す。この例では、カラム選択信号ＣＳＬを制御する
カラムアドレスは、外部クロックの立上りのエッジで取
り込まれる。カラムアドレスは外部から入力してもよい
し、ＤＲＡＭ内部で例えばカウンタ回路などで生成して
もよい。このようにクロックの立上りで取り込まれるカ
ラムアドレスにより、カラム選択信号ＣＳＬが選択さ
れ、図においては最初のアドレスに対応してＣＳＬ0 、
次のアドレスに対応してＣＳＬ1 が活性化されている。
ＣＳＬ線が活性化されることで、選択されたセンスアン
プとデータ線が接続され、データはセルアレイ外部へ転
送される。
アドレスを変更して、データを読み出す場合の動作波形
を示す。この例では、カラム選択信号ＣＳＬを制御する
カラムアドレスは、外部クロックの立上りのエッジで取
り込まれる。カラムアドレスは外部から入力してもよい
し、ＤＲＡＭ内部で例えばカウンタ回路などで生成して
もよい。このようにクロックの立上りで取り込まれるカ
ラムアドレスにより、カラム選択信号ＣＳＬが選択さ
れ、図においては最初のアドレスに対応してＣＳＬ0 、
次のアドレスに対応してＣＳＬ1 が活性化されている。
ＣＳＬ線が活性化されることで、選択されたセンスアン
プとデータ線が接続され、データはセルアレイ外部へ転
送される。
【００１０】このようにカラム系においては外部クロッ
クに応じて、連続的なデータの入出力が可能となる。い
ま、外部クロックの立上りからデータが出力されるまで
の時間をクロックアクセス時間と呼ぶことにすると、こ
のような動作方式においてこのクロックアクセス時間を
律速する要因として、ＣＳＬ線とデータ線の間に必要な
様々なタイミングマージンがある。即ち、ＣＳＬ線の立
ち上げ，データ線上でのデータの増幅，ＣＳＬ線の立ち
下げ，データ線のイコライズなどのタイミング制御は、
プロセス変動などに対応できるだけのマージンを持って
制御されなければならず、クロック周波数を上げること
ができなくなる可能性を持つ。
クに応じて、連続的なデータの入出力が可能となる。い
ま、外部クロックの立上りからデータが出力されるまで
の時間をクロックアクセス時間と呼ぶことにすると、こ
のような動作方式においてこのクロックアクセス時間を
律速する要因として、ＣＳＬ線とデータ線の間に必要な
様々なタイミングマージンがある。即ち、ＣＳＬ線の立
ち上げ，データ線上でのデータの増幅，ＣＳＬ線の立ち
下げ，データ線のイコライズなどのタイミング制御は、
プロセス変動などに対応できるだけのマージンを持って
制御されなければならず、クロック周波数を上げること
ができなくなる可能性を持つ。
【００１１】
【発明が解決しようとする課題】このように、従来のＤ
ＲＡＭにおいては多ビット化を進めるためには、同時に
活性化するセルアレイを増やすか、セルアレイ制御回路
内においてデータ線の数を増やすしかなく、消費電力の
増加やチップ面積の増大といったデメリットを回避する
ことができなかった。
ＲＡＭにおいては多ビット化を進めるためには、同時に
活性化するセルアレイを増やすか、セルアレイ制御回路
内においてデータ線の数を増やすしかなく、消費電力の
増加やチップ面積の増大といったデメリットを回避する
ことができなかった。
【００１２】また、データ線を階層化した場合、特に上
層の配線層の配線ピッチが従来より厳しくなるという問
題があった。さらに、カラム系を外部クロックにより高
速動作させる場合に、ＣＳＬ線の立ち上げ，データ線上
でのデータの増幅，ＣＳＬ線の立ち下げ，データ線のイ
コライズなどのタイミングをプロセス変動などに対応で
きるだけのマージンを持って制御する必要があり、これ
が高速動作を妨げる要因となっていた。
層の配線層の配線ピッチが従来より厳しくなるという問
題があった。さらに、カラム系を外部クロックにより高
速動作させる場合に、ＣＳＬ線の立ち上げ，データ線上
でのデータの増幅，ＣＳＬ線の立ち下げ，データ線のイ
コライズなどのタイミングをプロセス変動などに対応で
きるだけのマージンを持って制御する必要があり、これ
が高速動作を妨げる要因となっていた。
【００１３】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、活性化されるセルアレ
イの数を増やすことなく、かつセルアレイ制御回路の面
積増加を最小限に抑えた上で、多ビット化を実現できる
半導体記憶装置を提供することにある。
ので、その目的とするところは、活性化されるセルアレ
イの数を増やすことなく、かつセルアレイ制御回路の面
積増加を最小限に抑えた上で、多ビット化を実現できる
半導体記憶装置を提供することにある。
【００１４】また、本発明の別の目的は、ＣＳＬ線の立
ち上げ，データ線上でのデータの増幅，ＣＳＬ線の立ち
下げ，データ線のイコライズなどに必要なタイミング制
御を最小限にして高いクロック周波数で動作できる半導
体記憶装置を提供することにある。
ち上げ，データ線上でのデータの増幅，ＣＳＬ線の立ち
下げ，データ線のイコライズなどに必要なタイミング制
御を最小限にして高いクロック周波数で動作できる半導
体記憶装置を提供することにある。
【００１５】
（構成）上記課題を解決するために本発明は、次のよう
な方式を採用している。即ち、本発明（請求項１）は、
マトリクス状に配置されたメモリセル，これらのメモリ
セルと情報のやりとりを行う複数本のビット線，及びこ
れらのビット線と交差配設されてメモリセルの選択を行
う複数本のワード線により構成されるメモリセルアレイ
を有し、かつビット線上に読み出されたメモリセルのデ
ータを増幅する複数個のセンスアンプと、これらのセン
スアンプで増幅されたデータをセルアレイ外部に転送す
るためのデータ線と、これらのデータ線とセンスアンプ
との接続の制御を行うカラム選択回路とを備えた半導体
記憶装置において、前記カラム選択回路の制御信号線は
第１，第２の２種の配線層からなり、第１の配線層は前
記ワード線と平行に複数本配置されてカラム選択回路に
それぞれ接続され、第２の配線層は前記ビット線と平行
に複数本配置され第１の配線層の中の１本とそれぞれ接
続され、前記データ線は第３，第４の２種の配線層から
なり、第３の配線層は前記ワード線と平行に複数本配置
されてカラム選択回路にそれぞれ接続され、第４の配線
層は前記ビット線と平行に複数本配置され第３の配線層
の少なくとも１本とそれぞれ接続されることを特徴とす
る。
な方式を採用している。即ち、本発明（請求項１）は、
マトリクス状に配置されたメモリセル，これらのメモリ
セルと情報のやりとりを行う複数本のビット線，及びこ
れらのビット線と交差配設されてメモリセルの選択を行
う複数本のワード線により構成されるメモリセルアレイ
を有し、かつビット線上に読み出されたメモリセルのデ
ータを増幅する複数個のセンスアンプと、これらのセン
スアンプで増幅されたデータをセルアレイ外部に転送す
るためのデータ線と、これらのデータ線とセンスアンプ
との接続の制御を行うカラム選択回路とを備えた半導体
記憶装置において、前記カラム選択回路の制御信号線は
第１，第２の２種の配線層からなり、第１の配線層は前
記ワード線と平行に複数本配置されてカラム選択回路に
それぞれ接続され、第２の配線層は前記ビット線と平行
に複数本配置され第１の配線層の中の１本とそれぞれ接
続され、前記データ線は第３，第４の２種の配線層から
なり、第３の配線層は前記ワード線と平行に複数本配置
されてカラム選択回路にそれぞれ接続され、第４の配線
層は前記ビット線と平行に複数本配置され第３の配線層
の少なくとも１本とそれぞれ接続されることを特徴とす
る。
【００１６】また、本発明（請求項２）は、マトリクス
状に配置されたメモリセル，これらのメモリセルと情報
のやりとりを行う複数本のビット線，及びこれらのビッ
ト線と交差配設されてメモリセルの選択を行う複数本の
ワード線により構成されるメモリセルアレイを有し、か
つビット線上に読み出されたメモリセルのデータを増幅
する複数個のセンスアンプと、これらのセンスアンプで
増幅されたデータをセルアレイ外部に転送するためのデ
ータ線と、これらのデータ線とセンスアンプとの接続の
制御を行うカラム選択回路等から構成される半導体記憶
装置において、前記カラム選択回路の制御信号線は第
１，第２の２種の配線層からなり、第１の配線層は前記
ワード線と平行に複数本配置されてカラム選択回路にそ
れぞれ接続され、第２の配線層は前記ビット線と平行に
複数本配置され第１の配線層の中の複数本とそれぞれ接
続され、前記データ線は第３，第４の複数種の配線層か
らなり、第３の配線層は前記ワード線と平行に複数本配
設されてカラム選択回路にそれぞれ接続され、第４の配
線層は前記ビット線と水平に複数本配設され第３の配線
層の中の１本とそれぞれ接続されることを特徴とする。
状に配置されたメモリセル，これらのメモリセルと情報
のやりとりを行う複数本のビット線，及びこれらのビッ
ト線と交差配設されてメモリセルの選択を行う複数本の
ワード線により構成されるメモリセルアレイを有し、か
つビット線上に読み出されたメモリセルのデータを増幅
する複数個のセンスアンプと、これらのセンスアンプで
増幅されたデータをセルアレイ外部に転送するためのデ
ータ線と、これらのデータ線とセンスアンプとの接続の
制御を行うカラム選択回路等から構成される半導体記憶
装置において、前記カラム選択回路の制御信号線は第
１，第２の２種の配線層からなり、第１の配線層は前記
ワード線と平行に複数本配置されてカラム選択回路にそ
れぞれ接続され、第２の配線層は前記ビット線と平行に
複数本配置され第１の配線層の中の複数本とそれぞれ接
続され、前記データ線は第３，第４の複数種の配線層か
らなり、第３の配線層は前記ワード線と平行に複数本配
設されてカラム選択回路にそれぞれ接続され、第４の配
線層は前記ビット線と水平に複数本配設され第３の配線
層の中の１本とそれぞれ接続されることを特徴とする。
【００１７】また、本発明（請求項９）は、マトリクス
状に配置されたメモリセル、これらのメモリセルと情報
のやりとりを行う複数本のビット線，及びこれらのビッ
ト線と交差配設されてメモリセルの選択を行う複数本の
ワード線により構成されるメモリセルアレイを有し、か
つビット線上に読み出されたメモリセルのデータを増幅
する複数個のセンスアンプと、これらのセンスアンプで
増幅されたデータをセルアレイ外部に転送するためのデ
ータ線と、これらのデータ線とセンスアンプとの接続の
制御を行うカラム選択回路とを備え、ワード線が選択さ
れて、そのワード線により選択されるメモリセルのデー
タがセンスアンプにラッチされている状態で、外部より
入力される信号に同期して、カラム選択信号を制御する
ことでデータを連続的に読み書きすることのできるダイ
ナミック型半導体記憶装置において、任意のカラム選択
信号線が選択されている状態において、次に選択される
カラム選択信号線は現在選択されているカラム選択回路
が接続されているデータ線とは異なるデータ線に接続さ
れているカラム選択回路を選択するようにカラム選択信
号線が選択されることを特徴とする。 （作用）本発明によれば、任意のカラム制御信号線によ
り選択されるカラム選択回路に接続されているデータ線
は、同時に選択されるカラム選択回路に接続されている
データ線とは重複することなく回路を構成できる。ま
た、制御信号線の第１の配線層の部分とデータ線の第３
の配線層の部分の長さの関係を調整することで、第１及
び第３の配線層のレイアウトルールを厳しくすることな
く、同時にデータを取り出すデータ線の数を容易に調整
することができる。その結果、同時に活性化されるセル
アレイを少なくし、チップ面積の増加も最小限に抑えて
多ビット化を実現することが可能となる。
状に配置されたメモリセル、これらのメモリセルと情報
のやりとりを行う複数本のビット線，及びこれらのビッ
ト線と交差配設されてメモリセルの選択を行う複数本の
ワード線により構成されるメモリセルアレイを有し、か
つビット線上に読み出されたメモリセルのデータを増幅
する複数個のセンスアンプと、これらのセンスアンプで
増幅されたデータをセルアレイ外部に転送するためのデ
ータ線と、これらのデータ線とセンスアンプとの接続の
制御を行うカラム選択回路とを備え、ワード線が選択さ
れて、そのワード線により選択されるメモリセルのデー
タがセンスアンプにラッチされている状態で、外部より
入力される信号に同期して、カラム選択信号を制御する
ことでデータを連続的に読み書きすることのできるダイ
ナミック型半導体記憶装置において、任意のカラム選択
信号線が選択されている状態において、次に選択される
カラム選択信号線は現在選択されているカラム選択回路
が接続されているデータ線とは異なるデータ線に接続さ
れているカラム選択回路を選択するようにカラム選択信
号線が選択されることを特徴とする。 （作用）本発明によれば、任意のカラム制御信号線によ
り選択されるカラム選択回路に接続されているデータ線
は、同時に選択されるカラム選択回路に接続されている
データ線とは重複することなく回路を構成できる。ま
た、制御信号線の第１の配線層の部分とデータ線の第３
の配線層の部分の長さの関係を調整することで、第１及
び第３の配線層のレイアウトルールを厳しくすることな
く、同時にデータを取り出すデータ線の数を容易に調整
することができる。その結果、同時に活性化されるセル
アレイを少なくし、チップ面積の増加も最小限に抑えて
多ビット化を実現することが可能となる。
【００１８】また本発明によれば、任意のカラム選択信
号線が選択されている状態の、次に選択されるカラム選
択信号線は現在選択されているカラム選択回路が接続さ
れているデータ線とは異なるデータ線に接続されている
カラム選択回路を選択するようにカラム選択信号線が選
択されるように制御することにより、高いクロック周波
数で動作するダイナミック型半導体記憶装置を実現する
ことが可能となる。
号線が選択されている状態の、次に選択されるカラム選
択信号線は現在選択されているカラム選択回路が接続さ
れているデータ線とは異なるデータ線に接続されている
カラム選択回路を選択するようにカラム選択信号線が選
択されるように制御することにより、高いクロック周波
数で動作するダイナミック型半導体記憶装置を実現する
ことが可能となる。
【００１９】
【発明の実施の形態】以下、本発明の詳細を図示の実施
形態によって説明する。 （第１実施形態）図１は、本発明の第１の実施形態に係
わるＤＲＡＭのコア回路の構成を示す図である。図中Ｓ
Ａは、センスアンプやビット線イコライザ等から構成さ
れるセルアレイ制御回路を示しているが、本実施形態の
特徴を分り易く説明するためにカラム選択回路だけ別に
示している。
形態によって説明する。 （第１実施形態）図１は、本発明の第１の実施形態に係
わるＤＲＡＭのコア回路の構成を示す図である。図中Ｓ
Ａは、センスアンプやビット線イコライザ等から構成さ
れるセルアレイ制御回路を示しているが、本実施形態の
特徴を分り易く説明するためにカラム選択回路だけ別に
示している。
【００２０】本実施形態は、ビット線４本ピッチで１つ
のカラム選択回路を配置した場合を示している。１つの
カラム選択回路は４本のビット線の中の２本と接続され
る。また、この図ではビット線は左側からしか接続され
ていないが、実際はいわゆるシェアードセンスアンプと
呼ばれ両側のビット線でセンスアンプを共有される場合
もある。
のカラム選択回路を配置した場合を示している。１つの
カラム選択回路は４本のビット線の中の２本と接続され
る。また、この図ではビット線は左側からしか接続され
ていないが、実際はいわゆるシェアードセンスアンプと
呼ばれ両側のビット線でセンスアンプを共有される場合
もある。
【００２１】ローカルＤＱ線（第３の配線層）ＬＤＱ
は、セルアレイ内のワード線ＷＬと同じ方向に延びる配
線となる。本実施形態においてその長さは、セルアレイ
制御回路ＳＡを４つ並べたものであり、１組のローカル
ＤＱ線ＬＤＱは２つのセルアレイ制御回路ＳＡにより共
有されている。このようにローカルＤＱ線ＬＤＱを共有
しているセルアレイ制御回路ＳＡを選択するために、ロ
ーカルなカラム選択信号用配線（第１の配線層）ＬＣＳ
ＬがローカルＤＱ線ＬＤＱと同じ方向に配置される。さ
らに、ＬＣＳＬとＬＤＱは同じ層で形成されている。
は、セルアレイ内のワード線ＷＬと同じ方向に延びる配
線となる。本実施形態においてその長さは、セルアレイ
制御回路ＳＡを４つ並べたものであり、１組のローカル
ＤＱ線ＬＤＱは２つのセルアレイ制御回路ＳＡにより共
有されている。このようにローカルＤＱ線ＬＤＱを共有
しているセルアレイ制御回路ＳＡを選択するために、ロ
ーカルなカラム選択信号用配線（第１の配線層）ＬＣＳ
ＬがローカルＤＱ線ＬＤＱと同じ方向に配置される。さ
らに、ＬＣＳＬとＬＤＱは同じ層で形成されている。
【００２２】本実施形態においては、ＬＣＳＬ0 が活性
化された時にＳＡ0 ，ＳＡ1 及びＳＡ4 ，ＳＡ5 が選択
され、各々ＬＤＱ0 〜ＬＤＱ3 にデータを出力する。ま
たそれぞれのローカルＤＱ線ＬＤＱは、１本のメインＤ
Ｑ線（第４の配線層）ＭＤＱに接続される。メインＤＱ
線ＭＤＱはローカルＤＱ線ＬＤＱとは異なる配線層によ
り形成され、さらにローカルＤＱ線ＬＤＱとは異なる方
向に延びる配線となり、ビット線ＢＬと水平になってい
る。
化された時にＳＡ0 ，ＳＡ1 及びＳＡ4 ，ＳＡ5 が選択
され、各々ＬＤＱ0 〜ＬＤＱ3 にデータを出力する。ま
たそれぞれのローカルＤＱ線ＬＤＱは、１本のメインＤ
Ｑ線（第４の配線層）ＭＤＱに接続される。メインＤＱ
線ＭＤＱはローカルＤＱ線ＬＤＱとは異なる配線層によ
り形成され、さらにローカルＤＱ線ＬＤＱとは異なる方
向に延びる配線となり、ビット線ＢＬと水平になってい
る。
【００２３】カラム選択信号用配線もデータ線と同様に
多層化されている。本実施形態においては、ローカルＣ
ＳＬ線ＬＣＳＬ0 ，ＬＣＳＬ1 は、それぞれメインＣＳ
Ｌ線（第２の配線層）ＭＣＳＬ0 ，ＭＣＳＬ1 に接続さ
れている。メインＣＳＬ線ＭＣＳＬはメインＤＱ線ＭＤ
Ｑと同じ層であり、ビット線ＢＬと水平に配置されてい
る。
多層化されている。本実施形態においては、ローカルＣ
ＳＬ線ＬＣＳＬ0 ，ＬＣＳＬ1 は、それぞれメインＣＳ
Ｌ線（第２の配線層）ＭＣＳＬ0 ，ＭＣＳＬ1 に接続さ
れている。メインＣＳＬ線ＭＣＳＬはメインＤＱ線ＭＤ
Ｑと同じ層であり、ビット線ＢＬと水平に配置されてい
る。
【００２４】本実施形態においては、カラム選択回路に
より１つのカラム（例えばＭＣＳＬ0 ，ＬＣＳＬ0 ）が
選択された場合、メモリセルのデータを外部へ転送でき
るＤＱ線対はＭＤＱ0 ，／ＭＤＱ0 ，〜，ＭＤＱ3 ，／
ＭＤＱ3 の４対である。但し、ＳＡ0 〜ＳＡ3 の領域を
一つのブロックと考えればＬＤＱ，ＭＤＱは自由に増や
すことができて、セルアレイの面積及び同時に活性化さ
れるセルアレイ領域を増やすことなく、同時に多くのデ
ータの処理を行うことができる。
より１つのカラム（例えばＭＣＳＬ0 ，ＬＣＳＬ0 ）が
選択された場合、メモリセルのデータを外部へ転送でき
るＤＱ線対はＭＤＱ0 ，／ＭＤＱ0 ，〜，ＭＤＱ3 ，／
ＭＤＱ3 の４対である。但し、ＳＡ0 〜ＳＡ3 の領域を
一つのブロックと考えればＬＤＱ，ＭＤＱは自由に増や
すことができて、セルアレイの面積及び同時に活性化さ
れるセルアレイ領域を増やすことなく、同時に多くのデ
ータの処理を行うことができる。
【００２５】このように本実施形態によれば、ローカル
ＣＳＬ線ＬＣＳＬを複数のカラム選択回路に接続し、ロ
ーカルＤＱ線ＬＤＱを異なるＬＣＳＬに接続された複数
のカラム選択回路に接続することにより、ＬＣＳＬに共
通接続されたカラム選択回路が同時に選択されることは
ない。そして、ＬＣＳＬにより複数のカラム選択回路が
選択されると、全てのＬＤＱにデータが出力されること
になる。
ＣＳＬ線ＬＣＳＬを複数のカラム選択回路に接続し、ロ
ーカルＤＱ線ＬＤＱを異なるＬＣＳＬに接続された複数
のカラム選択回路に接続することにより、ＬＣＳＬに共
通接続されたカラム選択回路が同時に選択されることは
ない。そして、ＬＣＳＬにより複数のカラム選択回路が
選択されると、全てのＬＤＱにデータが出力されること
になる。
【００２６】つまり、任意のＬＣＳＬにより選択される
カラム選択回路に接続されているＬＤＱは、同時に選択
されるカラム選択回路に接続されているＬＤＱとは重複
することなく回路を構成できる。しかも、ＬＣＳＬの部
分とＬＤＱの部分の長さの関係を調整することで、これ
らの配線層のレイアウトルールを厳しくすることなく、
同時にデータを取り出すデータ線の数を容易に調整する
ことができる。その結果、同時に活性化されるセルアレ
イを少なくし、チップ面積の増加も最小限に抑えて多ビ
ット化を実現することができる。 （第２実施形態）図２は、本発明の第２の実施形態であ
り、センスアンプ領域が複数に分割されている場合に適
用した例である。複数のセンスアンプ領域１，２に対し
て、ローカルＣＳＬ線ＬＣＳＬ0 〜ＬＣＳＬ3 とローカ
ルＤＱ線対ＬＤＱ0 ，／ＬＤＱ0，〜，ＬＤＱ7 ，／Ｌ
ＤＱ7 が配設されている。ローカルＣＳＬ線ＬＣＳＬ0
〜ＬＣＳＬ3 は、メインＣＳＬ線ＭＣＳＬ0 〜ＭＣＳＬ
3 とそれぞれ接続されている。ローカルＣＳＬ線とメイ
ンＣＳＬ線は１対１対応であり、一般的なローカルとメ
インとの関係ではないが、配線層が異なるためにこのよ
うな分け方をしている。
カラム選択回路に接続されているＬＤＱは、同時に選択
されるカラム選択回路に接続されているＬＤＱとは重複
することなく回路を構成できる。しかも、ＬＣＳＬの部
分とＬＤＱの部分の長さの関係を調整することで、これ
らの配線層のレイアウトルールを厳しくすることなく、
同時にデータを取り出すデータ線の数を容易に調整する
ことができる。その結果、同時に活性化されるセルアレ
イを少なくし、チップ面積の増加も最小限に抑えて多ビ
ット化を実現することができる。 （第２実施形態）図２は、本発明の第２の実施形態であ
り、センスアンプ領域が複数に分割されている場合に適
用した例である。複数のセンスアンプ領域１，２に対し
て、ローカルＣＳＬ線ＬＣＳＬ0 〜ＬＣＳＬ3 とローカ
ルＤＱ線対ＬＤＱ0 ，／ＬＤＱ0，〜，ＬＤＱ7 ，／Ｌ
ＤＱ7 が配設されている。ローカルＣＳＬ線ＬＣＳＬ0
〜ＬＣＳＬ3 は、メインＣＳＬ線ＭＣＳＬ0 〜ＭＣＳＬ
3 とそれぞれ接続されている。ローカルＣＳＬ線とメイ
ンＣＳＬ線は１対１対応であり、一般的なローカルとメ
インとの関係ではないが、配線層が異なるためにこのよ
うな分け方をしている。
【００２７】ローカルＤＱ線対ＬＤＱ0 ，／ＬＤＱ0 ，
〜，ＬＤＱ7 ，／ＬＤＱ7 はメインＤＱ線対ＭＤＱ0 ，
／ＭＤＱ0 ，〜，ＭＤＱ3 ，／ＭＤＱ3 と多対１の関係
で接続されている。本実施形態においては、例えばＭＤ
Ｑ0 はＬＤＱ0 ，ＬＤＱ4 、ＭＤＱ1 はＬＤＱ1 ，ＬＤ
Ｑ5 と接続されている。ＬＤＱ0 がＬＣＳＬ0 によって
ＭＤＱ0 に接続される時に、ＬＤＱ4 の制御線はＬＣＳ
Ｌ1 であるから、ＬＣＳＬ0 ＝“Ｈ”のときＬＣＳＬ1
＝“Ｌ”であり、メインＤＱ線が複数のローカルＤＱ線
と接続されていても問題なく動作することができる。
〜，ＬＤＱ7 ，／ＬＤＱ7 はメインＤＱ線対ＭＤＱ0 ，
／ＭＤＱ0 ，〜，ＭＤＱ3 ，／ＭＤＱ3 と多対１の関係
で接続されている。本実施形態においては、例えばＭＤ
Ｑ0 はＬＤＱ0 ，ＬＤＱ4 、ＭＤＱ1 はＬＤＱ1 ，ＬＤ
Ｑ5 と接続されている。ＬＤＱ0 がＬＣＳＬ0 によって
ＭＤＱ0 に接続される時に、ＬＤＱ4 の制御線はＬＣＳ
Ｌ1 であるから、ＬＣＳＬ0 ＝“Ｈ”のときＬＣＳＬ1
＝“Ｌ”であり、メインＤＱ線が複数のローカルＤＱ線
と接続されていても問題なく動作することができる。
【００２８】また、セルアレイ領域を分割している場合
への拡張も容易である。即ち、本実施形態においては、 ・ＭＣＳＬが１本のＬＣＳＬとしか接続されない。 ・ＭＤＱは複数のＬＤＱと接続できる。 ・ＭＣＳＬ，ＭＤＱはＢＬと同じ方向、ＬＣＳＬ，ＬＤ
ＱはＷＬと同じ方向に配置される。 等の点を特徴としており、これらの点はＤＲＡＭのアレ
イの分割を妨げるものではないからである。 （第３実施形態）図３は、本発明の第３の実施形態であ
り、センスアンプ領域が複数に分割されている場合に適
用した例である。なお、図面を簡単にするために、ロー
カルＤＱ線対（ＬＤＱ，／ＬＤＱ）は１本の線で示して
いる。ローカルＣＳＬ線はメインＣＳＬ線と多対１の関
係で接続されている。
への拡張も容易である。即ち、本実施形態においては、 ・ＭＣＳＬが１本のＬＣＳＬとしか接続されない。 ・ＭＤＱは複数のＬＤＱと接続できる。 ・ＭＣＳＬ，ＭＤＱはＢＬと同じ方向、ＬＣＳＬ，ＬＤ
ＱはＷＬと同じ方向に配置される。 等の点を特徴としており、これらの点はＤＲＡＭのアレ
イの分割を妨げるものではないからである。 （第３実施形態）図３は、本発明の第３の実施形態であ
り、センスアンプ領域が複数に分割されている場合に適
用した例である。なお、図面を簡単にするために、ロー
カルＤＱ線対（ＬＤＱ，／ＬＤＱ）は１本の線で示して
いる。ローカルＣＳＬ線はメインＣＳＬ線と多対１の関
係で接続されている。
【００２９】本実施形態においては、ローカルＣＳＬ線
ＬＣＳＬ0 ，ＬＣＳＬ2 はメインＣＳＬ線ＭＣＳＬ0 と
接続され、ＬＣＳＬ1 ，ＬＣＳＬ3 はＭＣＳＬ1 と接続
されている。ローカルＤＱ線対ＬＤＱはメインＤＱ線対
ＭＤＱと１対１の関係で接続されている。本実施形態に
おいては、センスアンプ領域１内のローカルＤＱ線対Ｌ
ＤＱ0 〜ＬＤＱ3 は各々ＭＤＱ0 〜ＭＤＱ3 と接続され
て、センスアンプ領域２内に配設されるローカルＤＱ線
対ＬＤＱ4 〜ＬＤＱ7 はＭＤＱ4 〜ＭＤＱ7 と接続され
ている。本実施形態の特徴は、 ・ＭＣＳＬが複数のＬＣＳＬと接続できる。 ・ＭＤＱは１本のＬＤＱとしか接続されない。 ・ＭＣＳＬ，ＭＤＱはＢＬと同じ方向、ＬＣＳＬ、ＬＤ
ＱはＷＬと同じ方向に配置される。 などの点である。 （第４実施形態）第４の実施形態は、本発明の第１、第
２の実施形態で示したコア構成を有するＤＲＡＭに対し
て高速動作を実現するための動作方式に関するものであ
る。図４は、第４の実施形態の動作方式を実現するため
のコア構成を示す図である。この図は、第１の実施形態
として図１に示したコア構成をさらに広い領域に対して
示したものであり、ＬＣＳＬは４本、ＬＤＱ対は８対と
なっている。
ＬＣＳＬ0 ，ＬＣＳＬ2 はメインＣＳＬ線ＭＣＳＬ0 と
接続され、ＬＣＳＬ1 ，ＬＣＳＬ3 はＭＣＳＬ1 と接続
されている。ローカルＤＱ線対ＬＤＱはメインＤＱ線対
ＭＤＱと１対１の関係で接続されている。本実施形態に
おいては、センスアンプ領域１内のローカルＤＱ線対Ｌ
ＤＱ0 〜ＬＤＱ3 は各々ＭＤＱ0 〜ＭＤＱ3 と接続され
て、センスアンプ領域２内に配設されるローカルＤＱ線
対ＬＤＱ4 〜ＬＤＱ7 はＭＤＱ4 〜ＭＤＱ7 と接続され
ている。本実施形態の特徴は、 ・ＭＣＳＬが複数のＬＣＳＬと接続できる。 ・ＭＤＱは１本のＬＤＱとしか接続されない。 ・ＭＣＳＬ，ＭＤＱはＢＬと同じ方向、ＬＣＳＬ、ＬＤ
ＱはＷＬと同じ方向に配置される。 などの点である。 （第４実施形態）第４の実施形態は、本発明の第１、第
２の実施形態で示したコア構成を有するＤＲＡＭに対し
て高速動作を実現するための動作方式に関するものであ
る。図４は、第４の実施形態の動作方式を実現するため
のコア構成を示す図である。この図は、第１の実施形態
として図１に示したコア構成をさらに広い領域に対して
示したものであり、ＬＣＳＬは４本、ＬＤＱ対は８対と
なっている。
【００３０】本図のようなコア構成においては、メイン
ＣＳＬ線ＭＣＳＬ0 或いはＭＣＳＬ1 が選択された場合
には、実際にデータが転送されるＤＱ線対はＭＤＱ0 〜
ＭＤＱ3 の４対だけである。また、ＭＣＳＬ2 或いはＭ
ＣＳＬ3 が選択された場合にデータが転送されるＤＱ線
対はＭＤＱ0 〜ＭＤＱ3 の４対となる。このように、あ
るカラム選択線が選択された時にデータが転送されない
ＤＱ線対が存在するために、本図で示されたコア構成に
おいては、ＣＳＬ線を複数選択することも可能である。
ＣＳＬ線ＭＣＳＬ0 或いはＭＣＳＬ1 が選択された場合
には、実際にデータが転送されるＤＱ線対はＭＤＱ0 〜
ＭＤＱ3 の４対だけである。また、ＭＣＳＬ2 或いはＭ
ＣＳＬ3 が選択された場合にデータが転送されるＤＱ線
対はＭＤＱ0 〜ＭＤＱ3 の４対となる。このように、あ
るカラム選択線が選択された時にデータが転送されない
ＤＱ線対が存在するために、本図で示されたコア構成に
おいては、ＣＳＬ線を複数選択することも可能である。
【００３１】図５は、図４のコア構成において高速読み
出し動作させた場合の動作波形図である。この場合の動
作方式とは、ワード線ＷＬが選択されている状態で、そ
のワード線ＷＬにより選択されるメモリセルのデータが
センスアンプＳＡにラッチされていて、それらのデータ
を外部より入力される信号に同期して、カラム選択信号
を制御することでデータを連続的に読み書きすることで
ある。
出し動作させた場合の動作波形図である。この場合の動
作方式とは、ワード線ＷＬが選択されている状態で、そ
のワード線ＷＬにより選択されるメモリセルのデータが
センスアンプＳＡにラッチされていて、それらのデータ
を外部より入力される信号に同期して、カラム選択信号
を制御することでデータを連続的に読み書きすることで
ある。
【００３２】図５においては、まずＭＣＳＬ0 が選択さ
れ（ｔ1 ）、ＤＱ線対ＭＤＱ0 〜ＭＤＱ3 にデータが取
り出される。次のサイクル（ｔ2 ）では、ＤＱ線を共有
しないＭＣＳＬ2 が選択されＤＱ線対ＭＤＱ4 〜ＭＤＱ
7 にデータが取り出される。このサイクル内（ｔ1 〜ｔ
2 ）でＭＣＳＬ0 は非選択状態になり、ＭＤＱ0 〜ＭＤ
Ｑ3 も所望の電位にプリチャージされる。そして３つ目
のサイクルも同様に、ＭＣＳＬ1 が選択されＭＤＱ0 〜
ＭＤＱ3 にデータが転送されている間に、１つ前のサイ
クルで選択されていたＭＣＳＬ2 及びＭＤＱ4 〜ＭＤＱ
7 を非選択状態に戻す。
れ（ｔ1 ）、ＤＱ線対ＭＤＱ0 〜ＭＤＱ3 にデータが取
り出される。次のサイクル（ｔ2 ）では、ＤＱ線を共有
しないＭＣＳＬ2 が選択されＤＱ線対ＭＤＱ4 〜ＭＤＱ
7 にデータが取り出される。このサイクル内（ｔ1 〜ｔ
2 ）でＭＣＳＬ0 は非選択状態になり、ＭＤＱ0 〜ＭＤ
Ｑ3 も所望の電位にプリチャージされる。そして３つ目
のサイクルも同様に、ＭＣＳＬ1 が選択されＭＤＱ0 〜
ＭＤＱ3 にデータが転送されている間に、１つ前のサイ
クルで選択されていたＭＣＳＬ2 及びＭＤＱ4 〜ＭＤＱ
7 を非選択状態に戻す。
【００３３】このように本実施形態では、図４で示すコ
ア回路の構成において、ＤＱ線対を共有しないＣＳＬ線
を交互に選択することで、ＣＳＬ線の立ち下げ及びＤＱ
線対のプリチャージ等に必要なタイミングマージンが不
要となり、高速に動作させることができる。 （第５実施形態）図６は、本発明の第５の実施形態を示
すセルアレイの概略図である。これは図４で示されたＤ
ＲＡＭコア構成を複数のセンスアンプ領域について示
し、さらにカラム制御信号線（ＭＣＳＬ，ＬＣＳＬ）線
のデコードを行うカラムデコーダＣＤＣ及びデータ線対
ＭＤＱをセルアレイ外部と接続するためのＤＱバッファ
ＤＱＢまで配設した場合を示す例である。
ア回路の構成において、ＤＱ線対を共有しないＣＳＬ線
を交互に選択することで、ＣＳＬ線の立ち下げ及びＤＱ
線対のプリチャージ等に必要なタイミングマージンが不
要となり、高速に動作させることができる。 （第５実施形態）図６は、本発明の第５の実施形態を示
すセルアレイの概略図である。これは図４で示されたＤ
ＲＡＭコア構成を複数のセンスアンプ領域について示
し、さらにカラム制御信号線（ＭＣＳＬ，ＬＣＳＬ）線
のデコードを行うカラムデコーダＣＤＣ及びデータ線対
ＭＤＱをセルアレイ外部と接続するためのＤＱバッファ
ＤＱＢまで配設した場合を示す例である。
【００３４】複数のセンスアンプ領域１，２に対して、
ローカルＤＱ線対ＬＤＱ0 〜ＬＤＱ15とローカルＣＳＬ
線ＬＣＳＬ0 〜ＬＣＳＬ7 が配設されている。さらに、
グローバルな配線（配線対）として、ＭＤＱ0 〜ＭＤＱ
7 とＭＣＳＬ0 〜ＭＣＳＬ7が配設されていて、それぞ
れＤＱバッファＤＱＢ0 〜ＤＱＢ7 、カラムデコーダＣ
ＤＣ0 〜ＣＤＣ7 と接続される。ＣＤＣの添字は、カラ
ム系の高速動作時においてカラムアドレスのインクリメ
ントに対応して活性化される順番を表わしている。
ローカルＤＱ線対ＬＤＱ0 〜ＬＤＱ15とローカルＣＳＬ
線ＬＣＳＬ0 〜ＬＣＳＬ7 が配設されている。さらに、
グローバルな配線（配線対）として、ＭＤＱ0 〜ＭＤＱ
7 とＭＣＳＬ0 〜ＭＣＳＬ7が配設されていて、それぞ
れＤＱバッファＤＱＢ0 〜ＤＱＢ7 、カラムデコーダＣ
ＤＣ0 〜ＣＤＣ7 と接続される。ＣＤＣの添字は、カラ
ム系の高速動作時においてカラムアドレスのインクリメ
ントに対応して活性化される順番を表わしている。
【００３５】第４の実施形態での説明と重複する部分も
あるが、ＣＤＣ0 ，ＣＤＣ2 ，ＣＤＣ4 ，ＣＤＣ6 が選
択されている状態では、ＭＤＱ0 〜ＭＤＱ3 にデータが
出て来て、ＤＱＢ0 〜ＤＱＢ3 から外部データ線対ＲＷ
Ｄにデータが転送される。また、ＣＤＣ1 ，ＣＤＣ3 ，
ＣＤＣ5 ，ＣＤＣ7 が選択されているときは、ＭＤＱ4
〜ＭＤＱ7 にデータが出て来ていてＤＱＢ4 〜ＤＱＢ7
からＲＷＤにデータが転送されるために、連続的に同じ
ＭＤＱがデータ転送を行うことはなく、データが読み出
されたＭＤＱ線はその次のサイクルにまで入って、ＭＤ
Ｑ線対のプリチャージ等の次の動作の準備を行うことが
許される。また、本実施形態においては例えばＤＱＢ0
とＤＱＢ4 などは共有することも可能である。 （第６実施形態）第６の実施形態として、第５の実施形
態で述べたコア構成におけるＤＱバッファの制御につい
て述べる。一般に、あるＤＱバッファを動かすかどうか
の判断は、カラムアドレスにより行われる。従って、本
来ならばＤＱバッファはカラムアドレスをデコードする
手段をもつ必要がある。しかし、図６のような構成にし
た場合、やはりカラムアドレスをデコードする手段を持
つ必要があるカラムデコーダＣＤＣがレイアウト的に近
い場所に配設されているため、これらと共有することが
できる。例えば図６では、ＣＤＣ0 ，ＣＤＣ2 ，ＣＤＣ
4 ，ＣＤＣ6 が選択された時だけＤＱＢ0 〜ＤＱＢ3 が
活性化され、またＣＤＣ1 ，ＣＤＣ3 ，ＣＤＣ5 ，ＣＤ
Ｃ7 が選択された時にＤＱＢ4 〜ＤＱＢ7 が活性化され
ればよい。
あるが、ＣＤＣ0 ，ＣＤＣ2 ，ＣＤＣ4 ，ＣＤＣ6 が選
択されている状態では、ＭＤＱ0 〜ＭＤＱ3 にデータが
出て来て、ＤＱＢ0 〜ＤＱＢ3 から外部データ線対ＲＷ
Ｄにデータが転送される。また、ＣＤＣ1 ，ＣＤＣ3 ，
ＣＤＣ5 ，ＣＤＣ7 が選択されているときは、ＭＤＱ4
〜ＭＤＱ7 にデータが出て来ていてＤＱＢ4 〜ＤＱＢ7
からＲＷＤにデータが転送されるために、連続的に同じ
ＭＤＱがデータ転送を行うことはなく、データが読み出
されたＭＤＱ線はその次のサイクルにまで入って、ＭＤ
Ｑ線対のプリチャージ等の次の動作の準備を行うことが
許される。また、本実施形態においては例えばＤＱＢ0
とＤＱＢ4 などは共有することも可能である。 （第６実施形態）第６の実施形態として、第５の実施形
態で述べたコア構成におけるＤＱバッファの制御につい
て述べる。一般に、あるＤＱバッファを動かすかどうか
の判断は、カラムアドレスにより行われる。従って、本
来ならばＤＱバッファはカラムアドレスをデコードする
手段をもつ必要がある。しかし、図６のような構成にし
た場合、やはりカラムアドレスをデコードする手段を持
つ必要があるカラムデコーダＣＤＣがレイアウト的に近
い場所に配設されているため、これらと共有することが
できる。例えば図６では、ＣＤＣ0 ，ＣＤＣ2 ，ＣＤＣ
4 ，ＣＤＣ6 が選択された時だけＤＱＢ0 〜ＤＱＢ3 が
活性化され、またＣＤＣ1 ，ＣＤＣ3 ，ＣＤＣ5 ，ＣＤ
Ｃ7 が選択された時にＤＱＢ4 〜ＤＱＢ7 が活性化され
ればよい。
【００３６】図７には、カラムデコーダでＤＱバッファ
を制御する場合の回路ブロック図の例を示している。カ
ラムデコーダＣＤＣ0 ，ＣＤＣ2 ，ＣＤＣ4 ，ＣＤＣ6
内にあって、それぞれのカラム選択線ＣＳＬを選択する
ＮＡＮＤ回路７１〜７４の出力は、ＮＡＮＤ回路７５に
入力される。ＮＡＮＤ回路７５の出力は、ＤＱバッファ
を制御するための信号を生成する制御回路７６に入力さ
れＤＱバッファを制御する。
を制御する場合の回路ブロック図の例を示している。カ
ラムデコーダＣＤＣ0 ，ＣＤＣ2 ，ＣＤＣ4 ，ＣＤＣ6
内にあって、それぞれのカラム選択線ＣＳＬを選択する
ＮＡＮＤ回路７１〜７４の出力は、ＮＡＮＤ回路７５に
入力される。ＮＡＮＤ回路７５の出力は、ＤＱバッファ
を制御するための信号を生成する制御回路７６に入力さ
れＤＱバッファを制御する。
【００３７】本実施形態では、ＮＡＮＤ回路７５の出力
はＣＤＣ0 ，ＣＤＣ2 ，ＣＤＣ4 ，ＣＤＣ6 のどれも選
択されていない状態で“Ｌ”で、どれか一つでも選択さ
れると“Ｈ”になるため、第５の実施形態で述べたよう
な動作に適用することができる。また、ＤＱバッファを
コア回路の外部から制御する必要が少なくなるため、制
御回路を少なくしたり、チップ面積を低減するなどとい
った利点がある。 （第７実施形態）これまでに述べてきたように本発明の
特徴の一つはカラム選択線（ＣＳＬ線）かデータ線対
（ＤＱ線対）のどちらかを、それらの配線が配設される
ことで規定される領域において、そこに配設される複数
のセンスアンプ領域で共有しないこととしている。従っ
て、これらの配線を共有する場合に比べてある面積当た
りに配設されるＣＳＬ線或いはＤＱ線の配線の数は多く
なり、その結果これらの配線を形成する配線層の設計ル
ールを厳しくするという問題がある。このような問題は
ローカルＤＱ或いはローカルＣＳＬ線の長さを長くする
ことなどで、ある程度は回避することができる。但し、
メモリの集積度が向上してセルアレイの分割がさらに多
くなれば、やはりある面積当たりに配設されるＣＳＬ線
或いはＤＱ線の配線の数は多くなってしまう。
はＣＤＣ0 ，ＣＤＣ2 ，ＣＤＣ4 ，ＣＤＣ6 のどれも選
択されていない状態で“Ｌ”で、どれか一つでも選択さ
れると“Ｈ”になるため、第５の実施形態で述べたよう
な動作に適用することができる。また、ＤＱバッファを
コア回路の外部から制御する必要が少なくなるため、制
御回路を少なくしたり、チップ面積を低減するなどとい
った利点がある。 （第７実施形態）これまでに述べてきたように本発明の
特徴の一つはカラム選択線（ＣＳＬ線）かデータ線対
（ＤＱ線対）のどちらかを、それらの配線が配設される
ことで規定される領域において、そこに配設される複数
のセンスアンプ領域で共有しないこととしている。従っ
て、これらの配線を共有する場合に比べてある面積当た
りに配設されるＣＳＬ線或いはＤＱ線の配線の数は多く
なり、その結果これらの配線を形成する配線層の設計ル
ールを厳しくするという問題がある。このような問題は
ローカルＤＱ或いはローカルＣＳＬ線の長さを長くする
ことなどで、ある程度は回避することができる。但し、
メモリの集積度が向上してセルアレイの分割がさらに多
くなれば、やはりある面積当たりに配設されるＣＳＬ線
或いはＤＱ線の配線の数は多くなってしまう。
【００３８】このような問題を回避するための実施形態
を、図８に示す。これは、従来ＣＳＬ線、ＤＱ線対が配
設されることで規定される領域の外側に配設されていた
カラムデコーダをその領域の中央においた場合を示した
ものである。このように配設することで、例えば前記の
領域を８つのセルアレイ領域に分割している場合でも４
つの分割をしている場合と同様の配線ルールを実現で
き、大幅なデザインルールの緩和が期待できる。
を、図８に示す。これは、従来ＣＳＬ線、ＤＱ線対が配
設されることで規定される領域の外側に配設されていた
カラムデコーダをその領域の中央においた場合を示した
ものである。このように配設することで、例えば前記の
領域を８つのセルアレイ領域に分割している場合でも４
つの分割をしている場合と同様の配線ルールを実現で
き、大幅なデザインルールの緩和が期待できる。
【００３９】なお、本発明は上述した各実施形態に限定
されるものではない。メモリセルアレイとしては、通常
の１トランジスタ／１キャパシタのメモリセルからなる
構成でもよいし、このメモリセルを複数個直列に接続し
て構成されるメモリセルユニットを用いた構成でもよ
い。さらに、クロック同期式ＤＲＡＭ（シンクロナスＤ
ＲＡＭ）に適用することもできる。また、ＤＲＡＭに限
ることなく、不揮発性メモリセルを用いたＥＥＰＲＯＭ
に適用することも可能である。その他、本発明の要旨を
逸脱しない範囲で、種々変形して実施することができ
る。
されるものではない。メモリセルアレイとしては、通常
の１トランジスタ／１キャパシタのメモリセルからなる
構成でもよいし、このメモリセルを複数個直列に接続し
て構成されるメモリセルユニットを用いた構成でもよ
い。さらに、クロック同期式ＤＲＡＭ（シンクロナスＤ
ＲＡＭ）に適用することもできる。また、ＤＲＡＭに限
ることなく、不揮発性メモリセルを用いたＥＥＰＲＯＭ
に適用することも可能である。その他、本発明の要旨を
逸脱しない範囲で、種々変形して実施することができ
る。
【００４０】
【発明の効果】以上述べたように本発明によれば、カラ
ム選択回路の制御信号線を第１及び第２の配線層で構成
し、データ線を第３及び第４の配線層で構成し、各々の
配線層の配置や接続等を工夫することによって、同時に
活性化されるセルアレイを少なくし、チップ面積の増加
も最小限に抑えて多ビット化を実現することが可能とな
る。
ム選択回路の制御信号線を第１及び第２の配線層で構成
し、データ線を第３及び第４の配線層で構成し、各々の
配線層の配置や接続等を工夫することによって、同時に
活性化されるセルアレイを少なくし、チップ面積の増加
も最小限に抑えて多ビット化を実現することが可能とな
る。
【００４１】また本発明によれば、任意のカラム選択信
号線が選択されている状態の、次に選択されるカラム選
択信号線は現在選択されているカラム選択回路が接続さ
れているデータ線とは異なるデータ線に接続されている
カラム選択回路を選択するようにカラム選択信号線が選
択されるように制御することによって、様々なタイミン
グマージンに無関係に高速動作を実現することが可能と
なる。
号線が選択されている状態の、次に選択されるカラム選
択信号線は現在選択されているカラム選択回路が接続さ
れているデータ線とは異なるデータ線に接続されている
カラム選択回路を選択するようにカラム選択信号線が選
択されるように制御することによって、様々なタイミン
グマージンに無関係に高速動作を実現することが可能と
なる。
【図１】第１の実施形態に係わるＤＲＡＭのコア回路の
構成を示す図。
構成を示す図。
【図２】第２の実施形態に係わるＤＲＡＭのコア回路の
構成を示す図。
構成を示す図。
【図３】第３の実施形態に係わるＤＲＡＭのコア回路の
構成を示す図。
構成を示す図。
【図４】第４の実施形態に係わるＤＲＡＭのコア回路の
構成を示す図。
構成を示す図。
【図５】第４の実施形態において高速読み出し動作させ
た場合の動作波形を示す図。
た場合の動作波形を示す図。
【図６】第５の実施形態に係わるＤＲＡＭのコア回路の
構成を示す図。
構成を示す図。
【図７】第６の実施形態におけるカラム系コア回路の構
成を示すブロック図。
成を示すブロック図。
【図８】第７の実施形態に係わるＤＲＡＭのコア回路の
構成を示す図。
構成を示す図。
【図９】従来のセルアレイ制御回路の代表的な回路例を
示す図。
示す図。
【図１０】従来のＤＲＡＭの動作波形の例を示す図。
【図１１】従来のＤＲＡＭの構成例を示す図。
【図１２】従来のＤＲＡＭにおいて外部クロックに同期
して連続的にデータの読み書きを行う場合の動作波形を
示す図。
して連続的にデータの読み書きを行う場合の動作波形を
示す図。
ＢＬ…ビット線 ＷＬ…ワード線 ＳＡ…セルアレイ制御回路 ＬＣＳＬ…ローカルＣＳＬ線（第１の配線層） ＭＣＳＬ…メインＣＳＬ線（第２の配線層） ＬＤＱ…ローカルＤＱ線（第３の配線層） ＭＤＱ…メインＤＱ線（第４の配線層）
Claims (9)
- 【請求項１】マトリクス状に配置されたメモリセル，こ
れらのメモリセルと情報のやりとりを行う複数本のビッ
ト線，及びこれらのビット線と交差配設されてメモリセ
ルの選択を行う複数本のワード線により構成されるメモ
リセルアレイを有し、かつビット線上に読み出されたメ
モリセルのデータを増幅する複数個のセンスアンプと、
これらのセンスアンプで増幅されたデータをセルアレイ
外部に転送するためのデータ線と、これらのデータ線と
センスアンプとの接続の制御を行うカラム選択回路とを
備えた半導体記憶装置において、 前記カラム選択回路の制御信号線は第１，第２の２種の
配線層からなり、第１の配線層は前記ワード線と平行に
複数本配置されてカラム選択回路にそれぞれ接続され、
第２の配線層は前記ビット線と平行に複数本配置され第
１の配線層の中の１本とそれぞれ接続され、前記データ
線は第３，第４の２種の配線層からなり、第３の配線層
は前記ワード線と平行に複数本配置されてカラム選択回
路にそれぞれ接続され、第４の配線層は前記ビット線と
平行に複数本配置され第３の配線層の少なくとも１本と
それぞれ接続されることを特徴とする半導体記憶装置。 - 【請求項２】マトリクス状に配置されたメモリセル，こ
れらのメモリセルと情報のやりとりを行う複数本のビッ
ト線，及びこれらのビット線と交差配設されてメモリセ
ルの選択を行う複数本のワード線により構成されるメモ
リセルアレイを有し、かつビット線上に読み出されたメ
モリセルのデータを増幅する複数個のセンスアンプと、
これらのセンスアンプで増幅されたデータをセルアレイ
外部に転送するためのデータ線と、これらのデータ線と
センスアンプとの接続の制御を行うカラム選択回路等か
ら構成される半導体記憶装置において、 前記カラム選択回路の制御信号線は第１，第２の２種の
配線層からなり、第１の配線層は前記ワード線と平行に
複数本配置されてカラム選択回路にそれぞれ接続され、
第２の配線層は前記ビット線と平行に複数本配置され第
１の配線層の中の複数本とそれぞれ接続され、前記デー
タ線は第３，第４の複数種の配線層からなり、第３の配
線層は前記ワード線と平行に複数本配設されてカラム選
択回路にそれぞれ接続され、第４の配線層は前記ビット
線と水平に複数本配設され第３の配線層の中の１本とそ
れぞれ接続されることを特徴とする半導体記憶装置。 - 【請求項３】前記カラム選択回路はＭＯＳトランジスタ
からなり、ゲートは第１の配線層に接続され、ソース・
ドレインの一方は前記センスアンプに接続され、他方は
第３の配線層に接続されることを特徴とする請求項１又
は２記載の半導体記憶装置。 - 【請求項４】第１の配線層は、前記カラム選択回路の少
なくとも２つに接続されることを特徴とする請求項１〜
３のいずれかに記載の半導体記憶装置。 - 【請求項５】第３の配線層は、前記カラム選択回路のう
ち異なる第１の配線層に接続されている少なくとも２つ
のカラム選択回路に接続されることを特徴とする請求項
１〜３のいずれかに記載の半導体記憶装置。 - 【請求項６】前記ワード線が選択されて、該ワード線に
より選択されるメモリセルのデータがセンスアンプにラ
ッチされている状態で、外部より入力される信号に同期
してカラム選択信号を制御することでデータを連続的に
読み書きすることのできるダイナミック型半導体記憶装
置であり、 任意の制御信号線が選択されている状態において、次に
選択される制御信号線は現在選択されているカラム選択
回路が接続されているデータ線とは異なるデータ線に接
続されているカラム選択回路を選択するように制御信号
線が選択されることを特徴とする請求項１〜５のいずれ
かに記載の半導体記憶装置。 - 【請求項７】第１の配線層と第３の配線層は第１の配線
材料で形成され、第２の配線層と第４の配線層は第２の
配線材料により形成されることを特徴とする請求項１〜
６のいずれか記載の半導体記憶装置。 - 【請求項８】前記カラム選択回路の制御信号線のための
制御回路と前記データ線のための制御回路が隣接して配
設されて、前記データ線のための制御回路を制御する信
号の一部は、前記カラム選択回路の制御信号線のための
制御回路内で発生する信号であることを特徴とする請求
項１〜６のいずれかに記載の半導体記憶装置。 - 【請求項９】マトリクス状に配置されたメモリセル，こ
れらのメモリセルと情報のやりとりを行う複数本のビッ
ト線，及びこれらのビット線と交差配設されてメモリセ
ルの選択を行う複数本のワード線により構成されるメモ
リセルアレイを有し、かつビット線上に読み出されたメ
モリセルのデータを増幅する複数個のセンスアンプと、
これらのセンスアンプで増幅されたデータをセルアレイ
外部に転送するためのデータ線と、これらのデータ線と
センスアンプとの接続の制御を行うカラム選択回路とを
備え、 ワード線が選択されて、そのワード線により選択される
メモリセルのデータがセンスアンプにラッチされている
状態で、外部より入力される信号に同期して、カラム選
択信号を制御することでデータを連続的に読み書きする
ことのできるダイナミック型半導体記憶装置において、 任意のカラム選択信号線が選択されている状態におい
て、次に選択されるカラム選択信号線は現在選択されて
いるカラム選択回路が接続されているデータ線とは異な
るデータ線に接続されているカラム選択回路を選択する
ようにカラム選択信号線が選択されることを特徴とする
半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7295584A JPH09139071A (ja) | 1995-11-14 | 1995-11-14 | 半導体記憶装置 |
| US08/744,455 US5831928A (en) | 1995-11-14 | 1996-11-07 | Semiconductor memory device including a plurality of dynamic memory cells connected in series |
| KR1019960053893A KR100272151B1 (ko) | 1995-11-14 | 1996-11-14 | 반도체 메모리장치 |
| DE19647135A DE19647135A1 (de) | 1995-11-14 | 1996-11-14 | Halbleiterspeichervorrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7295584A JPH09139071A (ja) | 1995-11-14 | 1995-11-14 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09139071A true JPH09139071A (ja) | 1997-05-27 |
Family
ID=17822528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7295584A Pending JPH09139071A (ja) | 1995-11-14 | 1995-11-14 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5831928A (ja) |
| JP (1) | JPH09139071A (ja) |
| KR (1) | KR100272151B1 (ja) |
| DE (1) | DE19647135A1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6137739A (en) * | 1998-06-29 | 2000-10-24 | Hyundai Electronics Industries Co., Ltd. | Multilevel sensing circuit and method thereof |
| KR100674981B1 (ko) * | 2005-07-02 | 2007-01-29 | 삼성전자주식회사 | 칼럼선택 라인을 개선한 반도체 메모리 장치 및 그구동방법 |
| US7692991B2 (en) | 2006-12-25 | 2010-04-06 | Elpida Memory, Inc. | Semiconductor memory device and method for designing the same |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3099931B2 (ja) * | 1993-09-29 | 2000-10-16 | 株式会社東芝 | 半導体装置 |
| US6574127B2 (en) * | 2001-03-29 | 2003-06-03 | Ibm Corporation | System and method for reducing noise of congested datalines in an eDRAM |
| US6449210B1 (en) * | 2001-08-02 | 2002-09-10 | Micron Technology, Inc. | Semiconductor memory array architecture |
| DE10339665B3 (de) * | 2003-08-28 | 2005-01-13 | Infineon Technologies Ag | Halbleiter-Speicherbauelement, mit Steuereinrichtung zum Aktivieren von Speicherzellen und Verfahren zum Betrieb eines Halbleiter-Speicherbauelements |
| KR20110100464A (ko) * | 2010-03-04 | 2011-09-14 | 삼성전자주식회사 | 반도체 메모리 장치 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2853406B2 (ja) * | 1991-09-10 | 1999-02-03 | 日本電気株式会社 | 半導体記憶装置 |
| JP2830594B2 (ja) * | 1992-03-26 | 1998-12-02 | 日本電気株式会社 | 半導体メモリ装置 |
| JPH05342855A (ja) * | 1992-06-04 | 1993-12-24 | Nec Corp | 半導体メモリ回路 |
| JP2752304B2 (ja) * | 1992-10-21 | 1998-05-18 | 株式会社東芝 | 半導体記憶装置 |
-
1995
- 1995-11-14 JP JP7295584A patent/JPH09139071A/ja active Pending
-
1996
- 1996-11-07 US US08/744,455 patent/US5831928A/en not_active Expired - Lifetime
- 1996-11-14 KR KR1019960053893A patent/KR100272151B1/ko not_active IP Right Cessation
- 1996-11-14 DE DE19647135A patent/DE19647135A1/de not_active Ceased
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6137739A (en) * | 1998-06-29 | 2000-10-24 | Hyundai Electronics Industries Co., Ltd. | Multilevel sensing circuit and method thereof |
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| US7692991B2 (en) | 2006-12-25 | 2010-04-06 | Elpida Memory, Inc. | Semiconductor memory device and method for designing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970029766A (ko) | 1997-06-26 |
| KR100272151B1 (ko) | 2000-12-01 |
| DE19647135A1 (de) | 1997-05-15 |
| US5831928A (en) | 1998-11-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |