JP2000113695A - 同期型半導体記憶装置 - Google Patents

同期型半導体記憶装置

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JP2000113695A
JP2000113695A JP10280353A JP28035398A JP2000113695A JP 2000113695 A JP2000113695 A JP 2000113695A JP 10280353 A JP10280353 A JP 10280353A JP 28035398 A JP28035398 A JP 28035398A JP 2000113695 A JP2000113695 A JP 2000113695A
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signal
circuit
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memory cell
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JP10280353A
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Tsukasa Oishi
司 大石
Hiroya Nakamura
浩也 中村
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Mitsubishi Electric Corp
Texas Instruments Inc
Original Assignee
Mitsubishi Electric Corp
Texas Instruments Inc
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Publication date
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    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
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Abstract

(57)【要約】 【課題】 冗長列を選択した場合でも、高速なデータの
読出および書込が可能な同期型半導体記憶装置を提供す
る。 【解決手段】 アドレスラッチ回路５５０からの出力
は、上位ビットは列選択線を選択するためのプリデコー
ド信号を演算するプリデコーダ５５６と冗長列を選択す
るための冗長デコーダ４５６に与えられる。アドレス信
号の下位のビットは、バーストアドレスカウンタ５５４
ｃにより生成された後に、プリデコーダ５５７に与えら
れる。冗長デコーダ４５６においては、上位ビットにつ
いての比較結果が予め計算され、下位ビットが冗長デコ
ーダ４５６に与えられて比較結果の演算が終了と、冗長
判定の結果が冗長判定部４０８から出力される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、同期型半導体記
憶装置に関し、特に、同期型半導体記憶装置のデータ書
込系の回路の構成に関する。
【０００２】
【従来の技術】近年のマイクロプロセッサ（以下、ＭＰ
Ｕと称す）の動作速度の向上に伴い、主記憶装置として
用いられるダイナミックランダムアクセスメモリ（以
下、ＤＲＡＭと称す）等の高速アクセスを実現するため
に、クロック信号に同期して動作する同期型ＤＲＡＭ
（シンクロナスＤＲＡＭ：以下、ＳＤＲＡＭと称す）等
が用いられている。
【０００３】このようなＳＤＲＡＭ等の内部動作の制御
は、ロウ系動作およびコラム系動作に分割して制御され
る。
【０００４】一方、ＳＤＲＡＭにおいては、一層の高速
動作を可能とするために、メモリセルアレイを互いに独
立動作が可能なバンクに分割した、バンク構成が用いら
れている。すなわち、各バンクごとに、その動作は、ロ
ウ系動作およびコラム系動作について独立に制御されて
いる。
【０００５】
【発明が解決しようとする課題】さらに、上述したよう
な各バンクは、選択されたメモリセルからのデータをビ
ット線対を介して増幅するセンスアンプ等が設けられる
メモリセルアレイマットと呼ばれるブロックに分割され
ている場合が多い。
【０００６】このような構成を有するＳＤＲＡＭにおい
て、その製造歩留まり等を向上させるためには、欠陥の
含まれるメモリセル行またはメモリセル列を予め設けら
れている冗長行または冗長列に置換する、いわゆる冗長
置換が行なわれることが一般的である。
【０００７】この場合、このような冗長置換は、一般に
は、上述したような動作の活性化されるメモリセルアレ
イマットの範囲ごとに置換が行なわれる。
【０００８】この場合、１つの冗長行（あるいは１つの
冗長列）が置換し得るメモリセルの範囲がこのメモリセ
ルアレイマットの範囲に制限されてしまうことになる。
このため、必要以上に余分な冗長行（列）を搭載するこ
とで、エリアペナルティが大きくなってしまったり、あ
るいは冗長置換による救済の効率を低下させるというよ
うな問題が生じていた。
【０００９】さらに、高速動作を行なうことが必要なＳ
ＤＲＡＭにおいては、冗長置換を行なうと、外部から与
えられたアドレス信号に対して、このような冗長置換を
行なうべきか否かの判定を行なう処理時間が余分に必要
となるために、動作マージンを十分に確保できないとい
うような問題があった。
【００１０】さらに、従来の同期型半導体記憶装置に
は、以下に説明するような問題点も存在する。
【００１１】図７１は、従来の冗長判定回路９６００の
構成を示す概略ブロック図である。冗長判定回路９６０
０は、共通ノードｎｃと接地電位との間に、対として設
けられる複数のアドレス記憶部９６０２ａ，９６０２ｂ
〜９６１６ａ，９６１６ｂと、共通ノードｎｃと電源電
位Ｖｃｃとの間に接続され、プリチャージ信号ＰＲの活
性化（“Ｌ”レベル）に応じて導通状態となるｐチャネ
ルＭＯＳトランジスタ９６２０と、共通ノードｎｃと出
力ノードｎｒとの間に設けられるインバータ９６２４
と、電源電位Ｖｃｃと共通ノードｎｃとの間に設けら
れ、インバータ９６２４の出力をゲートに受けるｐチャ
ネルＭＯＳトランジスタ９６２２とを備える。
【００１２】ここで、アドレス記憶部９６０２ａ〜９６
１６ｂのうち、互いに対となっている、たとえばアドレ
ス記憶部９６０２ａとアドレス記憶部９６０２ｂとは、
互いに相補な内部アドレス信号ｉｎｔ．Ａｄｄ０，／ｉ
ｎｔ．Ａｄｄ０とを受ける構成となっている。他の対と
なったアドレス記憶部も、内部アドレスのうち異なるビ
ットに対応する互いに相補な内部アドレス信号を受け
る。
【００１３】図７２は、図７１に示したアドレス記憶部
９６０２ａの構成を示す回路図である。
【００１４】アドレス記憶部９６０２ａは、共通ノード
ｎｃと接地電位ＧＮＤとの間に直列に接続されるヒュー
ズ素子９６３０とｎチャネルＭＯＳトランジスタ９６３
２とを含む。ｎチャネルＭＯＳトランジスタ９６３２
は、ゲートに内部アドレス信号ｉｎｔ．Ａｄｄ０を受け
る。
【００１５】したがって、たとえばプリチャージ信号Ｐ
Ｒの活性化によって、共通ノードｎｃがプリチャージさ
れ、出力ノードｎｒの出力レベルが“Ｌ”レベルとなっ
ている場合を考えると、アドレス記憶部９６０２ａ〜９
６１６ｂのいずれのヒューズ素子も切断されていない場
合は、必ずいずれかのアドレス記憶部を介して共通ノー
ドｎｃが放電され、出力ノードｎｒのレベルは“Ｈ”レ
ベルとなる。
【００１６】これに対し、アドレス記憶部９６０２ａ〜
９６１６ｂのうち、いずれかのヒューズ素子９６３０が
切断されている場合には、このプログラミングされたア
ドレスと内部アドレス信号ｉｎｔＡｄｄとが一致した場
合には、共通ノードｎｃは放電されない。このため、出
力ノードｎｒの電位レベルは、“Ｌ”レベルを維持する
ことになる。
【００１７】以上のようにして、予めヒューズ素子９６
３０を切断しておくことにより、不揮発的に不良ビット
に対応する不良アドレスを記憶させておくことが可能と
なる。
【００１８】ここで、ヒューズ素子９６３０は、たとえ
ばＡＬ配線やポリシリコン配線等であって、レーザブロ
ーにより切断される素子等を含む。
【００１９】しかしながら、同期型半導体記憶装置のメ
モリ容量が増大し、これに伴ってアドレス信号のビット
数が増加すると、共通ノードｎｃに接続されるアドレス
記憶部の個数も増大する。これに伴って、この共通ノー
ドｎｃの寄生容量が大きくなり、このことは、比較結果
の信号が出力されるまでの時間の増大をもたらすことに
なる。
【００２０】したがって、図７１に示したような構成の
ままでは、メモリ容量の増大に伴って、冗長判定の時間
が増大し、ひいてはアクセス時間の増大をもたらすとい
う問題点があった。
【００２１】また、同期型半導体記憶装置に画像データ
を記憶させる場合等において、所定の期間および所定の
データ入出力端子に対応するデータについてはデータ書
込を選択的に中止することが必要な場合がある。このよ
うな場合において、データ書込の中止を指示する信号
と、書込まれるデータとの間にスキューが存在すると、
結果としてデータ書込動作の速度が制限されてしまうと
いう問題点があった。
【００２２】本発明は、上記のような問題点を解決する
ためになされたものであって、その目的は、大規模に集
積化された同期型半導体記憶装置においても、救済効率
が高く、かつ冗長置換が行なわれた場合においてアクセ
ス時間の高速化を図ることが可能な同期型半導体記憶装
置を提供することである。
【００２３】この発明のさらに他の目的は、データ書込
を選択的に中止する動作においても、書込動作に要する
時間の増大を抑制することが可能な同期型半導体記憶装
置を提供することである。
【００２４】
【課題を解決するための手段】請求項１記載の同期型半
導体記憶装置は、外部クロック信号に同期して、複数ビ
ットのアドレス信号を受ける同期型半導体記憶装置であ
って、行列状に配置される複数のメモリセルを有するメ
モリセルアレイを備え、メモリセルアレイは、正規メモ
リセルブロックと、正規メモリセルブロックに対応して
設けられ、対応する正規メモリセルブロック中の不良メ
モリセルを置換するための冗長メモリセルブロックとを
含み、アドレス信号に応じて、正規メモリセルブロック
内の正規メモリセルおよび冗長メモリセルブロック内の
冗長メモリセルのいずれかを選択するメモリセル選択回
路をさらに備え、メモリセル選択回路は、アドレス信号
を複数の信号グループに分割し、信号グループごとに予
め記憶された不良ビットアドレスと比較することで、冗
長メモリセルとの置換を行うかを判定する冗長判定回路
とを含む。
【００２５】請求項２記載の同期型半導体記憶装置は、
請求項１記載の同期型半導体記憶装置の構成に加えて、
冗長判定回路は、信号グループごとに設けられ、不良ビ
ットアドレスのうち信号グループに対応するビットデー
タと信号グループとの比較結果を出力する複数の比較回
路と、複数の比較回路からの比較結果を受けて、冗長メ
モリセルとの置換を行うかを示す判定結果を生成する論
理判定回路とを含む。
【００２６】請求項３記載の同期型半導体記憶装置は、
請求項２記載の同期型半導体記憶装置の構成に加えて、
各判定回路は、比較結果に応じて充電または放電される
内部ノードと、内部ノードをプリチャージするためのプ
リチャージ回路と、信号グループの各ビットに対応して
設けられ、予め記憶された不良アドレスのビットデータ
と対応する信号グループのビットデータとの比較結果に
応じて、内部ノードを放電する複数のプログラミング素
子とを有する。
【００２７】請求項４記載の同期型半導体記憶装置は、
請求項１記載の同期型半導体記憶装置の構成に加えて、
メモリセル選択回路は、アドレス信号のうち、所定のビ
ット数の第１のアドレス信号グループに対して、同期型
半導体記憶装置の動作モードに応じて論理演算したビッ
トデータを生成するアドレス演算回路をさらに含み、冗
長判定回路は、アドレス演算回路の出力と、不良ビット
アドレスのうち第１のアドレス信号グループに対応する
ビットデータとの比較結果を出力する第１の比較回路
と、アドレス信号のうち第１のアドレス信号グループを
除いた第２のアドレス信号グループと、不良ビットアド
レスのうち第２のアドレス信号グループに対応するビッ
トデータとの比較結果を出力する第２の比較回路と、第
１および第２の比較回路からの比較結果を受けて、冗長
メモリセルとの置換を行うかを示す判定結果を生成する
論理判定回路とを含む。
【００２８】請求項５記載の同期型半導体記憶装置は、
請求項４記載の同期型半導体記憶装置の構成に加えて、
アドレス演算回路は、シーケンシャル動作モードである
かインターリーブ動作モードであるかに応じて、第１の
アドレス信号グループのビットデータの組替えを行うア
ドレス変換回路と、アドレス変換回路の出力に基づい
て、バースト長分の個数のバーストアドレスを生成する
バーストカウンタとを有する。
【００２９】請求項６記載の同期型半導体記憶装置は、
請求項４記載の同期型半導体記憶装置の構成に加えて、
論理判定回路は、第２の比較回路の比較結果と第１の比
較回路の比較結果とに基づいて、第１の比較回路の比較
結果が生成されるタイミングで判定結果を生成するタイ
ミング制御回路を有する。
【００３０】請求項７記載の同期型半導体記憶装置は、
請求項６記載の同期型半導体記憶装置の構成に加えて、
正規メモリセルブロックは複数個であり、冗長メモリセ
ルブロックは複数個であって、各冗長メモリセルブロッ
クは、第１複数個の正規メモリセルブロックごとに対応
して設けられ、対応する第１複数個の正規メモリセルブ
ロック中の不良メモリセルを置換し、複数の正規メモリ
セルブロックおよび冗長メモリセルブロックに共通に設
けられ、アドレス信号を伝達するアドレスバスと、正規
メモリセルブロックに対応して設けられ、対応する正規
メモリセルブロック内の選択されたメモリセルからの読
出データを伝達する第１の入出力線対と、冗長メモリセ
ルブロックに対応して設けられ、対応する冗長メモリセ
ルブロック内の選択されたメモリセルからの読出データ
を伝達する第２の入出力線対とをさらに備え、メモリセ
ル選択回路は、正規メモリセルブロックに対応して設け
られ、アドレスバスからのアドレス信号に応じて、対応
する正規メモリセルブロック内のメモリセル列を選択す
る複数の第１の列選択回路と、冗長メモリセルブロック
に対応して設けられ、アドレスバスからのアドレス信号
に応じて、対応する冗長メモリセルブロック内のメモリ
セル列を選択する複数の第２の列選択回路とを含み、第
１および第２の列選択回路は、アドレス信号に基づい
て、対応するメモリセルブロックが選択されたことに応
じて活性化される。
【００３１】請求項８記載の同期型半導体記憶装置は、
請求項１記載の同期型半導体記憶装置の構成に加えて、
各メモリセルが保持するデータは、第１の電位または第
２の電位のいずれかである２値データであり、複数の正
規メモリセルブロックおよび冗長メモリセルブロックに
共通に設けられ、アドレス信号を伝達するアドレスバス
と、アドレス信号を外部クロック信号に同期して取込
み、アドレスバスを第２の電位と第１の電位との電位差
よりも小さな振幅で駆動するアドレス取込回路とをさら
に備え、メモリセル選択回路は、アドレスバスの電位変
化を増幅するアンプ回路を含む。
【００３２】請求項９記載の同期型半導体記憶装置は、
外部クロック信号に同期して、複数ビットのアドレス信
号を受ける同期型半導体記憶装置であって、前記外部ク
ロック信号に応じて、内部クロック信号を生成するクロ
ック回路と、行列状に配置される複数のメモリセルを有
するメモリセルアレイとを備え、前記メモリセルアレイ
は、正規メモリセルブロックと、前記正規メモリセルブ
ロックに対応して設けられ、対応する前記正規メモリセ
ルブロック中の不良メモリセルを置換するための冗長メ
モリセルブロックとを含み、前記アドレス信号に応じ
て、前記正規メモリセルブロック内の正規メモリセルお
よび前記冗長メモリセルブロック内の冗長メモリセルの
いずれかを選択するメモリセル選択回路をさらに備え、
前記メモリセル選択回路は、前記アドレス信号を複数の
信号グループに分割し、前記信号グループごとに予め記
憶された前記不良ビットアドレスと比較することで、前
記冗長メモリセルとの置換を行うかを判定する冗長判定
回路とを含み、前記メモリセル選択手段は、前記内部ク
ロックに同期してｎ回（ｎ：自然数）の内部クロック周
期だけ遅延された前記冗長判定回路の判定結果に基づい
て選択動作を行う。
【００３３】請求項１０記載の同期型半導体記憶装置
は、請求項９記載の同期型半導体記憶装置の構成に加え
て、前記メモリセル選択回路は、前記アドレス信号のう
ち、所定のビット数の第１のアドレス信号グループに対
して、前記同期型半導体記憶装置の動作モードに応じて
論理演算したビットデータを生成するアドレス演算回路
と、前記アドレス演算回路の出力と、前記アドレス信号
のうち前記第１のアドレス信号グループを除いた第２の
アドレス信号グループとを受けて、所定のクロック数だ
け遅延させて出力する第１のシフト回路とをさらに含
み、前記冗長判定回路は、前記アドレス演算回路の出力
と、前記不良ビットアドレスのうち前記第１のアドレス
信号グループに対応するビットデータとの比較結果を出
力する第１の比較回路と、 前記第２のアドレス信号グ
ループと、前記不良ビットアドレスのうち前記第２のア
ドレス信号グループに対応するビットデータとの比較結
果を出力する第２の比較回路と、前記第１および第２の
比較回路からの比較結果を受けて、前記冗長メモリセル
との置換を行うかを示す判定結果を生成する論理判定回
路と、前記判定結果を受けて、書込み動作において前記
所定のクロック数だけ遅延させて出力する第２のシフト
回路とをを含む。
【００３４】請求項１１記載の同期型半導体記憶装置
は、請求項１０記載の同期型半導体記憶装置の構成に加
えて、第１および第２のシフト回路の各々は、データマ
スク信号に応じて、シフトするデータをクリアするリセ
ット回路を有する。
【００３５】請求項１２記載の同期型半導体記憶装置
は、請求項１０記載の同期型半導体記憶装置の構成に加
えて、書込み動作において、選択されたメモリセルに書
込みデータを与えるライトドライバ回路をさらに備え、
ライトドライバ回路は、データマスク信号に応じてデー
タ書込み動作を中止する。
【００３６】
【発明の実施の形態】［実施の形態１］図１は、本発明
の実施の形態１の同期型半導体記憶装置１０００の構成
の概念を示す概略ブロック図である。
【００３７】ＳＤＲＡＭ１０００は、外部から与えられ
る相補なクロック信号ｅｘｔ．ＣＬＫおよびｅｘｔ．／
ＣＬＫを受ける外部クロック信号入力端子１６と、外部
クロック端子１６に与えられたクロック信号をバッファ
処理するクロック入力バッファ１５０および１５２と、
クロックバッファ１５０および１５２の出力を受けて、
第１の内部クロック信号ｉｎｔ．ＣＬＫ１および第２の
内部クロック信号ｉｎｔ．ＣＬＫ２を生成する内部制御
クロック信号生成回路１８と、外部制御信号入力端子１
０を介して与えられる外部制御信号を、第２の内部クロ
ック信号ｉｎｔ．ＣＬＫ２に応じて動作する入力バッフ
ァ１０１２〜１０２０を介して受けるモードデコーダ２
０とを備える。
【００３８】第２の内部クロック信号ｉｎｔ．ＣＬＫ２
は、外部クロック信号ｅｘｔ．ＣＬＫと同一の周波数を
有する信号であり、第１の内部クロック信号ｉｎｔ．Ｃ
ＬＫ１は、外部クロック信号ｅｘｔ．ＣＬＫの２倍の周
波数を有する信号である。
【００３９】外部制御信号入力端子１０には、信号ＣＫ
Ｅと、チップセレクト信号／ＣＳと、行アドレスストロ
ーブ信号／ＲＡＳと、列アドレスストローブ信号／ＣＡ
Ｓと書込制御信号／ＷＥと、データマスク信号ＤＭ０〜
ＤＭ３が与えられる。
【００４０】信号ＣＫＥは、チップへの制御信号の入力
を可能とすることを指示するための信号であり、この信
号が活性化されないと、制御信号の入力が許可されずチ
ップとして動作しない。
【００４１】信号／ＣＳは、コマンド信号が入力されて
いるか否かを識別するための信号であり、この信号が活
性化している状態（“Ｌ”レベル）において、クロック
信号の立上がりのエッジにおいて、他の制御信号のレベ
ルの組合せに応じてコマンドの識別が行なわれる。
【００４２】信号／ＲＡＳは、行系回路の動作を指示す
るための信号であり、信号／ＣＡＳは列系回路の動作の
活性化を指示するための信号である。信号／ＷＥは、書
込動作あるいは読出動作の識別をするための信号であ
る。
【００４３】信号ＤＭ０〜ＤＭ３は、それぞれ対応する
データ入出力端子ＤＱ０〜ＤＱ７、ＤＱ８〜ＤＱ１５、
ＤＱ１６〜ＤＱ２３、ＤＱ２４からＤＱ３１に対するデ
ータ授受のマスク動作を指示する信号である。すなわ
ち、この信号ＤＭ０〜ＤＭ３が活性化すると、対応する
データ入出力端子からメモリセルへのデータ書込み動作
が中止される。
【００４４】モードデコーダ２０は、これら外部制御信
号に応じて、ＳＤＲＡＭ１０００の内部回路の動作を制
御するための内部制御信号を出力する。モードデコーダ
２０は、たとえば内部制御信号として、信号ＲＯＷＡ、
信号ＣＯＬＡ、信号ＡＣＤ、信号ＰＣ、信号ＲＥＡＤ、
信号ＷＲＩＤＥ、信号ＡＰＣおよび信号ＳＲを出力す
る。信号ＲＯＷＡは、ロウ系のアクセスが行なわれるこ
とを示す信号であり、信号ＣＯＬＡはコラム系アクセス
が行なわれることを示す信号であり、信号ＡＣＴはワー
ド線の活性化を指示する信号である。
【００４５】信号ＰＣはプリチャージ動作を指示して、
行系の回路動作の終了を指示する信号である。信号ＲＥ
ＡＤは列系の回路に対して読出動作を指示するための信
号であり、信号ＷＲＩＴＥは列系の回路に対して書込動
作を指示するための信号である。
【００４６】信号ＡＰＣはオートプリチャージ動作を指
示する信号であり、オートプリチャージ動作が指定され
ると、バーストサイクルの終了とともに、プリチャージ
動作が自動的に開始される。信号ＳＲはセルフリフレッ
シュ動作を指示するための信号であり、セルフリフレッ
シュ動作が開始されると、セルフリフレッシュタイマが
動作し、一定時間が経過すると、ワード線を活性化させ
て、リフレッシュ動作を開始する。
【００４７】ＳＤＲＡＭ１０００は、さらに、セルフリ
フレッシュモードが信号ＳＲにより指定されると、動作
を開始し、一定時間が経過するとワード線の活性化、す
なわちリフレッシュ動作の開始を指示するためのセルフ
リフレッシュタイマ１０５４と、セルフリフレッシュタ
イマ１０５４からの指示に従って、リフレッシュ動作を
行なうアドレスを発生するためのリフレッシュカウンタ
１０５６を含む。
【００４８】ＳＤＲＡＭ１０００は、さらに、入力信号
の“Ｈ”レベルまたは“Ｌ”レベルの判定の基準となる
信号ＶＲＥＦを受ける参照電位入力端子１０２２と、ア
ドレス信号入力端子１２を介して与えられるアドレス信
号と、上述した外部制御信号との組合せに応じて、所定
の動作モードに対する情報、たとえばバースト長に対す
るデータや、後に説明するようなシングルデータレート
動作およびダブルデータレート動作のいずれが指定され
ているかに関する情報を保持するモードレジスタ１０４
６と、第２の内部クロック信号ｉｎｔ．ＣＬＫ２に応じ
て動作するアドレス信号入力バッファ１０３２〜１０３
８を介してアドレス信号を受けて、行アドレスが入力さ
れるタイミングにおいて、入力された行アドレスを保持
するロウアドレスラッチ２５０と、アドレス信号Ａ０〜
Ａ１２を受けて、列アドレスが入力されるタイミングに
おいてこの列アドレスを保持するコラムアドレスラッチ
５５０と、リフレッシュアドレスカウンタ１０５６から
の出力とロウアドレスラッチ２５０からの出力とを受け
て、通常動作においてはロウアドレスラッチ２５０から
の出力を、セルフリフレッシュ動作中はリフレッシュア
ドレスカウンタ１０５６からの出力を選択して出力する
マルチプレクサ１０５８と、マルチプレクサ１０５８か
らの出力を受けて行アドレスをプリデコードするための
ロウプリデコーダ３６と、コラムアドレスラッチ５５０
に保持された列アドレスを基準として、モードレジスタ
１０４６からのバースト長のデータに応じて内部列アド
レスを生成するバーストアドレスカウンタ１０６０と、
バーストアドレスカウンタ１０６０の出力を受けて、対
応する列アドレスのプリデコードを行なうコラムプリデ
コーダ３４と、アドレス入力端子に与えられるバンクア
ドレスＢＡ０〜ＢＡ２を、内部クロック信号ｉｎｔ．Ｃ
ＬＫ２に応じて動作する入力バッファ１０４０〜１０４
４を介して受け、指定されたバンクアドレス値を保持す
るバンクアドレスラッチ１０５２と、バンクアドレスラ
ッチ１０５２の出力を受けて、バンクアドレスをデコー
ドするバンクデコーダ２２とを備える。
【００４９】なお、アドレス信号入力端子１２に与えら
れるアドレス信号は、モードレジスタへの動作モード情
報の書込を行なう際に、その何ビットかの組合せによっ
て、モードレジスタ中にデータを書込むためにも用いら
れる。たとえば、バースト長のＢＬや、ＣＡＳレイテン
シＣＬの値などの設定が、アドレス信号の所定のビット
数の組合せにより指定される。
【００５０】また、バンクアドレス信号ＢＡ０〜ＢＡ２
は、ロウ系のアクセス時、およびコラム系のアクセス時
のそれぞれにおいてアクセスバンクを指示する。すなわ
ち、ロウ系のアクセス時、およびコラム系のアクセス時
のそれぞれにおいて、アドレス信号入力端子１０３０に
与えられたバンクアドレス信号ＢＬＡ０〜ＢＬＡ２は、
バンクアドレスラッチ１０５２に取込まれた後、バンク
デコーダ１０６６によりデコードされた後、各メモリア
レイブロック（バンク）に伝達される。
【００５１】ＳＤＲＡＭ１０００は、さらに、それぞれ
が読出／書込動作を独立に行なうことが可能な単位であ
るバンク０〜バンク１５として動作するメモリアレイブ
ロック１００ａ〜１００ｐと、バンクデコーダ２２から
の出力およびロウプリデコーダ３６からの出力に応じ
て、対応するバンク中の行（ワード線）を選択するため
のロウデコーダ４４と、コラムプリデコーダ３４からの
出力に応じて対応するバンク中の列（ビット線対）を選
択するためのコラムデコーダ４２と、読出動作において
は選択されたバンク中の選択されたメモリセルから読出
されたデータをグローバルＩ／ＯバスＧ−Ｉ／Ｏに与
え、書込動作においては、バスＧ−Ｉ／Ｏにより伝達さ
れた書込データを対応するバンクに与えるＩ／Ｏポート
６６と、書込動作において、外部から与えられた書込デ
ータを保持し、バーストＧ−Ｉ／Ｏに与え、読出動作に
おいて、バスＧ−Ｉ／Ｏにより伝達された読出データを
保持するデータ入出力回路１０８６と、データ入出力回
路１０８６とデータ入出力端子１０７０との間で入出力
データＤＱ０〜ＤＱ３１のやり取りを行なうための双方
向入出力バッファ１０７２〜１０８２とを含む。
【００５２】双方向入出力バッファ１０７２〜１０８２
は、モードレジスタ１０４６に保持された動作モードデ
ータに応じて、ダブルデータレートＳＤＲＡＭ（以下、
ＤＤＲ−ＳＤＲＡＭと称す）動作モード第では１の内部
クロック信号ｉｎｔ．ＣＬＫ１に同期して、シングルデ
ータレートＳＤＲＡＭ（以下、ＳＤＲ−ＳＤＲＡＭと称
す）動作モードでは第２の内部クロック信号ｉｎｔ．Ｃ
ＬＫ２に同期して動作する。
【００５３】入出力端子１０６８に対して双方向入出力
バッファ１０６９を介して授受される信号ＱＳ０〜ＱＳ
３は、それぞれ対応するデータ入出力端子ＤＱ０〜ＤＱ
７、ＤＱ８〜ＤＱ１５、ＤＱ１６〜ＤＱ２３、ＤＱ２４
からＤＱ３１のデータ授受のタイミングを示す信号であ
る。
【００５４】ＳＤＲ−ＳＤＲＡＭ動作モードでは、信号
信号ＱＳ０〜ＱＳ３を信号ＱＳと総称し、ＤＤＲ−ＳＤ
ＲＡＭ動作モードでは、信号信号ＱＳ０〜ＱＳ３を信号
ＤＱＳと総称する。
【００５５】上述したとおり、ＳＤＲＡＭ１０００は、
ＳＤＲ−ＳＤＲＡＭ動作モードと、ＤＤＲ−ＳＤＲＡＭ
動作モードとを切換えて動作することが可能である。し
かしながら、以下では、主に、ＤＤＲ−ＳＤＲＡＭとし
ての動作を中心として説明することにする。
【００５６】メモリアレイブロック１００ａ〜１００ｐ
のそれぞれには、正規のメモリセル列と冗長メモリセル
列とが設けられている。コラムプリデコーダは、アドレ
ス信号に応じて、正規のメモリセル列または冗長メモリ
セル列のいずれの選択を行なうかの判定も行なう。
【００５７】図２は、図１に示したコラムプリデコーダ
３４に含まれる冗長判定回路２０００の構成を示す概略
ブロック図である。
【００５８】冗長判定回路２０００においては、比較対
象となるアドレス信号を複数個のグループ、たとえばｍ
個（ｍ：自然数）のグループに分割した上で、各クレー
ムごとに予め記憶された冗長アドレスとの比較を行なう
構成となっている。
【００５９】すなわち、冗長判定回路２０００は、各ア
ドレス信号のグループに応じて設けられる冗長判定部２
０１０．１〜２０１０．ｍと、各冗長判定部２０１０．
１〜２０１０．ｍからの出力を受けて、冗長判定結果を
表わすヒットミス信号（以下Ｈ／Ｍ信号と呼ぶ）を出力
する論理ゲート２０１２とを含む。
【００６０】たとえば、冗長判定部２０１０．１は、共
通ノードｎｃ１と、それぞれが接地電位ＧＮＤとの間に
設けられ、対応するアドレス信号のグループの各ビット
データを受けるプログラム部２０２０ａ、２０２０ｂ、
…２０２２ａおよび２０２２ｂと、電源電位Ｖｃｃと共
通ノードｎｃ１との間に設けられ、プリチャージ信号Ｐ
Ｒに応じて導通状態となるｐチャネルＭＯＳトランジス
タ２０２４と、入力ノードが共通ノードｎｃ１と接続
し、出力ノードが、冗長判定部２０１０．１の判定結果
の信号が供給される出力ノードｎｒ１と接続されるイン
バータ２０２６と、電源電位Ｖｃｃと共通ノードｎｃ１
との間に設けられ、ゲートにインバータ２０２６の出力
を受けるｐチャネルＭＯＳトランジスタ２０２８を含
む。
【００６１】その他の冗長判定部２０１０．２〜２０１
０．ｍについても、対応するアドレス信号のグループが
異なるのみで、その基本的な構成は冗長判定部２０１
０．１の構成と同様である。
【００６２】従来例と同様に、プログラム部２０２０ａ
および２０２０ｂは、プログラム部２０２２ａおよび２
０２２ｂは、それぞれ対応する相補な内部アドレス信号
を受ける構成となっている。
【００６３】したがって、入力されたアドレス信号の部
分グループと冗長アドレス信号の部分グループとが一致
する場合は、共通ノードｎｃ１は放電される、出力ノー
ドｎｒ１のレベルは、“Ｌ”レベルを維持する。一方、
入力されたアドレス信号の部分グループと、冗長アドレ
スの部分グループとが一致しない場合は、出力ノードｎ
ｒ１のレベルは、“Ｈ”レベルとなる。
【００６４】したがって、論理ゲート２０１２は、冗長
判定部２０１０．１〜２０１０．ｍからの出力に対して
論理和演算を行ない、すべての冗長判定部２０１０．１
〜２０１０．ｍからの出力が“Ｌ”レベルとなった場合
にのみ、冗長判定結果として“Ｌ”レベルの信号を出力
する。
【００６５】以上のような構成とすることで、メモリの
容量が増大し、アドレス信号のビット数が増加した場合
においても、充放電される共通ノードｎｃ１〜ｎｃｍの
それぞれのノードの寄生容量は小さく抑えることが可能
なため、冗長判定に要する時間を短縮することが可能で
ある。
【００６６】［実施の形態２］図３は、本発明の実施の
形態２の同期型半導体記憶装置（ＳＤＲＡＭ）１０１０
の構成を説明するための概略ブロック図である。以下
に、説明するとおり、冗長列の判定を行う構成や、冗長
列との置換を行う構成を除いて、実施の形態２の同期型
半導体記憶装置１０１０の構成は、実施の形態１の同期
型半導体記憶装置１０００の構成と基本的に同様であ
る。
【００６７】図３を参照して、同期型半導体記憶装置１
０１０は、外部制御信号入力端子群１０を介して与えら
れる外部制御信号／ＲＡＳ、／ＣＡＳ、／Ｗ、／ＣＳ等
を受けて、これをデコードし、内部制御信号を発生する
モードデコーダ２０と、モードデコーダ２０から出力さ
れる内部制御信号を伝達するコマンドデータバス５３ａ
および５３ｂと、メモリセルが行列状に配列されるメモ
リセルアレイ１００とを備える。
【００６８】メモリセルアレイ１００は、図３に示すと
おり、全部で１６個のメモリセルブロック１００ａ〜１
００ｂに分割配置されている。たとえば、同期型半導体
記憶装置１０００の記憶容量が１Ｇビットである場合、
各メモリセルブロックは６４Ｍビットの容量を有する。
各ブロックは、独立にバンクとして動作し得る構成とな
っている。
【００６９】同期型半導体記憶装置１０１０は、さら
に、クロック信号入力端子１６ａおよび１６ｂ（図中で
は、クロック信吾入力信号を総括して符号１６で示す）
に与えられる互いに相補な外部クロック信号ｅｘｔ．Ｃ
ＬＫ、外部クロック信号／ｅｘｔ．ＣＬＫを受け、モー
ドデコーダ２０により制御されて同期動作を開始し、内
部クロック信号ｉｎｔ．ＣＬＫ１および内部クロック信
号ｉｎｔ．ＣＬＫ２を出力する内部制御クロック生成回
路１８とを含む。
【００７０】アドレス信号入力端子群１２を介して与え
られる外部アドレス信号Ａ０〜Ａｉ（ｉ：自然数）は、
モードデコーダ２０の制御の下に、第２内部クロック信
号ｉｎｔ．ＣＬＫ２に同期して、同期型半導体記憶装置
１０１０内に取込まれる。
【００７１】外部アドレス信号Ａ０〜Ａｉのうち、所定
数のビット数のデータは、アドレスバス５１ａを介し
て、バンクデコーダ２２に与えられる。バンクデコーダ
２２からは、アドレスバス５１ｂおよび５１ｃを介し
て、デコードされたバンクアドレスＢ０〜Ｂ７が、各バ
ンクに伝達される。
【００７２】一方、アドレス信号入力端子群１２に与え
られるその他の外部アドレス信号は、アドレスバス５０
ａおよび５０ｂを介して、アドレスドライバ５２に伝達
される。アドレスドライバ５２からさらに、アドレスバ
ス５０ｃを介して、アドレス信号は各バンク（メモリセ
ルブロック）に伝達される。
【００７３】同期型半導体記憶装置１０１０は、さら
に、メモリセルブロックの対ごとに設けられ、モードデ
コーダ２０の制御の下に、アドレスバス５０ｃにより伝
達されたロウアドレスをラッチし、プリデコードするロ
ウプリデコーダ３６と、ロウプリデコーダ３６からの出
力をもとに選択されたメモリセルブロックの対応する行
（ワード線）を選択するロウデコーダ４４と、メモリセ
ルブロックごとに設けられ、モードデコーダ２０の制御
の下に、アドレスバス５０ｃにより伝達された列アドレ
スをラッチし、プリデコードするコラムプリデコーダ３
４と、プリデコーダ３４からの出力を伝達するコラムプ
リデコーダ線４０と、コラムプリデコーダ線４０からの
出力をもとに選択されたメモリセルブロックの対応する
列（ビット線対）を選択するコラムデコーダ４２とを含
む。
【００７４】同期型半導体記憶装置１０１０は、さら
に、チップ中央部の長辺方向に沿う領域であって、外部
制御信号入力端子群１０およびアドレス信号入力端子群
１２が設けられる領域の外側に、それぞれ配置されるデ
ータ入力端子ＤＱ０〜ＤＱ１５およびＤＱ１６〜ＤＱ３
１と、データ入出力端子ＤＱ０〜ＤＱ３１にそれぞれ対
応して設けられる入出力バッファ回路１４ａ〜１４ｆ
と、入出力バッファと対応するメモリセルブロックとの
間でデータの伝達を行なうデータバス５４と、メモリセ
ルブロック１００ａ〜１００ｂにそれぞれ対応して設け
られ、データバス５４と選択されたメモリセル列との間
でデータの授受を行なうリード／ライトアンプ３８とを
含む。
【００７５】入出力バッファ回路１４ａ〜１４ｆは、図
３には図示していないが、図１と同様の構成のデータ入
出力回路１０８６を介して、メモリセル１００との間で
データの授受を行う。
【００７６】信号／ＣＳ、信号／ＲＡＳ、信号／ＣＡＳ
および信号／Ｗの取込動作は、内部クロック信号ｉｎ
ｔ．ＣＬＫ２に同期して行われる。
【００７７】また、アドレス信号入力端子群１２に与え
られるアドレス信号の取込動作は第２の内部クロック信
号に同期して行われる。
【００７８】データ入出力端子ＤＱ０〜ＤＱ３１を介し
てのデータの授受は、ＳＤＲ−ＳＤＲＡＭ動作モードで
あるか、ＤＤＲ−ＳＤＲＡＭ動作モードであるかに応じ
て、第１の内部クロック信号ｉｎｔ．ＣＬＫ１または第
２の内部クロック信号ｉｎｔ．ＣＬＫ１に同期して行わ
れる。さらに、動作モードに応じて、データの取りこみ
は、外部から与えられる信号ＤＱＳに同期して行われる
場合もある。
【００７９】［冗長メモリセル列の集中配置方式］図４
は、本発明の実施の形態１のＳＤＲＡＭ１０１０におけ
るバンク中のサブＩ／Ｏ線対Ｓ−Ｉ／Ｏ、メインＩ／Ｏ
線対Ｍ−Ｉ／Ｏおよび冗長メモリセル列の配置を示す概
略ブロック図である。
【００８０】構成上の特徴点は、以下のとおりである。
第１には、バンク０（Ｂａｎｋ０）の各領域１００ａ０
〜１００ａ３において、ワード線方向（行方向）に走る
サブＩ／Ｏ線対Ｓ−Ｉ／Ｏが、正規なメモリセル列の領
域に対応したサブＩ／Ｏ線対Ｓ−Ｉ／Ｏと冗長メモリセ
ル列領域に対応したサブＩ／Ｏ線対ＲＳ−Ｉ／Ｏとに分
離されている点である。
【００８１】第２には、領域１００ａ０と１００ａ１と
の境界領域に、冗長メモリセル列領域専用のメインＩ／
Ｏ線対ＲＭ−Ｉ／Ｏが設けられる構成となっている点で
ある。
【００８２】さらには、正規なメモリセル列領域のサブ
Ｉ／Ｏ線対Ｓ−Ｉ／ＯとメインＩ／Ｏ線対Ｍ−Ｉ／Ｏと
の接続点に設けられるサブアンプＳＵＡおよびトランス
ファゲートやイコライズ回路の活性化を指示する信号ｉ
ｏｒｅ、ｉｏｗｅ、ｉｏｅｑを伝達する配線と、冗長メ
モリセル列領域のサブＩ／Ｏ線対ＲＳ−Ｉ／Ｏとメイン
Ｉ／Ｏ線対ＲＭ−Ｉ／Ｏとの交点に位置するサブアンプ
ＲＳＵＡ、トランスファゲートおよびイコライズ回路等
の活性化を指示する信号ｉｏｒｅ、ｉｏｗｅ、ｉｏｅｑ
とは、ともに同一の信号配線により伝達される構成とな
っている。
【００８３】ここで、信号ｉｏｒｅは、読出動作におい
てサブアンプの活性化を指示する信号であり、信号ｉｏ
ｗｅは、書込動作においてサブアンプの活性化を指示す
る信号であり、信号ｉｏｅｑは、イコライズ回路の活性
化を指示する信号である。
【００８４】図５は、図３に示した構成のうち、ロウプ
リデコーダ３６の構成を説明する概略ブロック図であ
る。
【００８５】コマンドアドレスバス５３ｂは、ロウ系の
回路動作を活性化することを指示する信号ＲｏｗＡ、コ
ラム系の回路動作を活性化することを指示する信号Ｃｏ
ｌＡ、内部回路の回路動作の活性化を指示する信号ＡＣ
Ｔ、バンクのリセット（プリチャージ）を指示する信号
ＰＣ、すべてのバンクのプリチャージを指示する信号Ａ
ＰＣ、ビット線等のイコライズが解除されることや、不
使用ビット線をセンスアンプより切り離す作業を行なう
ことを指示する信号ＥＱ、ワード線の活性化を指示する
信号ＲＸＴ、センスアンプの活性化を指示する信号ＳＥ
等の伝達を行なう。
【００８６】バンクアドレスバス５１ｃは、バンクデコ
ーダ２２によりデコードされたバンクアドレス信号Ｂ０
〜Ｂ７を伝達する。アドレスバス５０ｃは、アドレスド
ライバ５２からのアドレス信号の伝達を行なう。
【００８７】バンクアドレス信号のうち、たとえばビッ
トデータＢ７が活性状態となり、かつ信号ＲｏｗＡが活
性状態となると、ＡＮＤ回路２０３からは活性状態の信
号が出力され、これに応じてワンショットパルス発生回
路２０４から活性なワンショットパルスが出力される。
【００８８】これに応じて、ドライバ回路２０６が活性
化され、信号ＡＣＴのレベルが取込まれて、レベル保持
回路２０８にそのレベルが保持される。
【００８９】同様にワンショットパルス発生回路２０４
からの信号に応じて、ドライバ回路２１０が活性化し、
信号ＰＣのレベルを受けて、レベル保持回路２１２がそ
のレベルを保持する。一方、ドライバ回路２１０からの
出力を受けて、ワンショットパルス発生回路２１４は、
レベル保持回路２０８に対してリセット信号を出力す
る。インバータ２２０は、レベル保持回路２０８からの
出力信号に応じて、活性化され、信号ＥＱを受けて出力
する。一方、ＮＯＲ回路２２２は、信号ＡＰＣおよびワ
ンショットパルス発生回路２１４からの信号を受けて、
否定論理和演算結果を出力する。フリップフロップ回路
２２４は、インバータ２２０からの出力に応じてセット
され、ＮＯＲ回路２２２からの出力に応じてリセットさ
れる。後に説明する階層電源制御信号ＳＣＲＣにより活
性化されるドライバ回路２２６は、フリップフロップ回
路２２４の出力を受けて、出力し、このドライバ回路２
２６の出力レベルを、レベル保持回路２２８が保持す
る。このレベル保持回路２２８の出力レベルは、信号
ｌ．ＥＱとして、対応するメモリセルブロックに対して
与えられる。
【００９０】同様にして、フリップフロップ回路２３４
は、レベル保持回路２０８からの信号に応じて活性化さ
れ、コマンドデータバス５３ｂを介して伝達される信号
ＲＸＴのレベルを入力として受けるインバータ２３０の
出力によりセットされ、ワンショットパルス発生回路２
１４およびコマンドデータバス５３ｂを介して伝達され
る信号ＡＰＣのレベルを受けるＮＯＲ回路２３２の出力
によりリセットされる。
【００９１】ドライバ回路２３６は、フリップフロップ
回路２３４の出力を受けて、階層電源制御信号ＳＣＲＣ
により活性化される。ドライバ回路２３６の出力レベル
は、レベル保持回路２３８により保持され、このレベル
保持回路２３８の出力レベルが、信号ｌ．ＲＸＴとし
て、対応するメモリセルブロックに出力される。
【００９２】フリップフロップ回路２４４は、コマンド
データバス５３ｂを介して伝達される信号ＳＥを受け
て、レベル保持回路２０８の出力レベルに応じて活性化
されるインバータ２４０の出力によりセットされ、ワン
ショットパルス発生回路２１４の出力信号およびコマン
ドデータバス５３ｂを介して伝達される信号ＡＰＣのレ
ベルを受けるＮＯＲ回路２４２の出力に応じてリセット
される。ドライバ回路２４６は、フリップフロップ回路
２４４の出力を受け、階層電源制御信号ＳＣＲＣにより
活性化される。ドライバ回路２４６の出力レベルは、レ
ベル保持回路２４４により保持され、このレベル保持回
路２４４の出力レベルが信号ｌ．ＳＥとして、対応する
メモリセルブロックに与えられる。
【００９３】一方、ラッチ回路２５０は、階層電源制御
信号ＳＣＲＣの活性化に応じてリセットされ、ワンショ
ットパルス発生回路２０４の活性化に応じて活性化し、
アドレスデータバス５０ｃを介して伝達されたアドレス
信号を保持する。ラッチ回路２５０からの出力は、冗長
アドレスデコーダ（図示せず）に伝達されるとともに、
プリデコーダ２５２に与えられ、プリデコードされた結
果が、階層電源制御信号ＳＣＲＣに応じて活性化される
ドライバ回路２５４に与えられる。
【００９４】ドライバ回路２５４からの出力は、それぞ
れレベル保持回路２５６により保持され、レベル保持回
路２５６が、それぞれ対応するロウプリデコーダ線に出
力される。
【００９５】図５に示したロウプリデコーダ３６の構成
のうち、レベル保持回路２０８、２１２、２２８、２３
８および２４８ならびにレベル保持回路２５６と、対応
するメモリセルブロックを含む領域２０１は、階層電源
制御信号により制御されない領域であって、活性状態中
においても、待機状態中においても、常に電源電位Ｖｃ
ｃと接地電位Ｖｓｓとを電源電位として動作する領域で
ある。
【００９６】これに対して、ロウプリデコーダ３６のう
ち領域２０２は、階層電源制御信号ＳＣＲＣにより制御
されて、信号ＳＣＲＣが活性状態である期間中は、電源
電位Ｖｃｃおよび接地電位Ｖｓｓとを受けて動作し、階
層電源制御信号ＳＣＲＣが不活性状態（“Ｌ”レベル）
である期間中は、電源電位Ｖｃｃよりも低い電位および
接地電位Ｖｓｓよりも高い電位をそれぞれ電源電位とし
て動作する領域である。このような構成により、消費電
力の低減を図ることが可能である。
【００９７】図６は、コラムプリデコーダ３４の構成を
示す概略ブロック図である。図６を参照して、コントロ
ール回路２０からは、コマンドデータバス５３ｂを介し
て、読出動作を指示するためのリード系アクセス識別信
号ＲＥＡＤと、書込動作を指示するためのライト系アク
セス識別信号ＷＲＩＴＥと、オートプリチャージ動作を
指示するためのオートプリチャージ識別信号ＡＴＰＣ
と、各バンク毎にバースト動作の終了を指示するための
バースト終了識別信号ＢＥＮＤと、コラム選択動作中に
他のバンクが選択された場合、このコラム選択動作を強
制的に終了させることを指示するターミネーション識別
信号ＴＥＲＭと、プリチャージ動作の終了を指示するた
めのプリチャージ動作識別信号ＰＣＣＭが伝達される。
【００９８】また、信号ＢＡＣＴは、バンクが選択され
るのにともなって、レベル保持回路２０８に保持される
フラグ信号である。
【００９９】コラムプリデコーダ回路３４は、コマンド
データバス５３ｂにより伝達される信号ＣｏｌＡと対応
するバンクアドレス信号Ｂ７を受けるＡＮＤ回路５１０
と、ＡＮＤ回路５１０の出力が活性化するのに応じてワ
ンショットパルス信号を出力するワンショットパルス生
成回路５１２と、フラグ信号ＢＡＣＴの活性化に応じて
活性化され、ワンショットパルス生成回路５１２の出力
をドライブするドライブ回路５１４と、信号ＡＴＰＣ、
信号ＢＥＮＤおよび信号ＴＥＲＭを受けるＯＲ回路５１
６と、ドライブ回路５１４の出力によりセットされ、Ｏ
Ｒ回路５１６の出力によりリセットされ、コラム系の動
作が活性化されたことを示すコラムフラグ信号Ｃｏｌ．
ＦＬＡＧを出力するフリップフロップ回路５１８とを含
む。
【０１００】コラムプリデコーダ回路３４は、さらに、
コラムフラグ信号Ｃｏｌ．ＦＬＡＧの活性化に応じて活
性化され、コマンドデータバス５３ｂにより伝達された
信号ＲＥＡＤをドライブするインバータ回路５２０と、
信号ＷＲＩＴＥ、信号ＡＴＰＣ、信号ＢＥＮＤおよび信
号ＴＥＲＭを受けるＯＲ回路５２２と、インバータ回路
５２０の出力によりセットされ、ＯＲ回路５２２の出力
によりリセットされ、読出動作が活性化されたことを示
すリードフラグ信号ＲＥＡＤ．ＦＬＡＧを出力するフリ
ップフロップ回路５２４とを含む。
【０１０１】コラムプリデコーダ回路３４は、さらに、
コラムフラグ信号Ｃｏｌ．ＦＬＡＧの活性化に応じて活
性化され、コマンドデータバス５３ｂにより伝達された
信号ＷＲＩＴＥをドライブするインバータ回路５３０
と、信号ＲＥＡＤ、信号ＡＴＰＣ、信号ＢＥＮＤおよび
信号ＴＥＲＭを受けるＯＲ回路５３２と、インバータ回
路５３０の出力によりセットされ、ＯＲ回路５３２の出
力によりリセットされ、書込動作が活性化されたことを
示すライトフラグ信号ＷＲＩＴＥ．ＦＬＡＧを出力する
フリップフロップ回路５２４とを含む。
【０１０２】コラムプリデコーダ回路３４は、さらに、
コラムフラグ信号Ｃｏｌ．ＦＬＡＧを受けて所定クロッ
ク時間遅延するシフト回路５４２と、フラグ信号ＢＡＣ
Ｔおよびシフト回路５４２の出力を受けるＯＲ回路５４
０と、ＯＲ回路５４０の出力の活性化に応じて活性化さ
れ、コマンドデータバス５３ｂにより伝達された信号Ａ
ＴＰＣをドライブするインバータ回路５４４と、コマン
ドデータバス５３ｂにより伝達された信号ＰＣＣＭＰを
受けるインバータ回路５４６と、インバータ回路５４４
の出力によりセットされ、インバータ回路５４６の出力
によりリセットされ、オートプリチャージ動作が活性化
されたことを示すオートプリチャージフラグ信号ＡＴＰ
Ｃ．ＦＬＡＧを出力するフリップフロップ回路５４８と
を含む。
【０１０３】コラムプリデコーダ回路３４は、さらに、
ワンショットパルス発生回路５１２の出力信号に応じて
活性化され、アドレスバス５０ｃにより伝達されたコラ
ム信号を取りこむラッチ回路５５０を含む。ラッチ回路
５５０は、信号ＳＣＲＣの活性化に応じてリセットされ
る。
【０１０４】コラムプリデコーダ回路３４は、さらに、
ラッチ回路５５０に保持されたコラムアドレスの下位ビ
ットに応じて、活性化する列選択線（図示せず）に対応
するアドレス信号の下位ビットを調整する偶数ビット調
整回路５５２および奇数ビット調整回路５５４と、ラッ
チ回路５５０からの上位ビットデータをプリデコードす
るプリデコーダ５５６と、偶数ビット調整回路５５２か
らの下位ビットデータをプリデコードするプリデコーダ
５５７と、奇数ビット調整回路５５４からの下位ビット
データをプリデコードするプリデコーダ５５８と、信号
ＲＥＡＤまたは信号ＷＲＩＴＥにより活性化され、プリ
デコーダ５５６、５５７および５５８からのプリデコー
ド信号を所定数のクロック（たとえば、２クロック）だ
け遅延して出力するシフト回路５６０と、シフト回路５
６０からの出力を受けてコラムプリデコード線のレベル
をシフト回路５６０の出力信号に応じてドライブするド
ライブ回路５６２を含む。
【０１０５】なお、ドライブ回路５６２は、冗長デコー
ダ（図示せず）からのアドレスが欠陥アドレスに相当し
ないことを示す信号Ｍｉｓｓに応じて活性化される構成
としてもよい。
【０１０６】図７は、図６に示した列系のローカル制御
回路について、冗長回路部分の制御系も含めた構成を示
す概略ブロック図である。
【０１０７】図７を参照して、アドレス処理部Ｅ２は、
偶数アドレスに対応した領域１００ａ１および奇数アド
レスに対応した領域１００ａ２に対する列選択動作を制
御するための回路であり、冗長判定部４０８は、冗長領
域ＳＲ１に対する列判定動作を制御するための回路であ
る。
【０１０８】以下で説明するとおり、冗長領域ＳＲ１
は、偶数アドレスに対応した領域１００ａ０および１０
０ａ１の双方について冗長置換を行なうことが可能な構
成となっている。
【０１０９】アドレス処理部Ｅ２は、コラムへのアクセ
ス信号ＣＯＬＡとバンクアドレス信号とが入力されるＡ
ＮＤ回路５１０と、ＡＮＤ回路５１０の出力を受けワン
ショットパルスを発生するパルス発生回路５１２と、中
央からアドレスバス５０ｃによって伝達された１３ビッ
トのアドレスＡｄｄ（Ｃ：０）をパルス発生回路５１２
の出力に応じて取込む１次ラッチ回路５５０ａと、１次
ラッチ回路５５０ａが出力するコラムアドレスをラッチ
するラッチ回路５５０ｂと、１次ラッチ回路５５０ａの
下位３ビットを動作条件に応じて変換するアドレス変換
回路５５４ａと、アドレス変換回路５５４ａの出力を受
けクロック信号ＣＣＬＫに同期してバースト動作のため
にカウントを行なうカウンタ５５４ｂ、５５４ｃ（バー
ストアドレスカウンタ１０６０に相当）と、ラッチ回路
５５０ｂおよびカウンタ５５４ｂ、５５４ｃの出力を受
けるプリデコーダ５５６ａ、５５６ｂ、５５７および５
５８と、プリデコーダ５５６ａ、５５６ｂ、５５７およ
び５５８の出力を遅延させて出力するシフタ５６０ａ、
５６０ｂと、シフタ５６０ａ、５６０ｂの出力をメモリ
アレイ中に出力するドライバ５６２ａ、５６２ｂと、ラ
ッチ回路５５０ｂによってラッチされたアドレス信号を
受けて冗長判定を行なう冗長判定部４０８とを含む。
【０１１０】ここで、信号ＣＣＬＫは、内部クロック信
号ｉｎｔ．ＣＬＫの反転した信号であり、カウンタ５５
４ｂおよび５５４ｃは、この内部クロック信号ｉｎｔ．
ＣＬＫが不活性である期間中にカウントアップ動作を行
なうことになる。
【０１１１】図７中プリデコーダ５５６ａ、５５６ｂシ
フタ５６０ａ、５６０ｂおよびドライバ５６２ａ、５６
２ｂは、奇数アドレス領域１００ａ２に対応した列選択
信号をプリデコードラインに出力するための構成を示
す。
【０１１２】図７においては、偶数アドレス領域に対す
る冗長判定部４０８のみを図示しているが、実際には、
奇数アドレス領域１００ａ２に対応しても、冗長判定部
４０８と同様な構成が設けられている。
【０１１３】冗長判定部４０８は、冗長判定回路４５６
と、冗長判定回路４５６の出力を受ける入出力選択回路
４５７およびＯＲ回路４５８と、冗長判定回路４５６、
入出力選択回路４５７およびＯＲ回路４５８の出力を遅
延させて出力するシフタ４６０と、シフタ４６０の出力
をメモリアレイ中に出力するドライバ４６２とを含む。
【０１１４】次に簡単に動作を説明する。ＳＤＲＡＭ１
０１０の中央部から送られたアドレス信号は、コラムへ
のアクセス信号ＣＯＬＡとバンクアドレスとに基づくパ
ルス発生回路５１２の出力に応じて、１次ラッチ回路５
５０ａにコラムアドレスとして取込まれる。
【０１１５】１次ラッチ回路５５０ａは、ラッチ回路５
５０ｂとアドレス変換回路５５４ａにコラムアドレスを
送り出した後、信号ＳＣＲＣによりセットされる。この
１次ラッチ回路５５０ａは電源投入時にも電源投入の際
のみに発生する信号Ｖｕｐによってリセットされる。
【０１１６】コラムアドレスの下位３ビットは、バース
ト動作のための処理に関わるもので、アドレス変換処理
を施した後カウンタに入力される。
【０１１７】実際は、奇数アドレスと偶数アドレスとが
同時に処理されるため最下位アドレスは共通となり、カ
ウンタ処理をされるのは下位３ビット中の２ビットとな
る。
【０１１８】この結果がバンクのメモリアレイの奇数ア
ドレス領域と偶数アドレス領域の各プリデコーダに伝達
される。また冗長判定回路にもコラムアドレスが入力さ
れ、冗長メモリ列への置換が行なわれた場合には、ＯＲ
回路４５８から出力される信号が活性状態となり、それ
に応じて所定の時間遅延して出力されるドライバ回路４
６２からの出力が、冗長メモリ列の置換を指示するヒッ
ト信号Ｈｉｔとして認識される。なお、信号Ｈｉｔが不
活性である場合は冗長メモリ列への置換が行なわれてい
ないことになり、この場合は冗長列への変換がミス（Ｍ
ｉｓｓ）したと呼ぶことにする。したがって、ドライバ
回路４６２から出力される信号は、総称してヒット／ミ
ス信号（以下Ｈ／Ｍ信号）と呼ばれる。
【０１１９】以上説明したとおり、偶数アドレス部４０
８に対応して設けられた複数の冗長判定回路の判定結果
はＯＲ回路４５８においてＯＲ処理がなされ、いずれか
の冗長置換が実施されたか否かの判定結果として認識さ
れる。
【０１２０】入出力選択回路４５７からシフタおよびド
ライバを経由して出力される入出力選択信号Ｉ／Ｏ−Ｓ
ｅｌ．は、後に説明するように、冗長領域ＳＲ１に属す
るメインＩ／Ｏ線対ＲＭ−Ｉ／Ｏにより読出されたデー
タを、いずれのグローバルＩ／ＯバスＧ−Ｉ／Ｏに出力
するかを指示する信号である。
【０１２１】［冗長メモリセル列の集中配置方式の詳
細］図８は、図４に示したような正規メモリセル列、冗
長メモリセル列、サブＩ／Ｏ線対Ｓ−Ｉ／Ｏ、ＲＳ−Ｉ
／ＯおよびメインＩ／Ｏ線対Ｍ−Ｉ／Ｏ、ＲＭ−Ｉ／Ｏ
により読出されたデータが、グローバルＩ／ＯバスＧ−
Ｉ／Ｏに伝達される経路を説明するための概略ブロック
図である。
【０１２２】図８においては、バンク０（図３のメモリ
セルアレイブロック１００ａに対応）は、４つの領域１
００ａ０〜１００ａ３に分割されている。
【０１２３】この４つに分割された領域のうちそれぞれ
隣り合う２つの領域である、領域１００ａ０および１０
０ａ１が偶数アドレスに対応した領域を形成する。
【０１２４】一方、領域１００ａ２および１００ａ３が
奇数アドレスに対応した領域を形成している。
【０１２５】バンク０（Ｂａｎｋ−０）は、図３に示し
たメモリセルアレイ１００を１６個に分割した１個分
（６４Ｍｂｉｔ分の領域）に相当している。図３に示し
たＳＤＲＡＭ１０１０では、一度に３２個のデータが出
力される構成となっているため、バンク０からは、１６
個のデータが出力されることが必要である。すなわち、
図３に示した構成のうち、左半平面に属するバンク１０
０ａ、１００ｂ、１００ｃ、１００ｄ、１００ｉ、１０
０ｊ、１００ｋおよび１００ｌのうちの１つが活性状態
とされて、読出動作においては、対応するデータ入出力
端子ＤＱ０〜ＤＱ１５からデータが出力される。一方、
図２の右半平面に属するバンク１００ｅ、１００ｆ、１
００ｇ、１００ｈ、１００ｍ、１００ｎ、１００ｏおよ
び１００ｐのうちの１つのバンクが活性状態とされ、対
応するデータ入出力端子ＤＱ１６〜ＤＱ３１からデータ
の出力が行われる。
【０１２６】したがって、１つのバンクに含まれる偶数
アドレスに対応した領域と奇数アドレスに対応した領域
のそれぞれからは、８個のデータが出力されることが必
要である。図８に示すように、各領域１００ａ０〜１０
０ａ３は、列方向に８つのメモリセルアレイマットＭＡ
Ｂ０〜ＭＡＢ７に分割されている。この各メモリセルア
レイマットのそれぞれの領域に対応してセンスアンプ帯
（図示せず）が存在し、選択されたメモリセルからのデ
ータを増幅する。
【０１２７】以下、たとえば、領域１００ａ０の構成を
例にとって説明する。図８において、サブＩ／Ｏ線対と
メインＩ／Ｏ線対の交点において黒四角で表わされた領
域が、サブＩ／Ｏ線対Ｓ−Ｉ／ＯとメインＩ／Ｏ線対Ｍ
−Ｉ／Ｏとを接続するトランスファゲートおよびサブア
ンプの位置を示している。
【０１２８】領域１００ａ０における正規のメモリセル
列に対応する列選択線ＹＳ０が活性化することにより読
出されたデータは、メインＩ／Ｏ線対Ｍ−Ｉ／Ｏを経由
してリード／ライトアンプ６０２、６０４、６０６およ
び６０８に伝達され、増幅された後、対応するグローバ
ルＩ／ＯバスＧ−Ｉ／Ｏへと伝達される。
【０１２９】これに対して、領域１００ａ０の冗長列領
域（スペア領域）ＳＲ０に対応して設けられたメインＩ
／Ｏ線対ＲＭ−Ｉ／Ｏを経由して読出されたデータは、
対応するリード／ライトアンプ６１０〜６１６によりそ
れぞれ増幅される。
【０１３０】リード／ライトアンプ６０１〜６１６によ
り増幅されたデータは、マルチプレクサ６１８に入力さ
れ、図１０において説明した信号Ｉ／Ｏ−Ｓｅｌ．に応
じて、対応するグローバルＩ／ＯバスＧ−Ｉ／Ｏのうち
の所定のデータ線対に伝達される。
【０１３１】ここで、領域１００ａ０の正規なメモリセ
ル列の領域から読出されたデータは、グローバルＧ−Ｉ
／Ｏ線対Ｇ−Ｉ／Ｏ０〜３に伝達される。
【０１３２】これに対して、冗長列領域ＳＲ０から読出
されたデータは、マルチプレクサ６１８を経由して、グ
ローバルＩ／Ｏバスのうち、Ｇ−Ｉ／Ｏ線対０〜７のい
ずれかに伝達される。
【０１３３】これは、もう１つの偶数アドレス領域であ
る１００ａ１から読出されたデータは、グローバルＩ／
Ｏバスのうち、Ｇ−Ｉ／Ｏ線対４〜７に伝達されるた
め、スペア領域ＳＲ０が、この領域１００ａ０の正規メ
モリセル列領域および１００ａ１の正規メモリセル列領
域のいずれとも置換可能とするために、マルチプレクサ
６１８からの出力は、領域１００ａ０および１００ａ１
の接続するＧ−Ｉ／Ｏ線対のすべてに接続する構成とな
っているためである。
【０１３４】図９は、図８に示した構成のうち、メイン
アンプ６０６、６０８、６１０〜６１６と、マルチプレ
クサ６１８部分の構成をより詳しく説明するためのブロ
ック図である。
【０１３５】領域１００ａ０の正規メモリセル列領域Ｎ
Ｒ０において、１つの列選択線ＹＳｎが活性化すると、
サブＩ／Ｏ線対Ｓ−Ｉ／Ｏにより伝達された読出データ
は、サブアンプ６８０により増幅されて、メインＩ／Ｏ
線対Ｍ−Ｉ／Ｏに伝達され、メインアンプ６０６により
増幅された後に、グローバルＩ／ＯバスＧ−Ｉ／Ｏのう
ちのＧ−Ｉ／Ｏ線対Ｇ−Ｉ／Ｏ２に伝達される。
【０１３６】同様にして、図示しないサブアンプにより
増幅された読出データが、メインＩ／Ｏ線対Ｍ−Ｉ／Ｏ
を伝達し、リード／ライトアンプ６０８により増幅され
て、Ｇ−Ｉ／Ｏ線対Ｇ−Ｉ／Ｏ３に伝達される。
【０１３７】一方、領域１００ａ０における冗長メモリ
セル列領域ＳＲ０の列選択線ＲＹＳｍが活性化された場
合には、サブＩ／Ｏ線対ＲＳ−Ｉ／Ｏにより伝達された
データは、サブアンプ６８４、６８６等により増幅され
て、メインＩ／Ｏ線対ＲＭ−Ｉ／Ｏに伝達される。
【０１３８】リード／ライトアンプ６１０〜６１６は、
１つの列選択線ＲＹＳｍが活性化されることにより選択
された４つのメモリセルから読出されたデータを、それ
ぞれ増幅し、マルチプレクサ６１８に与える。
【０１３９】マルチプレクサ６１８は、信号Ｉ／Ｏ−Ｓ
ｅｌ．に応じて、いずれかのＧ−Ｉ／Ｏ線Ｇ−Ｉ／Ｏ０
〜Ｇ−Ｉ／Ｏ７に対して、それぞれ選択的に読出された
データを伝達する。
【０１４０】上述したとおり、バンク０の領域１００ａ
０の正規メモリセル列領域ＮＲ０から読出されたデータ
は、Ｇ−Ｉ／Ｏ線対Ｇ−Ｉ／Ｏ０〜３に読出され、領域
１００ａ１の正規メモリセル列領域ＮＲ１（図示せず）
から読出されたデータは、Ｇ−Ｉ／Ｏ線対Ｇ−Ｉ／Ｏ４
〜７にそれぞれ出力される。このため、このような構成
とすることで、領域１００ａ０に属する冗長メモリセル
列領域ＳＲ０中に含まれる冗長列は、領域ＮＲ０に含ま
れる正規のメモリセル列および領域ＮＲ１に含まれる正
規のメモリセル列のいずれとも置換可能な構成となって
いる。
【０１４１】図１０は、冗長メモリセル列領域ＳＲ０に
おいて、選択されたビット線対からサブＩ／Ｏ線対ＲＳ
−Ｉ／Ｏにデータを伝達するためのトランスファゲート
部の構成を示す回路図である。
【０１４２】図１０においては、１つの列選択線によっ
て、２つのメモリセル列が対応する２つのサブＩ／Ｏ線
対ＲＳ−Ｉ／Ｏに接続される部分の構成のみを抜き出し
て示している。
【０１４３】ただし、上述したとおり、実際は、１つの
列選択線が活性化することにより、４つのビット線対
が、それぞれ対応する４つのサブＩ／Ｏ線対ＲＳ−Ｉ／
Ｏに接続される構成となっている。
【０１４４】図１０を参照して、列選択線ＲＹＳ０が活
性化すると、ビット線対ＢＬ０，ＺＢＬ０は、それぞれ
トランスファゲートトランジスタＴＮ０１およびＴＮ０
２を介して、サブＩ／Ｏ線対ＲＳ−Ｉ／Ｏ０に接続され
る。
【０１４５】一方、ビット線対ＢＬ１，ＺＢＬ１は、列
選択線ＲＹＳ０が活性化すると、トランスファゲートト
ランジスタＴＮ１１およびＴＮ１２を介して、サブＩ／
Ｏ線対ＲＳ−Ｉ／Ｏ１と接続される。
【０１４６】図１１は、サブＩ／Ｏ線対ＲＳ−Ｉ／Ｏ０
およびＲＳ−Ｉ／Ｏ１と、対応するメインＩ／Ｏ線対Ｒ
Ｍ−Ｉ／Ｏ０およびＲＭ−Ｉ／Ｏ１との交点に設けられ
るイコライズ回路６４２、６４４およびサブアンプ６５
２および６５４の構成を示す回路図である。
【０１４７】サブＩ／Ｏ線対ＲＳ−Ｉ／Ｏ０に対応し
て、イコライズ回路６４２およびサブアンプ６５２が設
けられ、サブＩ／Ｏ線対ＲＳ−Ｉ／Ｏ１に対応して、イ
コライズ回路６４４およびサブアンプ６５４が設けられ
ている。イコライズ回路６４２は、サブＩ／Ｏ線対ＲＳ
−Ｉ／Ｏ０間に直列に接続され、信号ｉｏｅｑにより導
通状態とされるＮチャネルＭＯＳトランジスタＮＥ０１
およびＮＥ０２を含む。ＮＥ０１およびＮＥ０２の接続
点には、プリチャージ電位Ｖａｒｒａｙが供給されてい
る。
【０１４８】プリチャージ電位Ｖａｒｒａｙは、メモリ
セルアレイに供給するために、外部電源電位から降圧さ
れた電位である。
【０１４９】サブアンプ７５２は、それぞれソースが接
地電位を受け、ゲートにはそれぞれ対応するサブＩ／Ｏ
線対のＩ／Ｏ線がそれぞれ接続するＮチャネルＭＯＳト
ランジスタＭ１１およびＭ１２と、トランジスタＭ１１
とＭ１２のドレインと、対応するメインＩ／Ｏ線対ＲＭ
−Ｉ／Ｏ０のＩ／Ｏ線との間にそれぞれ接続され、ゲー
ト電位が信号ｉｏｒｅにより制御されるＮチャネルＭＯ
ＳトランジスタＭ１３およびＭ１４とを含む。
【０１５０】すなわち、信号ｉｏｒｅにより、トランジ
スタＭ１３およびＭ１４が導通状態となっている場合、
サブＩ／Ｏ線対ＲＳ−Ｉ／Ｏ０の電位レベルに応じて、
メインＩ／Ｏ線対ＲＭ−Ｉ／Ｏ０のいずれかの電位レベ
ルが接地電位までプルダウンされることになる。
【０１５１】以上のようにして、読出動作においてはサ
ブＩ／Ｏ線対により伝達されたデータが、メインＩ／Ｏ
線対に伝達されることなる。
【０１５２】さらに、サブアンプ７５２は、サブＩ／Ｏ
線対ＲＳ−Ｉ／Ｏ０とメインＩ／Ｏ線対ＲＭ−Ｉ／Ｏ０
との間にそれぞれ接続され、ゲート電位が信号ｉｏｗｅ
により制御されるトランジスタＭ１５およびＭ１６とを
含む。
【０１５３】すなわち、書込動作においては、信号ｉｏ
ｗｅが活性状態となることで、トランジスタＭ１５およ
びＭ１６がともに導通状態となり、サブＩ／Ｏ線対ＲＳ
−Ｉ／Ｏ０とメインＩ／Ｏ線対ＲＭ−Ｉ／Ｏ０とが直接
接続されることになる。
【０１５４】同様の構成が、サブＩ／Ｏ線対ＲＳ−Ｉ／
Ｏ１およびメインＩ／Ｏ線対ＲＭ−Ｉ／Ｏ１に対応して
設けられていることになる。
【０１５５】なお、図１０および図１１に示した構成は
正規のメモリセル領域にも、同等なものが設けられてい
る。
【０１５６】［書込動作および読出動作］図１２は、書
込および読出動作を説明するためのタイミングチャート
である。
【０１５７】図１２においては、バースト長が８で、リ
ード動作のＣＡＳレイテンシが２の場合の動作を説明す
る。
【０１５８】ここで、バースト長が８、リード時のＣＡ
Ｓレイテンシが２の場合を示している。ＣＡＳレイテン
シが２とは、コマンド入力後２クロック目にデータ出力
が開始されることを意味する。
【０１５９】［ＤＤＲ−ＳＤＲＡＭモードでの書込動
作］図１９を参照して、時刻ｔ０における外部クロック
信号ｅｘｔ．ＣＬＫの立上がりのエッジにおいて、信号
／ＣＳおよび信号／ＲＡＳが活性状態であることに応じ
て、ＳＤＲＡＭの活性化が指示される時刻ｔ０におい
て、行アドレスおよびバンクアドレスの取込が行なわ
れ、ロウアドレスラッチ２５０およびバンクアドレスラ
ッチ１０５２中に保持される。
【０１６０】続いて、時刻ｔ１において内部クロック信
号ｉｎｔ．ＣＬＫの活性化のエッジで信号／ＣＳ、信号
／ＣＡＳおよび信号／ＷＥが活性状態であることに応じ
て書込動作が指定される。このとき、列アドレスも入力
されコラムアドレスラッチ５５０がその値を保持する。
このとき、バーストライトの動作モードを設定すること
で、次のサイクル以降での書込作業はバーストテストカ
ウンタ１０６０により、ＳＤＲＡＭ１０１０内部におい
て自動的にコラムアドレスをインクリメントさせながら
進行することになる。
【０１６１】書込動作が指定されることで内部における
書込動作を指示するためのフラグ信号の信号ＷＲＩＴＥ
が活性状態へと変化する。
【０１６２】その後は、ＳＤＲＡＭ１０１０に与える信
号ＤＱＳに同期して、外部において書込データを変化さ
せることで、書込データの取込が行われる。
【０１６３】さらに、シリアルに書きこまれたデータ
は、データ入出力回路１０８６において、２ビットごと
に、パラレルデータに変換され、時刻ｔ３以後、時刻ｔ
４〜ｔ６において、選択されたメモリセルに書きこまれ
る。
【０１６４】［ＤＤＲ−ＳＤＲＡＭモードでの読出動
作］次に、読出動作においては、時刻ｔ１０において、
外部クロック信号ｅｘｔ．ＣＬＫの立上がりのエッジに
おいて、信号／ＣＳおよび信号ＲＡＳが活性状態である
ことに応じて、ワード線を活性化させるためのＡＣＴコ
マンドの入力が行われる。この時点で、ワード線を指定
するアドレスの入力も同時に行われる。
【０１６５】続いて、時刻ｔ１１において、信号／ＣＳ
および信号／ＣＡＳが活性状態であることに応じて、読
出動作の指定が行われる。このとき、列アドレスの指定
が行なわれ、コラムアドレスラッチ５５０に保持され
る。コラムアドレスラッチ５５０に保持された列アドレ
スに基づいて、バーストアドレスカウンタ１０６０が内
部アドレスを生成する。ワード線が活性化され、選択さ
れたメモリセルから２ビット並列に読出され、センスア
ンプにより増幅されたデータは、ＳＤＲＡＭ１０００中
で生成される読出クロックＲＣＬＫに同期して読出され
る。
【０１６６】２ビット並列に読み出されたデータは、デ
ータ入出力回路１０８６に保持され、シリアルデータに
変換されて、時刻ｔ１３から順次データ入出力端子１０
７０に対して出力されていく。
【０１６７】ここで、バーストリードの動作モードに対
する設定が行なわれていると、時刻ｔ１４以降の読出動
作は、内部で自動的にコラムアドレスをインクメントさ
せながら、２ビットの並列読出およびシリアルデータの
変換が順次行なわれ、データ入出力端子への出力が行わ
れることになる。
【０１６８】このとき、データ出力に同期して、ＳＤＲ
ＡＭ１０１０から信号ＤＱＳを出力し、ＳＤＲＡＭ１０
１０の外部に対してデータ出力のタイミングを与える。
【０１６９】以上説明したとおり、コラム系のアクセス
においては、アドレス信号はコラムアドレスラッチ５５
０に取込まれる。この列アドレスのバースト時における
変化の仕方は、インタリーブ方式とシーケンシャル方式
との２種類がある。そのいずれの変化の仕方を選択する
かは、アドレス信号の組合せにより、モードレジスタ１
０４６中に動作情報として蓄積される。このモードレジ
スタ１０４６の制御に従って、バーストアドレスカウン
タ１０６０の変化の仕方が異なることになる。
【０１７０】ＤＤＲ−ＳＤＲＡＭ動作モードでは、外部
クロック信号の１サイクルにおいて、データを２回出力
することが必要である。そこで、ＤＤＲ−ＳＤＲＡＭ動
作モードでの内部回路の動作としては、１クロックサイ
クルにおいて、選択されたメモリアレイブロックから２
個のデータを読出すことになる。そのために、バースト
アドレスカウンタ１０６０から出力されるアドレス信号
は、この２個のデータを読出すための２つのアドレスを
一度に発生させることが必要となる。
【０１７１】この場合、問題となるのは、バーストアド
レスの初期状態、すなわち、外部から与えられる列アド
レス信号は、偶数あるいは奇数のいずれのアドレスでも
よいために、バーストアドレスの生成は、入力されたア
ドレスから順次インクリメントしていけばよいわけでは
ないことである。
【０１７２】たとえば、外部から列アドレス信号として
１が入力された場合においても、発生されるべきペアの
内部列アドレス信号は、シーケンシャルモードの場合に
は（１、２）であるのに対し、インタリーブモードの場
合には（１、０）となる。
【０１７３】したがって、偶数のアドレスでの列選択が
行われる場所と、これとペアになる奇数のアドレスでの
列選択（列選択信号が活性化される列）の場所とが異な
ることになる。
【０１７４】このために、ＳＤＲＡＭ１０１０では、偶
数アドレスに対応する領域と奇数アドレスに対応する領
域にメモリセルアレイブロックの各々を分割し、偶数の
アドレスに対応する列選択信号と、奇数のアドレスに対
応する列選択信号のデコーダを分離し、独立に動作させ
る構成となっている。
【０１７５】たとえば、メモリセルアレイバンク０にお
いては、偶数アドレスに対応する領域１００ａ０、１０
０ａ１と奇数アドレスに対応する領域１００ａ２、１０
０ａ３とにメモリアレイブロックが分割されている。
【０１７６】図１３は、それぞれのバースト長におい
て、開始アドレス（Ａ２、Ａ１、Ａ０）の値に応じて、
バーストアドレスカウンタ６０から出力される内部列ア
ドレスの変化の様子をシーケンシャルモードおよびイン
タリーブモードのそれぞれについて示す図である。
【０１７７】図１３より明らかなように、シーケンシャ
ルモードにおいては、与えられた開始アドレス（Ａ２、
Ａ１、Ａ０）から、順次１ずつインクリメントした内部
列アドレスがバーストアドレスカウンタ１０６０から出
力されるのに対し、インタリーブモードにおいては、バ
ーストアドレスカウンタ１０６０からは、開始アドレス
（Ａ２、Ａ１、Ａ０）において、直前の内部列アドレス
に対して、次に出力される内部列アドレスとが、いずれ
かの桁において１ビットのみその値が異なるように変化
する。
【０１７８】このように、インタリーブモード動作にお
いては、順次変化するアドレス信号がその直前の値と１
ビットのデータが異なるのみであるため、より高速動作
に適している。
【０１７９】以上の点を考慮して、ＤＤＲ−ＳＤＲＡＭ
動作モードでの書込み動作および読出動作を見直すと以
下のようである。
【０１８０】最初の列アクセスサイクルにおけるアドレ
ス信号は、外部から入力されたままの値がコラムプリデ
コーダ５５６、５５７、５５８に伝達される。
【０１８１】次のバーストサイクルにおいては、偶数ア
ドレス用のアドレスカウンタと奇数アドレス用のアドレ
スカウンタに対応した処理がそれぞれなされた後、コラ
ム系のプリデコーダ５５６、５５７、５５８に伝達され
ることになる。
【０１８２】ＤＤＲ−ＳＤＲＡＭとして動作する場合、
データの入力動作は、両方向同期の場合（以下、バイデ
ィレクショナルモードと呼ぶ）には、外部から入力され
るＤＱＳクロックに同期して実施される。
【０１８３】データ出力動作は、ＳＤＲＡＭ１０００内
の内部制御クロック生成回路１００８において生成され
る同期クロックに同期して行われる。
【０１８４】ライト動作時においては、まず、コマンド
とファーストアドレスが入力される。データは、外部ク
ロックの倍の周波数で、これらコマンドやファーストア
ドレスよりも少し遅れて入力される。外部クロックに対
しては遅れるものの、外部から入力されるＤＱＳクロッ
クをタイミングとしてデータの取込動作を行なうのであ
れば、この遅れは問題とならない。
【０１８５】ライトコマンド入力が認識されると、モー
ドデコーダ２０はライトフラグＷＲＩＴＥを活性化し、
内部制御クロック発生回路１８からの内部クロック信号
ｉｎｔ．ＣＬＫ１に対応してライトクロック信号ＷＣＬ
Ｋが発生される。データの入力がやや遅れているため、
その分ライトクロック信号も遅延させる必要がある。
【０１８６】図１２においては、若干のマージンを見込
んで、外部クロック信号に対して２クロック信号分だけ
遅れた位相でライトクロック信号を活性化させる。デー
タ入出力端子１０７０において、外部クロック信号の２
倍の周期の内部クロック信号ｉｎｔ．ＣＬＫ１に同期し
てデータ入出力回路１０８６に取込まれたライトデータ
は、このライトクロック信号ＷＣＬＫに同期して、２ビ
ット同時（偶数アドレス分と奇数アドレス分）に、グロ
ーバルＩ／ＯバスＧ−Ｉ／Ｏとアレイ状のメインＩ／Ｏ
線対Ｍ−Ｉ／Ｏを介して伝達される。
【０１８７】選択されたメモリアレイブロック中の所定
の列に対する列選択信号が活性化することにより、選択
されたビット線対を介して、メモリセルに対してデータ
の書込が行われる。バーストサイクルにおける２回目の
アクセス以降は、バーストアドレスカウンタ１０６０か
らは、バーストの方式に合わせて変化する内部列アドレ
ス信号が出力され、ライトクロック信号ＷＣＬＫに合わ
せて２ビットずつライトデータの書込が順次行われる。
【０１８８】リード動作においては、コマンドとファー
ストアドレスが入力されて、モードデコーダ２０が、リ
ードコマンド入力を認識すると、モードデコーダ２０
は、リードフラグＲＥＡＤを活性化する。これに応じ
て、内部制御クロック生成回路１８から出力される外部
クロック信号と同一の周波数を有する内部クロック信号
ｉｎｔ．ＣＬＫ２に応答して、リードクロック信号ＲＣ
ＬＫが発生される。このリードクロック信号ＲＣＬＫに
合わせて、列選択信号ＹＳが活性化され、センスアンプ
から２ビット（偶数アドレス群と奇数アドレス群）のデ
ータが同時に読出される。
【０１８９】この読出された２ビット分のデータは、メ
インＩ／Ｏ線対Ｍ−Ｉ／ＯおよびグローバルＩ／Ｏバス
Ｇ−Ｉ／Ｏを介して、リードデータとしてデータ入出力
回路１０８６に伝達されラッチされる。このデータ入出
力回路１０８６において、パラレルに入力された２ビッ
ト分の読出データは、シリアル変換が行なわれた後、内
部制御クロック生成回路１８から出力され、外部クロッ
ク信号に対して２倍の周期で変化する内部クロック信号
ｉｎｔ．ＣＬＫ１に同期して、ＣＡＳレイテンシのタイ
ミングよりも少し早めのクロックタイミングで出力され
る。
【０１９０】バーストサイクルにおける２回目のアクセ
ス以降は、バーストアドレスカウンタ１０６０から、バ
ーストアドレスの方式に合わせて変化する内部列アドレ
ス信号が出力され、これに応じて、リードクロック信号
ＲＣＬＫに合わせて選択されたメモリセルブロック（バ
ンク）からリードデータの読出が順次行われる。
【０１９１】［列系の選択回路の動作］図１４は、図７
に示した列系の選択回路の動作を説明するための概念図
である。
【０１９２】図１４を参照して、アドレスバス５０ｃに
より低振幅伝送されたアドレス信号は、アドレスレシー
バ５５０ａによりフルスイングするデータに変換された
後その値が保持される。このアドレスレシーバ５５０ａ
の動作タイミングは、パルス発生回路５１２から出力さ
れる、対応するバンクが選択されたことを示すバンクヒ
ット信号ＣＲＢＨＩＴにより動作するタイミング生成回
路５９０により制御される。
【０１９３】アドレスレシーバ５５０ａは、列アドレス
信号のうち最下位ビットのデータＣＡ０を受ける第１の
レシーバ５５０．１と、下位アドレスビットＣＡ１〜Ｃ
Ａ２を受ける第２のアドレスレシーバ５５０．２と、中
位の列度信号ＣＡ３〜ＣＡ４を受ける第３のアドレスレ
シーバ５５０．３と、上位のアドレスビットＣＡ５〜Ｃ
Ａ８を受ける第４のアドレスレシーバ５５０．４を含
む。第１のアドレスレシーバ５５０．１から出力される
信号に応じて、偶数アドレス領域あるいは奇数アドレス
領域のいずれのメモリセル領域が選択されるかが指定さ
れる。
【０１９４】第２のアドレスレシーバ５５０．２により
受信された最下位ビットＣＡ１〜ＣＡ２は、アドレス変
換およびバーストカウンタ回路５５４により、動作モー
ドがインターリーブモードであるかシーケンシャルモー
ドであるかに応じて、所定のアドレス値に順次変換さ
れ、バースト長分のアドレス信号が生成される。
【０１９５】以下では、偶数領域のメモリセルアレイ領
域が選択されるものとする。プリデコーダ５５７は、ア
ドレス変換およびバーストカウンタ回路５５４からの出
力を受けて、プリデコードされたアドレス信号を出力す
る。プリデコーダ５５６ａは、アドレスレシーバ５５
０．３および５５０．４からの信号を受けてプリデコー
ドし、対応するプリデコード信号を出力する。
【０１９６】冗長判定部４０８は、アドレスレシーバ５
５０．３および５５０．４からの信号およびアドレス変
換およびバーストカウンタ回路５５４からの出力を受け
て、予め記憶された不良アドレスとの比較結果に応じ
て、対応する冗長列を選択するための信号を出力する。
【０１９７】シフトレジスタ５６０ａは、プリデコーダ
回路５５７および５５６ａならびに冗長判定部４０８か
らの出力を受けて、対応する列選択信号を生成する。シ
フトレジスタ５６０ａは、プリデコーダ５５７からの出
力を受けて、書込動作モードであるか読出動作モードで
あるかに応じて、所定時間遅延させ、下位アドレス信号
ＣＦＰＢＥとして出力するシフトレジスタ５５６．１
と、プリデコーダ５５６ａからの出力を受けて、書込動
作モードであるか読出動作モードであるかに応じて、所
定時間遅延させて中位アドレスプリデコード信号ＣＦＬ
Ｅならびに上位アドレスプリデコード信号ＣＦＨＥとし
て出力するシフトレジスタ５６０．２と、冗長判定部４
０８からの出力を受けて、冗長デコード信号ＣＲＦＰＢ
ｋＥとして出力するシフトレジスタ５６０．３とを含
む。
【０１９８】また、冗長判定部４０８は、冗長列に対応
したメインＩ／Ｏ線対Ｍ−Ｉ／Ｏといずれのグローバル
Ｉ／Ｏ線対Ｇ−Ｉ／Ｏとを接続するかをマルチプレクサ
６１８に指示するＩ／Ｏ選択信号ＣＲＩＳ０ｋｅと、冗
長列が選択された場合に、正規のメモリセルアレイ側の
動作を不活性化するディスエーブル信号ＣＲＮＹＤｋｅ
を出力する。
【０１９９】全く同様の構成が奇数アドレス領域に対応
しても設けられている。なお、後に説明するように、シ
フトレジスタ５６０ａは、書込動作あるいは読出動作で
あるかに応じて、そのシフト動作が制御されかつマスク
信号の活性化に応じて、その保持内容がリセットされる
構成となっている。
【０２００】図１５は、図１４に示した機能ブロックの
構成において、正規のメモリセル領域と冗長メモリセル
領域に対する処理の流れを説明するための概念図であ
る。
【０２０１】なお、図１５中において横軸は時間を表
し、時刻ｔ１〜ｔ６は、各処理が開始されるおおよその
時間を表している。したがって、同一の時刻ｔ３に対応
している処理が、厳密に同一の時刻から処理が開始され
ていることを表現しているものではない。
【０２０２】図１５を参照して、まず時刻ｔ１におい
て、アドレスバス５０ｃにより伝達されたアドレス信号
ＣＡ０〜ＣＡ８が、正規のメモリ領域に対応するアドレ
スレシーバにより受信される。同時に、スペア領域に対
応するアドレスレシーバによってもアドレス信号ＣＡ０
〜ＣＡ８が受信される。
【０２０３】時刻ｔ２において、アドレス信号のうち下
位ビットのＣＡ０〜ＣＡ２に対して、インターリーブモ
ードであるかシーケンシャルモードであるかに応じて、
正規のメモリ領域に対応する信号処理系においても、ス
ペア領域に対する信号処理系においても、アドレス変換
処理が行なわれる。
【０２０４】一方で、時刻ｔ２において、正規のメモリ
領域に対応する信号処理系においては、アドレス信号の
うち信号ＣＡ３〜ＣＡ８に対して、それぞれプリデコー
ド処理が行なわれる。さらに、時刻ｔ２において、スペ
ア領域に対応する信号処理系においては、アドレス信号
のうち信号ＣＡ３〜ＣＡ８に対して、冗長デコーダによ
りデコード処理が行なわれる。
【０２０５】続いて時刻ｔ３において、正規のメモリ領
域に対応する処理系においても、スペア領域に対応する
処理系においても、変換されたアドレス信号に基づい
て、バーストアドレスのカウント動作が行なわれる。
【０２０６】ここで、正規のメモリ領域に対する信号処
理系においては、アドレス信号のうち、信号ＣＡ５〜Ｃ
Ａ６に対するプリデコード結果に基づいて、読出動作に
おいては、プリデコードされた結果がそのまま時刻ｔ４
においてドライバ回路に伝達されるのに対し、書込動作
においてはライト動作時のレイテンシ（たとえば２クロ
ック）分だけデータがシフトされた後に時刻ｔ４におい
てドライバにデータが与えられる。
【０２０７】同様のことが正規のメモリ領域に対応する
信号処理系において、アドレス信号のうち信号ＣＡ７〜
ＣＡ８に対しても行なわれる。
【０２０８】すなわち、書込動作の場合と読出動作の場
合で、プリデコード後の信号がドライバ回路に与えられ
るタイミングは異なることになる。
【０２０９】一方、正規のメモリ領域に対応する処理系
においては、バーストアドレスカウンタにおいてカウン
トされたデータとアドレス信号のうち信号ＣＡ３〜ＣＡ
４とを受けてプリデコードした結果が、読出動作におい
ては、時刻ｔ６においてそのままドライバ回路に与えら
れるのに対し、書込動作においてはライトレイテンシ分
だけシフト動作された後に、時刻ｔ６においてドライバ
回路に与えられる。すなわち、正規のメモリセル領域に
対応する信号処理系においていは、アドレス信号のうち
信号ＣＡ５〜ＣＡ８に対応するプリデコード信号は、時
刻ｔ４においてドライバ回路からそれぞれ列デコーダに
対して信号ＣＦＬｋｉｊ（０〜３）と信号ＣＦＨｋｉｊ
（０〜３）として与えられるのに対し、アドレス信号の
うち信号ＣＡ０〜ＣＡ４に対するデータは、時刻ｔ６に
おいてドライバ回路から列デコーダに信号ＣＦＰＢｋｉ
ｊ（０〜１５）として与えられる。
【０２１０】一方、スペア領域に対する信号処理系にお
いては、時刻ｔ４において、バーストアドレスカウンタ
からの出力および冗長デコーダからの出力とを受けて、
冗長デコーダからデコード結果およびＩ／Ｏ選択信号と
が出力される。読出動作においては、冗長デコーダから
出力されたデータは時刻ｔ６においてドライバ回路に与
えられ、冗長列のうちいずれを選択するかを示す信号Ｃ
ＲＦＰＢｋｉｊ（０〜３）として列デコーダに与えられ
る。一方で、Ｉ／Ｏ選択信号は、読出動作においては直
接ｔ６において、書込動作においてはシフトレジスタに
よってライトレイテンシ分だけシフトされた後に時刻ｔ
６においてドライバ回路に与えられ、対応するマルチプ
レクサ８１６に信号ＣＲＩＳＫとして与えられる。一
方、入力された信号が不良アドレスと一致するか否かを
示す信号ＣＲＮＹＤｋが、後に説明するように正規のメ
モリ領域に対応するメインアンプを不活性化するために
出力される。ここで、信号ＣＲＮＹＤｋは、上述したＨ
／Ｍ信号に相当する。
【０２１１】図１６は、図７に示した構成のうち、冗長
デコーダ４５６の構成の一部を説明するための回路図で
ある。
【０２１２】冗長デコーダ４５６は、列アドレス信号の
うち、信号ＣＡ３〜ＣＡ８と、不良アドレスのうち、対
応するビットデータを予め保持し、その比較結果を出力
する冗長判定部２１００と、冗長判定部２１００の出力
を受けて反転するインバータ２２９０と、列アドレス信
号のうち、アドレス変換され、バーストアドレスカウン
タから出力された列アドレス信号の下位ビットＣＡ１お
よびＣＡ２を受けて、これと予め記憶されている不良ア
ドレスのうちの対応するビットデータとの比較結果を出
力する冗長判定部２２００と、インバータ２２９０の出
力を受けて、冗長判定部２２００の出力結果に応じて、
導通あるいは遮断状態となるトランスミッションゲート
２２９４と、プリチャージ信号ＰＲにより予め“Ｈ”レ
ベルに設定され、トランスミッションゲート２２９４か
らの出力レベルを保持するラッチ回路２２９６とを含
む。
【０２１３】ラッチ回路２２９６とトランスミッション
ゲート２２９４の接続ノードＮＬが、冗長デコーダ４５
６の最終判定結果を出力する。
【０２１４】ここで、冗長判定部２１０の構成は、図２
に示した冗長判定部２０１０．１の構成と基本的に同様
である。
【０２１５】冗長判定部２２００は、不良アドレスのう
ち下位から２ビット目のデータを保持するプログラム素
子２２１０と下位から３ビット目のデータを保持するプ
ログラム素子２２４０と、バーストアドレスカウンタか
らの出力の信号ＣＡ１と、冗長判定開始を指示する信号
ＳＲとを受けるＮＡＮＤゲート２２０２と、信号ＳＲと
バーストアドレスカウンタからの出力信号ＣＡ２とを受
けるＮＡＮＤゲート２２０４と、信号ＳＲを反転して出
力するインバータ２２０６と、インバータ２２０６の出
力と、プログラム素子２２１０の出力とを受けるＮＯＲ
ゲート２２５０と、以上は２２０６の出力とプログラム
素子２２４０の出力を受けるＮＯＲゲート２２７０と、
ＮＡＮＤゲート２２０２の出力とＮＯＲゲート２２５０
の出力を受ける排他的論理和ゲート回路２２８０と、排
他的論理和ゲート２２８０の出力を受けて反転するイン
バータ２２８４と、ＮＡＮＤゲート２２０４の出力とＮ
ＯＲゲート２２７０の出力とを受けて排他的論理和演算
を行なう排他的論理和ゲート２２８２と、排他的論理和
ゲート２２８２の出力を受けるインバータ２２８６と、
インバータ２２８４および２２８６の出力を受けるＡＮ
Ｄゲート２２８８とを含む。
【０２１６】プログラム素子２２１０は、電源電位Ｖｃ
ｃとの間に直列に接続されるｐチャネルＭＯＳトランジ
スタ２２１８、ｎチャネルＭＯＳトランジスタ２２１６
およびヒューズ素子２２１２と、電源電位Ｖｃｃと接地
電位との間に直列に接続されるｐチャネルＭＯＳトラン
ジスタ２２２２、ｎチャネルＭＯＳトランジスタ２２２
０およびヒューズ素子２２１４とを含む。ｐチャネルＭ
ＯＳトランジスタ２２１８のゲートおよびｎチャネルＭ
ＯＳトランジスタ２２１６のゲートは、互いに接続さ
れ、ｐチャネルＭＯＳトランジスタ２２２２のゲートと
ｎチャネルＭＯＳトランジスタ２２２０のゲートとは互
いに接続されている。
【０２１７】プログラム素子２２１０の出力ノードは、
ｐチャネルＭＯＳトランジスタ２２２２とｎチャネルＭ
ＯＳトランジスタ２２２０の接続ノードと接続し、この
出力ノードは、ｎチャネルＭＯＳトランジスタ２２１６
とｐチャネルＭＯＳトランジスタ２２１８とのゲートに
接続している。
【０２１８】一方、ｐチャネルＭＯＳトランジスタ２２
１８とｎチャネルＭＯＳトランジスタ２２１６の接続ノ
ードとトランジスタ２２２２および２２２０のゲートと
が接続している。
【０２１９】以上のような構成とすることで、まず、列
アドレス信号のうち、中位および上位のビットデータの
ＣＡ３〜ＣＡ８の判定が冗長判定部２１００により行な
われる。その後に、バーストアドレスカウンタから出力
された信号ＣＡ１およびＣＡ２と不良アドレスとの比較
結果が冗長判定部２２００から出力される時点で、その
最終判定結果がノードＮＬに出力されることになる。
【０２２０】すなわち、予め中位および上位ビットにつ
いていは判定結果が終了している時点で、下位の２ビッ
トの信号ＣＡ１および信号ＣＡ２と不良アドレスとの比
較演算が終了するタイミングで、最終判定結果が外部に
出力されることになる。
【０２２１】図１７は、図１６に示した冗長デコーダ４
５６の動作を説明するためのタイミングチャートであ
る。
【０２２２】時刻ｔ０においては、プリチャージ信号は
“Ｌ”レベルであって、ラッチ回路２２９６の出力は
“Ｈ”レベルとなっているものとする。
【０２２３】時刻ｔ１において、プリチャージ信号ＰＲ
は“Ｈ”レベルに変化する。プリチャージ信号が“Ｈ”
レベルへと変化しても、ラッチ回路２２９６の出力レベ
ルは“Ｈ”レベルを維持する。
【０２２４】ここで、時刻ｔ１において、アドレス信号
が冗長デコーダ４５６に入力されると、冗長判定部２１
００において、その冗長判定結果に応じて、ノードＮＡ
およびＮＢの電位レベルが変化する。すなわち、図１７
中において実線で示した場合は、冗長判定部２１００に
おける中位および上位アドレス信号に対する比較結果が
プログラミングされていた不良アドレスと一致し、ノー
ドＮＡの電位レベルは時刻ｔ２において“Ｌ”レベルへ
向けて変化し始め、ノードＮＢのレベルは、時刻ｔ３に
おいて“Ｈ”レベルへ向けて変化する。これに応じて、
インバータ２２９０の出力レベル、すなわち、ノードＮ
Ｃの電位レベルは、時刻ｔ４において“Ｌ”レベルへと
立下がる。
【０２２５】一方、プログラム素子２２１０は、“Ｌ”
レベルを、プログラム素子２２４０は“Ｈ”レベルを記
憶しているものとする。時刻ｔ１において、冗長判定開
始の信号ＳＲが“Ｈ”レベルに立上がると、これに応じ
て、ＮＯＲ回路２２５０の出力ノードＮＦの電位レベル
は“Ｈ”レベルに、ＮＯＲ回路２２７０の出力ノードＮ
Ｇの電位レベルは“Ｌ”レベルとなっているものとす
る。
【０２２６】一方、時刻ｔ５において、バーストアドレ
スカウンタからの列アドレス信号ＣＡ１およびＣＡ２が
入力されると、これに応じて、ＮＡＮＤゲート２２０２
および２２０４の出力ノードのＮＭおよびＮＮの電位レ
ベルがそれぞれ“Ｈ”レベルと“Ｌ”レベルに変化す
る。すなわち、この場合、入力された信号ＣＡ１および
信号ＣＡ２のレベルは、プログラム素子２２１０および
２２４０に予め記憶されていたレベルと一致しているも
のとする。これに応じて、時刻ｔ６において、インバー
タ２２８４および２２８６の出力ノードのノードＮＨお
よびＮＪがそれぞれ“Ｈ”レベル変化する。
【０２２７】これに応じて、ＡＮＤ回路２２８８の出力
ノードのノードＮＫのレベルが“Ｈ”レベルとなり、ト
ランスミッションゲート２２９４が導通状態となる。し
たがって、時刻ｔ４において予め“Ｌ”レベルに変化し
ていたノードＮＣのレベルが、トランスミッションゲー
ト２２９４を介して出力され、ラッチ回路２２９６の出
力レベルは“Ｌ”レベルに変化する。
【０２２８】以上のような動作により、予め列アドレス
信号ＣＡ３〜ＣＡ８については判定を行なっておき、後
から遅れて入力される列アドレス信号ＣＡ１およびＣＡ
２についての判定結果が出ると同時に冗長判定の最終的
な結果が冗長デコーダ４５６から外部に出力されること
になる。
【０２２９】図１８は、以上のような冗長デコーダの動
作を説明するためのフロー図である。
【０２３０】まず、バーストアドレス部に注目すると、
まずアドレスバス５０ｃからバーストアドレスラッチ部
へのデータの取込が行なわれる（ステップＳ１００）。
続いて、バーストアドレス変換部において、シーケンシ
ャルモードあるいはインターリーブモードであるかに応
じてバーストアドレスの変換が行なわれる（ステップＳ
１０２）。
【０２３１】続いて、変換されたアドレス信号に基づい
て、バーストアドレスカウンタによりバーストアドレス
が順次生成される（ステップＳ１０４）。
【０２３２】バーストアドレスカウンタからの出力に応
じて、正規のメモリ領域に対応するプリデコーダにおい
てバーストアドレスのプリデコードが行なわれ（ステッ
プＳ１０６）、同時にスペア領域に対するバーストアド
レス冗長判定部において、冗長アドレスとの比較動作が
行なわれる（ステップＳ１１４）。
【０２３３】一方で、バーストアドレスラッチ部へのア
ドレス信号の取込が行なわれるステップ（ステップＳ１
００）と並行して、固定アドレス部（列アドレスＣＡ３
〜ＣＡ８）のアドレスラッチ部への取込が行なわれる
（ステップＳ１０８）。さらに、固定アドレス部につい
てのプリデコード動作が行なわれる（ステップＳ１１
０）。
【０２３４】一方、固定アドレス部についての冗長アド
レスとの比較判定がスペアアドレス領域に対応する処理
系において行なわれる（ステップＳ１１２）。
【０２３５】固定アドレスについての冗長判定の結果
（ステップＳ１１２）とバーストアドレスについての冗
長判定の結果（ステップＳ１１４）とに基づいて冗長コ
ラム選択線のデコーダのいずれかを活性化するかの判定
が行なわれる（ステップＳ１１６）。
【０２３６】これに並行して、いずれかの冗長コラム選
択線が活性化されたかの判定が行なわれ、冗長判定に対
応する信号Ｈ／Ｍが出力される（ステップＳ１１８）。
【０２３７】図１９は、以上説明したような冗長変換部
のうち、正規メモリ領域に対応する冗長変換部の動作中
の信号波形の時間変化を示す図である。
【０２３８】時刻ｔ１において、まずバンクが選択され
たことを示すコラムバンクヒット信号ＣＲＢＨＩＴが活
性状態（“Ｈ”レベル）へと変化を始める。これに応じ
て、時刻ｔ２において、アドレスバス５０ｃからアドレ
ス信号をレシーバ部が取込むことを指示するレシーバ活
性化信号ＥＱＢが活性状態へと変化する。
【０２３９】さらに時刻ｔ３において、レシーバ５５０
ａが取込んだアドレス信号が、アドレスラッチ５５０ｂ
およびアドレス変換回路５５４ａに対して出力され始め
る。
【０２４０】時刻ｔ４において、バーストカウンタ５５
４ｂおよび５５４ｃからの出力が開始され、時刻ｔ５に
おいて、プリデコーダ５５６ａからシフタ５６０ａに対
してプリデコード信号の出力が開始される。
【０２４１】時刻ｔ６において、シフタ５６２ａから下
位アドレスビットに対応するプリデコード信号ＣＲＦＰ
Ｂの出力が開始される。
【０２４２】図２０は、スペアメモリ領域に対応する列
選択回路における信号の時間変化を示す図であり、図１
９における正規領域に対する信号変化の図と対比される
図である。
【０２４３】時刻ｔ１において、図１９と同様に、バン
クが選択されたことを示すコラムバンクヒット信号ＣＲ
ＢＨＩＴが活性状態へと変化し始める。続いて、時刻ｔ
２において、レシーバ活性化信号ＥＱＢが活性化する。
時刻ｔ３において、レシーバからの出力が開始され、時
刻ｔ４において、バーストアドレスカウンタからの出力
が開始される。以上の動作は、正規領域における信号変
化と同様である。
【０２４４】続いて、時刻ｔ６において、冗長判定部に
おいて、Ｉ／Ｏ選択信号の出力が開始され、続いて時刻
ｔ７において、Ｈ／Ｍ信号に相当する信号ＣＲＮＹＤｋ
が出力される。
【０２４５】さらに、時刻ｔ８において、ほぼ正規メモ
リ領域におけるの同一のタイミングにおいて、スペアメ
モリ領域に対して、列選択信号ＣＲＦＰＢが出力され
る。
【０２４６】以上のように、図７に示したような構成に
より、正規のメモリ領域に対応する列選択信号が出力さ
れる場合でも、冗長メモリセル領域に対応する列選択信
号が出力される場合でも、アドレスバス５０ｃからアド
レス信号が取込まれてから、最終的に列選択信号が出力
されるまでの時間はほぼ同一の時間とすることが可能で
ある。
【０２４７】このような構成により、正規のメモリセル
が選択される場合でも、冗長メモリセルが選択される場
合でも、アクセス時間に相違を生じさせることなく、高
速なデータアクセスを実現することが可能である。
【０２４８】図２１は、図７に示し構成を機能ブロック
として表した図である。図２１においては、奇数アドレ
ス領域および偶数アドレス領域に対応する６４Ｍビット
のメモリアレイ領域を示す。
【０２４９】冗長領域をはさむ３２Ｍビットの奇数アド
レス領域と偶数アドレス領域のそれぞれに対応して、冗
長デコーダが設けられる。以下では、図２１中右側の３
２Ｍビットの領域を右側領域と、左側の３２Ｍビットの
領域を左側領域とも呼んで区別し、これに対応して信号
の末尾に右側領域に対応するものはＲを、左側に対応す
るものはＬを付して区別するものとする。
【０２５０】冗長デコーダ４５６からの比較信号を受け
て、選択信号生成回路４５７および冗長判定信号生成回
路４５８からの信号を受けて、シフトレジスタ４６０か
らはＩ／Ｏ選択信号ＣＲＩＳ０ｋと、正規のメモリ領域
に対応するメインアンプＭ／Ａを非活性化するための信
号ＣＲＮＹＤＬまたはＣＲＮＹＤＲが出力される構成と
なっている。
【０２５１】図２２は、図３に示した構成において、バ
ンクレコーダ２２またはアドレスデコーダから、バンク
アドレスバス５１ｃまたは５０ｃに対してアドレス信号
を伝達する際の出力回路の構成を示す回路図である。
【０２５２】以下では、アドレスバスに対しては、アド
レス信号が相補信号として伝達される場合について説明
する。
【０２５３】出力回路２４００は、アドレス信号Ａｄｄ
を一方の入力ノードに受けるＡＮＤ回路２４０２と、ア
ドレス信号の反転信号／Ａｄｄを入力ノードに受けるＡ
ＮＤ回路２４０４と、電源電位Ｖｃｃと接地電位ＧＮＤ
との間に直列に接続されるｐチャネルＭＯＳトランジス
タ２４０６およびｎチャネルＭＯＳトランジスタ２４０
８とを含む。ｐチャネルＭＯＳトランジスタ２４０６の
ゲートは、プリチャージ信号ＰＲを受け、ｎチャネルＭ
ＯＳトランジスタ２４０８のゲートは、ＡＮＤ回路２４
０２の出力を受ける。
【０２５４】ｐチャネルＭＯＳトランジスタ２４０６お
よびｎチャネルＭＯＳトランジスタ２４０８の接続ノー
ドのＮＡが、アドレスバスと接続し、このノードＮＡと
ＡＮＤ回路２４０２の他方の入力ノードとの間に、互い
に直列に接続されたインバータ２４１０および２４１２
が接続されている。
【０２５５】出力回路２４００は、さらに、電源電位Ｖ
ｃｃと接地電位ＧＮＤとの間に直列に接続されるｐチャ
ネルＭＯＳトランジスタ２４２０およびｎチャネルＭＯ
Ｓトランジスタ２４２２とを含む。ｐチャネルＭＯＳト
ランジスタ２４２０のゲートは、プリチャージ信号ＰＲ
を受け、ｎチャネルＭＯＳトランジスタ２４２２のゲー
トは、ＡＮＤ回路２４０４の出力を受ける。ｐチャネル
ＭＯＳトランジスタ２４２０とｎチャネルＭＯＳトラン
ジスタ２４２２の接続ノードＮＢは、相補なアドレス線
に接続され、このノードＮＢと、ＡＮＤ回路２４０４の
他方の入力ノードとの間に、互いに直列に接続されるイ
ンバータ２４２４および２４２６とが接続されている。
【０２５６】図２３は、図２２に示した出力回路２４０
０の動作を説明するためのタイミングチャートである。
【０２５７】時刻ｔ０においては、プリチャージ信号Ｐ
Ｒは“Ｌ”レベルであって、ｐチャネルＭＯＳトランジ
スタ２４０６および２４２０は、ともに導通状態とな
り、アドレス線および相補なアドレスのいずれもが
“Ｈ”レベルにプリチャージされている。
【０２５８】時刻ｔ１において、プリチャージ信号ＰＲ
が非活性化（“Ｈ”レベルへの変化）し、一方、アドレ
ス信号が“Ｈ”レベルに変化し、相補なアドレス信号／
Ａｄｄは“Ｌ”レベルを維持するものとする。このと
き、ノードＮＡのレベルは、ＡＮＤ回路２４０２の出力
レベルが“Ｈ”レベルとなることに応じて、ｎチャネル
ＭＯＳトランジスタ２４０８が導通状態となって、
“Ｌ”レベルに向けて立下がる。このノードＮＡの立下
がりが、インバータ２４１０および２４１２により所定
時間だけ遅延されて、ＡＮＤ回路２４０２の他方の入力
ノードに伝達される。これに応じて、ｎチャネルＭＯＳ
トランジスタ２４０８は遮断状態へと変化する。このた
め、ノードＮＡのレベルは、一旦“Ｌ”レベル近くまで
立下がるものの、アドレス線の各バンク側の電位レベル
は、アドレス線に存在する寄生容量等のために、ゆっく
りと“Ｌ”レベルに向かって変化し始めるのみである。
【０２５９】このため、最終的には、アドレス線の電位
レベルはフルスイングして“Ｌ”レベルまで変化するこ
とはなく、“Ｈ”レベルから所定の電圧δＶだけ低下し
た値となって安定化する。すなわち、アドレス線を介し
ては、低振幅信号伝達が行なわれることになる。
【０２６０】時刻ｔ４において、プリチャージ信号が再
び“Ｌ”レベルとなって、アドレス線はともに“Ｈ”レ
ベルに充電される。時刻ｔ５においては、再びプリチャ
ージ信号が不活性化し、時刻ｔ６において、アドレス信
号／Ａｄｄが“Ｈ”レベルへと変化する。このときは、
相補なアドレス線の出力回路側のノードＮＢの電位レベ
ルは“Ｌ”レベル近くまで変化するものの、相補なアド
レス線のバンク側のノードＮＢ′は“Ｌ”レベル側にゆ
っくりと変化するのみである。したがって、この場合
も、相補なアドレス線の電位レベルは“Ｈ”レベルから
所定の電圧δＶだけ低下した値で安定化する。すなわ
ち、相補なアドレス信号が伝達される場合、低振幅な信
号として伝達され、高速な データの伝達が可能とな
る。
【０２６１】これに応じて、各バンクにおいて設けられ
ている列アドレス制御系回路中のレシーバ回路５５０ａ
は、低振幅で伝達されたアドレス信号を増幅した上で、
アドレスラッチ回路５５０ｂやアドレス変換回路５５４
ａに対して伝達する。
【０２６２】［同期型半導体記憶装置の詳細な構成］図
２４は、図７に示したアドレス処理部Ｅ２の構成を示す
ブロック図である。
【０２６３】まず、図２４中の各信号について説明する
と以下のとおりである。信号ＣＲＣＡＬＴｉｊは、バン
クが活性化された際に生成される第１のパルス信号であ
る。
【０２６４】信号ＣＲＣＣＬＫＬＴｉｊは、バースト動
作の終了を示すバースト終了パルス信号である。信号Ｃ
ＲＡ３ＮＴｉｊは、動作モードがシーケンシャルモード
であるかインタリーブモードであるかを示す信号であ
り、“Ｌ”レベルではシーケンシャルモードが、“Ｈ”
レベルではインタリーブモードがそれぞれ指定される。
【０２６５】信号ＣＲＢＬ４ＮＴｉｊは、バースト長を
指定するための信号であり、“Ｌ”レベルでは、バース
ト長４が指定され、“Ｈ”レベルではバースト長８が指
定される。
【０２６６】信号ＣＲＳＢＹｉｊ（８：０）は、 信号
バスにより伝達されるアドレス信号である。信号ＣＲＳ
ＢＹＢｉｊ（８：０）は、アドレスバスにより伝達され
る信号アドレスの相補信号である。
【０２６７】信号ＣＲＢＨＩＴＦＧｉｊは、バンクが活
性期間中は活性状態となるバンク選択フラグである。信
号ＣＲＢＨＩＴｉｊは、バンク選択がされたことを示す
バンクヒット信号である。
【０２６８】信号ＭＤ−ＲＡＣＴＬＴは、行アドレスス
トローブ信号ＲＡＳが活性である期間アドレスレシーバ
を非活性化する信号である。信号ＣＲＳＣＲＣは、介挿
電源の動作モードを活性化する信号である。信号ＣＲＣ
ＷＴＥｉｊは、書込動作を指示する信号である。信号Ｃ
ＲＳＩＯＬｉｊは、書込動作において、シフトレジスタ
５６０ａのシフト動作を制御するためのクロック信号で
ある。
【０２６９】信号ＣＲＷＭｉｊは、書込マスク動作を指
示する信号である。信号ＣＲＹＳＥＬｉｊは、列選択信
号Ｙｓｅｌのタイミングを指示する信号である。信号Ｖ
ＰＵ−ＲＳＴＬＴは、パワーアップリセット信号であ
る。信号ＣＦＨｋｉｊは、プリデコードされた後の上位
アドレス信号であり、信号ＣＦＬｋｉｊは、プリデコー
ドされた後の中位アドレス信号であり、信号ＣＦＰＢｋ
ｉｊは、列選択のタイミングでコントロールされたプリ
デコード後の下位アドレス信号である。信号ＣＲＦＰＢ
Ｌｋｉｊは、左側のメモリセルブロックに対する冗長デ
コード信号であり、信号ＣＲＦＰＢＲｋｉｊは、右側の
メモリセルブロックに対する冗長デコード信号である。
以下では、冗長デコード信号を総称して信号ＣＲＦＰＢ
と呼ぶ。
【０２７０】信号ＣＲＩＳＯＬＬｋｉｊは、左側の冗長
デコーダと左側のブロックのグローバルＩ／Ｏ線対を接
続するための選択信号であり、信号ＣＲＩＳＯＬＲｋｉ
ｊは、左側の冗長デコーダと右側のブロックのグローバ
ルＩ／Ｏ線対Ｇ−Ｉ／Ｏとを接続するための選択信号で
ある。信号ＣＲＩＳＯＲＬｋｉｊは、右側の冗長デコー
ダと左側のブロックのグローバルＩ／Ｏ線対Ｇ−Ｉ／Ｏ
とを接続するための選択信号であり、信号ＣＲＩＳＯＲ
Ｒｋｉｊは、右側の冗長デコーダと右側のブロックのグ
ローバルＩ／Ｏ線対Ｇ−Ｉ／Ｏとを接続するための選択
信号である。
【０２７１】信号ＣＲＮＹＤＬｋｉｊは、冗長列が選択
された際に、左側のブロックを不活性化するための信号
であり、信号ＣＲＮＹＤＲｋｉｊは、冗長列が選択され
た際に右側のブロックを非活性化するための信号であ
る。
【０２７２】図２４を参照して、アドレスレシーバおよ
びラッチ回路５５０ａおよび５５０ｂは、アドレスバス
５０ｃからの信号を受け、レシーバタイミング制御回路
５１２からの信号に応じて、アドレス信号の取込動作を
行なう。ここで、レシーバ動作タイミング制御回路５１
２は、信号ＣＲＢＨＩＴＦＧｉｊすなわちバンク選択フ
ラグ、信号ＣＲＢＨＩＴｉｊすなわちバンクヒット信
号、信号ＭＤ−ＲＡＣＴＬＴおよび信号ＣＲＳＣＲＣ−
ＨＴ、信号ＶＰＵ−ＲＳＴＬＴに応じて、アドレスレシ
ーバの動作を制御する。
【０２７３】アドレス変換およびバーストアドレスカウ
ンタ回路５５４は、列アドレス信号のうちの下位アドレ
スビットのＣＲＳＢＹｉｊ（０）〜（２）を受けて、信
号ＣＲＡ３ＮＴｉｊにより指定されるシーケンシャル動
作モードあるいはインタリーブ動作モードに応じて、ア
ドレス変換をした後に、バーストアドレスの生成を行な
う。
【０２７４】コマンドバッファ３００２は、書込動作を
指定するための信号ＣＲＣＷＴＥｉｊと書込マスク動作
を指定するための信号ＣＲＷＭｉｊとを受けて、対応す
るプリデコーダの動作を制御する。
【０２７５】偶数領域に対応して設けられているプリデ
コード信号生成回路３２００は、プリデコーダ５５６
ａ、５５７およびシフタ５６０ａおよびドライバ回路５
６２ａと冗長判定部４０８とを含むプリデコード信号生
成回路３１００は、書込動作であるか読出動作であるか
に応じて、所定のタイミングで、信号ＣＦＨＥｉｊ、信
号ＣＦＬＥｉｊおよび信号ＣＦＰＢＥｉｊを生成する。
また、冗長列が選択されている場合は、信号ＣＲＦＰＢ
ＬＥｉｊ、信号ＣＲＦＰＢＲＥｉｊを、対応する冗長列
を活性化させるために出力する。
【０２７６】さらに、プリデコード信号生成回路３１０
０は、信号ＣＲＩＳ０ＬＬＥｉｊ等を、選択された冗長
列と置換されるべきメモリセル列の存在する位置に応じ
て、出力する。一方、冗長列が選択された場合には、置
換されたメモリブロックの側のメインアンプを非活性化
するために、信号ＣＲＮＹＤＬＥｉｊまたは信号ＣＲＮ
ＹＤＲＥｉｊのいずれかを活性状態とする。
【０２７７】奇数アドレス領域に対応したプリデコード
信号生成回路３２００も同様の構成である。
【０２７８】図２５は、図２４に示したアドレスレシー
バおよびラッチ回路の構成を示す回路図である。
【０２７９】アドレスレシーバおよびラッチ回路３４０
０は、アンプ回路３４１６と、信号ＡＴＥＢにより制御
されて、アンプ回路へのアドレスバスからの入力信号Ｉ
Ｎ（たとえば、信号ＣＲＳＢＹｉｊ（０））との接続を
開閉するｐチャネルＭＯＳトランジスタ３４０６と、ア
ンプ３４１６の反転入力とアドレスバスからの相補入力
信号ＩＬＢ（たとえば、信号ＣＲＳＢＹＢｉｊ（０））
との接続を信号ＡＴＥＢに制御されて開閉するｐチャネ
ルＭＯＳトランジスタ３４０８とを含む。ここで、信号
ＡＴＥＢは、バンクの活性化に応じて活性化される信号
である。
【０２８０】レシーバおよびラッチ回路３４００は、さ
らに、イコライズ信号ＥＱＢにより制御され、ｐチャネ
ルＭＯＳトランジスタ３４０６および３４０８とアドレ
スバス５０ｃ側との間のイコライズ動作を行なうため
に、入力ノードＩＮとノードＩＮＢとの間に接続され、
ゲートに信号ＥＱＢを受けるｐチャネルＭＯＳトランジ
スタ３４００と、入力ノードＩＮとノードＩＮＢとの間
に直列に接続され、ゲートが信号ＥＱＢにより制御され
るｐチャネルＭＯＳトランジスタ３４０２および３４０
４とを含む。トランジスタ３４０２と３４０４との接続
ノードには、電源電位Ｖｃｃが供給される。
【０２８１】レシーバおよびラッチ回路３４００は、さ
らに、ｐチャネルＭＯＳトランジスタ３４０６および３
４０８とアンプ３４１６との間のイコライズ動作を行な
うために設けられるｐチャネルＭＯＳトランジスタ３４
１４、３４１０および３４１２を含む。トランジスタ３
４１４、３４１０および３４１２は、それぞれ、ｐチャ
ネルＭＯＳトランジスタ３４００、３４０２および３４
０４に対応する動作を行なう。
【０２８２】レシーバおよびラッチ回路３４００は、さ
らに、アンプ回路３４１６の入力ノードと第１の入力ノ
ードとが接続し、第２の入力ノードが信号ＡＨＯＬＤを
受けるＮＡＮＤ回路３４１８と、アンプ３４１６の相補
入力ノードと第１の入力ノードが接続し、第２の入力ノ
ードに、信号ＡＨＯＬＤを受け、第３の入力ノードがＮ
ＡＮＤ回路３４１８の出力ノードと接続するＮＡＮＤ回
路３４２０と、ＮＡＮＤ回路３４１８の出力を受けて、
レシーバおよびラッチ回路３４００の出力信号ＯＵＴ−
ＬＴを出力するインバータ３４２２と、ＮＡＮＤ回路３
４２０の出力を受けて、レシーバおよびラッチ回路３４
００の相補出力ＯＵＴ−ＬＢを出力するインバータ３４
２４とを含む。
【０２８３】ＮＡＮＤ回路３４２０の出力ノードは、Ｎ
ＡＮＤ回路３４１８の第３の入力ノードと接続し、ＮＡ
ＮＤ回路３４１８および３４２０によりラッチ回路が構
成される。
【０２８４】信号ＡＨＯＬＤは、このラッチ回路の動作
を活性化させるための信号である。図２６は、図２５に
示したアンプ回路３４１６の構成を説明するための回路
図である。
【０２８５】アンプ回路３４１６は、内部ノードｎ１と
接地電位ＧＮＤとの間に接続され、アンプ回路３４１６
を活性化するための信号ＡＡＥを受けるｎチャネルＭＯ
Ｓトランジスタ３４３０と、ノードｎ１と電源電位Ｖｃ
ｃとの間に互いに直列に接続されるｐチャネルＭＯＳト
ランジスタ３４３２およびｎチャネルＭＯＳトランジス
タ３４３４と、電源電位Ｖｃｃとノードｎ１との間に、
接続ノードｎ３を介して互いに直列に接続されるｐチャ
ネルＭＯＳトランジスタ３４３６およびｎチャネルＭＯ
Ｓトランジスタ３４３６とを含む。ｐチャネルＭＯＳト
ランジスタ３４３２およびｎチャネルＭＯＳトランジス
タ３４３４のゲートは、ｐチャネルＭＯＳトランジスタ
３４３６とｎチャネルＭＯＳトランジスタ３４３８の接
続ノードと接続し、ｐチャネルＭＯＳトランジスタ３４
３６のゲートおよびｎチャネルＭＯＳトランジスタ３４
３８のゲートは、ｐチャネルＭＯＳトランジスタ３４３
２とｎチャネルＭＯＳトランジスタ３４３４の接続ノー
ドｎ２と接続する。
【０２８６】ノードｎ２が、アンプ３４１６の入力ノー
ドであり、ノードｎ３がアンプ３４１６の相補入力ノー
ドである。
【０２８７】図２７は、図２４に示した構成のうち、ア
ドレス変換およびバーストカウンタ回路５５４の構成を
示す概略ブロック図である。
【０２８８】アドレス変換およびバーストカウンタ回路
５５４は、アドレス変換回路５５４ａおよび偶数アドレ
スカウンタ５５４ｃならびに奇数アドレスカウンタ５５
４ｂとを含む。
【０２８９】アドレス変換回路５５４ａは、偶数アドレ
ス変換回路３５００とリセット信号生成回路３５１０と
を含む。
【０２９０】偶数アドレス変換回路３５００は、レシー
バおよびラッチ回路３４００からの下位アドレス信号Ｃ
Ａ０、ＣＡ１およびＣＡ２を受けて、信号ＣＲＡ３ＮＴ
ｉｊに応じて、動作モードに応じたアドレス変換を行な
う。リセット信号生成回路３５１０は、信号ＳＣＲＣお
よび信号ＶＰＵ−ＲＳＴとを受けて、偶数アドレスカウ
ンタおよび奇数アドレスカウンタ５５４ｃおよび５５４
ｂに対するリセット信号を生成する。
【０２９１】偶数アドレスカウンタ５５４ｃは、偶数ア
ドレス変換回路３５００からの出力と、信号ＣＲＣＡＬ
Ｔｉｊおよび信号ＣＲＣＣＬＡＬＴｉｊおよび信号ＣＲ
Ａ３ＮＴｉｊおよび信号ＣＲＢＬ４ＮＴｉｊとを受け
て、偶数アドレス領域に対する列アドレス信号の第１ビ
ット目の選択信号の信号ＣＡ１Ｅおよび信号ＣＡ１ＢＥ
ならびに第２ビット目のアドレス選択信号の信号ＣＡ２
Ｕおよび信号ＣＡ２ＢＥを生成する。
【０２９２】ここで、信号ＣＡ１Ｅと信号ＣＡ１ＢＥと
は互いに相補な信号であり、信号ＣＡ２Ｅと信号ＣＡ２
ＢＥとは互いに相補な信号である。
【０２９３】奇数アドレスカウンタ５５４ｂも、偶数ア
ドレスカウンタ５５４ｃと基本的には同様の動作を行な
う。
【０２９４】図２８は、図２７に示した偶数アドレス変
換回路３５００の構成を説明するための回路図である。
【０２９５】偶数アドレス変換回路３５００は、信号Ｃ
ＲＡ３ＮＴｉｊを受けるインバータ３５２０と、信号Ｃ
Ａ１を受けるインバータ３５２２と、インバータ３５２
２の出力を受け、信号ＣＲＡ３ＮＴｉｊおよびインバー
タ３５２０の出力により活性状態とされて、信号ＣＡ１
Ｅを出力するクロックドインバータ３５３０と、信号Ｃ
Ａ０を受けるインバータ３５２４と、信号ＣＡ１を受け
るインバータ３５２６と、信号ＣＡ１とインバータ３５
２４との論理積と信号ＣＡ０とインバータ３５２６の出
力との論理積の否定論理和演算結果を出力する論理ゲー
ト３５２８と、論理ゲート３５２８の出力を受けて、信
号ＣＲＡ３ＮＴｉｊおよびインバータ３５２０の出力に
より、クロックドインバータ３５３０とは相補的に活性
化され、信号ＣＡ１Ｅを出力するクロックドインバータ
３５３２とを含む。信号ＣＡ１Ｅがクロックドインバー
タ３５３０から出力される場合は、インタリーブ動作が
指定されている場合であり、信号ＣＡ１Ｅがクロックド
インバータ３５３２から出力される場合は、シーケンシ
ャル動作が指定されている場合である。
【０２９６】偶数アドレス変換回路３５００は、さら
に、信号ＣＡ０、信号ＣＡ１および信号ＣＡ２を受ける
３入力ＮＡＮＤ回路３５４０と、信号ＣＡ０と信号ＣＡ
１とＮＡＮＤ回路３５４０の出力との論理積と信号ＣＡ
２とＮＡＮＤ回路３５４０との論理積との否定論理和演
算結果を出力する論理ゲート３５４２と、信号ＣＲＡ３
ＮＴｉｊとインバータ３５２０の出力とにより活性化さ
れ、論理ゲート３５４２の出力を受けて、信号ＣＡ２Ｅ
を出力するクロックドインバータ３５４４と、信号ＣＡ
２を受けて、反転して出力するインバータ３５４６と、
インバータ３５４６の出力を受け、信号ＣＲＡ３ＮＴｉ
ｊとインバータ３５２０との出力により、クロックドイ
ンバータ３５４４とは相補的に動作して、信号ＣＡ２Ｅ
を出力するクロックドインバータ３５４８とを含む。
【０２９７】クロックドインバータ３５４４から信号Ｃ
Ａ２が出力されるのはシーケンシャル動作モードの場合
であり、クロックドインバータ３５４８から信号ＣＡ２
Ｅが出力されるのはインタリーブ動作の場合である。
【０２９８】なお、図２８において、インバータ３５２
０以外の回路は、介挿電源構成により動作して、待機動
作中においては、そのリーク電流が小さくなるような動
作モードに移行する。インバータ３５２０のみは、これ
を構成するトランジスタのしきい値を予めリーク電流が
十分小さくなるような値（以下、ＭＶｔｈで表わす）に
設定されている。
【０２９９】図２９は、図２７に示した偶数カウンタ５
５４ｃの構成を説明するための概略ブロック図である。
【０３００】偶数アドレスカウンタ５５４ｃは、第１内
部カウンタ３６００と、第２内部カウンタ３７００とを
含む。第１内部カウンタ３６００は、偶数アドレス変換
回路３５００からの信号ＣＡ１Ｅを受けて、信号ＣＲＣ
ＡＬＴｉｊ、信号ＣＲＣＣＬＫＬＴｉｊ、信号ＣＲＡ３
Ｎｔｉｊとに応じて、信号ＣＡ１Ｅと信号ＣＡ１ＢＥと
を出力する。第２内部カウンタ３７００は、偶数アドレ
ス変換回路３５００からの信号ＣＡ２Ｅを受けて、信号
ＣＲＣＡＬＴｉｊ、信号ＣＲＣＣＬＫＬＴｉｊ、信号Ｃ
ＲＡ３ＮＴｉｊ、信号ＣＲＢＬ４ＮＴｉｊとに応じて、
信号ＣＡ２Ｅおよび信号ＣＡ２ＢＥを生成する。
【０３０１】図３０は、図２９に示した第２内部カウン
タ３７００の構成を示す概略ブロック図である。
【０３０２】第２内部カウンタ３７００は、信号ＣＲＣ
ＣＬＫＬＴｉｊと信号ＣＲＢＬ４ＮＴｉｊとを受けるＮ
ＡＮＤ回路３７０２と、ＮＡＮＤ回路３７０２の出力を
受けるインバータ３７０４と、信号ＣＲＣＡＬＴｉｊを
受けるインバータ３７０８と、信号ＣＲＡ３ＮＴｉｊを
受けるインバータ３７１０と、第１内部カウンタ３６０
０からの信号ＣＡＲＩＸＮＴを受けるインバータ３７１
２と、信号ＣＡ２Ｅを受け、ＮＡＮＤ回路３７０２の出
力、インバータ３７０４の出力、信号ＣＲＣＡＬＴｉｊ
およびインバータ３７０８の出力、インバータ３７１０
の出力、信号ＣＡＲＩＸＮＴおよびインバータ３７１２
の出力とを受けて動作する第１のビットカウンタ３７１
４と、ビットカウンタ３７１４の出力を受け、ＮＡＮＤ
回路３７０２の出力、インバータ３７０４の出力、信号
ＣＲＣＡＬＴｉｊ、インバータ３７０８の出力、信号Ｃ
ＲＡ３ＮＴｉｊ、信号ＣＡ２Ｅのレベルとに応じて、信
号ＣＡ２Ｅおよび信号ＣＡ２ＢＥを出力する第２のビッ
トカウンタ３７０６とを含む。
【０３０３】図３１は、図３０に示した第１のビットカ
ウンタ３７１４の構成を示す回路図である。
【０３０４】第１のビットカウンタ３７１４は、ＮＡＮ
Ｄ回路３７０２からの出力信号ＣＬＫＢと、インバータ
３７０４からの信号ＣＬＫとに応じて動作し、第１のビ
ットカウンタ３７１４の出力信号を入力として受けるク
ロックドインバータ３８００と、信号ＣＬＫＢおよび信
号ＣＬＫに応じて、クロックドインバータ３８００とは
相補に動作するクロックドインバータ３８０２と、クロ
ックドインバータ３８００およびクロックドインバータ
３８０２の出力を受けるインバータ３８０４とを含む。
インバータ３８０４の出力は、クロックドインバータ３
８０２の入力ノードと接続する。第１のビットカウンタ
３７１４は、さらに、インバータ３８０４の出力を受け
反転するインバータ３８０６と、インバータ３８０６の
出力を受け、信号ＣＬＫＢおよびＣＬＫに応じて動作す
るクロックドインバータ３８０８と、インバータ３７１
０からの出力と信号ＣＡ２Ｅとを受けるＮＡＮＤ回路３
８１０と、インバータ３７０８からの出力および信号Ｃ
ＲＣＡＬＴｉｊとに応じて動作し、ＮＡＮＤ回路３８１
０の出力を受けて反転するクロックドインバータ３８１
２と、一方の入力ノードに、クロックドインバータ３８
０８および３８１２の出力を受け、他方の入力ノードに
信号ＳＣＲＣを受けるＮＡＮＤ回路３８２６とを含む。
【０３０５】第１のビットカウンタ３７１４は、さら
に、電源電位Ｖｃｃと接地電位ＧＮＤとの間に直列に接
続されるｐチャネルＭＯＳトランジスタ３８１４、３８
１６および３８１８と、ｎチャネルＭＯＳトランジスタ
３８２０、３８２２および３８２４とを含む。ｐチャネ
ルＭＯＳトランジスタ３８１４のゲートおよびｎチャネ
ルＭＯＳトランジスタ３８２４のゲートは、ＮＡＮＤ回
路３８２６の出力を受ける。ｐチャネルＭＯＳトランジ
スタ３８１６のゲートは、信号ＣＲＣＡＬＴｉｊを受
け、ｐチャネルＭＯＳトランジスタ３８１８のゲート
は、信号ＣＬＫを受け、ｎチャネルＭＯＳトランジスタ
３８２０のゲートは、信号ＣＬＫＢを受け、ｎチャネル
ＭＯＳトランジスタ３８２２のゲートは、インバータ３
７０８の出力を受ける。
【０３０６】第１のビットカウンタ３７１４は、さら
に、ＮＡＮＤ回路３８２６の出力を受け、インバータ３
７１２の出力および信号ＣＡＲＩＸＩＮＴとに応じて動
作するクロックドインバータ３８２８と、インバータ３
８１２の出力を受け、インバータ３７１２からの出力と
信号ＣＡＲＩＸＩＮＴとによりクロックドインバータ３
８２８とは相補に動作するクロックドインバータ３８３
０とを含む。クロックドインバータ３８２８および３８
３０からの出力は、第１のビットカウンタ３７１４の出
力信号ＣＣＮＴＲ０として出力される。
【０３０７】図３２は、図３０に示した第２のビットカ
ウンタ３７０６の構成を示す概略ブロック図である。
【０３０８】第２のビットカウンタ３７０６は、第１の
入力ノードに信号ＣＲＡ３ＮＴｉｊを受け、第２の入力
ノードに信号ＣＲＢＬ４ＮＴｉｊを受けるＮＡＮＤ回路
３９００と、ＮＡＮＤ回路３９００の出力を受けるイン
バータ３９０２と、第１のビットカウンタの出力信号Ｃ
ＣＮＴＲ０を受けるインバータ３９０４と、インバータ
３９０４の出力を受け、ＮＡＮＤ回路３９００の出力お
よびインバータ３９０２の出力に応じて反転して出力す
るクロックドインバータ３９１０と、信号ＣＣＮＴＲ０
を受け、ＮＡＮＤ回路３９００およびインバータ３９０
２の出力に応じて、クロックドインバータ３９１０とは
相補に動作するクロックドインバータ３９０８と、クロ
ックドインバータ３９０８およびクロックドインバータ
３９１０の出力を受け、信号ＣＬＫおよび信号ＣＬＫＢ
に応じて動作して反転して出力するクロックドインバー
タ３９２０と、クロックドインバータ３９２０の出力を
受け反転して出力するインバータ３９２６と、インバー
タ３９２６の出力を受け、信号ＣＬＫおよび信号ＣＬＫ
Ｂに応じて、クロックドインバータ３９２０とは相違に
動作するクロックドインバータ３９２２と、インバータ
３９２６の出力を受けるインバータ３９２８と、インバ
ータ３９２８の出力を受け、信号ＣＬＫおよび信号ＣＬ
ＫＢに応じて、クロックドインバータ３９２０とは相補
に動作するクロックドインバータ３９３０と、信号ＣＡ
２Ｅを受け、インバータ３７０８の出力および信号ＣＲ
ＣＡＬＴｉｊに応じて動作するクロックドインバータ３
９３２とを含む。
【０３０９】第２のビットカウンタ３７０６は、さら
に、信号ＳＣＲＣを受けるインバータ３９０６と、イン
バータ３９０６の出力とインバータ３９３２からの出力
とを受けるＮＯＲ回路３９１２と、信号ＳＣＲＣとイン
バータ３９３２の出力とを受けるＮＡＮＤ回路３９１４
と、ＮＯＲ回路３９１２の出力を受けるインバータ３９
３４と、インバータ３９３４の出力を受けて反転し、信
号ＣＡ２Ｅとして出力するインバータ３９３６と、ＮＡ
ＮＤ回路３９１４の出力を受け、反転して信号ＣＡ２Ｂ
Ｅとして出力するインバータ３９３８とを含む。
【０３１０】第２のビットカウンタ３７０６は、さら
に、インバータ３７０８からの出力と信号ＣＲＣＡＬＴ
ｉｊとに応じて動作し、信号ＣＡ２Ｅを受けるクロック
ドインバータ３９１６と、クロックドインバータ３９１
６の出力とインバータ３９０６の出力とを受けるＮＯＲ
回路３９２４と、ＮＯＲ回路３９２４の出力を受けて、
信号ＣＲＣＡＬＴｉｊおよびインバータ３７０８からの
出力に応じて、クロックドインバータ３９１６とは相補
に動作し、出力ノードがクロックドインバータ３９１６
の出力ノードと接続するクロックドインバータ３９１８
とを含む。
【０３１１】以上のような構成により、動作モードに応
じて、列アドレスの下位から３ビット目の信号に対応し
た相補な内部列アドレス信号ＣＡ２ＥおよびＣＡ２ＢＥ
が生成される。
【０３１２】図３３は、図２９に示した第１内部カウン
タ３６００の構成を示す概略ブロック図である。
【０３１３】第１内部カウンタ３６００は、信号ＣＲＣ
ＣＬＫＬＴｉｊと信号ＣＲＢＬ４ＮＴｉｊとを受けるＮ
ＡＮＤ回路３６０２と、ＮＡＮＤ回路３６０２の出力を
受けるインバータ３６０４と、信号ＣＲＣＡＬＴｉｊを
受けるインバータ３６０８と、信号ＣＲＡ３ＮＴｉｊを
受けるインバータ３６１０と、電源電位Ｖｃｃおよび接
地電位Ｖｓｓを受けて選択的に出力するスイッチ回路３
６１１と、スイッチ回路３６１１の出力を受けるインバ
ータ３６１２と、信号ＣＡ１Ｅを受け、ＮＡＮＤ回路３
６０２の出力、インバータ３６０４の出力、信号ＣＲＣ
ＡＬＴｉｊおよびインバータ３６０８の出力、インバー
タ３６１０の出力、信号ＣＡＲＩＸＮＴおよびインバー
タ３６１２の出力とを受けて動作する第１のビットカウ
ンタ３６１４と、ビットカウンタ３７１４の出力を受
け、ＮＡＮＤ回路３７０２の出力、インバータ３７０４
の出力、信号ＣＲＣＡＬＴｉｊ、インバータ３７０８の
出力、信号ＣＲＡ３ＮＴｉｊ、信号ＣＡ２Ｅのレベルと
に応じて、信号ＣＡ２Ｅおよび信号ＣＡ２ＢＥを出力す
る第２のビットカウンタ３６０６とを含む。
【０３１４】図３４は、図３３に示した第１のビットカ
ウンタ３６１４の構成を示す回路図である。
【０３１５】第１のビットカウンタ３６１４は、ＮＡＮ
Ｄ回路３６０２からの出力信号ＣＬＫＢと、インバータ
３６０４からの信号ＣＬＫとに応じて動作し、第１のビ
ットカウンタ３６１４の出力信号を入力として受けるク
ロックドインバータ８８００と、信号ＣＬＫＢおよび信
号ＣＬＫに応じて、クロックドインバータ８８００とは
相補に動作するクロックドインバータ８８０２と、クロ
ックドインバータ８８００およびクロックドインバータ
８８０２の出力を受けるインバータ８８０４とを含む。
インバータ８８０４の出力は、クロックドインバータ８
８０２の入力ノードと接続する。
【０３１６】第１のビットカウンタ３６１４は、さら
に、インバータ８８０４の出力を受け反転するインバー
タ８８０６と、インバータ８８０６の出力を受け、信号
ＣＬＫＢおよびＣＬＫに応じて動作するクロックドイン
バータ８８０８と、インバータ３６１０からの出力と信
号ＣＡ１Ｅとを受けるＮＡＮＤ回路８８１０と、インバ
ータ３６０８からの出力および信号ＣＲＣＡＬＴｉｊと
に応じて動作し、ＮＡＮＤ回路８８１０の出力を受けて
反転するクロックドインバータ８８１２と、一方の入力
ノードに、クロックドインバータ８８０８および８８１
２の出力を受け、他方の入力ノードに信号ＳＣＲＣを受
けるＮＡＮＤ回路８８２６とを含む。
【０３１７】第１のビットカウンタ３６１４は、さら
に、電源電位Ｖｃｃと接地電位ＧＮＤとの間に直列に接
続されるｐチャネルＭＯＳトランジスタ８８１４、８８
１６および８８１８と、ｎチャネルＭＯＳトランジスタ
８８２０、８８２２および８８２４とを含む。ｐチャネ
ルＭＯＳトランジスタ８８１４のゲートおよびｎチャネ
ルＭＯＳトランジスタ８８２４のゲートは、ＮＡＮＤ回
路８８２６の出力を受ける。ｐチャネルＭＯＳトランジ
スタ８８１６のゲートは、信号ＣＲＣＡＬＴｉｊを受
け、ｐチャネルＭＯＳトランジスタ８８１８のゲート
は、信号ＣＬＫを受け、ｎチャネルＭＯＳトランジスタ
８８２０のゲートは、信号ＣＬＫＢを受け、ｎチャネル
ＭＯＳトランジスタ８８２２のゲートは、インバータ３
６０８の出力を受ける。
【０３１８】第１のビットカウンタ３６１４は、さら
に、ＮＡＮＤ回路８８２６の出力を受け、インバータ３
６１２の出力およびスイッチ回路３６１１の出力とに応
じて動作するクロックドインバータ８８２８と、インバ
ータ８８１２の出力を受け、インバータ３６１２からの
出力とスイッチ回路３６１１の出力とによりクロックド
インバータ８８２８とは相補に動作するクロックドイン
バータ８８３０とを含む。クロックドインバータ８８２
８および８８３０からの出力は、第１のビットカウンタ
３６１４の出力信号ＣＣＮＴＲ０として第２のビットカ
ウンタ３６０６に出力される。
【０３１９】第１のビットカウンタ３６１４は、さら
に、ＮＡＮＤ回路８８２６の出力を受けるインバータ８
８３２と、インバータ８８３２の出力と接地電位レベル
の信号ＣＴ１２８ＰＬＴとを受けるＮＯＲ回路８８３４
と、ＮＯＲ回路８８３４の出力を受けて反転して信号Ｃ
ＡＲＩＸＮＴとして、第２の内部カウンタ３７００に出
力するインバータ８８３６とを含む。
【０３２０】図３５は、図３３に示した第２のビットカ
ウンタ３６０６の構成を示す概略ブロック図である。
【０３２１】第２のビットカウンタ３６０６は、第１の
入力ノードに信号ＣＲＡ３ＮＴｉｊを受け、第２の入力
ノードに信号ＣＲＢＬ４ＮＴｉｊを受けるＮＡＮＤ回路
８９００と、ＮＡＮＤ回路８９００の出力を受けるイン
バータ８９０２と、第１のビットカウンタの出力信号Ｃ
ＣＮＴＲ０を受けるインバータ８９０４と、インバータ
８９０４の出力を受け、ＮＡＮＤ回路８９００の出力お
よびインバータ８９０２の出力に応じて反転して出力す
るクロックドインバータ８９１０と、信号ＣＣＮＴＲ０
を受け、ＮＡＮＤ回路８９００およびインバータ８９０
２の出力に応じて、クロックドインバータ８９１０とは
相補に動作するクロックドインバータ８９０８と、クロ
ックドインバータ８９０８およびクロックドインバータ
８９１０の出力を受け、信号ＣＬＫおよび信号ＣＬＫＢ
に応じて動作して反転して出力するクロックドインバー
タ８９２０と、クロックドインバータ８９２０の出力を
受け反転して出力するインバータ８９２６と、インバー
タ８９２６の出力を受け、信号ＣＬＫおよび信号ＣＬＫ
Ｂに応じて、クロックドインバータ８９２０とは相違に
動作するクロックドインバータ８９２２と、インバータ
８９２６の出力を受けるインバータ８９２８と、インバ
ータ８９２８の出力を受け、信号ＣＬＫおよび信号ＣＬ
ＫＢに応じて、クロックドインバータ８９２０とは相補
に動作するクロックドインバータ８９３０と、信号ＣＡ
２Ｅを受け、インバータ３６０８の出力および信号ＣＲ
ＣＡＬＴｉｊに応じて動作するクロックドインバータ８
９３２とを含む。
【０３２２】第２のビットカウンタ３６０６は、さら
に、信号ＳＣＲＣを受けるインバータ８９０６と、イン
バータ８９０６の出力とインバータ８９３２からの出力
とを受けるＮＯＲ回路８９１２と、信号ＳＣＲＣとイン
バータ８９３２の出力とを受けるＮＡＮＤ回路８９１４
と、ＮＯＲ回路８９１２の出力を受けるインバータ８９
３４と、インバータ８９３４の出力を受けて反転し、信
号ＣＡ１Ｅとして出力するインバータ８９３６と、ＮＡ
ＮＤ回路８９１４の出力を受け、反転して信号ＣＡ１Ｂ
Ｅとして出力するインバータ８９３８とを含む。
【０３２３】第２のビットカウンタ３６０６は、さら
に、インバータ３６０８からの出力と信号ＣＲＣＡＬＴ
ｉｊとに応じて動作し、信号ＣＡ１Ｅを受けるクロック
ドインバータ８９１６と、クロックドインバータ８９１
６の出力とインバータ８９０６の出力とを受けるＮＯＲ
回路８９２４と、ＮＯＲ回路８９２４の出力を受けて、
信号ＣＲＣＡＬＴｉｊおよびインバータ８７０８からの
出力に応じて、クロックドインバータ８９１６とは相補
に動作し、出力ノードがクロックドインバータ８９１６
の出力ノードと接続するクロックドインバータ８９１８
とを含む。
【０３２４】以上のような構成により、動作モードに応
じて、列アドレスの下位から２ビット目の信号に対応し
た相補な内部列アドレス信号ＣＡ１ＥおよびＣＡ１ＢＥ
が生成される。
【０３２５】［プリデコーダとシフトレジスタの構成］
図３６は、図７に示した構成のうちプリデコーダ回路５
５６およびシフトレジスタ５６０の構成ならびに冗長判
定部４０８の構成を説明するための概略ブロック図であ
る。
【０３２６】図３６に示した構成は、それぞれ偶数アド
レス領域および奇数アドレス領域に対応して設けられて
いる。プリデコーダ５５７は、アドレス変換およびバー
ストカウンタ５５４からの列アドレス信号ＢＹＣＴｋｉ
ｊ（２：１）およびその相補信号の信号ＢＹＣＢｋｉｊ
（２：１）とを受け、プリデコード結果を対応するシフ
トレジスタ５６０．０に出力する。シフトレジスタ５６
０．０は、書込動作において、対応する列選択線を活性
化する信号ＣＦＰＢｉｊｋ（１５：０）のいずれかを活
性化する。
【０３２７】プリデコーダ５５６．１は、さらに、ラッ
チ回路５５０からのコラムアドレス信号ＢＹｉｊ（８：
３）およびその相補信号である信号ＢＹＢｉｊ（８：
３）とを受けて、中位のアドレス信号をプリデコードし
て出力するプリデコーダ５５６．１と、プリデコーダ５
５６．１の出力を受けて、列選択線を活性化するための
信号ＣＦＬｉｊｋ（３：０）を所定のクロック数だけ遅
延して出力するシフトレジスタ５６０．１と、ラッチ回
路５５０からのコラムアドレス信号ＢＹｉｊ（８：３）
およびその相補信号である信号ＢＹＢｉｊ（８：３）と
を受けて、上位のアドレス信号をプリデコードして出力
するプリデコーダ５５６．２と、プリデコーダ５５６．
２の出力を受けて、列選択線を活性化するための信号Ｃ
ＦＨｉｊｋ（３：０）を所定のクロック数だけ遅延して
出力するシフトレジスタ５６０．２とを含む。
【０３２８】冗長デコーダ４５６は、信号ＢＹＣＴｉｊ
（２：１）と信号ＢＹＣＢｉｊ（２：１）ならびに信号
ＢＹｉｊ（８：３）および信号ＢＹＢｉｊ（８：３）と
を受けて、不良アドレスとの比較結果に応じて、デコー
ドした値を出力する。
【０３２９】シフトレジスタ４６０．１は、冗長デコー
ダ４５６からの出力を受けて、書込動作モードにおいて
は所定のクロック数（たとえば、２クロック）だけ遅延
して、冗長列を選択するための信号ＣＲＦＰＢＬｉｊｋ
（３：０）と信号ＣＲＦＰＢＲｉｊｋ（３：０）とを出
力する。
【０３３０】ここで、信号ＣＲＦＰＢＬｉｊｋ（３：
０）は、左側領域（左側のブロック）の冗長列を選択す
るための信号であり、信号ＣＲＦＰＢＲｉｊｋ（３：
０）は、右側領域（右側のブロック）の冗長列を選択す
るための信号である。
【０３３１】デコードおよびシフトレジスタ４５４は、
冗長デコーダ４５６からの出力を受けて、冗長アレイ中
のメインアンプＭＡとグローバルＩ／Ｏ線対とを選択的
に接続するマルチプレクサ８１８を制御するための信号
ＣＲＩＳＯＬＬｋｉｊ、信号ＣＲＩＳＯＬＲｋｉｊ、信
号ＣＲＩＳＯＲＬｋｉｊ、信号ＣＲＩＳＯＲＲｋｉｊ
と、冗長列が選択された場合に、正規のメモリセルアレ
イ領域に対応するメインアンプを不活性化するための信
号ＣＲＮＹＤＬｋｉｊおよび信号ＣＲＮＹＤＲｋｉｊを
出力する。信号ＣＲＮＹＤＬｋｉｊは、冗長列が選択さ
れた場合に、左側のブロックを不活性化するための信号
であり、信号ＣＲＮＹＤＲｋｉｊは、冗長列が選択され
た場合に右側のブロックを不活性化するための信号であ
る。
【０３３２】シフトレジスタ５６０．０、５６０．１お
よび５６０．２、ならびにシフトレジスタ４６０．１お
よびデコーダおよびシフトレジスタ回路４５４に与えら
れる信号ＣＲＣＷＴＥｉｊｋは書込動作を指定するため
のコマンド信号であり、信号ＣＲＳＣＬｉｊｋは、書込
動作においてシフトレジスタを動作させるためのクロッ
ク信号であり、信号ＣＲＷＭｉｊｋは、ライトマスク動
作を指示するための信号であり、信号ＣＲＹＰＵＬｉｊ
ｋは、制御されたタイミングで、列選択線を選択するた
めの列選択信号であり、信号ＣＲＣＦＣＬＲｉｊｋは、
シフトレジスタに対するラッチ動作のリセット信号であ
る。信号ＶＰＵ−ＲＳＴは、パワーリセット信号であ
る。
【０３３３】図３７は、図３６に示したプリデコーダ５
５７の構成を説明するための概略ブロック図である。
【０３３４】プリデコーダ５５７は、アドレス変換およ
びバーストカウンタ回路５５４およびアドレスレシーバ
およびラッチ回路５５０からの列アドレス信号のうち、
第１ビット目の列アドレス信号ＣＡ１およびその相補信
号ＣＡ１Ｂ、第２ビット目の列アドレス信号ＣＡ２およ
びその相補信号ＣＡ２Ｂ、第３ビット目の列アドレス信
号ＣＡ３およびその相補信号ＣＡ３Ｂ、第４ビット目の
列アドレス信号ＣＡ４およびその反転信号ＣＡ４Ｂのう
ちのいずれかを、それぞれ選択的に受ける演算回路４０
１０．０〜４０１０．１５を含む。
【０３３５】たとえば、演算回路４０１０．０は、信号
ＣＡ１Ｂ、信号ＣＡ２Ｂ、信号ＣＡ３Ｂおよび信号ＣＡ
４Ｂを受け、信号ＣＡ１、信号ＣＡ２、信号ＣＡ３およ
び信号ＣＡ４がすべて“Ｌ”レベルであるときに、出力
信号を活性化する構成となっている。
【０３３６】その他の演算回路についても入力されるア
ドレス信号が異なるのみで、その基本的構成は同様であ
る。
【０３３７】図３８は、図３７に示した演算回路のう
ち、演算回路４０１０．１５の構成を示す回路図であ
る。
【０３３８】演算回路４０１０．１５は、信号ＣＡ１お
よび信号ＣＡ２を受けるＮＡＮＤ回路４０１２と、信号
ＣＡ３および信号ＣＡ４を受けるＮＡＮＤ回路４０１４
と、ＮＡＮＤ回路４０１２および４０１４の出力を受け
て、プリデコード結果を出力するＮＯＲ回路４０１６と
を含む。
【０３３９】図３９は、図３６に示したプリデコーダ回
路５５６．２の構成を示す概略ブロック図である。な
お、プリデコーダ回路５５６．１の構成も、入力される
信号が異なるのみで、基本的にはプリデコーダ回路５５
６．２の構成と同様である。
【０３４０】図３９を参照して、プリデコーダ回路５５
６．２は、アドレスレシーバおよびラッチ回路５５０か
らの、第７ビット目の列アドレス信号ＣＡ７ｉｊｋおよ
びその相補信号ＣＡ７Ｂｉｊｋ、第８ビット目の列アド
レス信号ＣＡ８ｉｊｋおよびその相補信号ＣＡ８Ｂｉｊ
ｋとが、それぞれ選択的に入力される演算回路４０２０
〜４０２６を含む。
【０３４１】演算回路４０２０は、たとえば、信号ＣＡ
７Ｂｉｊｋおよび信号ＣＡ８Ｂｉｊｋとを受ける。すな
わち、演算回路４０２０は、信号ＣＡ７ｉｊｋおよび信
号ＣＡ８ｉｊｋがともに“Ｌ”レベルであるときに、プ
リデコード信号として活性レベルの信号を出力する。
【０３４２】その他の演算回路４０２２〜４０２６も、
入力される信号が異なるのみで、その基本的な構成は同
様である。
【０３４３】図４０は、図３９に示した演算回路４０２
０〜４０２６のうち、演算回路４０２６の構成を示す回
路図である。
【０３４４】演算回路４０２６は、信号ＣＡ７ｉｊｋお
よび信号ＣＡ８ｉｊｋを受けるＮＡＮＤ回路４０３０
と、ＮＡＮＤ回路４０３０の出力を受けて反転してプリ
デコード結果を出力するインバータ４０３２とを含む。
【０３４５】以上の構成により、正規のメモリ領域に対
して、アドレスバス５０ｃにより低振幅伝送されたアド
レス信号が、アドレスレシーバおよびラッチ回路５５０
に取込まれラッチされた後、プリデコードされて対応す
るシフトレジスタ５６０に与えられる。
【０３４６】［冗長判定部４０８の構成］図４１は、図
７に示した冗長判定部４０８の構成をより詳しく説明す
るための概略ブロック図である。
【０３４７】冗長判定部４０８は、予め不揮発的に記憶
した不良アドレスと、アドレスレシーバラッチ回路から
入力される互いに相補なアドレス信号ＢＸＴ（８：３）
および信号ＢＸＢ（８：３）と、アドレス変換およびバ
ーストカウンタ部５５４からの列アドレス信号ＢＹＣＴ
（２：１）およびＢＹＣＢ（２：１）とを受けて、それ
ぞれが不良アドレスとの比較結果を示す信号ＣＲＣＦＭ
（３：０）および信号ＣＲＣＦＭ（７：４）を出力する
冗長比較部４１００．０〜４１００．７と、冗長比較部
４１００．０〜４１００．７からの比較結果をもとに、
マルチプレクサ８１８の動作を制御するための信号ＣＲ
ＩＳＯＬＬ〜ＣＲＩＳＯＲＲを出力するＩ／Ｏ選択信号
生成部４１１０と、パワーアップリセット信号ＶＰＵ−
ＲＳＴを受けて、冗長比較部４１００．０〜４１００．
７に対するリセット信号を生成するリセット信号生成部
４１２０とを含む。
【０３４８】図４２は、図４１に示した冗長比較部４１
００．０の構成を説明するための概略ブロック図であ
る。
【０３４９】冗長比較部４１００．０は、活性状態にお
いて電源電位レベルの信号ＶＲＤＴならびに信号ＶＲＤ
Ｔ２と、活性状態において接地電位レベルＧＮＤである
信号ＶＲＳＴおよび信号ＶＲＳＴ２とを受けて、信号Ｖ
ＰＵ−ＲＳＴの活性化に応じて、不揮発的に保持してい
るアドレス信号を出力するヒューズ素子部４１３０と、
ヒューズ素子部４１３０からの出力と、信号ＢＹＢｉｊ
（８：３）および信号ＢＹｉｊ（８：３）とを受けて、
列アドレス信号のうちの中位および上位のアドレス信号
との比較結果を出力する第１の比較回路４１４０と、第
１の比較回路４１２０からの出力と、アドレス変換およ
びバーストカウンタ部５５４からの出力と、ヒューズ素
子部４１１０からの出力とに応じて、冗長アドレスとの
変換を行なうか否かを示す信号ＣＲＣＦＭＤと、右のブ
ロックあるいは左のブロックのいずれのブロックとの置
換を行なうかを示す信号ＣＲＬＥまたは信号ＣＲＲＥを
出力する第２の比較回路４１５０とを含む。
【０３５０】図４３は、図４２に示した回路のうち、ヒ
ューズ素子部４１１０の構成を示す概略ブロック図であ
る。
【０３５１】ヒューズ素子部４１３０は、それぞれが信
号ＶＲＤＴ、信号ＶＲＤＴ２および信号ＶＲＳＴ、信号
ＶＲＳＴ２を受けるビット記憶部４２００．１〜４２０
０．８を含む。ビット記憶部４２００．１〜４２００．
８は、それぞれ不良アドレスの第１ビット〜第８ビット
を記憶している。ヒューズ素子部４１３０は、さらに、
信号ＣＲＦＵＥＮおよび信号ＣＲＦＵＥＮＢを出力する
活性化信号生成部４２１０と、対応する不良アドレスに
対する置換が、右側のブロックあるいは左側のブロック
のいずれと行なわれるかを示す情報を記憶するブロック
情報記憶部４２２０とを含む。
【０３５２】図４４は、図４３に示したビット記憶部４
２００．１の構成を示す回路図である。
【０３５３】他のビット記憶部４２００．２〜４２０
０．８の構成も基本的に同様である。ビット記憶部４２
００．１は、信号ＶＲＤＴを受けるノードと内部ノード
ｎ２２との間に接続されるヒューズ素子４２５０と、内
部ノードｎ２２と、信号ＶＲＳＴが与えられるノードと
の間に接続され、ゲートに信号ＶＰＵ−ＲＳＴを受ける
ｎチャネルＭＯＳトランジスタ４２５２と、内部ノード
ｎ２２と、信号ＶＲＳＴを受けるノードとの間に接続さ
れるｎチャネルＭＯＳトランジスタ４２５４と、信号Ｖ
ＲＤＴ２を受けるノードとを信号ＶＲＳＴ２を受けるノ
ードとの間に直列に接続されるｐチャネルＭＯＳトラン
ジスタ４２５６およびｎチャネルＭＯＳトランジスタ４
２５８とを含む。
【０３５４】ｐチャネルＭＯＳトランジスタ４２５６お
よびｎチャネルＭＯＳトランジスタ４２５８のゲート
は、内部ノードｎ２２と接続し、この内部ノードｎ２２
が、信号ＣＲＦＵ００Ｂを出力する。
【０３５５】一方、ｐチャネルＭＯＳトランジスタ４２
５６と、ｎチャネルＭＯＳトランジスタ４２５８との接
続ノードとｎチャネルＭＯＳトランジスタ４２５４のゲ
ートとが接続し、この接続ノードから信号ＣＲＦＵ０が
出力される。
【０３５６】信号ＣＲＦＵ０Ｂは、信号ＣＲＦＵ０の相
補信号である。ここで、ヒューズ素子４２５０が接続状
態である場合、トランジスタ４２５８は導通状態であっ
て、信号ＣＲＦＵ０は“Ｌ”レベル状態となる。
【０３５７】これに対して、ヒューズ素子４２５０が切
断されている状態では、信号ＶＰＵ−ＲＳＴの活性化に
応じて、トランジスタ４２５２が導通状態となると、こ
れに応じてトランジスタ４２５６も導通状態となり、信
号ＣＲＦＵ０は“Ｈ”レベルへと変化することになる。
【０３５８】図４５は、図４２に示した第１の比較回路
４１２０の構成を説明するための回路図である。
【０３５９】第１の比較回路４１２０は、信号ＢＹｉｊ
（８：３）および信号ＢＹＢｉｊ（８：３）のうち、３
ビット目の信号である信号ＢＹ３および信号ＢＹ３Ｂと
を受けて、ビット記憶部４２００．３からの出力信号Ｃ
ＲＦＵ０および信号ＣＲＦＵ０Ｂのいずれかを選択的に
出力するマルチプレクサ４３００と、信号ＢＹＢ（８：
３）と信号ＢＹＢ（８：３）のうち、４ビット目の列ア
ドレス信号の信号しＢＹ４およびＢＹ４Ｂとを受けて、
ビット記憶部４２００．４からの出力信号ＣＲＦＵ１お
よびその相補信号ＣＲＦＵ１Ｂとに応じて、いずれかを
選択的に出力するマルチプレクサ４３１０と、信号ＢＹ
ｉｊ（８：３）および信号ＢＹＢｉｊ（８：３）のう
ち、５ビット目の信号である信号ＢＹ５および信号ＢＹ
５Ｂとを受けて、ビット記憶部４２００．５からの出力
信号ＣＲＦＵ２および信号ＣＲＦＵ２Ｂのいずれかを選
択的に出力するマルチプレクサ４３２０と、信号ＢＹｉ
ｊ（８：３）および信号ＢＹＢｉｊ（８：３）のうち、
６ビット目の信号である信号ＢＹ６および信号ＢＹ６Ｂ
とを受けて、ビット記憶部４２００．６からの出力信号
ＣＲＦＵ３および信号ＣＲＦＵ３Ｂのいずれかを選択的
に出力するマルチプレクサ４３４０と、信号ＢＹｉｊ
（８：３）および信号ＢＹＢｉｊ（８：３）のうち、７
ビット目の信号である信号ＢＹ７および信号ＢＹ７Ｂと
を受けて、ビット記憶部４２００．７からの出力信号Ｃ
ＲＦＵ４および信号ＣＲＦＵ４Ｂのいずれかを選択的に
出力するマルチプレクサ４３５０と、信号ＢＹｉｊ
（８：３）および信号ＢＹＢｉｊ（８：３）のうち、８
ビット目の信号である信号ＢＹ８および信号ＢＹ８Ｂと
を受けて、ビット記憶部４２００．８からの出力信号Ｃ
ＲＦＵ５および信号ＣＲＦＵ５Ｂのいずれかを選択的に
出力するマルチプレクサ４３６０と、マルチプレクサ４
３００、４３１０および４３２０からの出力を受けるＮ
ＡＮＤ回路４３３０と、マルチプレクサ４３４０〜４３
６０の出力を受けるＮＡＮＤ回路４３７０と、ＮＡＮＤ
回路４３３０および４３７０からの出力と、活性化信号
生成回路４２１０からの出力信号ＣＲＦＵＥＮとを受け
て、比較結果を示す信号ＣＲＣＦＧＨを出力するＮＯＲ
回路４３８０とを含む。
【０３６０】マルチプレクサ４３００は、信号ＢＹ３を
受け、信号ＣＲＦＵ０が非活性状態において導通状態と
なる第１のトランスミッションゲート４３０２と、信号
ＢＹ３Ｂを受け、信号ＣＲＦＵ０が活性状態において導
通状態となるトランスミッションゲート４３０４とを含
む。
【０３６１】他のマルチプレクサ４３１０、４３２０、
４３４０、４３５０および４３６０についても、入力さ
れる信号および制御される信号の組合せが異なるのみ
で、基本的な構成はマルチプレクサ４３００と同様であ
る。
【０３６２】図４６は、図４２に示した第２の比較回路
４１３０の構成を示す回路図である。
【０３６３】第２の比較回路４１３０は、アドレス変換
およびバーストカウンタ部５５４からの信号ＢＹＣ
（２：１）および信号ＢＹＣＢ（２：１）のうち、第１
のビット目の列アドレス信号に対応する信号ＢＹ１およ
び信号ＢＹ１Ｂを受けて、ビット記憶部４２００．１か
らの信号ＣＲＦＵ０およびその相補信号ＣＲＦＵ０Ｂに
より制御されて、いずれか一方を出力するマルチプレク
サ４４００と、信号ＢＹＣＴ（２：１）と信号ＢＹＣＢ
（２：１）のうち、第２ビット目の列アドレス信号に相
当する信号ＢＹ２および信号ＢＹ２Ｂとを受けて、ビッ
ト記憶部４２００．２からの信号ＣＲＦＵ１および信号
ＣＲＦＵ１Ｂとに応じて、いずれかを選択的に出力する
マルチプレクサ４４１０とを含む。
【０３６４】第２の比較回路４１３０は、さらに、マル
チプレクサ４４００からの出力、マルチプレクサ４４１
０からの出力および第１の比較回路４１２０からの信号
ＣＲＣＦＧＨとを受けて、不良アドレスとの比較結果を
示す信号ＣＲＣＦＭＤを出力するＮＡＮＤ回路４４２０
と、ブロック情報記憶部４２２０からの信号ＣＲＦＵＳ
Ｂと、ＮＡＮＤ回路４４２０からの出力とを受けて、信
号ＣＲＬＥを出力するＮＯＲ回路４４３０と、ブロック
情報記憶部４２２０からの出力信号の信号ＣＲＦＵＳＢ
Ｂと、ＮＡＮＤ回路４４２０からの出力とを受けて、信
号ＣＲＲＥを出力するＮＯＲ回路４４４０とを含む。
【０３６５】以上のような構成とすることで、基本的に
図１６において説明したのと同様に、複数ビットからな
る列アドレス信号のうち、固定ビット部（バースト動作
における動作モードにおいて変化しない部分）について
は、第１の比較回路４１２０において比較結果が予め計
算された後、その結果に基づいて、アドレス変換および
バーストカウンタ５５４から出力されるアドレス信号の
うち、バーストアドレス部分と不良アドレスとの比較結
果が出るタイミングにおいて、冗長判定の結果がＮＡＮ
Ｄ回路４４２０から出力されることになる。
【０３６６】以上のような構成により、冗長アドレスと
置換動作が行なわれる場合でも、冗長判定のために要す
る時間が短縮され、ＳＤＲＡＭ等のアクセス時間を短縮
することが可能である。
【０３６７】［シフトレジスタの構成］図４７は、図３
６に示したシフトレジスタ５６０．０の構成を説明する
ための概略ブロック図である。
【０３６８】シフトレジスタ５６０．０は、プリデコー
ダ５５７からのプリデコードされた列アドレス信号ＣＦ
ＬＩｉｊｋ（１５：０）を受けるレジスタ４５００．０
〜４５００．１５と、シフトレジスタ制御信号生成部４
５０２とを含む。
【０３６９】シフトレジスタ制御信号生成部４５０２
は、接地電位レベルの信号ＣＲＮＹ０ｉｊｋを受けるイ
ンバータ４５１０と、信号ＣＲＹＳＥＬｉｊをバッファ
回路３００２でバッファ処理した信号ＣＲＹＰＵＬｉｊ
ｋを受けて反転して出力するインバータ４５１２と、イ
ンバータ４５１２の出力を受けて信号ＣＲＣＹＰとして
出力するインバータ４５１４と、インバータ４５１４の
出力を受けて信号ＣＲＣＹＰＢとして出力するインバー
タ４５１６とを含む。
【０３７０】シフトレジスタ制御信号生成部４５０２
は、さらに、信号ＣＲＣＷＴＥｉｊｋを受けるインバー
タ４５１８と、インバータ４５１２の出力およびインバ
ータ４５１８の出力を受けて信号ＣＲＣＲＥＢとして出
力するＮＡＮＤ回路４５２０と、ＮＡＮＤ回路４５２０
の出力を受けて信号ＣＲＣＲＥを出力するインバータ４
５２２と、信号ＣＲＣＷＴＥｉｊｋとインバータ４５１
２の出力を受けて信号ＣＲＣＷＥＢを出力するＮＡＮＤ
回路４５２４と、ＮＡＮＤ回路４５２４の出力を受けて
反転し、信号ＣＲＣＷＥとして出力するインバータ４５
２６と、信号ＣＲＳＣＬｉｊｋを受けて信号ＣＲＳＦＴ
Ｂを出力するインバータ４５３０と、インバータ４５３
０の出力を受けて、信号ＣＲＳＦＴを出力するインバー
タ４５３２と、信号ＣＲＣＦＣＬＲｉｊｋを受け、信号
ＣＦＣＬＲを出力するインバータ４５３４とを含む。
【０３７１】図４８は、図３６に示したシフトレジスタ
５６０．１の構成を説明するための概略ブロック図であ
る。
【０３７２】シフトレジスタ５６０．１は、プリデコー
ダ５５６．１からの信号ＣＦＬＩｉｊｋ（３：０）をそ
れぞれが受けるレジスタ部４６００．０〜４６００．３
と、シフトレジスタ制御信号生成部４６１０とを備え
る。
【０３７３】シフトレジスタ制御信号生成部４６１０
は、信号ＣＲＹＰＵＬｉｊｋを受けるインバータ４６２
０と、インバータ４６２０の出力を受けて、信号ＣＲＣ
ＹＰを出力するインバータ４６２２と、インバータ４６
２２の出力を受けて、信号ＣＲＣＹＰＢを出力するイン
バータ４６２４と、信号ＣＲＣＷＴＥｉｊｋを受けるイ
ンバータ４６３０と、インバータ４６３０およびインバ
ータ４６２０の出力を受けて、信号ＣＲＣＲＥＢを出力
するＮＡＮＤ回路４６３２と、ＮＡＮＤ回路４６３２の
出力を受けて信号ＣＲＣＲＥを出力するインバータ４６
３４と、インバータ４６２０およびインバータ４６３０
の出力を受けて、信号ＣＲＣＷＥＢを出力するＮＡＮＤ
回路４６３６と、ＮＡＮＤ回路４６３６の出力を受け
て、信号ＣＲＣＷＥを出力するインバータ４６３８とを
含む。
【０３７４】シフトレジスタ制御信号生成部４６１０
は、さらに、信号ＣＲＳＣＬｉｊｋを受けて、信号ＣＲ
ＳＦＴＢを出力するインバータ４６４０と、インバータ
４６４０の出力を受けて、信号ＣＲＳＦＴを出力するイ
ンバータ４６４２と、信号ＣＲＷＭｉｊｋと信号ＣＲＣ
ＦＣＬＲｉｊｋとを受けるＮＯＲ回路４６４４と、ＮＯ
Ｒ回路４６４４の出力を受けて、信号ＣＲＷＭ（ライト
マスク動作を指示するための信号）を出力するインバー
タ４６４６とを含む。
【０３７５】図４９は、図３６に示したシフトレジスタ
５６０．２の構成を説明するための概略ブロック図であ
る。
【０３７６】シフトレジスタ５６０．２は、プリデコー
ダ５５６．２からの信号ＣＦＬＩｉｊｋ（３：０）をそ
れぞれが受けるレジスタ部４７００．０〜４７００．３
と、シフトレジスタ制御信号生成部４７１０とを備え
る。
【０３７７】シフトレジスタ制御信号生成部４７１０
は、信号ＣＲＹＰＵＬｉｊｋを受けるインバータ４７２
０と、インバータ４７２０の出力を受けて、信号ＣＲＣ
ＹＰを出力するインバータ４７２２と、インバータ４７
２２の出力を受けて、信号ＣＲＣＹＰＢを出力するイン
バータ４７２４と、信号ＣＲＣＷＴＥｉｊｋを受けるイ
ンバータ４７３０と、インバータ４７３０およびインバ
ータ４７２０の出力を受けて、信号ＣＲＣＲＥＢを出力
するＮＡＮＤ回路４７３２と、ＮＡＮＤ回路４７３２の
出力を受けて信号ＣＲＣＲＥを出力するインバータ４７
３４と、インバータ４７２０およびインバータ４７３０
の出力を受けて、信号ＣＲＣＷＥＢを出力するＮＡＮＤ
回路４７３６と、ＮＡＮＤ回路４７３６の出力を受け
て、信号ＣＲＣＷＥを出力するインバータ４７３８とを
含む。
【０３７８】シフトレジスタ制御信号生成部４７１０
は、さらに、信号ＣＲＳＣＬｉｊｋを受けて、信号ＣＲ
ＳＦＴＢを出力するインバータ４７４０と、インバータ
４７４０の出力を受けて、信号ＣＲＳＦＴを出力するイ
ンバータ４７４２とを含む。
【０３７９】信号ＣＲＣＦＣＬＲｉｊｋは、信号ＣＲＷ
Ｍ（ライトマスク動作を指示するための信号）および信
号ＣＦＣＬＲとして、レジスタ部４７００．０〜４７０
０．３に与えられる。
【０３８０】以上説明したシフトレジスタ回路５６０．
０、５６０．１および５６０．２におけるレジスタ部４
５００．０〜４５００．１５、レジスタ部４６００．０
〜４６００．３、レジスタ部４７００．０〜４７００．
３の構成はいずれも入力される信号が異なるのみで、そ
の基本的な構成は同様である。
【０３８１】図５０は、レジスタ部４６００．０の構成
を説明するための概略ブロック図である。
【０３８２】図５０を参照して、レジスタ部４６００．
０は、信号ＣＦＬＩｉｊｋ（３：０）のうち、対応する
ビットの信号のＣＦＬＩＮと、信号ＣＲＳＦＴＢおよび
信号ＣＲＳＦＴと、信号ＣＦＣＬＲとを受ける第１のレ
ジスタ回路４８００と、信号ＣＲＳＦＴＢおよび信号Ｃ
ＲＳＦＴと信号ＣＦＣＬＲならびに信号ＣＲＷＭとを受
ける第２のレジスタ回路４８１０と、第２のレジスタ回
路の出力と、信号ＣＦＬＩＮとを受けて、信号ＣＲＣＲ
ＥＢおよびＣＲＣＥ、信号ＣＲＣＷＥＢおよび信号ＣＲ
ＣＷＥおよび信号ＣＲＣＹＰＢおよび信号ＣＲＣＹＰと
に制御されて、いずれかを選択的に出力するマルチプレ
クサ４８２０とを含む。
【０３８３】図５１は、図５０に示した第１のレジスタ
回路４８００の構成を説明するための回路図である。
【０３８４】第１のレジスタ回路４８００は、信号ＣＦ
ＬＩＮを受け、信号ＣＲＳＦＴおよびその相補信号ＣＲ
ＳＦＴＢとにより制御されるクロックトインバータ回路
４８５０と、クロックトインバータ回路４８５０の出力
と、信号ＣＦＣＬＲとを受けるＮＯＲ回路４８５２と、
ＮＯＲ回路４８５２の出力を受けて、信号ＣＲＳＦＴお
よび信号ＣＲＳＦＴＢとによりクロックトインバータ回
路４８５０とは相補的に動作するクロックトインバータ
回路４８５４と、ＮＯＲ回路４８５２の出力を受け、信
号ＣＲＳＦＴおよびその相補信号ＣＲＳＦＴＢとにより
制御されるクロックトインバータ回路４８６０と、クロ
ックトインバータ回路４８６０の出力と、信号ＣＦＣＬ
Ｒとを受けて信号ＣＦＧＯＵＴを出力するＮＯＲ回路４
８６２と、ＮＯＲ回路４８６２の出力を受けて、信号Ｃ
ＲＳＦＴおよび信号ＣＲＳＦＴＢとによりクロックトイ
ンバータ回路４８６０とは相補的に動作するクロックト
インバータ回路４８６４とを含む。
【０３８５】図５２は、図５０に示した第２のレジスタ
回路４８１０の構成を説明するための回路図である。
【０３８６】第２のレジスタ回路４８１０は、信号ＣＦ
ＧＯＵＴを受け、信号ＣＲＳＦＴおよびその相補信号Ｃ
ＲＳＦＴＢとにより制御されるクロックトインバータ回
路４９５０と、クロックトインバータ回路４９５０の出
力と、信号ＣＦＣＬＲとを受けるＮＯＲ回路４９５２
と、ＮＯＲ回路４９５２の出力を受けて、信号ＣＲＳＦ
Ｔおよび信号ＣＲＳＦＴＢとによりクロックトインバー
タ回路４９５０とは相補的に動作するクロックトインバ
ータ回路４９５４と、ＮＯＲ回路４９５２の出力を受
け、信号ＣＲＳＦＴおよびその相補信号ＣＲＳＦＴＢと
により制御されるクロックトインバータ回路４９６０
と、クロックトインバータ回路４９６０の出力と、信号
ＣＲＷＭとを受けて信号ＣＦＧＯを出力するＮＯＲ回路
４９６２と、ＮＯＲ回路４９６２の出力を受けて、信号
ＣＲＳＦＴおよび信号ＣＲＳＦＴＢとによりクロックト
インバータ回路４９６０とは相補的に動作するクロック
トインバータ回路４９６４とを含む。
【０３８７】図５３は、図５０に示したマルチプレクサ
回路４８２０の構成を説明するための回路図である。
【０３８８】マルチプレクサ回路４８２０は、信号ＣＦ
ＬＩＮを受け、信号ＣＲＣＲＥおよびその相補信号ＣＲ
ＣＲＥＢとにより制御されるクロックトインバータ回路
５００２と、第２のレジスタ回路４８１０からの出力信
号の信号ＣＦＧＯを受け、信号ＣＲＣＷＥおよびその相
補信号の信号ＣＲＣＷＥＢとにより制御されるクロック
トインバータ回路５００４と、クロックトインバータ回
路５００２および５００４の出力を受けるインバータ５
００６と、インバータ５００６の出力を受けて、信号Ｃ
ＲＣＹＰおよびその相補信号の信号ＣＲＣＹＰＢとによ
り制御されて、インバータ５００６の入力ノードに与え
るクロックトインバータ５００８と、インバータ５００
６の出力を受けるインバータ５０１０と、インバータ５
０１０の出力を受けて、シフトレジスタ回路の出力信号
の信号ＣＦＬとして出力するインバータ５０１２とを含
む。
【０３８９】図５４は、図３６に示したシフトレジスタ
４６０．１の構成を説明するための概略ブロック図であ
る。
【０３９０】シフトレジスタ回路４６０．１は、左側ブ
ロックの冗長列に対する選択信号ＣＲＦＰＢＬＢ（３：
０）を出力するレジスタ部５１００．０〜５１００．３
と、右側ブロックの冗長列に対する選択信号ＣＲＦＰＢ
ＲＢ（３：０）を出力するレジスタ部５１００．４〜５
１００．７と、シフトレジスタ制御信号生成部５２００
とを含む。
【０３９１】シフトレジスタ制御信号生成部５２００
は、信号ＣＲＹＰＵＬｉｊｋｉｊｋを受けるインバータ
５２１０と、インバータ５２１０の出力を受けて信号Ｃ
ＲＣＹＰとして出力するインバータ５２１４と、インバ
ータ５２１４の出力を受けて信号ＣＲＣＹＰＢとして出
力するインバータ５２１６とを含む。
【０３９２】シフトレジスタ制御信号生成部５２００
は、さらに、信号ＣＲＣＷＴＥｉｊｋを受けるインバー
タ５２１８と、インバータ５２１０の出力およびインバ
ータ５２１８の出力を受けて信号ＣＲＣＲＥＢとして出
力するＮＡＮＤ回路５２２０と、ＮＡＮＤ回路５２２０
の出力を受けて信号ＣＲＣＲＥを出力するインバータ５
２２２と、信号ＣＲＣＷＴＥｉｊｋとインバータ５２１
０の出力を受けて信号ＣＲＣＷＥＢを出力するＮＡＮＤ
回路５２２４と、ＮＡＮＤ回路５２２４の出力を受けて
反転し、信号ＣＲＣＷＥとして出力するインバータ５２
２６と、信号ＣＲＳＣＬｉｊｋを受けて信号ＣＲＳＦＴ
Ｂを出力するインバータ５２３０と、インバータ５２３
０の出力を受けて、信号ＣＲＳＦＴＢを出力するインバ
ータ５２３２と、信号ＣＲＣＦＣＬＲｉｊｋと信号ＣＲ
ＷＭｉｊｋとを受け信号ＣＲＷＭＢを出力するＮＯＲ回
路５２３４と、信号ＣＲＣＦＣＬＲｉｊｋとを受け信号
ＣＦＣＬＲＢを出力するインバータ５２３４とを含む。
【０３９３】図５５は、図５４に示したシフトレジスタ
部５１００．０の構成を説明するための概略ブロック図
である。
【０３９４】図５０を参照して、レジスタ部５１００．
０は、冗長デコーダ４５６からの信号ＣＲＣＦＭＢ
（７：０）のうち、対応するビットの信号のＣＦＧＢＩ
Ｎと、信号ＣＲＳＦＴＢおよび信号ＣＲＳＦＴと、信号
ＣＦＣＬＲＢとを受ける第１のレジスタ回路５４００
と、信号ＣＲＳＦＴＢおよび信号ＣＲＳＦＴと信号ＣＦ
ＣＬＲＢならびに信号ＣＲＷＭＢと第１のレジスタ５４
００出力とを受ける第２のレジスタ回路５４１０と、第
２のレジスタ回路の出力と、信号ＣＦＧＢＩＮとを受け
て、信号ＣＲＣＲＥＢおよび信号ＣＲＣＥ、信号ＣＲＣ
ＷＥＢおよび信号ＣＲＣＷＥＢおよび信号ＣＲＣＹＰＢ
および信号ＣＲＣＹＰとに制御されて、いずれかを選択
的に出力するマルチプレクサ５４２０とを含む。
【０３９５】図５６は、図５５に示した第２のシフトレ
ジスタ回路５４１０の構成を示す概略ブロック図であ
る。
【０３９６】第２のレジスタ回路５４１０は、第１のシ
フトレジスタ回路５４００の出力の信号ＣＦＧＢＢを受
け、信号ＣＲＳＦＴおよびその相補信号ＣＲＳＦＴＢと
により制御されるクロックトインバータ回路５５５０
と、クロックトインバータ回路５５５０の出力と、信号
ＣＦＣＬＲＢとを受けるＮＡＮＤ回路５５５２と、ＮＡ
ＮＤ回路５５５２の出力を受けて、信号ＣＲＳＦＴおよ
び信号ＣＲＳＦＴＢとによりクロックトインバータ回路
５５５０とは相補的に動作するクロックトインバータ回
路５５５４と、ＮＡＮＤ回路５５５２の出力を受け、信
号ＣＲＳＦＴおよびその相補信号ＣＲＳＦＴＢとにより
制御されるクロックトインバータ回路５５６０と、クロ
ックトインバータ回路５５６０の出力と、信号ＣＲＷＭ
とを受けて信号ＣＦＳＯＢＢを出力するＮＡＮＤ回路５
５６２と、ＮＡＮＤ回路５５６２の出力を受けて、信号
ＣＲＳＦＴおよび信号ＣＲＳＦＴＢとによりクロックト
インバータ回路５５６０とは相補的に動作するクロック
トインバータ回路５５６４とを含む。
【０３９７】図５７は、図５５に示したマルチプレクサ
回路５４２０の構成を説明するための回路図である。
【０３９８】マルチプレクサ回路５４２０は、信号ＣＦ
ＧＢＩＮＢを受け、信号ＣＲＣＲＥおよびその相補信号
ＣＲＣＲＥＢとにより制御されるクロックトインバータ
回路５００２と、第２のレジスタ回路５４１０からの出
力信号の信号ＣＦＳＯＢＢを受け、信号ＣＲＣＷＥおよ
びその相補信号の信号ＣＲＣＷＥＢとにより制御される
クロックトインバータ回路６００４と、クロックドイン
バータ６００２および６００４の出力を受けるインバー
タ６００３と、信号ＣＲＣＹＰおよびその相補信号のＣ
ＲＣＹＰＢにより制御され、インバータ６００３の出力
を受けてインバータ６００３の入力に帰還させるインバ
ータ６００５と、クロックトインバータ回路６００２お
よび６００４の出力を一方の入力ノードに受け、他方の
入力ノードに信号ＣＲＣＹＰを受けるＮＡＮＤ回路６０
０６と、ＮＡＮＤ回路６００６の出力を受けるインバー
タ６０１０と、インバータ６０１０の出力を受けて、シ
フトレジスタ回路の出力信号の信号ＣＦＰＢＢとして出
力するインバータ６０１２とを含む。
【０３９９】以上のような構成とすることで、図１６に
おいて説明したとおり、アクセス時間を劣化させること
なく冗長メモリセル列との置換動作を行なうことが可能
となる。
【０４００】［実施の形態３］図５８は、実施の形態３
のＳＤＲＡＭの構成のうち、各バンクの配置とデータ入
出力端子ＤＱ０〜ＤＱ１５の配置ならびに、メインアン
プ、グローバルＩ／Ｏ線対Ｇ−Ｉ／Ｏの配置を説明する
ための概略ブロック図である。すなわち、以下に説明す
るように、各バンクの配置は実施の形態２のＳＤＲＡＭ
１０１０とは異なっている。
【０４０１】メモリセルブロック１００ａ〜１００ｐ
は、それぞれ８つのバンクに分配されている。図５８で
は、ＳＤＲＡＭの左半分の構成をしめす。
【０４０２】メモリセルブロック１００ａのうちの左側
のブロックがバンク０に、メモリセルブロック１００ｌ
のうちの右側のブロックがバンク０に対応する。
【０４０３】一方、メモリセルブロック１００ａの右側
のブロックとメモリセルブロック１００ｌの左側のブロ
ックがバンク１に対応する。
【０４０４】以下同様にして、メモリセルブロック１０
０ｄの左側のブロックがバンク７に、メモリブロック１
００ｊの右側のブロックがバンク７に対応している。
【０４０５】すなわち、各バンクは、チップ長辺方向の
中心軸線と、これに垂直であって、メモリセルブロック
１００ｂと、１００ｃとの間を走る軸線の交点とに対し
て、各バンクが対称になるように配置されている。
【０４０６】図５９は、図５８に示したＩ／Ｏバッファ
回路の構成を説明するための概略ブロック図である。
【０４０７】［データ入出力部の詳細構成］図５９は、
データ入出力端子ＤＱ０に対応する入出力回路６０００
の構成を示す回路図である。
【０４０８】図５９を参照して、アドレスバスＥＶＥＮ
０は、バンク０〜バンク３の偶数アドレス領域に接続さ
れるデータバスであり、アドレスバスＯＤＤ０は、バン
ク０〜バンク３の奇数アドレス領域に接続されるデータ
バスである。また、アドレスバスＥＶＥＮ１は、バンク
４〜バンク７の偶数アドレス領域に接続されるデータバ
スであり、アドレスバスＯＤＤ１は、バンク４〜バンク
７の奇数アドレス領域に接続されるデータバスである。
【０４０９】入出力回路６０００は、選択されたバンク
および出力する最初のデータに相当するアドレスが偶数
であるか奇数であるかに応じてアドレスバスＥＶＥＮ
０、ＯＤＤ０、ＥＶＥＮ１およびＯＤＤ１のうちいずれ
か１つを選択しアドレスバスから伝達されたデータをレ
シーバ活性化信号Ｒ−ＥＮに応じて出力するリードデー
タレシーバ回路６１４２、６１４３と、リードクロック
ＲＣＬＫ（ｃｔｒ）でシフト動作を行ないセレクト信号
を出力するシフトレジスタ６１６２と、シフトレジスタ
６１６２の出力するセレクト信号に応じてそれぞれリー
ドデータレシーバ６１４２、６１４３が出力するデータ
を内部に取込むラッチ回路６１４６、６１４８を含む。
【０４１０】入出力回路６０００は、さらに、ＤＤＲ−
ＳＤＲＡＭモードでは、外部クロック信号の２倍周波数
のクロック信号から偶数番目の活性化部分のみを抽出し
たクロック信号ＣＬｅと、奇数番目の活性化部分のみを
抽出したクロック信号ＣＬｏとを受けてＣＡＳレイテン
シおよびモードレジスタの設定に応じてデータ出力用ク
ロックＣＫ１、ＣＫ２として入出力回路内部に伝達する
スイッチ６１６６と、出力クロックＣＫ２に応じてデー
タをシフトするシフトレジスタ６１６４と、出力クロッ
クＣＫ１に応じてデータをシフトするシフトレジスタ６
１７２とを含む。ラッチ６１４６、６１４８はそれぞれ
シフトレジスタ６１７２、６１６４の出力に応じてラッ
チしたデータを選択し出力する。
【０４１１】入出力回路６０００は、さらに、イネーブ
ル信号ＯＥによって活性化されデータを端子ＤＱ０に対
して出力する出力バッファ１０７２ｂと、出力クロック
ＣＫ１の活性化に応じてラッチ６１４８の出力を出力バ
ッファ１０７２ｂに与えるスイッチ６１６８と、出力ク
ロックＣＫ２の活性化に応じてラッチ６１４６の出力を
出力バッファ１０７２ｂに与えるスイッチ６１７０とを
含む。
【０４１２】入出力回路６０００は、さらに、端子ＤＱ
０に外部から入力されたデータをイネーブル信号ＷＥに
応じて増幅して入力する入力バッファ１０７２ａと、信
号ＦＣおよび信号／ＦＣにそれぞれ応じて入力バッファ
１５２の出力を内部に伝達するスイッチ６１７６、６１
７８と、信号／ＦＣをシフトクロックとして受けセレク
ト信号を出力するシフトレジスタ６１７４と、信号／Ｆ
Ｃをシフトクロックとして受けセレクト信号を出力する
シフトレジスタ６１８０と、シフトレジスタ６１７４が
出力するセレクト信号に応じて、スイッチ６１７６を介
して伝達された信号を取込むラッチ６１５６と、シフト
レジスタ６１８０が出力するセレクト信号に応じてスイ
ッチ６１７８が伝達する信号を取込むラッチ６１５４と
を含む。
【０４１３】入出力回路６０００は、さらに、ライトク
ロックＷＣＬＫ（ｌｏｃ）をシフトクロックとして受け
セレクト信号を出力するシフトレジスタ６１８２と、シ
フトレジスタ６１８２が出力するセレクト信号に応じて
ラッチ６１５４、６１５６が出力するデータを受けるマ
ルチプレクサ回路６１５８とをさらに含む。マルチプレ
クサ回路６１５８は受けたデータを書込むバンクおよび
最初に外部より受け取ったデータを書込むアドレス（フ
ァーストアドレス）が偶数であるか奇数であるかに応じ
てデータバスＥＶＥＮ０、ＯＤＤ０、ＥＶＥＮ１、ＯＤ
Ｄ１にデータを分配して出力し、選択されたバスをドラ
イブする。
【０４１４】通常動作モードにおける動作を簡単に説明
すると、バンク０〜バンク３の偶数アドレス領域、奇数
アドレス領域からくるデータまたはバンク４〜バンク７
の偶数アドレス領域、奇数アドレス領域からくるデータ
のいずれかがレシーバ６１４２、６１４３の入力部に設
けられた４点スイッチ部分で区別され、取込まれる。
【０４１５】ここにはバンクの上位／下位を区別する信
号と、バースト読出時の最初のアドレスが偶数アドレス
か奇数アドレスかを示す信号が入力される。レシーバ６
１４３、ラッチ６１４８、スイッチ６１６８の設けられ
ている経路が最初に出力されるデータの経路でありレシ
ーバ６１４２、ラッチ６１４６、スイッチ６１７０の設
けられている経路が２番目のデータが出力される経路で
ある。
【０４１６】レシーバ６１４３、６１４２の入力部のス
イッチを経たデータはアンプで増幅されラッチ６１４
８、６１４６の入力部のセレクタ部分に転送される。こ
こで、セレクタはラッチに含まれる４経路のうち１つを
選択する。この経路の選択は、セレクト信号をラッチに
入力するシフトレジスタ６１６２に与えられるリード用
の内部クロックＲＣＬＫ（ｃｔｒ）応じて順次シフトさ
れ、入力されてきたデータは順次ラッチされる。
【０４１７】ラッチに格納されたデータは、ラッチに入
力されたときのクロックと異なるクロックを基準として
出力される。出力側のクロックＣＬｅ、ＣＬｏに応じて
シフト動作を行なうシフトレジスタ６１６４、６１７２
が出力するセレクト信号によって順次、ラッチの出力側
の選択経路がシフトする。出力データのうち奇数番目に
出すデータがラッチ６１４８に格納されており、偶数番
目に出力するデータがラッチ６１４６に格納されてい
る。したがって、リードコマンドを認識したリードクロ
ックＲＣＬＫ（ｃｔｒ）からデータを外部に出力するま
でのレイテンシにより、クロックＣＬｅとクロックＣＬ
ｏのいずれがスイッチ６１６８に制御信号として入力さ
れるかが決まり、スイッチ６１７０には他方のクロック
が制御信号として入力される。たとえば、レイテンシ
が、１．５ならばクロックＣＬｏがスイッチ６１６８に
制御信号として入力され、クロックＣＬｅがスイッチ６
１７０の制御信号として入力される。
【０４１８】ライト時には、外部より最初に入力される
データは無条件にラッチ６１５６に転送され、次に入力
されるデータは無条件にラッチ６１５４に転送され、以
降ラッチ６１５６、６１５４に交互にデータが転送され
る。
【０４１９】ラッチされたデータは、ライト用の内部ク
ロックＷＣＬＫ（ｌｏｃ）に応じマルチプレクサ回路６
１５８に伝達される。マルチプレクサ回路６１５８はバ
ンクアドレスとバーストデータの最初のアドレスに応じ
て対応するデータバスにデータを出力する。
【０４２０】図６０は、データマスクデータを入力する
ためのデータ入出力回路６４００の構成を示す概略ブロ
ック図である。
【０４２１】データ入出力回路６４００の基本的な構成
は、図５９に示した入出力回路と容量のバランスを取る
ために同一の構成となっている。このような構成とする
ことで、データマスクデータＤＭ０〜ＤＭ４は入力され
るのみであるものの、データ入出力端子ＤＱ０〜３１と
入力容量のバランスがとれ、入力速度のマージンを向上
できる。
【０４２２】ここで、マスクデータをアレイ側に伝達す
るタイミングとしては、書込みデータと同一の転送クロ
ックで転送しても良いし、書込みデータよりも少し早め
（たとえば、０．５クロック）のクロックで転送しても
よい。
【０４２３】書込みデータと同一の転送クロックで転送
すれば、回路制御が容易となる。一方、書込みでーたよ
りも少早めのクロックで転送すれば、マスクデータのア
レイへの到着が、書込みデータの到着よりも確実に早く
なり、確実なマスク動作を実現できる。
【０４２４】図６１は、データ入力クロックＱＳの入力
されるデータ入出力回路６５００の構成を示す概略ブロ
ック図である。
【０４２５】データ入出力回路６５００の基本的な構成
は、図５９に示した入出力回路と容量のバランスを取る
ために同一の構成となっている。
【０４２６】ただし、データ出力側のラッチ回路６１４
６の保持データは”Ｌ”レベルに、ラッチ回路６１４８
の保持データは”Ｈ”レベルにそれぞれ固定されてい
る。
【０４２７】データの出力が開始されるまでは、出力端
子ＱＳは、フローティング状態である。制御回路６５１
０により、データの出力サイクルの１クロック前からデ
ータの出力サイクルまでは、出力レベルは”Ｌ”レベル
にクランプされる。
【０４２８】データの出力が開始されると、”Ｈ”、”
Ｌ”、”Ｈ”、”Ｌ”レベルのデータがが交互に出力さ
れる。
【０４２９】信号ＱＳの取込みの際には、外部から入力
される信号ＱＳのエッジが検出され、これに応じて入力
バッファ１０７２ａを介して、ラッチ回路６１５４およ
び６１５６への取込みが行なわれる。
【０４３０】図６２は、１Ｇビットの半導体記憶装置の
リード時のデータ系に、用いられるリピータの構成を示
す図である。
【０４３１】図６２を参照して、アレイからのデータア
ンプ７６２４の奇数アドレスからのデータはデータバス
７６２６によってリピータ７６２２に伝達され、偶数ア
ドレスからのデータはデータバス７６２８によってリピ
ータ７６２２に伝達される。
【０４３２】リピータ７６２２は、制御回路７６３０に
よって制御される。リピータにより伝達されたデータ
は、マルチプレクサ７６３２に与えられ、マルチプレク
サ７６３２によって選択されたデータは、ラッチ回路７
６３４にて一時保持される（ここでは、ラッチ回路を２
個のみ抜き出して表示している）。２個のラッチのデー
タはマルチプレクサ７６３６によって選択され、出力バ
ッファ７６３８を介してデータ端子７６４０から出力さ
れる。
【０４３３】図６３は、１Ｇビットの半導体記憶装置の
ライト時のデータ系にて用いられるリピータを示す図で
ある。
【０４３４】図６３を参照して、ライト時にはデータ端
子７６７０から入力されたデータはリード時と逆の流れ
でメモリアレイに書込まれる。
【０４３５】書込み動作時、書込みデータは、入力パッ
ドよりストローブ信号ＱＳの立上りおよび立下りの両エ
ッジにおいて取込まれる。この書込みデータは、デマル
チプレクサ７６６６により、偶数番用ラッチ７６６４ａ
と奇数番用ラッチ７６６４ｂにインターリーブして書込
まれる。取込まれたデータは、再度デマルチプレクサ７
６６２によりデータバス７６５６、７６５８に伝達さ
れ、アレイ端にあるライトドライバ７６５４に伝達され
る。
【０４３６】ここでは、書込みデータの位相差を制御す
る手段としてリピータが用いられる。図６３において
は、データバスにしかリピータが記載されてないが、コ
マンド等を伝達するバスにも実際には配置されている。
ただし、コマンド等は信号の伝達が一方向のため片方向
へのリピータが用いられるのに対し、データバスの場合
は両方向へのリピータとなる。
【０４３７】図６４は、マスクデータが入力される場合
のデータの流れを説明するための図である。
【０４３８】書込み動作時、ライトマスクデータも、入
力パッドよりストローブ信号ＱＳの立上りおよび立下り
の両エッジにおいて取込まれる。このライトマスクデー
タは、デマルチプレクサ７６６６により、偶数番用ラッ
チ７６６４ａと奇数番用ラッチ７６６４ｂにインターリ
ーブして書込まれる。取込まれたデータは、再度デマル
チプレクサ７６６２によりデータバス７６５６、７６５
８に伝達され、各バンクのコラムコントロール部７６８
０に伝達される。
【０４３９】マスクデータの場合は、書込動作において
しか入力されることがあり得ないため、このマスクデー
タの入出力系から各バンクの列コントロール系までの経
路には、ユニディレクショナルなリピータが設けられて
いる。
【０４４０】［データマスク動作を行なうための構成］
データマスク動作は、データマスク信号が活性化された
データ入出力端子に対応するデータの書込系において、
以下のような動作を行なうことで実現可能である。
【０４４１】すなわち、第１の方法としては、データ書
込時の列選択線を活性化するためのプリデコード線を非
活性化する。言い換えれると列選択線を活性化させない
という方法である。
【０４４２】データがメモリセルに与えられても、列選
択線が活性化されなければ、センスアンプ部とＩ／Ｏ線
とは分離された状態であり、ライトデータがセンスアン
プに達することはない。
【０４４３】これを実現するためには、列選択線活性化
信号ためのトリガ信号をマスクデータの担当するビット
線ごとに分離し、列デコーダのトリガ信号を非活性化す
るという構成が可能である。
【０４４４】または、活性化する列選択線のアドレスを
示すプリデコード信号を非活性化する構成が可能であ
る。
【０４４５】さらには、活性化される列選択線のアドレ
スを示すプリデコード信号の保持されているシフトレジ
スタ内のラッチをクリアするという構成でも可能であ
る。この時、スペア領域のメモリセルに対応する列選択
線が活性化されている場合もあり得るので、冗長部分に
置換されている列選択線は、マスクデータに対応する冗
長部分の列選択線が非活性化される。
【０４４６】さらに、第２には、プリデコード信号が保
持されているシフトレジスタ中のラッチ回路の記憶デー
タをクリアしてしまうという構成である。
【０４４７】第３には、データマスク信号が活性化して
いるアレイに対応したライトドライバを非活性化し、デ
ータをメモリセルアレイへ出力させないという構成であ
る。
【０４４８】第４には、以上説明した構成を組合せ、た
とえば第１番目のように列選択線を活性化せずかつ第３
の例のようにライトドライバを非活性化するという構成
や、シフトレジスタ中のラッチデータをクリアしかつラ
イトドライバを非活性化するという構成などである。
【０４４９】以下では、まずシフトレジスタ中のデータ
をクリアすることで、列選択線を活性化させない構成に
ついて説明する。
【０４５０】図６５はシフト回路５５６の構成を説明す
るための回路図である。図６５を参照して、シフト回路
５５６は、入力信号ＩＮ（プリデコード信号あるいは冗
長判定結果）が与えられるノードＮ０と、ノードＮ０が
接続される経路を信号ＷＲＩＴＥ（ＦＬＡＧ）または信
号ＲＥＡＤ（ＦＬＡＧ）とに応じて、読出動作または書
込動作において切換えるためのデマルチプレクサ６２０
０と、書込動作において、デマルチプレクサ６２００か
らの出力を受けて、順次シフト動作を行なうシフト回路
６２３１と、マルチプレクサ回路６２００の出力を受け
て、読出動作において、読出データを伝達するためのノ
ードＮ５と、シフト回路６２３１の出力ノードまたはノ
ードＮ５とを、データが出力されるノードＮ６と選択的
に接続するためのマルチプレクサ回路６２５０と、信号
／ＲＳＴ（リセット信号）と信号ＭＤ（マスクデータ）
とを受けて、信号／ＩＲＳＴを出力するＡＮＤ回路６２
０１と、信号／ＩＲＳＴにより活性化され、ノードＮ５
のレベルを保持するためのラッチ回路６２５２と、信号
／ＩＲＳＴにより活性化され、ノードＮ６のレベルを保
持するためのラッチ回路６２５４とを含む。
【０４５１】マルチプレクサ６２００は、ノードＮ０と
シフト回路６２３１の入力ノードとを信号ＷＲＩＴＥに
応じて選択的に接続するためのスイッチ回路２０２と、
ノードＮ０とノードＮ５とを信号ＩＲＥＡＤに応じて選
択的に接続するためのスイッチ回路６２３２とを含む。
【０４５２】シフト回路６２３１は、シフト回路６２３
１の入力ノードとノードＮ１との間に接続され、信号／
ＷＤＦに応じて導通または非導通状態となるスイッチ回
路６２０４と、ノードＮ１と一方の入力ノードが接続
し、他方の入力ノードに信号／ＩＲＳＴを受けるＮＡＮ
Ｄ回路６２０６と、ＮＡＮＤ回路６２０６の出力を受け
て反転し、ノードＮ１に出力するインバータ６２０８
と、ＮＡＮＤ回路６２０６の出力を受け、シフト回路を
制御するためのシフトクロック信号ＳＨＩＦＴの相補信
号である信号／ＳＨＩＦＴに応じて導通状態となるスイ
ッチ回路６２１０と、スイッチ回路６２１０の出力ノー
ドのＮ２の電位レベルを受けて反転して出力するインバ
ータ６２１２と、インバータ６２１２の出力と、ノード
Ｎ５の電位レベルとを受けて、ノードＮ２に出力するＮ
ＡＮＤ回路６２１４と、インバータ６２１２の出力を受
け、信号ＳＨＩＦＴに応じて導通状態となるスイッチ回
路２１６と、スイッチ回路６２１６の出力ノードである
ノードＮ３と一方の入力ノードが接続し、他方の入力ノ
ードに信号／ＩＲＳＴを受けるＮＡＮＤ回路６２１８
と、ＮＡＮＤ回路６２１８の出力を受けて、反転してノ
ードＮ３に出力するインバータ６２２０と、ＮＡＮＤ回
路６２１８の出力を受け信号／ＳＨＩＦＴに応じて導通
状態となるスイッチ回路６２２２と、スイッチ回路６２
２２の出力ノードであるＮ４と入力ノードが接続するイ
ンバータ６２２４と、インバータ６２２４の出力と信号
／ＩＲＳＴとを受けて、否定論理積演算した結果をノー
ドＮ４に出力するＮＡＮＤ回路６２２６と、インバータ
６２２４の出力ノードと、シフト回路６２３１の出力ノ
ードとの接続を、信号ＳＨＩＦＴに応じて導通または非
導通とするスイッチ回路６２２８とを含む。
【０４５３】マルチプレクサ回路６２５０は、シフト回
路６２３１の出力ノードと、ノードＮ６とを信号ＷＲＩ
ＴＥに応じて選択的に結合するスイッチ回路６２３０
と、ノードＮ５とノードＮ６とを信号ＲＥＡＤに応じて
選択的に結合するスイッチ回路６２３８とを含む。
【０４５４】リード時には、信号ＲＥＡＤ（ＦＬＡＧ）
が活性化し、スイッチ回路６２３２、６２３８が導通状
態となり、一方、信号ＷＲＩＴＥが非活性化されるた
め、スイッチ回路６２０２および６２３０は非導通状態
となる。
【０４５５】したがって、入力サイクルで処理されたア
ドレス情報は、ノードＮ５を経由して、そのままメモリ
アレイに伝達され選択信号ＹＳの活性化のための情報と
なる。
【０４５６】ライト動作時には、入力サイクルで処理さ
れたアドレス情報や冗長判定結果は、信号ＷＲＩＴＥが
活性化するため、ノードＮ１、Ｎ２、Ｎ３、Ｎ４を経由
する経路を通る。
【０４５７】すなわち、アドレス情報や冗長判定結果
は、アドレス処理の終了を示す信号／ＷＤＦ（クロック
信号に基づいてそれを遅延させて発生される信号の反転
信号）によって、シフトレジスタ回路６２３１に取込ま
れ、信号ＳＨＩＦＴ、／ＳＨＩＦＴによってシフトされ
る。
【０４５８】そして、２クロック後に出力ノードＮ６か
ら出力される。リセット期間においては、信号／ＲＳＴ
が“Ｌ”レベルとなり、シフトレジスタ中のノードＮ
１、Ｎ３は“Ｌ”レベルに、ノードＮ２、ノードＮ４は
“Ｈ”レベルに固定されている。
【０４５９】また、信号／ＲＳＴが非活性状態（“Ｈ”
レベル）であって、データマスク信号ＭＤが活性状態
（“Ｈ”レベル）となると、信号／ＩＲＳＴが活性状態
となって、シフト回路６２３１内のデータがリセットさ
れる。
【０４６０】図６６は、グローバルＩ／Ｏ線対Ｇ−Ｏを
介して伝達された書込データをメイン／ＩＯ線対ＭＩ−
Ｉ／Ｏに伝達するためのライトドライバ回路の構成を説
明するための概略ブロック図である。
【０４６１】ライトドライバ回路は、書込データを受け
て保持するデータラッチ６４０２と、マスクデータを受
けてそのレベルを保持するためのマスクデータラッチ６
４０４と、書込データパルスとマスクデータラッチ６４
０４の出力を受けるＡＮＤ回路６４０６と、ＡＮＤ回路
６４０６の出力を受けて反転するインバータ６４０８
と、電源電位Ｖｃｃと接地電位ＧＮＤとの間に接続され
るｐチャネルＭＯＳトランジスタ６４１０、ｐチャネル
ＭＯＳトランジスタ６４１２、ｎチャネルＭＯＳトラン
ジスタ６４１４およびｎチャネルＭＯＳトランジスタ６
４１６とを含む。
【０４６２】ｐチャネルＭＯＳトランジスタ６４１２お
よびｎチャネルＭＯＳトランジスタ６４１４のゲート
が、データラッチ回路６４０２の出力を受け、トランジ
スタ６４１２とトランジスタ６４１４の接続ノードが、
メインＩ／Ｏ線対Ｍ−Ｉ／Ｏに接続される。メインＩ／
Ｏ線Ｍ−Ｉ／Ｏに与えられたデータは、セレクタ回路を
介してセンスアンプに与えられる。ライトドライバは、
さらに、ライト動作の開始前に“Ｌ”レベルとなる信号
／ＰＣをゲートに受け、電源電位ＶｃｃとメインＩ／Ｏ
線Ｍ−Ｉ／Ｏとの間に接続されるｐチャネルＭＯＳトラ
ンジスタ６４１８を含む。
【０４６３】ｐチャネルＭＯＳトランジスタ６４１０の
ゲートは、インバータ６４０８の出力を受け、ｎチャネ
ルＭＯＳトランジスタ６４１６のゲートは、ＡＮＤ回路
６４０６の出力を受ける。
【０４６４】ライトドライバは、さらに、電源電位Ｖｃ
ｃと接地電位ＧＮＤとの間に接続されるｐチャネルＭＯ
Ｓトランジスタ６４２０、ｐチャネルＭＯＳトランジス
タ６４２２、ｎチャネルＭＯＳトランジスタ６４２４お
よびｎチャネルＭＯＳトランジスタ６４２６とを含む。
【０４６５】ｐチャネルＭＯＳトランジスタ６４２２の
ゲートおよびｎチャネルＭＯＳトランジスタ６４２４の
ゲートが、データラッチ回路６４０２の出力を受けるイ
ンバータ６４０７の出力を受け、トランジスタ６４２２
とトランジスタ６４２４の接続ノードが、メインＩ／Ｏ
線対／Ｍ−Ｉ／Ｏに接続される。メインＩ／Ｏ線／Ｍ−
Ｉ／Ｏに与えられたデータは、セレクタ回路を介してセ
ンスアンプに与えられる。ライトドライバは、さらに、
ライト動作の開始前に“Ｌ”レベルとなる信号／ＰＣを
ゲートに受け、電源電位ＶｃｃとメインＩ／Ｏ線Ｍ−Ｉ
／Ｏとの間に接続されるｐチャネルＭＯＳトランジスタ
６４２８を含む。
【０４６６】ｐチャネルＭＯＳトランジスタ６４２０の
ゲートは、インバータ６４０８の出力を受け、ｎチャネ
ルＭＯＳトランジスタ６４２６のゲートは、ＡＮＤ回路
６４０６の出力を受ける。
【０４６７】以上のような構成とすることで、マスクデ
ータラッチの出力レベルが“Ｌ”レベルである場合に
は、ＡＮＤ回路６４０６の出力は“Ｌ”レベルに、イン
バータ６４０８の出力は“Ｈ”レベルとなって、メイン
Ｉ／Ｏ線対Ｍ−Ｉ／Ｏには書込データが伝達されないこ
とになる。
【０４６８】図６７は、マスクデータをインタフェース
部から図６６に示したマスクデータラッチ６４０４に転
送する際に、データ入出力回路に与えられる転送パルス
の時間変化を説明するためのタイミングチャートであ
る。
【０４６９】時刻ｔ０における外部クロック信号ｅｘ
ｔ．ＣＬＫの立上がりのエッジにおいて、ライトコマン
ドが与えられ、書込動作が指定される。
【０４７０】これに応じて、ライトパルスが活性状態と
なり、時刻ｔ０からたとえば１．５クロック分シフトし
た後の時刻ｔ２において、ライトパルス１が活性状態と
なり、さらにライトパルスの活性化から２クロック分だ
け時間がシフトした時刻ｔ３においてライトパルス２が
活性状態となる。
【０４７１】ライトパルス１の活性化に応じて、転送パ
ルス１の動作が開始され、ライトパルス２の活性化に応
じて、転送パルス２の出力が開始される。通常、書込デ
ータは、ライトコマンドが与えられてから２クロック分
シフトした後にメモリセルアレイに対して与えられるた
め、マスクデータの転送としては、転送パルス２を用い
れば十分である。
【０４７２】しかしながら、より高速な動作が求められ
る場合には、シフト回路５５６等に与えられるマスクデ
ータは書込データよりも早めに伝達されている必要があ
る。このような場合には、転送パルス１を用いること
で、書込データよりも０．５クロック分早いタイミング
で、マスクデータが転送されることになる。
【０４７３】図６８は、リピータ６６２２の構成の第１
の例を示す回路図である。図６８を参照して、リピータ
６６２２は、制御信号ＥＮ１、ＥＮ２を受けるＯＲ回路
６６７２と、ＯＲ回路６６７２の出力をゲートに受け、
活性化時にノードＮＲ１に電源電位を与えるＰチャネル
ＭＯＳトランジスタ６６７４と、ノードＮＲ２が入力に
接続されるインバータ６６７８と、インバータ６６７８
の出力を受け反転出力をノードＮＲ１に出力するインバ
ータ６６８０と、制御信号ＥＮ１をゲートに受けソース
が接地電位に接続されるＮチャネルＭＯＳトランジスタ
６６７６とを含む。
【０４７４】インバータ６６８０は、制御信号ＥＮ１に
よってＮチャネルＭＯＳトランジスタ６６７６が活性化
されたときに、動作電流の供給を受ける。
【０４７５】リピータ６６２２は、さらに、制御信号Ｅ
Ｎ１、ＥＮ２を受けるＯＲ回路６６８２と、ＯＲ回路６
６８２の出力をゲートに受け、活性化時にノードＮＲ２
に電源電位Ｖｃｃを与えるＰチャネルＭＯＳトランジス
タ６６８４と、ノードＮＲ１が入力に接続されるインバ
ータ６６８８と、インバータ６６８８の出力を受けて反
転出力をノードＮＲ２に出力するインバータ６６９０
と、ゲートに制御信号ＥＮ２を受けソースが接地電位Ｖ
ｓｓに結合され、ドレインがインバータ６６９０の内部
ノードに接続されるＮチャネルＭＯＳトランジスタ６６
８６とを含む。
【０４７６】インバータ６６９０は、制御信号ＥＮ２に
よってＮチャネルＭＯＳトランジスタ６６８６が活性化
されたときに動作電流の供給を受ける。
【０４７７】以下、リピータ６６２２の動作を簡単に説
明する。制御信号ＥＮ１、ＥＮ２がともに“Ｌ”レベル
であるときは、ＰチャネルＭＯＳトランジスタ６６７
４、６６８４は各々導通状態となり、ノードＮＲ１、Ｎ
Ｒ２は各々“Ｈ”レベルとなり、このリピータ回路６６
２２はスタンバイ状態となる。
【０４７８】次に、制御信号ＥＮ１が“Ｈ”レベルで、
制御信号ＥＮ２が“Ｌ”レベルの場合は、ＰチャネルＭ
ＯＳトランジスタ６６７４、６６８４は各々非導通状態
となり、また、ＮチャネルＭＯＳトランジスタ６６７６
によりインバータ６６８０が活性化されるため、リピー
タ６６２２はノードＮＲ２からノードＮＲ１へと信号を
伝達する。
【０４７９】制御信号ＥＮ１が“Ｌ”レベルで、かつ、
制御信号ＥＮ２が“Ｈ”レベルである場合は、インバー
タ６６８０は非活性化状態であり、ＮチャネルＭＯＳト
ランジスタ６６８６の働きにより、インバータ６６９０
が活性化されるため、リピータ６６２２は、ノードＮＲ
１からノードＮＲ２へと信号を伝達する。
【０４８０】図６９は、リピータの第２の例を示す回路
図である。図６８では、双方向のリピータを示したが、
図６９では単方向のリピータの例を示す。
【０４８１】図６９を参照して、このリピータは、制御
信号ＥＮをゲートに受け活性化時にノードＮＲ４に電源
電位Ｖｃｃを与えるＰチャネルＭＯＳトランジスタ６６
９２と、ノードＮＲ３が入力に接続されるインバータ６
６９６と、インバータ６６９６の出力を受けて反転出力
をノードＮＲ４に出力するインバータ６６９８と、制御
信号ＥＮをゲートに受けソースが接地電位Ｖｓｓに結合
され、ドレインがインバータ６６９８の内部ノードに接
続されるＮチャネルＭＯＳトランジスタ６６９４とを含
む。
【０４８２】次に、動作を簡単に説明する。制御信号Ｅ
Ｎが“Ｌ”レベルのときは、ＰチャネルＭＯＳトランジ
スタ６６９２が導通状態となり、ノードＮＲ４は“Ｈ”
レベルに固定され、このリピータはスタンバイ状態とな
る。
【０４８３】このとき、ＮチャネルＭＯＳトランジスタ
６６９４は非導通状態とされ、インバータ６６９８には
動作電流が流れないため、インバータ６６９８は非活性
状態となる。
【０４８４】一方、制御信号ＥＮが“Ｈ”レベルの場合
は、ＰチャネルＭＯＳトランジスタ６６９２は非導通状
態となり、ＮチャネルＭＯＳトランジスタ６６９４が導
通状態となることに応じて、インバータ６６９８が活性
化される。したがって、ノードＮＲ３に与えられた信号
は、インバータ６６９６、６６９８によってノードＮＲ
４に伝達される。
【０４８５】図７０は、リピータの第３の例を示す図で
ある。図７０を参照して、このリピータは、信号／Ｄｉ
ｎをゲートに受け、活性化時ノードＮＲ５に電源電位Ｖ
ｃｃを与えるＰチャネルＭＯＳトランジスタ６７００
と、プリチャージ信号ＰＣをゲートに受け、活性化時に
ノードＮＲ５に接地電位Ｖｓｓを与えるＮチャネルＭＯ
Ｓトランジスタ６７０２と、ノードＮＲ５がゲートに接
続され、活性化時にノードＮＲ８に接地電位Ｖｓｓを与
えるＮチャネルＭＯＳトランジスタ６７１２と、相補プ
リチャージ信号／ＰＣをゲートに受け、活性化時にノー
ドＮＲ８に電源電位Ｖｃｃを与えるＰチャネルＭＯＳト
ランジスタ６７１４とを含む。ノードＮＲ８から出力信
号／Ｄｏｕｔが出力される。
【０４８６】このリピータは、さらに、信号Ｄｉｎをゲ
ートに受け、活性化時に電源電位ＶｃｃをノードＮＲ６
に与えるＰチャネルＭＯＳトランジスタ６７０４と、プ
リチャージ信号ＰＣをゲートに受け、活性化時にノード
ＮＲ６に接地電位Ｖｓｓを与えるＮチャネルＭＯＳトラ
ンジスタ６７０６と、ノードＮＲ６がゲートに接続され
活性化時にノードＮＲ７に接地電位Ｖｓｓを与えるＮチ
ャネルＭＯＳトランジスタ６７０８と、相補プリチャー
ジ信号／ＰＣをゲートに受け、活性化時に電源電位Ｖｃ
ｃをノードＮＲ７に与えるＰチャネルＭＯＳトランジス
タ６７１０とを含む。ノードＮＲ７から出力信号／Ｄｏ
ｕｔが出力される。
【０４８７】次に動作を簡単に説明する。プリチャージ
信号ＰＣが“Ｈ”レベルとなり、相補プリチャージ信号
／ＰＣが“Ｌ”レベルとなるスタンバイ状態にあって
は、ＮチャネルＭＯＳトランジスタ６７０２、６７０６
は導通状態となり、これに応じて、ＮチャネルＭＯＳト
ランジスタ６７０８、６７１２は非導通状態となる。一
方、ＰチャネルＭＯＳトランジスタ６７１０、６７１４
は導通状態となるため、ノードＮＲ７、ＮＲ８はいずれ
も“Ｈ”レベルとなる。
【０４８８】その後、スタンバイ状態が解除されプリチ
ャージ信号ＰＣが“Ｌ”レベルとなり、相補プリチャー
ジ信号／ＰＣが“Ｈ”レベルとなっている場合、信号Ｄ
ｉｎが“Ｈ”レベルとなり、信号／Ｄｉｎが“Ｌ”レベ
ルとなったときは、ＰチャネルＭＯＳトランジスタ６７
００およびＮチャネルＭＯＳトランジスタ６７１２が導
通状態となる。これに応じて、ノードＮＲ８の出力レベ
ルは“Ｌ”レベルとなり、信号／Ｄｏｕｔは“Ｌ”レベ
ルとなる。
【０４８９】信号Ｄｉｎが“Ｌ”レベルとなり、信号／
Ｄｉｎが“Ｈ”レベルとなる場合は、ＰチャネルＭＯＳ
トランジスタ６７０４、ＮチャネルＭＯＳトランジスタ
６７０８が導通状態となり、信号Ｄｏｕｔは“Ｌ”レベ
ルとなる。
【０４９０】このようにして、このリピータ回路は信号
を伝達する。以上のような構成とすることで、データマ
スク信号が与えられた場合に、所定のデータ入出力端子
に与えられた書込データについてのみ、対応するメモリ
セルアレイへのデータ書込を禁止することが可能とな
る。
【０４９１】なお、今回開示された実施の形態は全ての
点で例示であって、制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。
【０４９２】
【発明の効果】請求項１ないし３記載の同期型半導体記
憶装置は、冗長判定をアドレス信号をビットグループに
分割して行うため高速な冗長判定および高速なアクセス
をすることが可能である。
【０４９３】請求項４ないし１０記載の同期型半導体記
憶装置は、冗長判定をアドレス信号を固定ビット部分と
バースト動作で変化する部分とに分割して行うため高速
な冗長判定および高速なアクセスをすることが可能であ
る。
【０４９４】請求項１１および１２記載の同期型半導体
記憶装置は、請求項１０記載の同期型半導体記憶装置の
奏する効果に加えて、データマスク動作を行うことが可
能である。
【図面の簡単な説明】
【図１】 本発明の実施の形態１の同期型半導体記憶装
置１０００の構成の概念を示す概略ブロック図である。
【図２】 本発明の実施の形態１の冗長判定部２０００
の構成を示す概略ブロック図である。
【図３】 本発明の実施の形態２の同期型半導体記憶装
置１０１０の構成を説明するための概略ブロック図であ
る。
【図４】 同期型半導体記憶装置１０１０におけるバン
ク中のＩ／Ｏ線対および冗長メモリセル列の配置を示す
概略ブロック図である。
【図５】 ロウプリデコーダ３６の構成を説明する概略
ブロック図である。
【図６】 コラムプリデコーダ３４の構成を示す概略ブ
ロック図である。
【図７】 列系のローカル制御回路について、冗長回路
部分の制御系も含めた構成を示す概略ブロック図であ
る。
【図８】 読出されたデータが、グローバルＩ／Ｏバス
Ｇ−Ｉ／Ｏに伝達される経路を説明するための概略ブロ
ック図である。
【図９】 図８の構成のうち、メインアンプと、マルチ
プレクサ部分の構成をより詳しく説明するためのブロッ
ク図である。
【図１０】 選択されたビット線対からサブＩ／Ｏ線対
ＲＳ−Ｉ／Ｏにデータを伝達するためのトランスファゲ
ート部の構成を示す回路図である。
【図１１】 イコライズ回路６４２、６４４およびサブ
アンプ６５２および６５４の構成を示す回路図である。
【図１２】 書込および読出動作を説明するためのタイ
ミングチャートである。
【図１３】 内部列アドレスの変化の様子をシーケンシ
ャルモードおよびインタリーブモードのそれぞれについ
て示す図である。
【図１４】 図７に示した列系の選択回路の動作を説明
するための概念図である。
【図１５】 正規のメモリセル領域と冗長メモリセル領
域に対する処理の流れを説明するための概念図である。
【図１６】 冗長デコーダ４５６の構成の一部を説明す
るための回路図である。
【図１７】 冗長デコーダ４５６の動作を説明するため
のタイミングチャートである。
【図１８】 冗長デコーダ４５６の動作を説明するため
のフロー図である。
【図１９】 正規メモリ領域に対応する冗長判定部の動
作中の信号波形の時間変化を示す図である。
【図２０】 スペアメモリ領域に対応する冗長判定部の
動作中の信号波形の時間変化を示す図である。
【図２１】 図７に示した列系のローカル制御回路を機
能ブロックとして表現した図である。
【図２２】 アドレスバスにアドレス信号を伝達するた
めの出力回路２４００の構成を示す回路図である。
【図２３】 出力回路２４００の動作を説明するための
タイミングチャートである。
【図２４】 アドレス処理部Ｅ２の構成を示す概略ブロ
ック図である。
【図２５】 アドレスレシーバおよびラッチ回路の構成
を示す回路図である。
【図２６】 アンプ回路３４１６の構成を示す回路図で
ある。
【図２７】 アドレス変換およびバーストカウンタ回路
５５４の構成を示す概略ブロック図である。
【図２８】 偶数アドレス変換回路３５００の構成を説
明するための回路図である。
【図２９】 偶数カウンタ５５４ｃの構成を説明するた
めの概略ブロック図である。
【図３０】 第２内部カウンタ３７００の構成を示す概
略ブロック図である。
【図３１】 第１のビットカウンタ３７１４の構成を示
す回路図である。
【図３２】 第２のビットカウンタ３７０６の構成を示
す回路図である。
【図３３】 第１内部カウンタ３６００の構成を示す概
略ブロック図である。
【図３４】 第１のビットカウンタ３６１４の構成を示
す回路図である。
【図３５】 第２のビットカウンタ３６０６の構成を示
す回路図である。
【図３６】 プリデコーダ回路５５６、シフトレジスタ
回路５６０および冗長判定部４０８の構成を説明するた
めの概略ブロック図である。
【図３７】 プリデコーダ５５７の構成を説明するため
の概略ブロック図である。
【図３８】 演算回路４０１０．１５の構成を示す回路
図である。
【図３９】 プリデコーダ回路５５６．２の構成を示す
概略ブロック図である。
【図４０】 演算回路４０２６の構成を示す回路図であ
る。
【図４１】 冗長判定部４０８の構成を説明するための
概略ブロック図である。
【図４２】 冗長比較部４１００．０の構成を説明する
ための概略ブロック図である。
【図４３】 ヒューズ素子４１１０の構成を説明するた
めの概略ブロック図である。
【図４４】 ビット記憶部４２００．１の構成を示す回
路図である。
【図４５】 第１の比較回路４１２０の構成を示す回路
図である。
【図４６】 第２の比較回路４１３０の構成を示す回路
図である。
【図４７】 シフトレジスタ５６０．０の構成を説明す
るための概略ブロック図である。
【図４８】 シフトレジスタ５６０．１の構成を説明す
るための概略ブロック図である。
【図４９】 シフトレジスタ５６０．２の構成を説明す
るための概略ブロック図である。
【図５０】 レジスタ部４６００．０の構成を説明する
ための概略ブロック図である。
【図５１】 第１のレジスタ回路４８００の構成を示す
回路図である。
【図５２】 第２のレジスタ回路４８１０の構成を示す
回路図である。
【図５３】 マルチプレクサ回路４８２０の構成を示す
回路図である。
【図５４】 シフトレジスタ４６０．１の構成を説明す
るための概略ブロック図である。
【図５５】 シフトレジスタ部５１００．０の構成を説
明するための概略ブロック図である。
【図５６】 第１のシフトレジスタ回路５４１０の構成
を説明するための概略ブロック図である。
【図５７】 マルチプレクサ回路５４２０の構成を示す
回路図である。
【図５８】 各バンクの配置とデータ入出力端子ＤＱ０
〜ＤＱ１５、メインアンプ、グローバルＩ／Ｏ線対Ｇ−
Ｉ／Ｏの配置を説明するための概略ブロック図である。
【図５９】 データ入出力端子ＤＱ０に対応する入出力
回路６０００の構成を示す回路図である。
【図６０】 データマスクデータを入力するためのデー
タ入出力回路６４００の構成を示す概略ブロック図であ
る。
【図６１】 データ入力クロックＱＳの入力されるデー
タ入出力回路６５００の構成を示す概略ブロック図であ
る。
【図６２】 １Ｇビットの半導体記憶装置のリード時の
データ系に、用いられるリピータの構成を示す図であ
る。
【図６３】 １Ｇビットの半導体記憶装置のライト時の
データ系にて用いられるリピータを示す図である。
【図６４】 マスクデータが入力される場合のデータの
流れを説明するための図である。
【図６５】 シフト回路５５６の構成を説明するための
回路図である。
【図６６】 ライトドライバ回路の構成を説明するため
の概略ブロック図である。
【図６７】 データ入出力回路に与えられる転送パルス
の時間変化を説明するためのタイミングチャートであ
る。
【図６８】 リピータ６６２２の構成の第１の例を示す
回路図である。
【図６９】 リピータ６６２２の構成の第２の例を示す
回路図である。
【図７０】 リピータ６６２２の構成の第３の例を示す
回路図である。
【図７１】 従来の冗長判定回路９６００の構成を示す
概略ブロック図である。
【図７２】 アドレス記憶部９６０２ａの構成を示す回
路図である。
【符号の説明】
１０ 外部制御信号入力端子群、１２ アドレス信号入
力端子群、１４ 入出力バッファ回路、１６ クロック
信号入力端子、１８ 内部クロック生成回路、２０ モ
ードデコーダ、３４ コラムプリデコーダ、３６ 行プ
リデコーダ、３８ リード／ライトアンプ、４０ コラ
ムプリデコーダ、４２ コラムデコーダ、４４ ロウデ
コーダ、５０ａ〜５０ｃ アドレスバス、５２ アドレ
スドライバ、５４ データバス、６６ Ｉ／Ｏポート、
１００４，１００６ クロック入力バッファ、１０１
２，１０１４，１０１６，１０１８，１０２０ 制御信
号入力バッファ、１０３２〜１０４４ 入力バッファ、
１０４６ モードレジスタ、２５０ ロウアドレスラッ
チ、５５０ コラムアドレスラッチ、１０５２ バンク
アドレスラッチ、１０５４ セルフリフレッシュタイ
マ、１０５６ リフレッシュアドレスカウンタ、１０５
８ マルチプレクサ、１０６０ バーストアドレスカウ
ンタ、１０６２ ロウプリデコーダ、１０６４ コラム
プリデコーダ、１０６６ バンクデコーダ、１０７０
データ入出力端子、１０７２〜１０８２入出力バッファ
回路、１０８６ データ入出力回路、１１００，１１１
０，１１２０ メモリアレイブロック、１０００、１０
１０ 同期型半導体記憶装置。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１０年１０月１６日（１９９８．１０．
１６）
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
【図７】
【図３８】
【図４０】
【図７２】
【図４】
【図５】
【図１０】
【図２９】
【図６】
【図８】
【図５１】
【図６９】
【図９】
【図１１】
【図１２】
【図６３】
【図７１】
【図１３】
【図１４】
【図１９】
【図２６】
【図１５】
【図１６】
【図１７】
【図２０】
【図３９】
【図４４】
【図１８】
【図２２】
【図４６】
【図７０】
【図２１】
【図２３】
【図２４】
【図２７】
【図６８】
【図２５】
【図２８】
【図５２】
【図３０】
【図３１】
【図５３】
【図３２】
【図３３】
【図６２】
【図３４】
【図３５】
【図５６】
【図３６】
【図３７】
【図６４】
【図４１】
【図４２】
【図４３】
【図４５】
【図４８】
【図４７】
【図４９】
【図５０】
【図５４】
【図５５】
【図５７】
【図５８】
【図５９】
【図６０】
【図６１】
【図６５】
【図６６】
【図６７】
フロントページの続き (72)発明者 中村 浩也 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内 Ｆターム(参考） 5B024 AA15 BA18 BA25 CA07 CA17 CA27 5L106 AA01 CC04 CC16 FF04

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 外部クロック信号に同期して、複数ビッ
    トのアドレス信号を受ける同期型半導体記憶装置であっ
    て、 行列状に配置される複数のメモリセルを有するメモリセ
    ルアレイを備え、 前記メモリセルアレイは、 正規メモリセルブロックと、 前記正規メモリセルブロックに対応して設けられ、対応
    する前記正規メモリセルブロック中の不良メモリセルを
    置換するための冗長メモリセルブロックとを含み、 前記アドレス信号に応じて、前記正規メモリセルブロッ
    ク内の正規メモリセルおよび前記冗長メモリセルブロッ
    ク内の冗長メモリセルのいずれかを選択するメモリセル
    選択回路をさらに備え、 前記メモリセル選択回路は、 前記アドレス信号を複数の信号グループに分割し、前記
    信号グループごとに予め記憶された前記不良ビットアド
    レスと比較することで、前記冗長メモリセルとの置換を
    行うかを判定する冗長判定回路とを含む、同期型半導体
    記憶装置。
  2. 【請求項２】 前記冗長判定回路は、 前記信号グループごとに設けられ、前記不良ビットアド
    レスのうち前記信号グループに対応するビットデータと
    前記信号グループとの比較結果を出力する複数の比較回
    路と、 前記複数の比較回路からの比較結果を受けて、前記冗長
    メモリセルとの置換を行うかを示す判定結果を生成する
    論理判定回路とを含む、請求項１記載の同期型半導体記
    憶装置。
  3. 【請求項３】 各前記判定回路は、 前記比較結果に応じて充電または放電される内部ノード
    と、 前記内部ノードをプリチャージするためのプリチャージ
    回路と、 前記信号グループの各ビットに対応して設けられ、予め
    記憶された前記不良アドレスのビットデータと前記対応
    する信号グループのビットデータとの比較結果に応じ
    て、前記内部ノードを放電する複数のプログラミング素
    子とを有する、請求項２記載の同期型半導体記憶装置。
  4. 【請求項４】 前記メモリセル選択回路は、 前記アドレス信号のうち、所定のビット数の第１のアド
    レス信号グループに対して、前記同期型半導体記憶装置
    の動作モードに応じて論理演算したビットデータを生成
    するアドレス演算回路をさらに含み、 前記冗長判定回路は、 前記アドレス演算回路の出力と、前記不良ビットアドレ
    スのうち前記第１のアドレス信号グループに対応するビ
    ットデータとの比較結果を出力する第１の比較回路と、 前記アドレス信号のうち前記第１のアドレス信号グルー
    プを除いた第２のアドレス信号グループと、前記不良ビ
    ットアドレスのうち前記第２のアドレス信号グループに
    対応するビットデータとの比較結果を出力する第２の比
    較回路と、 前記第１および第２の比較回路からの比較結果を受け
    て、前記冗長メモリセルとの置換を行うかを示す判定結
    果を生成する論理判定回路とを含む、請求項１記載の同
    期型半導体記憶装置。
  5. 【請求項５】 前記アドレス演算回路は、 シーケンシャル動作モードであるかインターリーブ動作
    モードであるかに応じて、前記第１のアドレス信号グル
    ープのビットデータの組替えを行うアドレス変換回路
    と、 前記アドレス変換回路の出力に基づいて、バースト長分
    の個数のバーストアドレスを生成するバーストカウンタ
    とを有する、請求項４記載の同期型半導体記憶装置。
  6. 【請求項６】 前記論理判定回路は、 前記第２の比較回路の比較結果と前記第１の比較回路の
    比較結果とに基づいて、前記第１の比較回路の比較結果
    が生成されるタイミングで前記判定結果を生成するタイ
    ミング制御回路を有する、請求項４記載の同期型半導体
    記憶装置。
  7. 【請求項７】 前記正規メモリセルブロックは複数個で
    あり、 前記冗長メモリセルブロックは複数個であって、各前記
    冗長メモリセルブロックは、第１複数個の前記正規メモ
    リセルブロックごとに対応して設けられ、対応する前記
    第１複数個の正規メモリセルブロック中の不良メモリセ
    ルを置換し、 前記複数の正規メモリセルブロックおよび前記冗長メモ
    リセルブロックに共通に設けられ、前記アドレス信号を
    伝達するアドレスバスと、 前記正規メモリセルブロックに対応して設けられ、対応
    する正規メモリセルブロック内の選択されたメモリセル
    からの読出データを伝達する第１の入出力線対と、 前記冗長メモリセルブロックに対応して設けられ、対応
    する冗長メモリセルブロック内の選択されたメモリセル
    からの読出データを伝達する第２の入出力線対とをさら
    に備え、 前記メモリセル選択回路は、 前記正規メモリセルブロックに対応して設けられ、前記
    アドレスバスからの前記アドレス信号に応じて、対応す
    る正規メモリセルブロック内のメモリセル列を選択する
    複数の第１の列選択回路と、 前記冗長メモリセルブロックに対応して設けられ、前記
    アドレスバスからの前記アドレス信号に応じて、対応す
    る冗長メモリセルブロック内のメモリセル列を選択する
    複数の第２の列選択回路とを含み、 前記第１および第２の列選択回路は、前記アドレス信号
    に基づいて、対応するメモリセルブロックが選択された
    ことに応じて活性化される、請求項５記載の同期型半導
    体記憶装置。
  8. 【請求項８】 各前記メモリセルが保持するデータは、
    第１の電位または第２の電位のいずれかである２値デー
    タであり、 前記複数の正規メモリセルブロックおよび前記冗長メモ
    リセルブロックに共通に設けられ、前記アドレス信号を
    伝達するアドレスバスと、 前記アドレス信号を前記外部クロック信号に同期して取
    込み、前記アドレスバスを前記第２の電位と前記第１の
    電位との電位差よりも小さな振幅で駆動するアドレス取
    込回路とをさらに備え、 前記メモリセル選択回路は、 前記アドレスバスの電位変化を増幅するアンプ回路を含
    む、請求項１記載の同期型半導体記憶装置。
  9. 【請求項９】 外部クロック信号に同期して、複数ビッ
    トのアドレス信号を受ける同期型半導体記憶装置であっ
    て、 前記外部クロック信号に応じて、内部クロック信号を生
    成するクロック回路と、 行列状に配置される複数のメモリセルを有するメモリセ
    ルアレイとを備え、 前記メモリセルアレイは、 正規メモリセルブロックと、 前記正規メモリセルブロックに対応して設けられ、対応
    する前記正規メモリセルブロック中の不良メモリセルを
    置換するための冗長メモリセルブロックとを含み、 前記アドレス信号に応じて、前記正規メモリセルブロッ
    ク内の正規メモリセルおよび前記冗長メモリセルブロッ
    ク内の冗長メモリセルのいずれかを選択するメモリセル
    選択回路をさらに備え、 前記メモリセル選択回路は、 前記アドレス信号を複数の信号グループに分割し、前記
    信号グループごとに予め記憶された前記不良ビットアド
    レスと比較することで、前記冗長メモリセルとの置換を
    行うかを判定する冗長判定回路とを含み、 前記メモリセル選択手段は、前記内部クロックに同期し
    てｎ回（ｎ：自然数）の内部クロック周期だけ遅延され
    た前記冗長判定回路の判定結果に基づいて、選択動作を
    行う、同期型半導体記憶装置。
  10. 【請求項１０】 前記メモリセル選択回路は、 前記アドレス信号のうち、所定のビット数の第１のアド
    レス信号グループに対して、前記同期型半導体記憶装置
    の動作モードに応じて論理演算したビットデータを生成
    するアドレス演算回路と、 前記アドレス演算回路の出力と、前記アドレス信号のう
    ち前記第１のアドレス信号グループを除いた第２のアド
    レス信号グループとを受けて、所定のクロック数だけ遅
    延させて出力する第１のシフト回路とをさらに含み、 前記冗長判定回路は、 前記アドレス演算回路の出力と、前記不良ビットアドレ
    スのうち前記第１のアドレス信号グループに対応するビ
    ットデータとの比較結果を出力する第１の比較回路と、 前記第２のアドレス信号グループと、前記不良ビットア
    ドレスのうち前記第２のアドレス信号グループに対応す
    るビットデータとの比較結果を出力する第２の比較回路
    と、 前記第１および第２の比較回路からの比較結果を受け
    て、前記冗長メモリセルとの置換を行うかを示す判定結
    果を生成する論理判定回路と、 前記判定結果を受けて、書込み動作において前記所定の
    クロック数だけ遅延させて出力する第２のシフト回路と
    をを含む、請求項９記載の同期型半導体記憶装置。
  11. 【請求項１１】 前記第１および第２のシフト回路の各
    々は、 データマスク信号に応じて、シフトするデータをクリア
    するリセット回路を有する、請求項１０記載の同期型半
    導体記憶装置。
  12. 【請求項１２】 書込み動作において、前記選択された
    メモリセルに書込みデータを与えるライトドライバ回路
    をさらに備え、 前記ライトドライバ回路は、 データマスク信号に応じてデータ書込み動作を中止す
    る、請求項１０記載の同期型半導体記憶装置。
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