JP3774500B2 - 半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は半導体記憶装置に関し、さらに詳しくは、置換前にアクセス可能な冗長行および列を有する半導体記憶装置に関する。
【0002】
【従来の技術】
半導体記憶装置の製造歩留りを向上させる技術として、冗長技術が知られている。この冗長技術は、半導体チップ上に形成された多結晶ポリシリコンのヒューズ素子をレーザビームなどで溶断することにより特定アドレスを冗長回路にプログラムし、これにより通常メモリセルを冗長メモリセルに置換するものである。
【0003】
しかしながら、近年の高集積化に伴って、置換されるべき冗長メモリセルの中に不良が存在するため、製造された半導体記憶装置を良品として救済することができないという問題が発生するようになった。このような問題を解決する方法として、たとえば特公平4−68719号公報には救済処理に先立って予め予備のメモリセルの検査が可能な半導体記憶装置の一例が開示されている。
【0004】
図31は、上記公報に開示された半導体記憶装置の構成を示すブロック図である。図31を参照して、この半導体記憶装置は、複数のメモリセルを含む本体メモリ1と、行アドレスARに応答してワード線WLの1つを選択する行デコーダ3と、列アドレスACに応答してビット線BLの1つを選択する列デコーダ5と、本体メモリ1から読出されたデータを増幅するセンスアンプ6と、出力バッファ7とを備える。この半導体記憶装置はさらに、複数の予備のメモリセルを含む予備メモリ2と、予備行イネーブル信号SPE1〜SPE4またはテスト信号TEST1′〜TEST4′に応答して予備メモリワード線SWLのつ1を選択する予備デコーダ40と、置換アドレスがプログラム可能であって行アドレスARがそのプログラムされた置換アドレスに一致するとき上記予備行イネーブル信号SPE1〜SPE4を発生する不良アドレス検知回路80とを備える。
【0005】
通常動作では、外部から与えられる行アドレスARに応答して行デコーダ3がワード線WLの1つを選択する。これによりそのワード線に接続されたメモリセルからデータがビット線BL上に読出される。次いで外部から与えられた列アドレスACに応答して列デコーダ5がビット線BLの1つを選択する。これによりそのビット線上のデータがセンスアンプ6によって増幅され、さらに出力バッファ7を介して外部に出力される。このような通常動作では、不良アドレス検知回路80は不活性状態にあり、予備デコーダ40もまた不活性状態にある。したがって、予備メモリワード線SWLは非選択状態にある。
【0006】
一方、予備メモリセルのアクセス動作では、不良メモリセルのアドレスがヒューズ素子を含む基本回路81に予めプログラムされている。このような不良アドレスが検知されたとき、基本回路81からの予備行イネーブル信号SPE1〜SPE4がHレベルとなり、これにより予備デコーダ40が活性化される。また、これと同時に行デコーダ3は不活性化される。活性化された予備デコーダ40は予備メモリワード線SWLの1つを選択する。これによりその予備メモリワード線SWLに接続された予備メモリセルからデータがビット線BL上に読出される。次いで通常動作と同様に、外部から与えられた列アドレスACに応答して列デコーダ5がビット線BLの1つを選択し、その選択されたビット線BL上のデータがセンスアンプ6によって増幅され、さらに出力バッファ7を介して外部に出力される。
【0007】
次に、この半導体記憶装置による予備メモリ2の検査方法について説明する。図32は、この半導体記憶装置に用いられるテストモード検知回路を示す。このテストモード検知回路は、アドレス信号が与えられる入力パッドPDと、入力パッドPDに与えられた信号を反転して内部アドレスバックアップに供給するインバータ36と、内部テスト信号生成用のインバータ37とを備える。このインバータ37は、負荷用のPチャネルMOSトランジスタ38と、駆動用のNチャネルフィールドトランジスタ39とから構成される。Nチャネルフィールドトランジスタ39のしきい値電圧は電源電圧Vccよりも高い値(9V程度)に設定されている。
【0008】
図33は、内部テスト信号TESTと行アドレス信号の相補信号A0,/A0,A1,/A1に応答して内部テスト信号TEST1′〜TEST4′を発生するテスト信号デコーダ回路を示す。このような4つの相補信号A0,/A0,A1,/A1の組合せに従って4つの予備メモリワード線SWL1〜SWL4が選択的に駆動される。
【0009】
図34は、図31中の基本回路81の構成を示す。この基本回路81は、互いに並列に接続された複数のNチャネルMOSトランジスタ12〜16と、各々が対応するNチャネルMOSトランジスタと直列に接続された複数のヒューズ素子18〜22と、これらヒューズ素子18〜22と共通に接続されたPチャネルMOSトランジスタ17とを備える。
【0010】
予備メモリのテスト動作では、Nチャネルフィールドトランジスタ39のしきい値電圧よりも高い電圧(たとえば10V)が入力パッドPDに与えられる。これにより、インバータ37の出力信号(内部テスト信号/TEST)は低電位になる。この反転信号TESTがテスト信号デコーダ回路に与えられ、これによりアドレス信号A0,A1に応答してテスト信号TEST1′〜TEST4′のうち1つが活性化される。
【0011】
たとえば(A0,A1)=(1,1)のときは、テスト信号TEST1′がHレベルとなり、他のテスト信号TEST2′〜TEST4′はLレベルのまま維持される。したがって、このような内部テスト信号TEST1′〜TEST4′に応答して1つの予備メモリワード線SWL1が選択される。また、この内部テスト信号TEST1′〜TEST4′に応答して通常の行デコーダ3は不活性化される。これ以降の動作は、予備のメモリセルがアクセスされた場合と同様である。そのため、このような半導体記憶装置によれば、ヒューズ素子を溶断することなく、予備のメモリセルをテストすることができる。
【0012】
【発明が解決しようとする課題】
しかしながら、上述した従来の半導体記憶装置では、1つの予備メモリワード線を選択する1つのORゲート41に対して1つの内部テスト信号が必要であるため、そのための信号線が多数必要である。したがって、その信号線のために広い領域が必要とされるので、チップサイズが大きくなるという問題がある。
【0013】
また、予備行イネーブル信号SPE1〜SPE4および内部テスト信号TEST1′〜TEST4′が与えられるNORゲート82のサイズが大きくなるという問題がある。仮にこのNORゲート82を分割したとしても、選択されるべき予備のメモリセルが増加するに従って論理ゲートの数が多くなるので、やはりチップサイズが大きくなるという問題が生じる。
【0014】
また、近年の高集積化された半導体記憶装置(たとえば16MビットのダイナミックRAM)では、予備のメモリセルが行方向だけでなく列方向にも多数配置されているので、このような構成では置換に先立って単純に行および列の両方をアクセスすることはできない。
【0015】
特に、行および列の両方向に予備のメモリセルが設けられている場合は、冗長行および冗長列を同時に置き換えるために冗長行および冗長列の交点に位置する予備のメモリセルをテストする必要があるが、このような構成ではそのようなテストを行なうことができない。
【0016】
また、図32のテストモード検知回路では、予備メモリのテストモード中の全期間にわたって入力パッドPDに高電圧を与え続けなければならない。そのため、入力パッドPDは予備のメモリセルを選択するために使用するアドレスピンを使用できず、予備のメモリセルに対して個別に設けられる必要がある。
【0017】
分割動作が可能な半導体記憶装置において各メモリアレイブロックに上述した検知回路80が配置されたとすると、動作させるためのメモリアレイブロックを選択するアドレスをも用いて予備のメモリセルのための機能テストを行なわなければならない。そのため、ブロック選択のために使用するアドレスと予備のメモリセルのためのアドレスとの関係を考慮する必要がある。
【0018】
それゆえに、この発明の目的は、置換に先立ってアクセス可能な冗長行および冗長列を有する半導体記憶装置を提供することである。
【0019】
この発明の他の目的は、制御信号の特殊な組合せに応答して冗長行および冗長列をテストするモードを有する半導体記憶装置を提供することである。
【0020】
この発明のさらに他の目的は、マルチビットテストの可能な冗長行および冗長列を有する半導体記憶装置を提供することである。
【0021】
置換に先立ってアクセス可能な冗長行を有する半導体記憶装置をチップ面積の増大を抑えて実現することである。
【0022】
この発明のさらに他の目的は、置換に先立ってアクセス可能な冗長列を有する半導体記憶装置をチップ面積の増大を抑えて実現することである。
【0023】
【課題を解決するための手段】
請求項1に係る半導体記憶装置は、複数のワード線、上記ワード線に交差して配置される複数のビット線対、上記ワード線と上記ビット線対との交点に対応して配置される複数のメモリセル、外部から与えられる行アドレス信号に応答して上記ワード線のいずれかを選択する行選択手段、外部から与えられる列アドレス信号に応答して上記ビット線対のいずれかを選択する列選択手段、上記ビット線対に交差して配置される冗長ワード線、上記ワード線と上記冗長ワード線とに交差して配置される冗長ビット線対、上記冗長ワード線と上記ビット線対との交点に対応して配置される複数の冗長行メモリセル、上記冗長ビット線対と上記ワード線との交点に対応して配置される複数の冗長列メモリセル、上記冗長ワード線と上記冗長ビット線対との交点に対応して配置される冗長行列メモリセル、上記冗長ワード線を選択する冗長行選択手段、上記冗長ワード線へ選択が置き換えられる上記複数のワード線の中のいずれかのワード線のアドレスである行置換アドレスがプログラム可能な行プログラム手段、上記行アドレス信号が上記行プログラム手段にプログラムされた上記行置換アドレスに一致するか否かを検知し、一致するとき行検知信号を活性化する行検知手段、冗長行のテストを指示する行テスト信号と上記行アドレス信号の一部とに応答して第1の信号を活性化する行置換制御手段、上記行検知信号もしくは上記第1の信号の活性化に応じて上記冗長行選択手段を活性化させ、上記行選択手段を非活性化させる信号を活性化する第1の回路、上記冗長ビット線対を選択する冗長列選択手段、上記冗長ビット線対へ選択が置き換えられる上記複数のビット線対の中のいずれかのビット線対のアドレスである列置換アドレスがプログラム可能であって上記列アドレス信号が上記列置換アドレスに一致するとき列一致信号を発生する列プログラム手段、冗長列のテストを指示する列テスト信号と上記列アドレス信号の一部とに応答して第2の信号を活性化する列置換制御手段、および上記列一致信号もしくは上記第2の信号の活性化に応じて上記冗長列選択手段を活性化させ、上記列選択手段を非活性化させる信号を活性化する第2の回路を備える。
【0024】
請求項2に係る半導体記憶装置は、複数のワード線、外部から与えられる行アドレス信号に応答して上記複数のワード線からいずれかのワード線を選択する行デコーダ、上記ワード線と選択の置き換え可能な第1および第2の冗長ワード線、上記第1および第2の冗長ワード線に対応して設けられ、上記第1の冗長ワード線の選択を示す第1の冗長行活性化信号の活性化に応答して上記第1の冗長ワード線を選択し、上記第2の冗長ワード線の選択を示す第2の冗長行活性化信号の活性化に応答して上記第2の冗長ワード線を選択する冗長行デコーダ、上記複数のワード線と上記第1および第2の冗長ワード線とに交差して配置される複数のビット線対、上記ワード線と上記ビット線対との交点に対応して配置される複数のメモリセル、上記第1および第2の冗長ワード線と上記ビット線対との交点に対応して配置される複数の冗長メモリセル、上記第1の冗長ワード線へ選択が置き換えられる上記複数のワード線の中のいずれかのワード線のアドレスである第1の行置換アドレスがプログラム可能な第1のプログラム手段、上記行アドレス信号が上記第1のプログラム手段にプログラムされた上記第1の行置換アドレスに一致するか否かを検知し、一致するとき第1の検知信号を活性化する第1の検知手段、冗長行のテストを指示する行テスト信号と上記行アドレス信号の一部の第1のアドレス信号とに応答して第1の信号を活性化する第1の行置換制御手段、上記第1の検知信号もしくは上記第1の信号の活性化に応じて上記第1の冗長行活性化信号を活性化する第1の回路、上記第2の冗長ワード線へ選択が置き換えられる上記複数のワード線の中のいずれかのワード線のアドレスである第2の行置換アドレスがプログラム可能な第2のプログラム手段、上記行アドレス信号が上記第2のプログラム手段にプログラムされた上記第2の行置換アドレスに一致するか否かを検知し、一致するとき第2の検知信号を活性化する第2の検知手段、上記行テスト信号と上記行アドレス信号の一部の第2のアドレス信号とに応答して第2の信号を活性化する第2の行置換制御手段、上記第2の検知信号もしくは上記第2の信号の活性化に応じて上記第2の冗長行活性化信号を活性化する第2の回路、および上記第1および第2の冗長行活性化信号のいずれかの活性化に応じて上記行デコーダを不活性化する不活性化手段を備える。
【0025】
請求項3に係る半導体記憶装置は、複数のワード線、上記ワード線に交差して配置される複数のビット線対、上記ワード線と上記ビット線対との交点に対応して配置される複数のメモリセル、上記ビット線対に対応して設けられ、各々が対応するビット線対に接続される複数の列選択ゲート対、上記ワード線に交差して配置される第1および第2の冗長ビット線対、上記ワード線と上記第1および第2の冗長ビット線対との交点に対応して配置される複数の冗長メモリセル、上記第1の冗長ビット線対に接続される第1の冗長列選択ゲート対、上記第2の冗長ビット線対に接続される第2の冗長列選択ゲート対、上記複数の列選択ゲート対に対応して設けられ、対応する列選択ゲート対の制御電極に接続される複数の列選択線、上記第1の冗長列選択ゲート対の制御電極に接続される第1の冗長列選択線、上記第2の冗長列選択ゲート対の制御電極に接続される第2の冗長列選択線、外部から与えられる列アドレス信号に応答して上記列選択線のいずれかを選択する列選択手段、上記第1の冗長ビット線対へ選択が置き換えられる上記複数のビット線対の中のいずれかのビット線対のアドレスである第1の列置換アドレスがプログラム可能であって上記列アドレス信号が上記第1の列置換アドレスに一致するとき第1の列一致信号を発生する第1のプログラム手段、冗長列のテストを指示する列テスト信号と上記列アドレス信号の一部の第1のアドレス信号とに応答して第1の信号を活性化する第1の列置換制御手段、
上記第1の列一致信号もしくは上記第1の信号の活性化に応じて第1の冗長列活性化信号を活性化する第1の回路、上記第2の冗長ビット線対へ選択が置き換えられる上記複数のビット線対の中のいずれかのビット線対のアドレスである第2の列置換アドレスがプログラム可能であって上記列アドレス信号が上記第2の列置換アドレスに一致するとき第2の列一致信号を発生する第2のプログラム手段、上記列テスト信号と上記列アドレス信号の一部の第2のアドレス信号とに応答して第2の信号を活性化する第2の列置換制御手段、
上記第2の列一致信号もしくは上記第2の信号の活性化に応じて第2の冗長列活性化信号を活性化する第2の回路、上記第1の冗長列活性化信号の活性化に応答して上記第1の冗長列選択線を選択し、上記第2の冗長列活性化信号の活性化に応答して上記第2の冗長列選択線を選択する冗長列選択手段、および上記第1および第2の列一致信号ならびに上記列テスト信号のいずれかの活性化に応答して上記列選択手段を不活性化する不活性化手段を備える。
【0026】
請求項4に係る半導体記憶装置は、複数のワード線、外部から与えられる行アドレス信号に応答して上記複数のワード線からいずれかのワード線を選択する行デコーダ、上記ワード線と選択の置き換え可能な複数の冗長ワード線、いずれかの上記冗長ワード線を選択する冗長行デコーダ、上記複数のワード線と上記複数の冗長ワード線とに交差して配置される複数のビット線対、上記ワード線と上記ビット線対との交点に対応して配置される複数のメモリセル、上記複数の冗長ワード線と上記ビット線対との交点に対応して配置される複数の冗長メモリセル、上記冗長ワード線へ選択が置き換えられる上記複数のワード線の中のいずれかのワード線のアドレスである行置換アドレスがプログラム可能なプログラム手段、上記行アドレス信号が上記プログラム手段にプログラムされた上記行置換アドレスに一致するか否かを検知し、一致するとき検知信号を活性化する検知手段、冗長行のテストを指示する行テスト信号と上記行アドレス信号の一部とに応答して第1の信号を活性化する行置換制御手段、および上記検知信号もしくは上記第1の信号の活性化に応じて上記冗長行デコーダを活性化し、上記行デコーダを不活性化する信号を出力する回路を備える。
【0027】
請求項5に係る半導体記憶装置は、複数のワード線、上記ワード線に交差して配置される複数のビット線対、上記ワード線と上記ビット線対との交点に対応して配置される複数のメモリセル、上記ビット線対に対応して設けられ、各々が対応するビット線対に接続される複数の列選択ゲート対、上記ワード線に交差して配置される複数の冗長ビット線対、
上記ワード線と上記冗長ビット線対との交点に対応して配置される複数の冗長メモリセル、上記冗長ビット線対にそれぞれ接続される複数の冗長列選択ゲート対、上記複数の列選択ゲート対に対応して設けられ、対応する列選択ゲート対の制御電極に接続される複数の列選択線、上記複数の冗長列選択ゲート対に対応して設けられ、対応する冗長列選択ゲート対の制御電極に接続される複数の冗長列選択線、外部から与えられる列アドレス信号に応答して上記列選択線のいずれかを選択する列選択手段、上記冗長ビット線対へ選択が置き換えられる上記複数のビット線対の中のいずれかのビット線対のアドレスである列置換アドレスがプログラム可能であって上記列アドレス信号が上記列置換アドレスに一致するとき列一致信号を発生するプログラム手段、冗長列のテストを指示する列テスト信号と上記列アドレス信号の一部とに応答して第1の信号を活性化する列置換制御手段、および
上記列一致信号もしくは上記第1の信号の活性化に応じて上記冗長列選択線を選択する冗長列選択手段を活性化させ、上記列選択手段を不活性化させる信号を出力する回路を備える。
請求項6に係る半導体記憶装置は、複数のワード線、上記ワード線に交差して配置される複数のビット線、上記ワード線と上記ビット線との交点に対応して配置される複数のメモリセル、外部から与えられる行アドレス信号に応答して上記ワード線のいずれかを選択する行選択手段、外部から与えられる列アドレス信号に応答して上記ビット線のいずれかを選択する列選択手段、上記ビット線に交差して配置される冗長ワード線、上記ワード線と上記冗長ワード線とに交差して配置される冗長ビット線、上記冗長ワード線と上記ビット線との交点に対応して配置される複数の冗長行メモリセル、上記冗長ビット線と上記ワード線との交点に対応して配置される複数の冗長列メモリセル、上記冗長ワード線と上記冗長ビット線との交点に対応して配置される冗長行列メモリセル、上記冗長ワード線を選択する冗長行選択手段、上記冗長ワード線へ選択が置き換えられる上記複数のワード線の中のいずれかのワード線のアドレスである行置換アドレスがプログラム可能な行プログラム手段、上記行アドレス信号が上記行プログラム手段にプログラムされた上記行置換アドレスに一致するか否かを検知し、一致するとき行検知信号を活性化する行検知手段、冗長行のテストを指示する行テスト信号と上記行アドレス信号の一部とに応答して第1の信号を活性化する行置換制御手段、上記行検知信号もしくは上記第1の信号の活性化に応じて上記冗長行選択手段を活性化させ、上記行選択手段を非活性化させる信号を活性化する第1の回路、上記冗長ビット線を選択する冗長列選択手段、上記冗長ビット線へ選択が置き換えられる上記複数のビット線の中のいずれかのビット線のアドレスである列置換アドレスがプログラム可能であって上記列アドレス信号が上記列置換アドレスに一致するとき列一致信号を発生する列プログラム手段、冗長列のテストを指示する列テスト信号と上記列アドレス信号の一部とに応答して第2の信号を活性化する列置換制御手段、および上記列一致信号もしくは上記第2の信号の活性化に応じて上記冗長列選択手段を活性化させ、上記列選択手段を非活性化させる信号を活性化する第2の回路を備える。
請求項7に係る半導体記憶装置は、複数のワード線、外部から与えられる行アドレス信号に応答して上記複数のワード線からいずれかのワード線を選択する行デコーダ、上記ワード線と選択の置き換え可能な複数の冗長ワード線、いずれかの上記冗長ワード線を選択する冗長行デコーダ、上記複数のワード線と上記複数の冗長ワード線とに交差して配置される複数のビット線、上記ワード線と上記ビット線との交点に対応して配置される複数のメモリセル、上記複数の冗長ワード線と上記ビット線との交点に対応して配置される複数の冗長メモリセル、上記冗長ワード線へ選択が置き換えられる上記複数のワード線の中のいずれかのワード線のアドレスである行置換アドレスがプログラム可能なプログラム手段、上記行アドレス信号が上記プログラム手段にプログラムされた上記行置換アドレスに一 致するか否かを検知し、一致するとき検知信号を活性化する検知手段、冗長行のテストを指示する行テスト信号と上記行アドレス信号の一部とに応答して第1の信号を活性化する行置換制御手段、および上記検知信号もしくは上記第1の信号の活性化に応じて上記冗長行デコーダを活性化し、上記行デコーダを不活性化する信号を出力する回路を備える。
請求項8に係る半導体記憶装置は、複数のワード線、上記ワード線に交差して配置される複数のビット線、上記ワード線と上記ビット線との交点に対応して配置される複数のメモリセル、上記ビット線に対応して設けられ、各々が対応するビット線に接続される複数の列選択ゲート、上記ワード線に交差して配置される複数の冗長ビット線、上記ワード線と上記冗長ビット線との交点に対応して配置される複数の冗長メモリセル、上記冗長ビット線にそれぞれ接続される複数の冗長列選択ゲート、上記複数の列選択ゲートに対応して設けられ、対応する列選択ゲートの制御電極に接続される複数の列選択線、上記複数の冗長列選択ゲートに対応して設けられ、対応する冗長列選択ゲートの制御電極に接続される複数の冗長列選択線、外部から与えられる列アドレス信号に応答して上記列選択線のいずれかを選択する列選択手段、上記冗長ビット線へ選択が置き換えられる上記複数のビット線の中のいずれかのビット線のアドレスである列置換アドレスがプログラム可能であって上記列アドレス信号が上記列置換アドレスに一致するとき列一致信号を発生するプログラム手段、冗長列のテストを指示する列テスト信号と上記列アドレス信号の一部とに応答して第1の信号を活性化する列置換制御手段、および上記列一致信号もしくは上記第1の信号の活性化に応じて上記冗長列選択線を選択する冗長列選択手段を活性化させ、上記列選択手段を不活性化させる信号を出力する回路を備える。
請求項9に係る半導体記憶装置は、上記請求項1または請求項6の構成に加えて、上記行プログラム手段および上記列プログラム手段は、ヒューズ素子によりプログラム可能なものである。
請求項10に係る半導体記憶装置は、上記請求項2または請求項3の構成に加えて、上記第1のプログラム手段および上記第2のプログラム手段は、ヒューズ素子によりプログラム可能なものである。
請求項11に係る半導体記憶装置は、上記請求項4、5、7もしくは8のいずれかの構成に加えて、上記プログラム手段は、ヒューズ素子によりプログラム可能なものである。
【0028】
請求項12に係る半導体記憶装置は、複数のブロック、通常ワード線選択手段、切換パッド、第1のプログラム手段、第1の検知手段、第1の行置換制御手段、第2のプログラム手段、第2の検知手段、第2の行置換制御手段、冗長ワード線選択手段、および不活性化手段を備える。上記複数のブロックの各々は上記請求項4と同様に構成される。上記通常ワード線選択手段、第1のプログラム手段第1の検知手段、第2のプログラム手段、第2の検知手段、冗長ワード線選択手段、および活性化手段もまた、上記請求項4と同様の機能を有する。ただし、上記第1の行置換制御手段は、予め定められた行テスト信号と上記切換パッドの第1の電位とに応答して上記第1の冗長行活性化信号を発生するよう上記第1の検知手段を強制的に制御する。上記第2行置換制御手段は、上記行テスト信号と上記切換パッドの上記第1の電位と異なる第2の電位とに応答して上記第2の冗長行活性化信号を発生するよう上記第2の検知手段を強制的に制御する。
【0029】
請求項13に係る半導体記憶装置は、複数のブロック、複数の通常列選択線、第1の冗長列選択線、第2の冗長列選択線、通常列選択手段、切換パッド、第1のプログラム手段、第1の検知手段、第1の列置換制御手段、第2のプログラム手段、第2の検知手段、第2の列置換制御手段、冗長列選択手段、および不活性化手段を備える。ブロックの各々は上記請求項5と同様に構成される。上記複数の通常列選択線、第1の冗長列選択線、第2の冗長列選択線、通常列選択手段、第1のプログラム手段、第1検知手段、第2のプログラム手段、第2の検知手段、冗長列選択手段、および不活性化手段は、上記請求項5と同様の機能を有する。ただし、上記第1の列置換制御手段は、予め定められた列テスト信号と上記切換パッドの第1の電位とに応答して上記第1の冗長列活性化信号を発生するよう上記第1の検知手段を強制的に制御する。上記第2の列置換制御手段は、上記列テスト信号と上記切換パッドの上記第1の電位と異なる第2の電位とに応答して上記第2の冗長列活性化信号を発生するよう上記第2の検知手段を強制的に制御する。
【0030】
本発明に係る半導体記憶装置は、3つのテストモードを有する。第1のテストモードでは、行テスト信号に応答して通常行選択手段が不活性化されるとともに冗長行選択手段が活性化されるので、置換に先立って冗長行メモリセルのアクセスが可能である。第2のテストモードでは、列テスト信号に応答して通常列選択手段が不活性化されるとともに冗長列選択手段が活性化されるので、置換に先立って冗長列メモリセルのアクセスが可能である。第3のテストモードでは、行テスト信号に応答して通常行選択手段が不活性化されるとともに冗長行選択手段が活性化され、かつ列テスト信号に応答して通常列選択手段が不活性化されるとともに冗長列選択手段が活性化されるので、置換に先立って冗長行列メモリセルのアクセスが可能である。
【0031】
さらに、上記作用に加えて、行アドレスストローブ信号、列アドレスストローブ信号、書込イネーブル信号、アドレスキー信号などの制御信号に応答して行テスト信号および列テスト信号の一方または双方が内部的に生成されるので、モールドされた半導体記憶装置であっても冗長行および冗長列の機能テストが可能である。
【0032】
さらに、上記作用に加えて、1つの行アドレス信号と1つの列アドレス信号に応答して
複数のデータが並列的に読出され、さらにその読出されたデータのすべてが互いに一致するか否かが検出されるので、冗長行および冗長列のマルチビットテストが可能である。
【0033】
本発明に係る半導体記憶装置においては、行テスト信号と行アドレス信号とに応答して第1または第2の冗長行活性化信号が生成され、これにより通常ワード線選択手段が不活性化されるとともに第1および第2の冗長ワード線が選択的に駆動される。このように冗長行は2系統に集約され、かつプログラムされている行アドレスに応答して通常行と置換されるので、多数の信号線が必要とされず、チップ面積の増大が抑えられる。
【0034】
本発明に係る半導体記憶装置においては、列テスト信号と列アドレス信号とに応答して第1または第2の冗長列活性化信号が生成され、これにより通常列選択手段が不活性化されるとともに第1または第2の冗長列選択線が選択される。このように冗長列が2系統に集約され、かつプログラムされている列アドレスに応答して通常列と置換されるので、多数の信号線が必要とされず、チップ面積の増大が抑えられる。
【0035】
請求項12に係る半導体記憶装置においては、行テスト信号と切換パッドの電位とに応答して第1または第2の冗長行活性化信号が生成され、これにより通常ワード線選択手段が不活性化されるとともに第1および第2の冗長ワード線が選択的に駆動される。したがって、チップ面積の増大が抑えられるとともに、切換パッドによって冗長行が通常行と置換され得る。
【0036】
請求項13に係る半導体記憶装置においては、列テスト信号と切換パッドとの電位とに応答して第1または第2の冗長列活性化信号が生成され、これにより通常列選択手段が不活性化されるとともに第1または第2の冗長列選択線が選択される。したがって、チップ面積の増大が抑えられるとともに、切換パッドによって冗長列が通常列と置換され得る。
【0037】
【発明の実施の形態】
以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【0038】
[実施の形態1]
(1) 半導体記憶装置の全体構成(図1)
図1は、この発明の実施の形態1による半導体記憶装置の全体構成を示すブロック図である。図1を参照して、この半導体記憶装置は、複数の通常メモリセル(以下、単に「メモリセル」というときは「通常メモリセル」を表わす)を含む通常メモリセルアレイ(以下、単に「メモリセルアレイ」というときは「通常メモリセルアレイ」を表わす)100と、複数の冗長ロウメモリセルを含む冗長ロウメモリセルアレイ101と、複数の冗長カラムメモリセルを含む冗長カラムメモリセルアレイ102と、複数の冗長カラムロウメモリセルを含む冗長カラムロウメモリセルアレイ103とを備える。また、メモリセルアレイ100および冗長カラムメモリセルアレイ102にわたって複数の通常ワード線(以下、単に「ワード線」というときは「通常ワード線」を表わす)WL0〜WLnが配置され、冗長ロウメモリセルアレイ101および冗長カラムロウメモリセルアレイ103にわたって複数の冗長ワード線SWL0〜SWLmが配置されている。他方、メモリセルアレイ100および冗長ロウメモリセルアレイ101にわたって複数のカラム選択線CSL0〜CSLjが配置され、冗長カラムメモリセルアレイ102および冗長カラムロウメモリセルアレイ103にわたって複数の冗長カラム選択線SCSL0〜SCSLiが配置されている。
【0039】
この半導体記憶装置はさらに、メモリセルアレイ100および冗長ロウメモリセルアレイ101から読出されたデータを増幅するとともにデータの入出力を制御するセンスリフレッシュアンプ入出力制御回路104と、冗長カラムメモリセルアレイ102および冗長カラムロウメモリセルアレイ103から読出されたデータを増幅するとともにデータの入出力を制御する冗長センスリフレッシュアンプ入出力制御回路105とを備える。
【0040】
この半導体記憶装置はさらに、内部ロウアドレス信号RA0〜RApおよびその相補的な信号/RA0〜/RApに応答してワード線WL0〜WLnのうちいずれかを選択するロウデコーダ106と、ワード線WL0〜WLnのいずれかに不良が存在するときかあるいは冗長ロウの機能がテストされるときかに冗長ワード線SWL0〜SWLmのうちいずれかを選択する冗長ロウデコーダ107を備える。
【0041】
この半導体記憶装置はさらに、内部カラムアドレス信号CA0〜CAqおよびその相補的な信号/CA0〜/CAqに応答してカラム選択線CSL0〜CSLjのうちいずれかを選択するカラムデコーダ108と、カラム選択線CSL0〜CSLjのいずれかに不良が存在するときかあるいは冗長カラムの機能がテストされるときかに冗長カラム選択線SCSL0〜SCSLiのいずれかを選択する冗長カラムデコーダ109とを備える。
【0042】
この半導体記憶装置はさらに、外部から与えられたアドレス信号A0〜Apに応答して内部ロウアドレス信号RA0〜RAp,/RA0〜/RApをロウデコーダ106および冗長ロウデコーダ107に供給するとともに、内部カラムアドレス信号CA0〜CAq,/CA0〜/CAqをカラムデコーダ108および冗長カラムデコーダ109に供給するロウおよびカラムアドレスバッファ110と、ロウアドレスストローブ信号/RASおよびカラムアドレスストローブ信号/CASに応答して種々の内部制御信号を発生するクロック発生回路111と、書込イネーブル信号/WEを受ける論理ゲート117と、この論理ゲート117の出力信号に応答して外部から与えられたデータDQ0〜DQrをセンスリフレッシュアンプ入出力制御回路104および冗長センスリフレッシュアンプ入出力制御回路105に供給する入力バッファ114と、この論理ゲート117の出力信号および出力イネーブル信号/OEに応答してセンスリフレッシュアンプ入出力制御回路104および冗長センスリフレッシュアンプ入出力制御回路105から外部にデータを出力する出力バッファ115と、JEDEC標準のマルチビットテストを行なうためのデータ縮退回路116とを備える。
【0043】
そしてこの発明の特徴として、この半導体記憶装置はさらに、ロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS、書込イネーブル信号/WE、外部アドレス信号A1,A2、およびテスト用のアドレスキー信号TA3〜TA5に応答して、冗長ロウテスト活性化信号TEST1、冗長カラムテスト活性化信号/TEST2、およびマルチビットテスト活性化信号TMBを選択的に発生するテストモード制御回路112と、冗長ロウテスト活性化信号TEST1、冗長カラムテスト活性化信号/TEST2、補助ロウアドレス信号RAs1,RAs2、および補助カラムアドレス信号CAs1,CAs2に応答して、冗長ロウデコーダ活性化信号SRF0,SRF1、冗長カラムデコーダ活性化信号SCE0〜SCEiを発生する冗長メモリ制御回路113とを備える。ここで、外部アドレス信号A1およびA2は直接テストモード制御回路112に与えられる。また、ロウおよびカラムアドレスバッファ110は、外部アドレス信号A3〜A5(図示せず)に応答してテストモードを選択するためのアドレスキー信号TA3〜TA5をテストモード制御回路112に供給する。冗長メモリ制御回路113は、従来通り置換アドレスがプログラム可能なプログラム回路およびそのアドレス検知回路を含むとともに、新たに冗長ロウテスト活性化信号TEST1が与えられたとき補助ロウアドレス信号RAs1,RAs2に応答して冗長ロウデコーダ活性化信号SRF0およびSRF1を選択的に活性化し、さらに冗長カラムテスト活性化信号/TEST2が与えられたとき補助カラムアドレス信号CAs1,CAs2に応答して冗長カラムデコーダ活性化信号SCE0〜SCEiを選択的に活性化する。
【0044】
(2) テストモード制御回路(図2)
図2は、図1中のテストモード制御回路112の構成を示すブロック図である。図2を参照して、このテストモード制御回路112は、外部から与えられたロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS、および書込イネーブル信号/WEの所定タイミングを検出し、テストモード活性化信号FE、アドレスキーラッチ制御信号FSE、およびテストモードリセット信号/FRを発生する外部クロック検出回路122と、これらの信号FE、FSEおよび/FRに応答してアドレスピンA1およびA2の状態を検出し、特殊テストグループ信号/TGAおよび/TGBを発生するテストグループ検出回路120と、信号FSEおよび/FRに応答してアドレスキー信号TA3〜TA5をラッチするアドレスキーラッチ回路121と、そのラッチされた信号LV3,LV4,HV3,HV4をプリデコードするアドレスキープリデコーダ123と、特殊テストグループ信号/TGA,/TGB、アドレスキープリデコーダ123からのアドレスキープリデコード信号H3H4,H3L4,L3H4,L3L4、およびアドレスキーラッチ回路121にラッチされた信号HV5をデコードし、これにより冗長ロウテスト活性化信号TEST1、冗長カラムテスト活性化信号/TEST2、およびマルチビットテスト活性化信号TMBを発生する特殊テストモードクロックデコーダ128とを備える。
【0045】
ここで、テストグループ検出回路120は、アドレスピンA1,A2に与えられる電圧がHレベルであるか、Lレベルであるか、あるいはスーパーHレベル(スーパーHレベルは通常のHレベルよりも高い)であるかを検知し、これによりテストグループ信号/TGAおよび/TGBを出力する。アドレスキーラッチ回路121は、アドレスキー信号TA3〜TA5に対応するアドレスピンに与えられる電圧がHレベルであるか、あるいはLレベルであるかを検知し、その電圧がHレベルであるときHレベルのアドレスキーラッチ信号HV3〜HV5を出力するとともに、その電圧がLレベルであるときHレベルのアドレスキーラッチ信号LV3〜LV5を出力する。アドレスキープリデコーダ123は4つのNORゲート124〜127を備え、アドレスキーラッチ信号HV3,HV4,LV3,LV4に応答してアドレスキープリデコード信号H3H4,H3L4,L3H4,L3L4を出力する。たとえばプリデコード信号H3H4は、アドレスキーラッチ信号HV3がHレベルでありかつアドレスキーラッチ信号HV4がHレベルであるときHレベルとなる。アドレスキープリデコーダ123では相補的なアドレスキーラッチ信号LV3,HV3またはLV4,HV4が使用されているので、1つのNORゲートが1つのプリデコード信号を生成する。
【0046】
(2.1) 外部クロック検出回路(図3)
図3は、図2中の外部クロック検出回路の構成を示す回路図である。この外部クロック検出回路122は、マルチビットテストモードのセットタイミングであるWCBR(/WE,/CASビフォア/RAS)タイミングと、リセットタイミングであるROR(/RASオンリリフレッシュ)またはCBR(/CASビフォア/RAS)リフレッシュタイミングを検出する。
【0047】
図3を参照して、この外部クロック検出回路122は、遅延回路1221aと、NANDゲート1221ba、インバータ1221bbおよび1221bcを有するクロックトインバータ制御回路1221bと、WBR(/WEビフォア/RAS)検出回路1221cとを備える。遅延回路1221aは、ロウアドレスストローブ信号/RASの遅延信号D/RASを出力する。クロックトインバータ制御回路1221bは、ロウアドレスストローブ信号/RASがLレベルに立下がってから、遅延信号D/RASがロウアドレスストローブ信号/RASから遅れてHレベルに立ち上がるまでLレベルとなるクロックトインバータ制御信号CLCおよびその反転信号/CLCを出力する。NANDゲート1221baは、ロウアドレスストローブ信号/RASおよび遅延信号D/RASがともにHレベルになるとLレベルの信号を出力する。WBR検出回路1221cは、書込イネーブル信号/WE、クロックトインバータ制御信号CLCおよび/CLCを受け、書込イネーブル信号/WEが先にLレベルとなって、ロウアドレスストローブ信号/RASがLレベルになるとLレベルとなるWBR検出信号/WBRを出力する。このWBR検出回路1221cは、クロックトインバータ制御信号CLCおよび/CLCがそれぞれHレベルおよびLレベルのとき、WBR検出信号/WBRを書込イネーブル信号/WEと同じ論理とし、クロックトインバータ制御信号CLCおよび/CLCがそれぞれLレベルおよびHレベルになると、その時点でのWBR検出信号/WBRを保持する。
【0048】
この外部クロック検出回路122はさらに、コラムアドレスストローブ信号/CAS、クロックトインバータ制御信号CLCおよび/CLCを受け、コラムアドレスストローブ信号/CASが先にLレベルとなって、ロウアドレスストローブ信号/RASがLレベルになるとLレベルとなるCBR検出信号/CBRを出力するCBR検出回路1221dを備える。このCBR検出回路1221dは、クロックトインバータ1221da、インバータ1221dbおよびクロックトインバータ1221dcを有する。このCBR検出回路1221dは、クロックトインバータ制御信号CLCおよび/CLCがそれぞれHレベルおよびLレベルのとき、CBR検出信号/CBRを書込イネーブル信号/WEと同じ論理とし、クロックトインバータ制御信号CLCおよび/CLCがそれぞれLレベルおよびHレベルになると、その時点でのCBR検出信号/CBRを保持する。
【0049】
この外部クロック検出回路122はさらに、ロウアドレスストローブ信号/RAS、その遅延信号D/RAS、WBR検出信号/WBRおよびCBR検出信号/CBRを受け、WCBRタイミング検出信号WCBRを出力するWCBRタイミング検出回路1221eを備える。このWCBRタイミング検出回路1221eは、ロウアドレスストローブ信号/RASおよびその遅延信号D/RASが共にLレベルのときHレベルの信号を出力するNORゲート1221eaと、インバータ1221ebと、NANDゲート1221ecと、NORゲート1221edとを有する。したがって、このWCBRタイミング検出回路1221eは、WBR検出回路/WBRおよびCBR検出信号/CBRがLレベル、つまりロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CASおよび書込イネーブル信号/WEがWCBRタイミングで入力されると、遅延信号D/RASがロウアドレスストローブ信号/RASに続いてLレベルになったのに応じてHレベルにセットされ、ロウアドレスストローブ信号/RASがHレベルに立上がるとLレベルにリセットされるWCBRタイミング検出信号WCBRを出力する。
【0050】
この外部クロック検出回路122はさらに、ロウアドレスストローブ信号/RAS、その遅延信号D/RAS、カラムアドレスストローブ信号/CAS、WBR検出信号/WBRおよびCBR検出信号/CBRを受け、リセットタイミング検出信号/RSTを出力するリセットタイミング検出回路1221fを備える。このリセットタイミング検出信号/RSTは、ロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CASおよび書込イネーブル信号/WEがCBRリフレッシュタイミングで入力されてWBR検出信号/WBRがHレベルでかつCBR検出信号/CBRがLレベルになるか、またはロウアドレスストローブ信号/RASおよびカラムアドレスストローブ信号/CASがROPタイミングで入力されると、ロウアドレスストローブ信号/RASがHレベルに立上がってから所定期間Lレベルとなる。
【0051】
このリセットタイミング検出回路1221fは、ロウアドレスストローブ信号/RAS、その遅延信号D/RAS、WBR検出信号/WBRおよびCBR検出信号/CBRを受け、CBRリフレッシュタイミング検出信号CBRRを出力するCBRリフレッシュタイミング検出回路1221gを有する。このCBRリフレッシュタイミング検出信号CBRRは、ロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CASおよび書込イネーブル信号/WEがCBRリフレッシュタイミングで入力されてWBR検出信号/WBRがHレベルでかつCBR検出信号/CBRがLレベルになると、ロウアドレスストローブ信号/RASがLレベルに立下がってから所定期間Hレベルになる。このCBRリフレッシュタイミング検出回路1221gは、インバータ1221ga、NORゲート1221gb、インバータ1221gc、NORゲート1221gd、NORゲート1221ge、NORゲート1221gfおよびNORゲート1221ggを有する。NORゲート1221geおよび1221gfはフリップフロップ回路を構成する。
【0052】
このリセットタイミング検出回路1221fはさらに、RORリフレッシュタイミング検出回路1221hと、NORゲート1221faとを有する。このRORリフレッシュタイミング検出回路1221hは、インバータ1221ha、NANDゲート1221hb、NORゲート1221hc、NORゲート1221hd、NORゲート1221he、インバータ1221hfおよびNORゲート1221hgを有する。NORゲート1221hdおよび1221heはフリップフロップ回路を構成する。RORリフレッシュタイミング検出回路1221hは、ロウアドレスストローブ信号/RAS、その遅延信号D/RASおよびカラムアドレスストローブ信号/CASを受け、RORタイミング検出信号RORを出力する。このRORタイミング検出信号RORは、ロウアドレスストローブ信号/RASおよびカラムアドレスストローブ信号/CASがRORタイミングで入力されると、ロウアドレスストローブ信号/RASがHレベルに立上がってから所定期間Hレベルになる。また、NORゲート1221faは、CBRリフレッシュタイミング検出信号CBRRおよびRORタイミング検出信号RORを受け、リセットタイミング検出信号/RSTを出力する。このリセットタイミング検出信号/RSTは、CBRリフレッシュタイミング検出信号CBRRおよびRORタイミング検出信号RORのうち少なくとも一方がHレベルであると、Lレベルとなる。
【0053】
この外部クロック検出回路122はさらに、WCBRタイミング検出信号WCBRおよびリセットタイミング検出信号/RSTを受け、タイミング検出信号TDAを出力するセット/リセット回路1221iを備える。このセット/リセット回路1221iは、インバータ1221ia、NANDゲート1221ibおよびNANDゲート1221icを有する。NANDゲート1221ibおよび1221icはフリップフロップ回路を構成する。したがって、ロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CASおよび書込イネーブル信号/WEがWCBRタイミングで入力されてWCBRタイミング検出信号WCBRがHレベルでリセットタイミング検出信号/RSTがHレベルになると、タイミング検出信号TDAはHレベルにセットされる。他方、ロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CASおよび書込イネーブル信号/WEがCBRリフレッシュタイミングまたはRORタイミングで入力されて、ロウアドレスストローブ信号/RASのHレベルへの立上がりでWCBRタイミング検出信号WCBRがLレベルでリセットタイミング検出信号/RSTがLレベルになると、タイミング検出信号TDAはLレベルにリセットされる。
【0054】
この外部クロック検出回路122はさらに、タイミング検出信号TDA、クロックトインバータ制御信号CLCおよび/CLCを受け、タイミング検出ラッチ信号LTDAを出力するタイミング検出信号ラッチ回路1221jを備える。このタイミング検出ラッチ回路1221jは、クロックトインバータ1221ja、インバータ1221jbおよびクロックトインバータ1221jcを有する。したがって、クロックトインバータ制御信号CLCおよび/CLCがそれぞれHレベルおよびLレベルのとき、タイミング検出ラッチ信号LTDAはタイミング検出信号TDAと同じ論理となる。他方、クロックトインバータ制御信号CLCおよび/CLCがそれぞれLレベルおよびHレベルになると、その時点でのタイミング検出ラッチ信号LTDAが保持される。
【0055】
この外部クロック検出回路122はさらに、ロウアドレスストローブ信号/RASを受け、パルス信号/FSEXを出力するパルス発生回路1221kを備える。このパルス発生回路1221kは、遅延回路1221ka、インバータ1221kb、遅延回路1221kcおよびNANDゲート1221kdを有する。したがって、ロウアドレスストローブ信号/RASがLレベルに立下がってから所定時間経過後、パルス信号/FSEXは所定時間だけLレベルに立下がる。
【0056】
この外部クロック検出回路122はさらに、タイミング検出信号TDA、タイミング検出ラッチ信号LTDAおよびパルス信号/FSEXを受け、テストモードリセット信号/FR、アドレスキーラッチ制御信号FSEおよびテストモード活性化信号FEを出力するタイミング検出信号発生回路1221mを備える。このタイミング検出信号発生回路1221mは、インバータ1221ma、1221mb、NANDゲート1221mc、インバータ1221md、1221meおよび1221mfを有する。したがって、テストモードリセット信号/FRは、タイミング検出信号TDAの反転信号である。アドレスキーラッチ制御信号FSEは、タイミング検出信号TDAがHレベル、パルス信号/FSEXがLレベル、タイミング検出ラッチ信号LTDAがLレベルであると、Hレベルとなる。テストモード活性化信号FEは、タイミング検出ラッチ信号LTDAと同じ論理である。
【0057】
図4は、WCBRタイミングでの外部クロック検出回路122のセット動作を示すタイミングチャートである。図5は、CBRリフレッシュタイミングまたはRORタイミングでの外部クロック検出回路122のリセット動作を示すタイミングチャートである。図4に示されるように、ロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CASおよび書込イネーブル信号/WEがWCBRタイミングで入力されると、テストモードリセット信号/FRはLレベルにセットされる。他方、図5に示されるように、これらの信号/RAS、/CASおよび/WEがCBRリフレッシュタイミングまたはRORタイミングで入力されると、ロウアドレスストローブ信号/RASのHレベルへの立上がりに応じて、テストモードリセット信号/FRはHレベルにリセットされる。
【0058】
また、図4に示されるように、これらの信号/RAS、/CASおよび/WEがWCBRタイミングで入力されると、ロウアドレスストローブ信号/RASがLレベルに立下がってから所定時間経過後に、アドレスキーラッチ制御信号FSEが所定期間だけHレベルとなる。
【0059】
また、図4に示されるように、これらの信号/RAS、/CASおよび/WEがWCBRタイミングで入力されると、テストモード活性化信号FEは、ロウアドレスストローブ信号/RASのHレベルへの立上がりに応答してHレベルとなる。他方、図5に示されるように、これらの信号/RAS、/CASおよび/WEがCBRリフレッシュタイミングまたはRORタイミングで入力されると、ロウアドレスストローブ信号/RASのHレベルへの立上がりに応じて、テストモード活性化信号FEはLレベルとなる。
【0060】
(2.2) テストグループ検出回路(図6)
図6は、図2中のテストグループ検出回路120の構成を示すブロック図である。図6を参照して、このテストグループ検出回路120は、高電圧検出回路130および132と、ロウアドレスバッファ131および133と、テストグループデコーダ134とを備える。高電圧検出回路130は、アドレスピンA1の電圧がスーパーHレベル以上であるか否かを検出し、その電圧がスーパーHレベル以上であるときHレベルの高電圧検知信号SV1Fを出力する。高電圧検出回路132も、この高電圧検出回路130と同様に動作する。ロウアドレスバッファ131はアドレス信号A1を受け、出力信号/RA1FAを出力する。ロウアドレスバッファ133も、このロウアドレスバッファ131と同様に動作する。テストグループデコーダ134は、アドレスラッチ制御信号FSEがHレベルのとき高電圧検知信号SV1FおよびSV2Fを取込み、特殊テストグループ信号/TGAおよび/TGBを出力する。
【0061】
(2.2.1) 高電圧検出回路(図7)
図7は、図6中の高電圧検出回路130の一例を示す回路図である。図7を参照して、この高電圧検出回路130は、ダイオード接合されたn個のNチャネルMOSトランジスタ1301と、NチャネルMOSトランジスタ1302とを備える。NチャネルMOSトランジスタ1301はしきい値Vtを有する。したがって、アドレスピンA1に電源電圧Vccよりもn×Vtだけ高い電圧(スーパーHレベル)が与えられると、高電圧検知信号SV1Fが通常のHレベルとなる。
【0062】
(2.2.2) テストグループデコーダ(図8)
図8は、図6中のテストグループデコーダ134の構成を示す回路図である。図8を参照して、このテストグループデコーダ134は、インバータ1341、1345、1347、1353、1355、クロックトインバータ1342、1343、1350、1351、NORゲート1344、1346、1348、1349、1352、1354、NANDゲート1356および1357を備える。NORゲート1344およびインバータ1345、NORゲート1346およびインバータ1347、NORゲート1352およびインバータ1353、ならびにNORゲート1354およびインバータ1355は、それぞれラッチ回路を構成する。
【0063】
Hレベルのアドレスラッチ制御信号FSEに応答してクロックトインバータ1342、1343、1350および1351が動作する。これにより、高電圧検知信号SV1FがHレベルのときアドレスキーラッチ信号SV1がHレベルとなり、高電圧検知信号SV2FがHレベルのときアドレスキーラッチ信号SV2がHレベルとなる。また、ロウアドレスバッファ131の出力信号/RA1FAがHレベルのときアドレスキーラッチ信号HV1がHレベルとなり、ロウアドレスバッファ133の出力信号/RA2FAがHレベルのときアドレスキーラッチ信号HV2がHレベルとなる。したがって、アドレスキーラッチ信号SV1,SV2,HV1,HV2の組合せによって、アドレスピンに与えられる電圧の3つの状態が検知され得る。たとえばアドレスキーラッチ信号SVn(n=1,2)がHレベルでかつアドレスキーラッチ信号HVn(n=1,2)がLレベルのとき、アドレスピンの電圧はスーパーHレベルである。また、アドレスキーラッチ信号SVnがLレベルでかつアドレスキーラッチ信号HVnがHレベルのとき、アドレスピンの電圧は通常のHレベルである。さらに、アドレスキーラッチ信号SVnがLレベルでかつアドレスキーラッチ信号HVnがLレベルのとき、アドレスピンの電圧はLレベルである。なお、アドレスキーラッチ信号SVnおよびHVnが同時にHレベルとなることはない。
【0064】
特殊テストグループ信号/TGAおよび/TGBは、これらのアドレスキーラッチ信号SVn,HVnの組合せに従って生成される。特殊テストグループ信号/TGAは、テストモード活性化信号FE、アドレスキーラッチ信号SV1およびHV2がすべてHレベルのとき、Lレベルとなる。特殊テストグループ信号/TGBは、テストモード活性化信号FE、アドレスキーラッチ信号SV2およびHV1がすべてHレベルのとき、Lレベルとなる。
【0065】
したがって、特殊テストグループ信号/TGA,/TGBは、2つのアドレスピンに2種類の電圧が与えられたとき活性化される。このうち1種類の電圧が通常の使用範囲内のLレベルであればもう1種類の電圧がスーパーHレベルであっても、特殊テストグループ信号/TGA,/TGBは活性化されない。さらに、1種類の電圧だけが印加される場合は、いかなるレベルであっても特殊テストグループ信号/TGA,/TGBは活性化されない。そのため、アドレスピンに間違って高い電圧が印加されてもこの半導体記憶装置は特殊テストモードに入ることはない。
【0066】
(2.3) アドレスキーラッチ回路(図9)
図9は、図2中のアドレスキーラッチ回路121の構成を示す回路図である。図9を参照して、このアドレスキーラッチ回路121は、インバータ1211、1216、1218、1220、1221〜1223、クロックトインバータ1212〜1214、NORゲート1215、1217および1219を備える。NORゲート1215およびインバータ1216、NORゲート1217およびインバータ1218、ならびにNORゲート1219およびインバータ1220は、それぞれラッチ回路を構成する。
【0067】
このアドレスキーラッチ回路121はさらに、アドレスキー信号TA3〜TA5をそれぞれ受け、その反転信号/RA3FA〜/RA5FAをそれぞれ出力する3つのロウアドレスバッファ(図示せず)を備える。
【0068】
アドレスラッチ制御信号FSEがHレベルにある間、アドレスバッファの出力信号/RA3FA〜/RA5FAがそれぞれ取込まれ、これによりアドレスキーラッチ信号HV3〜HV5,LV3〜LV5がラッチされる。これらの信号は、テストモードリセット信号/FRがHレベルになるまでラッチされ続ける。また、ロウアドレスバッファの出力信号/RAnFA(N=3,4,5)は、アドレスピンにHレベルが与えられるとLレベルとなり、アドレスピンにLレベルが与えられるとHレベルとなる。したがって、アドレスピンにHレベルが与えられると、アドレスキーラッチ信号HVnはHレベルとなり、アドレスキーラッチ信号LVnはLレベルとなる。他方、アドレスピンにLレベルが与えられると、アドレスキーラッチ信号HVnはLレベルとなり、アドレスキーラッチ信号LVnはHレベルとなる。
【0069】
(2.4) 特殊テストモードクロックデコーダ(図10)
図10は、図2中の特殊テストモードクロックデコーダ128の構成を示す回路図である。図10を参照して、この特殊テストモードクロックデコーダ128は、マルチビットテスト活性化信号TMBを発生する回路と、冗長ロウテスト活性化信号TEST1および冗長カラムテスト活性化信号/TEST2を発生する回路とを備える。このマルチビットテスト活性化信号発生回路は、インバータ1281、1284、1288、1289、NANDゲート1282、1285、1286、1287、およびNORゲート1283とを備える。他方、この冗長ロウおよび冗長カラムテスト活性化信号発生回路は、NORゲート1290、1291、1292、1293、インバータ1294、12945および1296を備える。
【0070】
アドレスピンA1,A2に通常の範囲内のLレベルの電圧とスーパーHレベルとが与えられ、かつ信号/RAS,/CAS,/WEがWCBRタイミングで入力されると、マルチビットテスト活性化信号TMBは必ずHレベルに活性化され、この半導体記憶装置が特殊テストモードに入ることはない。また、特殊テストモードでこの半導体記憶装置の特性評価を行なう場合に、マルチビットテストモードでこの半導体記憶装置のマージン評価を行なえば、テスト時間が大幅に短縮される。したがって、特殊テストモードでもマルチビットテストを可能とするために、アドレスキーによってもマルチビットテストモードが設定可能とされている。この実施の形態では、アドレスピンA1,A2,A5の電圧がそれぞれスーパーHレベル、HレベルおよびHレベルであるか、またはHレベル、スーパーHレベルおよびHレベルであるとき、マルチビットテストが可能となる。
【0071】
図11は、WCBRタイミングにより冗長ロウ活性化信号TEST1、冗長カラム活性化信号/TEFT2およびマルチビットテスト活性化信号TMBのすべてが活性状態となるテストモード制御回路のセット動作を示すタイミングチャートである。図11(d)〜(h)に示されるように、アドレスピンA1にスーパーHレベル(図11ではSで示される)が与えられ、かつアドレスピンA2〜A5にHレベルの電圧がそれぞれ与えられている場合において、図11(a)〜(c)に示されるように、ロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CASおよび書込イネーブル信号/WEがWCBRタイミングで入力されると、アドレスキーラッチ信号SV1はHレベルとなり、アドレスキーラッチ信号HV1がLレベルとなり、アドレスキーラッチ信号SV2はLレベルとなり、アドレスキーラッチ信号HV2はHレベルとなり、アドレスキーラッチ信号HV3はHレベルとなり、アドレスキーラッチ信号LV3はLレベルとなり、アドレスキーラッチ信号HV4はHレベルとなり、アドレスキーラッチ信号LV4はLレベルとなり、アドレスキーラッチ信号HV5はHレベルとなり、さらにアドレスキーラッチ信号LV5はLレベルとなる。これにより、特殊テストグループ信号/TGAが活性状態となる準備が整う。
【0072】
これらのアドレスキーラッチ信号はアドレスキープリデコーダ123によってプリデコードされ、さらに特殊モードクロックデコーダ128によってデコードされる。そして、ロウアドレスストローブ信号/RASの立上りに応答してテストモード活性化信号FEが立上ると、特殊テストグループ信号/TGAが活性状態(Lレベル)となり、これにより冗長ロウテスト活性化信号TEST1、冗長カラムテスト活性化信号/TEST2およびマルチビットテスト活性化信号TMBが順次活性状態となる。
【0073】
図12は、RORまたはCBRリフレッシュタイミングにより冗長ロウテスト活性化信号TEST1、冗長カラムテスト活性化信号/TEST2およびマルチビットテスト活性化信号TMBのすべてが不活性状態となるテストモード制御回路のリセット動作を示すタイミングチャートである。図12(a)〜(c)に示されるように、ロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CASおよび書込イネーブル信号/WEがRORまたはCBRリフレッシュタイミングで入力され、その後ロウアドレスストローブ信号/RASが立上ると、テストモードリセット信号/FRが図12(d)に示されるようにHレベルとなる。テストモードリセット信号/FRがHレベルになると、すべてのアドレスキーラッチ信号がLレベルとなるので、図12(e)に示されるようにテストモード活性化信号FEもLレベルとなる。したがって、図12(f)〜(h)に示されるように、冗長ロウテスト活性化信号TEST1、冗長カラムテスト活性化信号/TEST2およびマルチビットテスト活性化信号TMBのすべてが不活性状態となる。
【0074】
以上の説明をまとめると、テストモード制御回路112のデコード表は次の表1のとおりである。表1中、SはスーパーHレベルを示し、Hは通常のH(論理ハイ)レベルを示し、LがL(論理ロウ)レベルを示す。
【0075】
【表1】
【0076】
なお、この実施の形態では特殊テストグループ信号/TGBで設定可能な特殊テストモードはマルチビットテストモードだけであるが、これ以外の特殊テストモードが設定可能であっても構わない。また、アドレスキーの組合せは任意に設定可能であることは言うまでもない。
【0077】
(3) メモリセルアレイおよびその周辺回路(図13,図14)
図13は、図1中のメモリセルアレイ100〜103およびその周辺回路の構成を詳細に示すブロック図である。図13を参照して、図1中のメモリセルアレイ100および冗長ロウメモリセルアレイ101は、16個のメモリセルアレイブロックMCA1〜MCA16に分割されている。図1中の冗長カラムメモリセルアレイおよび冗長カラムロウメモリセルアレイ103は、16個の冗長カラムメモリセルアレイブロックSMCA1〜SMCA16に分割されている。図1中のセンスリフレッシュアンプ入出力制御回路104は、17個のセンスリフレッシュアンプ入出力制御回路ブロックSA1A〜SA17Aに分割されている。図1中の冗長センスリフレッシュアンプ入出力制御回路105は、17個の冗長センスリフレッシュアンプ入出力制御回路ブロックSSA1A〜SSA17Aに分割されている。
【0078】
図1中のロウデコーダ106は、16個のロウデコーダRDC1〜RDC16と、16個のレベル変換回路LC1〜LC16とを備える。図1中の冗長ロウデコーダ107は、16個の冗長ロウデコーダSRDC1〜SRDC16と、16個の冗長レベル変換回路SLC1〜SLC16とを備える。ロウデコーダRDC1〜RDC16および冗長ロウデコーダSRDC1〜SRDC16は、メモリセルアレイMCA1〜MCA16に対応して配置される。ロウデコーダRDC1〜RDC16の各々は4つの通常ワード線WLiと接続され、ワード線駆動信号RX0〜RX3に応答してその4つの通常ワード線のうち1つを駆動する。冗長ロウデコーダSRDC1〜SRDC16の各々は2本の冗長ワード線SWLjと接続され、冗長ワード線駆動信号SRX0,SRX1に応答してその2つの冗長ワード線のうち1つを駆動する。
【0079】
レベル変換回路LC1〜LC16の各々は電源電圧レベルのワード線駆動信号RXF0〜RXF3を昇圧電圧レベルのワード線駆動信号RX0〜RX3に変換し、それらを対応するロウデコーダに供給する。冗長レベル変換回路SLC1〜SLC16の各々は、電源電圧レベルの冗長ワード線駆動信号SRF0,SRF1を昇圧電圧レベルの冗長ワード線駆動信号SRX0,SRX1に変換し、それらを対応する冗長ロウデコーダに供給する。
【0080】
ワード線駆動信号RXF0〜RXF3は図13に示されたRXデコーダ142によって生成される。冗長ワード線駆動信号SRF0,SRF1は図13に示された冗長RXデコーダ143によって生成される。RXデコーダ142は、RXデコーダ活性化信号/RXTに応答して活性化され、これにより相補ロウアドレス信号RAD0,/RAD0およびRAD1,/RAD1に従って1つのワード線駆動信号を生成する。ここで、RCデコーダ活性化信号/RXTは、ロウアドレスストローブ信号/RASを遅延させることにより生成される。また、冗長RXデコーダ143は、冗長ロウアドレス検知信号SRAおよびSRBに従って1つの冗長ワード線駆動信号を生成する。
【0081】
図1中のカラムデコーダ108は、図13に示されたY上位プリデコーダ140と、Y下位プリデコーダ141と、カラムデコーダCDCを含む。Y下位プリデコーダ141は、相補カラムアドレス信号CDA2,/CDA2〜CAD6,/CAD6をプリデコードすることによりプリデコード信号Y4〜Y15を生成する。Y上位プリデコーダ140は、カラムデコーダ活性化信号CDE、通常カラム活性化信号NCEAおよびNCEBに応答して活性化され、さらに相補カラムアドレス信号CAD7,/CAD7およびCAD8,/CAD8をプリデコードすることによりプリデコード信号Y16〜Y23を生成する。カラムデコーダCDCは、これらのプリデコード信号Y4〜Y23に応答してカラム選択線CSLiのうちいずれか1つを活性化する。
【0082】
冗長カラムデコーダSCDCは4つの冗長カラム選択線SCSLA,SCSLB,SCSLCおよびSCSLDと接続され、4つの冗長カラム活性化信号SCEA,SCEB,SCECおよびSCEDに応答して2つの冗長カラム選択線を活性化する。ここでは、冗長カラム活性化信号SCEAおよびSCECは同時にHレベルとなるので、対応する冗長カラム選択線SCSLAおよびSCSLCが同時に活性化される。また、冗長カラム活性化信号SCEBおよびSCEDは同時にHレベルとなるので、対応する冗長カラム選択線SCSLBおよびSCSLDが同時に活性化される。
【0083】
図14は、図13中のブロックMCA1,SMCA1,SA1A,SSA1A〜MCA16,SMCA16,SA17A,SSA17Aのうち1つのブロックを示す配線図である。図14を参照して、複数のワード線WL0〜WL8および4つの冗長ワード線SWL0〜SWL3と交差して複数のビット線対BL,/BLが配置されている。
【0084】
通常ビット線対BL,/BLと通常ワード線WL0〜WL8の交点に対応して複数の通常メモリセルMCが配置されている。通常メモリセルMCはハッチングのない○で表わされる。また、通常ビット線対BL,/BLと冗長ワード線SWL0〜SWL3との交点に対応して複数の冗長ロウメモリセルRMCが配置されている。冗長ロウメモリセルRMCは水平方向にハッチングされた○で表わされる。また、冗長ビット線対BL/BLと通常ワード線WL0〜WL8との交点に対応して複数の冗長カラムメモリセルCMCが配置されている。冗長カラムメモリセルCMCは垂直方向にハッチングされた○で表わされる。さらに、冗長ビット線対BL,/BLと冗長ワード線SWL0〜SWL3との交点に対応して複数の冗長ロウカラムメモリセルRCMCが配置されている。冗長ロウカラムメモリセルRCMCは水平および垂直方向にハッチングされた○で表わされる。
【0085】
また、複数の通常ビット線対BL,/BLに対応して複数の通常センスリフレッシュアンプSA0〜SA3が配置されている。また、冗長ビット線対BL,/BLに対応して複数の冗長センスリフレッシュアンプSSA0〜SSA3が配置されている。
【0086】
このようなメモリセルアレイの一方側には2つのローカル入出力線対LIO1,/LIO1およびLIO3,/LIO3が配置され、その他方には2つのローカル入出力線対LIO0,/LIO0およびLIO2,/LIO2が配置されている。通常センスリフレッシュアンプSA0〜SA3の各々に対応して2つのカラム選択ゲートCSが配置されている。また、冗長センスリフレッシュアンプSSA0〜SSA3の各々に対応して2つの冗長カラム選択ゲートCSが配置されている。
【0087】
また、4つの通常センスリフレッシュアンプSA0〜SA3に対応して1つの通常カラム選択線CSL255が配置され、4つの冗長センスリフレッシュアンプSSA0〜SSA3に対応して1つの冗長カラム選択線SCSL1が配置されている。
【0088】
なお、ワード線WL0に沿って形状ダミーワード線dmyが配置され、冗長ワード線SWL3に沿って形状ダミーワード線dmyが配置されている。
【0089】
(4) ロウ系回路
(4.1) ロウデコーダ(図15)
図15は、図13中のロウデコーダRDC1〜RDC16の1つの構成を示す回路図である。図15を参照して、1つのロウデコーダは、対応する4つのワード線WL0〜WL3とそれぞれ接続される4つの駆動回路150と、NチャネルMOSトランジスタ152〜155,158と、PチャネルMOSトランジスタ151,156,157とを備える。各駆動回路150は、NチャネルMOSトランジスタ159〜161を備える。PチャネルMOSトランジスタ151のゲート電極にはロウデコーダプリチャージ信号/RDPが与えられる。NチャネルMOSトランジスタ155のゲート電極にはブロックセレクト信号RBSが与えられる。NチャネルMOSトランジスタ152〜154のゲート電極にはそれぞれXプリデコード信号XC,XA,XBが与えられる。
【0090】
ここで、ロウデコーダプリチャージ信号/RDPがロウ系のプリチャージ期間にLレベルになると、ノードNAは昇圧電圧Vppレベルにプリチャージされる。これによりすべてのワード線WL0〜WL3は不活性状態となる。次いでロウアドレスストローブ信号/RASがLレベルになると、ロウデコーダプリチャージ信号/RDPがHレベルとなるので、ブロックセレクト信号RBS、およびXプリデコード信号XA〜XCの組合せに応じて特定のロウデコーダが選択される。そして、選択的に供給されるワード線活性化信号RX0〜RX3に応じて対応する1つのワード線が選択される。たとえばワード線駆動信号RX0が供給されたときは、対応するワード線WL0の電圧が昇圧電圧Vppレベルまで上昇する。
【0091】
(4.2)冗長ロウデコーダ(図16)
図16は、図13中の冗長ロウデコーダSRDC1〜SRDC16の1つの構成を示す回路図である。図16を参照して、この1つの冗長ロウデコーダは、対応する2つの冗長ワード線SWL0およびSWL1にそれぞれ接続される2つの駆動回路162と、NチャネルMOSトランジスタ167,168,171と、PチャネルMOSトランジスタ166,169,170とを備える。各駆動回路162は、NチャネルMOSトランジスタ163〜165を備える。ここで、NチャネルMOSトランジスタ167のゲート電極には、偶数または奇数を示す信号RADE0が与えられる。冗長ロウデコーダSRDC1〜SRDC16は、通常のデコーダRDC1〜RDC16とほぼ同様に動作する。通常ワード線を選択する場合は、冗長ワード線駆動信号SRX0およびSRX1がともにLレベルのまま維持されるので、冗長ワード線SWL0,SWL1が活性化されることはない。しかしながら、後述する冗長ロウアドレス検知回路が外部から与えられたロウアドレス信号とプログラムされた置換アドレスとの一致を検知すると、冗長ロウアドレス検知信号SRAおよびSRBのいずれかがHレベルになるとともに、RXデコーダ142が不活性化される。したがって、通常ワード線駆動信号RXF0〜RXF3はすべてLレベルとなる。他方、冗長ロウアドレス検知信号SRAがHレベルになると、対応する冗長ワード線駆動信号SRF0がHレベルとなり、冗長ロウアドレス検知信号SRBがHレベルになると、対応する冗長ワード線駆動信号SRF1がHレベルとなる。したがって、選択されたメモリセルアレイブロック内の4つの冗長ワード線が信号RADE0に応答して2つずつ活性化される。
【0092】
(4.3) RXデコーダおよび冗長RXデコーダ(図17)
図17は、図13中のRXデコーダ142および冗長RXデコーダ143の構成を示す回路図である。図17を参照して、RXデコーダ142は、NANDゲート1421〜1424,1429〜1432、NORゲート1425〜428、およびインバータ1433〜1436を備える。NANDゲート1429〜1432の一方入力ノードには、冗長ロウアドレス検知信号SRAおよびSRBを受けるNORゲート1437が接続される。
【0093】
したがって、このRXデコーダ142は、冗長ロウアドレス検知信号SRAおよびSRBがともにLレベルのとき活性化される。そして、RXデコーダ活性化信号/RXTがLレベルに立下ると、NANDゲート1421〜1424にそれぞれ与えられるロウアドレス信号/RAD0,/RAD1、RAD0,/RAD1、/RAD0,RAD1およびRAD0,RAD1に従ってワード線駆動信号RXF0〜RXF3のいずれか1つがHレベルに活性化される。
【0094】
また、冗長RXデコーダ143は、インバータ1438,1441,1442、およびNANDゲート1439,1440を備える。したがって、冗長ロウアドレス検知信号SRAがHレベルになると、RXデコーダ活性化信号/RXTに応答して対応する冗長ワード線駆動信号SRF0がHレベルに活性化される。このHレベルの冗長ロウアドレス検知信号SRAはNORゲート1437にも与えられるので、RXデコーダ142は不活性化される。他方、冗長ロウアドレス検知信号SRBがHレベルになると、RXデコーダ活性化信号/RXTに応答して対応する冗長ワード線駆動信号SRF1がHレベルに活性化される。このHレベルの冗長ロウアドレス検知信号SRPはNORゲート1437にも与えられるので、RXデコーダ142は不活性化される。
【0095】
(4.4) 冗長ロウアドレスプログラム回路および冗長ロウアドレス検知回路(図18〜図20)
図18は、図1の冗長メモリ制御回路113に含まれる冗長ロウアドレスプログラム回路の構成を示す回路図である。図18を参照して、この冗長ロウアドレスプログラム回路は、8つのプログラム部180を備える。プログラム部180の各々は、1つのリンク信号のための信号線と共通に接続された14個のヒューズ素子181と、各々が対応するヒューズ素子181と直列に接続された14個のNチャネルMOSトランジスタ182とを備える。これらNチャネルMOSトランジスタ182のゲート電極には、ロウアドレス信号RAD1,/RAD1〜RAD7,/RAD7がそれぞれ与えられる。
【0096】
各リンク信号線と接地ノードとの間には3つのNチャネルMOSトランジスタ183または184、185または186、および187または188が接続されている。NチャネルMOSトランジスタ183の各々のゲート電極にはロウアドレス信号/RAD8が与えられる。NチャネルMOSトランジスタ184の各々のゲート電極にはロウアドレス信号RAD8が与えられる。リンク信号RINK0,LINK1に対応するNチャネルMOSトランジスタ185および186のゲート電極にはロウアドレス信号/RAD9が与えられる。リンク信号LINK0,LINK1に対応するNチャネルMOSトランジスタ187および188のゲート電極にはロウアドレス信号/RAD10が与えられる。リンク信号LINK2,LINK3に対応するNチャネルMOSトランジスタ185および186のゲート電極にはロウアドレス信号RAD9が与えられる。リンク信号LINK2,LINK3に対応するNチャネルMOSトランジスタ187および188のゲート電極にはロウアドレス信号/RAD10が与えられる。リンク信号LINK4,LINK5に対応するNチャネルMOSトランジスタ185および186のゲート電極にはロウアドレス信号/RAD9が与えられる。リンク信号LINK4,LINK5に対応するNチャネルMOSトランジスタ187および188のゲート電極にはロウアドレス信号RAD10が与えられる。リンク信号LINK6,LINK7に対応するNチャネルMOSトランジスタ185および186のゲート電極にはロウアドレス信号RAD9が与えられる。リンク信号LINK6,LINK7に対応するNチャネルMOSトランジスタ187および188のゲート電極にはロウアドレス信号RAD10が与えられる。
【0097】
図19は、図1の冗長メモリ制御回路113に含まれる第1の冗長ロウアドレス検知回路の構成を示す回路図である。この冗長ロウアドレス検知回路は、図18に示された冗長ロウアドレスプログラム回路に対応して設けられる。図19を参照して、この冗長ロウアドレス検知回路は、2つの検知部190を備える。検知部190の各々は、PチャネルMOSトランジスタ1901,1902、インバータ1903およびNORゲート1904を備える。この冗長ロウアドレス検知回路はさらに、NANDゲート191、インバータ192,194、およびNORゲート193を備える。NANDゲート191にはロウアドレス信号RAD6,/RAD7が与えられ、インバータ192には冗長ロウテスト活性化信号TEST1が与えられる。
【0098】
この冗長ロウアドレス検知回路はさらに、2つのNORゲート1904の出力およびインバータ194の出力を受けるNANDゲート195を備える。このNANDゲート195は冗長ロウアドレス検知信号SRAを出力する。
【0099】
図20は、図1の冗長メモリ制御回路113に含まれる第2の冗長ロウアドレス検知回路の構成を示す回路図である。この冗長ロウアドレス検知回路は、冗長メモリ制御回路113に含まれるもう1つの冗長ロウアドレスプログラム回路に対応して設けられる。図20を参照して、この第2の冗長ロウアドレス検知回路は、図19に示された第1の冗長ロウアドレス検知回路とほぼ同様に構成される。但し、NANDゲート191にはロウアドレス信号/RAD6およびRAD7が与えられる。また、NANDゲート195は、冗長ロウアドレス検知信号SRBを出力する。
【0100】
図19および図20に示された冗長ロウプリチャージ信号SRPCは、ロウアドレスストローブ信号/RASの立上りに応答してLレベルとなり、これによりすべてのリンク信号LINK0〜LINK7のための信号線が電源電圧Vccレベルにプリチャージされる。そのため、冗長ロウアドレス検知信号SRAおよびSRBはともにHレベルとなる。
【0101】
図18に示されたヒューズ素子181のすべてが溶断されていない状態、つまり置換アドレスが全くプログラムされていない状態では、どのようなアドレス信号が与えられてもリンク信号LINK0〜LINK7はすべてLレベルとなる。他方、相補ロウアドレス信号RAD1,/RAD1〜RAD7,/RAD7の各々の一方に対応するヒューズ素子181が溶断されている状態、つまり置換アドレスがプログラムされている状態では、プログラムされていないアドレスが与えられたときはすべてのリンク信号LINK0〜LINK7がLレベルとなるが、プログラムされているアドレスが与えられるとリンク信号LINK0〜LINK7はHレベルのまま維持される。それは、ヒューズ素子181が溶断されていると、そのヒューズ素子181に対応するNチャネルMOSトランジスタ182がオン状態となってもリンク信号のための信号線が放電されることがないからである。
【0102】
以上のように、冗長ロウテストモードに設定されていない場合(冗長ロウテスト活性化信号TEST1がLレベルの場合)は、リンク信号LINK0〜LINK7に応じて冗長ロウアドレス検知信号SRAおよびSRBの一方が活性化され、他方が不活性化される。したがって、プログラムされていないアドレス信号が与えられると、冗長ロウアドレス検知信号SRAおよびSRBの一方がLレベルとなり、他方、プログラムされているアドレス信号が与えられると冗長ロウアドレス検知信号SRAおよびSRBの一方がHレベルのまま維持される。
【0103】
次に、冗長ロウテストモードに設定されている場合(冗長ロウテスト活性化信号TEST1がHレベルの場合)の動作について説明する。この場合は、リンク信号LINK0〜LINK7に関係なく、図19中のNANDゲート191に与えられるロウアドレス信号/RAD7およびRAD6がともにHレベルならば冗長ロウアドレス検知信号SRAがHレベルに活性化される。このとき、図20中のNANDゲート191にはともにLレベルのロウアドレス信号RAD7および/RAD6が与えられるので、冗長ロウアドレス検知信号SRBはLレベルに不活性化される。
【0104】
一方、図20中のNANDゲート191に与えられるロウアドレス信号RAD7および/RAD6がともにHレベルならば冗長ロウアドレス検知信号SRBはHレベルに活性化される。このとき、図19中のNANDゲート191にはともにLレベルのロウアドレス信号/RAD7およびRAD6が与えられるので、冗長ロウアドレス検知信号SRAはLレベルに不活性化される。
【0105】
ここで、プログラム部180に使用している相補ロウアドレス信号RAD6,/RAD6およびRAD7,/RAD7をこのような冗長ロウテストモードの検知にも使用しているのは、冗長ロウアドレス検知信号SRAおよびSRBを強制的に活性化することによりプログラムすべきアドレスが不要となるからである。したがって、この不要となるアドレスに応じて冗長ロウアドレス検知信号SRAおよびSRBを選択する冗長RXデコーダ143が設けられているため、外部から与えられるアドレスの組合せによって冗長ロウと冗長カラムとの交点に位置する冗長ロウメモリセルを除いたすべての冗長ロウメモリセルの機能テストを行なうことができる。
【0106】
この実施の形態では、2つの冗長ロウアドレス検知信号SRAおよびSRBを使用する場合について説明したが、ここでは7つのプログラム用ロウアドレスRAD1〜RAD7が用いられているので、これらの外部から与えられたアドレスに応じて27 個の冗長ロウアドレス検知信号を選択的に活性化することができる。但し、冗長ロウデコーダに与えられる主クロックに等しい数の冗長ロウアドレス検知信号を用いた構成が最適である。このような構成が新たな制御信号の追加を必要とせず、しかもロウデコーダ、冗長ロウデコーダ、カラムデコーダ、冗長カラムデコーダなどといったレイアウト面積の制約が最も多い繰返し回路に対しても面積の増大をもたらさないからである。
【0107】
(5) カラム系回路
(5.1) Y下位プリデコーダ(図21)
図21は、図13中のY下位プリデコーダ141の構成を示す回路図である。図21を参照して、このY下位プリデコーダ141は、6つのプリデコード部200,201を備える。プリデコード部200の各々は、NANDゲート2001,2002、およびインバータ2003〜2008を備える。プリデコード部201の各々は、NANDゲート2011,2012、およびインバータ2013〜2018を備える。したがって、このY下位プリデコーダ141は、相補カラムアドレス信号CAD2,/CAD2〜CAD6,/CAD6に応答してプリデコード信号Y4〜Y15を生成する。
【0108】
(5.2) Y上位プリデコーダ(図22)
図22は、図13中のY上位プリデコーダ140の構成を示す回路図である。図22を参照して、このY上位プリデコーダ140は、2つのプリデコード部202を備える。プリデコード部202の各々は、NANDゲート2021〜2024,2029〜2032、およびインバータ2025〜2028,2033〜2036を備える。これらのプリデコード部202はともに、ロウアドレスストローブ信号RASが遅延させられたカラムデコード活性化信号CDEに応答して活性化される。また、プリデコード部202の一方は、冗長ロウアドレスの未検知時に生成される通常カラム活性化信号NCEAに応答して活性化され、他方のプリデコード部202は、通常カラム活性化信号NCEBに応答して活性化される。したがって、このY上位プリデコーダ140は、カラムデコード活性化信号CDE、通常カラム活性化信号NCEAおよびNCEBがHレベルのとき、与えられた相補カラムアドレス信号CAD7,/CAD7〜CAD9,/CAD9に応答してプリデコード信号Y16〜Y23を生成する。後述する冗長カラムアドレス検知回路が後述する冗長カラムアドレスプログラム回路にプログラムされた置換アドレスを検知すると、通常カラム活性化信号NCEAまたはNCEBがLレベルとなり、これによりプリデコード信号Y16〜Y19またはY20〜Y23がLレベルとなる。
【0109】
(5.3) 冗長カラムアドレス検知回路および冗長カラムアドレスプログラム回路(図23,図24)
図23は、図1の冗長メモリ制御回路113に含まれる冗長カラムアドレス検知回路の構成を示す回路図である。図23を参照して、この冗長カラムアドレス検知回路は、NANDゲート2041,2042,2046〜2051、インバータ2044,2045,2052〜2054、およびNORゲート2043を備える。この冗長カラムアドレス検知回路では、後述する冗長カラムアドレスプログラム回路から与えられる不良カラムアドレス検知信号/SCEA0,/SCEA1,/SCEB0,/SCEB1および冗長カラムテスト活性化信号/TEST2に応答して通常カラム活性化信号NCEが生成される。また、不良カラムアドレス検知信号/SCEA0,/SCEA1,/SCEB0,/SCEB1、相補カラムアドレス信号CAD7,/CAD7,CAD8,/CAD8および冗長カラムテスト活性化信号/TEST2に応答して冗長カラム活性化信号SCEAおよびSCEBが生成される。
【0110】
図24は、図1の冗長メモリ制御回路113に含まれる冗長カラムアドレスプログラム回路の構成を示す回路図である。図24を参照して、冗長カラムアドレスプログラム回路は、3つの検知部206を備える。検知部206の各々は、2つのプログラム部207、およびNORゲート2061を備える。プログラム部の各々は、PチャネルMOSトランジスタ2071,2075,2079、NチャネルMOSトランジスタ2072,2073,2076,2077、およびヒューズ素子2074,2078を備える。この冗長カラムアドレスプログラム回路はさらに、PチャネルMOSトランジスタ2081,2091,2094,2098、ヒューズ素子2082,2085,2087,2089,2097、NチャネルMOSトランジスタ2083,2084,2086,2088,2090,2095,2096、インバータ2092,2093、プログラム部207、NORゲート2099、およびNANDゲート2100を備える。PチャネルMOSトランジスタ2081およびNチャネルMOSトランジスタ2084のゲート電極には冗長カラムプリチャージ信号/SCPCが与えられる。プログラムされるアドレスは、相補カラムアドレス信号CAD2,/CAD〜CAD9,/CAD9および相補ロウアドレス信号RAD8,/RAD,RAD9,/RADに応答して生成されるプリデコード信号X24〜X26から構成される。これは、プリデコード信号X24〜X26に応答して1つの冗長カラム選択線に接続される冗長カラムメモリセルを4つに分割して使用することに相当する。センスリフレッシュアンプ帯によって挟まれたメモリセルアレイブロックを越えて同一のYラインで不良が生じる確率は低いので、ランダムなYラインには自由度が多い分だけ歩留り向上には有利である。また、プリデコード信号X24〜X27に対応するヒューズ素子2082,2085,2087,2097を同時に溶断すればカラムデコーダの不良にも対処可能である。冗長カラムテストモードでない場合において、置換アドレスがプログラムされていない場合または置換アドレスとは異なるアドレスが与えられたとき、不良カラムアドレス検知信号/SCEがすべてHレベルとなり、さらにNANDゲート2046の出力信号/TACおよびNANDゲート2047の出力信号/TBDはともにHレベルとなる。したがって、冗長カラム活性化信号SCEAおよびSCEBはともにLレベルとなる。このとき、通常カラム活性化信号NCEはHレベルのまま活性化されている。
【0111】
冗長カラムテストモードでない場合(冗長カラムテスト活性化信号/TEST2がHレベルの場合)は、与えられたアドレス信号がプログラムされたアドレスと一致したとき、不良カラムアドレス検知信号/SCEがLレベルとなる。これにより冗長カラム活性化信号SCEAおよびSCEBのいずれか1つがHレベルに活性化される。
【0112】
次に、冗長カラムテストモードの場合(冗長カラムテスト活性化信号/TEST2がLレベルの場合)について説明する。この場合は、カラムアドレス信号/CAD7およびCAD8がともにHレベルのとき、NANDゲート2046の出力信号/TACがLレベルとなり、これにより冗長カラム活性化信号SCEAがHレベルに活性化される。他方、カラムアドレス信号CAD7および/CAD8がともにHレベルのとき、NANDゲート2047の出力信号/TBDがLレベルとなり、これにより冗長カラム活性化信号SCEBがHレベルに活性化される。これと同時に、通常カラム活性化信号NCEはLレベルとなり、これにより通常カラム選択線CSLiは非選択状態となる。
【0113】
ここで、相補ロウアドレスCAD7,/CAD7,CAD8,/CAD8を使用する理由は上述した冗長ロウテストモードと同様である。冗長カラム活性化信号SCEAおよびSCEBを強制的に活性化することによりプログラムすべきアドレスは不要となる。したがって、不要となるアドレスによって冗長カラム活性化信号SCEA,SCEBを選択するデコード回路を備えることによって外部から与えられるアドレス信号の組合せのみによって冗長ロウと冗長カラムとの交点に位置する冗長カラムメモリセルを除くすべての冗長カラムメモリセルの機能テストを行なうことができる。また、ここでは、冗長カラム活性化信号SCEA,SCEBおよびSCEC,SCEDによって選択されるメモリセルアレイブロックは互いに異なるメモリプレーンに属するので、冗長カラム活性化信号SCEAおよびSCECが同時に強制的に活性化されても選択されたメモリセルアレイブロックが競合することはない。ここで、メモリプレーンは、図24に示されたPチャネルMOSトランジスタ2094およびNチャネルMOSトランジスタ2096のゲート電極に与えられるカラムアドレス信号CAD9または/CAD9によって切換えられる。また、冗長カラム活性化信号SCEAおよびSCECと同様に、冗長カラム活性化信号SCEBおよびSCEDが同時に強制的に活性化されても何ら支障はない。
【0114】
このように、冗長ロウテスト活性化信号/TEST2がLレベルになると、不良カラムアドレス検知信号/SCEA0,/SCEA1、SCEB0,/SCEB1と関係なく、通常カラム活性化信号NCEが強制的にLレベルとなる。また、冗長カラムテスト活性化信号/TEST2がLレベルになると、不良カラムアドレス検知信号/SCEA0,/SCEA1,/SCEB0,/SCEB1と関係なく、相補カラムアドレス信号CAD7,/CAD7,CAD8,/CAD8に従って冗長カラム活性化信号SCEAおよびSCEBが選択的に活性化される。
【0115】
ここでは、冗長カラム活性化信号SCEA〜SCEDが4つの場合について説明したが、ここでは7つのプログラム用アドレスCAD2,/CAD2〜CAD8,/CAD8が使用されているので、外部から与えられるアドレス信号に従って27 個の冗長カラム活性化信号が選択可能である。但し、冗長カラムデコーダSCDCに与えられる冗長カラム活性化信号の数に等しい数のカラムアドレス信号を用いた構成が最適である。また、上記のように異なるカラムのプレーンに対応する組合せとして冗長カラム活性化信号が存在しているのならばそのプレーンの数をNとすると1/N個の冗長カラム活性化信号を用いる構成が可能となる。このように冗長カラム活性化信号の数を最適化すれば新たな制御信号の追加が必要とされず、それによりカラムデコーダ面積の増大を抑えることができる。
【0116】
(5.4) カラムデコーダおよび冗長カラムデコーダ(図25,図26)
図25は、1つのカラムデコーダの構成を示す回路図である。このカラムデコーダはNANDゲート210およびインバータ211を備える。したがって、3つのYプリデコード信号Yh,Yj,Ykに応答して対応するカラム選択線CSLが活性化される。
【0117】
図26は、図3中の冗長カラムデコーダSCDCの構成を示す回路図である。図26を参照して、冗長カラムデコーダSCDCは、8つのインバータ212,213を備える。したがって、冗長カラム活性化信号SCEA〜SCEDのいずれかが活性化されると、冗長カラム選択線SCSLA〜SCSLDのうちその活性化された冗長カラム活性化信号に対応する冗長カラム選択線が活性化される。図13および図14に示された冗長ロウメモリセルRMCは、同じメモリセルアレイブロック内で通常メモリセルMCと置換されるので、いずれのメモリセルからのデータも同じローカル入出力線対を通して入出力される。これと同様に、冗長カラムメモリセルCMCもまた同一のメモリセルアレイブロック内で通常メモリセルMCと置換されるので、いずれのメモリセルからのデータも同じローカル入出力線対を通して入出力される。したがって、これ以降のデータの階層構成に関係なく、つまりたとえこれらローカル入出力線対がグローバル入出力線に接続されていても、通常メモリセル、冗長メモリセル、リード系およびライト系のいずれも構成の変更を全く必要としない。そのため、JEDC標準となっているマルチビットテストをする場合にも容易にデータの縮退を行なうことが可能であるので、3通りの冗長メモリセルテスト(冗長ロウメモリセルテスト、冗長カラムメモリセルテスト、冗長ロウカラムメモリセルテスト)のいずれにもマルチビットテストの適用が可能である。
【0118】
(6) 冗長メモリセルの機能テスト方法
以下、ダイソートテストにおける冗長メモリセルの機能テスト方法について×8ビット構成で2Kリフレッシュサイクルの16MDRAMを例にとって説明する。またここでは、冗長ロウは2系統の冗長ロウアドレス検知信号SRAおよびSRBによって制御され、冗長カラムは4系統の冗長カラム活性化信号SCEA〜SCEDによって制御されている。そして、冗長カラム活性化信号SCEA,SCEBと冗長カラム活性化信号SCEC,SCEDは互いに異なったカラムアドレス空間に対応する。すなわち、冗長カラム活性化信号SCEAおよびSCECを同時に強制的に活性化しても、これらの信号は互いに異なったカラムアドレス空間を制御するので何らの問題も生じない。これと同様に、冗長カラム活性化信号SCEBおよびSCEDを同時に強制的に活性化しても、これらの信号は互いに異なったカラムアドレス空間を制御するので何らの問題も生じない。したがって、冗長カラム活性化信号SCEAおよびSCECを組合せるとともに、冗長カラム活性化信号SCEBおよびSCEDを組合せ、これにより冗長カラムを2系統に集約しても差支えない。
【0119】
(6.1)まず、冗長メモリセルのテスト方法について説明する。
(6.1.1) WCBRタイミングでアドレスピンA1〜A5にそれぞれスーパーHレベル、Hレベル、Hレベル、Lレベル、Lレベルを入力し、冗長ロウメモリテストモードにセットする。
【0120】
(6.1.2) 次いで、冗長ロウアドレス検知信号SRAによって制御される冗長メモリセルをテストする。ここでは、プログラムに使用するアドレス以外を使用するので、ロウアドレス信号RA0,RA8,RA9,RA10,RA11をLレベルとし、ロウアドレス信号RA6をHレベルとする。またここでは、すべてのカラムアドレスCA0〜CA9を使用する。このような限定されたアドレス空間で通常のHレベルおよびLレベルを用いて機能テストを行なう。このとき、冗長ロウメモリセルに不良があればその不良となったロウアドレスをメモリする。たとえば、この不良アドレスをXA1とする。
【0121】
(6.1.3) 次いで、冗長ロウアドレス検知信号SRBによって制御される冗長メモリセルがテストされる。上記(6.1.2)で説明した全アドレス空間にわたる機能テストの終了後、ロウアドレス信号RA7をHレベルとし、ロウアドレス信号RA6をLレベルとし、さらにその他のロウアドレスRA0,RA8,RA9,RA10およびすべてのカラムアドレスCA0〜CA9を用いて機能テストを行なう。このとき不良があれば、その不良となったロウアドレスをメモリする。たとえばこの不良アドレスをXB1とする。
【0122】
(6.1.4) 冗長ロウテストモードをリセットする。RORタイミングまたはCBRタイミングを入力する。
【0123】
(6.2) 次に、冗長カラムメモリセルのテスト方法について説明する。
(6.2.1) まず、冗長カラムテストモードにセットする。WCBRタイミングでアドレスピンA1〜A5にそれぞれスーパHレベル、通常のHレベル、Lレベルを入力する。このアドレスキーによって冗長カラムメモリテストモードにセットされる。
【0124】
(6.2.2) 次いで、冗長カラム活性化信号SCEAおよびSCEDによって制御される冗長カラムメモリセルをテストする。プログラムに使用するアドレス以外を使用するので、カラムアドレスCA8をHレベルとし、カラムアドレスCA7をLレベルとし、さらにカラムアドレスCA0,CA1,CA9を使用するとともに、すべてのロウアドレスRA0〜RA10を使用する。このような限定されたアドレス空間で通常のHレベルおよびLレベルを使用して機能テストを行なう。このとき不良があれば、その不良となったカラムアドレスをメモリする。たとえばこの不良アドレスを(X25,XAC1)とする。
【0125】
(6.2.3) 次いで、冗長カラム活性化信号SCEBおよびSCEDによって制御される冗長カラムメモリセルをテストする。上記(6.2.2)で説明した全アドレス空間にわたる機能テストの終了後、カラムアドレスCA8をLレベルとし、カラムアドレスCA7をHレベルとし、さらにカラムアドレスCA0,CA1,CA9と、すべてのロウアドレスRA0〜RA10を用いて機能テストを行なう。このとき不良があれば、その不良となったカラムアドレスをメモリする。たとえばこの不良アドレスを(X26,XBD1)とする。
【0126】
(6.2.4) 最後に、RORタイミングまたはCBRタイミングを入力することによって冗長カラムテストモードをリセットする。
【0127】
(6.3) 次に、冗長ロウおよび冗長カラムの交点に位置するメモリセルのテスト方法について説明する。
【0128】
(6.3.1) まず、冗長ロウテストモードと冗長カラムテストモードとを同時にセットする。WCBRタイミングでアドレスピンA1〜A5にそれぞれスーパHレベル、通常のHレベル、通常のHレベル、通常のHレベル、Lレベルを入力する。このアドレスキーによって冗長ロウテストモードと冗長カラムテストモードとを同時にセットすることができる。
【0129】
(6.3.2) 冗長ロウアドレス検知信号SRAによって制御されるメモリセルのうち冗長カラム活性化信号SCEAおよびSCECで制御される交点メモリセルをテストする。この場合、上記(6.1.2)および(6.2.3)で説明したアドレス空間のアンドと選択アドレス(RA8,RA7,CA8,CA7)が使用するアドレス空間である。ロウアドレスRA7はLレベルとし、ロウアドレスRA6はHレベルとし、さらにロウアドレスRA0,RA8,RA9,RA10を使用する。また、カラムアドレスCA8はHレベルとし、カラムアドレスCA7はLレベルとし、さらにカラムアドレスCA0,CA1,CA9を使用する。このような限定されたアドレス空間で通常のHレベルおよびLレベルを使用して機能テストを行なう。このとき不良アドレスがあれば、その不良となったロウアドレスとカラムアドレスとをメモリする。たとえばこの不良アドレスを(X*A1,Y*AC1)とする。
【0130】
(6.3.3) 次いで、冗長ロウアドレス検知信号によって制御されるメモリセルのうち冗長カラム活性化信号SCEBおよびSCEDによって制御される交点メモリセルをテストする。上記(6.3.2)で記載した全アドレス空間にわたる機能テストの終了後、ロウアドレスRA7をLレベルとし、ロウアドレスRA6をHレベルとし、さらにロウアドレスRA0,RA8,RA9,RA10を使用するとともに、カラムアドレスCA8をLレベルとし、カラムアドレスCA7をHレベルとし、カラムアドレスCA0,CA1,CA9のすべての空間について機能テストを行なう。このとき不良があれば、その不良となったロウアドレスとカラムアドレスとをメモリする。たとえばこの不良アドレスを(X*A2,Y*BD1)とする。
【0131】
(6.3.4) 次いで、冗長ロウアドレス検知信号SRBによって制御されるメモリセルのうち冗長カラム活性化信号SCEAおよびSCECによって制御される交点メモリセルをテストする。上記(6.3.3)で説明した全空間に対する機能テストの終了後、ロウアドレスRA7をHレベルとし、ロウアドレスRA6をLレベルとし、ロウアドレスRA0,RA8,RA9,RA10を使用するとともに、カラムアドレスCA8をHレベルとし、カラムアドレスCA7をLレベルとし、さらにカラムアドレスCA0,CA1,CA9の全空間について機能テストを行なう。このとき不良があれば、その不良となったロウアドレスとカラムアドレスをメモリする。たとえばこの不良アドレスを(X*B1,Y*AC2)とする。
【0132】
(6.3.5) 次いで、冗長ロウアドレス検知信号SRBによって制御されるメモリセルのうち冗長カラム活性化信号SCEBおよびSCEDによって制御される交点メモリセルをテストする。上記(6.3.4)で説明した全空間にわたる機能テストの終了後、ロウアドレスRA7をHレベルとし、ロウアドレスRA6をLレベルとし、さらにロウアドレスRA0,RA8,RA9,RA10を使用するとともに、カラムアドレスCA8をLレベルとし、カラムアドレスCA7をHレベルとし、さらにカラムアドレスCA0,CA1,CA9を使用することによりすべてのアドレス空間について機能テストを行なう。このとき不良があれば、その不良となったロウアドレスとカラムアドレスとをメモリする。たとえばこの不良アドレスを(X*B2,Y*BD2)とする。
【0133】
(6.3.6) 最後に、RORタイミングまたはCBRタイミングを入力することにより、冗長ロウテストモードと冗長カラムテストモードとをリセットする。
【0134】
(6.3.7) 次に、得られた不良アドレス情報に従って使用可能な冗長ロウおよび冗長カラムを決定する。
【0135】
(6.3.8) 次いで、通常メモリセルの全アドレス空間で機能テストを行なう。このとき不良があれば、その不良となったアドレスをXライン不良、Y
ライン不良とし、そのアドレス情報をメモリする。たとえばこのXライン不良を/X1,/X2,(X25,/Y1),(X26,/Y2)とする。
【0136】
(6.3.9) 次いで、使用可能な冗長ロウと冗長カラムの範囲内で上記(6.3.8)の結果を解析する。そして、救済可能ならば救済コードを出力する。
【0137】
(6.3.10) 次いで、出力された救済コードに従ってレーザトリマによってプログラムする。
【0138】
(6.3.11) 最後に、全チップに対して機能テストを実施し、良品、不良品の判別を行なう。
【0139】
(6.3.12) 上述した手順は一例であって、マルチビットテストモードにて機能テストを実施することもできる。このマルチビットテストモードを使用すれば、テスト時間が短縮されるので、非常に効果的である。また、各種のテストモードの順番はどのような順番であっても構わない。
【0140】
(7) 実施の形態1による効果
(7.1) 特殊テストモードの設定は、アドレスキーをラッチすることによって行なわれる。それぞれの特殊テストモード活性化信号をラッチ回路を使用して保持するので、出力論理ゲートの最終で組めばそれだけ大きなサイズの論理ゲートが必要になる(立上がりおよび立下がり速度も考慮にいれる)。ところが、最も前段に近いところでラッチ回路を使用しているので、小さなサイズの論理ゲートですみ、面積を小さくすることができる。
【0141】
(7.2) さらに、最終的に活性化信号を出力させるのは、ロウアドレスストローブ信号/RASの立上がりによって出力されるテストモード活性化信号FEであるので、それまでに活性化すべき特殊テストモード主クロック信号の出力準備がされているので、誤設定されにくい。
【0142】
(7.3) JEDEC標準のマルチビットテストの設定はWCBRのみだけではなくアドレスキー入力による設定も可能としたので、マルチビットテストとの複合特殊テストモードも容易に実現することができる。
【0143】
(7.4) 特殊テストモードにおけるテストグループ信号は2つの通常Hレベル、すなわち通常のHレベルとスーパHレベルによって活性化されるので、実装されたときにデバイスの出力バッファ信号とアドレス発生回路などの他のドライバのレベルの違いによる誤設定はされにくい。
【0144】
(7.5) 冗長ロウテストモードと冗長カラムテストモードとを備え、さらにこの2つのモードを同時に設定することができるので、冗長ロウと冗長カラムの交点メモリセルの機能テストを実現することができる。したがって、すべての冗長メモリセルの機能テストを行なうことができるので、ダイソートテスト時に救済処理前(ヒューズ素子の溶断前)に予めすべてのメモリセルの機能チェックを行なうことができる。そのため、確実に歩留りを上げることができる。
【0145】
(7.6) センスリフレッシュアンプ帯に挟まれたメモリセルアレイブロック中に冗長ロウメモリセルと冗長カラムメモリセルとが存在し、冗長ロウデコーダ、冗長カラムデコーダ、冗長センスリフレッシュアンプ帯を備え、通常メモリセルと冗長ロウメモリセルは同一のビット線上に存在し、通常メモリセルと冗長カラムメモリセルとは同一のワード線上に存在し、メモリセルのデータは同一のローカル入出力線対を通して入出力されるので、マルチビットテストによって冗長メモリセルの機能テストを容易に行なうことが可能である。
【0146】
(7.7) 冗長ロウを選択するのに冗長ワード線駆動信号を利用して選択し、さらに2つの系統に集約し、この2つの系統の選択を、使用する必要のないプログラムアドレス信号の組合せで行なうようにしたので、切換用の信号を多数使用する必要がない。また、配線を増大させることもない。
【0147】
(7.8) 冗長カラムを選択するのに冗長カラム活性化信号を利用して選択するようにし、さらに4系統の信号を同一メモリセルアレイブロックを担当しない、つまり競合しない信号を同時に選択するようにし、2系統に集約した。さらに、この2系統の選択を使用する必要のないプログラムアドレス信号の組合せで行なうようにしたので、切換用の信号を多数使用する必要がない。また、配線を増加させることもない。
【0148】
(7.9) テストモードの判定、リセット、選択、切換もすべて外部の信号/RAS,/CAS,/WEと、アドレスピンの状態によって行なうので、たとえモールド品であっても機能テストを行なうことができる。この場合は、冗長メモリセルのアクセスを特に調べたり、メモリセルアレイの端にある冗長メモリセルを調べることによって後工程のモールドなどによるチップの影響を調べることができる。したがって、製造マージンを向上させることができる。
【0149】
(7.10) 外部のピンと接続するクロックピンとアドレスピンを利用し、他のパッドを利用しないので、多ビット品など、パッドがチップの増大にすぐに結びつくようなものにはチップ面積の増大を抑えることが可能である。
【0150】
[実施の形態2]
図27は、この発明の実施の形態2による半導体記憶装置の全体構成を示すブロック図である。図1の実施の形態1と異なりこの実施の形態2では、冗長ワード線駆動信号SRF0およびSRF1を選択するためのアドレス信号RAs1およびRAs2の代わりに外部パッド214に切換用の電圧PRが与えられている。したがって、2系統の冗長ロウは、この外部パッド214の電圧PRに応じて切換えられる。また、冗長カラム活性化信号SCE0〜SCEiを選択するためのアドレス信号CAs1およびCAs2の代わりに外部パッド215に切換用の電圧PCが与えられている。したがって、この外部パッド215の電圧PCに応じて2系統の冗長カラムが切換えられる。
【0151】
図28は、図19に示された実施の形態1の冗長ロウアドレス検知回路の代わりに用いられる冗長ロウアドレス検知回路の構成を示す回路図である。図19の実施の形態1と異なりこの実施の形態2では、外部パッド214と、外部パッド214とノードPRRとの間に接続される抵抗216と、外部電源電圧EVccが与えられるノードとノードPRRとの間に接続されるPチャネルMOSトランジスタ217と、ノードPRRの電圧と冗長ロウテスト活性化信号TEST1とを受けるNANDゲート218とを備える。このPチャネルMOSトランジスタのサイズは小さく、そのソース電極には外部電源電圧EVccが与えられ、そのゲート電極には接地電圧が与えられる。したがって、トランジスタ217は、パッド214がフローティング状態のときにノードPRRの電圧をHレベルにつり上げている。NANDゲート218の出力信号はNANDゲート195の1つの入力ノードに与えられる。
【0152】
このような半導体記憶装置において、冗長ロウテストモードに入っていないとき、冗長ロウテスト活性化信号TEST1はLレベルとなっているので、NANDゲート218の出力信号はHレベルとなる。したがって、与えられたアドレスがプログラムされた置換アドレスと一致すれば、冗長ロウアドレス検知信号SRBがHレベルに活性化される。他方、与えられたアドレスがプログラムされた置換アドレスと一致しないか、または置換アドレスがプログラムされていないときは、冗長ロウアドレス検知信号SRBはLレベルに不活性化される。
【0153】
図29は、図19に示された実施の形態1の冗長ロウアドレス検知回路の代わりに用いられる冗長ロウアドレス検知回路の全体構成を示す回路図である。図19に示された冗長ロウアドレス検知回路と異なり、この実施の形態2の冗長ロウアドレス検知回路はインバータ219とNANDゲート220とを備える。図29に示されたノードPRRの電圧はインバータ219を介してNANDゲート220の一方入力ノードに与えられる。冗長ロウテスト活性化信号TEST1はNANDゲート220の他方入力ノードに与えられる。NANDゲート220の出力信号はNANDゲート195の1つの入力ノードに与えられる。したがって、冗長ロウテストモードに入っていないとき、この図29に示された冗長ロウアドレス検知回路は図28に示された冗長ロウアドレス検知回路と同様に動作する。
【0154】
次いで、冗長ロウテストモードに入ると、冗長ロウテスト活性化信号TEST1がHレベルとなる。外部パッド214がフローティング状態か、あるいは外部パッド214にHレベルが与えられると、冗長ロウアドレス検知信号SRBがHレベルに活性化され、他方、冗長ロウアドレス検知信号SRAはLレベルのまま不活性化されている。次に、外部パッド214にLレベルが与えられると、冗長ロウアドレス検知信号SRAがHレベルに活性化され、冗長ロウアドレス検知信号SRBはLレベルに不活性化される。したがって、このような回路構成を採用しても2系統の冗長ロウアドレス検知信号SRA,SRBを強制的に切換えることが可能である。このようにして2系統の冗長ロウアドレス検知信号SRA,SRBを外部パッド214によって切換え、さらに外部からアドレス信号を入力することにより冗長カラムとの交点以外のすべての冗長ロウメモリセルの機能テストが可能となる。
【0155】
図30は、図23に示された冗長カラムアドレス検知回路の代わりに用いられる冗長カラムアドレス検知回路の構成を示す回路図である。図23の実施の形態1と異なり、この実施の形態2の冗長カラムアドレス検知回路は、外部パッド215、インバータ2222,2225、PチャネルMOSトランジスタ2223、抵抗2224、およびNANDゲート2226,2227を備える。外部パッド215の電圧PCは抵抗2224を介してNANDゲート2226の一方入力ノードに与えられ、かつインバータ2225を介してNANDゲート2227の一方入力ノードにも与えられる。PチャネルMOSトランジスタ2223のサイズは小さく、そのソース電極には外部電源電圧EVccが与えられ、そのゲート電極には接地電圧が与えられている。したがって、外部パッド215がフローティング状態のとき、このPチャネルMOSトランジスタはノードPCCの電圧をHレベルにつり上げる。
【0156】
冗長カラムテストモードに入ると、冗長カラムテスト活性化信号/TEST2がLレベルとなり、これによりNANDゲート2226および2227はともに活性化される。このとき、外部パッド215がフローティング状態か、あるいは外部パッド215にHレベルが与えられると、NANDゲート2226の出力信号/TACがLレベルとなる。したがって、カラムデコード活性化信号CDEがHレベルになると、冗長カラム活性化信号SCEAがHレベルに活性化される。他方、外部パッド215にLレベルが与えられると、NANDゲート2226の出力信号/TACがHレベルとなりかつNANDゲートの出力信号/TBDがLレベルとなる。したがって、カラムデコード活性化信号CDEがHレベルになると、冗長カラム活性化信号SCEBがHレベルに活性化される。また、冗長カラムテスト活性化信号/TEST2がLレベルになると、冗長カラム活性化信号NCEは直ちにLレベルとなる。
【0157】
このようにして2系統の冗長カラム活性化信号SCEAおよびSCECと、冗長カラム活性化信号SECBおよびSCEDとが外部パッド215によって切換えられるので、外部からアドレスを与えれば冗長ロウとの交点以外のすべての冗長カラムメモリセルの機能テストを行なうことができる。
【0158】
さらに冗長ロウテストモードと冗長カラムテストモードとに同時に入った場合に、外部パッド214および215の印加電圧PRおよびPCを変化させ、さらにメモリセルアレイブロックの選択に必要なアドレスおよび下位アドレスを入力することにより冗長ロウおよび冗長カラムの交点に位置する冗長メモリセルの機能テストを行なうことができる。
【0159】
この実施の形態2では冗長ロウテストモードと冗長カラムテストモードとのどちらにも外部パッド214および215による切換が可能な構成を説明したが、冗長ロウテストモードは外部パッドによって切換可能とし、冗長カラムテストモードは実施の形態1のように外部から与えられるアドレスによって切換可能としても、上記実施の形態1および2と同様にすべての冗長メモリセルをテストすることができる。
【0160】
また、冗長ロウテストモードは外部から与えられるアドレスによって切換可能とし、冗長カラムテストモードは外部パッドによって切換可能としても、上記実施の形態1および2と同様にすべての冗長メモリセルをテストすることができる。この実施の形態2による半導体記憶装置によれば、上述した実施の形態1による効果(7.1)〜(7.8)と同様の効果を奏する以外に、冗長ロウおよび冗長カラムの各系統の切換用外部パッドに直接プローブなどをあてることによりダイソートテスト時に冗長メモリセルの機能テストを行なうことができる。したがって、より簡単でかつ確実な冗長系統の切換が可能となる。
【0161】
【発明の効果】
本発明に係る半導体記憶装置によれば、予め定められた行テスト信号に応答して冗長行選択手段が活性化され、また予め定められた列テスト信号に応答して冗長列選択手段が活性化されるため、欠陥を伴なう通常行を冗長行と置換する前にその冗長行の良否判別テストを行なうことができるとともに、欠陥をともなう通常列を冗長列と置換する前にその冗長列の良否判別テストを行なうことができる。したがって、通常行を冗長行に、または通常列を冗長列に置換することにより確実にその半導体記憶装置を救済することができるため、製造歩留りをさらに向上させることができる。
【0162】
さらに上記効果に加えて、外部から与えられる制御信号に応答して行テスト信号および列テスト信号の一方または双方が内部的に生成されるため、この半導体記憶装置を樹脂モールドによりパッケージングした後であっても冗長行および冗長列の良否判別テストを行なうことができる。
【0163】
さらに上記効果に加えて、冗長行および冗長列から読出されたデータのマルチビットテストを行なうことができるため、上記のような良否判別テストの所要時間が短縮される。
【0164】
本発明に係る半導体記憶装置によれば、予め定められた行テスト信号と行アドレス信号とに応答して第1および第2の冗長ワード線が選択的に駆動されるため、通常ワード線を冗長ワード線と置換する前にその冗長ワード線の良否判別テストを行なうことができる。しかも複数の冗長ワード線が2系統に集約され、複数の冗長ワード線を個別的に駆動していないため、テスト時に冗長ワード線を駆動するための信号線によってチップ面積が増大することはない。
【0165】
本発明に係る半導体記憶装置によれば、予め定められた列テスト信号と列アドレス信号とに応答して第1および第2の冗長列選択線が選択的に駆動されるため、通常ビット線対を冗長ビット線対と置換する前にその冗長ビット線対の良否判別テストを行なうことができる。しかも複数の冗長ビット線対を選択するための信号が2系統に集約されているため、そのための信号線によってチップ面積が増大することはない。
【0166】
請求項12に係る半導体記憶装置によれば、予め定められた行テスト信号と切換パッドの電位とに応答して第1および第2の冗長ワード線が選択的に駆動されるため、通常ワード線を冗長ワード線と置換する前にその冗長ワード線の良否判別テストを行なうことができる。しかも複数の冗長ワード線の選択が2系統に集約され、かつ外部アドレス信号を与えることで切換パッドの電圧を制御することによってその2系統を選択できるため、そのような選択のための信号線によるチップ面積の増大が抑えられるとともに、良否判別テストがさらに容易となる。
【0167】
請求項13に係る半導体記憶装置によれば、予め定められた列テスト信号と切換パッドの電位とに応答して第1および第2の冗長列選択線が選択的に駆動されるため、通常ビット線対を冗長ビット線対と置換する前にその冗長ビット線対の良否判別テストを行なうことができる。しかも複数の冗長ビット線対は2系統に集約され、かつ切換パッドの電圧を制御することによって、2系統に切換えられるため、冗長ビット線対を駆動するための信号線によるチップ面積の増大が抑えられ、かつそのような良否判別テストがさらに容易となる。
【図面の簡単な説明】
【図1】 この発明の実施の形態1による半導体記憶装置の全体構成を示すブロック図である。
【図2】 図1中のテストモード制御回路の構成を示すブロック図である。
【図3】 図2中の外部クロック検出回路の構成を示すブロック図である。
【図4】 図3の外部クロック検出回路122のWCBRによるセット動作を示すタイミングチャートである。
【図5】 図3の外部クロック検出回路のRORまたはCBRによるリセット動作を示すタイミングチャートである。
【図6】 図2中のテストグループ検出回路の構成を示すブロック図である。
【図7】 図6中の高電圧検出回路の構成を示す回路図である。
【図8】 図6中のテストグループデコーダの構成を示す回路図である。
【図9】 図2中のアドレスキーラッチ回路の構成を示す回路図である。
【図10】 図2中の特殊テストモードクロックデコーダの構成を示す回路図である。
【図11】 図2のテストモード制御回路によるセット動作を示すタイミングチャートである。
【図12】 図2のテストモード制御回路によるリセット動作を示すタイミングチャートである。
【図13】 図1中のメモリセルアレイ、冗長ロウメモリセルアレイ、冗長カラムメモリセルアレイ、および冗長カラムロウメモリセルアレイならびにその周辺回路の構成を示すブロック図である。
【図14】 図13中のメモリセルアレイブロックの各々の構成を示す配線図である。
【図15】 図13中の各ロウデコーダの構成を示す回路図である。
【図16】 図13中の各冗長ロウデコーダの構成を示す回路図である。
【図17】 図13中のRXデコーダおよび冗長RXデコーダの構成を示す回路図である。
【図18】 図1中の冗長メモリ制御回路に含まれる冗長ロウアドレスプログラム回路の構成を示す回路図である。
【図19】 図1中の冗長メモリ制御回路に含まれる冗長ロウアドレス検知回路の構成を示す回路図である。
【図20】 図1中の冗長メモリ制御回路に含まれるもう1つの冗長ロウアドレス検知回路の構成を示す回路図である。
【図21】 図13中のY下位プリデコーダの構成を示す回路図である。
【図22】 図13中のY上位プリデコーダの構成を示す回路図である。
【図23】 図1中の冗長メモリ制御回路に含まれる冗長カラムアドレス検知回路の構成を示す回路図である。
【図24】 図1中の冗長メモリ制御回路に含まれる冗長カラムアドレスプログラム回路の構成を示す回路図である。
【図25】 図1中のカラムデコーダの一部を示す回路図である。
【図26】 図1中の冗長カラムデコーダの構成を示す回路図である。
【図27】 この発明の実施の形態2による半導体記憶装置の全体構成を示すブロック図である。
【図28】 図27中の冗長メモリ制御回路に含まれる冗長ロウアドレス検知回路の構成を示す回路図である。
【図29】 図27中の冗長メモリ制御回路に含まれるもう1つの冗長ロウアドレス検知回路の構成を示す回路図である。
【図30】 図27中の冗長メモリ制御回路に含まれる冗長カラムアドレス検知回路の構成を示す回路図である。
【図31】 置換前に予備メモリの良否判別テストが可能な従来の半導体記憶装置の構成を示すブロック図である。
【図32】 図31の半導体記憶装置に使用されるテストモード検知回路の構成を示す回路図である。
【図33】 図31の半導体記憶装置に使用されるテスト信号デコーダ回路の構成を示す回路図である。
【図34】 図31中の1つの基本回路の構成を示す回路図である。
【符号の説明】
100 通常メモリセルアレイ、101 冗長ロウメモリセルアレイ、102冗長カラムメモリセルアレイ、103 冗長カラムロウメモリセルアレイ、106,RDC1〜RDC16 ロウデコーダ、107,SRDC1〜SRDC16 冗長ロウデコーダ、108,CDCスペースカラムデコーダ、109,SCDC 冗長カラムデコーダ、WL0〜WLn ワード線、SWL0〜SWLm冗長ワード線、CSL0〜CSLj カラム選択線、SCSL0〜SCSLi,SCSLA,SCSLB,SCSLC,SCSLD 冗長カラム選択線、112テストモード制御回路、113 冗長メモリ制御回路、BL,/BL ビット線対、SA1〜SA3 センスリフレッシュアンプ、SS0〜SSA3 冗長センスリフレッシュアンプ、CS カラム選択ゲート、MC メモリセル、RMC冗長ロウメモリセル、CMC 冗長カラムメモリセル、RCMC 冗長ロウカラムメモリセル、180,207 プログラム部、190,206 検知部、214,215 外部パッド、TEST1 冗長ロウテスト活性化信号、/TEST2 冗長カラムテスト活性化信号、TMB マルチビットテスト活性化信号、SRA,SRB 冗長ロウアドレス検知信号、SCEA,SCEB,SCEC,SCED 冗長カラム活性化信号、RXF0,RXF1 通常ワード線駆動信号、SRXF0,SRXF1 冗長ワード線駆動信号。
Claims (13)
- 複数のワード線、
前記ワード線に交差して配置される複数のビット線対、
前記ワード線と前記ビット線対との交点に対応して配置される複数のメモリセル、
外部から与えられる行アドレス信号に応答して前記ワード線のいずれかを選択する行選択手段、
外部から与えられる列アドレス信号に応答して前記ビット線対のいずれかを選択する列選択手段、
前記ビット線対に交差して配置される冗長ワード線、
前記ワード線と前記冗長ワード線とに交差して配置される冗長ビット線対、
前記冗長ワード線と前記ビット線対との交点に対応して配置される複数の冗長行メモリセル、
前記冗長ビット線対と前記ワード線との交点に対応して配置される複数の冗長列メモリセル、
前記冗長ワード線と前記冗長ビット線対との交点に対応して配置される冗長行列メモリセル、
前記冗長ワード線を選択する冗長行選択手段、
前記冗長ワード線へ選択が置き換えられる前記複数のワード線の中のいずれかのワード線のアドレスである行置換アドレスがプログラム可能な行プログラム手段、
前記行アドレス信号が前記行プログラム手段にプログラムされた前記行置換アドレスに一致するか否かを検知し、一致するとき行検知信号を活性化する行検知手段、
冗長行のテストを指示する行テスト信号と前記行アドレス信号の一部とに応答して第1の信号を活性化する行置換制御手段、
前記行検知信号もしくは前記第1の信号の活性化に応じて前記冗長行選択手段を活性化させ、前記行選択手段を非活性化させる信号を活性化する第1の回路、
前記冗長ビット線対を選択する冗長列選択手段、
前記冗長ビット線対へ選択が置き換えられる前記複数のビット線対の中のいずれかのビット線対のアドレスである列置換アドレスがプログラム可能であって前記列アドレス信号が前記列置換アドレスに一致するとき列一致信号を発生する列プログラム手段、
冗長列のテストを指示する列テスト信号と前記列アドレス信号の一部とに応答して第2の信号を活性化する列置換制御手段、および
前記列一致信号もしくは前記第2の信号の活性化に応じて前記冗長列選択手段を活性化させ、前記列選択手段を非活性化させる信号を活性化する第2の回路を備えた半導体記憶装置。 - 複数のワード線、
外部から与えられる行アドレス信号に応答して前記複数のワード線からいずれかのワード線を選択する行デコーダ、
前記ワード線と選択の置き換え可能な第1および第2の冗長ワード線、
前記第1および第2の冗長ワード線に対応して設けられ、前記第1の冗長ワード線の選択を示す第1の冗長行活性化信号の活性化に応答して前記第1の冗長ワード線を選択し、前記第2の冗長ワード線の選択を示す第2の冗長行活性化信号の活性化に応答して前記第2の冗長ワード線を選択する冗長行デコーダ、
前記複数のワード線と前記第1および第2の冗長ワード線とに交差して配置される複数のビット線対、
前記ワード線と前記ビット線対との交点に対応して配置される複数のメモリセル、
前記第1および第2の冗長ワード線と前記ビット線対との交点に対応して配置される複数の冗長メモリセル、
前記第1の冗長ワード線へ選択が置き換えられる前記複数のワード線の中のいずれかのワード線のアドレスである第1の行置換アドレスがプログラム可能な第1のプログラム手段、
前記行アドレス信号が前記第1のプログラム手段にプログラムされた前記第1の行置換アドレスに一致するか否かを検知し、一致するとき第1の検知信号を活性化する第1の検知手段、
冗長行のテストを指示する行テスト信号と前記行アドレス信号の一部の第1のアドレス信号とに応答して第1の信号を活性化する第1の行置換制御手段、
前記第1の検知信号もしくは前記第1の信号の活性化に応じて前記第1の冗長行活性化信号を活性化する第1の回路、
前記第2の冗長ワード線へ選択が置き換えられる前記複数のワード線の中のいずれかのワード線のアドレスである第2の行置換アドレスがプログラム可能な第2のプログラム手段、
前記行アドレス信号が前記第2のプログラム手段にプログラムされた前記第2の行置換アドレスに一致するか否かを検知し、一致するとき第2の検知信号を活性化する第2の検知手段、
前記行テスト信号と前記行アドレス信号の一部の第2のアドレス信号とに応答して第2の信号を活性化する第2の行置換制御手段、
前記第2の検知信号もしくは前記第2の信号の活性化に応じて前記第2の冗長行活性化信号を活性化する第2の回路、および
前記第1および第2の冗長行活性化信号のいずれかの活性化に応じて前記行デコーダを不活性化する不活性化手段を備えた半導体記憶装置。 - 複数のワード線、
前記ワード線に交差して配置される複数のビット線対、
前記ワード線と前記ビット線対との交点に対応して配置される複数のメモリセル、
前記ビット線対に対応して設けられ、各々が対応するビット線対に接続される複数の列選択ゲート対、
前記ワード線に交差して配置される第1および第2の冗長ビット線対、
前記ワード線と前記第1および第2の冗長ビット線対との交点に対応して配置される複数の冗長メモリセル、
前記第1の冗長ビット線対に接続される第1の冗長列選択ゲート対、
前記第2の冗長ビット線対に接続される第2の冗長列選択ゲート対、
前記複数の列選択ゲート対に対応して設けられ、対応する列選択ゲート対の制御電極に接続される複数の列選択線、
前記第1の冗長列選択ゲート対の制御電極に接続される第1の冗長列選択線、
前記第2の冗長列選択ゲート対の制御電極に接続される第2の冗長列選択線、
外部から与えられる列アドレス信号に応答して前記列選択線のいずれかを選択する列選択手段、
前記第1の冗長ビット線対へ選択が置き換えられる前記複数のビット線対の中のいずれかのビット線対のアドレスである第1の列置換アドレスがプログラム可能であって前記列アドレス信号が前記第1の列置換アドレスに一致するとき第1の列一致信号を発生する第1のプログラム手段、
冗長列のテストを指示する列テスト信号と前記列アドレス信号の一部の第1のアドレス信号とに応答して第1の信号を活性化する第1の列置換制御手段、
前記第1の列一致信号もしくは前記第1の信号の活性化に応じて第1の冗長列活性化信号を活性化する第1の回路、
前記第2の冗長ビット線対へ選択が置き換えられる前記複数のビット線対の中のいずれかのビット線対のアドレスである第2の列置換アドレスがプログラム可能であって前記列アドレス信号が前記第2の列置換アドレスに一致するとき第2の列一致信号を発生する第2のプログラム手段、
前記列テスト信号と前記列アドレス信号の一部の第2のアドレス信号とに応答して第2の信号を活性化する第2の列置換制御手段、
前記第2の列一致信号もしくは前記第2の信号の活性化に応じて第2の冗長列活性化信 号を活性化する第2の回路、
前記第1の冗長列活性化信号の活性化に応答して前記第1の冗長列選択線を選択し、前記第2の冗長列活性化信号の活性化に応答して前記第2の冗長列選択線を選択する冗長列選択手段、および
前記第1および第2の列一致信号ならびに前記列テスト信号のいずれかの活性化に応答して前記列選択手段を不活性化する不活性化手段を備えた半導体記憶装置。 - 複数のワード線、
外部から与えられる行アドレス信号に応答して前記複数のワード線からいずれかのワード線を選択する行デコーダ、
前記ワード線と選択の置き換え可能な複数の冗長ワード線、
いずれかの前記冗長ワード線を選択する冗長行デコーダ、
前記複数のワード線と前記複数の冗長ワード線とに交差して配置される複数のビット線対、
前記ワード線と前記ビット線対との交点に対応して配置される複数のメモリセル、
前記複数の冗長ワード線と前記ビット線対との交点に対応して配置される複数の冗長メモリセル、
前記冗長ワード線へ選択が置き換えられる前記複数のワード線の中のいずれかのワード線のアドレスである行置換アドレスがプログラム可能なプログラム手段、
前記行アドレス信号が前記プログラム手段にプログラムされた前記行置換アドレスに一致するか否かを検知し、一致するとき検知信号を活性化する検知手段、
冗長行のテストを指示する行テスト信号と前記行アドレス信号の一部とに応答して第1の信号を活性化する行置換制御手段、および
前記検知信号もしくは前記第1の信号の活性化に応じて前記冗長行デコーダを活性化し、前記行デコーダを不活性化する信号を出力する回路を備えた半導体記憶装置。 - 複数のワード線、
前記ワード線に交差して配置される複数のビット線対、
前記ワード線と前記ビット線対との交点に対応して配置される複数のメモリセル、
前記ビット線対に対応して設けられ、各々が対応するビット線対に接続される複数の列選択ゲート対、
前記ワード線に交差して配置される複数の冗長ビット線対、
前記ワード線と前記冗長ビット線対との交点に対応して配置される複数の冗長メモリセル、
前記冗長ビット線対にそれぞれ接続される複数の冗長列選択ゲート対、
前記複数の列選択ゲート対に対応して設けられ、対応する列選択ゲート対の制御電極に接続される複数の列選択線、
前記複数の冗長列選択ゲート対に対応して設けられ、対応する冗長列選択ゲート対の制御電極に接続される複数の冗長列選択線、
外部から与えられる列アドレス信号に応答して前記列選択線のいずれかを選択する列選択手段、
前記冗長ビット線対へ選択が置き換えられる前記複数のビット線対の中のいずれかのビット線対のアドレスである列置換アドレスがプログラム可能であって前記列アドレス信号が前記列置換アドレスに一致するとき列一致信号を発生するプログラム手段、
冗長列のテストを指示する列テスト信号と前記列アドレス信号の一部とに応答して第1の信号を活性化する列置換制御手段、および
前記列一致信号もしくは前記第1の信号の活性化に応じて前記冗長列選択線を選択する冗長列選択手段を活性化させ、前記列選択手段を不活性化させる信号を出力する回路を備えた半導体記憶装置。 - 複数のワード線、
前記ワード線に交差して配置される複数のビット線、
前記ワード線と前記ビット線との交点に対応して配置される複数のメモリセル、
外部から与えられる行アドレス信号に応答して前記ワード線のいずれかを選択する行選択手段、
外部から与えられる列アドレス信号に応答して前記ビット線のいずれかを選択する列選択手段、
前記ビット線に交差して配置される冗長ワード線、
前記ワード線と前記冗長ワード線とに交差して配置される冗長ビット線、
前記冗長ワード線と前記ビット線との交点に対応して配置される複数の冗長行メモリセル、
前記冗長ビット線と前記ワード線との交点に対応して配置される複数の冗長列メモリセル、
前記冗長ワード線と前記冗長ビット線との交点に対応して配置される冗長行列メモリセル、
前記冗長ワード線を選択する冗長行選択手段、
前記冗長ワード線へ選択が置き換えられる前記複数のワード線の中のいずれかのワード線のアドレスである行置換アドレスがプログラム可能な行プログラム手段、
前記行アドレス信号が前記行プログラム手段にプログラムされた前記行置換アドレスに一致するか否かを検知し、一致するとき行検知信号を活性化する行検知手段、
冗長行のテストを指示する行テスト信号と前記行アドレス信号の一部とに応答して第1の信号を活性化する行置換制御手段、
前記行検知信号もしくは前記第1の信号の活性化に応じて前記冗長行選択手段を活性化させ、前記行選択手段を非活性化させる信号を活性化する第1の回路、
前記冗長ビット線を選択する冗長列選択手段、
前記冗長ビット線へ選択が置き換えられる前記複数のビット線の中のいずれかのビット線のアドレスである列置換アドレスがプログラム可能であって前記列アドレス信号が前記列置換アドレスに一致するとき列一致信号を発生する列プログラム手段、
冗長列のテストを指示する列テスト信号と前記列アドレス信号の一部とに応答して第2の信号を活性化する列置換制御手段、および
前記列一致信号もしくは前記第2の信号の活性化に応じて前記冗長列選択手段を活性化させ、前記列選択手段を非活性化させる信号を活性化する第2の回路を備えた半導体記憶
装置。 - 複数のワード線、
外部から与えられる行アドレス信号に応答して前記複数のワード線からいずれかのワード線を選択する行デコーダ、
前記ワード線と選択の置き換え可能な複数の冗長ワード線、
いずれかの前記冗長ワード線を選択する冗長行デコーダ、
前記複数のワード線と前記複数の冗長ワード線とに交差して配置される複数のビット線、
前記ワード線と前記ビット線との交点に対応して配置される複数のメモリセル、
前記複数の冗長ワード線と前記ビット線との交点に対応して配置される複数の冗長メモリセル、
前記冗長ワード線へ選択が置き換えられる前記複数のワード線の中のいずれかのワード線のアドレスである行置換アドレスがプログラム可能なプログラム手段、
前記行アドレス信号が前記プログラム手段にプログラムされた前記行置換アドレスに一致するか否かを検知し、一致するとき検知信号を活性化する検知手段、
冗長行のテストを指示する行テスト信号と前記行アドレス信号の一部とに応答して第1の信号を活性化する行置換制御手段、および
前記検知信号もしくは前記第1の信号の活性化に応じて前記冗長行デコーダを活性化し、
前記行デコーダを不活性化する信号を出力する回路を備えた半導体記憶装置。 - 複数のワード線、
前記ワード線に交差して配置される複数のビット線、
前記ワード線と前記ビット線との交点に対応して配置される複数のメモリセル、
前記ビット線に対応して設けられ、各々が対応するビット線に接続される複数の列選択ゲート、
前記ワード線に交差して配置される複数の冗長ビット線、
前記ワード線と前記冗長ビット線との交点に対応して配置される複数の冗長メモリセル、
前記冗長ビット線にそれぞれ接続される複数の冗長列選択ゲート、
前記複数の列選択ゲートに対応して設けられ、対応する列選択ゲートの制御電極に接続される複数の列選択線、
前記複数の冗長列選択ゲートに対応して設けられ、対応する冗長列選択ゲートの制御電極に接続される複数の冗長列選択線、
外部から与えられる列アドレス信号に応答して前記列選択線のいずれかを選択する列選択手段、
前記冗長ビット線へ選択が置き換えられる前記複数のビット線の中のいずれかのビット線のアドレスである列置換アドレスがプログラム可能であって前記列アドレス信号が前記列置換アドレスに一致するとき列一致信号を発生するプログラム手段、
冗長列のテストを指示する列テスト信号と前記列アドレス信号の一部とに応答して第1の信号を活性化する列置換制御手段、および
前記列一致信号もしくは前記第1の信号の活性化に応じて前記冗長列選択線を選択する冗長列選択手段を活性化させ、前記列選択手段を不活性化させる信号を出力する回路を備えた半導体記憶装置。 - 前記行プログラム手段および前記列プログラム手段は、ヒューズ素子によりプログラム可能なものである、請求項1または請求項6に記載の半導体記憶装置。
- 前記第1のプログラム手段および前記第2のプログラム手段は、ヒューズ素子によりプログラム可能なものである、請求項2または請求項3に記載の半導体記憶装置。
- 前記プログラム手段は、ヒューズ素子によりプログラム可能なものである、請求項4、5、7もしくは8のいずれかに記載の半導体記憶装置。
- (a)複数の通常ワード線、
(b)各々が、前記複数の通常ワード線のうち第1の数の通常ワード線に対応して設けられ、対応する第1の数の通常ワード線に対応して与えられる第1の数の通常ワード線駆動信号に応答して対応する第1の数の通常ワード線を選択的に駆動する複数の通常行デコーダ、
(c)第1および第2の冗長ワード線、
(d)前記第1および第2の冗長ワード線に対応して設けられ、第1の冗長ワード線駆動信号に応答して第1の冗長ワード線を駆動し、第2の冗長ワード線駆動信号に応答して第2の冗長ワード線を駆動する冗長行デコーダ、
(e)前記複数の通常ワード線と前記第1および第2の冗長ワード線とに交差して配置される複数のビット線対、
(f)前記通常ワード線と前記ビット線対との交点に対応して配置される複数の通常メモリセル、および
(g)前記第1および第2の冗長ワード線と前記ビット線対との交点に対応して配置される複数の冗長メモリセルをそれぞれ含む
複数のブロック、
外部から与えられる行アドレス信号に応答して前記複数のブロックにおける通常行デコーダの各々に前記第1の数の通常ワード線駆動信号を供給する通常ワード線選択手段、
切換パッド、
第1の行置換アドレスがプログラム可能な第1のプログラム手段、
前記行アドレス信号が前記第1のプログラム手段にプログラムされた前記第1の行置換アドレスに一致するか否かを検知し、一致するとき第1の冗長行活性化信号を発生する第1の検知手段、
予め定められた行テスト信号と前記切換パッドの第1の電位とに応答して前記第1の冗長行活性化信号を発生するよう前記第1の検知手段を強制的に制御する第1の行置換制御手段、
第2の行置換アドレスがプログラム可能な第2のプログラム手段、
前記行アドレス信号が前記第2のプログラム手段にプログラムされた前記第2の行置換アドレスに一致するか否かを検知し、一致するとき第2の冗長行活性化信号を発生する第2の検知手段、
前記行テスト信号と前記切換パッドの前記第1の電位と異なる第2の電位とに応答して前記第2の冗長行活性化信号を発生するよう前記第2の検知手段を強制的に制御する第2の行置換制御手段、
前記第1の検知手段から与えられる前記第1の冗長行活性化信号に応答して前記複数のブロックにおける冗長行デコーダの各々に前記第1の冗長ワード線駆動信号を供給し、前記第2の検知手段から与えられる前記第2の冗長行活性化信号に応答して前記複数のブロックにおける冗長行デコーダの各々に前記第2の冗長ワード線駆動信号を供給する冗長ワード線選択手段、および
前記第1および第2の冗長行活性化信号のいずれかに応答して前記通常ワード線選択手段を不活性化する不活性化手段を備えた半導体記憶装置。 - (a)複数のワード線、
(b)前記ワード線に交差して配置される複数の通常ビット線対、
(c)前記ワード線と前記通常ビット線対との交点に対応して配置される複数の通常メモリセル、
(d)前記通常ビット線対に対応して設けられ、各々が対応する通常ビット線対に接続される複数の通常列選択ゲート対、
(e)前記ワード線に交差して配置される第1および第2の冗長ビット線対、
(f)前記ワード線と前記第1および第2の冗長ビット線対との交点に対応して配置される複数の冗長メモリセル、
(g)前記第1の冗長ビット線対に接続される第1の冗長列選択ゲート対、および
(h)前記第2の冗長ビット線対に接続される第2の冗長列選択ゲート対をそれぞれ含む
複数のブロック、
前記複数の通常列選択ゲート対に対応して設けられ、各々が対応する複数のブロックにおける通常列選択ゲート対の各々の制御電極に接続される複数の通常列選択線、
前記複数のブロックにおける第1の冗長列選択ゲート対の各々の制御電極に接続される第1の冗長列選択線、
前記複数のブロックにおける第2の冗長列選択ゲート対の各々の制御電極に接続される第2の冗長列選択線、
外部から与えられる列アドレス信号に応答して前記通常列選択線のいずれかを選択する通常列選択手段、
切換パッド、
第1の列置換アドレスがプログラム可能であって外部から与えられる列アドレス信号が前記第1の列置換アドレスに一致するとき第1の一致信号を発生する第1のプログラム手段、
前記第1のプログラム手段から与えられる第1の一致信号に応答して第1の冗長列活性化信号を発生する第1の検知手段、
予め定められた列テスト信号と前記切換パッドの第1の電位とに応答して前記第1の冗長列活性化信号を発生するよう前記第1の検知手段を強制的に制御する第1の列置換制御手段、
第2の列置換アドレスがプログラム可能であって前記列アドレス信号が前記第2の列置換アドレスに一致するとき第2の一致信号を発生する第2のプログラム手段、
前記第2のプログラム手段から与えられる第2の一致信号に応答して第2の冗長列活性化信号を発生する第2の検知手段、
前記列テスト信号と前記切換パッドの前記第1の電位と異なる第2の電位とに応答して前記第2の冗長列活性化信号を発生するよう前記第2の検知手段を強制的に制御する第2の列置換制御手段、
前記第1の検知手段から与えられる第1の冗長列活性化信号に応答して前記第1の冗長列選択線を選択し、前記第2の検知手段から与えられる第2の冗長列活性化信号に応答して前記第2の冗長列選択線を選択する冗長列選択手段、および 前記第1および第2の一致信号ならびに前記列テスト信号のいずれかに応答して前記通常列選択手段を不活性化する不活性化手段を備えた半導体記憶装置。
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