JP2000149564A - 半導体記憶装置 - Google Patents
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Abstract
(57)【要約】
【課題】 バンクが行列状に配置されている場合に行選
択動作を簡易な回路構成で行なうことが可能な半導体記
憶装置を提供する。 【解決手段】 メインワード線１本に対してサブワード
線４本が駆動される構成となっている。サブワードドラ
イバ回路８０００においては、バンク選択線ＢＳＬが活
性となるとメインワード線ＭＷＬの電位レベルがトラン
ジスタ８１００を介してノードｎ１に伝達される。同時
に選択線ＳＬも活性状態となっており、ノードｎ１の電
位レベルはトランジスタ８１０４を介してサブワード線
ＳＷＬに伝達される。バンク選択線ＢＳＬが不活性とな
った後に、選択線ＳＬがさらに昇圧電位まで上昇するこ
とで、サブワード線の電位レベルＳＷＬの昇圧電位まで
駆動される。
択動作を簡易な回路構成で行なうことが可能な半導体記
憶装置を提供する。 【解決手段】 メインワード線１本に対してサブワード
線４本が駆動される構成となっている。サブワードドラ
イバ回路８０００においては、バンク選択線ＢＳＬが活
性となるとメインワード線ＭＷＬの電位レベルがトラン
ジスタ８１００を介してノードｎ１に伝達される。同時
に選択線ＳＬも活性状態となっており、ノードｎ１の電
位レベルはトランジスタ８１０４を介してサブワード線
ＳＷＬに伝達される。バンク選択線ＢＳＬが不活性とな
った後に、選択線ＳＬがさらに昇圧電位まで上昇するこ
とで、サブワード線の電位レベルＳＷＬの昇圧電位まで
駆動される。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、より特定的には、半導体記憶装置のメモリセル
の選択回路の構成および冗長回路の構成に関する。
に関し、より特定的には、半導体記憶装置のメモリセル
の選択回路の構成および冗長回路の構成に関する。
【０００２】
【従来の技術】近年のマイクロプロセッサ（以下、ＭＰ
Ｕと称す）の動作速度の向上に伴い、主記憶装置として
用いられるダイナミックランダムアクセスメモリ（以
下、ＤＲＡＭと称す）等の高速アクセスを実現するため
にクロック信号に同期して動作する同期型ＤＲＡＭ（シ
ンクロナスＤＲＡＭ：以下、ＳＤＲＡＭと称す）等が用
いられている。
Ｕと称す）の動作速度の向上に伴い、主記憶装置として
用いられるダイナミックランダムアクセスメモリ（以
下、ＤＲＡＭと称す）等の高速アクセスを実現するため
にクロック信号に同期して動作する同期型ＤＲＡＭ（シ
ンクロナスＤＲＡＭ：以下、ＳＤＲＡＭと称す）等が用
いられている。
【０００３】このようなＳＤＲＡＭ等の内部動作の制御
は、ロウ系動作およびコラム系動作に分割して制御され
る。
は、ロウ系動作およびコラム系動作に分割して制御され
る。
【０００４】一方、ＳＤＲＡＭ等においては、一層の高
速動作を可能とするために、メモリセルアレイを互いに
独立動作が可能なバンクに分割した、バンク構成が用い
られている。すなわち、各バンクごとに、その動作は、
ロウ系動作およびコラム系動作について独立に制御され
ている。
速動作を可能とするために、メモリセルアレイを互いに
独立動作が可能なバンクに分割した、バンク構成が用い
られている。すなわち、各バンクごとに、その動作は、
ロウ系動作およびコラム系動作について独立に制御され
ている。
【０００５】
【発明が解決しようとする課題】一方、ロウ系の動作に
おいてメモリセルアレイの行、すなわちワード線の選択
動作を行なう場合に、ドライブ回路が駆動するべき負荷
を軽減し、高速動作を可能にする等の目的で、ワード線
の構成をメインワード線とサブワード線からなる階層型
の構成とすることが一般的である。
おいてメモリセルアレイの行、すなわちワード線の選択
動作を行なう場合に、ドライブ回路が駆動するべき負荷
を軽減し、高速動作を可能にする等の目的で、ワード線
の構成をメインワード線とサブワード線からなる階層型
の構成とすることが一般的である。
【０００６】しかしながら、従来の多バンク構成のＳＤ
ＲＡＭ等の半導体記憶装置においては、上述のような階
層構造の結果、サブワード線の選択に要する素子数が増
加してしまうという問題があった。
ＲＡＭ等の半導体記憶装置においては、上述のような階
層構造の結果、サブワード線の選択に要する素子数が増
加してしまうという問題があった。
【０００７】また、一方で、近年ワンチップ上に記憶回
路とロジック回路とを集積化させた、たとえばＤＲＡＭ
／ロジック回路混載チップが、多機能化やデータ処理速
度の向上等の目的で用いられている。この場合、１チッ
プ上に集積化されているＤＲＡＭ等の記憶回路とロジッ
ク回路との間でデータの授受を行なうデータバスの幅
（一度にやり取りされるデータのビット数）は、高速処
理を行なうために増加される傾向にある。
路とロジック回路とを集積化させた、たとえばＤＲＡＭ
／ロジック回路混載チップが、多機能化やデータ処理速
度の向上等の目的で用いられている。この場合、１チッ
プ上に集積化されているＤＲＡＭ等の記憶回路とロジッ
ク回路との間でデータの授受を行なうデータバスの幅
（一度にやり取りされるデータのビット数）は、高速処
理を行なうために増加される傾向にある。
【０００８】一方で、メモリセルからデータを読出しイ
ンターフェイス回路まで読出データを伝達する入出力線
（Ｉ／Ｏ線ペア）は、動作速度の向上等の観点から階層
化される構成となっていることが多い。この場合、階層
化しているＩ／Ｏ線ペアを経由して、メモリセルからの
読出データを伝達するためには、途中に、読出時に選択
されたメモリセルが接続するビット線対とデータ伝達を
行なうＩ／Ｏ線ペアとを選択的に接続するためのゲート
回路が設けられる。このようなゲート回路も、多バンク
型のメモリセルアレイにおいてはその素子数が増大する
傾向にある。特に、上述したような大きなデータバス幅
でデータを入出力するためには、独立に動作可能なＩ／
Ｏ線ペアの本数を多くすることが必要となり、そのこと
は、また上述したゲート回路の個数およびそれを構成す
る素子数の増加を招く原因となる。
ンターフェイス回路まで読出データを伝達する入出力線
（Ｉ／Ｏ線ペア）は、動作速度の向上等の観点から階層
化される構成となっていることが多い。この場合、階層
化しているＩ／Ｏ線ペアを経由して、メモリセルからの
読出データを伝達するためには、途中に、読出時に選択
されたメモリセルが接続するビット線対とデータ伝達を
行なうＩ／Ｏ線ペアとを選択的に接続するためのゲート
回路が設けられる。このようなゲート回路も、多バンク
型のメモリセルアレイにおいてはその素子数が増大する
傾向にある。特に、上述したような大きなデータバス幅
でデータを入出力するためには、独立に動作可能なＩ／
Ｏ線ペアの本数を多くすることが必要となり、そのこと
は、また上述したゲート回路の個数およびそれを構成す
る素子数の増加を招く原因となる。
【０００９】本発明は、上記のような問題点を解決する
ためになされたものであって、メモリセルアレイ中のメ
モリセルを選択するための回路中の素子数を減少し、効
率よく選択動作を行なうことが可能なメモリセルアレイ
を有する半導体記憶装置を提供することである。
ためになされたものであって、メモリセルアレイ中のメ
モリセルを選択するための回路中の素子数を減少し、効
率よく選択動作を行なうことが可能なメモリセルアレイ
を有する半導体記憶装置を提供することである。
【００１０】この発明の他の目的は、データ読出を行な
うためのデータ伝達経路に使用される素子数を削減する
ことが可能なメモリセルアレイ構成を有する半導体記憶
装置を提供することである。
うためのデータ伝達経路に使用される素子数を削減する
ことが可能なメモリセルアレイ構成を有する半導体記憶
装置を提供することである。
【００１１】
【課題を解決するための手段】請求項１記載の半導体記
憶装置は、複数のメモリセルが行列状に配列されたメモ
リセルアレイを備え、メモリセルアレイは、複数のメモ
リセルブロックに行列状に分割され、メモリセルアレイ
の行方向に沿って、行方向に配置される複数のメモリセ
ルブロックに共通に配置される複数の主ワード線と、メ
モリセルブロック内のメモリセルの行に対応して、主ワ
ード線あたり第１複数本ごとに設けられる複数の副ワー
ド線と、メモリセルアレイに対応して設けられ、アドレ
ス信号に応じて主ワードを選択的に活性化する主行選択
回路と、メモリセルアレイに対応して設けられ、アドレ
ス信号に応じて第１複数本の副ワード線のいずれを活性
化するかを指示する副行選択回路と、アドレス信号に応
じて、いずれのメモリセルブロックが選択されたかを指
示するブロック選択回路と、ブロック選択回路からの選
択指示に応じて活性化される複数のブロック選択線と、
副ワード線ごとに設けられ、副行選択回路からの指示と
対応するブロック選択回路および主ワード線の活性化と
に応じて、対応する副ワード線の電位を駆動する複数の
駆動回路とをさらに備え、各駆動回路は、ブロック選択
線の活性化に応じて、主ワード線からの電位レベルを伝
達する第１のスイッチ回路と、スイッチ回路の出力レベ
ルと副行選択回路からの指示に応じて活性化され、対応
する副ワード線に対する選択指示情報を保持し、かつ対
応する副ワードの電位を駆動する保持回路とを含み、主
ワード線およびブロック選択線のレベルは、保持回路へ
の選択指示情報の伝達終了後にリセットされる。
憶装置は、複数のメモリセルが行列状に配列されたメモ
リセルアレイを備え、メモリセルアレイは、複数のメモ
リセルブロックに行列状に分割され、メモリセルアレイ
の行方向に沿って、行方向に配置される複数のメモリセ
ルブロックに共通に配置される複数の主ワード線と、メ
モリセルブロック内のメモリセルの行に対応して、主ワ
ード線あたり第１複数本ごとに設けられる複数の副ワー
ド線と、メモリセルアレイに対応して設けられ、アドレ
ス信号に応じて主ワードを選択的に活性化する主行選択
回路と、メモリセルアレイに対応して設けられ、アドレ
ス信号に応じて第１複数本の副ワード線のいずれを活性
化するかを指示する副行選択回路と、アドレス信号に応
じて、いずれのメモリセルブロックが選択されたかを指
示するブロック選択回路と、ブロック選択回路からの選
択指示に応じて活性化される複数のブロック選択線と、
副ワード線ごとに設けられ、副行選択回路からの指示と
対応するブロック選択回路および主ワード線の活性化と
に応じて、対応する副ワード線の電位を駆動する複数の
駆動回路とをさらに備え、各駆動回路は、ブロック選択
線の活性化に応じて、主ワード線からの電位レベルを伝
達する第１のスイッチ回路と、スイッチ回路の出力レベ
ルと副行選択回路からの指示に応じて活性化され、対応
する副ワード線に対する選択指示情報を保持し、かつ対
応する副ワードの電位を駆動する保持回路とを含み、主
ワード線およびブロック選択線のレベルは、保持回路へ
の選択指示情報の伝達終了後にリセットされる。
【００１２】請求項２記載の半導体記憶装置は、請求項
１記載の半導体記憶装置の構成に加えて、各メモリセル
ブロックは、独立にデータの読出および書込みが可能な
バンクである。
１記載の半導体記憶装置の構成に加えて、各メモリセル
ブロックは、独立にデータの読出および書込みが可能な
バンクである。
【００１３】請求項３記載の半導体記憶装置は、請求項
２記載の半導体記憶装置の構成に加えて、駆動回路に副
行選択回路からの指示を伝達する複数の選択線をさらに
備え、第１のスイッチ回路は、主ワード線と情報保持ノ
ードとの間に設けられ、ゲート電位がブロック選択線に
より制御される第１のＭＯＳトランジスタを含み、保持
回路は、選択線と対応する副ワード線との間に設けら
れ、ゲート電位が情報保持ノードの電位により制御され
る第２のＭＯＳトランジスタと、対応する副ワード線と
情報保持ノードとの間に設けられ、ゲート電位が選択線
により制御される第３のＭＯＳトランジスタとを含む。
２記載の半導体記憶装置の構成に加えて、駆動回路に副
行選択回路からの指示を伝達する複数の選択線をさらに
備え、第１のスイッチ回路は、主ワード線と情報保持ノ
ードとの間に設けられ、ゲート電位がブロック選択線に
より制御される第１のＭＯＳトランジスタを含み、保持
回路は、選択線と対応する副ワード線との間に設けら
れ、ゲート電位が情報保持ノードの電位により制御され
る第２のＭＯＳトランジスタと、対応する副ワード線と
情報保持ノードとの間に設けられ、ゲート電位が選択線
により制御される第３のＭＯＳトランジスタとを含む。
【００１４】請求項４記載の半導体記憶装置は、請求項
３記載の半導体記憶装置の構成に加えて、主ワード線お
よびブロック選択線の活性化レベルを第１の電位レベル
とするとき、選択線は、ブロック選択線のレベルのリセ
ット後に、第１の電位レベルより高い第２の電位レベル
に昇圧される。
３記載の半導体記憶装置の構成に加えて、主ワード線お
よびブロック選択線の活性化レベルを第１の電位レベル
とするとき、選択線は、ブロック選択線のレベルのリセ
ット後に、第１の電位レベルより高い第２の電位レベル
に昇圧される。
【００１５】請求項５記載の半導体記憶装置は、請求項
１記載の半導体記憶装置の構成に加えて、メモリセルブ
ロックのメモリセル列に対応して設けられる複数のビッ
ト線対と、第２複数個のビット線対ごとに設けられ、選
択されたメモリセルとデータの授受を行うための複数の
データ線対と、データ線対と対応する第２複数個のビッ
ト線対との間で、選択的にデータ伝達を可能とする複数
の選択回路をさらに備える。
１記載の半導体記憶装置の構成に加えて、メモリセルブ
ロックのメモリセル列に対応して設けられる複数のビッ
ト線対と、第２複数個のビット線対ごとに設けられ、選
択されたメモリセルとデータの授受を行うための複数の
データ線対と、データ線対と対応する第２複数個のビッ
ト線対との間で、選択的にデータ伝達を可能とする複数
の選択回路をさらに備える。
【００１６】請求項６記載の半導体記憶装置は、請求項
５記載の半導体記憶装置の構成に加えて、選択回路は、
第２複数個のビット線対にそれぞれ対応して設けられ、
選択的に導通状態とされる第２複数個の第２のスイッチ
回路と、第２複数個の第２のスイッチ回路からの出力を
受けて、選択されたビット線対の電位レベルに応じて、
対応するデータ線対の電位を駆動するデータ伝達ゲート
とを含み、データ伝達ゲートは、データ線対のうちの一
方と所定の電源電位との間に結合され、ゲート電位が選
択されたビット線対のうちの一方により駆動される第４
のＭＯＳトランジスタと、データ線対のうちの他方と所
定の電源電位との間に結合され、ゲート電位が選択され
たビット線対のうちの他方により駆動される第５のＭＯ
Ｓトランジスタとを有する。
５記載の半導体記憶装置の構成に加えて、選択回路は、
第２複数個のビット線対にそれぞれ対応して設けられ、
選択的に導通状態とされる第２複数個の第２のスイッチ
回路と、第２複数個の第２のスイッチ回路からの出力を
受けて、選択されたビット線対の電位レベルに応じて、
対応するデータ線対の電位を駆動するデータ伝達ゲート
とを含み、データ伝達ゲートは、データ線対のうちの一
方と所定の電源電位との間に結合され、ゲート電位が選
択されたビット線対のうちの一方により駆動される第４
のＭＯＳトランジスタと、データ線対のうちの他方と所
定の電源電位との間に結合され、ゲート電位が選択され
たビット線対のうちの他方により駆動される第５のＭＯ
Ｓトランジスタとを有する。
【００１７】請求項７記載の半導体記憶装置は、請求項
６記載の半導体記憶装置の構成に加えて、選択回路とデ
ータ伝達ゲートとを結合する複数のセグメントデータ線
対と、待機状態において、セグメントデータ線対を第１
のプリチャージレベルにプリチャージする第１のプリチ
ャージ回路と、待機状態において、ビット線対を第２の
プリチャージレベルにプリチャージする第２のプリチャ
ージ回路とをさらに備える。
６記載の半導体記憶装置の構成に加えて、選択回路とデ
ータ伝達ゲートとを結合する複数のセグメントデータ線
対と、待機状態において、セグメントデータ線対を第１
のプリチャージレベルにプリチャージする第１のプリチ
ャージ回路と、待機状態において、ビット線対を第２の
プリチャージレベルにプリチャージする第２のプリチャ
ージ回路とをさらに備える。
【００１８】請求項８記載の半導体記憶装置は、請求項
５記載の半導体記憶装置の構成に加えて、メモリセルア
レイ端部に設けられる冗長メモリセル行をさらに備え
る。
５記載の半導体記憶装置の構成に加えて、メモリセルア
レイ端部に設けられる冗長メモリセル行をさらに備え
る。
【００１９】請求項９記載の半導体記憶装置は、請求項
５記載の半導体記憶装置の構成に加えて、メモリセルア
レイに対応して第２複数個を単位として設けられる、複
数の冗長メモリセル列と、第２複数個の冗長メモリセル
列ごとに設けられ、選択された冗長メモリセルとデータ
の授受を行うための複数の冗長データ線対と、複数のメ
モリセルブロックに共通に設けられ、メモリセルブロッ
クとの間でデータの授受を行うためのデータバスと、冗
長メモリセル列への置換が行なわれているかに応じて、
データ線対および冗長データ線対とデータバスとの接続
を切換える、データ伝達切換回路とをさらに備える。
５記載の半導体記憶装置の構成に加えて、メモリセルア
レイに対応して第２複数個を単位として設けられる、複
数の冗長メモリセル列と、第２複数個の冗長メモリセル
列ごとに設けられ、選択された冗長メモリセルとデータ
の授受を行うための複数の冗長データ線対と、複数のメ
モリセルブロックに共通に設けられ、メモリセルブロッ
クとの間でデータの授受を行うためのデータバスと、冗
長メモリセル列への置換が行なわれているかに応じて、
データ線対および冗長データ線対とデータバスとの接続
を切換える、データ伝達切換回路とをさらに備える。
【００２０】請求項１０記載の半導体記憶装置は、複数
のメモリセルが行列状に配列されたメモリセルアレイを
備え、メモリセルアレイは、複数のメモリセルブロック
に行列状に分割され、メモリセルアレイに対応して設け
られ、アドレス信号に応じてメモリセル行を選択する行
選択回路と、アドレス信号に応じて、いずれのメモリセ
ルブロックが選択されたかを指示するブロック選択回路
と、メモリセルブロックとは独立に設けられる複数の冗
長メモリセルブロックと、不良メモリセルの存在するメ
モリセルブロックおよびアドレスを予め記憶し、アドレ
ス信号により指定されたメモリセルが不良メモリセルに
相当する場合冗長メモリセルブロック内の冗長メモリセ
ルを選択する冗長判定回路とを備える。
のメモリセルが行列状に配列されたメモリセルアレイを
備え、メモリセルアレイは、複数のメモリセルブロック
に行列状に分割され、メモリセルアレイに対応して設け
られ、アドレス信号に応じてメモリセル行を選択する行
選択回路と、アドレス信号に応じて、いずれのメモリセ
ルブロックが選択されたかを指示するブロック選択回路
と、メモリセルブロックとは独立に設けられる複数の冗
長メモリセルブロックと、不良メモリセルの存在するメ
モリセルブロックおよびアドレスを予め記憶し、アドレ
ス信号により指定されたメモリセルが不良メモリセルに
相当する場合冗長メモリセルブロック内の冗長メモリセ
ルを選択する冗長判定回路とを備える。
【００２１】請求項１１記載の半導体記憶装置は、請求
項１０記載の半導体記憶装置の構成に加えて、各メモリ
セルブロックは、独立にデータの読出および書込みが可
能なバンクである。
項１０記載の半導体記憶装置の構成に加えて、各メモリ
セルブロックは、独立にデータの読出および書込みが可
能なバンクである。
【００２２】請求項１２記載の半導体記憶装置は、請求
項１１記載の半導体記憶装置の構成に加えて、メモリセ
ルブロックは、ｍ×ｎ（ｍ、ｎ：自然数）に分割されて
おり、冗長メモリセルブロックは、少なくともｍ個であ
って、メモリセルブロックがｍ個並ぶ辺に沿って配置さ
れ、メモリセルブロックがｎ個並ぶ方向にそって、メモ
リセルブロックおよび冗長メモリセルブロックに共通に
設けられる、複数のデータ線対と、メモリセルブロック
および冗長メモリセルブロックとデータの授受をするた
めのデータバスと、メモリセルブロックがｍ個並ぶ辺に
沿って配置され、複数のデータ線対とデータバスとを選
択的に接続するデータ伝達切換回路とをさらに備える。
項１１記載の半導体記憶装置の構成に加えて、メモリセ
ルブロックは、ｍ×ｎ（ｍ、ｎ：自然数）に分割されて
おり、冗長メモリセルブロックは、少なくともｍ個であ
って、メモリセルブロックがｍ個並ぶ辺に沿って配置さ
れ、メモリセルブロックがｎ個並ぶ方向にそって、メモ
リセルブロックおよび冗長メモリセルブロックに共通に
設けられる、複数のデータ線対と、メモリセルブロック
および冗長メモリセルブロックとデータの授受をするた
めのデータバスと、メモリセルブロックがｍ個並ぶ辺に
沿って配置され、複数のデータ線対とデータバスとを選
択的に接続するデータ伝達切換回路とをさらに備える。
【００２３】請求項１３記載の半導体記憶装置は、請求
項１１記載の半導体記憶装置の構成に加えて、冗長判定
回路は、不良メモリセルと置換された冗長メモリセルを
含む冗長メモリセルブロックの位置を保持し、与えられ
たアドレス信号が不良アドレスである場合、いずれの冗
長メモリセルブロックのメモリセルと置換されているか
に応じて、データ伝達切換回路を制御するブロック一致
判定回路をさらに備える。
項１１記載の半導体記憶装置の構成に加えて、冗長判定
回路は、不良メモリセルと置換された冗長メモリセルを
含む冗長メモリセルブロックの位置を保持し、与えられ
たアドレス信号が不良アドレスである場合、いずれの冗
長メモリセルブロックのメモリセルと置換されているか
に応じて、データ伝達切換回路を制御するブロック一致
判定回路をさらに備える。
【００２４】請求項１４記載の半導体記憶装置は、請求
項１３記載の半導体記憶装置の構成に加えて、冗長判定
回路は、行アドレス信号に応じて、冗長メモリセルブロ
ックのうちのいずれかの冗長メモリセル行を選択し、ブ
ロック一致判定回路は、行アドレスに応じて選択された
冗長メモリセルブロックの位置と列アドレス信号に応じ
て、データ伝達切換回路を制御する。
項１３記載の半導体記憶装置の構成に加えて、冗長判定
回路は、行アドレス信号に応じて、冗長メモリセルブロ
ックのうちのいずれかの冗長メモリセル行を選択し、ブ
ロック一致判定回路は、行アドレスに応じて選択された
冗長メモリセルブロックの位置と列アドレス信号に応じ
て、データ伝達切換回路を制御する。
【００２５】
【発明の実施の形態】［実施の形態１］図１は、本発明
の実施の形態１の同期型半導体記憶装置１０００の構成
を示す概略ブロック図である。なお、以下に説明するよ
うに、本発明は必ずしもこのような同期型半導体記憶装
置に限定されることなく、より一般的な半導体記憶装置
のメモリセルアレイの構成に適用することが可能であ
る。
の実施の形態１の同期型半導体記憶装置１０００の構成
を示す概略ブロック図である。なお、以下に説明するよ
うに、本発明は必ずしもこのような同期型半導体記憶装
置に限定されることなく、より一般的な半導体記憶装置
のメモリセルアレイの構成に適用することが可能であ
る。
【００２６】図１を参照して、ＳＤＲＡＭ１０００は、
外部から与えられる相補なクロック信号ｅｘｔ．ＣＬＫ
およびｅｘｔ．／ＣＬＫを受ける外部クロック信号入力
端子１００２と、外部クロック端子１００２に与えられ
たクロック信号をバッファ処理するクロック入力バッフ
ァ１５０および１５２と、クロックバッファ１５０およ
び１５２の出力を受けて、内部クロック信号ｉｎｔ．Ｃ
ＬＫを生成する内部制御クロック信号生成回路１００８
と、外部制御信号入力端子１０１０を介して与えられる
外部制御信号を、内部クロック信号ｉｎｔ．ＣＬＫに応
じて動作する入力バッファ１０１２〜１０２０を介して
受けるモードデコーダ１０２２とを備える。
外部から与えられる相補なクロック信号ｅｘｔ．ＣＬＫ
およびｅｘｔ．／ＣＬＫを受ける外部クロック信号入力
端子１００２と、外部クロック端子１００２に与えられ
たクロック信号をバッファ処理するクロック入力バッフ
ァ１５０および１５２と、クロックバッファ１５０およ
び１５２の出力を受けて、内部クロック信号ｉｎｔ．Ｃ
ＬＫを生成する内部制御クロック信号生成回路１００８
と、外部制御信号入力端子１０１０を介して与えられる
外部制御信号を、内部クロック信号ｉｎｔ．ＣＬＫに応
じて動作する入力バッファ１０１２〜１０２０を介して
受けるモードデコーダ１０２２とを備える。
【００２７】内部制御信号入力端子１０１０には、信号
ＣＫＥと、チップセレクト信号／ＣＳと、行アドレスス
トローブ信号／ＲＡＳと、列アドレスストローブ信号／
ＣＡＳと書込制御信号／ＷＥと、データマスク信号ＤＭ
０〜ＤＭ３が与えられる。
ＣＫＥと、チップセレクト信号／ＣＳと、行アドレスス
トローブ信号／ＲＡＳと、列アドレスストローブ信号／
ＣＡＳと書込制御信号／ＷＥと、データマスク信号ＤＭ
０〜ＤＭ３が与えられる。
【００２８】信号ＣＫＥは、チップへの制御信号の入力
を可能とすることを指示するための信号であり、この信
号が活性化されないと、制御信号の入力が許可されずチ
ップとして動作しない。
を可能とすることを指示するための信号であり、この信
号が活性化されないと、制御信号の入力が許可されずチ
ップとして動作しない。
【００２９】信号／ＣＳは、コマンド信号が入力されて
いるか否かを識別するための信号であり、この信号が活
性化している状態（“Ｌ”レベル）において、クロック
信号の立上がりのエッジにおいて、他の制御信号のレベ
ルの組合せに応じてコマンドの識別が行なわれる。
いるか否かを識別するための信号であり、この信号が活
性化している状態（“Ｌ”レベル）において、クロック
信号の立上がりのエッジにおいて、他の制御信号のレベ
ルの組合せに応じてコマンドの識別が行なわれる。
【００３０】信号／ＲＡＳは、行系回路の動作を指示す
るための信号であり、信号／ＣＡＳは列系回路の動作の
活性化を指示するための信号である。信号／ＷＥは、書
込動作あるいは読出動作の識別をするための信号であ
る。
るための信号であり、信号／ＣＡＳは列系回路の動作の
活性化を指示するための信号である。信号／ＷＥは、書
込動作あるいは読出動作の識別をするための信号であ
る。
【００３１】信号ＤＭ０〜ＤＭ３は、それぞれ対応する
データ入出力端子ＤＱ０〜ＤＱ７、ＤＱ８〜ＤＱ１５、
ＤＱ１６〜ＤＱ２３、ＤＱ２４からＤＱ３１に対するデ
ータ授受のマスク動作を指示する信号である。
データ入出力端子ＤＱ０〜ＤＱ７、ＤＱ８〜ＤＱ１５、
ＤＱ１６〜ＤＱ２３、ＤＱ２４からＤＱ３１に対するデ
ータ授受のマスク動作を指示する信号である。
【００３２】モードデコーダ１０２２は、これら外部制
御信号に応じて、ＳＤＲＡＭ１０００の内部回路の動作
を制御するための内部制御信号を出力する。モードデコ
ーダ１０２２は、たとえば内部制御信号として、信号Ｒ
ＯＷＡ、信号ＣＯＬＡ、信号ＡＣＤ、信号ＰＣ、信号Ｒ
ＥＡＤ、信号ＷＲＩＤＥ、信号ＡＰＣおよび信号ＳＲを
出力する。信号ＲＯＷＡは、ロウ系のアクセスが行なわ
れることを示す信号であり、信号ＣＯＬＡはコラム系ア
クセスが行なわれることを示す信号であり、信号ＡＣＴ
はワード線の活性化を指示する信号である。
御信号に応じて、ＳＤＲＡＭ１０００の内部回路の動作
を制御するための内部制御信号を出力する。モードデコ
ーダ１０２２は、たとえば内部制御信号として、信号Ｒ
ＯＷＡ、信号ＣＯＬＡ、信号ＡＣＤ、信号ＰＣ、信号Ｒ
ＥＡＤ、信号ＷＲＩＤＥ、信号ＡＰＣおよび信号ＳＲを
出力する。信号ＲＯＷＡは、ロウ系のアクセスが行なわ
れることを示す信号であり、信号ＣＯＬＡはコラム系ア
クセスが行なわれることを示す信号であり、信号ＡＣＴ
はワード線の活性化を指示する信号である。
【００３３】信号ＰＣはプリチャージ動作を指示して、
行系の回路動作の終了を指示する信号である。信号ＲＥ
ＡＤは列系の回路に対して読出動作を指示するための信
号であり、信号ＷＲＩＴＥは列系の回路に対して書込動
作を指示するための信号である。
行系の回路動作の終了を指示する信号である。信号ＲＥ
ＡＤは列系の回路に対して読出動作を指示するための信
号であり、信号ＷＲＩＴＥは列系の回路に対して書込動
作を指示するための信号である。
【００３４】信号ＡＰＣはオートプリチャージ動作を指
示する信号であり、オートプリチャージ動作が指定され
ると、バーストサイクルの終了とともに、プリチャージ
動作が自動的に開始される。信号ＳＲはセルフリフレッ
シュ動作を指示するための信号であり、セルフリフレッ
シュ動作が開始されると、セルフリフレッシュタイマが
動作し、一定時間が経過すると、ワード線を活性化させ
て、リフレッシュ動作を開始する。
示する信号であり、オートプリチャージ動作が指定され
ると、バーストサイクルの終了とともに、プリチャージ
動作が自動的に開始される。信号ＳＲはセルフリフレッ
シュ動作を指示するための信号であり、セルフリフレッ
シュ動作が開始されると、セルフリフレッシュタイマが
動作し、一定時間が経過すると、ワード線を活性化させ
て、リフレッシュ動作を開始する。
【００３５】ＳＤＲＡＭ１０００は、さらに、セルフリ
フレッシュモードが信号ＳＲにより指定されると、動作
を開始し、一定時間が経過するとワード線の活性化、す
なわちリフレッシュ動作の開始を指示するためのセルフ
リフレッシュタイマ１０５４と、セルフリフレッシュタ
イマ１０５４からの指示に従って、リフレッシュ動作を
行なうアドレスを発生するためのリフレッシュカウンタ
１０５６を含む。
フレッシュモードが信号ＳＲにより指定されると、動作
を開始し、一定時間が経過するとワード線の活性化、す
なわちリフレッシュ動作の開始を指示するためのセルフ
リフレッシュタイマ１０５４と、セルフリフレッシュタ
イマ１０５４からの指示に従って、リフレッシュ動作を
行なうアドレスを発生するためのリフレッシュカウンタ
１０５６を含む。
【００３６】ＳＤＲＡＭ１０００は、さらに、入力信号
の“Ｈ”レベルまたは“Ｌ”レベルの判定の基準となる
信号ＶＲＥＦを受ける参照電位入力端子１０２２と、ア
ドレス信号入力端子１０３０を介して与えられるアドレ
ス信号と、上述した外部制御信号との組合せに応じて、
所定の動作モードに対する情報、たとえばバースト長に
対するデータや、シングルデータレート動作およびダブ
ルデータレート動作のいずれが指定されているかに関す
る情報を保持するモードレジスタ１０４６と、内部クロ
ック信号ｉｎｔ．ＣＬＫに応じて動作するアドレス信号
入力バッファ１０３２〜１０３８を介してアドレス信号
を受けて、行アドレスが入力されるタイミングにおい
て、入力された行アドレスを保持するロウアドレスラッ
チ１０４８と、アドレス信号Ａ０〜Ａ１２を受けて、列
アドレスが入力されるタイミングにおいてこの列アドレ
スを保持するコラムアドレスラッチ１０５０と、リフレ
ッシュアドレスカウンタ１０５６からの出力とロウアド
レスラッチ１０４８からの出力とを受けて、通常動作に
おいてはロウアドレスラッチ１０４８からの出力を、セ
ルフリフレッシュ動作中はリフレッシュアドレスカウン
タ１０５６からの出力を選択して出力するマルチプレク
サ１０５８と、マルチプレクサ１０５８からの出力を受
けて行アドレスをプリデコードするためのロウプリデコ
ーダ１０６２と、コラムアドレスラッチ１０５０に保持
された列アドレスを基準として、モードレジスタ１０４
６からのバースト長のデータに応じて内部列アドレスを
生成するバーストアドレスカウンタ１０６０と、バース
トアドレスカウンタ１０６０の出力を受けて、対応する
列アドレスのプリデコードを行なうコラムプリデコーダ
１０６４と、アドレス入力端子に与えられるバンクアド
レスＢＡ０〜ＢＡ３を、内部クロック信号ｉｎｔ．ＣＬ
Ｋに応じて動作する入力バッファ１０４０〜１０４４を
介して受け、指定されたバンクアドレス値を保持するバ
ンクアドレスラッチ１０５２と、バンクアドレスラッチ
１０５２の出力を受けて、バンクアドレスをデコードす
るバンクデコーダ１０６６とを備える。
の“Ｈ”レベルまたは“Ｌ”レベルの判定の基準となる
信号ＶＲＥＦを受ける参照電位入力端子１０２２と、ア
ドレス信号入力端子１０３０を介して与えられるアドレ
ス信号と、上述した外部制御信号との組合せに応じて、
所定の動作モードに対する情報、たとえばバースト長に
対するデータや、シングルデータレート動作およびダブ
ルデータレート動作のいずれが指定されているかに関す
る情報を保持するモードレジスタ１０４６と、内部クロ
ック信号ｉｎｔ．ＣＬＫに応じて動作するアドレス信号
入力バッファ１０３２〜１０３８を介してアドレス信号
を受けて、行アドレスが入力されるタイミングにおい
て、入力された行アドレスを保持するロウアドレスラッ
チ１０４８と、アドレス信号Ａ０〜Ａ１２を受けて、列
アドレスが入力されるタイミングにおいてこの列アドレ
スを保持するコラムアドレスラッチ１０５０と、リフレ
ッシュアドレスカウンタ１０５６からの出力とロウアド
レスラッチ１０４８からの出力とを受けて、通常動作に
おいてはロウアドレスラッチ１０４８からの出力を、セ
ルフリフレッシュ動作中はリフレッシュアドレスカウン
タ１０５６からの出力を選択して出力するマルチプレク
サ１０５８と、マルチプレクサ１０５８からの出力を受
けて行アドレスをプリデコードするためのロウプリデコ
ーダ１０６２と、コラムアドレスラッチ１０５０に保持
された列アドレスを基準として、モードレジスタ１０４
６からのバースト長のデータに応じて内部列アドレスを
生成するバーストアドレスカウンタ１０６０と、バース
トアドレスカウンタ１０６０の出力を受けて、対応する
列アドレスのプリデコードを行なうコラムプリデコーダ
１０６４と、アドレス入力端子に与えられるバンクアド
レスＢＡ０〜ＢＡ３を、内部クロック信号ｉｎｔ．ＣＬ
Ｋに応じて動作する入力バッファ１０４０〜１０４４を
介して受け、指定されたバンクアドレス値を保持するバ
ンクアドレスラッチ１０５２と、バンクアドレスラッチ
１０５２の出力を受けて、バンクアドレスをデコードす
るバンクデコーダ１０６６とを備える。
【００３７】また、バンクアドレス信号ＢＡ０〜ＢＡ３
は、ロウ系のアクセス時、およびコラム系のアクセス時
のそれぞれにおいてアクセスバンクを指示する。すなわ
ち、ロウ系のアクセス時、およびコラム系のアクセス時
のそれぞれにおいて、アドレス信号入力端子１０３０に
与えられたバンクアドレス信号ＢＡ０〜ＢＡ３は、バン
クアドレスラッチ１０５２に取込まれた後、バンクデコ
ーダ１０６６によりデコードされた後、各メモリアレイ
ブロック（バンク）に伝達される。
は、ロウ系のアクセス時、およびコラム系のアクセス時
のそれぞれにおいてアクセスバンクを指示する。すなわ
ち、ロウ系のアクセス時、およびコラム系のアクセス時
のそれぞれにおいて、アドレス信号入力端子１０３０に
与えられたバンクアドレス信号ＢＡ０〜ＢＡ３は、バン
クアドレスラッチ１０５２に取込まれた後、バンクデコ
ーダ１０６６によりデコードされた後、各メモリアレイ
ブロック（バンク）に伝達される。
【００３８】ＳＤＲＡＭ１０００は、さらに、それぞれ
が読出／書込動作を独立に行なうことが可能な単位であ
るバンク０〜バンク１５として動作するメモリアレイブ
ロックを含むメモリセルアレイ１１００と、バンクデコ
ーダ１０６６からの出力およびロウプリデコーダ１０６
２からの出力に応じて、対応するバンク中の行（ワード
線）を選択するためのメインロウデコーダ２１４２と、
コラムプリデコーダ１０６４からの出力に応じて対応す
るバンク中の列（ビット線対）を選択するためのメイン
コラムデコーダ２１０４と、読出動作においては選択さ
れたバンク中の選択されたメモリセルから読出されたデ
ータをグローバルＩ／ＯバスＧ−Ｉ／Ｏに与え、書込動
作においては、バスＧ−Ｉ／Ｏにより伝達された書込デ
ータを対応するバンクに与えるＩ／Ｏポート２１５２
と、書込動作において、外部から与えられた書込データ
を保持し、バーストＧ−Ｉ／Ｏに与え、読出動作におい
て、バスＧ−Ｉ／Ｏにより伝達された読出データを保持
するデータ入出力回路１０８６と、データ入出力回路１
０８６とデータ入出力端子１０７０との間で入出力デー
タＤＱ０〜ＤＱ３１のやり取りを行なうための双方向入
出力バッファ１０７２〜１０８２とを含む。
が読出／書込動作を独立に行なうことが可能な単位であ
るバンク０〜バンク１５として動作するメモリアレイブ
ロックを含むメモリセルアレイ１１００と、バンクデコ
ーダ１０６６からの出力およびロウプリデコーダ１０６
２からの出力に応じて、対応するバンク中の行（ワード
線）を選択するためのメインロウデコーダ２１４２と、
コラムプリデコーダ１０６４からの出力に応じて対応す
るバンク中の列（ビット線対）を選択するためのメイン
コラムデコーダ２１０４と、読出動作においては選択さ
れたバンク中の選択されたメモリセルから読出されたデ
ータをグローバルＩ／ＯバスＧ−Ｉ／Ｏに与え、書込動
作においては、バスＧ−Ｉ／Ｏにより伝達された書込デ
ータを対応するバンクに与えるＩ／Ｏポート２１５２
と、書込動作において、外部から与えられた書込データ
を保持し、バーストＧ−Ｉ／Ｏに与え、読出動作におい
て、バスＧ−Ｉ／Ｏにより伝達された読出データを保持
するデータ入出力回路１０８６と、データ入出力回路１
０８６とデータ入出力端子１０７０との間で入出力デー
タＤＱ０〜ＤＱ３１のやり取りを行なうための双方向入
出力バッファ１０７２〜１０８２とを含む。
【００３９】メモリセルアレイ１１００において、バン
ク０〜１５は、４行４列の行列状に配置されている。な
お、バンクの配置はこのような場合に限定されず、たと
えば、より個数が多くなっても構わない。より一般的に
は、バンクは、ｍ×ｎ（ｍ、ｎ：自然数）の行列状に配
置されていても構わない。
ク０〜１５は、４行４列の行列状に配置されている。な
お、バンクの配置はこのような場合に限定されず、たと
えば、より個数が多くなっても構わない。より一般的に
は、バンクは、ｍ×ｎ（ｍ、ｎ：自然数）の行列状に配
置されていても構わない。
【００４０】図２は、図１に示したメモリセルアレイ１
１００の構成をより詳細に説明するための概略ブロック
図である。
１００の構成をより詳細に説明するための概略ブロック
図である。
【００４１】図２を参照して、メモリセルアレイ１１０
０は、センスアンプ帯とサブワードドライバ帯に囲まれ
たメモリセルアレイ単位（バンク）に細分化されてい
る。メモリセルアレイ１１００は、このようなメモリセ
ルアレイ単位ごとに活性化される。
０は、センスアンプ帯とサブワードドライバ帯に囲まれ
たメモリセルアレイ単位（バンク）に細分化されてい
る。メモリセルアレイ１１００は、このようなメモリセ
ルアレイ単位ごとに活性化される。
【００４２】メインワード線ＭＷＬは、各メモリセルア
レイ単位を跨いで設けられ、活性化させる必要のあるサ
ブワードドライバＳＷＤを活性化させる。サブワードド
ライバＳＷＤの活性化に応じて、対応するサブワード線
ＳＷＬが活性化される。センスアンプは、メモリセルア
レイ単位を挟んで交互に配置される構成となっている。
レイ単位を跨いで設けられ、活性化させる必要のあるサ
ブワードドライバＳＷＤを活性化させる。サブワードド
ライバＳＷＤの活性化に応じて、対応するサブワード線
ＳＷＬが活性化される。センスアンプは、メモリセルア
レイ単位を挟んで交互に配置される構成となっている。
【００４３】一方、活性化させる領域（バンク）の選択
線とセンス選択線が交差する領域に属するセンスアンプ
が活性化される。
線とセンス選択線が交差する領域に属するセンスアンプ
が活性化される。
【００４４】メモリセルアレイ単位のワード線方向に沿
って、センスアンプ帯を横切るようにセグメントＹＳ線
が配置される。
って、センスアンプ帯を横切るようにセグメントＹＳ線
が配置される。
【００４５】メモリセルアレイ単位からのデータの読出
においては、セグメントＹＳ線ＳＧＹＳが活性化される
ことにより、セグメントＹＳ線ＳＧＹＳと活性化される
バンク選択線が交差する領域（バンク）が活性化され
る。活性化された領域（バンク）からは、たとえば、４
センスアンプごとに１データが読出される構成となって
いる。
においては、セグメントＹＳ線ＳＧＹＳが活性化される
ことにより、セグメントＹＳ線ＳＧＹＳと活性化される
バンク選択線が交差する領域（バンク）が活性化され
る。活性化された領域（バンク）からは、たとえば、４
センスアンプごとに１データが読出される構成となって
いる。
【００４６】この読出データは、メモリセルアレイ上を
ワード線とは直交する方向に走るデータ線ペアを通じ
て、読出／書込アンプ（以下、Ｒ／Ｗアンプ）２１５４
に伝達される。
ワード線とは直交する方向に走るデータ線ペアを通じ
て、読出／書込アンプ（以下、Ｒ／Ｗアンプ）２１５４
に伝達される。
【００４７】その後、周辺回路上やデータバス領域を介
して、データ出力部に読出データが伝達される。あるい
は、メモリ／ロジック混載チップである場合は、データ
バス領域を介して、ロジック部にデータが伝達される。
して、データ出力部に読出データが伝達される。あるい
は、メモリ／ロジック混載チップである場合は、データ
バス領域を介して、ロジック部にデータが伝達される。
【００４８】より詳しく説明すると、メモリセルアレイ
１１００は、４行４列に配列されたメモリマット（バン
ク）を有し、各行に対応してメインロウデコーダ２１４
２に含まれるメインワードドライバ群が設けられ、各列
に対応してＩ／Ｏセレクタ２１５２が設けられている。
各メモリマット（バンク）にはセンスアンプ帯２１４８
とサブワードドライバ帯２１５０とが設けられている。
１１００は、４行４列に配列されたメモリマット（バン
ク）を有し、各行に対応してメインロウデコーダ２１４
２に含まれるメインワードドライバ群が設けられ、各列
に対応してＩ／Ｏセレクタ２１５２が設けられている。
各メモリマット（バンク）にはセンスアンプ帯２１４８
とサブワードドライバ帯２１５０とが設けられている。
【００４９】まず、ロウ系の選択動作を説明する。行ア
ドレス信号に応じてメインワードドライバ２１５６によ
りメインワード線ＭＷＬが選択的に活性化される。ま
た、ＳＤドライバ２１４４によってセグメントデコード
線ＳＧＤＬ（バンク選択線ＢＳＬおよび選択線ＳＬなら
びにリセット線ＲＳＬを含む）が活性化される。メイン
ワード線ＭＷＬとセグメントデコード線ＳＧＤＬとによ
り対応するサブワードドライバ２１６８が活性化され、
それに応じてサブワード線２１７０が活性化され、選択
されたメモリセルに接続されているアクセストランジス
タが導通状態となる。ここで、選択線ＳＬは、４本の選
択線ＳＬ０〜ＳＬ３を総称する。
ドレス信号に応じてメインワードドライバ２１５６によ
りメインワード線ＭＷＬが選択的に活性化される。ま
た、ＳＤドライバ２１４４によってセグメントデコード
線ＳＧＤＬ（バンク選択線ＢＳＬおよび選択線ＳＬなら
びにリセット線ＲＳＬを含む）が活性化される。メイン
ワード線ＭＷＬとセグメントデコード線ＳＧＤＬとによ
り対応するサブワードドライバ２１６８が活性化され、
それに応じてサブワード線２１７０が活性化され、選択
されたメモリセルに接続されているアクセストランジス
タが導通状態となる。ここで、選択線ＳＬは、４本の選
択線ＳＬ０〜ＳＬ３を総称する。
【００５０】また、リセット線ＲＳＬは、４本のリセッ
ト線ＲＳＬ０〜ＲＳＬ３を総称するものとする。
ト線ＲＳＬ０〜ＲＳＬ３を総称するものとする。
【００５１】これに応じて、選択されたメモリセル列に
対応して設けられるビット線対２１５８にデータが出力
される。
対応して設けられるビット線対２１５８にデータが出力
される。
【００５２】次に、カラム方向の選択動作を説明する
と、セグメントＹＳドライバ２１６０によってセグメン
トＹＳ線ＳＧＹＳが活性化される。ここで、セグメント
ＹＳ線ＳＧＹＳは、４本のリードソース線ＲＧＬ０〜Ｒ
ＧＬ３と、４本のライト活性化線ＷＲＬ０〜ＷＲＬ３と
を含む。このＳＧＹＳ線が活性化することにより、選択
的に対応するＩ／Ｏゲート２１６２が活性状態となっ
て、４つのセンスアンプの出力信号のうちのひとつが、
Ｉ／Ｏ線２１６４を介して外部に読出される。
と、セグメントＹＳドライバ２１６０によってセグメン
トＹＳ線ＳＧＹＳが活性化される。ここで、セグメント
ＹＳ線ＳＧＹＳは、４本のリードソース線ＲＧＬ０〜Ｒ
ＧＬ３と、４本のライト活性化線ＷＲＬ０〜ＷＲＬ３と
を含む。このＳＧＹＳ線が活性化することにより、選択
的に対応するＩ／Ｏゲート２１６２が活性状態となっ
て、４つのセンスアンプの出力信号のうちのひとつが、
Ｉ／Ｏ線２１６４を介して外部に読出される。
【００５３】なお、リードソース線ＲＧＬ０〜ＲＧＬ３
を総称して、リードソース線ＲＧＬと総称し、ライト活
性化線ＷＲＬ０〜ＷＲＬ３を総称して、ライト活性化線
ＷＲＬと総称することとする。
を総称して、リードソース線ＲＧＬと総称し、ライト活
性化線ＷＲＬ０〜ＷＲＬ３を総称して、ライト活性化線
ＷＲＬと総称することとする。
【００５４】図３は、図２に示したサブワードドライバ
帯ＢＳＤＲｎの詳細な構成を示すための回路図である。
帯ＢＳＤＲｎの詳細な構成を示すための回路図である。
【００５５】ドライバ回路８０００は、ゲートがバンク
選択線ＢＳＬにより制御され、メインワード線と内部ノ
ードｎ１との間に設けられる選択トランジスタ８１００
と、ノードｎ１にゲートが接続し、選択線ＳＬのうちの
１つのＳＬ０とサブワード線ＳＷＬとの間に接続される
トランジスタ８１０２と、ゲート電位がトランジスタ８
１０２と同じ選択線ＳＬ０により制御され、サブワード
線ＳＷＬとノードｎ１との間に接続されるトランジスタ
８１０４とを含む。また、リセット線ＲＳＬ０によりゲ
ート電位が制御され、サブワード線と接地電位との間に
設けられるトランジスタ８１０６をさらに含む。
選択線ＢＳＬにより制御され、メインワード線と内部ノ
ードｎ１との間に設けられる選択トランジスタ８１００
と、ノードｎ１にゲートが接続し、選択線ＳＬのうちの
１つのＳＬ０とサブワード線ＳＷＬとの間に接続される
トランジスタ８１０２と、ゲート電位がトランジスタ８
１０２と同じ選択線ＳＬ０により制御され、サブワード
線ＳＷＬとノードｎ１との間に接続されるトランジスタ
８１０４とを含む。また、リセット線ＲＳＬ０によりゲ
ート電位が制御され、サブワード線と接地電位との間に
設けられるトランジスタ８１０６をさらに含む。
【００５６】他のメインワード線およびサブワード線に
ついても同様の構成が存在する。このような構成とする
ことで、メインワード線ＭＷＬが活性化し、バンク選択
線ＢＳＬが活性化して、かつ選択線ＳＬのいずれかが活
性化することで、対応するワード線ＳＷＬが活性状態
（高電位）とされ、リセット線ＲＳＬが選択的に活性化
することで、対応するサブワード線ＳＷＬが接地電位に
放電される。
ついても同様の構成が存在する。このような構成とする
ことで、メインワード線ＭＷＬが活性化し、バンク選択
線ＢＳＬが活性化して、かつ選択線ＳＬのいずれかが活
性化することで、対応するワード線ＳＷＬが活性状態
（高電位）とされ、リセット線ＲＳＬが選択的に活性化
することで、対応するサブワード線ＳＷＬが接地電位に
放電される。
【００５７】図３に示した例においては、１つのメイン
ワード線ＭＷＬが各バンクにおいて４本のサブワード線
ＳＷＬを制御し、いずれのサブワード線ＳＷＬが選択さ
れるかは、選択線ＳＬのうちのひとつの活性化により指
定される。
ワード線ＭＷＬが各バンクにおいて４本のサブワード線
ＳＷＬを制御し、いずれのサブワード線ＳＷＬが選択さ
れるかは、選択線ＳＬのうちのひとつの活性化により指
定される。
【００５８】バンク選択線ＢＳＬは、活性化時には昇圧
電圧Ｖｐｐのレベルとなり、サブワード線ＳＷＬが活性
化した後は、接地電位レベルＶｓｓレベルに変化する。
この場合、トランジスタ８１０２および８１０４により
構成されるラッチ回路により、このバンク選択線ＢＳＬ
の活性化の状態が保持されることになる。選択線ＳＬと
リセット線ＲＳＬとの電位レベルは互いに相補となるよ
うに制御される。
電圧Ｖｐｐのレベルとなり、サブワード線ＳＷＬが活性
化した後は、接地電位レベルＶｓｓレベルに変化する。
この場合、トランジスタ８１０２および８１０４により
構成されるラッチ回路により、このバンク選択線ＢＳＬ
の活性化の状態が保持されることになる。選択線ＳＬと
リセット線ＲＳＬとの電位レベルは互いに相補となるよ
うに制御される。
【００５９】待機動作時においては、バンク選択線ＢＳ
Ｌが接地電位（ＧＮＤ）レベルであり、選択線ＳＬが接
地電位（ＧＮＤ）レベルであり、リセット線ＲＳＬは電
源電位（Ｖｃｃ）レベルとなっている。
Ｌが接地電位（ＧＮＤ）レベルであり、選択線ＳＬが接
地電位（ＧＮＤ）レベルであり、リセット線ＲＳＬは電
源電位（Ｖｃｃ）レベルとなっている。
【００６０】活性化動作時においては、まず、対応する
リセット線を接地電位（ＧＮＤ）とし、活性化すべきサ
ブワード線ＳＷＬに対応するバンク選択線ＢＳＬが活性
化されて、その電位レベルは昇圧電位Ｖｐｐレベルとな
る。
リセット線を接地電位（ＧＮＤ）とし、活性化すべきサ
ブワード線ＳＷＬに対応するバンク選択線ＢＳＬが活性
化されて、その電位レベルは昇圧電位Ｖｐｐレベルとな
る。
【００６１】続いて、メインワード線ＭＷＬが活性化さ
れ電源電位（Ｖｃｃ）レベルとなる。このメインワード
線ＭＷＬの活性化とほぼ同時に、選択線ＳＬのうちの１
つが電源電位（Ｖｃｃ）レベルとなり、サブワード線Ｓ
ＷＬは（Ｖｃｃ−Ｖｔｈ）レベルとなる。その後、バン
ク選択線ＢＳＬは、接地電位（ＧＮＤ）レベルに変化
し、ドライバ回路発生中のラッチ回路に電荷が閉込めら
れることになる。
れ電源電位（Ｖｃｃ）レベルとなる。このメインワード
線ＭＷＬの活性化とほぼ同時に、選択線ＳＬのうちの１
つが電源電位（Ｖｃｃ）レベルとなり、サブワード線Ｓ
ＷＬは（Ｖｃｃ−Ｖｔｈ）レベルとなる。その後、バン
ク選択線ＢＳＬは、接地電位（ＧＮＤ）レベルに変化
し、ドライバ回路発生中のラッチ回路に電荷が閉込めら
れることになる。
【００６２】この電荷がトランジスタ８１０２および８
１０４により閉込められている状態で、選択線ＳＬのう
ちの選択されている１つの電位レベルを昇圧電位（Ｖｐ
ｐ）レベルまで上昇させれば、サブワード線ＳＷＬのレ
ベルは、昇圧電位（Ｖｐｐ）レベルまで変化することに
なる。
１０４により閉込められている状態で、選択線ＳＬのう
ちの選択されている１つの電位レベルを昇圧電位（Ｖｐ
ｐ）レベルまで上昇させれば、サブワード線ＳＷＬのレ
ベルは、昇圧電位（Ｖｐｐ）レベルまで変化することに
なる。
【００６３】リセット動作時には、バンク選択線を電源
電位（Ｖｃｃ）レベルまで上昇させ、かつ選択線ＳＬを
接地電位（ＧＮＤ）レベルとする。さらに、リセット線
を電源電位（Ｖｃｃ）レベルとすることで、サブワード
線ＳＷＬに蓄えられた電荷を放電する。
電位（Ｖｃｃ）レベルまで上昇させ、かつ選択線ＳＬを
接地電位（ＧＮＤ）レベルとする。さらに、リセット線
を電源電位（Ｖｃｃ）レベルとすることで、サブワード
線ＳＷＬに蓄えられた電荷を放電する。
【００６４】このような構成とすることで、サブワード
線ドライバ８０００を構成する素子数は、ＮチャネルＭ
ＯＳトランジスタの４素子のみとすることが可能で、素
子数を削減することができる。
線ドライバ８０００を構成する素子数は、ＮチャネルＭ
ＯＳトランジスタの４素子のみとすることが可能で、素
子数を削減することができる。
【００６５】さらに、後に説明するように、メインワー
ド線の活性化はワンショットパルス信号として行なわれ
る。すなわち、選択されたサブワード線に対応するサブ
ワードドライバ８０００中の、トランジスタ８１０２お
よび８１０４によりメインワード線の活性状態が一度保
持されると、メインワード線の電位レベルはリセットさ
れることになる。このような構成では、図２に示したよ
うに、複数のバンクがメインワード線方向に並んでいる
場合においても、バンク選択線ＢＳＬが活性化されない
限り、メインワード線の電位レベルは、サブワードドラ
イバ８０００に影響を与えることがない。したがって、
図２に示したように行方向に互いに隣接する２つのバン
クを独立に動作させることが可能となる。
ド線の活性化はワンショットパルス信号として行なわれ
る。すなわち、選択されたサブワード線に対応するサブ
ワードドライバ８０００中の、トランジスタ８１０２お
よび８１０４によりメインワード線の活性状態が一度保
持されると、メインワード線の電位レベルはリセットさ
れることになる。このような構成では、図２に示したよ
うに、複数のバンクがメインワード線方向に並んでいる
場合においても、バンク選択線ＢＳＬが活性化されない
限り、メインワード線の電位レベルは、サブワードドラ
イバ８０００に影響を与えることがない。したがって、
図２に示したように行方向に互いに隣接する２つのバン
クを独立に動作させることが可能となる。
【００６６】図４は、センスアンプ部とデータ線部との
接続を行なう構成を示す回路図である。
接続を行なう構成を示す回路図である。
【００６７】センスアンプの入出力ノードはゲート受け
トランジスタ８４００および８４０２を介してデータ線
ペアＤＬ，／ＤＬを介してデータ信号が伝達される構成
となっている。
トランジスタ８４００および８４０２を介してデータ線
ペアＤＬ，／ＤＬを介してデータ信号が伝達される構成
となっている。
【００６８】すなわち、トランジスタ８４００および８
４０２のソースはリードソース線ＲＧＬにより選択的に
接地電位とされ、トランジスタ８４００および８４０２
のゲートは、それぞれ対応するセンスアンプＳ／Ａの入
出力ノードと接続し、トランジスタ８４００および８４
０２のドレインは、それぞれ対応するデータ線ペアＤ
Ｌ，／ＤＬに接続する構成となっている。
４０２のソースはリードソース線ＲＧＬにより選択的に
接地電位とされ、トランジスタ８４００および８４０２
のゲートは、それぞれ対応するセンスアンプＳ／Ａの入
出力ノードと接続し、トランジスタ８４００および８４
０２のドレインは、それぞれ対応するデータ線ペアＤ
Ｌ，／ＤＬに接続する構成となっている。
【００６９】図４に示した構成においては、４つのセン
スアンプが１つのデータ線ペアＤＬ，／ＤＬを共有する
構成となっている。
スアンプが１つのデータ線ペアＤＬ，／ＤＬを共有する
構成となっている。
【００７０】一方、データ線ペアＤＬ，／ＤＬは、書込
動作時には、対応するビット線ＢＬとデータ線ＤＬとの
間およびビット線／ＢＬと対応するデータ線／ＤＬとの
間にそれぞれ接続されるトランジスタ８５００および８
５０２により、選択的に接続される構成となっている。
動作時には、対応するビット線ＢＬとデータ線ＤＬとの
間およびビット線／ＢＬと対応するデータ線／ＤＬとの
間にそれぞれ接続されるトランジスタ８５００および８
５０２により、選択的に接続される構成となっている。
【００７１】すなわち、ビット線対ＢＬ０，／ＢＬ０〜
ＢＬ３，／ＢＬ３にそれぞれ対応するセンスアンプＳ／
Ａ０〜Ｓ／Ａ３の入出力ノードは、それぞれ対応するラ
イト活性化線ＷＲＬ０〜ＷＲＬ３によりゲート電位が制
御されるトランジスタ８５００および８５０２により、
選択的にデータ線ペアＤＬ，／ＤＬに接続される構成と
なっている。
ＢＬ３，／ＢＬ３にそれぞれ対応するセンスアンプＳ／
Ａ０〜Ｓ／Ａ３の入出力ノードは、それぞれ対応するラ
イト活性化線ＷＲＬ０〜ＷＲＬ３によりゲート電位が制
御されるトランジスタ８５００および８５０２により、
選択的にデータ線ペアＤＬ，／ＤＬに接続される構成と
なっている。
【００７２】図２に示したセグメントＹＳには、上述し
たとおり、リードソース線ＲＧＬ（リードソース線ＲＧ
Ｌ０〜ＲＧＬ３を総称）、ライト活性化線ＷＲＬ（ライ
ト活性化線ＷＲＬ０〜ＷＲＬ３を総称）等が含まれる。
たとおり、リードソース線ＲＧＬ（リードソース線ＲＧ
Ｌ０〜ＲＧＬ３を総称）、ライト活性化線ＷＲＬ（ライ
ト活性化線ＷＲＬ０〜ＷＲＬ３を総称）等が含まれる。
【００７３】以上のような構成とすることで、データの
読出動作においては、データ線ペアＤＬ，／ＤＬと対応
するセンスアンプの入出力ノードとは直接接続されず、
トランジスタ８４００および８４０２のゲートが、セン
スアンプの入出力ノードの電位レベルにより駆動される
ことで、データ線ペアＤＬ，／ＤＬのレベルが変化する
構成となっているので、列アドレス信号によるメモリセ
ル列の選択、すなわち、リードソース線ＲＧＬ０〜ＲＧ
Ｌ３のうちのいずれかの選択動作がセンスアンプによる
増幅動作とオーバーラップし、あるいはそれに先行する
場合でも、データが破壊されることなく読出動作が可能
である。
読出動作においては、データ線ペアＤＬ，／ＤＬと対応
するセンスアンプの入出力ノードとは直接接続されず、
トランジスタ８４００および８４０２のゲートが、セン
スアンプの入出力ノードの電位レベルにより駆動される
ことで、データ線ペアＤＬ，／ＤＬのレベルが変化する
構成となっているので、列アドレス信号によるメモリセ
ル列の選択、すなわち、リードソース線ＲＧＬ０〜ＲＧ
Ｌ３のうちのいずれかの選択動作がセンスアンプによる
増幅動作とオーバーラップし、あるいはそれに先行する
場合でも、データが破壊されることなく読出動作が可能
である。
【００７４】このことは、上述したとおり読出動作の高
速化が可能となることを意味する。さらに、センスアン
プも限定された領域ごとに活性化すればよいため、動作
電流ピーク値を抑制でき、消費電力の低下、雑音の低下
等の効果を得ることができる。
速化が可能となることを意味する。さらに、センスアン
プも限定された領域ごとに活性化すればよいため、動作
電流ピーク値を抑制でき、消費電力の低下、雑音の低下
等の効果を得ることができる。
【００７５】図５は、以上説明したＳＤＲＡＭ１０００
の動作を説明するためのタイミングチャートである。
の動作を説明するためのタイミングチャートである。
【００７６】図５を参照して、時刻ｔ１における外部ク
ロック信号Ｅｘｔ．ＣＬＫの活性化のエッジにおいて、
図２に示した４×４に配置されたバンクのうちの縦方向
のアドレスを示す信号ＶＢＡと水平方向のアドレス示す
信号ＨＢＡが与えられる。
ロック信号Ｅｘｔ．ＣＬＫの活性化のエッジにおいて、
図２に示した４×４に配置されたバンクのうちの縦方向
のアドレスを示す信号ＶＢＡと水平方向のアドレス示す
信号ＨＢＡが与えられる。
【００７７】これに応じて、時刻ｔ２において、水平方
向のバンクアドレス信号ＨＢＡに応じて、バンク選択線
ＢＳＬがワンショット信号として活性化され、垂直方向
のバンクアドレスＶＢＡに応じて、セグメントＹＳ線Ｓ
ＧＹＳが活性化され、書くバンク後とに設けられたロー
カル制御回路中において選択されたバンクの活性化を示
すＦＬＡＧ信号が活性化する。バンク選択線ＢＳＬが活
性化するのに応じてトランジスタ８１００が導通状態と
なる。
向のバンクアドレス信号ＨＢＡに応じて、バンク選択線
ＢＳＬがワンショット信号として活性化され、垂直方向
のバンクアドレスＶＢＡに応じて、セグメントＹＳ線Ｓ
ＧＹＳが活性化され、書くバンク後とに設けられたロー
カル制御回路中において選択されたバンクの活性化を示
すＦＬＡＧ信号が活性化する。バンク選択線ＢＳＬが活
性化するのに応じてトランジスタ８１００が導通状態と
なる。
【００７８】一方、時刻ｔ２において、ビット線対やＩ
／Ｏ線対のイコライズ動作を指示するイコライズ信号Ｅ
Ｑと、サブワード線レベルをリセットするためのリセッ
ト信号ＲＳＬのレベルが不活性化（”Ｌ”レベル）す
る。時刻ｔ３において、行アドレス信号に応じて、メイ
ンワード線ＭＷＬが選択的に電源電位Ｖｃｃに活性化さ
れ、ほぼ同時に選択線ＳＬのうちのひとつが選択的にＶ
ｃｃレベルに活性化される。
／Ｏ線対のイコライズ動作を指示するイコライズ信号Ｅ
Ｑと、サブワード線レベルをリセットするためのリセッ
ト信号ＲＳＬのレベルが不活性化（”Ｌ”レベル）す
る。時刻ｔ３において、行アドレス信号に応じて、メイ
ンワード線ＭＷＬが選択的に電源電位Ｖｃｃに活性化さ
れ、ほぼ同時に選択線ＳＬのうちのひとつが選択的にＶ
ｃｃレベルに活性化される。
【００７９】時刻ｔ４において、バンク選択線ＢＳＬは
不活性レベル（ＧＮＤレベル）となり、一方で選択線Ｓ
Ｌは、昇圧電位レベル（Ｖｐｐレベル）にまで駆動され
る。これに応じて、選択されたサブワード線ＳＷＬも昇
圧電位レベルまで駆動される。
不活性レベル（ＧＮＤレベル）となり、一方で選択線Ｓ
Ｌは、昇圧電位レベル（Ｖｐｐレベル）にまで駆動され
る。これに応じて、選択されたサブワード線ＳＷＬも昇
圧電位レベルまで駆動される。
【００８０】さらに、時刻ｔ４においてセンスアンプ活
性化信号ＳＥも活性状態となり、選択されたサブワード
線ＳＷＬに接続するメモリセルからの読出データが増幅
される。
性化信号ＳＥも活性状態となり、選択されたサブワード
線ＳＷＬに接続するメモリセルからの読出データが増幅
される。
【００８１】時刻ｔ５においてメインワード線ＭＷＬが
不活性状態となり、時刻ｔ６において選択線ＳＬが不活
性状態となるが、選択されたサブワード線ＳＷＬのレベ
ルは、活性レベル（Ｖｐｐレベル）に維持される。
不活性状態となり、時刻ｔ６において選択線ＳＬが不活
性状態となるが、選択されたサブワード線ＳＷＬのレベ
ルは、活性レベル（Ｖｐｐレベル）に維持される。
【００８２】メモリセルアレイ１１００外部からのセン
スアンプ活性化信号ＳＥは、時刻ｔ６において不活性状
態となるものの、選択されたバンクにおけるセンスアン
プ活性化信号ｌＳＥはは活性状態を維持する。
スアンプ活性化信号ＳＥは、時刻ｔ６において不活性状
態となるものの、選択されたバンクにおけるセンスアン
プ活性化信号ｌＳＥはは活性状態を維持する。
【００８３】時刻ｔ７における外部クロック信号Ｅｘ
ｔ．ＣＬＫの活性化のエッジにおいて、４×４に配置さ
れたバンクのうち、上述した時刻ｔ１に与えられたのと
は別の縦方向のアドレスを示す信号ＶＢＡと水平方向の
アドレス示す信号ＨＢＡが与えられる。以後は、この選
択されたバンクについて、時刻ｔ１〜ｔ６と同様の動作
により、読出動作が行なわれる。
ｔ．ＣＬＫの活性化のエッジにおいて、４×４に配置さ
れたバンクのうち、上述した時刻ｔ１に与えられたのと
は別の縦方向のアドレスを示す信号ＶＢＡと水平方向の
アドレス示す信号ＨＢＡが与えられる。以後は、この選
択されたバンクについて、時刻ｔ１〜ｔ６と同様の動作
により、読出動作が行なわれる。
【００８４】さらに、時刻ｔ８における外部クロック信
号Ｅｘｔ．ＣＬＫの活性化のエッジにおいて、４×４に
配置されたバンクのうち、上述した時刻ｔ１およびｔ７
に与えられたのとは別の縦方向のアドレスを示す信号Ｖ
ＢＡと水平方向のアドレス示す信号ＨＢＡが与えられ
る。以後は、この選択されたバンクについて、時刻ｔ１
〜ｔ６と同様の動作により、読出動作が行なわれる。
号Ｅｘｔ．ＣＬＫの活性化のエッジにおいて、４×４に
配置されたバンクのうち、上述した時刻ｔ１およびｔ７
に与えられたのとは別の縦方向のアドレスを示す信号Ｖ
ＢＡと水平方向のアドレス示す信号ＨＢＡが与えられ
る。以後は、この選択されたバンクについて、時刻ｔ１
〜ｔ６と同様の動作により、読出動作が行なわれる。
【００８５】時刻ｔ１０において、リセット動作を行う
バンクを指定するために縦方向のアドレスを示す信号Ｖ
ＢＡと水平方向のアドレス示す信号ＨＢＡが与えられ
る。これに応じて、時刻ｔ１１において選択されたバン
ク選択線ＢＳＬが活性状態になるとともに、バンクの活
性化を指示していたフラグ信号ＦＬＡＧが不活性化す
る。
バンクを指定するために縦方向のアドレスを示す信号Ｖ
ＢＡと水平方向のアドレス示す信号ＨＢＡが与えられ
る。これに応じて、時刻ｔ１１において選択されたバン
ク選択線ＢＳＬが活性状態になるとともに、バンクの活
性化を指示していたフラグ信号ＦＬＡＧが不活性化す
る。
【００８６】その後、時刻ｔ１２においてリセット線Ｒ
ＳＬのレベルが活性状態となるのに応じて、サブワード
線ＳＷＬのレベルが不活性状態となる。一方で、センス
アンプ活性化信号が不活性化し、その後、イコライズ信
号ＥＱが活性化してリセット動作が完了する。
ＳＬのレベルが活性状態となるのに応じて、サブワード
線ＳＷＬのレベルが不活性状態となる。一方で、センス
アンプ活性化信号が不活性化し、その後、イコライズ信
号ＥＱが活性化してリセット動作が完了する。
【００８７】その後は、再び外部からのバンクアドレス
信号に応じて、バンクの選択および活性化が行なわれ
る。
信号に応じて、バンクの選択および活性化が行なわれ
る。
【００８８】以上のような構成とすることで、メモリセ
ルアレイが行方向および列方向に分割された各メモリセ
ルアレイ単位がバンクとして動作し、ワード線が階層化
されて動作する場合において、サブワードドライバを構
成するトランジスタ数を削減することが可能である。
ルアレイが行方向および列方向に分割された各メモリセ
ルアレイ単位がバンクとして動作し、ワード線が階層化
されて動作する場合において、サブワードドライバを構
成するトランジスタ数を削減することが可能である。
【００８９】［実施の形態２］図６は、本発明の実施の
形態２の半導体記憶装置のセンスアンプ部とデータ線部
との接続を行なう構成を示す回路図であり、実施の形態
１の図４と対比される図である。
形態２の半導体記憶装置のセンスアンプ部とデータ線部
との接続を行なう構成を示す回路図であり、実施の形態
１の図４と対比される図である。
【００９０】図６においては、８対のビット線対ＢＬＬ
０，／ＢＬＬ０〜ＢＬＬ３，／ＢＬＬ３およびＢＬＲ
０，／ＢＬＲ０〜ＢＬＲ３，／ＢＬＲ３が一対のＩ／Ｏ
線対を共有する構成を示している。ただし、本発明はこ
のような場合に限定されることなく、より多くのビット
線対がＩ／Ｏ線対を共有する構成とすることも可能であ
る。
０，／ＢＬＬ０〜ＢＬＬ３，／ＢＬＬ３およびＢＬＲ
０，／ＢＬＲ０〜ＢＬＲ３，／ＢＬＲ３が一対のＩ／Ｏ
線対を共有する構成を示している。ただし、本発明はこ
のような場合に限定されることなく、より多くのビット
線対がＩ／Ｏ線対を共有する構成とすることも可能であ
る。
【００９１】センスアンプＳ／Ａ０およびイコライズ回
路ＥＱＣＫＴ０は、図６中、左側のビット線対ＢＬＬ
０，／ＢＬＬ０と右側のビット線対ＢＬＲ０，ＢＬＲ０
とに共有されている。ここで、センスアンプＳ／Ａ０お
よびイコライズ回路ＥＱＣＫＴ０は、信号ＢＬＩＬによ
り制御されるトランジスタＴＲＬ１０およびＴＲＬ２０
により、選択的にビット線対ＢＬＬ０，／ＢＬＬ０に結
合され、信号ＢＬＩＲにより制御されるトランジスタＴ
ＲＲ１０およびＴＲＲ２０により、選択的にビット線対
ＢＬＲ０，／ＢＬＲ０に結合される。
路ＥＱＣＫＴ０は、図６中、左側のビット線対ＢＬＬ
０，／ＢＬＬ０と右側のビット線対ＢＬＲ０，ＢＬＲ０
とに共有されている。ここで、センスアンプＳ／Ａ０お
よびイコライズ回路ＥＱＣＫＴ０は、信号ＢＬＩＬによ
り制御されるトランジスタＴＲＬ１０およびＴＲＬ２０
により、選択的にビット線対ＢＬＬ０，／ＢＬＬ０に結
合され、信号ＢＬＩＲにより制御されるトランジスタＴ
ＲＲ１０およびＴＲＲ２０により、選択的にビット線対
ＢＬＲ０，／ＢＬＲ０に結合される。
【００９２】センスアンプＳ／Ａ０の感知ノードは、そ
れぞれセグメントデコード線ＳＧ０により制御されるト
ランジスタＴＲＧ１，ＴＲＧ２を介してセグメントＩ／
Ｏ線対ＳＧＩ／Ｏと結合される。
れぞれセグメントデコード線ＳＧ０により制御されるト
ランジスタＴＲＧ１，ＴＲＧ２を介してセグメントＩ／
Ｏ線対ＳＧＩ／Ｏと結合される。
【００９３】セグメントＩ／Ｏ線対ＳＧＩ／Ｏ上のデー
タは、読出／書込ゲートＲ／ＷＣＫＴを介して、選択的
にＩ／Ｏ線対に伝達される。
タは、読出／書込ゲートＲ／ＷＣＫＴを介して、選択的
にＩ／Ｏ線対に伝達される。
【００９４】読出／書込ゲートＲ／ＷＣＫＴは、セグメ
ントＩ／Ｏ線対のうちの一方のセグメントＩ／Ｏ線ＳＧ
Ｉ／Ｏ１とゲートが接続し、ソースが接地電位ＧＮＤと
結合するトランジスタＴＤＣ１と、セグメントＩ／Ｏ線
対ＳＧＩ／Ｏのうちの他方のセグメントＩ／Ｏ線ＳＧＩ
／Ｏ２とゲートが接続し、ソースが接地電位ＧＮＤと結
合するトランジスタＴＤＣ２と、トランジスタＴＤＣ１
のドレインとＩ／Ｏ線対のうちの一方のＩ／Ｏ線Ｉ／Ｏ
２との間に設けられ、ゲート電位が信号Ｒ−ＣＳＬによ
り制御されるトランジスタＴＲＩ１と、トランジスタＴ
ＤＣ２のドレインとＩ／Ｏ線対のうちの他方のＩ／Ｏ線
Ｉ／Ｏ１との間に設けられ、ゲート電位が信号Ｒ−ＣＳ
Ｌにより制御されるトランジスタＴＲＩ２と、Ｉ／Ｏ線
対のうちの一方のＩ／Ｏ線Ｉ／Ｏ１とゲートが接続し、
ソースが接地電位ＧＮＤと結合するトランジスタＴＷＣ
２と、Ｉ／Ｏ線対Ｉ／Ｏのうちの他方のＩ／Ｏ線Ｉ／Ｏ
２とゲートが接続し、ソースが接地電位ＧＮＤと結合す
るトランジスタＴＷＣ１と、トランジスタＴＷＣ１のド
レインとセグメントＩ／Ｏ線ＳＧＩ／Ｏ線Ｉ／Ｏ１との
間に設けられ、ゲート電位が信号Ｗ−ＣＳＬにより制御
されるトランジスタＴＷＩ１と、トランジスタＴＷＣ２
のドレインとセグメントＩ／Ｏ線ＳＧＩ／Ｏ２との間に
設けられ、ゲート電位が信号Ｗ−ＣＳＬにより制御され
るトランジスタＴＷＩ２と、セグメントＩ／Ｏ線ＳＧＩ
／Ｏ１と接地電位ＧＮＤとの間に設けられ、ゲート電位
がイコライズ信号ＩＯＥＱにより制御されるトランジス
タＴＰＣ１と、セグメントＩ／Ｏ線ＳＧＩ／Ｏ２と接地
電位ＧＮＤとの間に設けられ、ゲート電位がイコライズ
信号ＩＯＥＱにより制御されるトランジスタＴＰＣ２と
を含む。
ントＩ／Ｏ線対のうちの一方のセグメントＩ／Ｏ線ＳＧ
Ｉ／Ｏ１とゲートが接続し、ソースが接地電位ＧＮＤと
結合するトランジスタＴＤＣ１と、セグメントＩ／Ｏ線
対ＳＧＩ／Ｏのうちの他方のセグメントＩ／Ｏ線ＳＧＩ
／Ｏ２とゲートが接続し、ソースが接地電位ＧＮＤと結
合するトランジスタＴＤＣ２と、トランジスタＴＤＣ１
のドレインとＩ／Ｏ線対のうちの一方のＩ／Ｏ線Ｉ／Ｏ
２との間に設けられ、ゲート電位が信号Ｒ−ＣＳＬによ
り制御されるトランジスタＴＲＩ１と、トランジスタＴ
ＤＣ２のドレインとＩ／Ｏ線対のうちの他方のＩ／Ｏ線
Ｉ／Ｏ１との間に設けられ、ゲート電位が信号Ｒ−ＣＳ
Ｌにより制御されるトランジスタＴＲＩ２と、Ｉ／Ｏ線
対のうちの一方のＩ／Ｏ線Ｉ／Ｏ１とゲートが接続し、
ソースが接地電位ＧＮＤと結合するトランジスタＴＷＣ
２と、Ｉ／Ｏ線対Ｉ／Ｏのうちの他方のＩ／Ｏ線Ｉ／Ｏ
２とゲートが接続し、ソースが接地電位ＧＮＤと結合す
るトランジスタＴＷＣ１と、トランジスタＴＷＣ１のド
レインとセグメントＩ／Ｏ線ＳＧＩ／Ｏ線Ｉ／Ｏ１との
間に設けられ、ゲート電位が信号Ｗ−ＣＳＬにより制御
されるトランジスタＴＷＩ１と、トランジスタＴＷＣ２
のドレインとセグメントＩ／Ｏ線ＳＧＩ／Ｏ２との間に
設けられ、ゲート電位が信号Ｗ−ＣＳＬにより制御され
るトランジスタＴＷＩ２と、セグメントＩ／Ｏ線ＳＧＩ
／Ｏ１と接地電位ＧＮＤとの間に設けられ、ゲート電位
がイコライズ信号ＩＯＥＱにより制御されるトランジス
タＴＰＣ１と、セグメントＩ／Ｏ線ＳＧＩ／Ｏ２と接地
電位ＧＮＤとの間に設けられ、ゲート電位がイコライズ
信号ＩＯＥＱにより制御されるトランジスタＴＰＣ２と
を含む。
【００９５】他のビット線対ＢＬＬ１，／ＢＬＬ１およ
びＢＬＲ１，／ＢＬＲ１〜ＢＬＬ３，／ＢＬＬ３および
ＢＬＲ３，／ＢＬＲ３に対しても、ビット線対ＢＬＬ
０，／ＢＬＬ０と同様のセンスアンプ、イコライズ回
路、ゲートトランジスタ等が設けられている。
びＢＬＲ１，／ＢＬＲ１〜ＢＬＬ３，／ＢＬＬ３および
ＢＬＲ３，／ＢＬＲ３に対しても、ビット線対ＢＬＬ
０，／ＢＬＬ０と同様のセンスアンプ、イコライズ回
路、ゲートトランジスタ等が設けられている。
【００９６】図７は、読出動作において、図６に示した
センスアンプ部とデータ線部との接続を行なう回路の動
作を説明するためのタイミングチャートである。
センスアンプ部とデータ線部との接続を行なう回路の動
作を説明するためのタイミングチャートである。
【００９７】図６を参照して、時刻ｔ０の待機状態にお
いては、ビット線対は１／２Ｖｃｃレベルにプリチャー
ジされている。一方、セグメントＩ／Ｏ線対ＳＧＩ／Ｏ
は、信号ＩＯＥＱが活性状態（”Ｈ”レベル）であるこ
とに応じて、ＧＮＤレベルにプリチャージされている。
すべてのセグメントデコード線ＳＧ０〜ＳＧ３は、接地
電位ＧＮＤであって、すべてのビット線対についてのト
ランジスタＴＲＧ１，ＴＲＧ２は遮断状態である。
いては、ビット線対は１／２Ｖｃｃレベルにプリチャー
ジされている。一方、セグメントＩ／Ｏ線対ＳＧＩ／Ｏ
は、信号ＩＯＥＱが活性状態（”Ｈ”レベル）であるこ
とに応じて、ＧＮＤレベルにプリチャージされている。
すべてのセグメントデコード線ＳＧ０〜ＳＧ３は、接地
電位ＧＮＤであって、すべてのビット線対についてのト
ランジスタＴＲＧ１，ＴＲＧ２は遮断状態である。
【００９８】いわゆるシェアードセンスアンプ構成とな
っているセンスアンプＳ／Ａとビット線対との接続を開
閉するするための信号ＢＬＩＬ，信号ＢＬＩＲは、中間
電位（電源電位Ｖｃｃと昇圧電位Ｖｐｐとの中間の電
位）に保持されている。
っているセンスアンプＳ／Ａとビット線対との接続を開
閉するするための信号ＢＬＩＬ，信号ＢＬＩＲは、中間
電位（電源電位Ｖｃｃと昇圧電位Ｖｐｐとの中間の電
位）に保持されている。
【００９９】ビット線イコライズ信号は、活性状態（”
Ｈ”レベル）であって、Ｉ／Ｏ線対は電源電位Ｖｃｃに
プリチャージされている。
Ｈ”レベル）であって、Ｉ／Ｏ線対は電源電位Ｖｃｃに
プリチャージされている。
【０１００】ここで、信号ＢＬＩＬと信号ＢＬＩＲと
が、中間電位に保持されているのは、これら信号により
制御されるトランジスタＴＲＬ１，ＴＲＬ２，ＴＲＲ１
およびＴＲＲ２のゲートに印加される電位を小さくする
ためである。ただし、ビット線対の電位がイコライズさ
れる必要があるために、電源電位Ｖｃｃ以上の中間電位
に設定されている。
が、中間電位に保持されているのは、これら信号により
制御されるトランジスタＴＲＬ１，ＴＲＬ２，ＴＲＲ１
およびＴＲＲ２のゲートに印加される電位を小さくする
ためである。ただし、ビット線対の電位がイコライズさ
れる必要があるために、電源電位Ｖｃｃ以上の中間電位
に設定されている。
【０１０１】時刻ｔ１において、信号ＢＬＩＬが昇圧電
位レベルのＶｐｐに、信号ＢＬＩＲが接地電位ＧＮＤへ
と変化し、左側のビット線対ＢＬＬ０，／ＢＬＬ０から
ＢＬＬ３，／ＢＬＬ３が選択される。
位レベルのＶｐｐに、信号ＢＬＩＲが接地電位ＧＮＤへ
と変化し、左側のビット線対ＢＬＬ０，／ＢＬＬ０から
ＢＬＬ３，／ＢＬＬ３が選択される。
【０１０２】時刻ｔ２において、イコライズ信号ＥＱお
よびＩＯＥＱが接地電位ＧＮＤに向かって変化し始め、
時刻ｔ３においてセグメントデコード線ＳＧ０のレベル
がトランジスタＴＲＧ１，ＴＲＧ２のしきい値を超える
と、ビット線対ＢＬＬ０，／ＢＬＬ０とセグメントＩ／
Ｏ線対ＳＧＩ／Ｏ１，ＳＧＩ／Ｏ２が接続され、ビット
線対の電位レベルは、プリチャージレベルの１／２Ｖｃ
ｃよりも低下し、セグメントＩ／Ｏ線対の電位レベル
は、プリチャージレベルの電位ＧＮＤよりも上昇し始め
る。
よびＩＯＥＱが接地電位ＧＮＤに向かって変化し始め、
時刻ｔ３においてセグメントデコード線ＳＧ０のレベル
がトランジスタＴＲＧ１，ＴＲＧ２のしきい値を超える
と、ビット線対ＢＬＬ０，／ＢＬＬ０とセグメントＩ／
Ｏ線対ＳＧＩ／Ｏ１，ＳＧＩ／Ｏ２が接続され、ビット
線対の電位レベルは、プリチャージレベルの１／２Ｖｃ
ｃよりも低下し、セグメントＩ／Ｏ線対の電位レベル
は、プリチャージレベルの電位ＧＮＤよりも上昇し始め
る。
【０１０３】ここで、時刻ｔ４において、ビット線対の
電位レベルとワード線ＷＬの電位レベルの差が、アクセ
ストランジスタＴＡのしきい値を超えると、メモリセル
キャパシタＭＣに保持されていたデータに応じて、ビッ
ト線ＢＬＬ０の電位レベルと相補ビット線／ＢＬＬ０の
電位レベルとの間に差が生じる。同様にセグメントＩ／
Ｏ線対ＳＧＩ／Ｏにも電位差が生じる。時刻ｔ５におい
て、ワード線の電位レベルは、中間電位まで上昇する。
ここで、メモリセルキャパシタからのデータ読出の直前
のビット線対の電位レベルが１／２Ｖｃｃよりも小さく
なっているので、ワード線の電位レベルは、昇圧電位Ｖ
ｐｐまで上昇させる必要がない。言いかえると、ワード
線の電位レベルが、ビット線対の電位レベルが１／２Ｖ
ｃｃの状態から出発して、データを読み出す場合に比べ
て、より低いレベルでビット線対にデータが読み出され
るので、読出速度を向上させることが可能である。
電位レベルとワード線ＷＬの電位レベルの差が、アクセ
ストランジスタＴＡのしきい値を超えると、メモリセル
キャパシタＭＣに保持されていたデータに応じて、ビッ
ト線ＢＬＬ０の電位レベルと相補ビット線／ＢＬＬ０の
電位レベルとの間に差が生じる。同様にセグメントＩ／
Ｏ線対ＳＧＩ／Ｏにも電位差が生じる。時刻ｔ５におい
て、ワード線の電位レベルは、中間電位まで上昇する。
ここで、メモリセルキャパシタからのデータ読出の直前
のビット線対の電位レベルが１／２Ｖｃｃよりも小さく
なっているので、ワード線の電位レベルは、昇圧電位Ｖ
ｐｐまで上昇させる必要がない。言いかえると、ワード
線の電位レベルが、ビット線対の電位レベルが１／２Ｖ
ｃｃの状態から出発して、データを読み出す場合に比べ
て、より低いレベルでビット線対にデータが読み出され
るので、読出速度を向上させることが可能である。
【０１０４】時刻ｔ６において、信号Ｒ−ＣＳＬが活性
状態に変化すると、プリチャージレベルにあったＩ／Ｏ
線対の電位レベルは、セグメントＩ／Ｏ線対の電位レベ
ルに応じて、トランジスタＴＤＣ１およびＴＤＣ２によ
り駆動され、変化することになる。以上のようにして、
データのＩ／Ｏ線対への読出が行なわれる。
状態に変化すると、プリチャージレベルにあったＩ／Ｏ
線対の電位レベルは、セグメントＩ／Ｏ線対の電位レベ
ルに応じて、トランジスタＴＤＣ１およびＴＤＣ２によ
り駆動され、変化することになる。以上のようにして、
データのＩ／Ｏ線対への読出が行なわれる。
【０１０５】ここで、信号Ｒ−ＣＳＬを活性化させるタ
イミングは、時刻ｔ６よりももっと以前であってもよ
い。これは、セグメントＩ／Ｏ線対ＳＧＩ／ＯとＩ／Ｏ
線対とが直接接続される構成とはなっていないため、こ
のような場合でも、Ｉ／Ｏ線対の電位レベルにより、メ
モリセルに保持されているデータを破壊することがない
からである。
イミングは、時刻ｔ６よりももっと以前であってもよ
い。これは、セグメントＩ／Ｏ線対ＳＧＩ／ＯとＩ／Ｏ
線対とが直接接続される構成とはなっていないため、こ
のような場合でも、Ｉ／Ｏ線対の電位レベルにより、メ
モリセルに保持されているデータを破壊することがない
からである。
【０１０６】また、ビット線対の電位差は、たとえば、
時刻ｔ７において、センスアンプが活性化されることに
より増幅される。これにより、メモリセルへのリストア
動作が行われる。しかし、上述したとおり、データをＩ
／Ｏ線対に読み出す際には、センスアンプで増幅された
データを用いる必要がないため、センスアンプの動作速
度はゆっくりとしたものであっても、読出速度に影響を
与えない。したがって、センスアンプのサイズは、デー
タをリストアできることを保証できるだけのサイズであ
れば十分で、センスアンプのレイアウト面積を小さくす
ることが可能である。なお、時刻ｔ７以降のセンスアン
プの増幅電位の振幅は、電源電位Ｖｃｃまでフルスイン
グさせずに、電源電位Ｖｃｃと接地電位ＧＮＤとの中間
の電位としておけば、ビット線対に生じるノイズによ
り、このビット線対に接続する他の非選択状態のメモリ
セルに保持された電荷が失われることがない。
時刻ｔ７において、センスアンプが活性化されることに
より増幅される。これにより、メモリセルへのリストア
動作が行われる。しかし、上述したとおり、データをＩ
／Ｏ線対に読み出す際には、センスアンプで増幅された
データを用いる必要がないため、センスアンプの動作速
度はゆっくりとしたものであっても、読出速度に影響を
与えない。したがって、センスアンプのサイズは、デー
タをリストアできることを保証できるだけのサイズであ
れば十分で、センスアンプのレイアウト面積を小さくす
ることが可能である。なお、時刻ｔ７以降のセンスアン
プの増幅電位の振幅は、電源電位Ｖｃｃまでフルスイン
グさせずに、電源電位Ｖｃｃと接地電位ＧＮＤとの中間
の電位としておけば、ビット線対に生じるノイズによ
り、このビット線対に接続する他の非選択状態のメモリ
セルに保持された電荷が失われることがない。
【０１０７】次に、データ書込動作とプリチャージ動作
について説明する。図８は、書込み動作とプリチャージ
動作において、図６に示したセンスアンプ部とデータ線
部との接続を行なう回路の動作を説明するためのタイミ
ングチャートである。
について説明する。図８は、書込み動作とプリチャージ
動作において、図６に示したセンスアンプ部とデータ線
部との接続を行なう回路の動作を説明するためのタイミ
ングチャートである。
【０１０８】図８を参照して、時刻ｔ０においては、セ
グメントデコード線ＳＧ０が活性状態（”Ｈ”レベル）
であって、センスアンプＳ／Ａが活性化することによ
り、選択されているメモリセル中の記憶データに応じ
て、ビット線対およびセグメントＩ／Ｏ線対ＳＧＩ／Ｏ
に電位差が生じている。
グメントデコード線ＳＧ０が活性状態（”Ｈ”レベル）
であって、センスアンプＳ／Ａが活性化することによ
り、選択されているメモリセル中の記憶データに応じ
て、ビット線対およびセグメントＩ／Ｏ線対ＳＧＩ／Ｏ
に電位差が生じている。
【０１０９】時刻ｔ１において、信号Ｗ−ＣＳＬが活性
化することにより、トランジスタＴＷＩ１およびＴＷＩ
２が導通状態となり、Ｉ／Ｏ線対により伝達された書込
みデータが、セグメントＩ／Ｏ線対ＳＧＩ／Ｏに伝達さ
れる。このとき、Ｉ／Ｏ線対の電位は、Ｉ／Ｏ線対が直
接セグメントＩ／Ｏ線対ＳＧＩ／Ｏと接続されることで
伝達されるのではなく、Ｉ／Ｏ線対の電位がトランジス
タＴＷＣ１およびＴＷＣ２の電位を駆動することにより
伝達される。
化することにより、トランジスタＴＷＩ１およびＴＷＩ
２が導通状態となり、Ｉ／Ｏ線対により伝達された書込
みデータが、セグメントＩ／Ｏ線対ＳＧＩ／Ｏに伝達さ
れる。このとき、Ｉ／Ｏ線対の電位は、Ｉ／Ｏ線対が直
接セグメントＩ／Ｏ線対ＳＧＩ／Ｏと接続されることで
伝達されるのではなく、Ｉ／Ｏ線対の電位がトランジス
タＴＷＣ１およびＴＷＣ２の電位を駆動することにより
伝達される。
【０１１０】したがって、Ｉ／Ｏ線対の電位は、互いに
相補レベルでフルスイングさせなくても、セグメントＩ
／Ｏ線対ＳＧＩ／Ｏに伝達することが可能である。この
ため、データをセグメントＩ／Ｏ線対ＳＧＩ／Ｏに伝達
後、Ｉ／Ｏ線対のプリチャージに要する時間を短縮する
ことができ、高速動作が可能である。
相補レベルでフルスイングさせなくても、セグメントＩ
／Ｏ線対ＳＧＩ／Ｏに伝達することが可能である。この
ため、データをセグメントＩ／Ｏ線対ＳＧＩ／Ｏに伝達
後、Ｉ／Ｏ線対のプリチャージに要する時間を短縮する
ことができ、高速動作が可能である。
【０１１１】時刻ｔ２から、センスアンプの感知ノード
まで伝達された書込みデータが、センスアンプにより増
幅され始める。
まで伝達された書込みデータが、センスアンプにより増
幅され始める。
【０１１２】時刻ｔ３において、信号Ｗ−ＣＳＬが不活
性状態となり、Ｉ／Ｏ線対からセグメントＩ／Ｏ線対へ
のデータ伝達は遮断される。これに応じて、Ｉ／Ｏ線対
は、電源電位Ｖｃｃレベルにプリチャージされる。
性状態となり、Ｉ／Ｏ線対からセグメントＩ／Ｏ線対へ
のデータ伝達は遮断される。これに応じて、Ｉ／Ｏ線対
は、電源電位Ｖｃｃレベルにプリチャージされる。
【０１１３】時刻ｔ４において、ワード線の電位レベル
と信号のＢＬＩＬのレベルが、ともに昇圧電位Ｖｐｐま
で駆動される駆動される。これに応じて、センスアンプ
の感知ノードと選択されたメモリセルとが結合される。
さらに、時刻ｔ５において、センスアンプの駆動信号の
うち、ＰチャネルＭＯＳトランジスタを駆動する信号Ｓ
Ｐのレベルがさらに上昇し、かつ、ＮチャネルＭＯＳト
ランジスタを駆動する信号ＳＮのレベルがさらに低下す
ることで、ビット線対の電位レベルがフルスイングす
る。ワード線の電位レベルが昇圧レベルまで上昇してい
るので、”Ｈ”レベルのデータまたは”Ｌ”レベルのデ
ータのいずれも十分なマージンをもってメモリセルに書
込まれる。
と信号のＢＬＩＬのレベルが、ともに昇圧電位Ｖｐｐま
で駆動される駆動される。これに応じて、センスアンプ
の感知ノードと選択されたメモリセルとが結合される。
さらに、時刻ｔ５において、センスアンプの駆動信号の
うち、ＰチャネルＭＯＳトランジスタを駆動する信号Ｓ
Ｐのレベルがさらに上昇し、かつ、ＮチャネルＭＯＳト
ランジスタを駆動する信号ＳＮのレベルがさらに低下す
ることで、ビット線対の電位レベルがフルスイングす
る。ワード線の電位レベルが昇圧レベルまで上昇してい
るので、”Ｈ”レベルのデータまたは”Ｌ”レベルのデ
ータのいずれも十分なマージンをもってメモリセルに書
込まれる。
【０１１４】時刻ｔ６において、セグメントデコード線
ＳＧ０のレベルが不活性状態へと遷移し始め、セグメン
トＩ／Ｏ線対とビット線対とが分離される。その後、ワ
ード線も不活性レベルとなる。
ＳＧ０のレベルが不活性状態へと遷移し始め、セグメン
トＩ／Ｏ線対とビット線対とが分離される。その後、ワ
ード線も不活性レベルとなる。
【０１１５】時刻ｔ８において、信号ＩＯＥＱが活性状
態へと遷移し、セグメントＩ／Ｏ線対ＳＧＩ／Ｏは、接
地電位ＧＮＤにプリチャージされる。
態へと遷移し、セグメントＩ／Ｏ線対ＳＧＩ／Ｏは、接
地電位ＧＮＤにプリチャージされる。
【０１１６】時刻ｔ９において、イコライズ信号ＥＱが
活性状態へと遷移し、ビット線対の電位レベルは、たと
えば、１／２Ｖｃｃレベルにプリチャージされる。時刻
ｔ１０において、信号ＢＬＩＬおよびＢＬＩＲのレベル
が中間電位とされる。
活性状態へと遷移し、ビット線対の電位レベルは、たと
えば、１／２Ｖｃｃレベルにプリチャージされる。時刻
ｔ１０において、信号ＢＬＩＬおよびＢＬＩＲのレベル
が中間電位とされる。
【０１１７】なお、時刻ｔ１０以降の待機状態において
は、イコライズ信号ＥＱのレベルは、電源電位Ｖｃｃ以
下の所定の電位とすることもできる。このようにする
と、待機時において、たとえば、イコライズ回路ＥＱＣ
ＫＴ０中のトランジスタの電流供給能力を低くすること
で、ビット線が何らかの配線とショートした際にも、１
／２Ｖｃｃ電位を供給する電源からビット線を介して流
れるリーク電流を抑制し、メモリセルアレイの消費電力
を抑制することが可能となるからである。
は、イコライズ信号ＥＱのレベルは、電源電位Ｖｃｃ以
下の所定の電位とすることもできる。このようにする
と、待機時において、たとえば、イコライズ回路ＥＱＣ
ＫＴ０中のトランジスタの電流供給能力を低くすること
で、ビット線が何らかの配線とショートした際にも、１
／２Ｖｃｃ電位を供給する電源からビット線を介して流
れるリーク電流を抑制し、メモリセルアレイの消費電力
を抑制することが可能となるからである。
【０１１８】［実施の形態２の変形例］図９は、実施の
形態２の変形例の半導体記憶装置のセンスアンプ部とデ
ータ線部との接続を行なう構成を示す回路図である。
形態２の変形例の半導体記憶装置のセンスアンプ部とデ
ータ線部との接続を行なう構成を示す回路図である。
【０１１９】図６に示した構成と異なる点は、セグメン
トＩ／Ｏ線対をプリチャージするためのトランジスタＴ
ＰＣ１’およびＴＰＣ２’が、ともにＰチャネルトラン
ジスタであって、セグメントＩ／Ｏ線対ＳＧＩ／Ｏのプ
リチャージ電位レベルが電源電位Ｖｃｃとなっているこ
とである。
トＩ／Ｏ線対をプリチャージするためのトランジスタＴ
ＰＣ１’およびＴＰＣ２’が、ともにＰチャネルトラン
ジスタであって、セグメントＩ／Ｏ線対ＳＧＩ／Ｏのプ
リチャージ電位レベルが電源電位Ｖｃｃとなっているこ
とである。
【０１２０】その他の点は、図６に示した構成と同様で
あるので、同一部分には沿ういつ符号を付して、説明は
繰り返さない。
あるので、同一部分には沿ういつ符号を付して、説明は
繰り返さない。
【０１２１】図１０は、読出動作において、図９に示し
たセンスアンプ部とデータ線部との接続を行なう回路の
動作を説明するためのタイミングチャートである。
たセンスアンプ部とデータ線部との接続を行なう回路の
動作を説明するためのタイミングチャートである。
【０１２２】図７に示した動作と異なる点は、まず、時
刻ｔ０において、セグメントＩ／Ｏ線対ＳＧＩ／Ｏは、
電源電位Ｖｃｃにプリチャージされていることである。
刻ｔ０において、セグメントＩ／Ｏ線対ＳＧＩ／Ｏは、
電源電位Ｖｃｃにプリチャージされていることである。
【０１２３】したがって、セグメントデコード信号ＳＧ
０の活性化により、ビット線対とセグメントＩ／Ｏ線対
の電位レベルは、ビット線対のプリチャージレベルの電
位１／２Ｖｃｃよりも高い電位となる。したがって、図
７の場合のように、ワード線の電位レベルの変化の開始
からデータが読み出しのまでの時間が短縮されることは
ないが、たとえば、センスアンプへの接地電位の供給が
トランジスタを介して行なわれ、センスアンプのソース
側の寄生抵抗が無視できない場合などにおいては、図１
０に示した方式の方が、センスアンプを高速に駆動でき
るという利点がある。
０の活性化により、ビット線対とセグメントＩ／Ｏ線対
の電位レベルは、ビット線対のプリチャージレベルの電
位１／２Ｖｃｃよりも高い電位となる。したがって、図
７の場合のように、ワード線の電位レベルの変化の開始
からデータが読み出しのまでの時間が短縮されることは
ないが、たとえば、センスアンプへの接地電位の供給が
トランジスタを介して行なわれ、センスアンプのソース
側の寄生抵抗が無視できない場合などにおいては、図１
０に示した方式の方が、センスアンプを高速に駆動でき
るという利点がある。
【０１２４】図１１は、書込動作およびプリチャージ動
作において、図９に示したセンスアンプ部とデータ線部
との接続を行なう回路の動作を説明するためのタイミン
グチャートである。
作において、図９に示したセンスアンプ部とデータ線部
との接続を行なう回路の動作を説明するためのタイミン
グチャートである。
【０１２５】セグメントＩ／Ｏ線対ＳＧＩ／Ｏのプリチ
ャージレベルが、電源電位Ｖｃｃとなっている点を除い
ては、基本的に図８に示した動作と同様である。
ャージレベルが、電源電位Ｖｃｃとなっている点を除い
ては、基本的に図８に示した動作と同様である。
【０１２６】［実施の形態３］図１２は、図１および図
２のように構成された半導体記憶装置のメモリセルアレ
イにおいて、不良メモリセルを救済するための冗長回路
の構成を示す概略ブロック図である。
２のように構成された半導体記憶装置のメモリセルアレ
イにおいて、不良メモリセルを救済するための冗長回路
の構成を示す概略ブロック図である。
【０１２７】図１２を参照して、メモリセル行を置換す
るためのロウスペア領域は、メモリセルアレイの最外周
に設けられている。
るためのロウスペア領域は、メモリセルアレイの最外周
に設けられている。
【０１２８】一方、列方向のスペアセルは、メモリセル
アレイのバンク間の境界部分に設けられる。Ｉ／Ｏ線対
にそれぞれ読みだされたデータは、アンプ３０１０によ
り増幅され、ラッチ回路３０２０に保持される。ラッチ
回路３０２０のデータは、ラッチ回路３０２０にそれぞ
れ対応して設けられているドライバ回路３０３０によ
り、シフトスイッチ回路３０４０により選択されたデー
タバスＤＢＳのうちのいずれかに伝達される。
アレイのバンク間の境界部分に設けられる。Ｉ／Ｏ線対
にそれぞれ読みだされたデータは、アンプ３０１０によ
り増幅され、ラッチ回路３０２０に保持される。ラッチ
回路３０２０のデータは、ラッチ回路３０２０にそれぞ
れ対応して設けられているドライバ回路３０３０によ
り、シフトスイッチ回路３０４０により選択されたデー
タバスＤＢＳのうちのいずれかに伝達される。
【０１２９】図１３は、冗長回路の他の構成を示す概略
ブロック図である。図１２構成と異なる点は、メモリセ
ルアレイとは、異なる領域にメモリセル行を置換するた
めのスペアメモリセルブロックを設ける構成としている
点である。その他の点は、図１２の構成と同様であるの
でその説明は、繰り返さない。
ブロック図である。図１２構成と異なる点は、メモリセ
ルアレイとは、異なる領域にメモリセル行を置換するた
めのスペアメモリセルブロックを設ける構成としている
点である。その他の点は、図１２の構成と同様であるの
でその説明は、繰り返さない。
【０１３０】［シフトリダンダンシの構成］以下では、
シフトスイッチ回路２０４０による、冗長列との置換を
行うための構成および動作をより詳しく説明する。
シフトスイッチ回路２０４０による、冗長列との置換を
行うための構成および動作をより詳しく説明する。
【０１３１】図１４は、シフトリダンダンシを行なう際
のシフトスイッチ回路３０４０の構成を示す概略ブロッ
ク図である。
のシフトスイッチ回路３０４０の構成を示す概略ブロッ
ク図である。
【０１３２】図１４は、その中央部にスペアＩ／Ｏを２
本備える構成が示されている。ここでは、データバス側
とリード／ライトアンプ側の間に存在するシフト部の構
成を、上述したスペアＩ／Ｏ部を中心として示してい
る。
本備える構成が示されている。ここでは、データバス側
とリード／ライトアンプ側の間に存在するシフト部の構
成を、上述したスペアＩ／Ｏ部を中心として示してい
る。
【０１３３】中央の２本のスペアＩ／Ｏは、各々、図中
上側のＩ／Ｏに対応するメモリセル列の救済にも図中下
側のＩ／Ｏ線に対するメモリセルの救済にも対応するこ
とが可能である。さらに、シフト動作を２段分行なうこ
とで、図中上側のＩ／Ｏ線群に対応して２個の欠陥があ
る場合でも、下側に２個の欠陥がある場合でも、各々救
済を行なうことが可能となる。
上側のＩ／Ｏに対応するメモリセル列の救済にも図中下
側のＩ／Ｏ線に対するメモリセルの救済にも対応するこ
とが可能である。さらに、シフト動作を２段分行なうこ
とで、図中上側のＩ／Ｏ線群に対応して２個の欠陥があ
る場合でも、下側に２個の欠陥がある場合でも、各々救
済を行なうことが可能となる。
【０１３４】そのためには、まず１段シフトを行なうた
めの第１シフト部と続いて、１段シフトするための第２
シフト部とが配置される構成となっている。
めの第１シフト部と続いて、１段シフトするための第２
シフト部とが配置される構成となっている。
【０１３５】第１シフト部は図中上側のＩ／Ｏ線につい
ては上側に１段シフトさせ、図中下側のＩ／Ｏ線につい
ては下側に１段シフトさせる。
ては上側に１段シフトさせ、図中下側のＩ／Ｏ線につい
ては下側に１段シフトさせる。
【０１３６】第２シフト部は、基本的には第１シフト部
と同様の動作を行なうが、２本のスペアＩ／Ｏが各々上
側にも下側にもシフトする構成となっている。
と同様の動作を行なうが、２本のスペアＩ／Ｏが各々上
側にも下側にもシフトする構成となっている。
【０１３７】図１４は通常救済する前の接続状態を示し
ている。救済前、もしくは救済する必要がなければ、初
期の接続状態が維持される。つまり、正規Ｉ／Ｏ線、ス
ペアＩ／Ｏ線ともに、元々対応していたちょうど左側の
接続ノードに接続することとなり、スペアＩ／Ｏは、い
ずれのデータバスにも接続されない。
ている。救済前、もしくは救済する必要がなければ、初
期の接続状態が維持される。つまり、正規Ｉ／Ｏ線、ス
ペアＩ／Ｏ線ともに、元々対応していたちょうど左側の
接続ノードに接続することとなり、スペアＩ／Ｏは、い
ずれのデータバスにも接続されない。
【０１３８】一方、図１５のように、救済を行なう上
で、スペアＩ／Ｏを２本とも上側にシフトさせる必要が
ある場合は、まず、第２シフト部をスペアＩ／Ｏ−Ａ、
スペアＩ／Ｏ−Ｂともに上側にシフトさせる。同様に、
第１シフト部においても上側にシフトを行なうことで、
このような冗長置換が実現される。
で、スペアＩ／Ｏを２本とも上側にシフトさせる必要が
ある場合は、まず、第２シフト部をスペアＩ／Ｏ−Ａ、
スペアＩ／Ｏ−Ｂともに上側にシフトさせる。同様に、
第１シフト部においても上側にシフトを行なうことで、
このような冗長置換が実現される。
【０１３９】図１６のように、救済を行なう上で、スペ
アＩ／Ｏを２本との下側にシフトさせる必要がある場合
は、まず、第２シフト部をスペアＩ／Ｏ−Ａ、スペアＩ
／Ｏ−Ｂとも下側にシフトさせる。同様に、第１シフト
部においても下側にシフト動作を行なうことでこのよう
な冗長置換が実現される。
アＩ／Ｏを２本との下側にシフトさせる必要がある場合
は、まず、第２シフト部をスペアＩ／Ｏ−Ａ、スペアＩ
／Ｏ−Ｂとも下側にシフトさせる。同様に、第１シフト
部においても下側にシフト動作を行なうことでこのよう
な冗長置換が実現される。
【０１４０】図１７に示すように救済を行なう上でスペ
アＩ／Ｏ線を１本は上側にシフトし、１本は下側にシフ
トする必要がある場合、第１シフト部はシフト動作を行
なわず、第２シフト部において上側は各々１つずつ上側
にシフト動作を行ない、下側は各々下側に１つずつシフ
ト動作を行なう。
アＩ／Ｏ線を１本は上側にシフトし、１本は下側にシフ
トする必要がある場合、第１シフト部はシフト動作を行
なわず、第２シフト部において上側は各々１つずつ上側
にシフト動作を行ない、下側は各々下側に１つずつシフ
ト動作を行なう。
【０１４１】図１８は、シフトスイッチ回路３０４０の
構成をより詳しく示す概略ブロック図である。
構成をより詳しく示す概略ブロック図である。
【０１４２】ここでは、説明を容易にするために、第１
シフト部の下側のスペアＩ／Ｏを含む部分の構成に注目
し、接続のためのトランジスタをＮチャネルＭＯＳトラ
ンジスタとした上で、かつ、並列配置するヒューズリン
クのレーザブローによる固定的接続変更を行なう構成と
している。
シフト部の下側のスペアＩ／Ｏを含む部分の構成に注目
し、接続のためのトランジスタをＮチャネルＭＯＳトラ
ンジスタとした上で、かつ、並列配置するヒューズリン
クのレーザブローによる固定的接続変更を行なう構成と
している。
【０１４３】救済前、もしくは、救済する必要がない場
合は、初期の接続（右側の相補Ｉ／Ｏと左側の相補Ｉ／
Ｏとが１対１に接続されている状態）で維持されてい
る。リダンダンシ接続判定時には、信号ＴＲが“Ｈ”レ
ベルとなり、リダンダンシコントロール回路の制御で電
流を制御されるトランジスタを介して電流が流される。
合は、初期の接続（右側の相補Ｉ／Ｏと左側の相補Ｉ／
Ｏとが１対１に接続されている状態）で維持されてい
る。リダンダンシ接続判定時には、信号ＴＲが“Ｈ”レ
ベルとなり、リダンダンシコントロール回路の制御で電
流を制御されるトランジスタを介して電流が流される。
【０１４４】ヒューズリンクはブローされていない状態
では、ヒューズリンクのうちヒューズ７３から７９の系
列が接地電位ＧＮＤに、ヒューズ７２から７８の系列が
“Ｈ”レベルとなり、上記のような接続状態を維持す
る。（ここで点線が接続状態を示している。）この場
合、図中において、一番上のＩ／Ｏでは、トランジスタ
５６、５７がオン状態となり、直鎖の接続ノードに接続
されている。また、トランジスタ５８、５９はオフ状態
となっており、１段下への接続は遮断状態とされてい
る。
では、ヒューズリンクのうちヒューズ７３から７９の系
列が接地電位ＧＮＤに、ヒューズ７２から７８の系列が
“Ｈ”レベルとなり、上記のような接続状態を維持す
る。（ここで点線が接続状態を示している。）この場
合、図中において、一番上のＩ／Ｏでは、トランジスタ
５６、５７がオン状態となり、直鎖の接続ノードに接続
されている。また、トランジスタ５８、５９はオフ状態
となっており、１段下への接続は遮断状態とされてい
る。
【０１４５】図１９は、メモリセル列８４に不良が存在
する場合の救済を行なう構成を示す。
する場合の救済を行なう構成を示す。
【０１４６】Ｉ／Ｏ線対８４に対応して不良が発生した
場合、不良箇所に該当するヒューズリンク部７６および
７７をレーザブローすることで、不良箇所への接続を行
なわず、１段下にシフトする構成変更が行なわれる（点
線が接続状態を示している）。
場合、不良箇所に該当するヒューズリンク部７６および
７７をレーザブローすることで、不良箇所への接続を行
なわず、１段下にシフトする構成変更が行なわれる（点
線が接続状態を示している）。
【０１４７】図２０は、ＮチャネルＭＯＳトランジスタ
で構成されていた回路を、ＣＭＯＳトランジスタで構成
することで、ヒューズリンク部を１列にする構成であ
る。リダンダンシコントロール回路の代わりに、単に抵
抗素子を配置して電流制限を行なっている。また、接続
部のトランスファーゲートをＣＭＯＳ化することで、Ｉ
／Ｏ線の抵抗を低減している（点線が接続状態を示して
いる）。
で構成されていた回路を、ＣＭＯＳトランジスタで構成
することで、ヒューズリンク部を１列にする構成であ
る。リダンダンシコントロール回路の代わりに、単に抵
抗素子を配置して電流制限を行なっている。また、接続
部のトランスファーゲートをＣＭＯＳ化することで、Ｉ
／Ｏ線の抵抗を低減している（点線が接続状態を示して
いる）。
【０１４８】図２１は、不要箇所のヒューズリンク部を
レーザブローしたことで、１段シフトされた状態を示す
図である。
レーザブローしたことで、１段シフトされた状態を示す
図である。
【０１４９】図中において点線がこの場合の接続形態を
示している。図２２は、上述したような固定的に接続変
更の形態をマルチバンク構成に適するようにダイナミッ
クに接続状態が変更可能となるようにした構成例を示
す。
示している。図２２は、上述したような固定的に接続変
更の形態をマルチバンク構成に適するようにダイナミッ
クに接続状態が変更可能となるようにした構成例を示
す。
【０１５０】マルチバンク（マルチマット）構成の場
合、Ｉ／Ｏ線が他のバンク（マット）上を跨いで配置さ
れる。そのため、バンクごと（マットごと）で救済する
Ｉ／Ｏが異なる場合には、接続形態を変更する必要があ
る。
合、Ｉ／Ｏ線が他のバンク（マット）上を跨いで配置さ
れる。そのため、バンクごと（マットごと）で救済する
Ｉ／Ｏが異なる場合には、接続形態を変更する必要があ
る。
【０１５１】したがって、入力されるバンクアドレス
（マットアドレス）に従って、第１シフト部のシフト情
報、第２シフト部のシフト情報を変更する。
（マットアドレス）に従って、第１シフト部のシフト情
報、第２シフト部のシフト情報を変更する。
【０１５２】まず、不良アドレスをプログラムするプロ
グラム素子は、レーザブローや電気ヒューズによる固定
的素子、共有全体膜や、フラッシュＲＯＭ等による不揮
発型ＲＡＭ構造によるものなど種々の構造が可能であ
る。
グラム素子は、レーザブローや電気ヒューズによる固定
的素子、共有全体膜や、フラッシュＲＯＭ等による不揮
発型ＲＡＭ構造によるものなど種々の構造が可能であ
る。
【０１５３】第１シフト部用、第２シフト部用とも共通
で、不良アドレスを保持する構成となっている。
で、不良アドレスを保持する構成となっている。
【０１５４】これらの情報は電源投入後のチップ活性化
時に比較部に配置されるラッチに転送される。転送され
るタイミングは、パワーオンリセットが発生された時点
から、比較動作が必要となるコラムの動作までの間に、
行なわれる構成となっている。上述したような転送を行
なう構成としては、並列に転送する手法や、シフトレジ
スタを用いてシリアルに転送する場合などがある。
時に比較部に配置されるラッチに転送される。転送され
るタイミングは、パワーオンリセットが発生された時点
から、比較動作が必要となるコラムの動作までの間に、
行なわれる構成となっている。上述したような転送を行
なう構成としては、並列に転送する手法や、シフトレジ
スタを用いてシリアルに転送する場合などがある。
【０１５５】シフトレジスタで転送する場合には、比較
部のラッチも含めてシフトレジスタの一部とすること
で、転送作業を容易にする。転送クロックは、内部にて
適当な周期のリングオシレータで発生する構成としても
よいし、外部クロックをもとに発生する構成としてもよ
い。
部のラッチも含めてシフトレジスタの一部とすること
で、転送作業を容易にする。転送クロックは、内部にて
適当な周期のリングオシレータで発生する構成としても
よいし、外部クロックをもとに発生する構成としてもよ
い。
【０１５６】比較部は、バンクアドレス（マットアドレ
ス）の入力を、ＲＯＭ部から読出された情報と比較し
て、一致／不一致の結果に従って、救済情報を出力す
る。救済情報は、シフト場所のエンコード信号として出
力され、この信号をさらにデコードすることでシフト状
態を変更する。このとき、上記シフト構成でのデータブ
ローでのヒューズリンク部は、ＭＯＳトランジスタで構
成され、デコード信号はスイッチとして機能するＭＯＳ
トランジスタのオン／オフを制御する。
ス）の入力を、ＲＯＭ部から読出された情報と比較し
て、一致／不一致の結果に従って、救済情報を出力す
る。救済情報は、シフト場所のエンコード信号として出
力され、この信号をさらにデコードすることでシフト状
態を変更する。このとき、上記シフト構成でのデータブ
ローでのヒューズリンク部は、ＭＯＳトランジスタで構
成され、デコード信号はスイッチとして機能するＭＯＳ
トランジスタのオン／オフを制御する。
【０１５７】図２３は、デコード部とＭＯＳトランジス
タ部の構成を示す。すなわち、図１８においては、ヒュ
ーズ素子により接続経路を切換える構成としていたもの
を、ヒューズ素子の代わりに、ＭＯＳトランジスタスイ
ッチを用いる構成とした場合の概念を図２３は示してい
る。
タ部の構成を示す。すなわち、図１８においては、ヒュ
ーズ素子により接続経路を切換える構成としていたもの
を、ヒューズ素子の代わりに、ＭＯＳトランジスタスイ
ッチを用いる構成とした場合の概念を図２３は示してい
る。
【０１５８】２５６Ｉ／Ｏ線のシフト箇所情報が１６信
号の組合せで表現され、これを４入力ＮＡＮＤ回路ＮＤ
ｉ（ｉ＝１，２，３，…）によりデコードすることで、
ＭＯＳトランジスタのゲートがオフ状態となる箇所を決
定する。エンコード信号が送られる前は、これらの信号
は、すべて“Ｌ”レベルにプリチャージされ、いずれの
ＭＯＳトランジスタのゲートもオン状態を維持してい
る。
号の組合せで表現され、これを４入力ＮＡＮＤ回路ＮＤ
ｉ（ｉ＝１，２，３，…）によりデコードすることで、
ＭＯＳトランジスタのゲートがオフ状態となる箇所を決
定する。エンコード信号が送られる前は、これらの信号
は、すべて“Ｌ”レベルにプリチャージされ、いずれの
ＭＯＳトランジスタのゲートもオン状態を維持してい
る。
【０１５９】以上は、第１シフト分について説明した
が、第２シフト部も基本的には同様の構成である。異な
る部分は、スペアＩ／Ｏ部が上側にも下側にも切換が可
能である点である。これを満足させるために、スペアＩ
／Ｏ−Ａは、上側のシフト場所のエンコード信号がすべ
て“Ｌ”レベルなら直鎖に接続する状態を維持するとと
もに、下側に向かってシフトされている。逆に、スペア
Ｉ／Ｏ−Ｂは、下側のシフト箇所のエンコード信号がす
べて“Ｌ”レベルなら、直鎖に接続する状態を維持する
とともに上側に向かってもシフトされている。
が、第２シフト部も基本的には同様の構成である。異な
る部分は、スペアＩ／Ｏ部が上側にも下側にも切換が可
能である点である。これを満足させるために、スペアＩ
／Ｏ−Ａは、上側のシフト場所のエンコード信号がすべ
て“Ｌ”レベルなら直鎖に接続する状態を維持するとと
もに、下側に向かってシフトされている。逆に、スペア
Ｉ／Ｏ−Ｂは、下側のシフト箇所のエンコード信号がす
べて“Ｌ”レベルなら、直鎖に接続する状態を維持する
とともに上側に向かってもシフトされている。
【０１６０】つまり、上側（下側）にシフトさせる必要
がないということは、その逆側に２段シフトしている可
能性を有するという推理に基づいて接続変更を実施す
る。
がないということは、その逆側に２段シフトしている可
能性を有するという推理に基づいて接続変更を実施す
る。
【０１６１】図２４は、この部分の構成の回路図を示
す。下側からのエンコード信号をＮＯＲゲートで処理
し、すべてが“Ｌ”レベルであると判定された場合は、
１段上、つまり、スペアＩ／Ｏ−Ａの直左のターミナル
に接続される。
す。下側からのエンコード信号をＮＯＲゲートで処理
し、すべてが“Ｌ”レベルであると判定された場合は、
１段上、つまり、スペアＩ／Ｏ−Ａの直左のターミナル
に接続される。
【０１６２】Ｉ／Ｏ線ごとの置き換えを実施すること
で、多数Ｉ／Ｏ出力構成である冗長構成を実現すること
が可能となる。従来のブロックあたりｎ個の冗長を配置
する構成では、このＩ／Ｏごとに冗長を配置しなければ
ならず、冗長部が不必要に多くなり、面積が無駄とな
る。
で、多数Ｉ／Ｏ出力構成である冗長構成を実現すること
が可能となる。従来のブロックあたりｎ個の冗長を配置
する構成では、このＩ／Ｏごとに冗長を配置しなければ
ならず、冗長部が不必要に多くなり、面積が無駄とな
る。
【０１６３】また、２段シフトさせる構成とすること
で、複数の不良箇所に対して対応することが可能とな
り、効率のよい置換動作を行なうことが可能となる。こ
こでは、２段の場合について説明したが、より多くの段
数とすることで、さらに多くのＩ／Ｏ線の冗長置換を行
なうことも可能である。さらに、ダイナミックに接続形
態を変更することで、マルチバンク構成の場合のバンク
ごと、マットごとに不良箇所を置換できるため、より救
済効率を高めることが可能である。
で、複数の不良箇所に対して対応することが可能とな
り、効率のよい置換動作を行なうことが可能となる。こ
こでは、２段の場合について説明したが、より多くの段
数とすることで、さらに多くのＩ／Ｏ線の冗長置換を行
なうことも可能である。さらに、ダイナミックに接続形
態を変更することで、マルチバンク構成の場合のバンク
ごと、マットごとに不良箇所を置換できるため、より救
済効率を高めることが可能である。
【０１６４】［実施の形態４］図２５は、本発明の実施
の形態４の半導体記憶装置において、４行４列に配置さ
れた複数のバンクに対して、不良メモリセルの救済を行
うための冗長メモリアレイの構成を示す概略ブロック図
である。
の形態４の半導体記憶装置において、４行４列に配置さ
れた複数のバンクに対して、不良メモリセルの救済を行
うための冗長メモリアレイの構成を示す概略ブロック図
である。
【０１６５】図２５の構成は、４行４列の複数のバンク
の構成に対して自由に置換可能な複数のスペアメモリブ
ロックを有するアレイ構成となっている。図２５に示し
た例においては、４×４の１６個のバンクの場合を一例
として示しており、４個の水平方向のバンクの上にＩ／
Ｏ線対が配置される。Ｉ／Ｏ線対によりＩ／Ｏスイッチ
部にまで伝達されたデータのうち、コラムスイッチによ
り必要なデータのブロックがデータバスに伝達される構
成となっている。
の構成に対して自由に置換可能な複数のスペアメモリブ
ロックを有するアレイ構成となっている。図２５に示し
た例においては、４×４の１６個のバンクの場合を一例
として示しており、４個の水平方向のバンクの上にＩ／
Ｏ線対が配置される。Ｉ／Ｏ線対によりＩ／Ｏスイッチ
部にまで伝達されたデータのうち、コラムスイッチによ
り必要なデータのブロックがデータバスに伝達される構
成となっている。
【０１６６】ここで、スペアブロックＳＢ１Ａ〜ＳＢ４
Ｂまでの８個のブロックは、それぞれにプログラミング
可能な冗長行（スペアロウ）を複数含んでいる。また、
この冗長行は、Ｉ／Ｏ線を共有するバンクの不良を救済
するのみならず、異なるＩ／Ｏ線のに対応するバンクの
行までも救済する構成とすることで、救済効率を向上さ
せている。
Ｂまでの８個のブロックは、それぞれにプログラミング
可能な冗長行（スペアロウ）を複数含んでいる。また、
この冗長行は、Ｉ／Ｏ線を共有するバンクの不良を救済
するのみならず、異なるＩ／Ｏ線のに対応するバンクの
行までも救済する構成とすることで、救済効率を向上さ
せている。
【０１６７】まず、異なるバンクでの救済を可能とする
ために、救済するバンクアドレスをＢＡＰ部にプログラ
ミングする、また、救済する行アドレスをＲＡＰ部にプ
ログラムする。
ために、救済するバンクアドレスをＢＡＰ部にプログラ
ミングする、また、救済する行アドレスをＲＡＰ部にプ
ログラムする。
【０１６８】この状態で、ロウアクセス時にバンクアド
レスとロウアドレスが入力されると、両者がプログラム
されているバンクアドレスとロウアドレスに一致すれ
ば、冗長置換を行うことを示す一致信号が冗長判定部３
０１０から出力される。
レスとロウアドレスが入力されると、両者がプログラム
されているバンクアドレスとロウアドレスに一致すれ
ば、冗長置換を行うことを示す一致信号が冗長判定部３
０１０から出力される。
【０１６９】この一致信号に応じて、対応するスペアブ
ロックのスペアワード線が活性化される。この場合、ノ
ーマルバンクでのアドレスデコード過程と全く独立に冗
長判定等の動作が制御されることとなるため、ノーマル
領域のロウアクセスと冗長判定・冗長活性化等の処理と
を同時に並行して進行させることが可能となる。このた
め、従来、一般に、冗長判定処理の終了を待ってから、
選択されるべきメモリセルへのアクセスを再開していた
方式に比べて、アクセス時間を短縮することが可能であ
る。
ロックのスペアワード線が活性化される。この場合、ノ
ーマルバンクでのアドレスデコード過程と全く独立に冗
長判定等の動作が制御されることとなるため、ノーマル
領域のロウアクセスと冗長判定・冗長活性化等の処理と
を同時に並行して進行させることが可能となる。このた
め、従来、一般に、冗長判定処理の終了を待ってから、
選択されるべきメモリセルへのアクセスを再開していた
方式に比べて、アクセス時間を短縮することが可能であ
る。
【０１７０】次に、コラムアクセスによりスペア領域の
コラム選択線ＣＳＬを活性化させる場合、ノーマル領域
とは、異なるＩ／Ｏ線を使用しなければならなくなると
きがある。この場合、コラムアクセス行うバンクアドレ
スと、ロウアクセスに用いられたバンクアドレスとを比
較する必要が生じる。
コラム選択線ＣＳＬを活性化させる場合、ノーマル領域
とは、異なるＩ／Ｏ線を使用しなければならなくなると
きがある。この場合、コラムアクセス行うバンクアドレ
スと、ロウアクセスに用いられたバンクアドレスとを比
較する必要が生じる。
【０１７１】そこで、まず、ロウアクセス時に冗長置換
を行うことになったバンクのバンクアドレスは、コラム
アクセス時の比較対象としてラッチ回路に保持される。
を行うことになったバンクのバンクアドレスは、コラム
アクセス時の比較対象としてラッチ回路に保持される。
【０１７２】コラムアクセス時に入力されるバンクアド
レスは、このラッチ回路に保持されたバンクアドレスと
比較され、一致している場合には、その一致していると
の結果を出力する冗長判定部３０１０の対応するスペア
ブロックおける列選択信号ＣＳＬが活性化され、同時
に、ノーマル領域の列選択信号ＣＳＬは不活性化され
る。
レスは、このラッチ回路に保持されたバンクアドレスと
比較され、一致している場合には、その一致していると
の結果を出力する冗長判定部３０１０の対応するスペア
ブロックおける列選択信号ＣＳＬが活性化され、同時
に、ノーマル領域の列選択信号ＣＳＬは不活性化され
る。
【０１７３】また、Ｉ／Ｏ線のデータをデータバスに接
続するためのＩＯスイッチ部３１００の制御も、同様に
して、コラムアクセス時に入力されるバンクアドレス
が、ラッチ回路に保持されたバンクアドレスと比較さ
れ、一致している場合には、その一致しているとの結果
を出力する冗長判定部３０１０の対応するＩ／Ｏ線がデ
ータを伝達するＩＯスイッチ部が活性化され、同時に、
ノーマル領域のＩ／Ｏ線によりデータが伝達されるＩＯ
スイッチ部は不活性化される。
続するためのＩＯスイッチ部３１００の制御も、同様に
して、コラムアクセス時に入力されるバンクアドレス
が、ラッチ回路に保持されたバンクアドレスと比較さ
れ、一致している場合には、その一致しているとの結果
を出力する冗長判定部３０１０の対応するＩ／Ｏ線がデ
ータを伝達するＩＯスイッチ部が活性化され、同時に、
ノーマル領域のＩ／Ｏ線によりデータが伝達されるＩＯ
スイッチ部は不活性化される。
【０１７４】すなわち、コラムバンク一致判定回路３１
１０は、ロウアクセス時に不良アドレスとヒットしたア
ドレスのバンクアドレスと、コラムアクセス時に入力さ
れるコラムコマンドのバンクアドレスとが一致すれば、
本来のメモリセル列の属するブロックは非活性化して、
スペアのワード線が活性化されているスペアブロックに
属するメモリセル列の選択を指示する。
１０は、ロウアクセス時に不良アドレスとヒットしたア
ドレスのバンクアドレスと、コラムアクセス時に入力さ
れるコラムコマンドのバンクアドレスとが一致すれば、
本来のメモリセル列の属するブロックは非活性化して、
スペアのワード線が活性化されているスペアブロックに
属するメモリセル列の選択を指示する。
【０１７５】また、コラムバンク一致判定回路３１１０
は、ロウアクセス時に不良アドレスとヒットしたアドレ
スのバンクアドレスと、コラムアクセス時に入力される
コラムコマンドのバンクアドレスとが一致すれば、本来
のＩ／Ｏ線対の属するブロックは非活性化して、スペア
のワード線が活性化されているスペアブロックに属する
Ｉ／Ｏ線の選択を指示する。
は、ロウアクセス時に不良アドレスとヒットしたアドレ
スのバンクアドレスと、コラムアクセス時に入力される
コラムコマンドのバンクアドレスとが一致すれば、本来
のＩ／Ｏ線対の属するブロックは非活性化して、スペア
のワード線が活性化されているスペアブロックに属する
Ｉ／Ｏ線の選択を指示する。
【０１７６】冗長判定部３０１０中には、それぞれ対応
する２つのスペアブロックに含まれる４×２本の冗長行
にそれぞれ対応して、バンクアドレスをプログラムする
ためのＢＡＰ部および入力されたバンクアドレスとプロ
グラムされたバンクアドレスとを比較するためのＢＡＣ
部と、行アドレスをプログラムするためのＲＡＰ部およ
び入力された行アドレスとプログラムされた行アドレス
とを比較するためのＲＡＣ部と、冗長判定結果のＨＩＴ
信号を出力するＨＩＴ部とが設けられている。すなわ
ち、全部で（４×２）×４組のＢＡＰ部等が設けられる
構成となっている。
する２つのスペアブロックに含まれる４×２本の冗長行
にそれぞれ対応して、バンクアドレスをプログラムする
ためのＢＡＰ部および入力されたバンクアドレスとプロ
グラムされたバンクアドレスとを比較するためのＢＡＣ
部と、行アドレスをプログラムするためのＲＡＰ部およ
び入力された行アドレスとプログラムされた行アドレス
とを比較するためのＲＡＣ部と、冗長判定結果のＨＩＴ
信号を出力するＨＩＴ部とが設けられている。すなわ
ち、全部で（４×２）×４組のＢＡＰ部等が設けられる
構成となっている。
【０１７７】図２６は、図２５に示した冗長判定部３０
１０中のバンクアドレスをプログラムするためのＢＡＰ
部および入力されたバンクアドレスとプログラムされた
バンクアドレスとを比較するためのＢＡＣ部の構成を説
明するための回路図である。
１０中のバンクアドレスをプログラムするためのＢＡＰ
部および入力されたバンクアドレスとプログラムされた
バンクアドレスとを比較するためのＢＡＣ部の構成を説
明するための回路図である。
【０１７８】ＢＡＰ部は、それぞれがヒューズ素子Ｆ１
０またはＦ１１のいずれかが切断されることにより、所
定のレベルの相補信号を出力するプログラム素子ＰＲ０
〜ＰＲｎを含む。ここで、バンクアドレスは（ｎ＋１）
ビット（ｎ：自然数）であるものとし、プログラム素子
も、（ｎ＋１）個設けられているものとする。
０またはＦ１１のいずれかが切断されることにより、所
定のレベルの相補信号を出力するプログラム素子ＰＲ０
〜ＰＲｎを含む。ここで、バンクアドレスは（ｎ＋１）
ビット（ｎ：自然数）であるものとし、プログラム素子
も、（ｎ＋１）個設けられているものとする。
【０１７９】一方、ＢＡＣ部は、このＢＡＣ部を使用す
るか否かを指定するための活性化プログラム部３２００
と、内部ノードｎｐをプリチャージするためのプリチャ
ージ部３３００と、ＢＡＰ部の記憶データと入力された
バンクアドレスとの比較演算を行う比較部３４００とを
含む。
るか否かを指定するための活性化プログラム部３２００
と、内部ノードｎｐをプリチャージするためのプリチャ
ージ部３３００と、ＢＡＰ部の記憶データと入力された
バンクアドレスとの比較演算を行う比較部３４００とを
含む。
【０１８０】活性化プログラム部は、電源電位Ｖｃｃと
ノードｎ１との間に設けられるヒューズ素子ＦＲ０と、
ノードｎ１と接地電位ＧＮＤとの間に設けられ、ゲート
電位がパワーオンリセット信号／ＰＯＲにより制御され
るｎチャネルトランジスタ３２０２と、ノードｎ１のレ
ベルを入力として受けるインバータ３２０６と、トラン
ジスタ３２０２と並列に接続され、ゲート電位がインバ
ータ３２０６の出力により制御されるｎチャネルトラン
ジスタ３２０４とを含む。
ノードｎ１との間に設けられるヒューズ素子ＦＲ０と、
ノードｎ１と接地電位ＧＮＤとの間に設けられ、ゲート
電位がパワーオンリセット信号／ＰＯＲにより制御され
るｎチャネルトランジスタ３２０２と、ノードｎ１のレ
ベルを入力として受けるインバータ３２０６と、トラン
ジスタ３２０２と並列に接続され、ゲート電位がインバ
ータ３２０６の出力により制御されるｎチャネルトラン
ジスタ３２０４とを含む。
【０１８１】ヒューズ素子ＦＲ０が切断されている場
合、電源投入時にパワーオンリセット信号／ＰＯＲの活
性化に応じて、トランジスタ３２０２が導通状態とな
り、インバータ３２０６の出力レベルは”Ｈ”レベルと
なる。これに応じて、トランジスタ３２０４も導通状態
となって、このインバータ３２０６の”Ｈ”レベルの出
力レベルが保持される。
合、電源投入時にパワーオンリセット信号／ＰＯＲの活
性化に応じて、トランジスタ３２０２が導通状態とな
り、インバータ３２０６の出力レベルは”Ｈ”レベルと
なる。これに応じて、トランジスタ３２０４も導通状態
となって、このインバータ３２０６の”Ｈ”レベルの出
力レベルが保持される。
【０１８２】一方、プリチャージ部３３００は、冗長ロ
ウプリチャージ信号とインバータ３２０６の出力を受け
るＮＡＮＤ回路３３０２と、ＮＡＮＤ回路３３０２の出
力によりゲート電位が制御されて、比較部３４００内の
ノードｎｐを充電するためのｐチャネルトランジスタ３
３０４とを含む。
ウプリチャージ信号とインバータ３２０６の出力を受け
るＮＡＮＤ回路３３０２と、ＮＡＮＤ回路３３０２の出
力によりゲート電位が制御されて、比較部３４００内の
ノードｎｐを充電するためのｐチャネルトランジスタ３
３０４とを含む。
【０１８３】比較部３４００は、ノードｎｐと接地電位
ＧＮＤとの間に直列に設けられるトランジスタＴ０１お
よびＴ０２を含む。トランジスタＴ０１のゲートは、プ
ログラム素子ＰＲ０の出力ＰＡ０を受け、トランジスタ
Ｔ０２のゲートは、内部バンクアドレス信号ＢＡｄｄＲ
０を受ける。
ＧＮＤとの間に直列に設けられるトランジスタＴ０１お
よびＴ０２を含む。トランジスタＴ０１のゲートは、プ
ログラム素子ＰＲ０の出力ＰＡ０を受け、トランジスタ
Ｔ０２のゲートは、内部バンクアドレス信号ＢＡｄｄＲ
０を受ける。
【０１８４】比較部３４００は、さらに、ノードｎｐと
接地電位ＧＮＤとの間に直列に設けられるトランジスタ
Ｔ０３およびＴ０４を含む。トランジスタＴ０３のゲー
トは、プログラム素子ＰＲ０の出力／ＰＡ０を受け、ト
ランジスタＴ０４のゲートは、内部バンクアドレス信号
／ＢＡｄｄＲ０を受ける。
接地電位ＧＮＤとの間に直列に設けられるトランジスタ
Ｔ０３およびＴ０４を含む。トランジスタＴ０３のゲー
トは、プログラム素子ＰＲ０の出力／ＰＡ０を受け、ト
ランジスタＴ０４のゲートは、内部バンクアドレス信号
／ＢＡｄｄＲ０を受ける。
【０１８５】他のプログラミング素子ＰＲ１〜ＰＲｎに
対応しても、同様の構成が内部ノードｎｐと接地電位Ｇ
ＮＤとの間にそれぞれ設けられている。
対応しても、同様の構成が内部ノードｎｐと接地電位Ｇ
ＮＤとの間にそれぞれ設けられている。
【０１８６】比較部３４００は、さらに、インバータ３
２０６の出力信号レベルに応じて活性化され、入力とし
て内部ノードｎｐのレベルを受ける検出器３４０２と、
検出器３４０２の出力を受けて反転し、バンクヒット信
号ＢＡＨＩＴを出力するインバータ３４０４とを含む。
２０６の出力信号レベルに応じて活性化され、入力とし
て内部ノードｎｐのレベルを受ける検出器３４０２と、
検出器３４０２の出力を受けて反転し、バンクヒット信
号ＢＡＨＩＴを出力するインバータ３４０４とを含む。
【０１８７】プログラム素子ＰＲ０〜ＰＲｎの出力の信
号ＰＡ０，／ＰＡ０〜ＰＡｎ，／ＰＡｎは、コラムバン
ク一致判定回路３１１０へも出力される。
号ＰＡ０，／ＰＡ０〜ＰＡｎ，／ＰＡｎは、コラムバン
ク一致判定回路３１１０へも出力される。
【０１８８】図２７は、図２５に示した冗長判定部３０
１０中の行アドレスをプログラムするためのＲＡＰ部お
よび入力された行アドレスとプログラムされた行アドレ
スとを比較するためのＲＡＣ部の構成を説明するための
回路図である。
１０中の行アドレスをプログラムするためのＲＡＰ部お
よび入力された行アドレスとプログラムされた行アドレ
スとを比較するためのＲＡＣ部の構成を説明するための
回路図である。
【０１８９】ＲＡＰ部とＲＡＣ部の構成は、プログラム
されるアドレスおよび比較されるアドレスが行アドレス
ある点と、プログラムされたアドレスがコラムバンク一
致判定回路３１１０に出力はされない点を除いては、基
本的には、図２６に示したＢＡＰ部およびＢＡＣ部の構
成と同様であるので、同一部分には、同一符号を付して
その説明は繰り返さない。
されるアドレスおよび比較されるアドレスが行アドレス
ある点と、プログラムされたアドレスがコラムバンク一
致判定回路３１１０に出力はされない点を除いては、基
本的には、図２６に示したＢＡＰ部およびＢＡＣ部の構
成と同様であるので、同一部分には、同一符号を付して
その説明は繰り返さない。
【０１９０】図２８は、図２５に示したＨＩＴ部の構成
を示す概略ブロック図である。ＨＩＴ部は、入力された
バンクアドレス信号とプログラムされたバンクアドレス
信号との一致を示すバンクヒット信号ＢＡＨＩＴと入力
された行アドレス信号とプログラムされた行アドレス信
号との一致を示すロウヒット信号ＲＡＨＩＴとを受ける
ＡＮＤ回路３８０２と、ＡＮＤ回路３８０２の出力とＡ
ＣＴコマンドにより活性化するＡＣＴフラグとを入力に
受けるＡＮＤ回路３８０４とを含む。
を示す概略ブロック図である。ＨＩＴ部は、入力された
バンクアドレス信号とプログラムされたバンクアドレス
信号との一致を示すバンクヒット信号ＢＡＨＩＴと入力
された行アドレス信号とプログラムされた行アドレス信
号との一致を示すロウヒット信号ＲＡＨＩＴとを受ける
ＡＮＤ回路３８０２と、ＡＮＤ回路３８０２の出力とＡ
ＣＴコマンドにより活性化するＡＣＴフラグとを入力に
受けるＡＮＤ回路３８０４とを含む。
【０１９１】ＡＮＤ回路３８０４の出力レベルはラッチ
回路３８０６に伝達され、ラッチ回路３８０６の出力に
応じて、デコーダ３８０８がスペアワード線の選択動作
を行う。
回路３８０６に伝達され、ラッチ回路３８０６の出力に
応じて、デコーダ３８０８がスペアワード線の選択動作
を行う。
【０１９２】ＨＩＴ部は、さらに、ＡＮＤ回路３８０２
の出力に応じてセットされるフリップフロップ回路３８
１０と、フリップフロップ回路３８１０の出力を反転し
てスペア一致フラグＳＨＩＴＦを出力するインバータ３
８１２と、ＡＮＤ回路３８０２の出力とプリチャージコ
マンドに応じて活性化されるＰＣフラグとを入力に受け
て、スペアブロックのリセット動作を指示する信号を出
力するＡＮＤ回路３８１４とを含む。
の出力に応じてセットされるフリップフロップ回路３８
１０と、フリップフロップ回路３８１０の出力を反転し
てスペア一致フラグＳＨＩＴＦを出力するインバータ３
８１２と、ＡＮＤ回路３８０２の出力とプリチャージコ
マンドに応じて活性化されるＰＣフラグとを入力に受け
て、スペアブロックのリセット動作を指示する信号を出
力するＡＮＤ回路３８１４とを含む。
【０１９３】ＡＮＤ回路３８１４の出力に応じて、フリ
ップフロップ回路３８１０の出力レベルはリセットされ
る。
ップフロップ回路３８１０の出力レベルはリセットされ
る。
【０１９４】図２９は、図２５に示したコラムバンク一
致判定回路３１１０のうちの比較回路３１２０の構成を
説明するための回路図である。
致判定回路３１１０のうちの比較回路３１２０の構成を
説明するための回路図である。
【０１９５】比較回路３１２０は、コラムアドレスが入
力される時点で指定されたバンクアドレスとＢＡＰ部中
のプログラム素子ＰＲ０〜ＰＲｎにより記憶されている
バンクアドレスとが一致するか否かの判定を行う。
力される時点で指定されたバンクアドレスとＢＡＰ部中
のプログラム素子ＰＲ０〜ＰＲｎにより記憶されている
バンクアドレスとが一致するか否かの判定を行う。
【０１９６】すなわち、比較回路３１２０は、冗長ロウ
プリチャージ信号と信号ＳＨＩＴＦを受けるＮＡＮＤ回
路３１２２と、ＮＡＮＤ回路３１２２の出力によりゲー
ト電位が制御されて、ノードｎｐを充電するためのｐチ
ャネルトランジスタ３１２４とを含む。
プリチャージ信号と信号ＳＨＩＴＦを受けるＮＡＮＤ回
路３１２２と、ＮＡＮＤ回路３１２２の出力によりゲー
ト電位が制御されて、ノードｎｐを充電するためのｐチ
ャネルトランジスタ３１２４とを含む。
【０１９７】比較回路３１２０は、さらに、ノードｎｐ
と接地電位ＧＮＤとの間に直列に設けられるトランジス
タＴ０１およびＴ０２を含む。トランジスタＴ０１のゲ
ートは、プログラム素子ＰＲ０の出力ＰＡ０を受け、ト
ランジスタＴ０２のゲートは、コラムアドレス入力時の
内部バンクアドレス信号ＢＡｄｄＲ０を受ける。
と接地電位ＧＮＤとの間に直列に設けられるトランジス
タＴ０１およびＴ０２を含む。トランジスタＴ０１のゲ
ートは、プログラム素子ＰＲ０の出力ＰＡ０を受け、ト
ランジスタＴ０２のゲートは、コラムアドレス入力時の
内部バンクアドレス信号ＢＡｄｄＲ０を受ける。
【０１９８】比較回路３１２０は、さらに、ノードｎｐ
と接地電位ＧＮＤとの間に直列に設けられるトランジス
タＴ０３およびＴ０４を含む。トランジスタＴ０３のゲ
ートは、プログラム素子ＰＲ０の出力／ＰＡ０を受け、
トランジスタＴ０４のゲートは、コラムアドレス入力時
の内部バンクアドレス信号／ＢＡｄｄＲ０を受ける。
と接地電位ＧＮＤとの間に直列に設けられるトランジス
タＴ０３およびＴ０４を含む。トランジスタＴ０３のゲ
ートは、プログラム素子ＰＲ０の出力／ＰＡ０を受け、
トランジスタＴ０４のゲートは、コラムアドレス入力時
の内部バンクアドレス信号／ＢＡｄｄＲ０を受ける。
【０１９９】他のプログラミング素子ＰＲ１〜ＰＲｎに
対応しても、同様の構成が内部ノードｎｐと接地電位Ｇ
ＮＤとの間にそれぞれ設けられている。
対応しても、同様の構成が内部ノードｎｐと接地電位Ｇ
ＮＤとの間にそれぞれ設けられている。
【０２００】比較回路３１２０は、さらに、インバータ
３２０６の出力信号レベルに応じて活性化され、入力と
して内部ノードｎｐのレベルを受ける検出器３１２６
と、検出器３１２６の出力を受けて反転し、コラムバン
クヒット信号ＣＢＨＩＴを出力するインバータ３１２８
とを含む。図３０は、比較回路３１２０の比較結果を受
けて、図２５に示した４行４列のバンクのうち、横方向
に並んだ４つのバンクをそれぞれが含む４つのグループ
のいずれにおいて列選択動作およびＩＯスイッチ３１０
０を動作させるかを指示刷るための選択指示回路３１４
０の構成を説明するための概略ブロック図である。
３２０６の出力信号レベルに応じて活性化され、入力と
して内部ノードｎｐのレベルを受ける検出器３１２６
と、検出器３１２６の出力を受けて反転し、コラムバン
クヒット信号ＣＢＨＩＴを出力するインバータ３１２８
とを含む。図３０は、比較回路３１２０の比較結果を受
けて、図２５に示した４行４列のバンクのうち、横方向
に並んだ４つのバンクをそれぞれが含む４つのグループ
のいずれにおいて列選択動作およびＩＯスイッチ３１０
０を動作させるかを指示刷るための選択指示回路３１４
０の構成を説明するための概略ブロック図である。
【０２０１】図３０を参照して、選択指示回路３１４０
は、図２５において横方向に並んだ４つのバンクからな
るグループＧＲ１〜ＧＲ４ごとに設けられ、それぞれ
が、対応する２つのスペアブロックにおける８つのＣＢ
ＨＩＴ信号を受けるＯＲ回路１５０．１〜３１５０．４
を含む。たとえば、ＯＲ回路３１５０．１は、スペアブ
ロックＳＢ１ＡおよびＳＢ１Ｂに対応する８つのＣＢＨ
ＩＴ信号を入力として受ける構成となっている。
は、図２５において横方向に並んだ４つのバンクからな
るグループＧＲ１〜ＧＲ４ごとに設けられ、それぞれ
が、対応する２つのスペアブロックにおける８つのＣＢ
ＨＩＴ信号を受けるＯＲ回路１５０．１〜３１５０．４
を含む。たとえば、ＯＲ回路３１５０．１は、スペアブ
ロックＳＢ１ＡおよびＳＢ１Ｂに対応する８つのＣＢＨ
ＩＴ信号を入力として受ける構成となっている。
【０２０２】選択指示回路３１４０は、ＯＲ回路３１５
０．１〜３１５０．４からの出力をうける４入力ＯＲ回
路３１６０と、ＯＲ回路３１６０の出力を反転するイン
バータ３１６２と、それぞれ一方の入力ノードには通常
のコラム選択動作を指示する信号ＮＣＳを受け、他方の
入力ノードにはインバータ３１６２の出力を受けるＡＮ
Ｄ回路３１７０．１〜３１７０．４と、それぞれＯＲ回
路３１５０．１〜３１５０．４からの出力を一方の入力
ノードに受け、他方の入力ノードにはインバータ３１６
２の出力を受けて、対応するグループＧＲ１〜ＧＲ４に
コラム選択を指示し、かつ対応するＩＯスイッチ３１０
０にＩ／Ｏ線対の選択動作を指示する信号ＣＧＡを出力
するＯＲ回路３１８０．１〜３１８０．４とを含む。
０．１〜３１５０．４からの出力をうける４入力ＯＲ回
路３１６０と、ＯＲ回路３１６０の出力を反転するイン
バータ３１６２と、それぞれ一方の入力ノードには通常
のコラム選択動作を指示する信号ＮＣＳを受け、他方の
入力ノードにはインバータ３１６２の出力を受けるＡＮ
Ｄ回路３１７０．１〜３１７０．４と、それぞれＯＲ回
路３１５０．１〜３１５０．４からの出力を一方の入力
ノードに受け、他方の入力ノードにはインバータ３１６
２の出力を受けて、対応するグループＧＲ１〜ＧＲ４に
コラム選択を指示し、かつ対応するＩＯスイッチ３１０
０にＩ／Ｏ線対の選択動作を指示する信号ＣＧＡを出力
するＯＲ回路３１８０．１〜３１８０．４とを含む。
【０２０３】以上のような構成により、スペアブロック
ＳＢ１Ａ〜ＳＢ４Ｂのうちの１つは、４行×４列に配置
されたいずれのバンク中の不良メモリセル行または不良
メモリセル列とも置換救済を行うことが可能となり、変
換効率を向上させることができる。
ＳＢ１Ａ〜ＳＢ４Ｂのうちの１つは、４行×４列に配置
されたいずれのバンク中の不良メモリセル行または不良
メモリセル列とも置換救済を行うことが可能となり、変
換効率を向上させることができる。
【０２０４】図３１は、メモリセルアレイ単位中に設け
られる冗長構成の他の例をしめす概略ブロック図であ
る。図３１に示した構成では、メモリセルアレイ単位の
端部に冗長素子としてラッチ回路が設けられている。バ
ンクアドレスとロウアドレスが冗長比較判定部において
比較され、一致した場合は、このラッチ回路がアクセス
される。このとき、上述したのと同様に、冗長判定動作
と並行してノーマル領域のメモリセルに対するアクセス
動作を行う構成としても良い。冗長判定結果が出るのを
待ってから、ノーマル領域のメモリセルにアクセス動作
を開始するのに比べて、アクセス時間を短縮することが
可能である。
られる冗長構成の他の例をしめす概略ブロック図であ
る。図３１に示した構成では、メモリセルアレイ単位の
端部に冗長素子としてラッチ回路が設けられている。バ
ンクアドレスとロウアドレスが冗長比較判定部において
比較され、一致した場合は、このラッチ回路がアクセス
される。このとき、上述したのと同様に、冗長判定動作
と並行してノーマル領域のメモリセルに対するアクセス
動作を行う構成としても良い。冗長判定結果が出るのを
待ってから、ノーマル領域のメモリセルにアクセス動作
を開始するのに比べて、アクセス時間を短縮することが
可能である。
【０２０５】図３１の構成では、データがラッチ回路に
保持されているために、アクセスを行う際にワード線を
活性化させる必要はない。
保持されているために、アクセスを行う際にワード線を
活性化させる必要はない。
【０２０６】読出動作、書込動作とも、プログラムされ
たアドレスと入力アドレスとが一致すると、対応する列
選択信号ＣＳＬが活性化されることでデータの読出およ
び書込を行うことができる。
たアドレスと入力アドレスとが一致すると、対応する列
選択信号ＣＳＬが活性化されることでデータの読出およ
び書込を行うことができる。
【０２０７】ここで、冗長回路を線アンプ等のラッチ回
路により構成することは、ＤＲＡＭのメモリセルでの構
成とは異なり、ワード線を活性化させる必要が無いた
め、ロウアクセス時には、正規メモリセル領域に対し
て、そのアクセスされる部位の正常／不良に関係無く、
アクセス動作を実施すれば良い。つまり、冗長判定動作
がロウアクセス時には不要となるため、ロウアクセス時
間の高速化を図ることができる。
路により構成することは、ＤＲＡＭのメモリセルでの構
成とは異なり、ワード線を活性化させる必要が無いた
め、ロウアクセス時には、正規メモリセル領域に対し
て、そのアクセスされる部位の正常／不良に関係無く、
アクセス動作を実施すれば良い。つまり、冗長判定動作
がロウアクセス時には不要となるため、ロウアクセス時
間の高速化を図ることができる。
【０２０８】また、コラムアクセス時に、正規のバンク
（または、メモリセルマット）をアクセスするか、ラッ
チ回路で構成された冗長部をアクセスするかを判定する
ためには、不良アドレスのバンクアドレス、または、マ
ットアドレスのみを判定することで十分なため、アクセ
ス時間が増加することがない。
（または、メモリセルマット）をアクセスするか、ラッ
チ回路で構成された冗長部をアクセスするかを判定する
ためには、不良アドレスのバンクアドレス、または、マ
ットアドレスのみを判定することで十分なため、アクセ
ス時間が増加することがない。
【０２０９】さらに、このラッチ回路により構成された
冗長部は、不良救済に使用されるにとどまらず、他の目
的にも使用可能である。
冗長部は、不良救済に使用されるにとどまらず、他の目
的にも使用可能である。
【０２１０】例えば、この冗長部は、データの一時退避
用のレジスタとして用いることや、リフレッシュ時の一
時退避レジスタとして用いることが可能である。一時退
避したデータのアドレスは、冗長判定部にプログラムさ
れ、アクセスされたアドレスとプログラムアドレスを冗
長判定の時と同様に比較することで、両者が一致すれ
ば、一時退避されたデータをアクセスする構成とするこ
とも可能である。
用のレジスタとして用いることや、リフレッシュ時の一
時退避レジスタとして用いることが可能である。一時退
避したデータのアドレスは、冗長判定部にプログラムさ
れ、アクセスされたアドレスとプログラムアドレスを冗
長判定の時と同様に比較することで、両者が一致すれ
ば、一時退避されたデータをアクセスする構成とするこ
とも可能である。
【０２１１】［マルチバンク対応のワード線選択回路・
列選択回路の構成］図３２および図３３は、行列状にバ
ンクが配置されている場合の、ワード線を選択するため
のメインワードドライバおよびサブデコードドライバの
配置の仕方を説明するための概略ブロック図である。
列選択回路の構成］図３２および図３３は、行列状にバ
ンクが配置されている場合の、ワード線を選択するため
のメインワードドライバおよびサブデコードドライバの
配置の仕方を説明するための概略ブロック図である。
【０２１２】ここで、サブデコードドライバとは、図２
および３において、選択線ＳＬを駆動するためのドライ
バ回路である。
および３において、選択線ＳＬを駆動するためのドライ
バ回路である。
【０２１３】図３２においては、ｘ方向の辺に沿ってメ
インワードドライバＭＷＤおよびサブデコードドライバ
ＳＤＤが配置され、ｙ方向に沿ってメインワード線およ
び選択線ＳＬが延びて、活性化されたバンクに信号を伝
達する構成となっている。
インワードドライバＭＷＤおよびサブデコードドライバ
ＳＤＤが配置され、ｙ方向に沿ってメインワード線およ
び選択線ＳＬが延びて、活性化されたバンクに信号を伝
達する構成となっている。
【０２１４】図３３においては、ｘ方向に延びる線に沿
ってメインワードドライバが配置され、ｙ方向に沿う辺
に沿ってサブデコードドライバが配置される構成となっ
ている。
ってメインワードドライバが配置され、ｙ方向に沿う辺
に沿ってサブデコードドライバが配置される構成となっ
ている。
【０２１５】図３２および図３３のいずれの構成の場合
も、機能的には、メインワード線ＭＷＬと選択線ＳＬの
レベルの論理積に応じてバンクを選択する構成となって
いる。但し、メモリ選択のための信号線をどの配線層の
メタル配線で構成するかは、配線遅延による選択スピー
ドを基準として決定される。一概に、最上層のメタル配
線が信号遅延が最小であるとは限らないため、ワード線
選択信号を伝達する配線、コラム選択信号を伝達する配
線、データ線をそれぞれいずれのメタル配線層により実
現するかは、そのデバイスの構成や設計ルールプロセス
条件等に依存することになる。
も、機能的には、メインワード線ＭＷＬと選択線ＳＬの
レベルの論理積に応じてバンクを選択する構成となって
いる。但し、メモリ選択のための信号線をどの配線層の
メタル配線で構成するかは、配線遅延による選択スピー
ドを基準として決定される。一概に、最上層のメタル配
線が信号遅延が最小であるとは限らないため、ワード線
選択信号を伝達する配線、コラム選択信号を伝達する配
線、データ線をそれぞれいずれのメタル配線層により実
現するかは、そのデバイスの構成や設計ルールプロセス
条件等に依存することになる。
【０２１６】図３４〜図３８は、バンクが行列状に配列
されている場合のコラム選択線ドライバ回路ＣＳＤおよ
びコラムデコード回路ＣＤＤの配置を説明するための概
略ブロック図である。
されている場合のコラム選択線ドライバ回路ＣＳＤおよ
びコラムデコード回路ＣＤＤの配置を説明するための概
略ブロック図である。
【０２１７】図３４においては、コラム選択線は、ｘ方
向に向かって延在し、このｘ方向に沿って配置される複
数のバンクに共通にコラム選択線ドライバＣＳＤからの
信号が伝達される構成となっている。
向に向かって延在し、このｘ方向に沿って配置される複
数のバンクに共通にコラム選択線ドライバＣＳＤからの
信号が伝達される構成となっている。
【０２１８】したがって、図３４に示した構成で、複数
のバンクから同時に多数のデータ出力を行なうために
は、複数のコラム選択線ドライバを活性化することで、
ｘ方向に並んだ複数のバンクを同時に活性化させる必要
がある。
のバンクから同時に多数のデータ出力を行なうために
は、複数のコラム選択線ドライバを活性化することで、
ｘ方向に並んだ複数のバンクを同時に活性化させる必要
がある。
【０２１９】または、コラム選択線方向に複数のバンク
が配置されている場合において、このコラム選択線が複
数バンクで共有されているときには、複数バンクで同時
にコラム選択が行なわれることになるため、多数データ
を同時に出力させるためにはＩ／Ｏ線の配置を工夫する
か、Ｉ／Ｏ線とビット線対との接続を行なう選択ゲート
が、バンク選択信号と列選択信号との論理積によって動
作することで、データの衝突を防ぐ構成とする必要があ
る。
が配置されている場合において、このコラム選択線が複
数バンクで共有されているときには、複数バンクで同時
にコラム選択が行なわれることになるため、多数データ
を同時に出力させるためにはＩ／Ｏ線の配置を工夫する
か、Ｉ／Ｏ線とビット線対との接続を行なう選択ゲート
が、バンク選択信号と列選択信号との論理積によって動
作することで、データの衝突を防ぐ構成とする必要があ
る。
【０２２０】図３５は、基本的には図３４の構成と同様
であるが、ｘ方向に並んだ複数のバンクを個別的に選択
するために、コラムデコードドライバから出力される信
号により各バンクの選択を行なう構成となっている。
であるが、ｘ方向に並んだ複数のバンクを個別的に選択
するために、コラムデコードドライバから出力される信
号により各バンクの選択を行なう構成となっている。
【０２２１】図３６は、図３５に示した構成において、
コラムデコードドライバをｘ方向の辺上に沿って配置す
る構成としたものである。
コラムデコードドライバをｘ方向の辺上に沿って配置す
る構成としたものである。
【０２２２】図３７は、コラム選択線ドライバＣＳＤお
よびコラムデコードドライバＣＤＤ共にｘ方向の辺に沿
って配置される構成である。一方、図３８は、コラム選
択線ドライバはｘ方向の辺に沿って配置され、コラムデ
コードドライバはｙ方向の辺に沿って配置される構成で
ある。
よびコラムデコードドライバＣＤＤ共にｘ方向の辺に沿
って配置される構成である。一方、図３８は、コラム選
択線ドライバはｘ方向の辺に沿って配置され、コラムデ
コードドライバはｙ方向の辺に沿って配置される構成で
ある。
【０２２３】図３９から４２はバンクが行列状に配置さ
れているメモリセルアレイにおいて、データ線の配置を
説明するための概略ブロック図である。
れているメモリセルアレイにおいて、データ線の配置を
説明するための概略ブロック図である。
【０２２４】図３９の構成においては、１つのバンク内
の比較的短い単位のセンスアンプ体でＩ／Ｏ線が共有さ
れる構成である。この構成では、ワード線に対して垂直
方向にデータが出力されることになる。このように、比
較的短い単位毎にＩ／Ｏ線が配置される構成となってい
るため、多数データを同時に出力することが可能であ
る。
の比較的短い単位のセンスアンプ体でＩ／Ｏ線が共有さ
れる構成である。この構成では、ワード線に対して垂直
方向にデータが出力されることになる。このように、比
較的短い単位毎にＩ／Ｏ線が配置される構成となってい
るため、多数データを同時に出力することが可能であ
る。
【０２２５】図３９に示す構成では、データ線はｘ方向
に沿って配置される。図４０に示す構成においては、デ
ータ線は図３９と同様にしてｘ方向に沿って配置され、
かつｙ方向に隣接する２つのバンクでこのデータ線が共
有される構成となっている。
に沿って配置される。図４０に示す構成においては、デ
ータ線は図３９と同様にしてｘ方向に沿って配置され、
かつｙ方向に隣接する２つのバンクでこのデータ線が共
有される構成となっている。
【０２２６】図４１に示した構成では、データ線はｙ方
向に沿って配置される。すなわち、センスアンプ体毎に
Ｉ／Ｏ線をワード線方向に配置する構成となっている。
向に沿って配置される。すなわち、センスアンプ体毎に
Ｉ／Ｏ線をワード線方向に配置する構成となっている。
【０２２７】図４２に示した構成では、図３９に示した
のと同様に、比較的短いセンスアンプ体でＩ／Ｏ線対を
共有した後、ワード線の垂直方向（ｘ方向）に第２のＩ
／Ｏ線でデータを伝達した後、さらにワード線方向（ｙ
方向）にデータが伝達される構成となっている。
のと同様に、比較的短いセンスアンプ体でＩ／Ｏ線対を
共有した後、ワード線の垂直方向（ｘ方向）に第２のＩ
／Ｏ線でデータを伝達した後、さらにワード線方向（ｙ
方向）にデータが伝達される構成となっている。
【０２２８】以下では、以上説明したようなワード線の
選択回路の配置、列選択線の配置、データ線の配置の組
合せにより、多ビットデータを同時に読出すことが可能
な配線の配置の例を説明することにする。
選択回路の配置、列選択線の配置、データ線の配置の組
合せにより、多ビットデータを同時に読出すことが可能
な配線の配置の例を説明することにする。
【０２２９】図４３〜図６０は、このようなワード線の
選択回路の配置、列選択線の配置、データ線の配置の組
合せを示す概念図である。
選択回路の配置、列選択線の配置、データ線の配置の組
合せを示す概念図である。
【０２３０】図４３に示す例では、メインワード線ＭＷ
Ｌ、選択線ＳＬおよびデータ線はｙ方向に沿って配置さ
れ、列選択線ＣＳＬはｘ方向に沿って配置される構成と
なっている。また、データ線の構成は、図４２に示した
のと同様の構成である。
Ｌ、選択線ＳＬおよびデータ線はｙ方向に沿って配置さ
れ、列選択線ＣＳＬはｘ方向に沿って配置される構成と
なっている。また、データ線の構成は、図４２に示した
のと同様の構成である。
【０２３１】このような構成では、列選択線ＣＳＬ方向
のバンク間でデータの衝突を起こさないように、データ
線ＤＬをセンスアンプ間で独立した構成とすることが必
要である。
のバンク間でデータの衝突を起こさないように、データ
線ＤＬをセンスアンプ間で独立した構成とすることが必
要である。
【０２３２】この場合、多ビットのデータ出力には、列
選択線ＣＳＬの本数を多くすることで対応することにな
る。
選択線ＣＳＬの本数を多くすることで対応することにな
る。
【０２３３】図４４では、図４３で説明したようなバン
ク間でのデータ衝突を避けるために、コラムデコード線
ＣＤＬにより、ｘ方向に並んだバンクを個別に選択でき
る構成とする。またデータ線ＤＬはｘ方向に沿って配置
されている。
ク間でのデータ衝突を避けるために、コラムデコード線
ＣＤＬにより、ｘ方向に並んだバンクを個別に選択でき
る構成とする。またデータ線ＤＬはｘ方向に沿って配置
されている。
【０２３４】図４５に示した例では、列選択線ＣＳＬお
よびコラムデコード線ＣＤＬはｘ方向に沿って配置さ
れ、メインワード線ＭＷＬ、選択線ＳＬおよびデータ線
ＤＬはｙ方向に沿って配置されている。
よびコラムデコード線ＣＤＬはｘ方向に沿って配置さ
れ、メインワード線ＭＷＬ、選択線ＳＬおよびデータ線
ＤＬはｙ方向に沿って配置されている。
【０２３５】この場合は、図４３に示したのと同様にし
て、列選択線ＣＳＬの本数を多くすることで多ビットデ
ータ出力を行なう構成とする必要がある。
て、列選択線ＣＳＬの本数を多くすることで多ビットデ
ータ出力を行なう構成とする必要がある。
【０２３６】図４６に示す構成では、列選択線ＣＳＬお
よびデータ線ＤＬがｘ方向に沿って配置され、メインワ
ード線ＭＷＬと選択線ＳＬおよびコラムデコード線ＣＤ
Ｌがｙ方向に沿って配置されている。
よびデータ線ＤＬがｘ方向に沿って配置され、メインワ
ード線ＭＷＬと選択線ＳＬおよびコラムデコード線ＣＤ
Ｌがｙ方向に沿って配置されている。
【０２３７】図４７に示す例では、列選択線ＣＳＬはｘ
方向に沿って配置され、メインワード線ＭＷＬ、選択線
ＳＬおよびコラムデコード線ＣＤＬならびにデータ線Ｄ
Ｌはｙ方向に沿って配置されている。
方向に沿って配置され、メインワード線ＭＷＬ、選択線
ＳＬおよびコラムデコード線ＣＤＬならびにデータ線Ｄ
Ｌはｙ方向に沿って配置されている。
【０２３８】図４８に示した構成においては、データ線
はｘ方向に沿って配置され、メインワード線ＭＷＬ、選
択線ＳＬ、列選択線ＣＳＬおよびコラムデコード線ＣＤ
Ｌはｙ方向に沿って配置される。
はｘ方向に沿って配置され、メインワード線ＭＷＬ、選
択線ＳＬ、列選択線ＣＳＬおよびコラムデコード線ＣＤ
Ｌはｙ方向に沿って配置される。
【０２３９】このような構成では、ｙ方向に沿って隣接
するバンクを同時に選択することにより多ビットデータ
の出力を行なうことが容易である。
するバンクを同時に選択することにより多ビットデータ
の出力を行なうことが容易である。
【０２４０】図４９に示す構成では、メインワード線Ｍ
ＷＬ、選択線ＳＬ、列選択線ＣＳＬおよびコラムデコー
ド線ＣＤＬならびにデータ線ＤＬをｙ方向に沿って配置
される構成となっている。
ＷＬ、選択線ＳＬ、列選択線ＣＳＬおよびコラムデコー
ド線ＣＤＬならびにデータ線ＤＬをｙ方向に沿って配置
される構成となっている。
【０２４１】このような構成では、多ビットのデータ出
力を行なうためには、データ線をセンスアンプ体の単位
毎に独立させる構成とすることが必要である。
力を行なうためには、データ線をセンスアンプ体の単位
毎に独立させる構成とすることが必要である。
【０２４２】このような構成ではすべての制御信号やデ
ータが単一方向から入力する構成となっているため、周
辺回路部との接続を行なうことが容易であるという利点
がある。
ータが単一方向から入力する構成となっているため、周
辺回路部との接続を行なうことが容易であるという利点
がある。
【０２４３】図５０に示した構成では、メインワード線
ＭＷＬ、選択線ＳＬおよびコラム選択線ＣＳＬはｙ方向
に沿って、コラムデコード線ＣＤＬおよびデータ線ＤＬ
はｘ方向に沿って配置される構成となっている。
ＭＷＬ、選択線ＳＬおよびコラム選択線ＣＳＬはｙ方向
に沿って、コラムデコード線ＣＤＬおよびデータ線ＤＬ
はｘ方向に沿って配置される構成となっている。
【０２４４】このような構成では、ｙ方向に沿って隣接
する複数のバンクから同時にデータを読出すことが容易
なため、多ビットデータ出力を行なうことに適した構成
である。
する複数のバンクから同時にデータを読出すことが容易
なため、多ビットデータ出力を行なうことに適した構成
である。
【０２４５】図５１に示した構成においては、コラムデ
コード線ＣＤＬのみがｘ方向に沿って配置され、他の配
線はｙ方向に沿って配置されている。
コード線ＣＤＬのみがｘ方向に沿って配置され、他の配
線はｙ方向に沿って配置されている。
【０２４６】図５２は、メインワード線ＭＷＬとデータ
線ＤＬがｙ方向に沿って配置され、コラム選択線ＣＳＬ
と選択線ＳＬがｘ方向に沿って配置される構成となって
いる。
線ＤＬがｙ方向に沿って配置され、コラム選択線ＣＳＬ
と選択線ＳＬがｘ方向に沿って配置される構成となって
いる。
【０２４７】図５３に示す構成では、メインワード線Ｍ
ＷＬのみがｙ方向に沿って配置され、選択線ＳＬ、コラ
ム選択線ＣＳＬ、コラムデコード線ＣＤＬおよびデータ
線ＤＬがいずれもｘ方向に沿って配置される構成となっ
ている。
ＷＬのみがｙ方向に沿って配置され、選択線ＳＬ、コラ
ム選択線ＣＳＬ、コラムデコード線ＣＤＬおよびデータ
線ＤＬがいずれもｘ方向に沿って配置される構成となっ
ている。
【０２４８】図５４に示す構成においては、メインワー
ド線ＭＷＬおよびデータ線ＤＬがｙ方向に沿って配置さ
れ、選択線ＳＬ、コラム選択線ＣＳＬおよびコラムデコ
ード線ＣＤＬがｘ方向に沿って配置される構成となって
いる。
ド線ＭＷＬおよびデータ線ＤＬがｙ方向に沿って配置さ
れ、選択線ＳＬ、コラム選択線ＣＳＬおよびコラムデコ
ード線ＣＤＬがｘ方向に沿って配置される構成となって
いる。
【０２４９】図５５に示す構成においては、メインワー
ド線ＭＷＬおよびコラムデコード線ＣＤＬがｙ方向に沿
って配置され、コラム選択線ＣＳＬ、選択線ＳＬおよび
データ線ＤＬがｘ方向に沿って配置される構成となって
いる。
ド線ＭＷＬおよびコラムデコード線ＣＤＬがｙ方向に沿
って配置され、コラム選択線ＣＳＬ、選択線ＳＬおよび
データ線ＤＬがｘ方向に沿って配置される構成となって
いる。
【０２５０】図５６に示す構成においては、メインワー
ド線ＭＷＬ、選択線ＳＬおよびコラムデコード線ＣＤ
Ｌ、データ線ＤＬがｙ方向に沿って配置され、コラム選
択線ＣＳＬがｘ方向に沿って配置される構成となってい
る。
ド線ＭＷＬ、選択線ＳＬおよびコラムデコード線ＣＤ
Ｌ、データ線ＤＬがｙ方向に沿って配置され、コラム選
択線ＣＳＬがｘ方向に沿って配置される構成となってい
る。
【０２５１】図５７に示した構成では、メインワード線
ＭＷＬ、コラム選択線ＣＳＬおよびコラムデコード線Ｃ
ＤＬがｙ方向に沿って配置され、選択線ＳＬおよびデー
タ線ＤＬがｘ方向に沿って配置されている。
ＭＷＬ、コラム選択線ＣＳＬおよびコラムデコード線Ｃ
ＤＬがｙ方向に沿って配置され、選択線ＳＬおよびデー
タ線ＤＬがｘ方向に沿って配置されている。
【０２５２】図５８に示す構成においては、メインワー
ド線ＭＷＬ、コラム選択線ＣＳＬ、コラムデコード線Ｃ
ＤＬおよびデータ線ＤＬがｙ方向に沿って配置され、選
択線ＳＬのみがｘ方向に沿って配置される構成となって
いる。
ド線ＭＷＬ、コラム選択線ＣＳＬ、コラムデコード線Ｃ
ＤＬおよびデータ線ＤＬがｙ方向に沿って配置され、選
択線ＳＬのみがｘ方向に沿って配置される構成となって
いる。
【０２５３】図５９に示す構成においては、メインワー
ド線ＭＷＬとコラム選択線ＣＳＬがｙ方向に沿って配置
され、選択線ＳＬ、コラムデコード線ＣＤＬおよびデー
タ線ＤＬがｘ方向に沿って配置される構成となってい
る。
ド線ＭＷＬとコラム選択線ＣＳＬがｙ方向に沿って配置
され、選択線ＳＬ、コラムデコード線ＣＤＬおよびデー
タ線ＤＬがｘ方向に沿って配置される構成となってい
る。
【０２５４】図６０に示した構成においては、メインワ
ード線ＭＷＬ、列選択線ＣＳＬおよびデータ線ＤＬがｙ
方向に沿って配置され、選択線ＳＬ、コラムデコード線
ＣＤＬがｘ方向に沿って配置される構成となっている。
ード線ＭＷＬ、列選択線ＣＳＬおよびデータ線ＤＬがｙ
方向に沿って配置され、選択線ＳＬ、コラムデコード線
ＣＤＬがｘ方向に沿って配置される構成となっている。
【０２５５】以上説明したような信号線のいずれの配置
においても、多ビットデータの同時出力を行なうことが
可能である。
においても、多ビットデータの同時出力を行なうことが
可能である。
【０２５６】なお、半導体記憶装置の具体的な構成にお
いて用いられる多層配線のうち、これらのアクセスに要
する信号線（ＭＷＬ、ＳＬ，ＣＳＬ，ＣＤＬ，ＤＬ）に
いずれの配線層をそれぞれ用いるのかは、とくに限定さ
れるものではない。半導体記憶装置に用いられる製造プ
ロセスに応じて、配線層の有する単位長さあたりの抵抗
（シート抵抗）や単位長さあたりの容量と、その配線の
配線距離や信号遅延許容量に応じて、各配線層に対する
信号の割当てが決定される。
いて用いられる多層配線のうち、これらのアクセスに要
する信号線（ＭＷＬ、ＳＬ，ＣＳＬ，ＣＤＬ，ＤＬ）に
いずれの配線層をそれぞれ用いるのかは、とくに限定さ
れるものではない。半導体記憶装置に用いられる製造プ
ロセスに応じて、配線層の有する単位長さあたりの抵抗
（シート抵抗）や単位長さあたりの容量と、その配線の
配線距離や信号遅延許容量に応じて、各配線層に対する
信号の割当てが決定される。
【０２５７】たとえば、金属配線層が４階層ある場合に
おいて、最下層１層がタングステン（Ｗ）配線であり、
上層３層が銅（Ｃｕ）系金属配線であるとする。このと
き、３層の銅（Ｃｕ）系金属配線のうちの最下層が配線
厚みが小さく抵抗値が他の２層よりも高めの設定になっ
ていれば、４層配線のうち、下層の２層の配線は、上層
の２層の配線に比べて抵抗値が高いことになる。したが
って、この下層の２層の配線は、長距離の配線には不向
きであるため、上述した図３２〜図６０の構成において
は、比較的短距離の配線に適用されるケースが多いこと
になる。
おいて、最下層１層がタングステン（Ｗ）配線であり、
上層３層が銅（Ｃｕ）系金属配線であるとする。このと
き、３層の銅（Ｃｕ）系金属配線のうちの最下層が配線
厚みが小さく抵抗値が他の２層よりも高めの設定になっ
ていれば、４層配線のうち、下層の２層の配線は、上層
の２層の配線に比べて抵抗値が高いことになる。したが
って、この下層の２層の配線は、長距離の配線には不向
きであるため、上述した図３２〜図６０の構成において
は、比較的短距離の配線に適用されるケースが多いこと
になる。
【０２５８】たとえば、図３９のデータ線構造において
は、活性化バンク内のデータを、まず短距離のデータ線
でまとめ、最終的にこの短距離のデータ線と垂直方向に
レイアウトされた長距離データ線に出力する構成となっ
ている。したがって、この構成においては、上記短距離
のデータ線の部分は、比較的抵抗値が高くてもよく、下
層の配線が使用される可能性が高いことになる。
は、活性化バンク内のデータを、まず短距離のデータ線
でまとめ、最終的にこの短距離のデータ線と垂直方向に
レイアウトされた長距離データ線に出力する構成となっ
ている。したがって、この構成においては、上記短距離
のデータ線の部分は、比較的抵抗値が高くてもよく、下
層の配線が使用される可能性が高いことになる。
【０２５９】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【０２６０】
【発明の効果】請求項１および２記載の半導体記憶装置
は、メモリセルアレイを分割して動作させることができ
るので、消費電力を低減することが可能である。しか
も、行列状にメモリセルブロックが分割されているの
で、同時に多ビットのデータの授受を行う際の回路構成
の自由度を高めることができる。
は、メモリセルアレイを分割して動作させることができ
るので、消費電力を低減することが可能である。しか
も、行列状にメモリセルブロックが分割されているの
で、同時に多ビットのデータの授受を行う際の回路構成
の自由度を高めることができる。
【０２６１】請求項３および４記載の半導体記憶装置
は、ワード線を階層化した場合に、副ワード線を駆動す
る回路の素子数を低減できる。しかも、行列状に配置さ
れた複数のバンクを任意に活性化し、メモリセル行の選
択を行うことが可能である。
は、ワード線を階層化した場合に、副ワード線を駆動す
る回路の素子数を低減できる。しかも、行列状に配置さ
れた複数のバンクを任意に活性化し、メモリセル行の選
択を行うことが可能である。
【０２６２】請求項５ないし９記載の半導体記憶装置
は、複数のビット線からの読出データをこれらに共通に
設けられたデータ線を介して読み出すので、素子数の削
減を図ることが可能である。
は、複数のビット線からの読出データをこれらに共通に
設けられたデータ線を介して読み出すので、素子数の削
減を図ることが可能である。
【０２６３】請求項１０ないし１４の半導体記憶装置
は、メモリセルアレイとは独立に設けた冗長メモリセル
ブロック内の冗長メモリセルと不良メモリセルとを置換
する構成としたので冗長置換の効率を向上させることが
可能である。
は、メモリセルアレイとは独立に設けた冗長メモリセル
ブロック内の冗長メモリセルと不良メモリセルとを置換
する構成としたので冗長置換の効率を向上させることが
可能である。
【図１】 本発明の実施の形態１の半導体記憶装置１０
００の構成を示す概略ブロック図である。
００の構成を示す概略ブロック図である。
【図２】 メモリセルアレイの構成を示す概略ブロック
図である。
図である。
【図３】 サブワードドライバ帯ＢＳＤＲｎの詳細な構
成を示すための回路図である。
成を示すための回路図である。
【図４】 センスアンプ部とデータ線部との接続を行な
う構成を示す回路図である。
う構成を示す回路図である。
【図５】 実施の形態１の半導体記憶装置の動作を説明
するためのタイミングチャートである。
するためのタイミングチャートである。
【図６】 実施の形態２の半導体記憶装置のセンスアン
プ部とデータ線部との接続を行なう構成を示す回路図で
ある。
プ部とデータ線部との接続を行なう構成を示す回路図で
ある。
【図７】 図６に示した回路の読出動作を説明するため
のタイミングチャートである。
のタイミングチャートである。
【図８】 図６に示した回路の書込動作およびプリチャ
ージ動作を説明するためのタイミングチャートである。
ージ動作を説明するためのタイミングチャートである。
【図９】 実施の形態２の変形例のセンスアンプ部とデ
ータ線部との接続を行なう構成を示す回路図である。
ータ線部との接続を行なう構成を示す回路図である。
【図１０】 図９に示した回路の読出動作を説明するた
めのタイミングチャートである。
めのタイミングチャートである。
【図１１】 図９に示した回路の書込動作およびプリチ
ャージ動作を説明するためのタイミングチャートであ
る。
ャージ動作を説明するためのタイミングチャートであ
る。
【図１２】 本発明の実施の形態３の冗長回路の構成を
説明するための概略ブロック図である。
説明するための概略ブロック図である。
【図１３】 本発明の実施の形態３の冗長回路部の他の
例を示す概略ブロック図である。
例を示す概略ブロック図である。
【図１４】 シフトリダンダンシ回路の動作を説明する
ための第１の概念図である。
ための第１の概念図である。
【図１５】 シフトリダンダンシ回路の動作を説明する
ための第２の概念図である。
ための第２の概念図である。
【図１６】 シフトリダンダンシ回路の動作を説明する
ための第３の概念図である。
ための第３の概念図である。
【図１７】 シフトリダンダンシ回路の動作を説明する
ための第４の概念図である。
ための第４の概念図である。
【図１８】 シフトリダンダンシ回路の構成を説明する
ための第１の回路図である。
ための第１の回路図である。
【図１９】 シフトリダンダンシ回路の動作を説明する
ための第２の回路図である。
ための第２の回路図である。
【図２０】 シフトリダンダンシ回路の動作を説明する
ための第３の回路図である。
ための第３の回路図である。
【図２１】 シフトリダンダンシ回路の動作を説明する
ための第４の回路図である。
ための第４の回路図である。
【図２２】 シフトリダンダンシ回路の動作を説明する
ための概念図である。
ための概念図である。
【図２３】 シフトリダンダンシ回路の動作を説明する
ための概念図である。
ための概念図である。
【図２４】 シフトリダンダンシ回路の制御系回路の構
成を説明するための回路図である。
成を説明するための回路図である。
【図２５】 実施の形態４の冗長回路の構成を説明する
ための概略ブロック図である。
ための概略ブロック図である。
【図２６】 冗長判定部３０１０中のＢＡＰ部およびＢ
ＡＣ部の構成を説明するための回路図である。
ＡＣ部の構成を説明するための回路図である。
【図２７】 冗長判定部３０１０中のＲＡＰ部およびＲ
ＡＣ部の構成を説明するための回路図である。
ＡＣ部の構成を説明するための回路図である。
【図２８】 冗長判定部３０１０中のＨＩＧ部の構成を
説明するための概略ブロック図である。
説明するための概略ブロック図である。
【図２９】 コラムバンク一致判定回路３１１０の構成
を説明するための第１の回路図である。
を説明するための第１の回路図である。
【図３０】 コラムバンク一致判定回路３１１０の構成
を説明するための第２の回路図である。
を説明するための第２の回路図である。
【図３１】 冗長行の構成を説明するための概略ブロッ
ク図である。
ク図である。
【図３２】 ワード線の駆動回路の構成を説明するため
の第１の概略ブロック図である。
の第１の概略ブロック図である。
【図３３】 ワード線の駆動回路の構成を説明するため
の第２の概略ブロック図である。
の第２の概略ブロック図である。
【図３４】 列選択回路の構成を説明するための第１の
概略ブロック図である。
概略ブロック図である。
【図３５】 列選択回路の構成を説明するための第２の
概略ブロック図である。
概略ブロック図である。
【図３６】 列選択回路の構成を説明するための第３の
概略ブロック図である。
概略ブロック図である。
【図３７】 列選択回路の構成を説明するための第４の
概略ブロック図である。
概略ブロック図である。
【図３８】 列選択回路の構成を説明するための第５の
概略ブロック図である。
概略ブロック図である。
【図３９】 データ線配置の構成を説明するための第１
の概略ブロック図である。
の概略ブロック図である。
【図４０】 データ線配置の構成を説明するための第２
の概略ブロック図である。
の概略ブロック図である。
【図４１】 データ線配置の構成を説明するための第３
の概略ブロック図である。
の概略ブロック図である。
【図４２】 データ線配置の構成を説明するための第４
の概略ブロック図である。
の概略ブロック図である。
【図４３】 バンクが行列状に配置された場合の行選択
系、列選択系およびデータ入出力系の回路の第１の例を
説明するための概略ブロック図である。
系、列選択系およびデータ入出力系の回路の第１の例を
説明するための概略ブロック図である。
【図４４】 バンクが行列状に配置された場合の行選択
系、列選択系およびデータ入出力系の回路の第２の例を
説明するための概略ブロック図である。
系、列選択系およびデータ入出力系の回路の第２の例を
説明するための概略ブロック図である。
【図４５】 バンクが行列状に配置された場合の行選択
系、列選択系およびデータ入出力系の回路の第３の例を
説明するための概略ブロック図である。
系、列選択系およびデータ入出力系の回路の第３の例を
説明するための概略ブロック図である。
【図４６】 バンクが行列状に配置された場合の行選択
系、列選択系およびデータ入出力系の回路の第４の例を
説明するための概略ブロック図である。
系、列選択系およびデータ入出力系の回路の第４の例を
説明するための概略ブロック図である。
【図４７】 バンクが行列状に配置された場合の行選択
系、列選択系およびデータ入出力系の回路の第５の例を
説明するための概略ブロック図である。
系、列選択系およびデータ入出力系の回路の第５の例を
説明するための概略ブロック図である。
【図４８】 バンクが行列状に配置された場合の行選択
系、列選択系およびデータ入出力系の回路の第６の例を
説明するための概略ブロック図である。
系、列選択系およびデータ入出力系の回路の第６の例を
説明するための概略ブロック図である。
【図４９】 バンクが行列状に配置された場合の行選択
系、列選択系およびデータ入出力系の回路の第７の例を
説明するための概略ブロック図である。
系、列選択系およびデータ入出力系の回路の第７の例を
説明するための概略ブロック図である。
【図５０】 バンクが行列状に配置された場合の行選択
系、列選択系およびデータ入出力系の回路の第８の例を
説明するための概略ブロック図である。
系、列選択系およびデータ入出力系の回路の第８の例を
説明するための概略ブロック図である。
【図５１】 バンクが行列状に配置された場合の行選択
系、列選択系およびデータ入出力系の回路の第９の例を
説明するための概略ブロック図である。
系、列選択系およびデータ入出力系の回路の第９の例を
説明するための概略ブロック図である。
【図５２】 バンクが行列状に配置された場合の行選択
系、列選択系およびデータ入出力系の回路の第１０の例
を説明するための概略ブロック図である。
系、列選択系およびデータ入出力系の回路の第１０の例
を説明するための概略ブロック図である。
【図５３】 バンクが行列状に配置された場合の行選択
系、列選択系およびデータ入出力系の回路の第１１の例
を説明するための概略ブロック図である。
系、列選択系およびデータ入出力系の回路の第１１の例
を説明するための概略ブロック図である。
【図５４】 バンクが行列状に配置された場合の行選択
系、列選択系およびデータ入出力系の回路の第１２の例
を説明するための概略ブロック図である。
系、列選択系およびデータ入出力系の回路の第１２の例
を説明するための概略ブロック図である。
【図５５】 バンクが行列状に配置された場合の行選択
系、列選択系およびデータ入出力系の回路の第１３の例
を説明するための概略ブロック図である。
系、列選択系およびデータ入出力系の回路の第１３の例
を説明するための概略ブロック図である。
【図５６】 バンクが行列状に配置された場合の行選択
系、列選択系およびデータ入出力系の回路の第１４の例
を説明するための概略ブロック図である。
系、列選択系およびデータ入出力系の回路の第１４の例
を説明するための概略ブロック図である。
【図５７】 バンクが行列状に配置された場合の行選択
系、列選択系およびデータ入出力系の回路の第１５の例
を説明するための概略ブロック図である。
系、列選択系およびデータ入出力系の回路の第１５の例
を説明するための概略ブロック図である。
【図５８】 バンクが行列状に配置された場合の行選択
系、列選択系およびデータ入出力系の回路の第１６の例
を説明するための概略ブロック図である。
系、列選択系およびデータ入出力系の回路の第１６の例
を説明するための概略ブロック図である。
【図５９】 バンクが行列状に配置された場合の行選択
系、列選択系およびデータ入出力系の回路の第１７の例
を説明するための概略ブロック図である。
系、列選択系およびデータ入出力系の回路の第１７の例
を説明するための概略ブロック図である。
【図６０】 バンクが行列状に配置された場合の行選択
系、列選択系およびデータ入出力系の回路の第１８の例
を説明するための概略ブロック図である。
系、列選択系およびデータ入出力系の回路の第１８の例
を説明するための概略ブロック図である。
１５０，１５２ クロック入力バッファ、１００２ ク
ロック信号入力端子、１０１０ 外部制御信号入力端子
群、１０１２、１０１４、１０１６、１０１８、１０２
０ 制御信号入力バッファ、１０２２ モードデコー
ダ、１０３０ アドレス信号入力端子群、１０３２〜１
０４４ 入力バッファ、１０４６ モードレジスタ、１
０４８ ロウアドレスラッチ、１０５０ コラムアドレ
スラッチ、１０５２ バンクアドレスラッチ、１０５４
セルフリフレッシュタイマ、１０５６ リフレッシュ
アドレスカウンタ、１０５８ マルチプレクサ、１０６
０バーストアドレスカウンタ、１０６２ ロウプリデコ
ーダ、１０６４ コラムプリデコーダ、１０６６ バン
クデコーダ、１０７０ データ入出力端子、１０７２〜
１０８２ 入出力バッファ回路、１０８６ データ入出
力回路、１１００メモリアレイブロック、２１４２ メ
インロウデコーダ、２１０４、コラムデコーダ、２１５
２ Ｉ／Ｏポート、１０００ 同期型半導体記憶装置。
ロック信号入力端子、１０１０ 外部制御信号入力端子
群、１０１２、１０１４、１０１６、１０１８、１０２
０ 制御信号入力バッファ、１０２２ モードデコー
ダ、１０３０ アドレス信号入力端子群、１０３２〜１
０４４ 入力バッファ、１０４６ モードレジスタ、１
０４８ ロウアドレスラッチ、１０５０ コラムアドレ
スラッチ、１０５２ バンクアドレスラッチ、１０５４
セルフリフレッシュタイマ、１０５６ リフレッシュ
アドレスカウンタ、１０５８ マルチプレクサ、１０６
０バーストアドレスカウンタ、１０６２ ロウプリデコ
ーダ、１０６４ コラムプリデコーダ、１０６６ バン
クデコーダ、１０７０ データ入出力端子、１０７２〜
１０８２ 入出力バッファ回路、１０８６ データ入出
力回路、１１００メモリアレイブロック、２１４２ メ
インロウデコーダ、２１０４、コラムデコーダ、２１５
２ Ｉ／Ｏポート、１０００ 同期型半導体記憶装置。
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 11/34 ３７１Ｄ
Claims (14)
- 【請求項１】 複数のメモリセルが行列状に配列された
メモリセルアレイを備え、 前記メモリセルアレイは、複数のメモリセルブロックに
行列状に分割され、 前記メモリセルアレイの行方向に沿って、行方向に配置
される複数の前記メモリセルブロックに共通に配置され
る複数の主ワード線と、 前記メモリセルブロック内のメモリセルの行に対応し
て、前記主ワード線あたり第１複数本ごとに設けられる
複数の副ワード線と、 前記メモリセルアレイに対応して設けられ、アドレス信
号に応じて前記主ワードを選択的に活性化する主行選択
回路と、 前記メモリセルアレイに対応して設けられ、前記アドレ
ス信号に応じて前記第１複数本の副ワード線のいずれを
活性化するかを指示する副行選択回路と、 前記アドレス信号に応じて、いずれのメモリセルブロッ
クが選択されたかを指示するブロック選択回路と、 前記ブロック選択回路からの選択指示に応じて活性化さ
れる複数のブロック選択線と、 前記副ワード線ごとに設けられ、前記副行選択回路から
の指示と対応する前記ブロック選択回路および前記主ワ
ード線の活性化とに応じて、対応する副ワード線の電位
を駆動する複数の駆動回路とをさらに備え、 各前記駆動回路は、 前記ブロック選択線の活性化に応じて、前記主ワード線
からの電位レベルを伝達する第１のスイッチ回路と、 前記スイッチ回路の出力レベルと前記副行選択回路から
の指示に応じて活性化され、前記対応する副ワード線に
対する選択指示情報を保持し、かつ前記対応する副ワー
ドの電位を駆動する保持回路とを含み、 前記主ワード線および前記ブロック選択線のレベルは、
前記保持回路への前記選択指示情報の伝達終了後にリセ
ットされる、半導体記憶装置。 - 【請求項２】 各前記メモリセルブロックは、独立にデ
ータの読出および書込みが可能なバンクである、請求項
１記載の半導体記憶装置。 - 【請求項３】 前記駆動回路に前記副行選択回路からの
指示を伝達する複数の選択線をさらに備え、 前記第１のスイッチ回路は、前記主ワード線と情報保持
ノードとの間に設けられ、ゲート電位が前記ブロック選
択線により制御される第１のＭＯＳトランジスタを含
み、 前記保持回路は、 前記選択線と前記対応する副ワード線との間に設けら
れ、ゲート電位が前記情報保持ノードの電位により制御
される第２のＭＯＳトランジスタと、 前記対応する副ワード線と前記情報保持ノードとの間に
設けられ、ゲート電位が前記選択線により制御される第
３のＭＯＳトランジスタとを含む、請求項２記載の半導
体記憶装置。 - 【請求項４】 前記主ワード線および前記ブロック選択
線の活性化レベルを第１の電位レベルとするとき、 前記選択線は、 前記ブロック選択線のレベルのリセット後に、前記第１
の電位レベルより高い第２の電位レベルに昇圧される、
請求項３記載の半導体記憶装置。 - 【請求項５】 前記メモリセルブロックのメモリセル列
に対応して設けられる複数のビット線対と、 第２複数個の前記ビット線対ごとに設けられ、選択され
たメモリセルとデータの授受を行うための複数のデータ
線対と、 前記データ線対と対応する前記第２複数個のビット線対
との間で、選択的にデータ伝達を可能とする複数の選択
回路をさらに備える、請求項１記載の半導体記憶装置。 - 【請求項６】 前記選択回路は、 前記第２複数個のビット線対にそれぞれ対応して設けら
れ、選択的に導通状態とされる第２複数個の第２のスイ
ッチ回路と、 前記第２複数個の第２のスイッチ回路からの出力を受け
て、選択されたビット線対の電位レベルに応じて、対応
する前記データ線対の電位を駆動するデータ伝達ゲート
とを含み、 前記データ伝達ゲートは、 前記データ線対のうちの一方と所定の電源電位との間に
結合され、ゲート電位が前記選択されたビット線対のう
ちの一方により駆動される第４のＭＯＳトランジスタ
と、 前記データ線対のうちの他方と前記所定の電源電位との
間に結合され、ゲート電位が前記選択されたビット線対
のうちの他方により駆動される第５のＭＯＳトランジス
タとを有する、請求項５記載の半導体記憶装置。 - 【請求項７】 前記選択回路と前記データ伝達ゲートと
を結合する複数のセグメントデータ線対と、 待機状態において、前記セグメントデータ線対を第１の
プリチャージレベルにプリチャージする第１のプリチャ
ージ回路と、 待機状態において、前記ビット線対を第２のプリチャー
ジレベルにプリチャージする第２のプリチャージ回路と
をさらに備える、請求項６記載の半導体記憶装置。 - 【請求項８】 前記メモリセルアレイ端部に設けられる
冗長メモリセル行をさらに備える、請求項５記載の半導
体記憶装置。 - 【請求項９】 前記メモリセルアレイに対応して、前記
第２複数個を単位として設けられる、複数の冗長メモリ
セル列と、 前記第２複数個の冗長メモリセル列ごとに設けられ、選
択された冗長メモリセルとデータの授受を行うための複
数の冗長データ線対と、 複数の前記メモリセルブロックに共通に設けられ、前記
メモリセルブロックとの間でデータの授受を行うための
データバスと、 前記冗長メモリセル列への置換が行なわれているかに応
じて、前記データ線対および前記冗長データ線対と前記
データバスとの接続を切換える、データ伝達切換回路と
をさらに備える、請求項５記載の半導体記憶装置。 - 【請求項１０】 複数のメモリセルが行列状に配列され
たメモリセルアレイを備え、 前記メモリセルアレイは、複数のメモリセルブロックに
行列状に分割され、 前記メモリセルアレイに対応して設けられ、アドレス信
号に応じて前記メモリセル行を選択する行選択回路と、 前記アドレス信号に応じて、いずれのメモリセルブロッ
クが選択されたかを指示するブロック選択回路と、 前記メモリセルブロックとは独立に設けられる複数の冗
長メモリセルブロックと、 不良メモリセルの存在するメモリセルブロックおよびア
ドレスを予め記憶し、アドレス信号により指定されたメ
モリセルが前記不良メモリセルに相当する場合前記冗長
メモリセルブロック内の冗長メモリセルを選択する冗長
判定回路とを備える、半導体記憶装置。 - 【請求項１１】 各前記メモリセルブロックは、独立に
データの読出および書込みが可能なバンクである、請求
項１０記載の半導体記憶装置。 - 【請求項１２】 前記メモリセルブロックは、ｍ×ｎ
（ｍ、ｎ：自然数）に分割されており、 前記冗長メモリセルブロックは、少なくともｍ個であっ
て、前記メモリセルブロックがｍ個並ぶ辺に沿って配置
され、 前記メモリセルブロックがｎ個並ぶ方向にそって、前記
メモリセルブロックおよび前記冗長メモリセルブロック
に共通に設けられる、複数のデータ線対と、 前記メモリセルブロックおよび前記冗長メモリセルブロ
ックとデータの授受をするためのデータバスと、 前記メモリセルブロックがｍ個並ぶ辺に沿って配置さ
れ、前記複数のデータ線対と前記データバスとを選択的
に接続するデータ伝達切換回路とをさらに備える、請求
項１１記載の半導体記憶装置。 - 【請求項１３】 前記冗長判定回路は、前記不良メモリ
セルと置換された冗長メモリセルを含む冗長メモリセル
ブロックの位置を保持し、 与えられたアドレス信号が不良アドレスである場合、い
ずれの冗長メモリセルブロックのメモリセルと置換され
ているかに応じて、前記データ伝達切換回路を制御する
ブロック一致判定回路をさらに備える、請求項１１記載
の半導体記憶装置。 - 【請求項１４】 前記冗長判定回路は、行アドレス信号
に応じて、前記冗長メモリセルブロックのうちのいずれ
かの冗長メモリセル行を選択し、 前記ブロック一致判定回路は、前記行アドレスに応じて
選択された冗長メモリセルブロックの位置と列アドレス
信号に応じて、前記データ伝達切換回路を制御する、請
求項１３記載の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10311199A JP2000149564A (ja) | 1998-10-30 | 1998-10-30 | 半導体記憶装置 |
| US09/283,247 US6084818A (en) | 1998-10-30 | 1999-04-01 | Semiconductor memory device capable of efficient memory cell select operation with reduced element count |
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| US09/906,147 US6438064B2 (en) | 1998-10-30 | 2001-07-17 | Semiconductor memory device capable of efficient memory cell select operation with reduced element count |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10311199A JP2000149564A (ja) | 1998-10-30 | 1998-10-30 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000149564A true JP2000149564A (ja) | 2000-05-30 |
Family
ID=18014304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10311199A Withdrawn JP2000149564A (ja) | 1998-10-30 | 1998-10-30 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (3) | US6084818A (ja) |
| JP (1) | JP2000149564A (ja) |
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