JP2000243086A

JP2000243086A - 半導体記憶装置

Info

Publication number: JP2000243086A
Application number: JP11284070A
Authority: JP
Inventors: Hideto Hidaka; 秀人日高
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1998-12-24
Filing date: 1999-10-05
Publication date: 2000-09-08
Also published as: US20010026496A1; US6542428B2; US20030133351A1; US7006391B2

Abstract

(57)【要約】【課題】ダイレクトセンス方式を採用する半導体記憶
装置において列選択に関連する回路のレイアウト面積を
低減する。【解決手段】本発明の半導体記憶装置の列選択回路２
２０は、リードゲート回路ＲＧＴ１〜４を含む。リード
ゲート回路は、リードゲートトランジスタＱＲＮ１１〜
ＱＲＮ４２を含む。リードゲートトランジスタは、ゲー
トに受けるビット線対ＢＬ，／ＢＬと読出コラム選択線
ＲＣＳＬ１〜４との電位に応答して、読出コラム選択線
とグローバル入出力線対ＧＩＯ，／ＧＩＯとを接続す
る。リードゲートトランジスタの導通によりグローバル
入出力線対の一方に生じた電圧降下をメインリードアン
プ１３０で増幅することにより読出データが得られる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特にダイナミックランダムアクセスメモリ（以
下ＤＲＡＭという）のデータ読出および書込回路に関す
るものである。

【０００２】

【従来の技術】近年の半導体メモリの大容量化、高速化
の要求に応える技術として、階層型データ入出力線構成
（以下、階層型Ｉ／Ｏ線構成という）およびダイレクト
センス方式が採用されている。

【０００３】階層型Ｉ／Ｏ線構成は、メモリの大容量化
に応じて顕著となるＩ／Ｏ線の配線遅延の影響を軽減す
るためにＩ／Ｏ線を階層的に設置する技術であり、たと
えば「超ＬＳＩメモリ（伊藤清男著、培風館）」ＰＰ．
１６７〜１７０にその内容が記載されている。

【０００４】また、ダイレクトセンス方式は、センスア
ンプでの増幅を待たずにメモリセル信号を直接、Ｉ／Ｏ
線に取出すことにより動作の高速化を図ることができる
技術であり、たとえば「超ＬＳＩメモリ（伊藤清男著、
培風館）」ＰＰ．１６５〜１６７にその内容が示されて
いる。

【０００５】図３１は、代表的な階層型Ｉ／Ｏ線構成を
有する半導体記憶装置５００のＩ／Ｏ線構成を示す概略
図である。

【０００６】図３１を参照して、半導体記憶装置５００
のメモリセルアレイは、ｋ個のセンスアンプブロック５
０１に分割されている。メモリセルの列に対応して設け
られたビット線対ＢＬ，／ＢＬに読出されたデータはセ
ンスアンプＳ／Ａで増幅される。これらのＳ／Ａは、サ
ブブロックごとに独立に起動される。

【０００７】出力されたデータを伝達するためのＩ／Ｏ
線は、寄生容量の増大によるデータ伝達の遅延の影響を
軽減するためにＩ／Ｏ１〜Ｉ／Ｏ３に階層化して設けら
れる。さらに、ＭＡ１およびＭＡ２がＩ／Ｏ２およびＩ
／Ｏ３に生じる電位差を増幅するために配置される。

【０００８】この構成のもと、列デコーダ・ドライバ５
０２によって列選択信号が制御され、対応する列のビッ
ト線対のデータがセンスアンプで増幅されデータ線Ｉ／
Ｏ１に伝達される。一般に寄生容量の増大が問題となる
のはこのＩ／Ｏ１であるため、Ｉ／Ｏ１を分割し、分割
ごとにスイッチを介してこれに直交するデータ線Ｉ／Ｏ
２を設ける。さらに、複数のＩ／Ｏ２と接続される上位
のデータ線Ｉ／Ｏ３を設けることにより、全体として大
量のデータを高速に入出力することが可能となる。特
に、Ｉ／Ｏ２は、単純な配線なのでメモリセルアレイ上
に設置できるため、この点においてはチップ面積はそれ
ほど増加しない。

【０００９】しかしながら、この方式では、Ｉ／Ｏ線同
士の接続を制御するスイッチが多数必要になるため、こ
の面からチップ面積が増大するというデメリットが生ず
る。

【００１０】図３２は、代表的なダイレクトセンス方式
を有する半導体記憶装置の、データ読出および書込に関
連する列選択回路５１０の構成を示す概念図である。

【００１１】図３２を参照して、メモリセルＭＣに対応
してワード線ＷＬおよびビット線対ＢＬ，／ＢＬとが設
けられる。列選択ゲート５１０は、ビット線対のデータ
を増幅するためのセンスアンプＳ／Ａと、メモリセルの
データを読出すための読出選択回路５１１と、メモリセ
ルにデータを書込むための書込選択回路５１２と、読出
データ線ＲＯ，／ＲＯおよび書込データ線ＷＩ，／ＷＩ
とを備える。

【００１２】ワード線ＷＬの活性化に伴いメモリセルの
データがビット線対ＢＬ，／ＢＬに読出され、センスア
ンプ起動信号φ_N，／φ_Pによって起動されるセンスアン
プＳ／Ａによって増幅される。ビット線対ＢＬ，／ＢＬ
に読出されたデータによって、読出選択回路５１１に含
まれるリードゲートトランジスタ５１３もしくは５１４
が導通し、読出コラム選択信号ＹＲの選択に応じてデー
タ読出線対ＲＯ，／ＲＯを直接駆動する。これにより読
出データ線対ＲＯ，／ＲＯに生じた電圧差を増幅して取
出すことにより、メモリセルの記憶データを読出すこと
ができる。

【００１３】一方、データの書込については、書込デー
タ線対ＷＩ，／ＷＩに伝達されたデータを、書込コラム
選択信号ＹＷの選択に応じてビット線対ＢＬ，／ＢＬに
書込むことにより行なわれる。

【００１４】このように、ダイレクトセンス方式は、ビ
ット線対に読出されたメモリセル信号に基づいて直接読
出データ線対を駆動することによって、データ読出動作
の高速化を図るものである。

【００１５】しかしながら、データ読出動作の高速化が
図られる一方で、列選択を読出／書込動作ごとに独立し
て行なうとともに、リードゲートトランジスタを新たに
設ける必要があるため回路素子が増加し、レイアウト面
積を増大させるデメリットが生じる。

【００１６】さらに、メモリの大容量化の進展の下で、
製品歩留まりを向上させることを目的として、メモリセ
ルアレイに予め行または列の単位で予備ライン（スペア
行あるいはスペア列）を有する予備メモリセルアレイを
配置しておき、欠陥によって不良になったメモリセルを
これを含む行または列の単位で予備ラインに置換して欠
陥救済を行なう、いわゆる冗長救済構成が採用されてい
る。

【００１７】図３３は、冗長救済構成における冗長救済
回路５２０の構成を示す概念図である。

【００１８】図３３を参照して、冗長救済回路５２０
は、スペア行あるいはスペア列に配置される予備メモリ
セルアレイ５２１と、スペア行およびスペア列に対応し
て設けられるプログラム素子５２５ａ，５２５ｂとを備
える。

【００１９】プログラム素子５２５ａ，５２５ｂは、レ
ーザ照射によって溶断されるプログラムヒューズや、高
電圧を印加して絶縁破壊して導通状態とされる薄い絶縁
膜によって構成される。

【００２０】たとえば、正規メモリセルアレイの行アド
レスｘ１、列アドレスｙ１（以下、（ｘ１，ｙ１）とも
書く）のメモリセルに欠陥が生じた場合には、行アドレ
スｘ１の正規行全体を１つのスペア行によって置換える
べく、プログラム素子に外部より処置を施す。もちろ
ん、列アドレスｙ１をスペア列と対応づける処置を施し
ても構わない。

【００２１】冗長救済構成は、このように不良メモリセ
ルを含む行または列のアドレスが入力された場合に、プ
ログラム素子の状態に基づいて予備メモリセルのスペア
行あるいはスペア列に選択を切換えることによって正規
のメモリセルに発生した欠陥の救済を行なうことによ
り、半導体記憶装置の製品としての不良率を低減するこ
とができる。

【００２２】しかしながら、従来の冗長救済構成におい
ては、プログラム素子が予備メモリセルラインの行およ
び列の両方に対応して設けられているため、メモリ容量
の巨大化に伴ってプログラム素子数の増大によるチップ
面積が増大する。

【００２３】特に、予備メモリセルアレイの面積は、メ
モリセルを構成するトランジスタのサイズが大容量化に
伴ってスケーリングダウンされるためそれほど増大が問
題とならない一方で、ヒューズ素子に代表されるプログ
ラム素子はメモリセルほどスケーリングダウンされない
ため、プログラム素子数の増大がレイアウト面積の増大
に及ぼす影響はさらに顕著になる。

【００２４】

【発明が解決しようとする課題】この発明は、これらの
問題点を解決するためになされたものであって、特に、
ダイレクトセンス方式および階層型Ｉ／Ｏ線構成の採用
により半導体記憶装置の大容量化、高速化に伴って発生
するレイアウト面積の増大を抑制することが可能な半導
体記憶装置を提供することである。

【００２５】

【課題を解決するための手段】請求項１記載の半導体記
憶装置は、アドレス信号に応じて記憶データの読出動作
および書込動作を行なう半導体記憶装置であって、第１
複数個の列および第２複数個の行の行列状に配置される
複数のメモリセルブロックを備え、各メモリセルブロッ
クは、複数のメモリセル行およびメモリセル列を有する
複数のメモリセルと、メモリセル列に対応して設けられ
るビット線対と、メモリセルブロックの行方向に沿って
設けられ、メモリセル列からの読出データを伝達する第
１のデータ入出力線対とを含み、記憶データを読出すメ
モリセルの列の選択を指示する複数の読出コラム選択線
と、アドレス信号に応じて、複数の読出コラム選択線の
うち対応する読出コラム選択線を選択的に活性化する列
選択回路と、メモリセルブロックの列方向に沿って設け
られ、第１のデータ線対により伝達された読出データを
伝達するための第２のデータ入出力線と、選択されたメ
モリセル列からの読出データを第１の入出力線対に伝達
する読出データ伝達回路とをさらに備え、各読出データ
伝達回路は、メモリセルブロック内のメモリセル列にそ
れぞれ対応して設けられ、読出コラム選択線のうち、対
応する読出コラム選択線により活性化される複数の第１
のゲート回路を含み、第１のゲート回路は、ビット線対
の一方の状態に応じて、読出コラム選択線と第１の入出
力線対の一方とを接続するための第１のリードゲートス
イッチと、ビット線対の他方の状態に応じて、読出コラ
ム選択線と第１の入出力線対の他方とを接続するための
第２のリードゲートスイッチとを含む。

【００２６】請求項２記載の半導体記憶装置は、請求項
１記載の半導体記憶装置であって、各メモリセルブロッ
クは、第３複数個のメモリセル列を含み、かつ、第３複
数個のメモリセル列にそれぞれ対応する読出コラム選択
線を受け、第１のデータ入出力線対は、対応するメモリ
セルブロック内のメモリセル列に共通に設けられ、列選
択回路は、第３複数個のメモリセル列のうちの１つを選
択して、対応する読出コラム選択線を活性化し、活性化
されている読出コラム選択線の電位は、選択されたメモ
リセル列に対応する第１および第２のリードゲートスイ
ッチの一方がビット線対の電位に応答して導通するレベ
ルであり、第１の入出力線対の電位は、非選択状態のメ
モリセル列に対応する第１および第２のリードゲートス
イッチの遮断状態を維持するレベルである。

【００２７】請求項３記載の半導体記憶装置は、請求項
２記載の半導体記憶装置であって、活性化された読出コ
ラム選択線は、第１の電位を有し、非活性状態の読出コ
ラム選択線は、第１の電位よりも高い第２の電位を有
し、半導体記憶装置は、第２の入出力線対に生じた電位
差を増幅するためのメインアンプ手段と、第１の電位よ
りも高い第３の電位を供給する第３の電位を供給する電
源配線と、第２のデータ線対のそれぞれと電源配線との
間に直列に接続される、高抵抗手段および第１のモード
選択スイッチとをさらに備え、高抵抗手段は、第１の電
位を与えられるゲートを有するＰチャネルＭＯＳトラン
ジスタを含み、第１のモード選択スイッチは、読出動作
を行なう場合に導通し、それぞれのメモリセル列に設け
られる第１のリードゲートスイッチは、ビット線対の一
方に接続されるゲートと、第１のデータ入出力線対の一
方に接続されたソースもしくはドレインの一方と、メモ
リセル列に対応する読出コラム選択線に接続されたソー
スもしくはドレインの他方とを有する第１のＭＯＳトラ
ンジスタを含み、それぞれのメモリセル列に設けられる
第２のリードゲートスイッチは、ビット線対の他方に接
続されるゲートと、第１のデータ入出力線対の他方に接
続されたソースもしくはドレインの一方と、メモリセル
列に対応する読出コラム選択線に接続されたソースもし
くはドレインの他方とを有する第２のＭＯＳトランジス
タを含み、ビット線対の電位に応答して導通した第１も
しくは第２のリードゲートスイッチと接続される第１の
入出力線対の一方の電位は、第２の電位から第１もしく
は第２のＭＯＳトランジスタのしきい電圧を引いた電位
よりも高い。

【００２８】請求項４記載の半導体記憶装置は、請求項
１記載の半導体記憶装置であって、列選択回路は、アド
レス信号に応じて、記憶データを書込むメモリセル列を
選択するための列選択信号を発生し、各メモリセルブロ
ックは、メモリセルブロックの行方向に沿って、メモリ
セル列への書込データを伝達するための第３のデータ入
出力線対をさらに含み、半導体記憶装置は、列選択信号
を伝達するための複数の書込コラム選択線と、メモリセ
ルブロックの列方向に沿って設けられ、第３のデータ線
対に書込データを伝達するための第４のデータ入出力線
と、列選択信号に応じて第３のデータ入出力線対の書込
データを選択されたメモリセル列のビット線対に伝達す
る書込データ伝達回路とをさらに備え、書込データ伝達
回路は、メモリセルブロック内のメモリセル列にそれぞ
れ対応して設けられ、書込コラム選択線のうち、対応す
る書込コラム選択線により活性化される複数の第２のゲ
ート回路を含み、第２のゲート回路は、列選択信号に応
じて、ビット線対の一方と第３の入出力線対の一方とを
接続するための第１のライトゲートスイッチと、列選択
信号に応じて、ビット線対の他方と第３の入出力線対の
他方とを接続するための第２のライトゲートスイッチと
を含む。

【００２９】請求項５記載の半導体記憶装置は、請求項
１記載の半導体記憶装置であって、列選択回路は、アド
レス信号に応じて、記憶データを書込むメモリセル列を
選択するための列選択信号を発生し、各メモリセルブロ
ックは、メモリセルブロックの行方向に沿って、メモリ
セル列への書込データを伝達するための第３のデータ入
出力線対をさらに含み、半導体記憶装置は、列選択信号
を伝達するための複数の書込コラム選択線と、列選択信
号に応じて第３のデータ入出力線対の書込データを選択
されたメモリセル列のビット線対に伝達する書込データ
伝達回路とをさらに備え、書込データ伝達回路は、メモ
リセルブロック内のメモリセル列にそれぞれ対応して設
けられ、書込コラム選択線のうち、対応する書込コラム
選択線により活性化される複数の第２のゲート回路を含
み、第２のゲート回路は、書込コラム選択線の状態に応
じて、ビット線対の一方と第３の入出力線対の一方とを
接続するための第１のライトゲートスイッチと、書込コ
ラム選択線の状態に応じて、ビット線対の他方と第３の
入出力線対の他方とを接続するための第２のライトゲー
トスイッチとを含み、半導体記憶装置は、第１の入出力
線対と第２の入出力線対との間に設けられ、読出動作を
行なう場合に導通する第１のモード選択スイッチと、第
３の入出力線対と第２の入出力線対との間に設けられ、
書込動作を行なう場合に導通する第２モード選択スイッ
チとをさらに備える。

【００３０】請求項６記載の半導体記憶装置は、請求項
２記載の半導体記憶装置であって、第２のデータ入出力
線対は、列方向に沿って配置される第２複数個のメモリ
セルブロックに対して共通に設けられ、各メモリセルブ
ロックは、ビット線対に対応して設けられビット線対の
電位差を増幅するセンスアンプをさらに含み、センスア
ンプが活性化されるまでの間、ビット線対は第４の電位
にプリチャージされ、列選択信号およびセンスアンプ
は、メモリセルブロックごとに独立して活性化され、第
１のデータ入出力線対の電位は、非活性化されている列
選択信号に対応する第１および第２のリードゲートスイ
ッチの遮断状態を維持するレベルである。

【００３１】請求項７記載の半導体記憶装置は、請求項
６記載の半導体記憶装置であって、活性化された読出列
選択線は、第１の電位を有し、非活性状態の前読出列選
択線は、第１の電位よりも高い第２の電位を有し、半導
体記憶装置は、第２の入出力線対に生じた電位差を増幅
するためのメインアンプ手段と、第１の電位よりも高い
第３の電位を供給する第３の電位を供給する電源配線
と、第２のデータ線対のそれぞれと電源配線との間に直
列に接続される、高抵抗手段と第１のモード選択スイッ
チとをさらに備え、高抵抗手段は、第１の電位を与えら
れるゲートを有するＰチャネルＭＯＳトランジスタを含
み、第１のモード選択スイッチは、読出動作を行なう場
合に導通し、それぞれのメモリセル列に設けられる第１
のリードゲートスイッチは、ビット線対の一方に接続さ
れるゲートと、第１の入出力線の一方に接続されたソー
スもしくはドレインの一方と、メモリセル列に対応する
読出コラム選択線に接続されたソースもしくはドレイン
の他方とを有する第１のＭＯＳトランジスタを含み、そ
れぞれのメモリセル列に設けられる第２のリードゲート
スイッチは、ビット線対の他方に接続されるゲートと、
第１の入出力線の他方に接続されたソースもしくはドレ
インの一方と、メモリセル列に対応する読出コラム選択
線に接続されたソースもしくはドレインの他方とを有す
る第２のＭＯＳトランジスタを含み、ビット線対の電位
に応答して導通した第１もしくは第２のリードゲートス
イッチに接続される第１の入出力線対のいずれか一方の
電位は、第４の電位から第１および第２のＭＯＳトラン
ジスタのしきい電圧を引いた電位よりも高い。

【００３２】請求項８記載の半導体記憶装置は、請求項
６記載の半導体記憶装置であって、各メモリセルブロッ
クは、メモリセルブロックの行方向に沿って設けられ、
メモリセル列への書込データを伝達するための第３のデ
ータ入出力線対をさらに含み、列選択回路は、アドレス
信号に応じて記憶データを書込むメモリセル列を選択す
るための列選択信号と、同一の第２のデータ入出力線対
に対して設けられる第２複数個のメモリセルブロックの
うちから１つを選択するためのメモリセルブロック選択
信号とを発生し、半導体記憶装置は、メモリセルブロッ
ク選択信号を伝達するための複数のメモリセルブロック
選択線と、列選択信号を伝達するための複数の書込コラ
ム選択線と、メモリセルブロックの列方向に沿って設け
られ、第３のデータ入出力線対に書込データを伝達する
ための第４のデータ入出力線対と、メモリセルブロック
ごとに設けられ、メモリセルブロック選択信号に応じて
第４のデータ入出力線対と第３のデータ入出力線対とを
接続するメモリセルブロック選択ゲートと、列選択信号
に応じて第３のデータ入出力線対の書込データを選択さ
れたメモリセル列のビット線対に伝達する書込データ伝
達回路とをさらに備え、書込データ伝達回路は、メモリ
セルブロック内のメモリセル列にそれぞれ対応して設け
られ、書込コラム選択線のうち、対応する書込コラム選
択線により活性化される複数の第２のゲート回路を含
む。

【００３３】請求項９記載の半導体記憶装置は、請求項
４記載の半導体記憶装置であって、第１および第３のデ
ータ入出力線対は、対応するメモリセルブロック内のメ
モリセル列ごとに設けられ、読出コラム選択線は、メモ
リセルブロックの列方向に沿って設けられ、同一のメモ
リセルブロックに含まれる全てのメモリセル列の選択を
指示するための第１の読出コラム補助選択線と、読出動
作時において、同一の第２のデータ入出力線に対して設
けられる第２複数個のメモリセルブロックのうちから１
つのメモリセルブロックの選択を指示する読出メモリセ
ルブロック選択線とを含み、列選択信号は、同一のメモ
リセルブロックに含まれる全てのメモリセル列を選択す
るための第１の列選択補助信号と、書込動作時におい
て、同一の第２のデータ入出力線に対して設けられる第
２複数個のメモリセルブロックのうちから１つを選択す
るためのメモリセルブロック選択信号とを含み、書込コ
ラム選択線は、メモリセルブロックの列方向に沿って設
けられ、第１の列選択補助信号を伝達する第１の書込コ
ラム補助選択線と、メモリセルブロック選択信号を伝達
する書込メモリセルブロック選択線とを含み、第１およ
び第２のリードゲートスイッチは、第１の読出コラム補
助選択線と第１の入出力線対とを接続し、第１および第
２のライトゲートスイッチは、第１の書込コラム補助選
択線の状態に応じて導通し、各メモリセルブロックは、
第１のデータ入出力線対と第２のデータ入出力線対との
間に設けられ、読出メモリセルブロック選択線の状態に
応じて導通する読出メモリセルブロック選択スイッチ
と、第３のデータ入出力線対とは第４のデータ入出力線
対との間に設けられ、書込メモリセルブロック選択線の
状態に応じて導通する書込メモリセルブロック選択スイ
ッチとをさらに含む。

【００３４】請求項１０記載の半導体記憶装置は、請求
項４記載の半導体記憶装置であって、複数の読出コラム
選択線は、書込コラム選択線と直交する方向に配置され
る読出コラム選択線を含む。

【００３５】請求項１１記載の半導体記憶装置は、請求
項５記載の半導体記憶装置であって、複数の読出コラム
選択線は、書込コラム選択線と直交する方向に配置され
る読出コラム選択線を含む。

【００３６】請求項１２記載の半導体記憶装置は、請求
項１０記載の半導体記憶装置であって、第１のデータ入
出力線対は、対応するメモリセルブロック内のメモリセ
ル列ごとに設けられ、第３のデータ入出力線対は、対応
するメモリセルブロック内のメモリセル列に共通に設け
られ、読出コラム選択線は、メモリセルブロックの列方
向に沿って設けられ、同一のメモリセルブロックに含ま
れる全てのメモリセル列の選択を指示するための第１の
読出コラム補助選択線と、読出動作時において、同一の
第２のデータ入出力線に対して設けられる第２複数個の
メモリセルブロックのうちから１つのメモリセルブロッ
クの選択を指示する読出メモリセルブロック選択線とを
含み、列選択信号は、メモリセルブロックごとに、メモ
リセルブロックに含まれる複数のメモリセル列のうちか
ら１つのメモリセル列を選択するための第２の列選択補
助信号を含み、書込コラム選択線は、メモリセルブロッ
クの行方向に沿って設けられ、第２の列選択補助信号を
伝達する第２の書込コラム補助選択線を含み、第１およ
び第２のリードゲートスイッチは、第１の読出コラム補
助選択線と第１の入出力線対とを接続し、第１および第
２のライトゲートスイッチは、第２の書込コラム補助選
択線の状態に応じて導通し、各メモリセルブロックは、
第１のデータ入出力線対と第２のデータ入出力線対との
間に設けられ、読出メモリセルブロック選択線の状態に
応じて導通する読出メモリセルブロック選択スイッチを
さらに含む。

【００３７】請求項１３記載の半導体記憶装置は、請求
項１０記載の半導体記憶装置であって、第１のデータ入
出力線対は、対応するメモリセルブロック内のメモリセ
ル列に共通に設けられ、第３のデータ入出力線対は、対
応するメモリセルブロック内のメモリセル列ごとに設け
られ、読出コラム選択線は、メモリセルブロックの行方
向に沿って設けられ、メモリセルブロックごとに、メモ
リセルブロックに含まれる複数のメモリセル列のうちか
ら１つのメモリセル列を選択するための第２の読出コラ
ム補助選択線を含み、列選択信号は、同一のメモリセル
ブロックに含まれる全てのメモリセル列を選択するため
の第１の列選択補助信号と、書込動作時において、同一
の第２のデータ入出力線に対して設けられる第２複数個
のメモリセルブロックのうちから１つを選択するための
メモリセルブロック選択信号とを含み、書込コラム選択
線は、メモリセルブロックの列方向に沿って設けられ、
第１の列選択補助信号を伝達する第１の書込コラム補助
選択線と、メモリセルブロック選択信号を伝達する書込
メモリセルブロック選択線とを含み、第１および第２の
リードゲートスイッチは、第２の読出コラム補助選択線
と第１の入出力線対とを接続し、第１および第２のライ
トゲートスイッチは、第１の書込コラム補助選択線の状
態に応じて導通し、各メモリセルブロックは、第３の入
出力線対と第４の入出力線対との間に設けられ、書込メ
モリセルブロック選択線の状態に応じて導通する書込メ
モリセルブロック選択スイッチをさらに含む。

【００３８】請求項１４記載の半導体記憶装置は、請求
項１０記載の半導体記憶装置であって、読出コラム選択
線は、メモリセルブロックの行方向に沿って設けられ、
メモリセルブロックごとに、メモリセルブロックに含ま
れる複数のメモリセル列のうちから第４複数個のメモリ
セル列の選択を指示するための第３の読出コラム補助選
択線と、メモリセルブロックの列方向に沿って設けら
れ、第４複数個のメモリセル列のうちから１つのメモリ
セル列の選択を指示するための第４の読出コラム補助選
択線とを含み、第１および第２のリードゲートスイッチ
は、第３の読出コラム補助選択線と第１の入出力線対と
を接続し、読出データ伝達回路は、メモリセルブロック
内のメモリセル列にそれぞれ対応して設けられ、読出コ
ラム選択線のうち、対応する読出コラム選択線により活
性化される複数の第３のゲート回路をさらに含み、第３
のゲート回路は、第４の読出コラム補助選択線の状態に
応じて、第１のリードゲートスイッチと第１の入出力線
対の一方とを接続するための第３のリードゲートスイッ
チと、第４の読出コラム補助選択線の状態に応じて、第
２のリードゲートスイッチと第１の入出力線対の他方と
を接続するための第４のリードゲートスイッチとを有す
る。

【００３９】請求項１５記載の半導体記憶装置は、請求
項４記載の半導体記憶装置であって、各メモリセルブロ
ックは、第５複数個のメモリセル列を含み、第５複数個
のメモリセル列は、第６複数個のサブグループに分割さ
れ、列選択回路は、第６複数個のサブグループの一部を
選択するための複数の列サブグループ選択信号をさらに
発生し、第３のデータ入出力線対は、サブグループごと
に分割して設けられ、各サブグループは、列サブグルー
プ選択信号のうち、対応する列サブグループ選択信号に
応じて第３のデータ入出力線対と第４のデータ入出力線
対とを接続する補助スイッチをさらに含む。

【００４０】請求項１６記載の半導体記憶装置は、アド
レス信号に応じて記憶データの読出動作および書込動作
を行なう半導体記憶装置であって、第１複数個の列およ
び第２複数個の行の行列状に配置される複数のメモリセ
ルブロックを備え、各メモリセルブロックは、複数のメ
モリセル行およびメモリセル列を有する複数のメモリセ
ルと、メモリセル列に対応して設けられるビット線対と
を含み、記憶データを読出すメモリセルの列の選択を指
示する複数の読出コラム選択線と、アドレス信号に応じ
て、複数の読出コラム選択線のうち対応する読出コラム
選択線を選択的に活性化する列選択回路と、メモリセル
ブロックの列方向に沿って設けられ、記憶データを伝達
するためのグローバルデータ入出力線と、選択されたメ
モリセル列からの読出データをグローバルデータ入出力
線対に伝達するための読出データ伝達回路とをさらに備
え、各読出データ伝達回路は、メモリセルブロック内の
メモリセル列にそれぞれ対応して設けられ、第３複数個
の読出コラム選択線のうち、対応する読出コラム選択線
により活性化される第３複数個の第４のゲート回路を含
み、第４のゲート回路は、ビット線対の一方の状態に応
じて、対応する読出コラム選択線と読出コラム選択線の
他の一本とを接続するための第５のリードゲートスイッ
チと、ビット線対の他方の状態に応じて、対応する読出
コラム選択線と読出コラム選択線のさらに他の一本とを
接続するための第６のリードゲートスイッチとを含み、
列選択信号に応じて、読出コラム選択線の他の一本およ
び読出コラム選択線のさらに他の一本とグローバルデー
タ入出力線対のそれぞれとを接続するためのコラム選択
線切換手段をさらに備える。

【００４１】請求項１７記載の半導体記憶装置は、請求
項１６記載の半導体記憶装置であって、活性化された読
出コラム選択線は、第１の電位を有し、非活性状態の読
出コラム選択線は、第１の電位よりも高い第２の電位を
有し、半導体記憶装置は、第２の入出力線対に生じた電
位差を増幅するためのメインアンプ手段と、第１の電位
よりも高い第３の電位を供給する第３の電位を供給する
電源配線と、第２のデータ線対のそれぞれと電源配線と
の間に直列に接続される、高抵抗手段と第１のモード選
択スイッチとをさらに備え、高抵抗手段は、第１の電位
を与えられるゲートを有するＰチャネルＭＯＳトランジ
スタを含み、第１のモード選択スイッチは、読出動作を
行なう場合に導通し、それぞれのメモリセル列に設けら
れる第５のリードゲートスイッチは、ビット線対の一方
に接続されるゲートと、読出コラム選択線の他の一本に
接続されたソースもしくはドレインの一方と、メモリセ
ル列に対応する読出コラム選択線に接続されたソースも
しくはドレインの他方とを有する第３のＭＯＳトランジ
スタを含み、それぞれのメモリセル列に設けられる第６
のリードゲートスイッチは、ビット線対の他方に接続さ
れるゲートと、読出コラム選択線のさらに他の一本に接
続されたソースもしくはドレインの一方と、メモリセル
列に対応する読出コラム選択線に接続されたソースもし
くはドレインの他方とを有する第４のＭＯＳトランジス
タを含み、ビット線対の電位に応答して導通した第５も
しくは第６のリードゲートスイッチと接続されるグロー
バルデータ入出力線対の一方の電位は、第２の電位から
第３あるいは第４のＭＯＳトランジスタのしきい電圧を
引いた電位よりも高い。

【００４２】請求項１８記載の半導体記憶装置は、請求
項１６記載の半導体記憶装置であって、列選択回路は、
アドレス信号に応じて記憶データを書込むメモリセル列
を選択するための列選択信号を発生し、半導体記憶装置
は、列選択信号を伝達するための複数の書込コラム選択
線と、グローバルデータ入出力線対に対応して設けら
れ、書込データと書込データの反転データとを読出コラ
ム選択線のうちの２本にそれぞれ伝達する書込ドライブ
手段と、列選択信号に応じて書込データをビット線対に
伝達する書込データ伝達回路とを備え、書込データ伝達
回路は、メモリセルブロック内のメモリセル列にそれぞ
れ対応して設けられ、書込コラム選択線のうち、対応す
る書込コラム選択線により活性化される複数の第５のゲ
ート回路を含み、第５のゲート回路は、列選択信号に応
じて、ビット線対の一方と読出コラム選択線のうちの２
本の一方とを接続するための第３のライトゲートスイッ
チと、列選択信号に応じて、ビット線対の他方と読出コ
ラム選択線のうちの２本の他方とを接続するための第４
のライトゲートスイッチとを含む。

【００４３】請求項１９記載の半導体記憶装置は、アド
レス信号に応じて、記憶データの読出および書込動作を
行なう半導体記憶装置であって、行列状に配置される複
数の正規メモリセルを有する正規メモリセルアレイを備
え、正規メモリセルアレイは、予め互いに対応付けられ
た少なくとも１つのメモリセル行と少なくとも一つのメ
モリセル列とを各々有する、複数の正規メモリセルグル
ープに分割され、欠陥の存在する正規メモリセルを救済
するための冗長救済回路をさらに備え、冗長救済回路
は、アドレス信号が置換アドレスと一致した場合に、正
規メモリセルグループを置換するための複数のスペアメ
モリセルグループと、スペアメモリセルグループの各々
は、正規メモリセルグループの各々が有するモリセル行
およびメモリセル列とそれぞれ同数のスペアメモリセル
行およびスペアメモリセル列とを含み、スペアメモリセ
ルグループごとに設けられ、欠陥メモリセルが存在する
正規メモリセルグループに対応するアドレスを、置換ア
ドレスとして記憶する複数の置換アドレス記憶回路と、
アドレス信号と置換アドレスとの比較に応じて、正規メ
モリセルの救済を指示するアドレス比較回路とをさらに
備える。

【００４４】請求項２０記載の半導体記憶装置は、請求
項１９記載の半導体記憶装置であって、各正規メモリセ
ルグループの有するメモリセル行とメモリセル列とのう
ちの少なくとも一方は複数である。

【００４５】

【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳しく説明する。なお、図中
同一符号は同一または相当部分を示す。

【００４６】［実施の形態１］図１は、本発明の実施の
形態１の半導体記憶装置１の全体構成を示す概略ブロッ
ク図である。

【００４７】図１を参照して、半導体記憶装置１は、行
アドレスストローブ信号／ＲＡＳ，列アドレスストロー
ブ信号／ＣＡＳ，ライトイネーブル信号／ＷＥ等の制御
信号を受ける制御信号入力端子１１と、アドレス信号Ａ
０〜Ａｉ（ｉ：自然数）を受けるアドレス入力端子１３
と、データの入出力を行なうデータ入力端子１５および
データ出力端子１７と、電源電圧Ｖｃｃを受けるＶｃｃ
端子１８と、接地電圧Ｖｓｓを受けるＶｓｓ端子１９と
を備える。

【００４８】半導体記憶装置１はさらに、制御信号に応
じて半導体記憶装置１全体の動作を制御する内部制御信
号を発生するコントロール回路２６と、内部制御信号を
伝達する内部制御信号バス７２と、アドレス入力端子１
３から外部アドレス信号を受けて内部アドレス信号を発
生するアドレスバッファ３０と、行列状に配置された複
数のメモリセルＭＣを有するメモリセルアレイ１００と
を備える。

【００４９】メモリセルＭＣは、データを保持するため
のキャパシタと、各行に対応するワード線ＷＬに接続さ
れたゲートを有するアクセストランジスタとによって構
成される（図示せず）。メモリセルアレイ１００におい
ては、メモリセルの各行に対してワード線ＷＬが設けら
れ、メモリセルの各列に対してビット線対ＢＬ，／ＢＬ
が設けられる。アドレスバス７４によって伝達される内
部アドレス信号に基づいて、行デコーダ４０および列デ
コーダ５０によってメモリセルの行および列が選択され
る。

【００５０】行デコーダ４０の出力に応じてワード線ド
ライバ４５によって対応するワード線ＷＬが選択的に活
性化される。列デコーダ５０によってコラム選択信号が
活性化される。コラム選択信号はコラム選択線５２によ
って列選択ゲート２００に与えられる。列選択ゲート２
００は、コラム選択信号に応じてビット線対ＢＬ，／Ｂ
Ｌのデータを増幅するセンスアンプ６０とグローバルＩ
／Ｏ線７６とを選択的に接続する。グローバルＩ／Ｏ線
７６は、読出アンプ／書込ドライバ８０および入出力バ
ッファ８５を介してデータ入力端子１５およびデータ出
力端子１７との間で記憶データの伝達を行なう。これに
より、データ入力端子１５およびデータ出力端子１７と
メモリセルＭＣとの間で記憶データの授受が行なわれ
る。

【００５１】半導体記憶装置１はさらに、ビット線対の
“Ｈ”レベル電位に対応するＶｃｃ１とグローバルＩ／
Ｏ線の“Ｈ”レベル電位に対応するＶｃｃ２とを発生す
るＶＤＣ（Voltage Down Converter) ９０を備える。

【００５２】図２は、本発明の実施の形態１の半導体記
憶装置１のメモリセルアレイ１００の構成を示す概略図
である。

【００５３】図２を参照して、メモリセルアレイ１００
は、正規メモリセルアレイ１０１と、冗長救済に使用さ
れる予備メモリセルアレイ１０２とに分割される。正規
メモリセルアレイ１０１については、４個の列ごとに１
対のグローバルＩ／Ｏ線対が設けられる。正規メモリセ
ルアレイ１０１全体には、ｎ本のグローバルＩ／Ｏ線対
ＧＩＯ１，／ＧＩＯ１〜ＧＩＯｎ，／ＧＩＯｎが配置さ
れる。

【００５４】実施の形態１の半導体記憶装置１は、グロ
ーバルＩ／Ｏ線対を並列して多数配置することにより一
度の列選択動作において取扱うことのできるデータ数、
すなわちデータレートを向上することを目的とするもの
である。ただし、グローバルＩ／Ｏ線対を４個の列ごと
に設けたのは単なる例示であって、１つのグローバルＩ
／Ｏ線対に対応づけられる列の数を限定するものではな
い。

【００５５】また、正規メモリセルアレイ１０１は、行
方向に沿って分割されるＮ個のセンスアンプブロック１
０３を含む。同一のセンスアンプブロックに属するセン
スアンプは、共通のセンスアンプ活性化信号によって活
性化される。

【００５６】このように正規メモリセルアレイ１０１
は、対応するグローバルＩ／Ｏ線対およびセンスアンプ
ブロックによってＮ×ｎ個のサブブロック１１０に分割
される。サブブロック１１０は、Ｎ個のサブブロックの
行とｎ個のサブブロックの列とに配置される。

【００５７】サブブロック１１０ごとに列選択ゲート２
００が設けられる。列選択ゲート２００は、コラム選択
信号Ｙｉｊに応じて対応する列のビット線対ＢＬ，／Ｂ
Ｌとグローバル入出力線ＧＩＯとの間でデータの授受を
行なう。

【００５８】コラム選択信号Ｙｉｊは、読出動作時の列
選択を行なうための読出コラム選択信号ＹＲｉｊと、書
込読出動作時の列選択を行なうための書込コラム選択信
号ＹＷｉｊとを含む。ここで添字ｉはセンスアンプブロ
ックの番号を示し、添字ｊは同一サブブロック内におけ
る列の番号を示す（本実施の形態１においては、ｉ＝１
〜Ｎ，ｊ＝１〜４）。

【００５９】コラム選択信号Ｙｉｊは、列デコーダ５０
によってセンスアンプブロックごとに生成される。すな
わち、本実施の形態においては、Ｙ１１〜Ｙ１４，・・
・，ＹＮ１〜ＹＮ４が生成される。

【００６０】コラム選択線は、読出コラム選択線ＲＣＳ
Ｌｉｊおよび書込コラム選択線ＷＣＳＬｉｊを含む。読
出コラム選択信号ＹＲｉｊは、読出コラム選択信号線Ｒ
ＣＳＬｉｊによって伝達され、書込コラム選択信号ＹＷ
ｉｊは、書込コラム選択線ＷＣＳＬｉｊによって伝達さ
れる。

【００６１】図３は、列選択ゲート２００の構成を詳細
に示す回路図である。図３を参照して、サブブロック１
１０に含まれる４個の列にそれぞれ対応して、ビット線
対ＢＬ１，／ＢＬ１〜ＢＬ４，／ＢＬ４が設けられる。
ビット線対ＢＬ１，／ＢＬ１〜ＢＬ４，／ＢＬ４に読出
されたデータは、それぞれセンスアンプＳＡ１〜ＳＡ４
によって増幅される。

【００６２】列選択ゲート２００は、読出動作に関連し
て、各列に対応して設けられたリードゲート回路ＲＧＴ
Ｏ１〜４と、読出コラム選択ゲートＲＣＳＧ１〜４と、
トランジスタゲートＴＧＲを介してグローバルＩ／Ｏ線
対ＧＩＯ，／ＧＩＯと接続されるローカル読出線対ＬＲ
Ｏ，／ＬＲＯを含む。

【００６３】リードゲート回路ＲＧＴＯ１はリードゲー
トトランジスタＱＲＯ１１およびＱＲＯ１２を有し、読
出コラム選択ゲートＲＣＳＧ１はトランジスタＱＲＮ１
３およびＱＲＮ１４を有する。リードゲートトランジス
タＱＲＯ１１は、／ＢＬ１に接続されたゲートを有し、
接地配線９１とトランジスタＱＲＮ１３とを接続する。
同様にリードゲートトランジスタＱＲＯ１２は、ＢＬ１
に接続されたゲートを有し、接地配線９１とトランジス
タＱＲＮ１４とを接続する。

【００６４】トランジスタＱＲＮ１３および１４は、読
出コラム選択信号ＹＲｉ１を伝達する読出コラム選択線
ＲＣＳＬｉ１に接続されたゲートを有し、読出コラム選
択信号ＹＲｉ１に応答してリードゲートトランジスタＱ
ＲＯ１１および１２をローカル読出線対ＬＲＯ，／ＬＲ
Ｏと接続する。トランジスタゲートＴＧＲは、読出動作
時に活性化（“Ｈ”レベル）される制御信号ＲＤＯに応
じて読出ローカル線対ＬＲＯ，／ＬＲＯとグローバルＩ
／Ｏ線対ＧＩＯ，／ＧＩＯとをそれぞれ接続する。

【００６５】このような構成とすることにより、“Ｈ”
レベルのデータを伝達するビット線対の一方に対応した
リードゲートトランジスタＱＲＯ１１，ＱＲＯ１２のい
ずれか一方が導通し、読出コラム選択信号の活性化に応
じて直接ローカル読出線対およびグローバルＩ／Ｏ線対
を駆動する。これによりグローバルＩ／Ｏ線対ＧＩＯ，
／ＧＩＯに生じた電圧差はメインアンプ（図示せず）に
よって増幅され読出データとして取出される。

【００６６】ビット線対ＢＬ２，／ＢＬ２〜ＢＬ４，／
ＢＬ４に対応したリードゲート回路ＲＧＴＯ２〜４およ
び読出コラム選択ゲートＲＣＳＧ２〜４の構成および動
作も同様であるので説明は繰返さない。

【００６７】さらに列選択ゲート２００は、書込動作に
関連して書込コラム選択ゲートＷＣＳＧ１〜４と、書込
動作時に活性化（“Ｈ”レベル）される制御信号ＷＴＩ
に応じて導通するトランジスタゲートＴＧＷと、トラン
ジスタゲートＴＧＷを介してグローバルＩ／Ｏ対ＧＩ
Ｏ，／ＧＩＯと接続されるローカル書込線対ＬＷＩ，／
ＬＷＩとを含む。

【００６８】書込コラム選択ゲートＷＣＳＧ１は、ＢＬ
とＬＷＩとを接続するトランジスタＱＷＮ１１および／
ＢＬと／ＬＷＩとを接続するトランジスタＱＷＮ１２を
有する。トランジスタＱＷＮ１１およびＱＷＮ１２は、
書込コラム選択信号ＹＷｉ１を伝達する書込コラム選択
線ＷＣＳＬｉ１に接続されたゲートを有する。書込コラ
ム選択ゲートＷＣＳＧ２〜４も同様に、トランジスタＱ
ＷＮ２１〜４２を含む。

【００６９】書込コラム選択信号ＹＷｉ１〜４に応じて
書込コラム選択ゲートＷＣＳＧ１〜４が導通することに
より、グローバルＩ／Ｏ線対ＧＩＯ，／ＧＩＯのデータ
がローカル書込線対ＬＷＩ，／ＬＷＩを介して書込コラ
ム選択信号によって選択された列に対応するビット線対
に書込まれる。

【００７０】このように実施の形態１の半導体記憶装置
１においては、グローバルＩ／Ｏ線対を並列に多数配置
することによってデータレートを向上するとともに、ダ
イレクトセンス方式を採用することによってデータ読出
の高速化を図ることができる。

【００７１】［実施の形態２］しかしながら、実施の形
態１においては、データレートの向上と高速化を図るこ
とができるものの、接地配線９１は多数のリードゲート
トランジスタによって共有されるため多大な電流を供給
することが必要となり、接地配線の配線幅を十分太くす
る必要が生じる。また、従来の技術でも述べたように、
ダイレクトセンス方式の採用により、コラム選択ゲート
を読出／書込別に設ける必要が生じること、およびリー
ドゲート回路を設ける必要が生じることから素子数の増
加を招く。これらにより、レイアウト面積が増大すると
いうデメリットが生じる。

【００７２】実施の形態２においては、ダイレクトセン
ス方式においてレイアウト面積の増大を緩和するための
列選択ゲートの構成を提供する。

【００７３】図４は、本発明の実施の形態２の列選択ゲ
ート２２０の構成を示す回路図である。

【００７４】図４を参照して、列選択ゲート２２０のリ
ードゲート回路ＲＧＴ１〜４は、列選択ゲート２００の
リードゲート回路と比較して、リードゲート回路を構成
するリードゲートトランジスタＱＲＮ１１〜ＱＲＮ４２
のソースが接地配線９１と接続されず、読出コラム選択
信号ＹＲｉ１〜４を伝達する読出コラム選択線ＲＣＳＬ
ｉ１〜４のそれぞれと接続される点で異なる。詳しくは
後ほど述べるが、リードゲート回路をこのような構成と
することにより、列選択ゲート２００に設けられていた
読出コラム選択ゲートＲＣＳＧ１〜４を省略することが
できる。

【００７５】また、実施の形態２においては、グローバ
ルＩ／Ｏ線対ＧＩＯ，／ＧＩＯに対して、メインリード
アンプ１３０、Ｖｃｃ２電源配線９３、プリチャージス
イッチ１３１および高抵抗負荷ＨＲＰ１，ＨＲＰ２が設
けられる点が実施の形態１の構成と異なる。

【００７６】プリチャージスイッチ１３１は、読出動作
に応じて活性化される制御信号ＲＤＯによって制御さ
れ、読出動作時にグローバルＩ／Ｏ線対ＧＩＯ，／ＧＩ
Ｏを高抵抗負荷ＨＲＰ１，ＨＲＰ２を介してＶｃｃ２電
源配線９３と接続することによりＶｃｃ２にプリチャー
ジする。メインリードアンプ１３０は、プリチャージさ
れたグローバルＩ／Ｏ線対ＧＩＯ，／ＧＩＯ上にリード
ゲート回路ＲＧＴ１〜４のいずれかが選択的に導通され
ることに応じて生じる電圧差を増幅する。

【００７７】書込コラム選択ゲートＷＣＳＧ１〜４およ
びトランジスタゲートＴＧＲ，ＴＧＷの構成は列選択ゲ
ート２００の場合と同様であるので説明は繰返さない。

【００７８】読出コラム選択信号ＹＲｉ１〜４は、選択
する列において活性化（“Ｌ”レベル）され、その他の
列において非活性化（“Ｈ”レベル）される。これによ
り列選択ゲート２２０は、読出コラム選択信号によって
活性化された読出コラム選択線により選択的に接地電位
を与えられるため、共通の接地配線を設けることが不要
となり、かつ、読出コラム選択ゲートを省略しても列選
択動作を可能とするものである。

【００７９】次に、列選択ゲート２２０の動作を各動作
信号の波形図に基づいて説明する。図５は、列選択ゲー
ト２２０の各動作信号の波形図である。

【００８０】図５においては、一例として、ビット線対
のうちＢＬ１より“Ｈ”レベルデータ、／ＢＬ１より
“Ｌ”レベルデータを読出す場合の読出動作および、そ
の後ＢＬ１に“Ｌ”レベルデータ、／ＢＬ１に“Ｈ”レ
ベルデータを書込む場合の書込動作について説明する。

【００８１】時刻ｔ１１において、ビット線対ＢＬ１，
／ＢＬ１のデータを読出すために読出コラム選択信号Ｙ
Ｒｉ１が活性化（“Ｌ”レベル）される。その他の読出
コラム選択信号ＹＲｉ２〜４は非活性状態（“Ｈ”レベ
ル）のままである。

【００８２】これに先立って、読出動作を開始するため
に制御信号ＲＤＯが活性化（“Ｈ”レベル）され、グロ
ーバル入出力線対ＧＩＯ，／ＧＩＯは、予めＶｃｃ２に
プリチャージされる。

【００８３】読出コラム選択信号ＹＲｉ１の活性化とほ
ぼ同時のタイミングにおいて、ワード線が活性化されビ
ット線対ＢＬ１に“Ｈ”レベル、／ＢＬ１に“Ｌ”レベ
ルのデータがそれぞれ読出される。

【００８４】これにより、リードゲートトランジスタＱ
ＲＮ１２のゲートソース間電圧Ｖｇｓ１はＶｃｃ１（ビ
ット線振幅）となるため、リードゲートトランジスタＱ
ＲＮ１２はオンする。一方、／ＢＬ１をゲートに受ける
リードゲートトランジスタＱＲＮ１１のゲートソース間
電圧Ｖｇｓ２は０となりオフ状態を維持する。

【００８５】リードゲートトランジスタＱＲＮ１２のオ
ンに伴ってローカル読出線／ＬＲＯを介してグローバル
Ｉ／Ｏ線対のうち／ＧＩＯについて、Ｖｃｃ２配線９３
〜高抵抗負荷ＨＲＰ２〜／ＧＩＯ〜／ＬＲＯ〜ＱＲＮ１
２〜ＲＣＳＬｉ１（Ｖｓｓ）の間に電流経路が形成さ
れ、／ＧＩＯの電位は、プリチャージ電位であるＶｃｃ
２からΔＶだけ降下する。一方、ＧＩＯの電位はＶｃｃ
２に維持される。

【００８６】メインリードアンプ１３０は、グローバル
Ｉ／Ｏ線対に生じた電位差ΔＶを増幅し、出力信号ＭＡ
Ｏ（“Ｈ”レベル）および／ＭＡＯ（“Ｌ”レベル）を
発生する。

【００８７】一方、このようにビット線対ＢＬ１，／Ｂ
Ｌ１について列選択動作が行なわれている場合におい
て、他のビット線対に対応するリードゲートトランジス
タのうち電位降下ΔＶが生じた／ＧＩＯと接続されたリ
ードゲートトランジスタＱＲＮ２２，３２，４２におけ
るゲートソース間電圧Ｖｇｓ３は、Ｖｃ（Ｖｃ＝Ｖｃｃ
１−（Ｖｃｃ２−ΔＶ））に上昇する。このとき、列選
択動作が正常に行なわれるためには、これらのリードゲ
ートトランジスタがオフ状態を維持すること、すなわち
電圧ＶｃがリードゲートトランジスタＱＲＮのしきい電
圧Ｖｔｎを超えないことが必要である。

【００８８】電圧降下ΔＶは、先に述べた電流経路に流
れる電流をｉとし、高抵抗負荷の抵抗値をＲＨとする
と、ΔＶ＝ｉ・ＲＨと示される。電流ｉは、リードゲー
トトランジスタＱＲＮの電流駆動能力によって定められ
る値である。

【００８９】よって、列選択ゲート２２０においては、
リードゲートトランジスタＱＲＮの電流駆動能力および
高抵抗負荷の抵抗値ＲＨを、下記（１）式を満足する範
囲に設定することが必要である。

【００９０】Ｖｃｃ２−ｉ・ＲＨ＞Ｖｃｃ１−Ｖｔｎ・・・（１）（Ｖｃｃ１：ビット線対の“Ｈ”レベル電位，Ｖｃｃ２：グローバルＩ／Ｏ線対の“Ｈ”レベル電位，Ｖｔｎ：リードゲートトランジスタＱＲＮのしきい電
圧）また、高抵抗負荷ＨＲＰ１およびＨＲＰ２に、Ｐ型ＭＯ
Ｓトランジスタを使用することにより、高抵抗負荷に生
じる電位差を一定値以下にクランプすることも可能とな
り、より安定した動作を実現することが可能となる。

【００９１】上記の構成および設定を行なうことによ
り、接地配線および読出コラム選択ゲートの設置が不要
となり、レイアウト面積の増大を緩和しつつ、列選択ゲ
ート２００と同等の効果を得ることが可能な列選択ゲー
ト２２０を得ることができる。

【００９２】次に、書込動作時について説明する。時刻
ｔ１２において制御信号ＷＴＩが活性化され、グローバ
ル入出力線対ＧＩＯに“Ｌ”レベル、／ＧＩＯに“Ｈ”
レベルの書込データが伝達される。

【００９３】時刻ｔ１３において書込コラム選択信号Ｙ
Ｗｉ１が活性化されることによって、書込コラム選択ゲ
ートＷＣＳＧ１を構成するトランジスタＱＷＮ１１，１
２が導通し、グローバルＩ／Ｏ線対ＧＩＯ（“Ｌ”レベ
ル）および／ＧＩＯ（“Ｈ”レベル）のデータがローカ
ル書込線ＬＷＩ，／ＬＷＩを介してビット線対ＢＬ１，
／ＢＬ１に書込まれる。

【００９４】［実施の形態２の変形例１］図６は、本発
明の実施の形態２の変形例１の半導体記憶装置の列選択
に関連する回路の構成を示す図である。

【００９５】図６を参照して、実施の形態２の変形例の
半導体記憶装置においては、グローバルＩ／Ｏ線対ＧＩ
Ｏ，／ＧＩＯを、読出データ専用のグローバル読出デー
タバス対ＧＲＤＢ，／ＧＲＤＢと書込データ専用のグロ
ーバル書込データバス対ＧＷＤＢ，／ＧＷＤＢとに分割
し、独立して設置することを特徴とする。

【００９６】このように、グローバルＩ／Ｏ線対をグロ
ーバル読出データバス対とグローバル書込データバス対
とに分割することにより列選択ゲート２２２において
は、信号ＲＤＯおよび信号ＷＴＩに応じて制御されるト
ランジスタゲートＴＧＲ，ＴＧＷを省略することがで
き、さらに回路素子を減少させることができる。その他
の構成および動作に付いては、列選択ゲート２２０と同
様であるので、説明は繰り返さない。

【００９７】グローバルデータ線を読出用と書込用に分
割することにより読出動作と書込動作とを完全に分離す
ることができ、両者の完全並列動作化が可能となり、さ
らなるデータ処理能力の向上を図ることが可能となる。

【００９８】［実施の形態２の変形例２］図７は、実施
の形態２の変形例２の半導体記憶装置の列選択に関連す
る回路の構成を示す図である。

【００９９】図７を参照して、実施の形態２の変形例２
の半導体記憶装置の列選択ゲート２２４においては、リ
ードゲート回路ＲＧＴＰ１〜４を構成するリードゲート
トランジスタＱＲＰ１１〜４２がＰ型ＭＯＳトランジス
タによって構成されていることが特徴である。このよう
に、実施の形態２で述べた列選択ゲートの構成はリード
ゲートトランジスタをＰ型ＭＯＳトランジスタとしても
実現することができる。

【０１００】なお、列選択ゲート２２４においては、選
択された列に対応する読出コラム選択信号は“Ｈ”レベ
ルで活性化され、“Ｌ”レベルで非活性化される。

【０１０１】また、グローバルＩ／Ｏ線対ＧＩＯ，／Ｇ
ＩＯは、プリチャージスイッチ１３２および高抵抗負荷
ＨＲＮ１，ＨＲＮ２によって、読出動作時に電位Ｖｓｓ
にプリチャージされる。

【０１０２】さらに、電流経路が形成された場合にグロ
ーバルＩ／Ｏ線対に生じる電圧上昇ΔＶ′によって、非
活性状態の読出コラム選択線と接続されたリードゲート
トランジスタＱＲＰが導通しないために、列選択ゲート
２２４においては、リードゲートトランジスタＱＲＰの
電流駆動能力および高抵抗負荷の抵抗値は下記（２）式
を満足する範囲となるように設計されることが必要であ
る。

【０１０３】ｉ・ＲＨ＜Ｖｔｐ・・・（２）（ｉ：リードゲートトランジスタＱＲＰの電流駆動能
力，ＲＨ：高抵抗負荷の抵抗値，Ｖｔｐ：リードゲートトランジスタＱＲＰのしきい電
圧）その他の構成および動作に付いては、列選択ゲート２２
０と同様であるので、説明は繰り返さない。

【０１０４】［実施の形態２の変形例３］次に、実施の
形態２の変形例３においては、実施の形態２の列選択ゲ
ート２２０を含む複数のサブブロックに対して階層型Ｉ
／Ｏ線構成を適用した半導体記憶装置の構成を提供す
る。

【０１０５】図８は、階層型Ｉ／Ｏ線を適用した本発明
の実施の形態２の変形例３の半導体記憶装置の列選択に
関連する回路の構成を示す概略図である。

【０１０６】図８を参照して、階層型Ｉ／Ｏ線を適用し
た本発明の実施の形態２の半導体記憶装置においては、
複数のサブブロック１１０ａ，１１０ｂ，・・に対し
て、共通にグローバル読出データバス対ＧＲＤＢ，／Ｇ
ＲＤＢとグローバル書込データバス対ＧＷＤＢ，／ＧＷ
ＤＢとが配置される。

【０１０７】サブブロック１１０ａに対応して、列選択
ゲート２２５ａと、ローカル読出線対ＬＲＯａ，／ＬＲ
Ｏａと、ローカル書込線対ＬＷＩａ，／ＬＷＩａとが設
けられる。サブブロック１１０ｂに対しても同様に、列
選択ゲート２２５ｂと、ローカル読出線対ＬＲＯｂ，／
ＬＲＯｂと、ローカル書込線対ＬＷＩｂ，／ＬＷＩｂと
が設けられる。

【０１０８】列選択ゲート２２５ａは、サブブロック内
のビット線対ＢＬ１ａ，／ＢＬ１ａ〜ＢＬ４ａ，／ＢＬ
４ａのそれぞれ対応して設けられるリードゲート回路Ｒ
ＧＴａ１〜４と書込コラム選択ゲートＷＣＳＧａ１〜４
とを含む。

【０１０９】ＲＧＴａ１は、Ｎ型ＭＯＳトランジスタＱ
ａ１１およびＱａ１２を含む。Ｑａ１１およびＱａ１２
とビット線対ＢＬ１ａ，／ＢＬ１ａおよび読出コラム選
択線ＲＣＳＬａ１との接続方法については、列選択ゲー
ト２２２の場合と同様である。ＲＧＴａ２〜４について
も同様である。ＷＣＳＧａ１は、Ｎ型ＭＯＳトランジス
タＱＷａ１１およびＱＷａ１２を含む。ＱＷａ１１およ
びＱＷａ１２とビット線対ＢＬ１ａ，／ＢＬ１ａおよび
書込コラム選択線ＷＣＳＬａ１との接続方法について
は、列選択ゲート２２２と同様である。ＷＣＳＧａ２〜
４についても同様である。

【０１１０】列選択ゲート２２５ａは、サブブロック１
１０ａが属するセンスアンプブロックに対して生成され
る読出コラム選択信号ＹＲａｊ（ｊ＝１〜４）および書
込コラム選択信号ＹＷａｊ（ｊ＝１〜４）を読出コラム
選択線ＲＣＳＬａ１〜４および書込コラム選択線ＷＣＳ
Ｌａ１〜４によって受ける。与えられる読出コラム選択
信号ＹＲａｊおよび書込コラム選択信号ＹＷａｊに対す
るリードゲート回路ＲＧＴａ１〜４と書込コラム選択ゲ
ートＷＣＳＧａ１〜４の動作は、列選択ゲート２２２の
場合と同様であるので、説明は繰り返さない。

【０１１１】同様に、列選択ゲート２２５ｂは、サブブ
ロック内のビット線対ＢＬ１ｂ，／ＢＬ１ｂ〜ＢＬ４
ｂ，／ＢＬ４ｂのそれぞれ対応して設けられるリードゲ
ート回路ＲＧＴｂ１〜４と書込コラム選択ゲートＷＣＳ
Ｇｂ１〜４とを含む。

【０１１２】列選択ゲート２２５ｂは、サブブロック１
１０ｂが属するセンスアンプブロックに対して生成され
る読出コラム選択信号ＹＲｂｊ（ｊ＝１〜４）および書
込コラム選択信号ＹＷｂｊ（ｊ＝１〜４）を読出コラム
選択線ＲＣＳＬｂ１〜４および書込コラム選択線ＷＣＳ
Ｌｂ１〜４によって受ける。与えられる読出コラム選択
信号ＹＲｂｊおよび書込コラム選択信号ＹＷｂｊに対す
るリードゲート回路ＲＧＴｂ１〜４と書込コラム選択ゲ
ートＷＣＳＧｂ１〜４の動作は、列選択ゲート２２５ａ
と同様である。

【０１１３】サブブロック１１０ａ，１１０ｂの各々
は、異なるセンスアンプブロックに属し、センスアンプ
ＳＡａ１〜ＳＡａ４とＳＡｂ１〜ＳＡｂ４とは、独立に
活性化される。

【０１１４】実施の形態２の変形例３の半導体記憶装置
においては、同一のグローバル読出データバス対が異な
るセンスアンプブロックに属するサブブロック間で共有
されるため、列選択動作を正常に行なうにはグローバル
読出データバス対にデータが読出された場合において、
非選択のサブブロックの活性化されていない読出コラム
選択信号に対応するリードゲートトランジスタがオフ状
態を維持することが必要である。

【０１１５】図９は、図８の半導体記憶装置の各部の動
作信号の波形図である。図９においては、一例として、
サブブロック１１０ａのビット線対ＢＬ１ａより“Ｈ”
レベルデータ、／ＢＬ１ａより“Ｌ”レベルデータを読
出す場合の読出動作について説明する。時刻ｔ２１にお
いて、ビット線対ＢＬ１ａ，／ＢＬ１ａのデータを読出
すために読出コラム選択信号ＹＲａ１が活性化（“Ｌ”
レベル）される。その他の読出コラム選択信号ＹＲａ２
〜４，ＹＲｂ１〜４は、非活性状態（“Ｈ”レベル）の
ままである。

【０１１６】これに先立って、読出動作を開始するため
に制御信号ＲＤＯが活性化（“Ｈ”レベル）され、グロ
ーバル読出データバス対ＧＲＤＢ，／ＧＲＤＢは、予め
Ｖｃｃ２にプリチャージされる。

【０１１７】読出コラム選択信号ＹＲａ１の活性化とほ
ぼ同時のタイミングにおいて、ワード線が活性化されビ
ット線対ＢＬ１ａに“Ｈ”レベル、／ＢＬ１ａに“Ｌ”
レベルのデータがそれぞれ読出される。

【０１１８】これにより、リードゲートトランジスタＱ
ａ１２のゲートソース間電圧Ｖｇｓ１ａはＶｃｃ１（ビ
ット線振幅）となるため、リードゲートトランジスタＱ
ａ１２はオンする。一方、／ＢＬ１ａをゲートに受ける
リードゲートトランジスタＱａ１１のゲートソース間電
圧は０となりオフ状態を維持する。

【０１１９】リードゲートトランジスタＱａ１２のオン
に伴って、／ＧＲＤＢの電位は、図５で説明したのと同
様にプリチャージ電位であるＶｃｃ２からΔＶだけ降下
する。ＧＲＤＢの電位は、Ｖｃｃ２に維持される。

【０１２０】メインリードアンプ１３０は、グローバル
読出データバス対に生じた電位差ΔＶを増幅し、出力信
号ＭＡＯ（“Ｈ”レベル）および／ＭＡＯ（“Ｌ”レベ
ル）を発生する。

【０１２１】この場合において、サブブロック１１０ａ
に含まれる他のリードゲートトランジスタがオフ状態を
維持するためには、電圧降下ΔＶが生じた／ＧＲＤＢと
接続されたリードゲートトランジスタＱａ２２，３２，
４２におけるゲートソース間電圧Ｖｇｓ２ａ（＝Ｖｃ）
が上述した（１）式を満たすようにようにリードゲート
トランジスタＱａの電流駆動能力および高抵抗負荷の抵
抗値ＲＨを設計する必要がある。

【０１２２】このとき、非選択状態であるサブブロック
１１０ｂにおいては、各ビット線対はプリチャージ電位
Ｖｐｃにプリチャージされているため、電圧降下ΔＶが
生じた／ＧＲＤＢと接続されたリードゲートトランジス
タＱｂ１２，２２，３２，４２におけるゲートソース間
電圧Ｖｇｓｂは、Ｖｃ′（Ｖｃ′＝Ｖｐｃ−（Ｖｃｃ２
−ΔＶ））に上昇する。このとき、列選択動作が正常に
行なわれるためには、これらのリードゲートトランジス
タがオフ状態を維持すること、すなわち電圧Ｖｃ′がリ
ードゲートトランジスタＱｂのしきい電圧Ｖｔｎを超え
ないことが必要である。

【０１２３】よって、列選択ゲート２２５ａ，２２５ｂ
においては、リードゲートトランジスタＱａ１１〜Ｑｂ
４２の電流駆動能力および高抵抗負荷の抵抗値ＲＨを、
上記（１）式および下記（３）式をさらに満足する範囲
に設定することが必要である。

【０１２４】Ｖｃｃ２−ｉ・ＲＨ＞Ｖｐｃ−Ｖｔｎ・・・（３）（Ｖｐｃ：ビット線対のプリチャージ電位，Ｖｃｃ２：グローバルＩ／Ｏ線対の“Ｈ”レベル電位，Ｖｔｎ：リードゲートトランジスタＱａ１１〜Ｑｂ４２
のしきい電圧）書込動作については列選択ゲート２２２の場合と同様で
あるので、説明は繰り返さない。上記の構成および設計
により、各サブブロックにおいてローカル読出／書込線
対とグローバルデータバス線対との間に選択スイッチを
設けることが不要となる。すなわち、Ｉ／Ｏ線同士の接
続を制御するスイッチを多数配置することによるレイア
ウト面積の増加なく、階層型Ｉ／Ｏ線構成の採用による
データ伝達の高速化のメリットを享受することができ
る。

【０１２５】［実施の形態３］実施の形態３において
は、階層型Ｉ／Ｏ線構成を適用した他の構成の半導体記
憶装置を提供する。

【０１２６】図１０は、本発明の実施の形態３の半導体
記憶装置の列選択に関連する回路の構成を示す図であ
る。

【０１２７】図１０を参照して、実施の形態３の半導体
記憶装置においては、同一のグローバル読出データバス
対ＧＲＤＢ，／ＧＲＤＢおよびグローバル書込データバ
ス対ＧＷＤＢ，／ＧＷＤＢに接続されるＮ個のサブブロ
ックのうちから１つのサブブロックを選択するために活
性化（“Ｈ”レベル）される信号であるセンスアンプブ
ロックのデコード信号ＹＷａ，ＹＷｂが書込サブブロッ
ク選択線ＷＣＳＬａ，ＷＣＳＬｂによってそれぞれ伝達
される。

【０１２８】列選択ゲート２３０ａ，２３０ｂは、列選
択ゲート２２５ａ，２２５ｂと比較して、ローカル書込
線対とグローバル書込データバス対との間にトランジス
タゲートＴＧａ，ＴＧｂをさらに含む。トランジスタゲ
ートＴＧａは、信号ＹＷａによって制御され，トランジ
スタゲートＴＧｂは、信号ＹＷｂによって制御される。

【０１２９】すなわち、サブブロック１１０ａが属する
センスアンプブロックが活性化される場合にはトランジ
スタゲートＴＧａが導通し、サブブロック１１０ｂが属
するセンスアンプブロックが活性化される場合にはトラ
ンジスタゲートＴＧｂが導通する。各サブブロックの列
選択ゲートは、同様のトランジスタゲートを含む。

【０１３０】その他の構成および動作は列選択ゲート２
２５ａ，２２５ｂと同一であるので説明は繰り返さな
い。

【０１３１】一般に、データ読出動作がデータ線対に生
じた微小電位差を増幅することによって行なわれるのに
対し、データ書込動作は、データ線対の一方に“Ｈ”レ
ベルに相当する振幅を有する電圧信号を伝達することに
よって行なわれるため、データ書込動作はデータ読出動
作との間では動作速度に差が生じ、半導体記憶装置全体
の動作速度が書込動作速度によって制約を受けるケース
も生じる。

【０１３２】実施の形態３の構成とすることにより、書
込動作時におけるＩ／Ｏ線対の寄生容量の低減を図り、
書込動作の高速化によって上述した問題点を回避して半
導体記憶装置の高速化を図ることができる。

【０１３３】［実施の形態４］実施の形態１から３にお
いては、データレートを向上しかつ高速動作化が可能な
半導体記憶装置の構成について示したが、これらの半導
体記憶装置の列選択ゲートにおいては、読出コラム選択
線および書込コラム選択線が互いに平行に行方向に延在
して配置される配線としてセンスアンプと同一エリア上
に配置されるため、この部分のレイアウト面積が増大
し、チップ面積の増大に至るという問題点が新たに生じ
てしまう。

【０１３４】実施の形態４および５においては、読出コ
ラム選択線および書込コラム選択線の少なくとも一部を
列方向に配置することにより、レイアウト面積の増大を
緩和する半導体記憶装置の構成を提供する。

【０１３５】図１１は、実施の形態４の半導体記憶装置
の列選択に関連する回路の構成を示す概念図である。

【０１３６】図１１を参照して、実施の形態４の半導体
記憶装置においては、読出コラム選択信号ＹＲｉｊおよ
び書込コラム選択信号ＹＷｉｊを、センスアンプブロッ
クをデコードして発生される信号ＹＲｉ，ＹＷｉとサブ
ブロック内の全てのメモリセル列を選択するための信号
ＹＲｊおよびＹＷｊとに分割する。さらに、このように
分割されたコラム選択信号を伝達するコラム選択線をそ
れぞれビット線対と平行になる方向に設けることによ
り、行方向に配置される配線数の著しい増加を回避し、
レイアウト面積の増大を回避しようとするものである。

【０１３７】実施の形態４の半導体記憶装置において
は、読出コラム選択信号ＹＲｉは、各センスアンプブロ
ックに対して独立に設定される信号であり（ｉ＝１〜
Ｎ）、信号ＲＤＯが活性化され、かつ対応するセンスア
ンプブロックが選択されている場合に活性化される信号
である。

【０１３８】また、読出コラム選択信号ＹＲｊは、列方
向に配置されるＮ個のサブブロックに対して共通に与え
られる信号であり、１つのＹＲｊによって、上記Ｎ個の
サブブロックにおいてサブブロック内の全ての列が選択
される。信号ＹＲｊは、サブブロックの列の個数分設け
られる（ｊ＝１〜ｎ）。

【０１３９】信号ＹＲｉは、Ｎ本の読出コラム選択線Ｒ
ＣＳＬｉ（ｉ＝１〜Ｎ）によって伝達され、信号ＹＲｊ
は、ｎ本の読出コラム選択線ＲＣＳＬｊ（ｊ＝１〜ｎ）
によって伝達される。

【０１４０】信号ＹＷｉ，ＹＷｊは、ＹＲｉ，ＹＲｊと
同様に設定され、ｎ本の書込コラム選択線ＷＣＳＬｊ
（ｊ＝１〜ｎ）およびＮ本の書込コラム選択線ＷＣＳＬ
ｉ（ｉ＝１〜Ｎ）によって伝達される。

【０１４１】信号ＹＲｉ，ＹＷｉ，ＹＷｊは、活性化時
において“Ｈ”レベルとなるように定められる。一方、
信号ＹＲｊは活性化時において“Ｌ”レベルとなる様に
定められる。

【０１４２】上記読出コラム選択線ＲＣＳＬｉ，ＲＣＳ
Ｌｊおよび書込コラム選択線ＷＣＳＬｉ，ＷＣＳＬｊ
は、ビット線対と平行な方向に沿って配置される。

【０１４３】実施の形態４の半導体記憶装置の列選択ゲ
ート２４０においては、１回の列選択によって同一サブ
ブロック内に属するすべての列のデータが読出あるいは
書込の対象となるため、ローカル読出線対およびローカ
ル書込線対に代わって読出データバス対ＲＤＢ１，／Ｒ
ＤＢ１〜ＲＤＢ４，／ＲＤＢ４および書込データバス対
ＷＤＢ１，／ＷＤＢ１〜ＷＤＢ４，／ＷＤＢ４が設けら
れる。これに対応してグローバルＩ／Ｏ線対も４組ず
つ、ＧＩＯ１，／ＧＩＯ１〜ＧＩＯ４，／ＧＩＯ４が設
けられる。

【０１４４】メインリードアンプ１３０およびプリチャ
ージスイッチ１３１は、グローバルデータＩ／Ｏ線対ご
とに設けられる。図１０には、グローバルデータＩ／Ｏ
線対ＧＩＯ１，／ＧＩＯ１に対応するメインリードアン
プ１３０およびプリチャージスイッチ１３１のみを代表
的に記載している。図示しないが、残りのグローバルデ
ータＩ／Ｏ線対ＧＩＯ２，／ＧＩＯ２〜ＧＩＯ４，／Ｇ
ＩＯ４のそれぞれの組に対しても、同様にメインリード
アンプ１３０およびプリチャージスイッチ１３１が配置
される。

【０１４５】列選択ゲート２４０は、ビット線対ＢＬ
１，／ＢＬ１〜ＢＬ４，／ＢＬ４のそれぞれに対応して
リードゲートＲＧＴＶ１〜４と書込コラム選択ゲートＷ
ＣＳＧＶ１〜４とを含む。

【０１４６】リードゲート回路ＲＧＴＶ１は、リードゲ
ートトランジスタＱＲＶ１１，ＱＲＶ１２を含む。

【０１４７】リードゲートトランジスタＱＲＶ１１は、
／ＢＬ１に接続されたゲートを有し、読出データバス対
の一方／ＲＤＢ１と読出コラム選択線ＲＣＳＬｊを接続
することによって、読出コラム選択線ＲＣＳＬｊが活性
化（“Ｌ”レベル）された場合に、／ＢＬ１のデータを
／ＲＤＢ１に読出す。リードゲートトランジスタＱＲＶ
１２は、ＢＬ１に接続されたゲートを有し、読出データ
バス対の他方ＲＤＢ１と読出コラム選択線ＲＣＳＬｊを
接続することによって、読出コラム選択線ＲＣＳＬｊが
活性化（“Ｌ”レベル）された場合に、ＢＬ１のデータ
をＲＤＢ１に読出す。

【０１４８】リードゲート回路ＲＧＴＶ２〜４に含まれ
るリードゲートトランジスタも同様に接続され、それぞ
れの列においてビット線対のデータを対応する読出デー
タ線対に読出す。

【０１４９】書込コラム選択ゲートＷＣＳＧＶ１は、ト
ランジスタＱＮＶ１１，ＱＮＶ１２を含む。トランジス
タＱＮＶ１１は、書込コラム選択線ＷＣＳＬｊに接続さ
れたゲートを有し、書込データバス対の一方ＷＤＢ１と
ＢＬ１とを接続することによって、書込コラム選択線Ｗ
ＣＳＬｊが活性化（“Ｈ”レベル）された場合に、ＷＤ
Ｂ１のデータをＢＬ１に書込む。トランジスタＱＮＶ１
２は、書込コラム選択線ＷＣＳＬｊに接続されたゲート
を有し、書込データバス対の他方／ＷＤＢ１と／ＢＬ１
とを接続することによって、書込コラム選択線ＷＣＳＬ
ｊが活性化（“Ｈ”レベル）された場合に、／ＷＤＢ１
のデータを／ＢＬ１に書込む。書込コラム選択ゲートＷ
ＣＳＧＶ２〜４に含まれるトランジスタも同様に接続さ
れ、それぞれの列において書込データバス対のデータを
対応するビット線対に読出す。

【０１５０】列選択ゲート２４０は、トランジスタゲー
トＴＧＲＩをさらに含む。トランジスタゲートＴＧＲＩ
は、読出コラム選択信号ＹＲｉの活性化（“Ｈ”レベ
ル）に応じて、対応して設けられたサブブロックが選択
された場合に導通し、読出データバス対とグローバルＩ
／Ｏ線対とをそれぞれ接続する。

【０１５１】列選択ゲート２４０は、トランジスタゲー
トＴＧＷＩをさらに含む。トランジスタゲートＴＧＷＩ
は、書込コラム選択信号ＹＷｉの活性化（“Ｈ”レベ
ル）に応じて、対応して設けられたサブブロックが選択
された場合に導通し、書込データバス対とグローバルＩ
／Ｏ線対とをそれぞれ接続する。

【０１５２】このような構成とすることにより、読出お
よび書込コラム選択線をビット線と平行な方向に設けて
も正常に列選択動作を行なうことができ、ダイレクトセ
ンス方式の採用によるデータアクセスの高速化およびグ
ローバルＩ／Ｏ線対の並列配置によるデータレートの向
上といった利点を維持したままで、同一方向に設けられ
る信号線の著しい増大に起因するレイアウト面積の増大
という問題点を回避することが可能となる。

【０１５３】［実施の形態４の変形例１］図１２は、本
発明の実施の形態４の変形例１の半導体記憶装置の列選
択に関連する回路の構成を示す回路図である。

【０１５４】図１２の実施の形態４の変形例１の半導体
記憶装置においては、実施の形態４の半導体記憶装置の
構成に加えて、グローバルＩ／Ｏ線対ＧＩＯ１，／ＧＩ
Ｏ１〜ＧＩＯ４，／ＧＩＯ４を、読出データ専用のグロ
ーバル読出データバス対ＧＲＤＢ１，／ＧＲＤＢ１〜Ｇ
ＲＤＢ４，／ＧＲＤＢ４と、書込データ専用のグローバ
ル書込データバス対ＧＷＤＢ１，／ＧＷＤＢ１〜ＧＷＤ
Ｂ４，／ＧＷＤＢ４とに分割し、独立して設置すること
を特徴とする。

【０１５５】グローバルデータ線を読出用と書込用に分
割することにより読出動作と書込動作とを完全に分離す
ることができ、両者の完全並列動作化が可能となり、さ
らなるデータ処理能力の向上を図ることが可能となる。

【０１５６】その他の構成および動作に付いては、実施
の形態４と同様であるので、説明は繰り返さない。

【０１５７】［実施の形態４の変形例２］図１３は、実
施の形態４の変形例２の半導体記憶装置の列選択に関連
する回路の構成を示す回路図である。

【０１５８】実施の形態４の変形例２の半導体記憶装置
においては、書込コラム選択信号ＹＷｉｊは実施の形態
２と同様にＹＷｉｊ（添字ｉ：センスアンプブロック番
号、添字ｊ：同一サブブロック内における列の番号）と
して設定されるが、読出コラム選択信号ＹＲｉｊは、実
施の形態４の場合と同様にセンスアンプブロックをデコ
ードして発生される信号ＹＲｉとサブブロック内の全て
の列を選択するための信号ＹＲｊとに分割される。

【０１５９】図１３の半導体記憶装置の列選択ゲート２
４２は、リードゲート回路ＲＧＴＶ１〜４と書込コラム
選択ゲートＷＣＳＧ１〜４とトランジスタゲートＴＧＷ
とを含む。リードゲート回路ＲＧＴＶ１〜４とトランジ
スタゲートＴＧＲＩとの構成および動作は実施の形態４
の場合と同様であり、書込コラム選択ゲートＷＣＳＧ１
〜４の構成および動作は実施の形態２の場合と同様であ
るので説明は繰返さない。

【０１６０】コラム選択信号および列選択ゲートの構成
を上記とすることにより、読出コラム選択信号ＹＲｉ，
ＹＲｊを伝達する読出コラム選択線ＲＣＳＬｉ，ＲＣＳ
Ｌｊは、図１１の場合と同様にビット線対と平行な方向
に沿って設けられ、書込コラム選択信号ＹＷｉ１〜ｉ４
を伝達する書込コラム選択線ＷＣＳＬｉ１〜ｉ４は、ビ
ット線対と垂直な方向に沿って設けられる。

【０１６１】これにより、読出コラム選択線ＲＣＳＬ
ｉ，ＲＣＳＬｊと書込コラム選択線ＷＣＳＬｉｊとは互
いに直交して設けられる。

【０１６２】このような構成とすることにより、コラム
選択線は、ビット線対と平行な方向と垂直な方向とに分
散して配置されるので、行方向、列方向ともに配線の集
中を緩和することができ、レイアウト上無理なく配置を
行なうことが可能となる。

【０１６３】［実施の形態４の変形例３］図１４は、本
発明の実施の形態４の変形例３の半導体記憶装置の列選
択に関連する回路の構成を示す回路図である。

【０１６４】図１４の実施の形態４の変形例３の半導体
記憶装置においては、実施の形態４の変形例２の半導体
記憶装置の構成に加えて、グローバルＩ／Ｏ線対、ＧＩ
Ｏ１，／ＧＩＯ１〜ＧＩＯ４，／ＧＩＯ４を、読出デー
タ専用のグローバル読出データバス対ＧＲＤＢ１，／Ｇ
ＲＤＢ１〜ＧＲＤＢ４，／ＧＲＤＢ４と、書込データ専
用のグローバル書込データバス対ＧＷＤＢ，／ＧＷＤＢ
とに分割し、独立して設置することを特徴とする。

【０１６５】このように、グローバルＩ／Ｏ線対をグロ
ーバル読出データバス対とグローバル書込データバス対
とに分割することにより列選択ゲート２４３において
は、信号ＷＴＩに応じて制御されるトランジスタゲート
ＴＧＷを省略することができ、さらに回路素子を減少さ
せることができる。その他の構成および動作に付いて
は、実施の形態４の変形例２と同様であるので、説明は
繰り返さない。

【０１６６】グローバルデータバスを読出用と書込用に
分割することにより読出動作と書込動作とを完全に分離
することができ、両者の完全並列動作化が可能となり、
さらなるデータ処理能力の向上を図ることが可能とな
る。

【０１６７】その他の構成および動作は、実施の形態４
の変形例２の場合と同様であるので、説明は繰り返さな
い。

【０１６８】［実施の形態４の変形例４］図１５は、実
施の形態４の他の変形例４の半導体記憶装置の列選択に
関連する回路の構成を示す回路図である。

【０１６９】実施の形態４の変形例４の半導体記憶装置
においては、読出コラム選択信号は、実施の形態２と同
様にＹＲｉｊ（添字ｉ：センスアンプブロック番号，添
字ｊ：同一サブブロック内における列の番号）として設
定されるが、書込コラム選択信号ＹＷｉｊは、実施の形
態４の場合と同様にセンスアンプブロックをデコードし
て発生される信号ＹＷｉとサブブロック内の全ての列を
選択するための信号ＹＷｊとに分割される。

【０１７０】図１５の半導体記憶装置の列選択ゲート２
４４は、リードゲート回路ＲＧＴ１〜４と書込コラム選
択ゲートＷＣＳＧＶ１〜４とトランジスタゲートＴＧＷ
Ｉとを含む。

【０１７１】リードゲート回路ＲＧＴ１〜４の構成およ
び動作は実施の形態２の場合と同様であり、書込コラム
選択ゲートＷＣＳＧＶ１〜４とトランジスタゲートＴＧ
ＷＩとの構成および動作は実施の形態４の場合と同様で
あるので説明は繰返さない。

【０１７２】コラム選択信号および列選択ゲートの構成
を上記とすることにより、書込コラム選択信号ＹＷｉ，
ＹＷｊを伝達する書込コラム選択線ＷＣＳＬｉ，ＷＣＳ
Ｌｊは、図１１の場合と同様にビット線対と平行な方向
に沿って設けられ、読出コラム選択信号ＹＲｉ１〜ｉ４
を伝達する読出コラム選択線ＲＣＳＬｉ１〜ｉ４は、ビ
ット線対と垂直な方向に沿って設けられる。

【０１７３】これにより、読出コラム選択線ＲＣＳＬｉ
ｊと書込コラム選択線ＷＣＳＬｉ，ＷＣＳＬｊとは互い
に直交して設けられる。

【０１７４】このような構成とすることにより、コラム
選択線は、ビット線対と平行な方向と垂直な方向とに分
散して配置されるので、行方向、列方向ともに配線の集
中を緩和することができ、レイアウト上無理なく配置を
行なうことが可能となる。

【０１７５】［実施の形態４の変形例５］図１６は、図
１５に示した本発明の実施の形態４の変形例５の半導体
記憶装置列選択に関連する回路の構成を示す回路図であ
る。

【０１７６】図１６の実施の形態４の変形例５の半導体
記憶装置においては、実施の形態４の変形例４の半導体
記憶装置の構成に加えて、グローバルＩ／Ｏ線対ＧＩＯ
１，／ＧＩＯ１〜ＧＩＯ４，／ＧＩＯ４を、グローバル
書込データバス対ＧＷＤＢ１，／ＧＷＤＢ１〜ＧＷＤＢ
４，／ＧＷＤＢ４と、グローバル読出データバス対ＧＲ
ＤＢ，／ＧＲＤＢとに分割し、独立して設置することを
特徴とする。

【０１７７】グローバルデータ線を読出用と書込用に分
割することにより列選択ゲート２４５においては、信号
ＲＤＯに応じて制御されるトランジスタゲートＴＧＲを
省略することができ、さらに回路素子を減少させること
ができる。また、読出動作と書込動作とを完全に分離す
ることができ、両者の完全並列動作化が可能となり、さ
らなるデータ処理能力の向上を図ることが可能となる。

【０１７８】その他の構成および動作に付いては、実施
の形態４の変形例４の場合と同様であるので、説明は繰
り返さない。

【０１７９】［実施の形態４の変形例６］図１７は、実
施の形態４のもう一つの変形例の半導体記憶装置の列選
択に関連する回路の構成を示す回路図である。

【０１８０】実施の形態４の変形例６の半導体記憶装置
においては、実施の形態４の変形例２の場合と同様に、
書込コラム選択信号ＹＷｉｊは実施の形態２と同様にＹ
Ｗｉｊ（添字ｉ：センスアンプブロック番号、添字ｊ：
同一サブブロック内における列の番号）として設定され
るが、読出コラム選択信号ＹＲｉｊは、実施の形態４の
場合と同様にセンスアンプブロックをデコードして発生
される信号ＹＲｉと、サブブロック内の全ての列を選択
するための信号ＹＲｊとに分割される。

【０１８１】図１７の半導体記憶装置の列選択ゲート２
４６は、リードゲート回路ＲＧＴＯＶ１〜４と読出コラ
ム選択ゲートＲＣＳＧＶ１〜４と書込コラム選択ゲート
ＷＣＳＧ１〜４とトランジスタゲートＴＧＲＩとを含
む。

【０１８２】リードゲート回路ＲＧＴＯＶ１〜４のそれ
ぞれは、ビット線対ＢＬ１，／ＢＬ１〜ＢＬ４，／ＢＬ
４に対応して設けられ、接地配線９１と接続されるソー
スを有するリードゲートトランジスタを含む。リードゲ
ート回路ＲＧＴＯＶ１〜４は、ビット線対に読出された
データの電位レベルに応じてデータを読出す。

【０１８３】読出コラム選択ゲートＲＣＳＧＶ１〜４の
それぞれは、ビット線対ＢＬ１，／ＢＬ１〜ＢＬ４，／
ＢＬ４に対応して設けられ、読出コラム選択信号ＹＲｊ
を伝達するＲＣＳＬｊと接続されるゲートを有するトラ
ンジスタを含む。読出コラム選択ゲートＲＣＳＧＶ１〜
４は、信号ＹＲｊの活性化に応じて、リードゲート回路
ＲＧＴＯＶ１〜４によって読出されたデータを対応する
読出データバス対に伝達する。

【０１８４】また、書込コラム選択ゲートＷＣＳＧ１〜
４の構成および動作は実施の形態２の場合と同様であ
り、トランジスタゲートＴＧＲＩの構成および動作は実
施の形態４の場合と同様であるので説明は繰返さない。

【０１８５】コラム選択信号および列選択ゲートの構成
を上記とすることにより、読出コラム選択信号ＹＲｉ，
ＹＲｊを伝達する読出コラム選択線ＲＣＳＬｉ，ＲＣＳ
Ｌｊは、図１１の場合と同様にビット線対と平行な方向
に沿って設けられ、書込コラム選択信号ＹＷｉ１〜ｉ４
を伝達する書込コラム選択線ＷＣＳＬｉ１〜ｉ４は、ビ
ット線対と垂直な方向に沿って設けられる。

【０１８６】このような構成とすることによっても、コ
ラム選択線は、ビット線対と平行な方向と垂直な方向と
に分散して配置されるので、行方向、列方向ともに配線
の集中を緩和することができ、レイアウト上無理なく配
置を行なうことが可能となる。

【０１８７】［実施の形態４の変形例７］図１８は、図
１７に示した本発明の実施の形態４の変形例７の半導体
記憶装置の列選択に関連する回路の構成を示す回路図で
ある。

【０１８８】図１８の実施の形態４の変形例７の半導体
記憶装置においては、実施の形態４の変形例６の半導体
記憶装置の構成に加えて、グローバルＩ／Ｏ線対ＧＩＯ
１，／ＧＩＯ１〜ＧＩＯ４，／ＧＩＯ４を、読出データ
専用のグローバル読出データバス対ＧＲＤＢ１，／ＧＲ
ＤＢ１〜ＧＲＤＢ４，／ＧＲＤＢ４と、書込データ専用
のグローバル書込データバス対ＧＷＤＢ，／ＧＷＤＢと
に分割し、独立して設置することを特徴とする。

【０１８９】このように、グローバルＩ／Ｏ線対をグロ
ーバル読出データバス対とグローバル書込データバス対
とに分割することにより列選択ゲート２４７において
は、信号ＷＴＩに応じて制御されるトランジスタゲート
ＴＧＷを省略することができ、さらに回路素子を減少さ
せることができる。グローバルデータバスを読出用と書
込用に分割することにより読出動作と書込動作とを完全
に分離することができ、両者の完全並列動作化が可能と
なり、さらなるデータ処理能力の向上を図ることが可能
となる。

【０１９０】その他の構成および動作に付いては、実施
の形態４の変形例６の場合と同様であるので、説明は繰
り返さない。

【０１９１】［実施の形態５］実施の形態５において
は、コラム選択線の同一方向への集中配置を緩和するた
めに、読出コラム選択線の一部をビット線対と平行な方
向に配置する半導体記憶装置の構成を提供する。

【０１９２】図１９は、実施の形態５の半導体記憶装置
の列選択に関連する回路の構成を示す回路図である。

【０１９３】図１９を参照して、実施の形態５の半導体
記憶装置においては、読出コラム選択信号ＹＲｉｊをＹ
ＲｉとＹＲｉ１，ＹＲｉ２とＹＲＴｊとに分割する。

【０１９４】読出コラム選択信号ＹＲｉは、各センスア
ンプブロックに対して独立に設定される信号であり（ｉ
＝１〜Ｎ）、信号ＲＤＯが活性化され、かつ対応するセ
ンスアンプブロックが選択されている場合に活性化
（“Ｈ”レベル）される信号である。

【０１９５】コラム選択信号ＹＲｉ１，ＹＲｉ２のそれ
ぞれは、同一のサブブロックに含まれる列のうち２つの
列に対して共通に設けられる信号であり、選択されたサ
ブブロックにおいて互いに選択的に活性化（“Ｌ”レベ
ル）される。

【０１９６】また、読出コラム選択信号ＹＲＴｊ（ｊ＝
１〜２ｎ）は、列方向に沿って配置されるＮ個のサブブ
ロックに対して共通に与えられる信号として、サブブロ
ックの列の個数の２倍設けられるれる信号であり、互い
に独立して活性化（“Ｈ”レベル）される。

【０１９７】信号ＹＲｉは、Ｎ本の読出コラム選択線Ｒ
ＣＳＬｉ（ｉ＝１〜Ｎ）によって伝達される。

【０１９８】信号ＹＲｉ１，ＹＲｉ２は、読出コラム選
択線ＲＣＳＬｉ１およびＲＣＳＬｉ２によって伝達さ
れ、信号ＹＲＴｊは、２ｎ本の読出コラム選択線ＲＣＳ
ＬＴｊ（ｊ＝１〜２ｎ）によって伝達される。各サブブ
ロックにおいては、読出コラム選択線ＲＣＳＬｉ１，Ｒ
ＣＳＬｉ２とＲＣＳＬＴｊ，ＲＣＳＬＴｊ＋１の状態の
組み合わせによって、読出コラムの選択が行なわれる。

【０１９９】書込コラム選択信号ＹＷｉｊは実施の形態
２と同様にＹＷｉｊ（添字ｉ：センスアンプブロック番
号、添字ｊ：同一サブブロック内における列の番号）と
して設定され、すでに説明した方法によって書込コラム
の選択が行なわれる。

【０２００】上記読出コラム選択線ＲＣＳＬｉ１，ＲＣ
ＳＬｉ２および書込コラム選択線ＷＣＳＬｉ１〜４は、
ビット線対と垂直な方向に沿って配置され、読出コラム
選択線ＲＣＳＬＴｊ，ＲＣＳＬＴｊ＋１およびＲＣＳＬ
ｉは、ビット線対と平行な方向に沿って配置される。

【０２０１】実施の形態５の半導体記憶装置の列選択ゲ
ート２５０においても同様に、ローカル読出線対および
ローカル書込線対に代わって読出データバス対ＲＤＢ
１，／ＲＤＢ１〜ＲＤＢ４，／ＲＤＢ４が設けられる。
これに対応してグローバルＩ／Ｏ線対も４組ずつ、ＧＩ
Ｏ１，／ＧＩＯ１〜ＧＩＯ４，／ＧＩＯ４が設けられ
る。

【０２０２】列選択ゲート２５０は、ビット線対ＢＬ
１，／ＢＬ１〜ＢＬ４，／ＢＬ４のそれぞれに対応して
リードゲートＲＧＴＶ′１〜４と読出コラム選択ゲート
ＲＣＳＧＶ′１〜４と書込コラム選択ゲートＷＣＳＧ１
〜４とを含む。

【０２０３】リードゲート回路ＲＧＴＶ′１，ＲＧＴ
Ｖ′３は、読出コラム選択線ＲＣＳＬｉ１と接続された
リードゲートトランジスタを含み、リードゲート回路Ｒ
ＧＴＶ′２，ＲＧＴＶ′４は、読出コラム選択線ＲＣＳ
Ｌｉ２と接続されたリードゲートトランジスタを含む。

【０２０４】これにより、読出コラム選択信号ＹＲｉ１
が活性化された場合には、リードゲート回路ＲＧＴＶ′
１，ＲＧＴＶ′３によってＢＬ１，／ＢＬ１およびＢＬ
３，／ＢＬ３のデータが読出され、読出コラム選択信号
ＹＲｉ２が活性化された場合には、リードゲート回路Ｒ
ＧＴＶ′２，ＲＧＴＶ′４によってＢＬ２，／ＢＬ２お
よびＢＬ４，／ＢＬ４のデータが読出される。

【０２０５】読出コラム選択ゲートＲＣＳＧＶ′１，２
は、読出コラム選択信号ＹＲＴｊをゲートに受けてビッ
ト線対と読出データバス対とを接続するトランジスタを
含み、読出コラム選択ゲートＲＣＳＧＶ′３，４は、読
出コラム選択信号ＹＲＴｊ＋１をゲートに受けてビット
線対と読出データバス対とを接続するトランジスタを含
む。

【０２０６】アドレス信号によって指定されたメモリセ
ル列を含むサブブロックにおいては、読出コラム選択信
号ＹＲｉ１とＹＲｉ２とのいずれか一方と、読出コラム
選択信号ＹＲＴｊとＹＲＴｊ＋１とのいずれか一方とが
活性化されるため、列選択ゲート２５０においては、読
出コラム選択信号ＹＲｉ１，ＹＲｉ２によってリードゲ
ート回路ＲＧＴＶ′１〜４から２個が選択されて導通
し、さらにＹＲＴｊ，ＹＲＴｊ＋１による選択との組み
合わせによって、最終的には１つのメモリセル列が選択
されて、ビット線対のデータが読出データバス対に読出
される。

【０２０７】読出データバス対は、サブブロックごとに
設けられ、読出コラム選択信号ＹＲｉに応じて選択的に
導通するトランジスタゲートＴＧＲＩによって対応する
グローバルＩ／Ｏ線対と接続される。

【０２０８】書込コラム選択については、実施の形態２
の列選択ゲート２２０と同様の書込コラム選択ゲートＷ
ＣＳＧ１〜４が設けられる。その構成および動作につい
てはすでに説明したとおりであるので繰返さない。

【０２０９】列選択ゲートを上記の構成とすることによ
っても、コラム選択線の一部を互いに直交して配置する
ことができ、一方向へのコラム選択線の集中配置を緩和
し、レイアウト面積の増大を緩和することが可能とな
る。

【０２１０】［実施の形態５の変形例］図２０は、図１
９に示した本発明の実施の形態５の変形例の半導体記憶
装置の列選択に関連する回路の構成を示す回路図であ
る。

【０２１１】図２０の半導体記憶装置においては、グロ
ーバルＩ／Ｏ線対ＧＩＯ１，／ＧＩＯ１〜ＧＩＯ４，／
ＧＩＯ４を、読出データ専用のグローバル読出データバ
ス対ＧＲＤＢ１，／ＧＲＤＢ１〜ＧＲＤＢ４，／ＧＲＤ
Ｂ４と、書込データ専用のグローバル書込データバス対
ＧＷＤＢ，／ＧＷＤＢとに分割し、独立して設置するこ
とを特徴とする。

【０２１２】このように、グローバルＩ／Ｏ線対をグロ
ーバル読出データバス対とグローバル書込データバス対
とに分割することにより列選択ゲート２５１において
は、信号ＷＴＩに応じて制御されるトランジスタゲート
ＴＧＷを省略することができ、さらに回路素子を減少さ
せることができる。また、グローバルデータバスを読出
用と書込用に分割することにより読出動作と書込動作と
を完全に分離することができ、両者の完全並列動作化が
可能となり、さらなるデータ処理能力の向上を図ること
が可能となる。その他の構成および動作に付いては、列
選択ゲート２５０と同様であるので、説明は繰り返さな
い。

【０２１３】また、実施の形態４および５の列選択ゲー
トに実施の形態２で述べた構成を適用して、リードゲー
ト回路をＰ型ＭＯＳトランジスタによって構成したり、
階層型Ｉ／Ｏ線を複数のサブブロック間で構成すること
も可能である。

【０２１４】［実施の形態６］一般に、データ読出動作
がデータ線対に生じた微小電位差を増幅することによっ
て行なわれるのに対し、データ書込動作は、データ線対
の一方に“Ｈ”レベルに相当する振幅を有する電圧信号
を伝達することによって行なわれるため、データ書込動
作はデータ読出動作との間では動作速度に差が生じる傾
向にある。本発明においては、ダイレクトセンス方式の
採用によってデータ読出動作が高速化されるため、この
傾向が一層顕著となる。

【０２１５】また、実際の半導体記憶装置へのアクセス
パターンについては、一般的にデータ読出動作の頻度が
高く、データ書込動作の頻度が低い傾向があるため、半
導体記憶装置全体の動作速度がアクセス頻度の低いデー
タ書込動作の処理速度によって律速されてしまうことは
非効率的である。

【０２１６】一方、実際の半導体記憶装置へのデータア
クセスにおいて、読込動作時には同時に並列に取扱うデ
ータ数が多いのに対して、書込動作時には、並列に取扱
うデータ数は比較的小さい傾向にある。よって、書込時
において単一の書込データごとに設けられるグローバル
入出力線に対応づけられる列の数は、読出動作時に、読
出データごとに設けられるグローバル入出力線に対応づ
けられる列の数ほど多くとる必要がないといえる。

【０２１７】実施の形態６においては、これらの点を考
慮して、読出動作時と書込動作時においてグローバル入
出力線対と対応づけられる列の数すなわちデータビット
数を異なるものとする構成を提供する。

【０２１８】図２１は、実施の形態６の半導体記憶装置
のメモリセルアレイ１０５の構成を示す概略図である。

【０２１９】図２１を参照して、メモリセルアレイ１０
５は、図２に示した実施の形態１の半導体記憶装置のメ
モリセルアレイ１００と同様に、Ｎ個のセンスアンプブ
ロックとｎ本のグローバル入出力線対とを含み、Ｎ×ｎ
個のサブブロック１１５に分割される。

【０２２０】各サブブロック１１５は、ローカル書込線
対ＬＷＩ，／ＬＷＩと、ローカル読出線対ＬＲＯ，／Ｌ
ＲＯと、ローカル書込線対ＬＷＩ，／ＬＷＩとグローバ
ル入出力線対ＧＩＯ，／ＧＩＯとの間に設けられるトラ
ンジスタゲートＴＧＷＲ，ＴＧＷＬとを有する。トラン
ジスタゲートＴＧＷＲ，ＴＧＷＬは、互いに独立に制御
される。

【０２２１】図２２は、メモリセルアレイ１０５の列選
択に関連する回路の構成を示す回路図である。

【０２２２】図２２を参照して、メモリセルアレイ１０
５においては、サブブロック１１５および列選択ゲート
２６０は、グローバル入出力線対ＧＩＯ，／ＧＩＯを挟
んで左右の領域１１５Ｒと１１５Ｌとに分割される。図
２２においては、一例として、各領域１１５Ｒおよび１
１５Ｌは、４個の列を含む。

【０２２３】サブブロック１１５の列選択動作は、列選
択ゲート２６０によって行なわれる。列選択ゲート２６
０は、左右の領域１１５Ｌおよび１１５Ｒにそれぞれ配
置されたリードゲート回路ＲＧＴＬ１〜４およびＲＧＴ
Ｒ１〜４と、読出コラム選択ゲートＲＣＳＧＬ１〜４お
よびＲＣＳＧＲ１〜４と、書込コラム選択ゲートＷＣＳ
ＧＬ１〜４およびＷＣＳＧＲ１〜４と、トランジスタゲ
ートＴＧＲ，ＴＧＷ，ＴＧＷＬおよびＴＧＷＲとを含
む。

【０２２４】列選択ゲート２６０におけるコラム選択動
作は、左右の領域の１１５Ｒおよび１１５Ｌのいずれか
を選択するための読出コラム選択信号ＹＲｉＲ，ＹＲｉ
Ｌおよび書込コラム選択信号ＹＷｉＲ，ＹＷｉＬと、左
右の領域１１５Ｒおよび１１５Ｌに対して共通に設けら
れ、各領域において４個の列のうちの１つの列を選択す
る読出コラム選択信号ＹＲｉ１〜ｉ４および書込コラム
選択信号ＹＷｉ１〜ｉ４とに基づいて行なわれる。

【０２２５】読出コラム選択信号ＹＲｉＲ，ＹＲｉＬ
は、読出コラム選択線ＲＣＳＬｉＲ，ＲＣＳＬｉＬによ
って伝達され、読出コラム選択信号ＹＲｉ１〜ｉ４およ
び書込コラム選択信号ＹＷｉ１〜ｉ４は、読出コラム選
択線ＲＣＳＬｉ１〜ｉ４および書込コラム選択線ＷＣＳ
Ｌｉ１〜ｉ４によって伝達される。

【０２２６】リードゲート回路ＲＧＴＬ１〜４は、読出
コラム選択線ＲＣＳＬｉＬと接続されたリードゲートト
ランジスタを含み、リードゲート回路ＲＧＴＲ１〜４
は、読出コラム選択線ＲＣＳＬｉＲと接続されたリード
ゲートトランジスタを含む。これにより、読出コラム選
択信号ＹＲｉＬが活性化された場合には、リードゲート
回路ＲＧＴＬ１〜４によってＢＬ１Ｌ，／ＢＬ１Ｌ〜Ｂ
Ｌ４Ｌ，／ＢＬ４Ｌのデータが読出され、読出コラム選
択信号ＹＲｉＲが活性化された場合には、リードゲート
回路ＲＧＴＲ１〜４によってＢＬ１Ｒ，／ＢＬ１Ｒ〜Ｂ
Ｌ４Ｒ，／ＢＬ４Ｒのデータが読出される。

【０２２７】読出コラム選択ゲートＲＣＳＧＬ１〜４
は、読出コラム選択線ＲＣＳＬｉ１〜ｉ４の状態に応じ
て、対応する列に設けられたリードゲート回路とローカ
ル読出線対とを接続するトランジスタを含む。同様に、
読出コラム選択ゲートＲＣＳＧＲ１〜４は、読出コラム
選択線ＲＣＳＬｉ１〜ｉ４の状態に応じて、対応する列
に設けられたリードゲート回路とローカル読出線対とを
接続するトランジスタを含む。

【０２２８】列選択ゲート２６０においては、ＹＲｉ
Ｒ，ＹＲｉＬに応答してリードゲート回路ＲＧＴＲ１〜
４もしくはＲＧＴＬ１〜４のいずれかが導通し、さらに
ＹＲｉ１〜ｉ４によって対応する読出コラム選択ゲート
が導通されることによって、左右の領域１１５Ｒおよび
１１５Ｌに設けられた計８個の列から選択された１つの
列に対応するデータが、ローカル読出線対ＬＲＯ，／Ｌ
ＲＯに読出される。

【０２２９】ローカル読出線対とグローバル入出力線対
とは、トランジスタゲートＴＧＲによって接続される。
領域１１５Ｒおよび１１５Ｌのそれぞれに含まれるトラ
ンジスタゲートＴＧＲは、同一の制御信号ＲＤＯによっ
て共通に制御される。

【０２３０】一方、書込コラム選択ゲートＷＣＳＧＬ１
〜４とＷＣＳＧＲ１〜４の構成および動作は、すでに説
明した列選択回路２００の書込コラム選択ゲートＷＣＳ
Ｇ１〜４と同様であるので、書込コラム選択信号ＹＷｉ
１〜ｉ４に応じて、左右の領域１１５Ｌ，１１５Ｒのそ
れぞれにおいて、列選択が行なわれるとともにＹＷｉ１
〜ｉ４の選択に応答する列のビット線対とローカル書込
線対とが接続される。

【０２３１】領域１１５Ｒにおいては、ローカル書込線
対とグローバル入出力線対とは、トランジスタゲートＴ
ＧＷＲとＴＧＷとによって接続される。同様に、領域１
１５Ｌにおいては、ローカル書込線対とグローバル入出
力線対とは、トランジスタゲートＴＧＷＬとＴＧＷとに
よって接続される。

【０２３２】領域１１５Ｒおよび１１５Ｌの両方に含ま
れるトランジスタゲートＴＧＷは、同一の制御信号ＷＴ
Ｉによって共通に制御される一方で、トランジスタゲー
トＴＧＷＬとＴＧＷＲとは、独立した制御信号ＹＷｉＲ
およびＹＷｉＬによってそれぞれ制御される。

【０２３３】制御信号ＹＷｉＲおよびＹＷｉＬは、選択
されたセンスアンプブロックにおいて、アドレス信号に
応答した列が含まれる領域１１５Ｒもしくは１１５Ｌに
対応していずれか一方が選択的に活性化（“Ｈ”レベ
ル）され、非選択のセンスアンプブロックにおいてはい
ずれも非活性化（“Ｌ”レベル）される信号である。

【０２３４】このような制御信号を用いて領域１１５Ｒ
および１１５Ｌごとにローカル書込線対とグローバル入
出力線対とを接続することによって、読出動作時におい
ては１対のグローバル入出力線対に対して８個の列が接
続されるのに対し、書込動作時においては４個の列が接
続されることとなる。

【０２３５】このような構成とすることにより、１回の
列選択動作においてグローバル入出力線対と接続される
列の数が書込動作時と読出動作時との間で異なる。本実
施例においては、書込動作時にサブブロック内の一部の
列のみを、グローバル入出力線対と対応づけているた
め、データ線の寄生負荷容量を読出動作時と書込動作時
において異なるものとすることができ、書込動作時のデ
ータ線の寄生負荷容量を抑制し、書込動作時のコラム選
択動作の高速化を図ることができる。

【０２３６】書込動作時のコラム選択速度を向上させる
ことによって、ダイレクトセンス方式のもとで読出動作
と書込速度との動作速度差を低減し、書込動作速度によ
って半導体記憶装置全体の動作速度が律速される問題点
を解決して半導体記憶装置のサイクルタイムの高速化す
なわち動作速度の向上を実現することが可能となる。

【０２３７】なお、図２２においては書込動作時に一度
の列選択動作においてグローバル入出力線対に接続され
るローカル書込線対を同一サブブロック内で２分割した
が、分割数がこの場合に限定されるものではない。すな
わち、ＹＷｉＲ，ＹＷｉＬに相当する制御信号をさらに
細分化して設定し、これに対応してＴＧＷＲ，ＴＧＷＬ
に相当するトランジスタゲートをさらに細分化して配置
することによって、同一サブブロック内の分割数をさら
に増加し、さらに書込動作時のデータ線の寄生容量を減
少させることも可能である。

【０２３８】また、他の事情により読出動作をさらに高
速化したい場合において、同様の構成をローカル読出線
対に適用することももちろん可能である。

【０２３９】［実施の形態６の変形例］図２３は、実施
の形態６の変形例の半導体記憶装置のメモリセルアレイ
１０５′の構成を示す概略図である。

【０２４０】図２３の半導体記憶装置においては、グロ
ーバル入出力線対ＧＩＯ，／ＧＩＯを、グローバル読出
データバス対ＧＲＤＢ，／ＧＲＤＢと、グローバル書込
データバス対ＧＷＤＢ，／ＧＷＤＢとに分割し、独立し
て設置することを特徴とする。

【０２４１】このように、グローバル入出力線対をグロ
ーバル読出データバス対とグローバル書込データバス対
とに分割することにより列選択ゲート２６１において
は、信号ＲＤＯおよび信号ＷＴＩに応じて制御されるト
ランジスタゲートＴＧＲ，ＴＧＷとを省略することがで
き、さらに回路素子を減少させることができる。また、
グローバル入出力線対を読出用と書込用とに分割するこ
とにより読出動作と書込動作とを完全に分離することが
でき、両者の完全並列動作化が可能となり、さらなるデ
ータ処理能力の向上を図ることが可能となる。その他の
構成および動作に付いては、実施の形態６の場合と同様
であるので、説明は繰り返さない。

【０２４２】また実施の形態６において、リードゲート
回路を実施の形態２の変形例で述べたようにＰ型ＭＯＳ
トランジスタによって構成することも可能である。さら
に、実施の形態６を実施の形態４および５と組合わせる
ことにより、レイアウト設計を効率的なものとすること
も可能である。

【０２４３】［実施の形態７］実施の形態７において
は、ダイレクトセンス方式におけるレイアウト面積の増
加の問題を解決するための方法として、読出コラム選択
線を読出データの出力線としても使用する列選択ゲート
の構成について説明する。

【０２４４】図２４は、本発明の実施の形態７の半導体
記憶装置における列選択に関連する回路の構成を示す回
路図である。

【０２４５】図２４を参照して、実施の形態７の半導体
記憶装置においては列選択ゲート２７０によって読出動
作および書込動作時のコラム選択が行なわれる。

【０２４６】列選択ゲート２７０は、リードゲート回路
ＲＧＴ′１〜４を含む。リードゲート回路ＲＧＴ′１
は、リードゲートトランジスタＱＲＮ′１１，１２を有
する。リードゲートトランジスタＱＲＮ′１１およびＱ
ＲＮ′１２のソースは、読出コラム選択信号ＹＲｉ１を
伝達する読出コラム選択線ＲＣＳＬｉ１に接続される。
また、リードゲートトランジスタＱＲＮ′１１およびＱ
ＲＮ′１２のゲートはビット線対ＢＬ１，／ＢＬ１のそ
れぞれと接続される。

【０２４７】リードゲートトランジスタＱＲＮ′１１の
ドレインは読出コラム選択線ＲＣＳＬｉ２と接続され、
ＱＲＮ′１２のドレインはＲＣＳＬｉ３と接続される。
これにより、読出コラム選択信号ＹＲｉ１が活性化され
た場合においては、ＢＬ１に対応するデータは読出コラ
ム選択線ＲＣＳＬｉ２に読出され、／ＢＬ１に対応する
データは読出コラム選択線ＲＣＳＬｉ３に読出されるこ
ととなる。

【０２４８】同様に、読出コラム選択信号ＹＲｉ２が活
性化された場合においては、ＢＬ２に対応するデータが
読出コラム選択線ＲＣＳＬｉ３に読出され、／ＢＬ２に
対応するデータが読出コラム選択線ＲＣＳＬｉ４に読出
される。読出コラム選択信号ＹＲｉ３が活性化された場
合には、ＢＬ３に対応するデータは読出コラム選択線Ｒ
ＣＳＬｉ４に読出され、／ＢＬ３に対応するデータは読
出コラム選択線ＲＣＳＬｉ１に読出される。また読出コ
ラム選択信号ＹＲｉ４が活性化された場合には、ＢＬ４
に対応するデータは読出コラム選択線ＲＣＳＬｉ１に読
出され、／ＢＬ４に対応するデータは読出コラム選択線
ＲＣＳＬｉ２に読出される。このように、活性化された
読出コラム選択信号に対応する列のビット線対データ
は、予め対応づけられた非活性状態である他の読出コラ
ム選択線の１対に読出される。

【０２４９】読出コラム選択線ＲＣＳＬｉ１〜ｉ４は、
コラム選択線セレクタ１５０によってグローバル読出デ
ータバス対ＧＲＤＢ，／ＧＲＤＢと対応づけられる。上
述したように、それぞれの列が活性化された場合にビッ
ト線対のデータが読出される読出コラム選択線は予め対
応づけられているため、コラム選択線セレクタ１５０は
読出コラム選択信号ＹＲｉｊに応答して、データが読出
された読出コラム選択線とグローバル読出データバス対
とを接続するものである。

【０２５０】よって、列選択ゲート２７０においては、
ローカル読出データ線対を設けることなく読出コラム選
択信号に対応する列のビット線対のデータを読出しグロ
ーバル読出データバス対に出力することができる。

【０２５１】次に、列選択ゲート２７０における書込動
作時の列選択動作について説明する。列選択ゲート２７
０においては、書込コラム選択信号ＹＷｉ１〜ＹＷｉ４
を選択的に活性化（“Ｈ”レベル）することにより、選
択的に書込コラム選択ゲートＷＣＳＧ１〜４を導通させ
ることにより書込コラムの選択を行なう。

【０２５２】書込コラム選択ゲートの各々は、書込コラ
ム選択信号に応じてビット線対の一方と読出コラム選択
線ＲＣＳＬｉ３とを接続するゲートトランジスタと、書
込コラム選択信号に応答してビット線対の他方と読出コ
ラム選択線ＲＣＳＬｉ４とを接続するゲートトランジス
タとを含む。ここで、ビット線対のそれぞれと接続され
る読出コラム選択線をＲＣＳＬｉ３およびＲＣＳＬｉ４
としたのは単なる例示であって、いずれの読出コラム選
択線を書込動作時にビット線対と接続するかについて
は、読出コラム選択線と書込コラム選択ゲートを構成す
るトランジスタとの接続態様の変更により自由に設定す
ることができる。

【０２５３】データ書込動作時においては、書込データ
はコラム選択線ドライバ１６０によって読出コラム選択
線に伝達され、選択的に導通される書込コラム選択ゲー
トＷＣＳＧ１〜４のいずれかを介してビット線対に書込
まれる。

【０２５４】次にコラム選択線セレクタ１５０の構成に
ついて述べる。図２５は、コラム選択線セレクタ１５０
の構成を示す回路図である。

【０２５５】図２５を参照して、コラム選択線セレクタ
１５０は、制御信号ＲＤＯをゲートに受けるトランジス
タＱＳ１１〜ＱＳ１８と、トランジスタＱＳ１１〜ＱＳ
１８と直列に接続されるトランジスタＱＳ２１〜ＱＳ２
８とを含む。

【０２５６】トランジスタＱＳ１１〜ＱＳ１８は、制御
信号ＲＤＯによって制御され、読出動作が活性化された
場合にオンする。トランジスタＱＳ２１〜ＱＳ２８は、
読出コラム選択信号の活性化に応じてビット線対のデー
タが読出される読出コラム選択線とグローバル読出デー
タバス対とを選択的に接続するためのトランジスタであ
る。

【０２５７】各読出コラム選択信号が活性化された場合
に、いずれの読出コラム選択線に対応するビット線対の
データが読出されるかについてはリードゲートトランジ
スタと読出コラム選択線との接続の組み合わせによって
決定されるので、この組み合わせに対応するようにトラ
ンジスタＱＳ２１〜ＱＳ２８のゲートに読出コラム選択
信号が与えられる。

【０２５８】次に列選択ゲート２７０による列選択動作
を各部の動作波形によって説明する。図２６は、列選択
動作時における列選択ゲート２７０の各部の動作信号の
波形図である。

【０２５９】図２６においては、一例として、ＢＬ１か
ら“Ｈ”レベルデータ、／ＢＬ１から“Ｌ”レベルデー
タを読出し、その後にＢＬ１に“Ｌ”レベルデータ、／
ＢＬ１に“Ｈ”レベルデータを書込む場合の動作につい
て示す。

【０２６０】時刻ｔ３１においてビット線対ＢＬ１，／
ＢＬ１のデータを読出すために読出コラム選択信号ＹＲ
ｉ１が活性化（“Ｌ”レベル）される。その他の読出コ
ラム選択信号ＹＲｉ２〜４は非活性状態（“Ｈ”レベ
ル）のままである。

【０２６１】これに先立って、読出動作を開始するため
に制御信号ＲＤＯが活性化（“Ｈ”レベル）され、グロ
ーバル読出データバス対は、予めＶｃｃ２にプリチャー
ジされる。

【０２６２】読出コラム選択信号ＹＲｉ１の活性化とほ
ぼ同時のタイミングにおいて、ワード線が活性化されビ
ット線対ＢＬ１に“Ｈ”レベル、／ＢＬ１に“Ｌ”レベ
ルのデータがそれぞれ読出される。これにより、リード
ゲートトランジスタＱＲＮ′１１のゲートソース間電圧
Ｖｇｓ１′はＶｃｃ１（ビット線振幅）となるため、リ
ードゲートトランジスタＱＲＮ′１１はオンする。

【０２６３】これにより、読出コラム選択線ＲＣＳＬｉ
１とＲＣＳＬｉ２とが接続され、コラム選択線セレクタ
１５０を介して、Ｖｃｃ２配線９３〜高抵抗負荷ＨＲＰ
１〜／ＧＲＤＢ〜ＲＣＳＬｉ２〜ＱＲＮ′１１〜ＲＣＳ
Ｌｉ１（Ｖｓｓ）の間に電流経路が形成され、／ＧＲＤ
ＢおよびＲＣＳＬｉ２の電位は、プリチャージ電位であ
るＶｃｃ２からΔＶだけ降下する。メインリードアンプ
１３０は、グローバル読出データバス対に生じた電位差
ΔＶを増幅し、出力信号ＭＡＯ（“Ｈ”レベル）および
／ＭＡＯ（“Ｌ”レベル）を出力する。

【０２６４】一方、／ＢＬ１をゲートに受けるリードゲ
ートトランジスタＱＲＮ′１２のゲートソース間電圧は
０のままでありオフ状態を維持する。よって、ＧＲＤＢ
およびＲＣＳＬｉ３の電位は、Ｖｃｃ２に維持される。

【０２６５】このようにビット線対ＢＬ１，／ＢＬ１に
ついて列選択動作が行なわれ、読出コラム選択線ＲＣＳ
Ｌｉ２に電位降下ΔＶが生じた場合において、ＲＣＳＬ
ｉ２に接続された他のリードゲートトランジスタＱＲ
Ｎ′２１，２２，３４におけるゲートソース間電圧Ｖｇ
ｓ２′は、Ｖｃ（Ｖｃ＝Ｖｃｃ１−（Ｖｃｃ２−Δ
Ｖ））に上昇する。

【０２６６】列選択動作が正常に行なわれるためには、
実施の形態２の場合と同様に、リードゲートトランジス
タＱＲＮ′の電流駆動能力および高抵抗負荷の抵抗値Ｒ
Ｈを、すでに説明した（１）式を満足する範囲に設定す
ることが必要である。また、高抵抗負荷ＨＲＰ１および
ＨＲＰ２に、Ｐ型ＭＯＳトランジスタを使用することに
より、高抵抗負荷に生じる電位差を一定値以下にクラン
プすることも可能となり、より安定した動作を実現する
ことが可能となる。

【０２６７】一方、書込動作時においては、時刻ｔ３２
において、制御信号ＷＴＩが活性化され、コラム選択線
ドライバ１６０によって読出コラム選択線ＲＣＳＬｉ１
〜４に“Ｈ”レベルもしくは“Ｌ”レベルのデータが書
込まれる。この例においては、／ＢＬ１に“Ｈ”レベル
データ、ＢＬ１に“Ｌ”レベルデータを書込むためにＲ
ＣＳＬｉ３の電位が“Ｈ”レベル（Ｖｃｃ２）となり、
ＲＣＳＬｉ４の電位が“Ｌ”レベル（Ｖｓｓ）となる。

【０２６８】次に、時刻ｔ３３において、書込コラム選
択信号ＹＷｉ１の活性化によって、書込コラム選択ゲー
トＷＣＳＧ１を構成するトランジスタのゲート・ソース
間電圧Ｖｇｓ３′がＶｃｃ１に上昇するため、書込コラ
ム選択ゲートＷＣＳＧ１が導通し、コラム選択線ドライ
バ１６０によって駆動されたデータがＲＳＣＬｉ３，Ｒ
ＳＣＬｉ４を介してビット線対ＢＬ１，／ＢＬ１に書込
まれる。

【０２６９】このような構成とすることにより、列選択
ゲート２７０において読出コラム選択線を読出データの
出力線に兼用することができるので、各サブブロックに
おいてローカルデータ線を省略することができる。これ
により、ダイレクトセンス方式におけるレイアウト面積
の増加という問題点を大幅に緩和することが可能とな
る。

【０２７０】また、実施の形態７と実施の形態２の変形
例とを組合わせて、リードゲート回路をＰ型ＭＯＳトラ
ンジスタによって構成したり、階層型Ｉ／Ｏ線を複数の
サブブロック間で構成することももちろん可能である。

【０２７１】［実施の形態８］実施の形態８において
は、メモリの大容量化に伴ってレイアウト面積の問題が
顕著となる冗長救済構成において、レイアウト面積を抑
制することができる冗長救済回路の構成を提供する。

【０２７２】図２７は、実施の形態８の冗長救済回路３
００の構成を説明するための概念図である。冗長救済回
路３００は、置換アドレスプログラム回路３１０と、ア
ドレス比較回路３２０と、予備メモリセルアレイ１０２
とを備える。

【０２７３】冗長救済回路３００は、正規メモリセルア
レイ１０１に欠陥部分が生じた場合には、欠陥部に対応
する正規メモリセルの行または列を予備メモリセルアレ
イのスペア列あるいはスペア行に対応づける。図２８に
おいては、正規メモリセルアレイ１０１内のメモリセル
は、行アドレス信号ＸＡ１〜Ｌと列アドレス信号ＹＡ１
〜Ｌとの組合せによって選択され、予備メモリセルアレ
イ１０２内のメモリセルは、スペア行アクセス信号ＳＸ
１〜ｋもしくはスペア列アクセス信号ＳＹ１〜ｋによっ
て選択される。

【０２７４】正規メモリセルに欠陥部分が生じた場合に
は、置換されるべきアドレス（以下、置換アドレスとい
う）を記憶するために置換アドレスプログラム回路３１
０内に設けられるプログラム素子に対して、レーザ照射
等によるプログラムヒューズの溶断のためのハード処置
が施される。アドレスプログラム素子は、正規メモリセ
ルの行アドレス信号あるいは列アドレス信号の数に対応
して設けられる。

【０２７５】図２８は、アドレス比較回路３２０の動作
を説明するための概念図である。図２８を参照して、ア
ドレス比較回路３２０は、入力された行アドレスおよび
列アドレスを置換アドレスプログラム回路３１０中のプ
ログラム素子によって記憶された置換アドレスと比較す
る。

【０２７６】入力された行アドレスおよび列アドレスと
置換アドレスとが一致しない場合、すなわち欠陥救済を
行なう必要がない場合には、入力された行アドレスおよ
び列アドレスをノーマル行アドレス信号，ノーマル列ア
ドレス信号としてそのまま出力し、該当の行あるいは列
にアクセスが行なわれる。

【０２７７】一方、入力された行アドレスおよび列アド
レスの少なくとも一方と置換アドレスとが一致する場
合、すなわち欠陥救済が必要な場合には、該当のスペア
行あるいはスペア列にアクセスするために、スペア行ア
クセス信号およびスペア列アクセス信号が活性化され
る。実施の形態８においては、行アドレスと列アドレス
とを一組として欠陥救済を行なうことを特徴とする。す
なわち、入力された行アドレスおよび列アドレスのいず
れか一方について欠陥救済が必要な場合には、正規メモ
リセルの行および列の組を、対応するスペア行とスペア
列との組によって同時に置換する。

【０２７８】図２９は、置換アドレスプログラム回路３
１０およびアドレス比較回路３２０の具体的な構成を説
明するための図である。図２９においては、スペア行お
よびスペア列の個数に対応して設けられる回路のうち、
第ｋ番目のスペア行およびスペア列を活性化するための
スペア行アクセス信号ＳＸｋおよびスペア列アクセス信
号ＳＹｋを発生するための置換アドレスプログラム回路
３１０−ｋおよびアドレス比較回路３２０−ｋについて
説明する。

【０２７９】置換アドレスプログラム回路３１０−ｋ
は、スペア行およびスペア列を活性化するためのヒュー
ズ素子と置換アドレスを記憶するためのヒューズ素子と
を含み、ヒューズ素子の溶断に応じて、スペア活性化信
号／ＡＣＴｋおよび置換アドレス信号ＰＡ１〜Ｌを生成
する回路である。

【０２８０】置換アドレスプログラム回路３１０−ｋは
第ｋ番目のスペア行およびスペア列の使用を選択するた
めのヒューズ素子Ｌａｃｔ−ｋの溶断に応じて、信号／
ＡＣＴｋを活性化するスペア選択回路ＡＤＰ−０を含
む。

【０２８１】置換アドレスプログラム回路３１０−ｋ
は、さらに、ヒューズ素子ＬＡ−１の溶断に応じて、置
換アドレス信号ＰＡ−１を活性化するアドレスプログラ
ム回路ＡＤＰ−１を含む。

【０２８２】アドレスプログラム回路ＡＤＰ−１〜Ｌ
は、正規メモリセルの行アドレス信号あるいは列アドレ
ス信号の各ビットに対応して設けられるヒューズ素子の
それぞれに対応して設けられる。

【０２８３】アドレス比較回路３２０−ｋは、行アドレ
ス信号と対応する置換アドレス信号との一致比較を行な
い、両者が一致する場合にスペア行アクセス信号ＳＸｋ
を活性化する。

【０２８４】列アドレス信号ＹＡ１〜Ｌについても同様
の一致比較を実行し、対応する置換アドレス信号との一
致比較を行なって、スペア列アクセス信号ＳＹｋを活性
化する。また、行アドレス信号および列アドレス信号の
少なくとも一方が、対応する置換アドレス信号と一致す
る場合には、スペア行アクセス信号ＳＸｋとスペア列ア
クセス信号ＳＹｋとの両方が活性化される。

【０２８５】次に、置換アドレスプログラム回路３１０
−ｋについて、スペア選択回路ＡＤＰ−０とアドレスプ
ログラム回路ＡＤＰ−１〜Ｌの構成を詳細に説明する。

【０２８６】スペア選択回路ＡＤＰ−０は、中間ノード
ＮＣ−０と、中間ノードと電源配線９３とを接続するＰ
チャネルトランジスタＱＪＰ１，ＱＪＰ２と、中間ノー
ドＮＣ−０と接地配線９１との間に接続されるヒューズ
素子Ｌａｃｔ−ｋと、中間ノードＮＣ−０の状態を反転
して信号／ＡＣＴｋを発生するインバータＪＮ１とを有
する。

【０２８７】アドレス信号が与えられる前において、プ
リチャージ信号φＰＲの活性化によってトランジスタＱ
ＪＰ１が導通する。この場合において、ヒューズ素子Ｌ
ａｃｔ−ｋが溶断されていないときは、信号／ＡＣＴｋ
は非活性状態とされる。

【０２８８】一方、ヒューズ素子Ｌａｃｔ−ｋが溶断さ
れているときは、信号／ＡＣＴｋは活性状態（“Ｌ”レ
ベル）とされるとともに、トランジスタＱＪＰ２が導通
することにより、プリチャージ信号φＰＲの非活性化後
においても中間ノードＮＣ−０の状態が固定される。

【０２８９】アドレスプログラム回路ＡＤＰ−１もスペ
ア選択回路ＡＤＰ−０とほぼ同様の構成を有する。アド
レスプログラム回路ＡＤＰ−１は、ヒューズ素子ＬＡ−
１の溶断に応じて置換アドレス信号ＰＡ１を活性化する
が、スペア選択回路ＡＤＰ−０と比較してインバータＪ
ＮＡ−１２をさらに有する構成となっているので、置換
アドレス信号ＰＡ１を、活性状態において“Ｈ”レベル
とする。

【０２９０】置換アドレス信号ＰＡ１が活性状態となる
と、トランジスタＱＪＰｂ−１が導通し中間ノードＮＣ
−１の状態が固定される。アドレスプログラム回路ＡＤ
Ｐ−２〜Ｌについては図示していないが、その構成はア
ドレスプログラム回路ＡＤＰ−１と同様である。アドレ
スプログラム回路ＡＤＰ−２〜Ｌは、残りのヒューズ素
子のそれぞれに対応して設けられ、対応するヒューズ素
子の溶断に応じて置換アドレス信号をそれぞれ活性化す
る。不良アドレスの各ビットの信号レベルに応じて、対
応するヒューズ素子ＬＡ−１〜ＬＡ−Ｌに溶断処置が施
される。図２９の構成においては、信号レベルが
“Ｈ”レベルのビットにおいて、ヒューズ素子が溶断さ
れ、対応する置換アドレス信号は、活性化（“Ｈ”レベ
ル）される。

【０２９１】次に、アドレス比較回路３２０−ｋの構成
を詳細に説明する。アドレス比較回路３２０−ｋは、行
アドレス信号ＸＡ１および列アドレス信号ＹＡ１と置換
アドレス信号ＰＡ１との一致比較を行ない、行アドレス
比較信号ＸＡｍ１および列アドレス比較信号ＹＡｍ１を
発生する一致比較ゲート３２２−１と、コモンノードＮ
ＣＸ，ＮＣＹと、行アドレス比較信号ＸＡｍ１をゲート
に受けてコモンノードＮＣＸと接地配線９１とを接続す
るＮチャネルトランジスタＱＪＸ１と、列アドレス比較
信号ＹＡｍ１をゲートに受けてコモンノードＮＣＹと接
地配線９１とを接続するＮチャネルトランジスタＱＪＹ
１とを含む。

【０２９２】アドレス比較回路３２０−ｋは、さらに、
コモンノードＮＣＸおよびＮＣＹの電圧レベルを２入力
として、ＮＯＲ演算結果を出力する論理ゲート３２３
と、論理ゲート３２３の出力と信号／ＡＣＴｋとの両方
とに応じて、スペア行アクセス信号ＳＸｋを活性化する
論理ゲート３２４とスペア列アクセス信号ＳＹｋを活性
化する論理ゲート３２６とを含む。

【０２９３】一致比較ゲート３２２−１においては、置
換アドレス信号ＰＡ１が行アドレス信号ＸＡ１あるいは
列アドレス信号ＹＡ１と一致するときに、論理ゲートＬ
ＧＸ−１もしくはＬＧＹ−１によって、行アドレス比較
信号ＸＡｍ１もしくは列アドレス比較信号ＹＡｍ１が活
性化（“Ｌ”レベル）され、一致しないときには非活性
化（“Ｈ”レベル）される。

【０２９４】行アドレス比較信号ＸＡｍ１もしくは列ア
ドレス比較信号ＹＡｍ１の非活性化に応じて、トランジ
スタＱＪＸ１もしくはＱＪＹ１が導通し、プリチャージ
信号φＰＲによってアドレス選択前に“Ｈ”レベルにプ
リチャージされたコモンノードＮＣＸあるいはＮＣＹが
接地配線と接続される。

【０２９５】アドレス比較回路３２０−ｋは、その他の
置換アドレス信号のそれぞれと対応する行アドレス信号
ＸＡ２〜Ｌおよび列アドレス信号ＹＡ２〜Ｌとの間につ
いて一致比較を行ない、残りの行アドレス比較信号ＸＡ
ｍ２〜Ｌおよび列アドレス比較信号ＹＡｍ２〜Ｌをそれ
ぞれ発生する一致比較ゲートをさらに含む。

【０２９６】また、アドレス比較回路３２０−ｋは、上
記残りの行アドレス比較信号のそれぞれをゲートに受け
て、コモンノードＮＣＸと接地配線とを接続する複数の
トランジスタをさらに含む。同様に、上記残りの列アド
レス比較信号のそれぞれをゲートに受ける複数のトラン
ジスタが、コモンノードＮＣＸと接地配線との間に接続
される。したがって、行アドレス信号の全ビットＸＡ１
〜ＸＡＬが、ヒューズにプログラムされた置換アドレス
の全ビットＰＡ１〜ＰＡＬと一致するときにおいて、コ
モンノードＮＣＸの電圧レベルは“Ｈ”レベルを維持す
るが、行アドレス信号と置換アドレスとが完全に一致し
ないときには、コモンノードＮＣＸの電圧レベルは
“Ｌ”レベルに変化する。同様に、列アドレス信号につ
いても、全ビットＹＡ１〜ＹＡＬが、ヒューズにプログ
ラムされた置換アドレスの全ビットＰＡ１〜ＰＡＬと一
致するときにおいて、コモンノードＮＣＹの電圧レベル
は“Ｈ”レベルを維持するが、列アドレス信号と置換ア
ドレスとが完全に一致しないときには、コモンノードＮ
ＣＹの電圧レベルは“Ｌ”レベルに変化する。

【０２９７】このような構成とすることにより、アドレ
ス比較回路に入力されたアドレス信号および列アドレス
信号のいずれかについて、置換救済が指定されている場
合、すなわち対応するヒューズ素子が溶断されている場
合において、スペアアクセス信号ＳＸｋおよびＳＹｋが
活性化される。スペアアクセス信号の活性化に応じて、
対応するスペア行およびスペア列に対してアクセスが行
なわれる。

【０２９８】実施の形態８においては、冗長救済構成に
おいて、正規メモリセルの欠陥が救済できるか否かは、
予備メモリセルのスペア行およびスペア列の総数よりも
むしろその配置や対応からくる置換の自由度によって決
定されることが多いことを考慮し、全体としての冗長救
済能力を維持しつつ、従来予備列および予備行ごとに設
けられていたプログラム素子の数を低減することを目的
とするものである。

【０２９９】すなわち、一致比較ゲート３２２におい
て、１つの置換アドレス信号に基づいて行アドレス比較
信号と列アドレス比較信号との両方の判定を行なうこと
によって、正規メモリセルアレイ内の１つの行と１つの
列とを対応づけて１組とし、この１組ごとに置換アドレ
スとの一致比較を行なうことによって、アドレス置換を
行なうことを特徴とする。言い換えれば、正規メモリセ
ルアレイは、上記１組ごとの複数のグループに分割さ
れ、スペアメモリセルも上記１組に含まれる行および列
の数とそれぞれ等しい数のスペア行およびスペア列を有
する複数のグループに分割される。実施の形態８におい
ては、冗長救済を上記グループ単位で実行することを特
徴とする。

【０３００】これにより、置換アドレスプログラム回路
において、アドレスプログラム素子を行あるいは列の一
方について対してのみ設けることとしても、最大救済行
あるいは列数を減少させることなく、置換アドレスプロ
グラム素子の数を低減することができる。

【０３０１】なお、図２９では一例として、ｘ＝ｙ
（ｘ：行アドレス，ｙ：列アドレス）なる関係にある行
アドレスおよび列アドレスが同時に同一の置換アドレス
プログラム素子によって置換指定される例を示したが、
このアドレス関係の対応づけはこのような例に限られる
ものではなく、行と列とが１対１に対応づけられる関係
であれば、任意の関係式を採用することができる。

【０３０２】たとえば、ｘ＝／ｙ（ｙはｘの補数）、ｘ
＝ｙ＋ａ（ａ：定数）等の関係式を採用して、スペア行
アドレスとスペア列アドレスとを対応させることも可能
である。

【０３０３】冗長救済回路３００をこのように構成する
ことにより、冗長救済構成による欠陥救済能力を維持し
たままで、有効にプログラム素子の数を減少することが
でき、メモリの大容量化に伴って面積の増加が問題とな
る冗長救済回路のプログラム素子部の面積を大幅に縮小
することができる。

【０３０４】図３０は、正規メモリセルアレイ１０１が
正方形でない場合、すなわち行アドレスの数と列アドレ
スの数が異なる場合における本発明の実施の形態の冗長
救済回路３０１の構成を示す全体概略図である。

【０３０５】このようなケースにおいては、行アドレス
の数と列アドレスの数とが異なるので、ｘとｙとの間に
図２８で示したような１対１の対応づけを行なうことが
できない。

【０３０６】図３０には、一例として、正規メモリセル
アレイの行アドレス数が列アドレス数の２倍である場
合、すなわち正規メモリセルアレイ１０１内のメモリセ
ルは、２Ｌ個の行アドレス信号とＬ個の列アドレス信号
との組合せによって選択される場合における置換アドレ
スプログラム素子の配置を示している。

【０３０７】このような場合に冗長救済を行なうため
に、例えば、正規メモリセルアレイを行アドレス数がＬ
個ずつの２つの領域に分割を行なう（図３０中の点
線）。このような分割を行ない、かつ、２つの領域の行
アドレスに対して共通の信号として設定されるＬ個の救
済行アドレス信号ＸＨＡ１〜Ｌを設ける。すなわち、１
つの救済行アドレス信号に対して、各領域において１つ
の行アドレスが対応付けられる。

【０３０８】さらに、図２９で示した置換アドレスプロ
グラム回路３１０およびアドレス比較回路３２０におい
て、行アドレス信号ＸＡ１〜Ｌに代えて救済行アドレス
信号ＸＨＡ１〜Ｌを用いてアドレス一致比較を行ない、
スペアアクセス信号ＳＸｋ，ＳＹｋを活性化することに
より、置換アドレスプログラム回路３１０において、２
つの正規行アドレスｘ１およびｘ２と１つの正規列アド
レスｙ２とが対応づけられることとなり、１つのアドレ
スプログラム素子により２つのｘアドレスと１つのｙア
ドレスとを同時に置換してアドレス置換判定を行なうこ
とができる。さらに、スペアアクセス信号ＳＸｋの活性
化に応じて、１つの救済行アドレス信号に対応づけられ
る正規行の数に等しい２個のスペア行が同時にアクセス
される構成とすることにより、２つの正規行アドレスｘ
１およびｘ２と１つの正規列アドレスｙ２との組ごとを
単位として、欠陥救済を行なうことができる。

【０３０９】以上述べたように、行アドレスの数と列ア
ドレスの数とが異なる場合においては、数が少ない方の
アドレスに対応して数が多い方のアドレスを複数対応づ
け同時に置換することによって、数が少ない方のアドレ
ス（図２９においてはｙアドレス）の数に対応するビッ
ト数の置換アドレスプログラム素子を備えることによ
り、メモリセルアレイ全体の欠陥救済を行なうことがで
きる。

【０３１０】このような構成とすることにより、行アド
レスと列アドレス数が異なる場合にも、冗長救済による
欠陥救済能力を維持したままで、アドレスプログラム素
子数を大幅に減少し、プログラム素子部の面積を縮小す
ることができる。

【０３１１】なお、上記のように正規メモリセルアレイ
の列アドレスおよび行アドレスを分割した上で、分割さ
れた各領域に対して共通に設けられる救済用アドレス指
定信号を用いて、異なる数の行アドレスと列アドレス数
とを同時に置換して救済する方法は、上記のようにメモ
リセルアレイが行の数と列の数との比が１：ｎの長方形
である場合に限られず、メモリセルアレイが正方形（行
の数と列の数との比が１：１）あるいは、メモリセルア
レイが行の数と列の数との比がｎ１：ｎ２の長方形であ
る場合にも、同様に適用することができる。

【０３１２】また、実施の形態８と実施の形態１から７
とを組合わせることにより、ダイレクトセンス方式およ
び並列型、階層型のＩ／Ｏ線構成によって、大容量のメ
モリを高速に処理できる半導体記憶装置のレイアウト面
積の増大を有効に削減することが可能となる。

【０３１３】なお、今回開示された実施の形態は全ての
点で例示であって、制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。

【０３１４】

【発明の効果】請求項１，２，３記載の半導体記憶装置
は、ダイレクトセンス方式に基づいた読出動作をより少
ない回路素子によって構成される列選択ゲートによって
実行することができるので、ダイレクトセンス方式およ
び階層型Ｉ／Ｏ線構成の採用によって大容量化、高速化
を実現するとともに、レイアウト面積の低減を図ること
が可能である。

【０３１５】請求項４記載の半導体記憶装置は、データ
線対をデータ書込動作とデータ読出動作との間で共用す
るので、配線数の削減によるレイアウト面積の低減を図
ることが可能である。

【０３１６】請求項５記載の半導体記憶装置は、データ
書込に使用するデータ線対をデータ読出用と分離して設
けるので、請求項１記載の半導体記憶装置が奏する効果
に加えて、読出動作と書込動作を並行して行なうことが
可能である。

【０３１７】請求項６，７記載の半導体記憶装置は、Ｉ
／Ｏ線同士を対応づけるスイッチを設けることなく階層
型Ｉ／Ｏ線構成を実現することができるので、レイアウ
ト面積の低減を図ることが可能である。

【０３１８】請求項８記載の半導体記憶装置は、列選択
動作においてデ一タ入出力線対と対応付けられる列の数
が読出動作時と書込動作時とで異なるので、請求項６記
載の半導体記憶装置が奏する効果に加えて、書込動作の
高速化を図ることがことが可能である。

【０３１９】請求項９記載の半導体記憶装置は、書込列
選択線と読出列選択線とをビット線対に平行な方向に沿
って配置できるので、請求項１記載の半導体記憶装置が
奏する効果に加えて、メモリセルの行方向に配置される
配線数の増大にともなうレイアウト面積の増加を緩和す
ることが可能である。

【０３２０】請求項１０，１１，１２，１３，１４記載
の半導体記憶装置は、書込列選択線と読出列選択線とを
互いに直交する方向に分散して設けるので、請求項１記
載の半導体記憶装置が奏する効果に加えて、同一方向に
配置される配線数の増大にともなうレイアウト面積の増
加を緩和することが可能である。

【０３２１】請求項１５記載の半導体記憶装置は、列選
択動作においてデ一タ入出力線対と対応付けられる列の
数が読出動作時と書込動作時とで異なるので、請求項１
記載の半導体記憶装置が奏する効果に加えて、読出動作
と書込動作との速度差を低減することが可能である。

【０３２２】請求項１６，１７，１８記載の半導体記憶
装置は、列選択線をデータ入出力線として兼用すること
ができるので配線数を削減することができ、レイアウト
面積の低減を図ることができる。

【０３２３】請求項１９，２０記載の半導体記憶装置
は、置換アドレス記憶手段を予備メモリセルアレイの予
備行および予備列の双方と対応づけ、同時にアドレス置
換による救済に用いるので、冗長救済能力を維持しつつ
置換アドレス記憶手段の個数を削減することができるの
で、レイアウト面積の低減を図ることができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１の半導体記憶装置１の
全体構成を示す概略ブロック図である。

【図２】メモリセルアレイ１００の構成を示す概略図
である。

【図３】列選択ゲート２００の構成を説明するための
回路図である。

【図４】実施の形態２の列選択ゲート２２０の構成を
示す回路図である。

【図５】列選択ゲート２２０の各動作信号の波形図で
ある。

【図６】本発明の実施の形態２の変形例の半導体記憶
装置の列選択に関連する回路の構成を示す図である。

【図７】本発明の実施の形態２のさらにもう一つの変
形例の半導体記憶装置の列選択に関連する回路の構成を
示す図である。

【図８】階層型Ｉ／Ｏ線を適用した本発明の実施の形
態２の半導体記憶装置にの列選択に関連する回路の構成
を示す概略図である。

【図９】図８の半導体記憶装置の各部の動作信号の波
形図である。

【図１０】本発明の実施の形態３の半導体記憶装置の
列選択に関連する回路の構成を示す図である。

【図１１】実施の形態４の半導体記憶装置の列選択に
関連する回路の構成を示す回路図である。

【図１２】実施の形態４の半導体記憶装置の変形例の
半導体記憶装置の列選択に関連する回路の構成を示す回
路図である。

【図１３】実施の形態４の変形例２の半導体記憶装置
の列選択に関連する回路の構成を示す回路図である。

【図１４】実施の形態４の変形例３の半導体記憶装置
の列選択に関連する回路の構成を示す回路図である。

【図１５】実施の形態４の変形例４の半導体記憶装置
の列選択に関連する回路の構成を示す回路図である。

【図１６】実施の形態４の変形例５の半導体記憶装置
の列選択に関連する回路の構成を示す回路図である。

【図１７】実施の形態４の変形例６の半導体記憶装置
の列選択に関連する回路の構成を示す回路図である。

【図１８】実施の形態４の変形例７の半導体記憶装置
の列選択に関連する回路の構成を示す回路図である。

【図１９】実施の形態５の半導体記憶装置の列選択に
関連する回路の構成を示す回路図である。

【図２０】実施の形態５の半導体記憶装置の変形例の
半導体記憶装置の列選択に関連する回路の構成を示す回
路図である。

【図２１】実施の形態６の半導体記憶装置のメモリセ
ルアレイ１０５の構成を示す概略図である。

【図２２】メモリセルアレイ１０５の列選択に関連す
る回路の構成を示す回路図である。

【図２３】実施の形態６の変形例の半導体記憶装置の
メモリセルアレイ１０５′の構成を示す概略図である。

【図２４】実施の形態７の半導体記憶装置の列選択に
関連する回路の構成を示す回路図である。

【図２５】コラム選択線セレクタ１５０の構成を示す
回路図である。

【図２６】列選択ゲート２７０の列選択動作を説明す
るための各部の動作波形図である。

【図２７】実施の形態８の冗長救済回路３００の構成
を説明するための概念図である。

【図２８】アドレス比較回路３２０の動作を説明する
ための概念図である。

【図２９】置換アドレスプログラム回路３１０および
アドレス比較回路３２０の具体的な構成を説明するため
の図である。

【図３０】メモリセルの行の数と列の数が異なる場合
の冗長救済回路３０１の構成を説明するための概念図で
ある。

【図３１】代表的な階層化Ｉ／Ｏ線方式を有する半導
体記憶装置５００の全体構成を示す概略図である。

【図３２】代表的なダイレクトセンス方式を有する半
導体記憶装置５１０の列選択に関連する回路の構成を示
す回路図である。

【図３３】代表的な冗長救済構成における冗長救済回
路の構成を示す概念図である。

【符号の説明】

１００，１０５メモリセルアレイ、１１０サブブロ
ック、１２０−１〜１２０−Ｎセンスアンプブロック
♯１〜♯Ｎ１３０メインリードアンプ、１３０プ
リチャージスイッチ、１５０コラム選択線セレクタ、
１６０コラム選択線ドライバ、２００〜２６０列選
択ゲート、９１接地配線、９２Ｖｃｃ１配線、９３
Ｖｃｃ２配線、ＧＩＯ，／ＧＩＯグローバルＩ／Ｏ
線対、ＬＩＯＲ，／ＬＩＯＲローカル読出入出力線、
ＬＷＩ，／ＬＷＩローカル書込入出力線、ＧＲＤＢ，
／ＧＲＤＢグローバル読出データバス対、ＧＷＤＢ，
／ＧＷＤＢグローバル書込データバス、ＲＤＢ，／Ｒ
ＤＢ読出データバス、ＷＤＢ，／ＷＤＢ書込データ
バス、ＹＲｉｊ，ＹＲｉ，ＹＲｊ，ＹＲｊ＋１読出コ
ラム選択信号、ＹＷｉｊ，ＹＷｉ，ＹＷｊ書込コラム
選択信号、ＢＬ，／ＢＬビット線、ＳＡセンスアン
プ、ＲＣＳＬｉｊ読出コラム選択線、ＷＣＳＬｉｊ
書込コラム選択線、ＲＧＴＯ１〜４，ＲＧＴ１〜４，Ｒ
ＧＴＶ１〜４，ＲＧＴＯＶ１〜４リードゲート回路、
ＲＣＳＧ１〜４，ＲＣＳＧＶ１〜４読出コラム選択ゲー
ト、ＷＣＳＧ１〜４，ＷＣＳＧＶ１〜４書込コラム選
択ゲート、３００，３０１冗長救済回路、３１０置
換アドレスプログラム回路、３２０アドレス比較回
路。

Claims

【特許請求の範囲】

【請求項１】アドレス信号に応じて記憶データの読出
動作および書込動作を行なう半導体記憶装置であって、第１複数個の列および第２複数個の行の行列状に配置さ
れる複数のメモリセルブロックを備え、前記各メモリセルブロックは、複数のメモリセル行およびメモリセル列を有する複数の
メモリセルと、メモリセル列に対応して設けられるビット線対と、メモリセルブロックの行方向に沿って設けられ、前記メ
モリセル列からの読出データを伝達する第１のデータ入
出力線対とを含み、記憶データを読出すメモリセルの列の選択を指示する複
数の読出コラム選択線と、前記アドレス信号に応じて、前記複数の読出コラム選択
線のうち対応する読出コラム選択線を選択的に活性化す
る列選択回路と、前記メモリセルブロックの列方向に沿って設けられ、前
記第１のデータ線対により伝達された前記読出データを
伝達するための第２のデータ入出力線と、選択された前記メモリセル列からの読出データを前記第
１の入出力線対に伝達する読出データ伝達回路とをさら
に備え、各前記読出データ伝達回路は、前記メモリセルブロック内のメモリセル列にそれぞれ対
応して設けられ、前記読出コラム選択線のうち、対応す
る読出コラム選択線により活性化される複数の第１のゲ
ート回路を含み、前記第１のゲート回路は、前記ビット線対の一方の状態に応じて、前記読出コラム
選択線と前記第１の入出力線対の一方とを接続するため
の第１のリードゲートスイッチと、前記ビット線対の他方の状態に応じて、前記読出コラム
選択線と前記第１の入出力線対の他方とを接続するため
の第２のリードゲートスイッチとを含む、半導体記憶装
置。
【請求項２】前記各メモリセルブロックは、第３複数
個のメモリセル列を含み、かつ、前記第３複数個のメモ
リセル列にそれぞれ対応する読出コラム選択線を受け、前記第１のデータ入出力線対は、対応するメモリセルブ
ロック内の前記メモリセル列に共通に設けられ、前記列選択回路は、前記第３複数個のメモリセル列のう
ちの１つを選択して、対応する前記読出コラム選択線を
活性化し、活性化されている読出コラム選択線の電位は、前記選択
されたメモリセル列に対応する前記第１および第２のリ
ードゲートスイッチの一方が前記ビット線対の電位に応
答して導通するレベルであり、前記第１の入出力線対の電位は、非選択状態の前記メモ
リセル列に対応する前記第１および第２のリードゲート
スイッチの遮断状態を維持するレベルである、請求項１
記載の半導体記憶装置。
【請求項３】前記活性化された前記読出コラム選択線
は、第１の電位を有し、非活性状態の前記読出コラム選択線は、前記第１の電位
よりも高い第２の電位を有し、前記半導体記憶装置は、前記第２の入出力線対に生じた電位差を増幅するための
メインアンプ手段と、第１の電位よりも高い第３の電位
を供給する前記第３の電位を供給する電源配線と、前記第２のデータ線対のそれぞれと前記電源配線との間
に直列に接続される、高抵抗手段および第１のモード選
択スイッチとをさらに備え、前記高抵抗手段は、前記第１の電位を与えられるゲート
を有するＰチャネルＭＯＳトランジスタを含み、第１のモード選択スイッチは、前記読出動作を行なう場
合に導通し、それぞれのメモリセル列に設けられる前記第１のリード
ゲートスイッチは、前記ビット線対の一方に接続される
ゲートと、前記第１のデータ入出力線対の一方に接続さ
れたソースもしくはドレインの一方と、前記メモリセル
列に対応する読出コラム選択線に接続されたソースもし
くはドレインの他方とを有する第１のＭＯＳトランジス
タを含み、それぞれのメモリセル列に設けられる前記第２のリード
ゲートスイッチは、前記ビット線対の他方に接続される
ゲートと、前記第１のデータ入出力線対の他方に接続さ
れたソースもしくはドレインの一方と、前記メモリセル
列に対応する読出コラム選択線に接続されたソースもし
くはドレインの他方とを有する第２のＭＯＳトランジス
タを含み、前記ビット線対の電位に応答して導通した第１もしくは
第２のリードゲートスイッチと接続される前記第１の入
出力線対の一方の電位は、前記第２の電位から前記第１
もしくは第２のＭＯＳトランジスタのしきい電圧を引い
た電位よりも高い、請求項２記載の半導体記憶装置。
【請求項４】前記列選択回路は、前記アドレス信号に
応じて、記憶データを書込むメモリセル列を選択するた
めの列選択信号を発生し、各前記メモリセルブロックは、前記メモリセルブロック
の行方向に沿って、前記メモリセル列への書込データを
伝達するための第３のデータ入出力線対をさらに含み、前記半導体記憶装置は、前記列選択信号を伝達するための複数の書込コラム選択
線と、前記メモリセルブロックの列方向に沿って設けら
れ、前記第３のデータ線対に前記書込データを伝達する
ための第４のデータ入出力線と、前記列選択信号に応じて第３のデータ入出力線対の書込
データを選択されたメモリセル列の前記ビット線対に伝
達する書込データ伝達回路とをさらに備え、前記書込データ伝達回路は、前記メモリセルブロック内
のメモリセル列にそれぞれ対応して設けられ、前記書込
コラム選択線のうち、対応する書込コラム選択線により
活性化される複数の第２のゲート回路を含み、前記第２のゲート回路は、前記列選択信号に応じて、前記ビット線対の一方と前記
第３の入出力線対の一方とを接続するための第１のライ
トゲートスイッチと、前記列選択信号に応じて、前記ビット線対の他方と前記
第３の入出力線対の他方とを接続するための第２のライ
トゲートスイッチとを含む、請求項１記載の半導体記憶
装置。
【請求項５】前記列選択回路は、前記アドレス信号に
応じて、記憶データを書込むメモリセル列を選択するた
めの列選択信号を発生し、各前記メモリセルブロックは、前記メモリセルブロック
の行方向に沿って、前記メモリセル列への書込データを
伝達するための第３のデータ入出力線対をさらに含み、前記半導体記憶装置は、前記列選択信号を伝達するため
の複数の書込コラム選択線と、前記列選択信号に応じて第３のデータ入出力線対の書込
データを選択されたメモリセル列の前記ビット線対に伝
達する書込データ伝達回路とをさらに備え、前記書込データ伝達回路は、前記メモリセルブロック内
のメモリセル列にそれぞれ対応して設けられ、前記書込
コラム選択線のうち、対応する書込コラム選択線により
活性化される複数の第２のゲート回路を含み、前記第２のゲート回路は、前記書込コラム選択線の状態に応じて、前記ビット線対
の一方と前記第３の入出力線対の一方とを接続するため
の第１のライトゲートスイッチと、前記書込コラム選択線の状態に応じて、前記ビット線対
の他方と前記第３の入出力線対の他方とを接続するため
の第２のライトゲートスイッチとを含み、前記半導体記憶装置は、前記第１の入出力線対と前記第２の入出力線対との間に
設けられ、前記読出動作を行なう場合に導通する第１の
モード選択スイッチと、前記第３の入出力線対と前記第２の入出力線対との間に
設けられ、前記書込動作を行なう場合に導通する第２モ
ード選択スイッチとをさらに備える、請求項１載の半導
体記憶装置。
【請求項６】前記第２のデータ入出力線対は、列方向
に沿って配置される第２複数個のメモリセルブロックに
対して共通に設けられ、各前記メモリセルブロックは、前記ビット線対に対応し
て設けられ前記ビット線対の電位差を増幅するセンスア
ンプをさらに含み、前記センスアンプが活性化されるまでの間、前記ビット
線対は第４の電位にプリチャージされ、前記列選択信号および前記センスアンプは、前記メモリ
セルブロックごとに独立して活性化され、前記第１のデータ入出力線対の電位は、非活性化されて
いる列選択信号に対応する前記第１および第２のリード
ゲートスイッチの遮断状態を維持するレベルである、請
求項２記載の半導体記憶装置。
【請求項７】前記活性化された前記読出列選択線は、
第１の電位を有し、非活性状態の前前記読出列選択線は、前記第１の電位よ
りも高い第２の電位を有し、前記半導体記憶装置は、前記第２の入出力線対に生じた
電位差を増幅するためのメインアンプ手段と、第１の電
位よりも高い第３の電位を供給する前記第３の電位を供
給する電源配線と、前記第２のデータ線対のそれぞれと前記電源配線との間
に直列に接続される、高抵抗手段と第１のモード選択ス
イッチとをさらに備え、前記高抵抗手段は、前記第１の電位を与えられるゲート
を有するＰチャネルＭＯＳトランジスタを含み、第１のモード選択スイッチは、前記読出動作を行なう場
合に導通し、それぞれのメモリセル列に設けられる前記第１のリード
ゲートスイッチは、前記ビット線対の一方に接続される
ゲートと、前記第１の入出力線の一方に接続されたソー
スもしくはドレインの一方と、前記メモリセル列に対応
する読出コラム選択線に接続されたソースもしくはドレ
インの他方とを有する第１のＭＯＳトランジスタを含
み、それぞれのメモリセル列に設けられる前記第２のリード
ゲートスイッチは、前記ビット線対の他方に接続される
ゲートと、前記第１の入出力線の他方に接続されたソー
スもしくはドレインの一方と、前記メモリセル列に対応
する読出コラム選択線に接続されたソースもしくはドレ
インの他方とを有する第２のＭＯＳトランジスタを含
み、前記ビット線対の電位に応答して導通した第１もしくは
第２のリードゲートスイッチに接続される前記第１の入
出力線対のいずれか一方の電位は、前記第４の電位から
前記第１および第２のＭＯＳトランジスタのしきい電圧
を引いた電位よりも高い、請求項６記載の半導体記憶装
置。
【請求項８】各前記メモリセルブロックは、前記メモ
リセルブロックの行方向に沿って設けられ、前記メモリ
セル列への書込データを伝達するための第３のデータ入
出力線対をさらに含み、列選択回路は、前記アドレス信号に応じて記憶データを
書込むメモリセル列を選択するための列選択信号と、同
一の前記第２のデータ入出力線対に対して設けられる前
記第２複数個のメモリセルブロックのうちから１つを選
択するためのメモリセルブロック選択信号とを発生し、前記半導体記憶装置は、前記メモリセルブロック選択信号を伝達するための複数
のメモリセルブロック選択線と、前記列選択信号を伝達するための複数の書込コラム選択
線と、前記メモリセルブロックの列方向に沿って設けられ、前
記第３のデータ入出力線対に前記書込データを伝達する
ための第４のデータ入出力線対と、前記メモリセルブロックごとに設けられ、前記メモリセ
ルブロック選択信号に応じて前記第４のデータ入出力線
対と前記第３のデータ入出力線対とを接続するメモリセ
ルブロック選択ゲートと、前記列選択信号に応じて第３のデータ入出力線対の書込
データを選択されたメモリセル列の前記ビット線対に伝
達する書込データ伝達回路とをさらに備え、前記書込データ伝達回路は、前記メモリセルブロック内
のメモリセル列にそれぞれ対応して設けられ、前記書込
コラム選択線のうち、対応する書込コラム選択線により
活性化される複数の第２のゲート回路を含む、請求項６
記載の半導体記憶装置。
【請求項９】前記第１および第３のデータ入出力線対
は、対応するメモリセルブロック内の前記メモリセル列
ごとに設けられ、前記読出コラム選択線は、前記メモリセルブロックの列方向に沿って設けられ、同一の前記メモリセルブロックに含まれる全てのメモリ
セル列の選択を指示するための第１の読出コラム補助選
択線と、読出動作時において、同一の前記第２のデータ入出力線
に対して設けられる前記第２複数個のメモリセルブロッ
クのうちから１つのメモリセルブロックの選択を指示す
る読出メモリセルブロック選択線とを含み、前記列選択信号は、同一の前記メモリセルブロックに含まれる全てのメモリ
セル列を選択するための第１の列選択補助信号と、書込動作時において、同一の前記第２のデータ入出力線
に対して設けられる前記第２複数個のメモリセルブロッ
クのうちから１つを選択するためのメモリセルブロック
選択信号とを含み、前記書込コラム選択線は、前記メモリセルブロックの列方向に沿って設けられ、前記第１の列選択補助信号を伝達する第１の書込コラム
補助選択線と、前記メモリセルブロック選択信号を伝達する書込メモリ
セルブロック選択線とを含み、前記第１および第２のリードゲートスイッチは、第１の
読出コラム補助選択線と前記第１の入出力線対とを接続
し、前記第１および第２のライトゲートスイッチは、前
記第１の書込コラム補助選択線の状態に応じて導通し、各前記メモリセルブロックは、前記第１のデータ入出力線対と前記第２のデータ入出力
線対との間に設けられ、前記読出メモリセルブロック選
択線の状態に応じて導通する読出メモリセルブロック選
択スイッチと、前記第３のデータ入出力線対と前記は第４のデータ入出
力線対との間に設けられ、前記書込メモリセルブロック
選択線の状態に応じて導通する書込メモリセルブロック
選択スイッチとをさらに含む、請求項４記載の半導体記
憶装置。
【請求項１０】前記複数の読出コラム選択線は、前記
書込コラム選択線と直交する方向に配置される読出コラ
ム選択線を含む、請求項４記載の半導体記憶装置。
【請求項１１】前記複数の読出コラム選択線は、前記
書込コラム選択線と直交する方向に配置される読出コラ
ム選択線を含む、請求項５記載の半導体記憶装置。
【請求項１２】前記第１のデータ入出力線対は、対応
するメモリセルブロック内の前記メモリセル列ごとに設
けられ、前記第３のデータ入出力線対は、対応するメモリセルブ
ロック内の前記メモリセル列に共通に設けられ、前記読出コラム選択線は、前記メモリセルブロックの列方向に沿って設けられ、同一の前記メモリセルブロックに含まれる全てのメモリ
セル列の選択を指示するための第１の読出コラム補助選
択線と、読出動作時において、同一の前記第２のデータ入出力線
に対して設けられる前記第２複数個のメモリセルブロッ
クのうちから１つのメモリセルブロックの選択を指示す
る読出メモリセルブロック選択線とを含み、前記列選択信号は、前記メモリセルブロックごとに、前記メモリセルブロッ
クに含まれる複数のメモリセル列のうちから１つの前記
メモリセル列を選択するための第２の列選択補助信号を
含み、前記書込コラム選択線は、前記メモリセルブロックの行方向に沿って設けられ、前記第２の列選択補助信号を伝達する第２の書込コラム
補助選択線を含み、前記第１および第２のリードゲートスイッチは、第１の
読出コラム補助選択線と前記第１の入出力線対とを接続
し、前記第１および第２のライトゲートスイッチは、前
記第２の書込コラム補助選択線の状態に応じて導通し、各前記メモリセルブロックは、前記第１のデータ入出力線対と前記第２のデータ入出力
線対との間に設けられ、前記読出メモリセルブロック選
択線の状態に応じて導通する読出メモリセルブロック選
択スイッチをさらに含む、請求項１０記載の半導体記憶
装置。
【請求項１３】前記第１のデータ入出力線対は、対応
するメモリセルブロック内の前記メモリセル列に共通に
設けられ、前記第３のデータ入出力線対は、対応するメモリセルブ
ロック内の前記メモリセル列ごとに設けられ、前記読出コラム選択線は、前記メモリセルブロックの行方向に沿って設けられ、前記メモリセルブロックごとに、前記メモリセルブロッ
クに含まれる複数のメモリセル列のうちから１つの前記
メモリセル列を選択するための第２の読出コラム補助選
択線を含み、前記列選択信号は、同一の前記メモリセルブロックに含まれる全てのメモリ
セル列を選択するための第１の列選択補助信号と、書込動作時において、同一の前記第２のデータ入出力線
に対して設けられる前記第２複数個のメモリセルブロッ
クのうちから１つを選択するためのメモリセルブロック
選択信号とを含み、前記書込コラム選択線は、前記メモリセルブロックの列方向に沿って設けられ、前記第１の列選択補助信号を伝達する第１の書込コラム
補助選択線と、前記メモリセルブロック選択信号を伝達する書込メモリ
セルブロック選択線とを含み、前記第１および第２のリードゲートスイッチは、第２の
読出コラム補助選択線と前記第１の入出力線対とを接続
し、前記第１および第２のライトゲートスイッチは、前
記第１の書込コラム補助選択線の状態に応じて導通し、各前記メモリセルブロックは、前記第３の入出力線対と前記第４の入出力線対との間に
設けられ、前記書込メモリセルブロック選択線の状態に
応じて導通する書込メモリセルブロック選択スイッチを
さらに含む、請求項１０記載の半導体記憶装置。
【請求項１４】前記読出コラム選択線は、前記メモリセルブロックの行方向に沿って設けられ、前
記メモリセルブロックごとに、前記メモリセルブロック
に含まれる複数のメモリセル列のうちから第４複数個の
前記メモリセル列の選択を指示するための第３の読出コ
ラム補助選択線と、前記メモリセルブロックの列方向に沿って設けられ、前
記第４複数個のメモリセル列のうちから１つのメモリセ
ル列の選択を指示するための第４の読出コラム補助選択
線とを含み、前記第１および第２のリードゲートスイッチは、第３の
読出コラム補助選択線と前記第１の入出力線対とを接続
し、前記読出データ伝達回路は、前記メモリセルブロック内
のメモリセル列にそれぞれ対応して設けられ、前記読出
コラム選択線のうち、対応する読出コラム選択線により
活性化される複数の第３のゲート回路をさらに含み、前記第３のゲート回路は、前記第４の読出コラム補助選択線の状態に応じて、前記
第１のリードゲートスイッチと前記第１の入出力線対の
一方とを接続するための第３のリードゲートスイッチ
と、前記第４の読出コラム補助選択線の状態に応じて、前記
第２のリードゲートスイッチと前記第１の入出力線対の
他方とを接続するための第４のリードゲートスイッチと
を有する、請求項１０記載の半導体記憶装置。
【請求項１５】各前記メモリセルブロックは、第５複
数個のメモリセル列を含み、前記第５複数個のメモリセル列は、第６複数個のサブグ
ループに分割され、前記列選択回路は、前記第６複数個のサブグループの一
部を選択するための複数の列サブグループ選択信号をさ
らに発生し、前記第３のデータ入出力線対は、前記サブグループごと
に分割して設けられ、各前記サブグループは、前記列サブグループ選択信号の
うち、対応する前記列サブグループ選択信号に応じて前
記第３のデータ入出力線対と前記第４のデータ入出力線
対とを接続する補助スイッチをさらに含む、請求項４記
載の半導体記憶装置。
【請求項１６】アドレス信号に応じて記憶データの
読出動作および書込動作を行なう半導体記憶装置であっ
て、第１複数個の列および第２複数個の行の行列状に配置さ
れる複数のメモリセルブロックを備え、前記各メモリセルブロックは、複数のメモリセル行およびメモリセル列を有する複数の
メモリセルと、メモリセル列に対応して設けられるビット線対とを含
み、記憶データを読出すメモリセルの列の選択を指示する複
数の読出コラム選択線と、前記アドレス信号に応じて、複数の読出コラム選択線の
うち対応する読出コラム選択線を選択的に活性化する列
選択回路と、前記メモリセルブロックの列方向に沿って設けられ、前
記記憶データを伝達するためのグローバルデータ入出力
線と、選択された前記メモリセル列からの読出データを前記グ
ローバルデータ入出力線対に伝達するための読出データ
伝達回路とをさらに備え、各前記読出データ伝達回路は、前記メモリセルブロック内のメモリセル列にそれぞれ対
応して設けられ、前記第３複数個の読出コラム選択線の
うち、対応する読出コラム選択線により活性化される前
記第３複数個の第４のゲート回路を含み、第４のゲート回路は、前記ビット線対の一方の状態に応じて、前記対応する読
出コラム選択線と読出コラム選択線の他の一本とを接続
するための第５のリードゲートスイッチと、前記ビット線対の他方の状態に応じて、前記対応する読
出コラム選択線と読出コラム選択線のさらに他の一本と
を接続するための第６のリードゲートスイッチとを含
み、前記列選択信号に応じて、前記読出コラム選択線の他の
一本および前記読出コラム選択線のさらに他の一本と前
記グローバルデータ入出力線対のそれぞれとを接続する
ためのコラム選択線切換手段をさらに備える、半導体記
憶装置。
【請求項１７】前記活性化された前記読出コラム選択
線は、第１の電位を有し、非活性状態の前記読出コラム選択線は、前記第１の電位
よりも高い第２の電位を有し、前記半導体記憶装置は、前記第２の入出力線対に生じた
電位差を増幅するためのメインアンプ手段と、第１の電
位よりも高い第３の電位を供給する前記第３の電位を供
給する電源配線と、前記第２のデータ線対のそれぞれと前記電源配線との間
に直列に接続される、高抵抗手段と第１のモード選択ス
イッチとをさらに備え、前記高抵抗手段は、前記第１の電位を与えられるゲート
を有するＰチャネルＭＯＳトランジスタを含み、第１のモード選択スイッチは、前記読出動作を行なう場
合に導通し、それぞれのメモリセル列に設けられる前記第５のリード
ゲートスイッチは、前記ビット線対の一方に接続される
ゲートと、前記読出コラム選択線の他の一本に接続され
たソースもしくはドレインの一方と、前記メモリセル列
に対応する読出コラム選択線に接続されたソースもしく
はドレインの他方とを有する第３のＭＯＳトランジスタ
を含み、それぞれのメモリセル列に設けられる前記第６のリード
ゲートスイッチは、前記ビット線対の他方に接続される
ゲートと、前記読出コラム選択線のさらに他の一本に接
続されたソースもしくはドレインの一方と、前記メモリ
セル列に対応する読出コラム選択線に接続されたソース
もしくはドレインの他方とを有する第４のＭＯＳトラン
ジスタを含み、前記ビット線対の電位に応答して導通した第５もしくは
第６のリードゲートスイッチと接続される前記グローバ
ルデータ入出力線対の一方の電位は、前記第２の電位か
ら前記第３あるいは第４のＭＯＳトランジスタのしきい
電圧を引いた電位よりも高い、請求項１６記載の半導体
記憶装置。
【請求項１８】前記列選択回路は、前記アドレス信号
に応じて記憶データを書込むメモリセル列を選択するた
めの列選択信号を発生し、前記半導体記憶装置は、前記列選択信号を伝達するための複数の書込コラム選択
線と、前記グローバルデータ入出力線対に対応して設け
られ、書込データと前記書込データの反転データとを前
記読出コラム選択線のうちの２本にそれぞれ伝達する書
込ドライブ手段と、前記列選択信号に応じて前記書込データを前記ビット線
対に伝達する書込データ伝達回路とを備え、前記書込データ伝達回路は、前記メモリセルブロック内のメモリセル列にそれぞれ対
応して設けられ、前記書込コラム選択線のうち、対応す
る書込コラム選択線により活性化される複数の第５のゲ
ート回路を含み、前記第５のゲート回路は、前記列選択信号に応じて、前記ビット線対の一方と前記
読出コラム選択線のうちの２本の一方とを接続するため
の第３のライトゲートスイッチと、前記列選択信号に応じて、前記ビット線対の他方と前記
読出コラム選択線のうちの２本の他方とを接続するため
の第４のライトゲートスイッチとを含む、請求項１６記
載の半導体記憶装置。
【請求項１９】アドレス信号に応じて、記憶データの
読出および書込動作を行なう半導体記憶装置であって、行列状に配置される複数の正規メモリセルを有する正規
メモリセルアレイを備え、前記正規メモリセルアレイは、予め互いに対応付けられ
た少なくとも１つのメモリセル行と少なくとも一つのメ
モリセル列とを各々有する、複数の正規メモリセルグル
ープに分割され、欠陥の存在する正規メモリセルを救済するための冗長救
済回路をさらに備え、前記冗長救済回路は、前記アドレス信号が置換アドレスと一致した場合に、前
記正規メモリセルグループを置換するための複数のスペ
アメモリセルグループと、前記スペアメモリセルグループの各々は、前記正規メモ
リセルグループの各々が有するモリセル行およびメモリ
セル列とそれぞれ同数のスペアメモリセル行およびスペ
アメモリセル列とを含み、前記スペアメモリセルグループごとに設けられ、欠陥メ
モリセルが存在する前記正規メモリセルグループに対応
するアドレスを、前記置換アドレスとして記憶する複数
の置換アドレス記憶回路と、前記アドレス信号と前記置換アドレスとの比較に応じ
て、正規メモリセルの救済を指示するアドレス比較回路
とをさらに備える、半導体記憶装置。
【請求項２０】各前記正規メモリセルグループの有す
るメモリセル行とメモリセル列とのうちの少なくとも一
方は複数である、請求項１９記載の半導体記憶装置。