JP4527746B2 - 同期形半導体メモリ装置のためのカラム選択ライン制御回路 - Google Patents

Description

本発明は集積された半導体メモリ装置に関するものであり、より詳しくは外部から印加される１つ又はそれ以上のクロック信号に同期してデータの入力／出力を実行する同期形ランダムアクセスメモリ装置（ｒａｎｄｏｍ ａｃｃｅｓｓｍｅｍｏｒｙ ｄｅｖｉｃｅ；ＲＡＭ）のためのカラム選択ライン（ＣＳＬ）制御回路に関するものである。

工程（ｐｒｏｃｅｓｓ）及び写真石版（ｐｈｏｔｏｌｉｔｈｏｇｒａｐｈｙ）の進歩によってＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭs）とＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭs）のような半導体メモリ装置の速度を改良している。しかしながら、最近の速度改良技術は基本構造（ｂａｓｅ ａｒｃｈｉｔｅｃｔｕｒｅ）の変更に由来している。早いＲＡＭの構造の１例は同期形構造である。同期形メモリの重要な発達は高速のデータ速度でデータを共に読出することができる同期形メモリの能力である。加えて、同期形ＲＡＭを使用するシステムにおいて、データアドレスと制御信号がシステムのクロック信号と同期してメモリにラッチされるため、システム処理装置（ｐｒｏｃｅｓｓｏｒ）は認識されているクロック周期の後にデータが利用できるまで他の作業（ｔａｓｋｓ）も遂行することができる。このような構造はメモリ作動性能において実質的な長所を提供する。

典型的な半導体メモリ装置において、メモリ装置内の特定メモリセルに／から書込／読出のため特定メモリセルはロー（ｒｏｗ：行）アドレスとカラム（ｃｏｌｕｍｎ：列）アドレスによって指定されなければならない。特定メモリセルが書込／読出動作から指定された場合、電荷（ｃｈａｒｇｅ）分配動作は読出を考慮して指定されたメモリセルからビットライン（ｂｉｔｌｉｎｅ）として遂行され、読出されたデータは感知増幅器（ｓｅｎｓｅａｍｐｌｉｆｉｅｒ）によって増幅される。増幅されたデータはＩ／Ｏゲート回路（Ｉ／Ｏ ｇａｔｅｃｉｒｃｕｉｔ）を通じてＩ／Ｏライン（ｉｎｐｕｔ／ｏｕｔｐｕｔｌｉｎｅ）に伝送された後、関連された出力回路を通じてメモリに出力される。特定メモリセルに貯蔵された１ビットデータの読出動作は上述した過程によって完了される。カラムディコーダはカラムアドレスの受信及びディコーディングによって選択されたＩ／Ｏゲートをターンーオンさせる。

高集積メモリの複雑なディコーディング（ｄｅｃｏｄｉｎｇ）動作を簡単にするため、メモリ装置メーンディコーディング動作の先にカラムアドレスをプレーディコーディングするため一般的にプレーディコーダが提供される。

図１は従来技術による同期形メモリ装置を示したブロック図である。図１を参照すると、データ貯蔵のため、メモリセルアレー１００が提供される。ワードラインＷＬ０ーＷＬｍとビットラインＢＬ０−ＢＬｎは上記メモリセルアレー１００のロー及びカラムに従い配列されたセルに各々連結される。メモリセルアレー１００周邊にワードラインＷＬ０−ＷＬｍを選択的に作動させるためローディコーダ（ｒｏｗｄｅｃｏｄｅｒ）１２０と、ビットラインＢＬ０−ＢＬｎからデータＩ／Ｏバッファ（ｄａｔａＩ／Ｏｂｕｆｆｅｒ）２８０と、その反対方向に選択的な伝送のためＩ／Ｏゲート回路（ｉｎｐｕｔ／ｏｕｔｐｕｔ ｇａｔｅｃｉｒｃｕｉｔ）１４０が提供される。Ｉ／Ｏゲート回路１４０はカラム選択ラインＣＳＬ０−ＣＳＬｎによって制御される。カラム及びローアドレス信号の全てを含む外部から印加されるアドレス信号Ａ０−Ａｘはアドレスバッファ１６０に供給される。アドレス入力の中、カラムアドレス信号ＣＡ０−ＣＡiはカラムプレーディコーダ１８０に入力される。

クロックバッファ２３０は外部クロック信号ＸＣＬＫを受信して外部クロック信号（ＸＣＬＫ）に同期される内部クロック信号ＰＣＬＫを提供する。ＣＳＬ活性化制御回路（ＣＳＬ ｅｎａｂｌｅ ｃｏｎｔｒｏｌ ｃｉｒｃｕｉｔ）２４０は内部クロック信号ＰＣＬＫとタイミング制御ロジック（未図示）から伝送されるカラムアドレスストロブ信号ＰＹＥの論理組合（ｌｏｇｉｃａｌ ｃｏｍｂｉｎａｔｉｏｎ）によってＣＳＬ活性化御信号ＰＣＳＬＥを発生する。カラムプレーディコーダ１８０はカラムアドレス信号ＣＡ０−ＣＡｉをプレーディコーディングして、プレーディコーディングされたアドレス信号ＤＣＡ０−ＤＣＡjを発生する。

ＣＳＬ活性化制御回路２４０から発生されたＣＳＬ活性化制御信号ＰＣＳＬＥの制御の下で、カラムプレーディコーダ１８０はプレーディコーディングされたアドレス信号ＤＣＡ０ーＤＣＡjを発生する。カラムアドレス信号のメーンーディコーディング動作はカラムディコーダ２００によって遂行される。ディコーダ２００はプレーディコーディングされたアドレス信号ＤＣＡ０−ＤＣＡjによってディコーディングされた信号ＤＣＡＢ０−ＤＣＡＢｋを発生する。ディコーディング信号ＤＣＡＢ０−ＤＣＡＢｋはカラムドライバー（ｃｏｌｕｍｎ ｄｒｉｖｅｒ：２２０）に入力され、カラムドライバー２２０は上記プレーディコーディングされたアドレス信号ＤＣＡ０−ＤＣＡjに応答してカラム選択ラインＣＳＬ０−ＣＳＬｎを選択的に作動させる。ＣＳＬ非活性化制御回路２６０は内部クロック信号ＰＣＬＫと一般的に論理ーハイ信号であるＶＣＣＨ信号の論理組合（ｌｏｇｉｃａｌｃｏｍｂｉｎａｔｉｏｎ）によってＣＳＬ非活性化制御信号ＰＣＳＬＤを発生する。カラムドライバー２２０はＣＳＬ非活性化制御回路２６０からＣＳＬ非活性化制御信号ＰＣＳＬＤによって非活性化される。従って、カラム選択ラインＣＳＬ０ーＣＳＬｎの作動は停止する。

図２Ａないし図２Ｂは図１に示されたＣＳＬ活性化及び非活性化制御回路２４０、２６０の詳細回路図である。まず、図２Ａを参照すると、ＣＳＬ活性化回路２４０はインバータＩＶ１−ＩＶ４で構成された遅延回路（第１遅延回路）と、１つのＮＡＮＤゲートＧ１と、１つのインバータＩＶ５とを含む。内部クロック信号ＰＣＬＫは遅延回路に印加される。ＮＡＮＤゲートＧ１は１つの入力としてクロック信号ＰＣＬＫの遅延された信号を受信して、その他１つの入力としてカラムアドレスストロブ信号ＰＹＥを受信する。ＮＡＮＤゲートＧ１の出力信号はＣＳＬ活性化制御クロック信号ＰＣＳＬＥとしてインバータＩＶ５を通じて出力される。

続けて図２Ｂを参照すると、ＣＳＬ非活性化回路２６０はインバータＩＶ６−ＩＶ８で構成された遅延回路（第２遅延回路）と１つのＮＡＮＤゲートＧ２とを含む。第２遅延回路もクロック信号ＰＣＬＫを受信する。遅延回路は第１遅延回路より短い遅延時間を有する。第２遅延回路の出力はＮＡＮＤゲートＧ２の１つの入力に提供される。普通論理ーハイ状態であるＰＶＣＣＨ信号はＮＡＮＤゲートＧ２のその他の入力として提供される。ゲートＧ２はＣＳＬ非活性化制御クロック信号ＰＣＳＬＤを出力する。

図３はカラムプレーディコーダ１８０の単位回路の構成を示す詳細回路図である。示されたように単位プレーディコーダ回路１８０‘はインバーターＩＶ３１−ＩＶ４９とＮＡＮＤゲートＧ３４−Ｇ４９とを含む。単位カラムプレーディコーダ１８０’はアドレスバッファ１６０から３つのカラムアドレス信号ＣＡ０−ＣＡ２を受信して、８つのプレーディコーディングされたカラムアドレス信号ＤＣＡ０−ＤＣＡ７を発生する。ＣＳＬ活性化制御クロック信号ＰＣＳＬＥはＮＡＮＤゲートＧ４２−Ｇ４９の第１入力として共通に入力される。ＮＡＮＤゲートＧ４２−Ｇ４９の第２入力としては事実上にプレーディコーディングされたカラムアドレス、即ち、インバータＩＶ３４−ＩＶ４１の出力信号が各々提供される。ＣＳＬ活性化制御クロック信号ＰＣＳＬＥは“高”になるまで、インバータＩＶ３４−ＩＶ４１の出力信号はＮＡＮＤゲートＧ４２ーＧ４９を通じて各々インバータＩＶ４２−ＩＶ４９に伝達され、プレーディコーディングされたカラムアドレス信号ＤＣＡ０−ＤＣＡ７として出力される。ＣＳＬ活性化制御クロック信号ＰＣＳＬＥはプレーディコーディングエラー防止のためインバータＩＶ３１−ＩＶ４１とＮＡＮＤゲートＧ３４−Ｇ４１とプレーディコーディング動作が完了された後のみ“高”になるべきである。

図４はカラムディコーダ２００とカラムドライバー２２０の単位回路の詳細な構成を各々示している。図４を参照すると、単位カラムディコーダ２００‘はＮＡＮＤゲートＧ５０−Ｇ５７と、ＮＡＮＤゲートＧ５０−Ｇ５７に各々対応するインバータＩＶ５０−ＩＶ５７とを含む。各々のＮＡＮＤゲートＧ５０−Ｇ５７をプレーディコーディングされたカラムアドレス信号（ＣＤＡｙ：ここで、y=０、１、．．．、或いは７）を対応する１つの入力と、タイミング制御ロジック（未図示）からゲート制御信号ＧＣＳが印可される、もう１つの入力を有する。各々のＮＡＮＤゲートＧ５０−Ｇ５７は最終的にディコーディングされた信号ＤＣＡＢｙ（ここで、y=０、１、．．、或いは７）を対応するインバータＩＶ５０、ＩＶ５１、．．．、或いはＩＶ５７を通じて出力する。単位カラムドライバー回路２２０‘はインバータＩＶ６０−ＩＶ６７と、カスコードインバータ４０−４７（時時に２重ゲートインバータ（ｄｕａｌｇａｔｅｉｎｖｅｒｔｅｒ）と称する）と、反転ラッチ（ｉｎｖｅｒｔｉｎｇ ｌａｔｃｈｅｓ：６０ー６７）とを含む。２つのＰＭＯＳトランジスター（即ち、ＭＰ４０ａ、ＭＰ４０ｂ）と１つのＮＭＯＳランジスター（即ち、ＭＮ４０）で構成されている各々のカスコードインバータ４０ー４７と、各々の反転ラッチ（即ち、６０）は２つの交叉して連結されたインバータＩＶ６０ａ、ＩＶ６０bを構成する。各々のカスコードインバータ（即ち、４０）のため３つトランジスターＭＰ４０ａ、ＭＰ４０b、ＭＮ４０もソースードレーン電流通路（ｃｕｒｒｅｎｔ ｐａｔｈ）は昇圧供給電圧端子ＶＥＸＴと接地電圧端子ＧＮＤとの間に直列に連結される。各々のカスコードカラムアドレス信号（即ち、ＤＣＡＢ０）はプルーアップ（ｐｕｌｌ−ｕｐ）とプルーダウン（ｐｕｌｌ−ｄｏｗｎ）トランジスターＭＰ４０ａ、ＭＮ４０に対応するゲートに入力される。ＣＳＬ非活性化制御回路２６０から制御信号ＰＣＳＬＤはインバータＩＶ６０−ＩＶ６７を通じて各々のカスコードインバータ４０−４７のスイッチングトランジスターＭＰ４０b−ＭＰ４７bのゲートに共通に印加される。各々の反転ラッチ６０はスイッチング及びプルーダウントランジスターＭＰ６０ａ、ＭＮ６０に対応する接合点に連結される。“高”レベルのＣＳＬ非活性化制御クロック信号ＰＣＳＬＤと共にプレーディコーディングが開始される。“高”レベルのプレーディコーディングされたカラムアドレス信号ＤＣＡ０はゲート制御信号ＧＣＳが“高”レベルを維持するときのみ、ディコーディングされたカラムアドレス信号ＢＣＡＢ０としてＰＭＯＳトランジスターＭＰ４０ａのゲートに印加されることができる。即ち、ゲート制御信号ＧＣＳは単位カラムディコーダ回路２００‘を通じて信号ＤＣＡ０−ＤＣＡ７を伝達するか否かを決定する。プレーディコーディングされたカラムアドレス信号ＤＣＡ０とゲート制御信号ＧＣＳが“高”である時、ディコーディングされた信号ＤＣＡＢ０は“高”になる。その結果ＰＭＯＳプルーアップトランジスターＭＰ４０ａはターンーオフされ、ＮＭＯＳプルーダウントランジスターＭＮ４０はターンーオンされる。“高”レベルのディコーディングされた信号ＢＣＡＢは反転ラッチ６０によってラッチされて対応するカラム選択ラインＣＳＬ０が“高”なる。信号ＰＣＳＬＤが“低”になった後、ゲート制御信号ＧＣＳは又“低”になる。したがって、プルーアップトランジスターＭＰ４０ａはターンーオンされ、プルーダウントランジスターＭＮ４０はターンーオフされるが、カラム選択ラインＣＳＬ０は反転ラッチ６０によって今までの“高”状態に残る。この状態において、信号ＰＣＳＬＤが再び“高”になると、スイッチングトランジスターＭＰ４０ｂはターンーオンされ、その結果カラム選択ラインＣＳＬ０は“低”になる。

上述したように、カラム選択ラインＣＳＬ０−ＣＳＬｎはカラムプレーディコーダ１８０によって選択的に活性化されるが、カラムドライバー２２０を個別的に制御することによって非活性化される。

図５は図１に示した従来技術による同期形メモリ装置の読出／書込動作タイミングを示す図面である。図５を参照すると、カラムアドレスストロブ信号*ＣＡＳ（「*」は、ＣＡＳ全体に反転表示であるバーが付されていることを意味する。以下「*」は同じ意味で使用する。）が“低”に活性化された以後、Ｔ０クロック周期の間に、ＣＳＬ非活性化制御クロック信号ＰＣＳＬＤは外部クロック信号ＸＣＬＫ（又は内部クロック信号ＰＣＬＫ）に同期して“高”状態になる。第１カラムアドレス信号（ＣＡ#０）（即ち、ＣＡ０−ＣＡｉ）がカラムプレーディコーダ１８０に到達する間に予め定められた時間（即ち、Ｔｍ１）が経過した後、ＣＳＬ活性化制御クロック信号ＰＣＳＬＥはカラムアドレスストロブ信号ＰＹＥ（図２Ａ参照）の活性化に応答して“高”状態になる。勿論ＰＣＳＬＥ信号はクラック信号ＸＣＬＫ（或いはＰＣＬＫ）に同期される。又、ＣＳＬ活性化制御クロック信号ＰＣＳＬＥもクロック信号ＸＣＬＫ或いはＰＣＬＫに同期する。単位カラムプレーディコーダ回路１８０‘はカラムアドレス信号ＣＡ#０（即ち、ＣＡ０−ＣＡ２）をプレーディコーディングして、プレーディコーディングされたカラムアドレス信号ＤＣＡ#０（即ち、ＤＣＡ０−ＤＣＡ７）を発生するが、そのうち、１つは活性化され、残ったものは非活性化される。ここで、信号ＤＣＡ０が“高”状態において活性化されると仮定すると、対応するカラム選択ラインＣＳＬ０が単位カラムドライバー回路２２０によって“高”になる。

次のＴ１周期の間に、信号ＰＣＳＬＤは信号ＰＣＳＬＥが“低”から“高”に変換される前に“高”状態になる。続いて、ＣＳＬ活性化制御クロック信号ＰＣＳＬＥがカラムアドレスストロブ信号ＰＹＥに応じて又“高”になるとき、第２カラムアドレス信号ＣＡ#１（即ち、ＣＡ０−ＣＡ２）は単位カラムプレーディコーダ回路１８０‘に到達され、時間（Ｔｍ１）は経過する。ここで、プレーディコーディングされたアドレス信号ＤＣＡ１は“高”から活性化されると仮定すると、対応されるラインＣＳＬ１は単位カラムドライバー回路２２０によって“高”になる。

その他のカラム選択ラインＣＳＬ２、ＣＳＬ３は又次のクロック周期Ｔ２、Ｔ３の間に上述したような方式で他のカラムアドレス信号ＣＡ#２、ＣＡ#３に応答して活性化され、非活性化される。

上述したように従来技術によってメモリ装置において、ＣＳＬ活性化制御クロックＰＣＳＬＥは有效なカラムアドレス信号が各々のクロック周期Ｔｃ（ここで、ｃ＝０、１、２、．．．）の間にプレーディコーダ１８０に到達するまで活性化されない。しかしながら、ＣＳＬ活性化制御クロックＰＣＳＬＥは不充分な遅延時間Ｔm１のため有效なカラムアドレス信号ＣＡ#１がカラムプレーディコーダ１８０に倒着する前にクロック周期Ｔ１の間に“高”になる。そうすると、以前のクロック周期Ｔ０のため效力を失うカラムアドレス信号ＣＡ#０はカラムプレーディコーダ回路１８０‘によって、プレーディコーディングされる。従って、效力を失ったディコーディングされた信号ＤＣＡＢ０はカスコードインバータ４０（図４参照）を通じて対応する反転ラッチ６０によってラッチされる。これはカラム選択ラインＣＳＬ０の活性化を誘導する。それによって、誤った読出／書込動作の原因として效力を失ったディコーディングされた信号ＤＣＡＢ１が效力を失ったカラムアドレス信号ＣＡ#１によって活性化され、Ｔ１周期の間に対応する反転ラッチ４１によってラッチされるとき、上記效力を失ったカラムアドレス信号ＣＡ#１に対応されるカラム選択ラインＣＳＬ１もまた效力を失ったラインＣＳＬ０を従い、活性化される。のような理由で、従来のメモリ装置において充分な遅延時間Ｔｍ１の保障は必須的である。これはメモリ装置のアクセス速度（ａｃｃｅｓｓ ｓｐｅｅｄ）を改善することが制限される。

加えて、従来技術によるメモリ装置構造において、カラムドライバー回路２２０’が大きく反復されるレイアウト（ｌａｙｏｕｔ）面積によって相当な面積の不利が（ｐｅｎａｌｔｙ）が招来される。

又、各々のカスコードインバータ４０−４７内のプルアップ及びスイッチングトランジスターＭＰ４０ａ−ＭＰ４７ａ、ＭＰ４０b−ＭＰ４７bはパワーアップ（ｐｏｗｅｒ−ｕｐ）の間に反転ラッチ６０−６７のインバータＩＶ６０b−ＩＶ６７bと共に電流漏出通路（ｃｕｒｒｅｎｔ ｌｅａｋａｇｅ ｐａｔｈｓ）を形成するから、従来の装置はパワーアップ電流損失を有する。

従って、本発明の目的は上述した諸般問題点を解決するため提案されたものとして、高速でデータをアクセスすることに適当な改良されたカラム選択回路構造を有する同期形半導体メモリ装置を提供することである。

本発明のその他の目的は従来のメモリより少ないパワーアップ電流損失を有する同期形半導体メモリ装置を提供することである。

本発明はその他の目的は従来の同期形メモリより小さい面積を有する同期形半導体メモリ装置を提供することである。

上述したような本発明の目的を達成するための本発明の特徴によると、同期形半導体メモリ装置のためのカラム選択ライン制御回路はカラム選択ラインと直接連結させるプレーディコーディングされたカラムアドレス信号に応じてカラム選択ラインを選択的に作動させるカラムディコーダと、基準クロック信号として外部から印加されるクロック信号に同期させて、カラムプレーディコーダを制御することによってカラム選択ラインの活性化及び非活性化タイミングを制御するＣＳＬタイミング制御器を含む。ＣＳＬタイミング制御器は基準クロック信号に同期してカラム選択ラインの活性化及び非活性化タイミングを示すＣＳＬタイミング制御信号を発生する。カラムプレーディコーダはＣＳＬタイミング信号の論理状態に依存して活性化されるか或いは非活性化される。

本発明の構成によると、ＣＳＬタイミング制御器と、基準クロック信号に同期してカラム選択ラインの活性化タイミングを示すＣＳＬ活性化制御信号を提供する第１制御回路と、基準クロック信号に同期してカラム選択ラインの非活性化タイミングを示すＣＳＬ非活性化制御信号を提供する第２制御回路と、ＣＳＬ活性化非活性化信号を各々受信するための第１及び第２入力とＣＳＬタイミング制御信号を提供するための１つの出力を有するフリップフロップを含む。より望ましいものは、ＮＯＲゲートを有するラッチロジックはフリップフロップ回路を構成するため使用される。その他の方法は、ラッチロジックはＮＡＮＤゲートで構成されることができる。

以上のような本発明によると、大きいレイアウト面積を占める従来のカラムドライバーは不必要である。その結果、広い面積の節約は勿論全体電力消耗も減らすことができる。そして、カラムアドレス信号がカラムプレーディコーダに到達した以後にカラムプレーディコーダを常に活性化させる必要がないためより早いアクセス速度を得ることができる。

本発明は同期形半導体メモリ装置のカラム選択の改良させるものである。以下の説明において、本発明の正しい理解を助けるため詳細に説明されている。しかし、当業者には自明であり、このような詳細な説明なしで本発明を実施可能である。他の場合には、本発明を理解しにくいことを避けるため、不必要と思われる一部の構成要素は図示又は開示されない。従って、以下の明細書と図面は本発明の請求範囲を制限させる意味よりも例示的に解釈しなければならない。

以上のように本発明によると、大きいレイアウト面積を占める従来のカラムドライバーは必要ではない。その結果、広い面積の節約は勿論全体電力消耗も減らすことができる。そして、カラムアドレス信号はカラムプレーディコーダに到達した以後にカラムプレーディコーダを常に活性化させる必要がないからアクセス速度が向上される。

以下本発明による実施の形態を添附した図面、図６乃至図１０を参照しながら詳細に説明する。

まず、図６は本発明は同期形半導体メモリ装置を示している。ＤＲＡＭセルと、ＳＲＡＭセルと、非揮発性メモリセル（ｎｏｎ−ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙｃｅｌｌｓ）のようにメモリセル（未図示）のアレー１００はデータを貯蔵するため提供される。ワードラインＷＬ０−ＷＬｍとビットラインＢＬ０ーＢＬｎ、*ＢＬ０ー*ＢＬｎはセルと連結されるが、メモリセルアレー１００のロー（ｒｏｗ）とカラム（ｃｏｌｕｍｎ）データをしたがい、各々配列されている。セルアレー１００側にワードラインＷＬ０−ＷＬｍを選択的に作動させるためにローディコーダ（ｒｏｗｄｅｃｏｄｅｒ）１２０を提供して、ビットラインＢＬ０−ＢＬｎ、*ＢＬ０ー*ＢＬｎからデータＩ／Ｏバッファ（ｄａｔａ Ｉ／Ｏ ｂｕｆｆｅｒ）２８０まで、或いはその反対方向にＩ／ＯデータラインＩｏ０−Ｉｏｎ、*Ｉｏ０−*Ｉｏｎを通じてデータを選択的に伝送するためＩ／Ｏゲートｉｎｐｕｔ／ｏｕｔｐｕｔ Ｉ／Ｏｇａｔｅ）１４０が提供される。Ｉ／Ｏゲート回路１４０がカラム選択ラインＣＳＬ０−ＣＳＬｎによって制御される。ロー及びカラムアドレス信号を含む外部から印加されるアドレス信号Ａ０−Ａｘは特定メモリセルの選択のためアドレスバッファ１６０に入力される。カラムディコーダ２００ａはカラム選択ラインＣＳＬ０−ＣＳＬｎと直接連結される。そして、プレーディコーディングされたカラムアドレス信号ＤＣＡ０−ＤＣＡjに応じてカラム選択ラインＣＳＬ０−ＣＳＬｎを選択的に作動させる。

外部クロック信号ＸＣＬＫもクロックバッファ２３０に入力される。バッファ２３０は外部クロック信号ＸＣＬＫと同期して内部クロック信号ＰＣＬＫを発生する。ＣＳＬタイミング制御器３００はＣＳＬタイミング制御信号ＰＣＳＬＥＤを発生する。信号ＰＣＳＬＥＤはカラムプレーディコーダ１８０ａの活性化と非活性化タイミングを制御するため使用する。特にプレーディコーダ１８０ａは信号ＰＣＳＬＥＤが活性化されたとき、プレーディコーディングされたカラムアドレス信号ＤＣＡ０ーＤＣＡjを出力させるが、信号ＰＣＳＬＥＤが非活性化されたときには、出力しない。言い換えば、プレーディコーディングされたカラムアドレス信号ＤＣＡ０−ＤＣＡjの中、１つは、信号ＰＣＳＬＥＤが活性化された時、活性化されてカラム選択ラインＣＳＬ０−ＣＳＬｎの中１つは、カラムディコーダ２００ａによって活性化される。しかしながら、信号ＰＣＳＬＥＤの非活性化と共に、プレーディコーディングされたカラムアドレス信号ＤＣＡ０−ＤＣＡjが非活性化されるためカラム選択ラインＣＳＬ０−ＣＳＬｎが非活性化される。これは本発明による一体化された（ｕｎｉfｉｅｄ）ＣＳＬ活性化／非活性化制御方式はカラムドライバーを除去してチップ面積を減少させることが可能である。

より詳細な参考のため図７を参照すると、ＣＳＬタイミング制御器３００はＣＳＬ活性化制御回路３２０と、ＣＳＬ非活性化制御回路３４０と、フリップフロップ回路３６０とを含む。ＣＳＬ活性化制御回路３２０は多数個のインバータＩＶ１６−ＩＶ１９と、１つのＮＡＮＤゲートＧ５と、１つのインバータＩＶ２０とを備える遅延回路（ｄｅｌａｙ ｃｉｒｃｕｉｔ）３８０で構成される。内部クロック信号ＰＣＬＫは遅延回路３８０によって遅延される。遅延されたクロック信号はＮＡＮＤゲートＧ５の１つの入力に供給される。そして、ゲートＧ５は１つの内部タイミングロジック（未図示）からのカラムアドレスストロブ信号ＰＹＥが入力される１つの入力を有する。ＮＡＮＤゲートＧ５の出力信号はインバータＩＶ２０を通じてＣＳＬ活性化制御クロック信号ＰＣＳＬＥとして出力される。

ＣＳＬ非活性化制御回路３４０は多数個のインバータＩＶ１３−ＩＶ１５と、１つのＮＡＮＤゲートＧ４とを備える遅延回路４００とを含む。遅延回路４００もクロック信号ＰＣＬＫが入力される。遅延回路４００はＣＳＬ活性化制御回路３２０内部の遅延回路３８０より短い遅延時間を有する。遅延回路４００の出力は、一般的に論理ーハイであるＰＶＣＣＨ信号が１つの入力として提供されるＮＡＮＤゲートＧ４の１つの入力として提供される。ゲートＧ４はＣＳＬ非活性化制御クロック信号ＰＣＳＬＤを出力する。

フリップフロップ回路３６０はＮＯＲゲートＧ６、Ｇ７で構成されているS−Rラッチロジック（S（ｓｅｔ）ーR（ｒｅｓｅｔ）ｌａｔｃｈｌｏｇｉｃ）７０を含む。ラッチロジック７０は入力によって変更されるまで、与えられた論理状態（ｌｏｇｉｃ ｃｏｎｄｉｔｉｏｎ）を維持する。ラッチロジック７０には２つの入力があり、そのうち、１つは“セット"であり、その他の１つは“リセット”である。ＣＳＬ活性化制御クロック信号ＰＣＳＬＥはラッチロジック７０の“セット”入力を伝達して、ＣＳＬ非活性化制御クロック信号ＰＣＳＬＤはラッチロジック７０の“リセット”入力を伝達する。ラッチロジック７０は反転出力（ｉｎｖｅｒｔｉｎｇ ｏｕｔｐｕｔ）*Ｑを有する。反転出力信号*ＱはインバータＩＶ２１を通じてＣＳＬタイミング制御信号ＰＣＳＬＥＤとして提供する。ＣＳＬ非活性化制御クロック信号ＰＣＳＬＤが“高”（“１”）になると、ＣＳＬ活性化制御クロック信号ＰＣＳＬＥが“高”（“０”）に維持される時間の間反転出力信号*Ｑは“高”（“１”）になる。もしもＣＳＬ非活性化制御クロック信号ＰＣＳＬＤが“低”を維持する間にＣＳＬ活性化制御クロック信号ＰＣＳＬＥが“高”になると、反転出力信号*Ｑは“低”（“０”）になる。ＣＳＬ活性化及び非活性化制御信号ＰＣＳＬＥ、ＰＣＳＬＤ全てが“低”であると、反転出力信号*Ｑは“高”維持する。逆に、ＣＳＬ活性化及び非活性化制御信号ＰＣＳＬＥ、ＰＣＳＬＤ全てが“高”であると、反転出力信号*Ｑは“高”を維持する。

次に、図８はカラムプレーディコーダ１８０ａの単位回路の詳細な構成を示している。単位カラムプレーディコーダ回路１８０ａ'はインバータＩＶ７１−ＩＶ８９とＮＡＮＤゲートＧ７４ーＧ８９とを含む。単位カラムプレーディコーダ回路１８０ａ'はアドレスバッファ１６０から３つのカラムアドレス信号ＣＡ０ーＣＡ２が提供される。そして、８つのプレーディコーディングされたカラムアドレス信号ＤＣＡ０ーＤＣＡ７を発生する。ＣＳＬタイミング制御クロック信号ＰＣＳＬＥＤはＮＡＮＤゲートＧ８２−Ｇ８９の第１入力に共通に入力させる。ＮＡＮＤゲートＧ８２−Ｇ８９の第２入力は実質的にプレーディコーディングされたカラムアドレス信号、即ち、インバータＩＶ７４−ＩＶ８１の出力信号が各々入力される。ＣＳＬ制御クロック信号ＰＣＳＬＥＤが“高”になるとき、ＩＶ７４乃至ＩＶ８１のインバータの出力信号はＧ８２乃至Ｇ８９のＮＡＮＤゲートを通じてＩＶ８２乃至ＩＶ８９のインバータに各々伝達されて、出力信号はプレーディコーディングされたカラムアドレス信号ＤＣＡ０−ＤＣＡ７として出力する。

図９はカラムディコーダ２００ａの単位回路の詳細構成を駆動する。単位カラムディコーダ回路２００ａ’はＮＡＮＤゲートＧ９０−Ｇ９７と、インバータＩＶ９０−ＩＶ９７を含む。ＮＡＮＤゲートＧ９０−Ｇ９７の１番目の入力にはタイミング制御ロジック（未図示）からゲート制御信号ＧＣＳが入力され、他の入力にはプレーディコーディングされたカラムアドレス信号ＤＣＡ０−ＤＣＡ７が各々入力される。ＮＡＮＤゲートＧ９０−Ｇ９７の出力は各々インバータＩＶ９０−ＩＶ９７に伝達される。インバータＩＶ９０−ＩＶ９７の出力信号は各々カラム選択ラインＣＳＬ０−ＧＳＬ７を駆動させる。

図１０は図６に示したメモリ装置の読出／書込動作タイミングを示した図面である。図１０を参照すると、カラムアドレスストロブ信号（ｃｏｌｕｍｎ ａｄｄｅｒｅｓｓ ｓｔｒｏｂｅｓｉｇｎａｌ）*ＣＡＳが“低”から活性化された後、Ｔ０クロック周期で、ＣＳＬ非活性化制御クロック信号ＰＣＳＬＤは外部クロック信号ＸＣＬＫ（或いは内部クロック信号ＰＣＬＫ）に同期して“高”になる。従って、ＣＳＬタイミング制御クロック信号ＰＣＳＬＥＤは“低”状態を維持する。次に、ＣＳＬ活性化制御クロック信号ＰＣＳＬＥはカラムアドレスストロブ信号ＰＹＥ（図７参照）の活性化に応じて“高”になる。ＣＳＬ活性化制御クロック信号ＰＣＳＬＥの論理状態はＣＳＬ非活性化制御クロック信号ＰＣＳＬＤが“低”から“高”に変換されるときまでフリップフロップ回路３６０によって維持される。その結果、単位カラムプレーディコーダ回路１８０ａ’はカラムアドレス信号ＣＡ#０（即ち、ＣＡ０−ＣＡ２）をプレーディコーディングして、プレーディコーディングされたカラムアドレス信号ＤＣＡ#０（即ち、ＤＣＡ０−ＤＣＡ７）を出力するが、そのうち、１つは活性化され、その他ものは非活性化される。ここで、ＤＣＡ０信号が“高”に活性化されると仮定すると、対応するカラム選択ラインＣＳＬ０は単位カラムメーンーディコーダ回路２００ａ’によって“高”状態になる。

次にＴ１クロック周期の間に、ＣＳＬ非活性化制御クロック信号ＰＣＳＬＤはＣＳＬ活性化制御クロック信号ＰＣＳＬＥが“高”から“低”に変換される前に再び“高”になる。その結果ＣＳＬ活性化制御クロック信号ＰＣＳＬＥは“低”になってＣＳＬ０ラインが非活性化される。

このような方式で他のカラムアドレス信号（即ち、ＣＡ#１−ＣＡ#３）に応じて残るＣＳＬライン（即ち、ＣＳＬ１−ＣＳＬ３）も次のクロック周期Ｔ１−Ｔ３の間に活性化されるか或いは非活性化される。

ＣＳＬ非活性化制御クロック信号ＰＣＳＬＤはしかも有效なカラムアドレス信号がプレーディコーダ１８０ａ’に到達しなくとも“高”になることができる。これはカラムドライバーの除去と共に效力を失うディコーディングされた信号がラッチされないからであり、又は、有效なカラム信号がプレーディコーダ１８０ａ’に到達すると直ちに效力を失うプレーディコーディングされたカラムアドレス信号が非活性化されるためである。ＣＳＬ活性化タイミングは有效なカラムアドレス信号の到達によって制限されないから、このようなカラム選択はアクセス速度に相当に向上させる。

以上から、本発明による回路の構成及び動作を説明及び図面に従って説明したが、これはただ、例として説明したことに過ぎない。本発明の技術的思想を離れていない範囲で多様な変化又は変更可能なことは勿論である。

従来の技術による同期形メモリ装置を示すブロック図。 Ａは図１に示したＣＳＬ活性化制御回路の詳細回路図、Ｂは図１に示したＣＳＬ非活性化制御回路の詳細回路図。 図１に示したカラムプレーディコーダ回路の詳細回路図。 図１に示したカラムメーンディコーダとカラムドライバーの詳細回路図。 図１に示したメモリ装置の読出／書込動作タイミングを示す図面。 本発明による同期形メモリ装置の構成を示すブロック図。 図６に示したＣＳＬタイミング制御器の詳細回路図。 図６に示したカラムプレーディコーダの詳細回路図。 図６に示したカラムディコーダの詳細回路図。 図６に示したメモリ装置の読出／書込動作タイミングを示す図面。

符号の説明

１００ メモリセルアレー
１２０ ローディコーダ
１４０ Ｉ／Ｏゲート回路
１６０ アドレスバッファ
１８０Ａ カラムプレーディコーダ
２００Ａ カラムメーンディコーダ
２３０ クロックバッファー
２８０ データＩ／Ｏバッファ
３００ ＣＳＬタイミング制御器

Claims (3)

1. 列アドレス信号をプレーディコーディングし、制御信号に応答して活性化または非活性化される列プレーディコーダと、
   前記プレーディコーディングされた列アドレス信号に応答して、列選択ラインを選択的に駆動させるための列選択ラインと連結された列メーンディコーダと、
   基準クロック信号に同期して前記列プレーディコーダを活性化または非活性化させるための前記制御信号を発生する制御回路とを含み、
   前記制御回路は、
   前記制御信号をラッチするためのラッチ回路と、
   前記基準クロック信号を所定の時間遅延させた初期化信号を発生して、前記ラッチ回路にラッチされた前記制御信号を非活性化させる初期化回路と、
   前記基準クロック信号を所定の時間遅延させた設定信号を発生して、前記ラッチ回路にラッチされた前記制御信号を活性化させる設定回路とを含み、
   前記初期化回路は、
   直列で連結された奇数個のインバータで構成された第１遅延回路と、
   前記遅延回路に接続された第１入力端子、電源電圧が印加される第２入力端子、及び前記初期化信号を出力する出力端子を有する第１ロジック回路とを含み、
   前記設定回路は、
   直列で連結された偶数個のインバータで構成された第２遅延回路と、
   前記遅延回路に接続された第１入力端子、アドレスコーディング時点を示す信号が印加される第２入力端子、及び前記設定信号を出力する出力端子を有する第２ロジック回路とを含み、
   前記設定回路の遅延時間は、前記初期化回路の遅延時間より長い
   ことを特徴とする半導体メモリ装置。
2. 前記制御回路は、前記初期化信号、前記設定信号を受け入れる入力端子、及び前記制御信号を出力する出力端子を有するフリップフロップを含む
   ことを特徴とする請求項１に記載の半導体メモリ装置。
3. 前記フリップフロップは、ＮＯＲゲートを有するラッチロジックを含む
   ことを特徴とする請求項２に記載の半導体メモリ装置。

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