JP2000223661A - メモリ回路／ロジック回路集積システム - Google Patents

Abstract

(57)【要約】 【課題】 メモリ回路のメモリ容量や入出力仕様の変更
が容易なメモリ回路／ロジック回路集積システムを提供
する。 【解決手段】 ロジック回路３０００にメモリ回路１０
００をフリップチップ構成で接続する。メモリ回路は、
複数のチップに渡っての受けられたインターフェース層
１２００によって、ロジック回路との電気的接続をと
る。インターフェース１２００のパターン変更のみで、
ロジック回路３０００に接続するメモリの容量を容易に
変更可能で、メモリ回路／ロジック回路集積システムの
開発期間が短縮される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関し、より特定的には、ロジック回路とを組合せたシ
ステムデバイスの製造に適した半導体記憶装置の構成に
関する。

【０００２】

【従来の技術】近年、画像データ処理等大量データの並
列処理を必要とされるシステムが増加している。

【０００３】このようなシステムにおいては、マイクロ
プロセッサ（以下、ＭＰＵと称す）の動作速度の向上に
伴い、主記憶装置として用いられるダイナミックランダ
ムアクセスメモリ（以下、ＤＲＡＭと称す）等の高速ア
クセスを実現するために、クロック信号に同期して動作
する同期型ＤＲＡＭ（シンクロナスＤＲＡＭ：以下、Ｓ
ＤＲＡＭと称す）等が用いられている。

【０００４】このようなＳＤＲＡＭ等においては、一層
の高速動作を可能とするために、メモリセルアレイを互
いに独立動作が可能なバンクに分割したバンク構成が用
いられている。すなわち、各バンクごとに、その動作
は、ロウ系動作およびコラム系動作について独立に制御
されている。このようなバンクをインターリーブ動作さ
せ、プリチャージ時間等を低減させることで、より高速
なアクセスが実現される。

【０００５】

【発明が解決しようとする課題】しかしながら、近年、
より一層の多機能化やデータ処理速度の向上等の目的の
ために、ワンチップ上に記録回路とロジック回路とを集
積化させた、たとえばＤＲＡＭ／ロジック回路混載チッ
プが開発されている。この場合、ワンチップ上に集積化
されているＤＲＡＭ等の記憶回路とロジック回路との間
でデータの授受を行なうデータバスの幅（一度にやり取
りされるデータのビット数）は、高速処理を行なうため
に増加される傾向にある。

【０００６】このように、チップ上での内部データバス
の幅を大きくすることで、高速処理を実現することが可
能となるものの、システムによっては、少量多品種生産
を行なうことが必要となる場合があり、このようなシス
テムでは、上述したようなＤＲＡＭ／ロジック回路混載
チップの構成では、以下のような問題点がある。

【０００７】すなわち、システムの要求性能等に応じ
て、記憶回路に要求される記憶容量や、ロジック回路と
の間でデータのやり取りを行なう際の語構成（１ワード
のビット数等）はさまざまなに変化する。したがって、
このような半導体デバイスを製造する際に、各々のシス
テムに応じて、これらの仕様に適合するようにその都度
ワンチップ上の回路設計を行なっていたのでは、製品開
発に要する期間が長くなってしまうという問題がある。

【０００８】このような問題点を解決するために、たと
えば、特開平１０−１１１８６４号公報には、半導体集
積回路装置の開発期間を短縮するとともに、回路の高性
能化かつ低コスト化を図るために、ＬＳＩコアとしての
ＲＡＭ基板とＭＰＵ基板とを半導体チップの貼合わせ技
術を用いて、互いに対向して接続することにより、ロジ
ック回路および記憶回路からなるシステムを一体のデバ
イスとして製造する技術が開示されている。

【０００９】しかしながら、このような技術では、対向
して貼合わせる各基板において、それぞれ相互に電気的
な接続を得るためのパッドを正確な位置決めをもって形
成しておくことが必要であり、このことは、ＲＡＭ基板
側の回路設計においても、またＭＰＵ基板の回路設計に
おいても、その自由度が制限されてしまうという問題点
がある。

【００１０】一方、メモリセルからデータを読出し、イ
ンターフェイス回路まで読出データを伝達する入出力線
（Ｉ／Ｏ線ペア）は、動作速度の向上等の観点から階層
化される構成となっていることが多い。この場合、階層
化しているＩ／Ｏ線ペアを経由して、メモリセルからの
読出データを伝達するためには、途中に、読出時に選択
されたメモリセルが接続するビット線対とデータ伝達を
行なうＩ／Ｏ線ペアとを選択的に接続するためのゲート
回路が設けられる。このようなゲート回路も、多バンク
型のメモリセルアレイにおいては、その素子数が増大す
る傾向にある。

【００１１】特に、上述したような大きなデータバス幅
でデータを入出力するためには、独立に動作可能なＩ／
Ｏ線ペアの本数を多くすることが必要となり、そのこと
は、また上述したゲート回路の個数およびそれを構成す
る素子数の増加を招く原因となる。

【００１２】本発明は、上記のような問題点を解決する
ためになされたものであって、記憶回路とロジック回路
とを含むシステムを、半導体基板上に形成された集積回
路を用いて構成するシステムにおいて、その開発期間を
短縮することが可能な半導体記憶装置を提供することで
ある。

【００１３】この発明の他の目的は、ロジック回路との
間で大きなデータバス幅でデータを授受することが、効
率的に行なうことが可能な半導体記憶装置を提供するこ
とである。

【００１４】この発明のさらに他の目的は、ロジック回
路との間での大きなデータバス幅でのデータ授受を可能
とするとともに、冗長救済の効率を高めることが可能な
半導体記憶装置を提供することである。

【００１５】

【課題を解決するための手段】請求項１記載のメモリ回
路／ロジック回路集積システムは、第１の半導体基板の
第１の主表面に形成されるロジック回路チップを備え、
ロジック回路チップは、外部との電気的インターフェー
スを取るための複数の第１の入出力パッドを含み、第２
の半導体基板の第２の主表面上に分離可能な間隔を有す
るように形成される複数のメモリ回路のうちから一体と
して分離され、少なくとも２つのメモリ回路を含むメモ
リチップをさらに備え、メモリチップは、最表面に設け
られる絶縁層と、絶縁層の直下に、メモリ回路に共通に
設けられるインターフェース配線層を含み、インターフ
ェース配線層は、メモリ回路のそれぞれの入出力ノード
を接続する配線部と、外部との電気的インターフェース
を取るために、絶縁層の開口部に対応する位置に設けら
れる複数の第２の入出力パッド部とを有し、ロジック回
路チップの第１の主表面とメモリチップの第２の主表面
とを対向させた状態で、複数の第１の入出力パッドと対
応する第２の入出力パッド部とをそれぞれ接続する複数
の接続部材とを備える。

【００１６】請求項２記載のメモリ回路／ロジック回路
集積システムは、請求項１記載のメモリ回路／ロジック
回路集積システムの構成に加えて、複数のメモリ回路の
各々は、互いに同一の回路構成を有する。

【００１７】請求項３記載のメモリ回路／ロジック回路
集積システムは、請求項１記載のメモリ回路／ロジック
回路集積システムの構成に加えて、複数の第２の入出力
パッド部は、それぞれ対応する第１の入出力パッドと、
第１の主表面と第２の主表面とを対向させた状態で、整
合する位置に配置される。

【００１８】請求項４記載のメモリ回路／ロジック回路
集積システムは、請求項１記載のメモリ回路／ロジック
回路集積システムの構成に加えて、メモリ回路の各々
は、複数のメモリセルが行列状に配列されたメモリセル
アレイを備え、メモリセルアレイの行方向に沿って配置
される複数のワード線と、メモリセルアレイに対応して
設けられ、アドレス信号に応じてワードを選択的に活性
化する行選択回路と、メモリセルブロックのメモリセル
列に対応して設けられる複数のビット線対と、第１複数
個のビット線対ごとに設けられ、選択されたメモリセル
とデータの授受を行うための複数のデータ線対と、デー
タ線対と対応する第１複数個のビット線対との間で、選
択的にデータ伝達を可能とする複数の選択回路をさらに
備える。

【００１９】請求項５記載のメモリ回路／ロジック回路
集積システムは、請求項４記載のメモリ回路／ロジック
回路集積システムの構成に加えて、第２複数個のデータ
線対からなるデータ線グループごとに設けられる複数の
選択ゲート回路と、複数の選択ゲート回路に共通に設け
られるデータバスと、選択ゲート回路ごとに設けられ、
選択ゲート回路を選択的に活性化し、対応するデータ線
グループからのデータをデータバスに伝達させる複数の
デコード回路とをさらに備える。

【００２０】請求項６記載のメモリ回路／ロジック回路
集積システムは、請求項５記載のメモリ回路／ロジック
回路集積システムの構成に加えて、デコード回路を制御
するプリデコード回路をさらに備え、プリデコード回路
は、複数のデコード回路のうち、少なくとも２つを同時
に活性化する。

【００２１】請求項７記載のメモリ回路／ロジック回路
集積システムは、請求項４記載のメモリ回路／ロジック
回路集積システムの構成に加えて、選択回路は、第１複
数個のビット線対にそれぞれ対応して設けられ、選択的
に導通状態とされる第１複数個の第１のスイッチ回路
と、第１複数個の第１のスイッチ回路からの出力を受け
て、選択されたビット線対の電位レベルに応じて、対応
するデータ線対の電位を駆動するデータ伝達ゲートとを
含み、データ伝達ゲートは、データ線対のうちの一方と
所定の電源電位との間に結合され、ゲート電位が選択さ
れたビット線対のうちの一方により駆動される第１のＭ
ＯＳトランジスタと、データ線対のうちの他方と所定の
電源電位との間に結合され、ゲート電位が選択されたビ
ット線対のうちの他方により駆動される第２のＭＯＳト
ランジスタとを有する。

【００２２】請求項８記載のメモリ回路／ロジック回路
集積システムは、請求項７記載のメモリ回路／ロジック
回路集積システムの構成に加えて、選択回路とデータ伝
達ゲートとを結合する複数のセグメントデータ線対と、
待機状態において、セグメントデータ線対を第１のプリ
チャージレベルにプリチャージする第１のプリチャージ
回路と、待機状態において、ビット線対を第２のプリチ
ャージレベルにプリチャージする第２のプリチャージ回
路とをさらに備える。

【００２３】請求項９記載のメモリ回路／ロジック回路
集積システムは、請求項４記載のメモリ回路／ロジック
回路集積システムの構成に加えて、メモリセルアレイ端
部に設けられる冗長メモリセル行をさらに備え、冗長メ
モリセル行は、メモリセル列に対応する個数であって、
記憶データを保持するためのラッチ回路を有する。

【００２４】請求項１０記載のメモリ回路／ロジック回
路集積システムは、請求項９記載のメモリ回路／ロジッ
ク回路集積システムの構成に加えて、メモリセルアレイ
に対応して、第１複数個を単位として設けられる、複数
の冗長メモリセル列と、第１複数個の冗長メモリセル列
ごとに設けられ、選択された冗長メモリセルとデータの
授受を行うための複数の冗長データ線対と、メモリセル
アレイとの間でデータの授受を行うためのデータバス
と、冗長メモリセル列への置換が行なわれているかに応
じて、データ線対および冗長データ線対とデータバスと
の接続を切換えるデータ伝達切換回路とをさらに備え
る。

【００２５】請求項１１記載のメモリ回路／ロジック回
路集積システムは、請求項９記載のメモリ回路／ロジッ
ク回路集積システムの構成に加えて、メモリセルアレイ
に対応して、第１複数個を単位として設けられる、複数
の冗長メモリセル列と、第１複数個の冗長メモリセル列
ごとに設けられ、選択された冗長メモリセルとデータの
授受を行うための複数の冗長データ線対と、データ線対
ごとに設けられ、冗長メモリセル行からの読出データと
データ線対を介して伝達された読出データとを受けて、
冗長メモリセル行への置換が行なわれているかに応じ
て、いずれかを出力する複数のマルチプレクサと、冗長
メモリセル列への置換が行なわれているかに応じて、デ
ータ線対とマルチプレクサとの接続を切換えるデータ伝
達切換回路と、マルチプレクサとの間でデータの授受を
行うためのデータバスとをさらに備える。

【００２６】請求項１２記載のメモリ回路／ロジック回
路集積システムは、請求項１１記載のメモリ回路／ロジ
ック回路集積システムの構成に加えて、データ伝達切換
回路の動作を制御するための冗長列置換制御回路をさら
に備え、冗長列置換制御回路は、予め記憶された冗長置
換が行なわれるべき行アドレスと行アドレス信号とが一
致する場合、第１のヒット信号を活性化し保持する行ア
ドレス比較回路と、予め記憶された冗長置換が行なわれ
るべき列アドレスと列アドレス信号とが一致する場合、
第２のヒット信号を活性化する列アドレス比較回路と、
第１および第２のヒット信号の活性化に応じて、データ
伝達切換回路の動作を制御するための切換制御信号を生
成する、列置換信号生成回路とを含む。

【００２７】請求項１３記載のメモリ回路／ロジック回
路集積システムは、請求項１２記載のメモリ回路／ロジ
ック回路集積システムの構成に加えて、列置換信号生成
回路は、読出動作モードおよび書込動作モードに応じ
て、アドレス信号が与えられてから、切換制御信号をデ
ータ伝達切換回路に与えるまでのタイミングを調整する
ためのシフト回路をさらに含む。

【００２８】請求項１４記載のメモリ回路／ロジック回
路集積システムは、請求項１１記載のメモリ回路／ロジ
ック回路集積システムの構成に加えて、データ伝達切換
回路は、冗長メモリセル置換が行なわれない場合におけ
る対応するデータ線対の各データ伝達経路上に直列に配
置される第１および第２のシフト回路を含み、第１のシ
フト回路は、対応するデータ線対からのデータを受け
て、切換制御信号に制御されて、対応するデータ線対に
隣接する左右いずれかのデータ線対の冗長メモリセル置
換が行なわれない場合におけるデータ伝達経路に与え、
第２のシフト回路は、第１シフト回路からのデータを受
けて、切換制御信号に制御されて、対応するデータ線対
に隣接する左右いずれかのデータ線対の冗長メモリセル
置換が行なわれない場合におけるデータ伝達経路に与え
る。

【００２９】

【発明の実施の形態】［実施の形態１］図１は、本発明
の実施の形態１の同期型半導体記憶装置１０００の回路
構成を説明するための概略ブロック図である。なお、以
下に説明するように、本発明は必ずしもこのような同期
型半導体記憶装置に限定されることなく、より一般的な
半導体記憶装置のメモリセルアレイの構成に適用するこ
とが可能である。

【００３０】図１を参照して、ＳＤＲＡＭ１０００は、
外部から与えられる相補なクロック信号ｅｘｔ．ＣＬＫ
およびｅｘｔ．／ＣＬＫを受ける外部クロック信号入力
端子１００２と、外部クロック端子１００２に与えられ
たクロック信号をバッファ処理するクロック入力バッフ
ァ１５０および１５２と、クロックバッファ１５０およ
び１５２の出力を受けて、内部クロック信号ｉｎｔ．Ｃ
ＬＫを生成する内部制御クロック信号生成回路１００８
と、外部制御信号入力端子１０１０を介して与えられる
外部制御信号を、内部クロック信号ｉｎｔ．ＣＬＫに応
じて動作する入力バッファ１０１２〜１０２０を介して
受けるモードデコーダ１０２２とを備える。

【００３１】内部制御信号入力端子１０１０には、信号
ＣＫＥと、チップセレクト信号／ＣＳと、行アドレスス
トローブ信号／ＲＡＳと、列アドレスストローブ信号／
ＣＡＳと書込制御信号／ＷＥと、データマスク信号ＤＭ
０〜ＤＭ３が与えられる。

【００３２】信号ＣＫＥは、チップへの制御信号の入力
を可能とすることを指示するための信号であり、この信
号が活性化されないと、制御信号の入力が許可されずチ
ップとして動作しない。

【００３３】信号／ＣＳは、コマンド信号が入力されて
いるか否かを識別するための信号であり、この信号が活
性化している状態（“Ｌ”レベル）において、クロック
信号の立上がりのエッジにおいて、他の制御信号のレベ
ルの組合せに応じてコマンドの識別が行なわれる。

【００３４】信号／ＲＡＳは、行系回路の動作を指示す
るための信号であり、信号／ＣＡＳは列系回路の動作の
活性化を指示するための信号である。信号／ＷＥは、書
込動作あるいは読出動作の識別をするための信号であ
る。

【００３５】信号ＤＭ０〜ＤＭ３は、それぞれ対応する
データ入出力端子ＤＱ０〜ＤＱ７、ＤＱ８〜ＤＱ１５、
ＤＱ１６〜ＤＱ２３、ＤＱ２４からＤＱ３１に対するデ
ータ授受のマスク動作を指示する信号である。

【００３６】モードデコーダ１０２２は、これら外部制
御信号に応じて、ＳＤＲＡＭ１０００の内部回路の動作
を制御するための内部制御信号を出力する。モードデコ
ーダ１０２２は、たとえば内部制御信号として、信号Ｒ
ＯＷＡ、信号ＣＯＬＡ、信号ＡＣＤ、信号ＰＣ、信号Ｒ
ＥＡＤ、信号ＷＲＩＤＥ、信号ＡＰＣおよび信号ＳＲを
出力する。信号ＲＯＷＡは、ロウ系のアクセスが行なわ
れることを示す信号であり、信号ＣＯＬＡはコラム系ア
クセスが行なわれることを示す信号であり、信号ＡＣＴ
はワード線の活性化を指示する信号である。

【００３７】信号ＰＣはプリチャージ動作を指示して、
行系の回路動作の終了を指示する信号である。信号ＲＥ
ＡＤは列系の回路に対して読出動作を指示するための信
号であり、信号ＷＲＩＴＥは列系の回路に対して書込動
作を指示するための信号である。

【００３８】信号ＡＰＣはオートプリチャージ動作を指
示する信号であり、オートプリチャージ動作が指定され
ると、バーストサイクルの終了とともに、プリチャージ
動作が自動的に開始される。信号ＳＲはセルフリフレッ
シュ動作を指示するための信号であり、セルフリフレッ
シュ動作が開始されると、セルフリフレッシュタイマが
動作し、一定時間が経過すると、ワード線を活性化させ
て、リフレッシュ動作を開始する。

【００３９】ＳＤＲＡＭ１０００は、さらに、セルフリ
フレッシュモードが信号ＳＲにより指定されると、動作
を開始し、一定時間が経過するとワード線の活性化、す
なわちリフレッシュ動作の開始を指示するためのセルフ
リフレッシュタイマ１０５４と、セルフリフレッシュタ
イマ１０５４からの指示に従って、リフレッシュ動作を
行なうアドレスを発生するためのリフレッシュカウンタ
１０５６を含む。

【００４０】ＳＤＲＡＭ１０００は、さらに、入力信号
の“Ｈ”レベルまたは“Ｌ”レベルの判定の基準となる
信号ＶＲＥＦを受ける参照電位入力端子１０２２と、ア
ドレス信号入力端子１０３０を介して与えられるアドレ
ス信号と、上述した外部制御信号との組合せに応じて、
所定の動作モードに対する情報、たとえばバースト長に
対するデータや、シングルデータレート動作およびダブ
ルデータレート動作のいずれが指定されているかに関す
る情報を保持するモードレジスタ１０４６と、内部クロ
ック信号ｉｎｔ．ＣＬＫに応じて動作するアドレス信号
入力バッファ１０３２〜１０３８を介してアドレス信号
を受けて、行アドレスが入力されるタイミングにおい
て、入力された行アドレスを保持するロウアドレスラッ
チ１０４８と、アドレス信号Ａ０〜Ａ１２を受けて、列
アドレスが入力されるタイミングにおいてこの列アドレ
スを保持するコラムアドレスラッチ１０５０と、リフレ
ッシュアドレスカウンタ１０５６からの出力とロウアド
レスラッチ１０４８からの出力とを受けて、通常動作に
おいてはロウアドレスラッチ１０４８からの出力を、セ
ルフリフレッシュ動作中はリフレッシュアドレスカウン
タ１０５６からの出力を選択して出力するマルチプレク
サ１０５８と、マルチプレクサ１０５８からの出力を受
けて行アドレスをプリデコードするためのロウプリデコ
ーダ１０６２と、コラムアドレスラッチ１０５０に保持
された列アドレスを基準として、モードレジスタ１０４
６からのバースト長のデータに応じて内部列アドレスを
生成するバーストアドレスカウンタ１０６０と、バース
トアドレスカウンタ１０６０の出力を受けて、対応する
列アドレスのプリデコードを行なうコラムプリデコーダ
１０６４と、アドレス入力端子に与えられるバンクアド
レスＢＡ０〜ＢＡ３を、内部クロック信号ｉｎｔ．ＣＬ
Ｋに応じて動作する入力バッファ１０４０〜１０４４を
介して受け、指定されたバンクアドレス値を保持するバ
ンクアドレスラッチ１０５２と、バンクアドレスラッチ
１０５２の出力を受けて、バンクアドレスをデコードす
るバンクデコーダ１０６６とを備える。

【００４１】また、バンクアドレス信号ＢＡ０〜ＢＡ３
は、ロウ系のアクセス時、およびコラム系のアクセス時
のそれぞれにおいてアクセスバンクを指示する。すなわ
ち、ロウ系のアクセス時、およびコラム系のアクセス時
のそれぞれにおいて、アドレス信号入力端子１０３０に
与えられたバンクアドレス信号ＢＡ０〜ＢＡ３は、バン
クアドレスラッチ１０５２に取込まれた後、バンクデコ
ーダ１０６６によりデコードされた後、各メモリアレイ
ブロック（バンク）に伝達される。

【００４２】ＳＤＲＡＭ１０００は、さらに、それぞれ
が読出／書込動作を独立に行なうことが可能な単位であ
るバンク０〜バンク１５として動作するメモリアレイブ
ロックを含むメモリセルアレイ１１００と、バンクデコ
ーダ１０６６からの出力およびロウプリデコーダ１０６
２からの出力に応じて、対応するバンク中の行（ワード
線）を選択するためのメインロウデコーダ２１４２と、
コラムプリデコーダ１０６４からの出力に応じて対応す
るバンク中の列（ビット線対）を選択するためのメイン
コラムデコーダ２１０４と、読出動作においては選択さ
れたバンク中の選択されたメモリセルから読出されたデ
ータをグローバルＩ／ＯバスＧ−Ｉ／Ｏに与え、書込動
作においては、バスＧ−Ｉ／Ｏにより伝達された書込デ
ータを対応するバンクに与えるＩ／Ｏポート２１５２
と、書込動作において、外部から与えられた書込データ
を保持し、バーストＧ−Ｉ／Ｏに与え、読出動作におい
て、バスＧ−Ｉ／Ｏにより伝達された読出データを保持
するデータ入出力回路１０８６と、データ入出力回路１
０８６とデータ入出力端子１０７０との間で入出力デー
タＤＱ０〜ＤＱ３１のやり取りを行なうための双方向入
出力バッファ１０７２〜１０８２とを含む。

【００４３】メモリセルアレイ１１００において、バン
ク０〜１５は、４行４列の行列状に配置されている。な
お、バンクの配置はこのような場合に限定されず、たと
えば、より個数が多くなっても構わない。より一般的に
は、バンクは、ｍ×ｎ（ｍ、ｎ：自然数）の行列状に配
置されていても構わない。

【００４４】図２は、図１に示したような半導体記憶装
置１０００（以下、メモリコアと呼ぶ）をシリコンウェ
ハ１０上に形成していく場合の配置の例を示す概念図で
ある。

【００４５】図２を参照して、半導体デバイス製造工程
において、メモリコア１０００は、複数のロウ系のメモ
リコアを同時に写真製版工程においてパターン転写する
ことを繰返すことで、各工程（成膜工程、エッチング工
程等）を経て形成される。図２に示した例においては、
このように同時にパターン転写されるロウ系のメモリコ
アは８チップである場合を示しており、たとえば、ステ
ッパ露光においては、図２中の領域１２がワンショット
分の露光領域となる。

【００４６】図３は、図２のようにして形成したメモリ
コアを用いて、ロジック回路とを組合せたシステムを構
成する場合のデバイス形成工程を概念的に示す図であ
る。

【００４７】すなわち、図２で示したように、ワンショ
ット分の、たとえば、８チップ分のメモリコアに対し
て、さらに露光工程等を繰返すことで、メモリコアのデ
バイスの最上層に配線層パターン１４を追加形成する。
このようにして形成されたメモリコア１０００には、ロ
ジック回路との電気的な接続を実現するためのインター
フェイス層１２００が形成されている。

【００４８】ロジック回路３０００に対して、後に説明
するように、メモリコア１０００は、互いの主表面を対
向するように、インターフェイス層１２００を介しては
んだバンプ等により接続される。

【００４９】ここで、ロジック回路（ロジックコア）３
０００は、リード３００２を介して、外部との間で信号
の授受を行なう。

【００５０】図４は、図３において、メモリコア１００
０と、ロジックコア３０００とを互いに貼合わせた状態
におけるＰ−Ｐ′断面を示す断面図である。

【００５１】メモリコア部１０００は、インターフェイ
ス層１２００およびはんだバンプ１２０２を介してロジ
ックコア３０００と接続している。ロジックコア３００
０は、さらに、バンプ３００４およびリード３００２を
介して外部との間で信号の授受を行なう。

【００５２】図５は、図３に示した構成のうち、写真製
版工程のワンショットの領域１２で形成されるメモリコ
ア１０００の配置の様子をより詳細に説明するための拡
大図である。

【００５３】図５に示すように、ワンショットの領域１
２内には、たとえば８チップ分のメモリコア１０００が
配置されており、各メモリコア１０００においては、メ
モリアレイ１１００と、周辺回路１１０２とが設けられ
る。

【００５４】図５に示した例においては、周辺回路１１
０２とメモリコア１０００の短辺側の外周との間に、さ
らに内部信号入力端子１００２、制御信号入力端子１０
１０、アドレス信号入力端子１０３０およびデータ入出
力端子１０７０に対応する入出力パッド群１１０４が設
けられている。

【００５５】図６は、図３に示した構成のうち、写真製
版工程のワンショット分の領域に形成されるインターフ
ェイス層１２００のパターンを説明するための拡大図で
ある。

【００５６】インターフェイス層１２００は、後に説明
するように、はんだバンプ１２０２等でロジックコア３
０００との接続を形成するためのパッド部１２０２と、
このパッド部１２０２とメモリコアの入出力パッド群１
１０４のうちの対応する入出力パッドとの接続を形成す
るための配線部１２０４とを含む。

【００５７】さらに、後に説明するように、入出力パッ
ド群１１０４のうち、近接する入出力パッドにそれぞれ
対応するパッド部１２０２は、互いに密に配置可能なよ
うに、入出力パッド群１１０４からの距離が交互に変化
するように配置されている。

【００５８】図７は、図５で示したように配置されたメ
モリコアに対して、図６で示したようなインターフェイ
ス層１２００を形成した場合の、ワンショットのメモリ
コアの構成をより詳細に説明するための拡大図である。

【００５９】図６でも説明したとおり、入出力パッド群
１１０４の各入出力パッドに対応して設けられるインタ
ーフェイス層１２００のパッド１２０２は、互いに交互
に配置され、入出力パッド群１１０４から比較的遠い位
置に配置されるパッド１２０２ａと、比較的近い位置に
配置されるパッド１２０２ｂとを含む。

【００６０】このような配置とすることで、入出力パッ
ド群１１０４の各パッドよりも大きな面積を有するパッ
ド１２０２を密に配置することが可能となる。

【００６１】したがって、ロジックコア３０００と、は
んだバンプ等で電気的接続を取る際の位置合わせの余裕
を大きく取ることが可能となる。

【００６２】図３から図７までの説明においては、メモ
リコア１０００の１チップを単位として、ロジックコア
３０００と接続することで、メモリ／ロジックシステム
を構成する場合について説明した。

【００６３】しかしながら、ロジックコア３０００に対
して接続するメモリ容量の単位はより大きなものとする
ことが必要になる場合も存在する。図８は、このような
場合のメモリ／ロジックシステムの構成を行なう場合
の、形成プロセスを説明するためのフロー図である。

【００６４】図８を参照して、メモリコア１０００を２
チップ分で単位メモリコアを形成するために、２メモリ
コア分をインターフェイス層１２００で接続する。

【００６５】このために、インターフェイス層１２００
を形成する際のマスクパターン１４としては、たとえ
ば、横方向に並んだ２つのメモリコア１０００を接続す
るようなインターフェイス層に対応するパターンとなっ
ている。

【００６６】このようにして、２チップ単位で接続され
たメモリを、この２チップ単位でチップ分にする。この
ようにして形成された単位メモリコアをロジックコアと
パッド位置を合わせながら裏向きで貼合わせる。このよ
うな位置合わせは、元々メモリコアの主表面側に存在す
るマーク位置を、たとえばシリコン基板を透過する光等
を用いて認識し、その位置合わせを行なうことで、メモ
リコアとロジックコアとのパッド位置を把握し、両者の
パッド位置合わせを行なうことが可能となる。

【００６７】図９は、図８に示したインターフェイス層
を形成するためのマスクパターン１４を示す拡大図であ
る。

【００６８】図６において説明したのと同様に、インタ
ーフェイス層のパッド部１２０２ａ、１２０２ｂは、ロ
ジックチップのパッド位置と貼り付けの際にその位置が
合うように配置されている。メモリコアの入出力パッド
群１１０４ａとパッド１２０２ａ、１２０２ｂとは、ス
ルーホール１１０６ａおよび配線１２０４を介して接続
されている。さらに、インターフェイス層１２００のパ
ッド１２０２ａ、１２０２ｂは、左側のチップのみなら
ず右側のチップとも、スルーホール１１０６ｂを介して
接続している。

【００６９】このとき、たとえば左側のチップと右側の
チップとで各々独立して制御する必要がある入出力パッ
ド、たとえばチップセレクト信号／ＣＳに対応したパッ
ドは、右側のチップと左側のチップとで配線１２０４に
より共通に接続することなく、各々独立した配線１２０
４および独立したパッド１２０２ｃ、１２０２ｄが設け
られる構成となっている。

【００７０】図１０は、ワンショットの領域１２内にお
いて、左右に並んだ２つのチップ１０００ａおよび１０
００ｂに対して、インターフェイス層１２００を形成し
た場合の構成を示す拡大図である。

【００７１】図７に示した構成と同様に、インターフェ
イス層１２００中のパッド１２０２は、左チップ１００
０ａの入出力パッド１１０４ａに対して、比較的遠い距
離に設けられるパッド１２０２ａと、比較的近い距離に
設けられるパッド１２０２ｂとを含む。

【００７２】パッド１２０２とパッド１２０２ｂとは、
左側のチップ１０００ａの入出力パッド１１０４ａとは
スルーホール１１０６ａを介して、右側のチップ１００
０ｂの入出力パッド１１０４ｂとは、スルーホール１１
０６ｂを介して、それぞれ配線１２０４により接続され
ている。

【００７３】なお、図９においても説明したとおり、左
側のチップ１０００ａの入出力パッド１１０４ａのう
ち、右側のチップとは独立に制御する必要がある入出力
パッド、たとえば、チップセレクタ信号／ＣＳを受ける
パッドに対しては、左側のチップについてはパッド１２
０２ｃが、右のチップ１０００ｂについてはパッド１２
０２ｄがそれぞれ設けられ、それぞれ独立に対応する入
出力パッドと接続される構成となっている。

【００７４】以上のような構成とすることで、メモリ／
ロジックシステムを形成する際に、システムに要求され
るメモリ容量に応じて、一定のメモリ容量を有するメモ
リコア１０００を単位として、ロジックコア３０００に
接続されるメモリ容量を柔軟に変化させることが可能と
なる。

【００７５】図１１は、図４に示したようにロジック部
３０００と対向して貼合わすためのメモリコア１０００
の構造を説明するための断面図である。

【００７６】図１１においては、いわゆるスタック型の
メモリセルを有するメモリについての断面構造を示す。

【００７７】メモリセルトランジスタＭＴは、スタック
トキャパシタのストレージノードとストレージノードコ
ンタクトを介して接続し、このストレージノードとビッ
ト線との接続をワード線電位レベルに応じて開閉する。

【００７８】周辺回路構成するトランジスタＰＴは、埋
込プラグ金属、第１層アルミ配線、第２層配線を介し
て、最終的に、第３層配線により、外部と電気的に接続
する。すなわち、この第３層配線が、入出力パッド１１
０４に相当する。

【００７９】図１２は、図１１のようなメモリコアに対
して、さらにインターフェイス層１２００を形成した場
合の断面構造を示す断面図である。

【００８０】インターフェイス層１２００は、図１１の
第３層配線（たとえば銅配線）と接続している。インタ
ーフェイス層１２００の上面には、さらにパッシベーシ
ョン膜が形成され、インターフェイス層のパッド１２０
２上において、このパッシベーション膜が開口してい
る。

【００８１】図１３は、図１２に示したようなメモリコ
ア１０００をロジックコア３０００にフリップチップ上
で接続した場合の断面構造を示す図である。

【００８２】ロジックコア３０００のパッド３００６
と、メモリコア１０００のパッド１２０２とが、はんだ
バンプ１２０１により接続される。

【００８３】図１４は、図１に示したメモリアレイ１１
００の構成を説明するための概略ブロック図である。

【００８４】図１４を参照して、メモリセルアレイ１１
００は、センスアンプ帯とサブワードドライバ帯に囲ま
れたメモリセルアレイ単位（バンク）に細分化されてい
る。メモリセルアレイ１１００は、このようなメモリセ
ルアレイ単位ごとに活性化される。

【００８５】メインワード線ＭＷＬは、各メモリセルア
レイ単位を跨いで設けられ、活性化させる必要のあるサ
ブワードドライバＳＷＤを活性化させる。サブワードド
ライバＳＷＤの活性化に応じて、対応するサブワード線
ＳＷＬが活性化される。センスアンプは、メモリセルア
レイ単位を挟んで交互に配置される構成となっている。

【００８６】一方、活性化させる領域（バンク）の選択
線とセンス選択線が交差する領域に属するセンスアンプ
が活性化される。

【００８７】メモリセルアレイ単位のワード線方向に沿
って、センスアンプ帯を横切るようにセグメントＹＳ線
が配置される。

【００８８】メモリセルアレイ単位からのデータの読出
においては、セグメントＹＳ線ＳＧＹＳが活性化される
ことにより、セグメントＹＳ線ＳＧＹＳと活性化される
バンク選択線が交差する領域（バンク）が活性化され
る。活性化された領域（バンク）からは、たとえば、４
センスアンプごとに１データが読出される構成となって
いる。

【００８９】この読出データは、メモリセルアレイ上を
ワード線とは直交する方向に走るデータ線ペアを通じ
て、読出／書込アンプ（以下、Ｒ／Ｗアンプ）２１５４
に伝達される。

【００９０】その後、周辺回路上やデータバス領域を介
して、データ出力部に読出データが伝達される。あるい
は、メモリ／ロジック混載チップである場合は、データ
バス領域を介して、ロジック部にデータが伝達される。

【００９１】より詳しく説明すると、メモリセルアレイ
１１００は、４行４列に配列されたメモリマット（バン
ク）を有し、各行に対応してメインロウデコーダ２１４
２に含まれるメインワードドライバ群が設けられ、各列
に対応してＩ／Ｏセレクタ２１５２が設けられている。
各メモリマット（バンク）にはセンスアンプ帯２１４８
とサブワードドライバ帯２１５０とが設けられている。

【００９２】まず、ロウ系の選択動作を説明する。行ア
ドレス信号に応じてメインワードドライバ２１５６によ
りメインワード線ＭＷＬが選択的に活性化される。ま
た、ＳＤドライバ２１４４によってセグメントデコード
線ＳＧＤＬ（バンク選択線ＢＳＬおよび選択線ＳＬなら
びにリセット線ＲＳＬを含む）が活性化される。メイン
ワード線ＭＷＬとセグメントデコード線ＳＧＤＬとによ
り対応するサブワードドライバ２１６８が活性化され、
それに応じてサブワード線２１７０が活性化され、選択
されたメモリセルに接続されているアクセストランジス
タが導通状態となる。ここで、選択線ＳＬは、４本の選
択線ＳＬ０〜ＳＬ３を総称する。

【００９３】また、リセット線ＲＳＬは、４本のリセッ
ト線ＲＳＬ０〜ＲＳＬ３を総称するものとする。

【００９４】これに応じて、選択されたメモリセル列に
対応して設けられるビット線対２１５８にデータが出力
される。

【００９５】次に、カラム方向の選択動作を説明する
と、セグメントＹＳドライバ２１６０によってセグメン
トＹＳ線ＳＧＹＳが活性化される。ここで、セグメント
ＹＳ線ＳＧＹＳは、４本のリードソース線ＲＧＬ０〜Ｒ
ＧＬ３と、４本のライト活性化線ＷＲＬ０〜ＷＲＬ３と
を含む。このＳＧＹＳ線が活性化することにより、選択
的に対応するＩ／Ｏゲート２１６２が活性状態となっ
て、４つのセンスアンプの出力信号のうちのひとつが、
Ｉ／Ｏ線２１６４を介して外部に読出される。

【００９６】なお、リードソース線ＲＧＬ０〜ＲＧＬ３
を総称して、リードソース線ＲＧＬと総称し、ライト活
性化線ＷＲＬ０〜ＷＲＬ３を総称して、ライト活性化線
ＷＲＬと総称することとする。

【００９７】図１５は、図１４に示したサブワードドラ
イバ帯ＢＳＤＲｎの詳細な構成を示すための回路図であ
る。

【００９８】ドライバ回路８０００は、ゲートがバンク
選択線ＢＳＬにより制御され、メインワード線と内部ノ
ードｎ１との間に設けられる選択トランジスタ８１００
と、ノードｎ１にゲートが接続し、選択線ＳＬのうちの
１つのＳＬ０とサブワード線ＳＷＬとの間に接続される
トランジスタ８１０２と、ゲート電位がトランジスタ８
１０２と同じ選択線ＳＬ０により制御され、サブワード
線ＳＷＬとノードｎ１との間に接続されるトランジスタ
８１０４とを含む。また、リセット線ＲＳＬ０によりゲ
ート電位が制御され、サブワード線と接地電位との間に
設けられるトランジスタ８１０６をさらに含む。

【００９９】他のメインワード線およびサブワード線に
ついても同様の構成が存在する。このような構成とする
ことで、メインワード線ＭＷＬが活性化し、バンク選択
線ＢＳＬが活性化して、かつ選択線ＳＬのいずれかが活
性化することで、対応するワード線ＳＷＬが活性状態
（高電位）とされ、リセット線ＲＳＬが選択的に活性化
することで、対応するサブワード線ＳＷＬが接地電位に
放電される。

【０１００】図１５に示した例においては、１つのメイ
ンワード線ＭＷＬが各バンクにおいて４本のサブワード
線ＳＷＬを制御し、いずれのサブワード線ＳＷＬが選択
されるかは、選択線ＳＬのうちのひとつの活性化により
指定される。

【０１０１】バンク選択線ＢＳＬは、活性化時には昇圧
電圧Ｖｐｐのレベルとなり、サブワード線ＳＷＬが活性
化した後は、接地電位レベルＶｓｓレベルに変化する。
この場合、トランジスタ８１０２および８１０４により
構成されるラッチ回路により、このバンク選択線ＢＳＬ
の活性化の状態が保持されることになる。選択線ＳＬと
リセット線ＲＳＬとの電位レベルは互いに相補となるよ
うに制御される。

【０１０２】待機動作時においては、バンク選択線ＢＳ
Ｌが接地電位（ＧＮＤ）レベルであり、選択線ＳＬが接
地電位（ＧＮＤ）レベルであり、リセット線ＲＳＬは電
源電位（Ｖｃｃ）レベルとなっている。

【０１０３】活性化動作時においては、まず、対応する
リセット線を接地電位（ＧＮＤ）とし、活性化すべきサ
ブワード線ＳＷＬに対応するバンク選択線ＢＳＬが活性
化されて、その電位レベルは昇圧電位Ｖｐｐレベルとな
る。

【０１０４】続いて、メインワード線ＭＷＬが活性化さ
れ電源電位（Ｖｃｃ）レベルとなる。このメインワード
線ＭＷＬの活性化とほぼ同時に、選択線ＳＬのうちの１
つが電源電位（Ｖｃｃ）レベルとなり、サブワード線Ｓ
ＷＬは（Ｖｃｃ−Ｖｔｈ）レベルとなる。その後、バン
ク選択線ＢＳＬは、接地電位（ＧＮＤ）レベルに変化
し、ドライバ回路発生中のラッチ回路に電荷が閉込めら
れることになる。

【０１０５】この電荷がトランジスタ８１０２および８
１０４により閉込められている状態で、選択線ＳＬのう
ちの選択されている１つの電位レベルを昇圧電位（Ｖｐ
ｐ）レベルまで上昇させれば、サブワード線ＳＷＬのレ
ベルは、昇圧電位（Ｖｐｐ）レベルまで変化することに
なる。

【０１０６】リセット動作時には、バンク選択線を電源
電位（Ｖｃｃ）レベルまで上昇させ、かつ選択線ＳＬを
接地電位（ＧＮＤ）レベルとする。さらに、リセット線
を電源電位（Ｖｃｃ）レベルとすることで、サブワード
線ＳＷＬに蓄えられた電荷を放電する。

【０１０７】このような構成とすることで、サブワード
線ドライバ８０００を構成する素子数は、ＮチャネルＭ
ＯＳトランジスタの４素子のみとすることが可能で、素
子数を削減することができる。

【０１０８】さらに、後に説明するように、メインワー
ド線の活性化はワンショットパルス信号として行なわれ
る。すなわち、選択されたサブワード線に対応するサブ
ワードドライバ８０００中の、トランジスタ８１０２お
よび８１０４によりメインワード線の活性状態が一度保
持されると、メインワード線の電位レベルはリセットさ
れることになる。このような構成では、図１４に示した
ように、複数のバンクがメインワード線方向に並んでい
る場合においても、バンク選択線ＢＳＬが活性化されな
い限り、メインワード線の電位レベルは、サブワードド
ライバ８０００に影響を与えることがない。したがっ
て、図１４に示したように行方向に互いに隣接する２つ
のバンクを独立に動作させることが可能となる。

【０１０９】図１６は、センスアンプ部とデータ線部と
の接続を行なう構成を示す回路図である。

【０１１０】センスアンプの入出力ノードはゲート受け
トランジスタ８４００および８４０２を介してデータ線
ペアＤＬ，／ＤＬを介してデータ信号が伝達される構成
となっている。

【０１１１】すなわち、トランジスタ８４００および８
４０２のソースはリードソース線ＲＧＬにより選択的に
接地電位とされ、トランジスタ８４００および８４０２
のゲートは、それぞれ対応するセンスアンプＳ／Ａの入
出力ノードと接続し、トランジスタ８４００および８４
０２のドレインは、それぞれ対応するデータ線ペアＤ
Ｌ，／ＤＬに接続する構成となっている。

【０１１２】図１６に示した構成においては、４つのセ
ンスアンプが１つのデータ線ペアＤＬ，／ＤＬを共有す
る構成となっている。

【０１１３】一方、データ線ペアＤＬ，／ＤＬは、書込
動作時には、対応するビット線ＢＬとデータ線ＤＬとの
間およびビット線／ＢＬと対応するデータ線／ＤＬとの
間にそれぞれ接続されるトランジスタ８５００および８
５０２により、選択的に接続される構成となっている。

【０１１４】すなわち、ビット線対ＢＬ０，／ＢＬ０〜
ＢＬ３，／ＢＬ３にそれぞれ対応するセンスアンプＳ／
Ａ０〜Ｓ／Ａ３の入出力ノードは、それぞれ対応するラ
イト活性化線ＷＲＬ０〜ＷＲＬ３によりゲート電位が制
御されるトランジスタ８５００および８５０２により、
選択的にデータ線ペアＤＬ，／ＤＬに接続される構成と
なっている。

【０１１５】図１４に示したセグメントＹＳには、上述
したとおり、リードソース線ＲＧＬ（リードソース線Ｒ
ＧＬ０〜ＲＧＬ３を総称）、ライト活性化線ＷＲＬ（ラ
イト活性化線ＷＲＬ０〜ＷＲＬ３を総称）等が含まれ
る。

【０１１６】以上のような構成とすることで、データの
読出動作においては、データ線ペアＤＬ，／ＤＬと対応
するセンスアンプの入出力ノードとは直接接続されず、
トランジスタ８４００および８４０２のゲートが、セン
スアンプの入出力ノードの電位レベルにより駆動される
ことで、データ線ペアＤＬ，／ＤＬのレベルが変化する
構成となっているので、列アドレス信号によるメモリセ
ル列の選択、すなわち、リードソース線ＲＧＬ０〜ＲＧ
Ｌ３のうちのいずれかの選択動作がセンスアンプによる
増幅動作とオーバーラップし、あるいはそれに先行する
場合でも、データが破壊されることなく読出動作が可能
である。

【０１１７】このことは、上述したとおり読出動作の高
速化が可能となることを意味する。さらに、センスアン
プも限定された領域ごとに活性化すればよいため、動作
電流ピーク値を抑制でき、消費電力の低下、雑音の低下
等の効果を得ることができる。

【０１１８】図１７は、以上説明したＳＤＲＡＭ１００
０の動作を説明するためのタイミングチャートである。

【０１１９】図１７を参照して、時刻ｔ１における外部
クロック信号Ｅｘｔ．ＣＬＫの活性化のエッジにおい
て、図１４に示した４×４に配置されたバンクのうちの
縦方向のアドレスを示す信号ＶＢＡと水平方向のアドレ
ス示す信号ＨＢＡが与えられる。

【０１２０】これに応じて、時刻ｔ２において、水平方
向のバンクアドレス信号ＨＢＡに応じて、バンク選択線
ＢＳＬがワンショット信号として活性化され、垂直方向
のバンクアドレスＶＢＡに応じて、セグメントＹＳ線Ｓ
ＧＹＳが活性化され、書くバンク後とに設けられたロー
カル制御回路中において選択されたバンクの活性化を示
すＦＬＡＧ信号が活性化する。バンク選択線ＢＳＬが活
性化するのに応じてトランジスタ８１００が導通状態と
なる。

【０１２１】一方、時刻ｔ２において、ビット線対やＩ
／Ｏ線対のイコライズ動作を指示するイコライズ信号Ｅ
Ｑと、サブワード線レベルをリセットするためのリセッ
ト信号ＲＳＬのレベルが不活性化（”Ｌ”レベル）す
る。

【０１２２】時刻ｔ３において、行アドレス信号に応じ
て、メインワード線ＭＷＬが選択的に電源電位Ｖｃｃに
活性化され、ほぼ同時に選択線ＳＬのうちのひとつが選
択的にＶｃｃレベルに活性化される。

【０１２３】時刻ｔ４において、バンク選択線ＢＳＬは
不活性レベル（ＧＮＤレベル）となり、一方で選択線Ｓ
Ｌは、昇圧電位レベル（Ｖｐｐレベル）にまで駆動され
る。これに応じて、選択されたサブワード線ＳＷＬも昇
圧電位レベルまで駆動される。

【０１２４】さらに、時刻ｔ４においてセンスアンプ活
性化信号ＳＥも活性状態となり、選択されたサブワード
線ＳＷＬに接続するメモリセルからの読出データが増幅
される。

【０１２５】時刻ｔ５においてメインワード線ＭＷＬが
不活性状態となり、時刻ｔ６において選択線ＳＬが不活
性状態となるが、選択されたサブワード線ＳＷＬのレベ
ルは、活性レベル（Ｖｐｐレベル）に維持される。

【０１２６】メモリセルアレイ１１００外部からのセン
スアンプ活性化信号ＳＥは、時刻ｔ６において不活性状
態となるものの、選択されたバンクにおけるセンスアン
プ活性化信号ｌＳＥはは活性状態を維持する。

【０１２７】時刻ｔ７における外部クロック信号Ｅｘ
ｔ．ＣＬＫの活性化のエッジにおいて、４×４に配置さ
れたバンクのうち、上述した時刻ｔ１に与えられたのと
は別の縦方向のアドレスを示す信号ＶＢＡと水平方向の
アドレス示す信号ＨＢＡが与えられる。以後は、この選
択されたバンクについて、時刻ｔ１〜ｔ６と同様の動作
により、読出動作が行なわれる。

【０１２８】さらに、時刻ｔ８における外部クロック信
号Ｅｘｔ．ＣＬＫの活性化のエッジにおいて、４×４に
配置されたバンクのうち、上述した時刻ｔ１およびｔ７
に与えられたのとは別の縦方向のアドレスを示す信号Ｖ
ＢＡと水平方向のアドレス示す信号ＨＢＡが与えられ
る。以後は、この選択されたバンクについて、時刻ｔ１
〜ｔ６と同様の動作により、読出動作が行なわれる。

【０１２９】時刻ｔ１０において、リセット動作を行う
バンクを指定するために縦方向のアドレスを示す信号Ｖ
ＢＡと水平方向のアドレス示す信号ＨＢＡが与えられ
る。これに応じて、時刻ｔ１１において選択されたバン
ク選択線ＢＳＬが活性状態になるとともに、バンクの活
性化を指示していたフラグ信号ＦＬＡＧが不活性化す
る。

【０１３０】その後、時刻ｔ１２においてリセット線Ｒ
ＳＬのレベルが活性状態となるのに応じて、サブワード
線ＳＷＬのレベルが不活性状態となる。一方で、センス
アンプ活性化信号が不活性化し、その後、イコライズ信
号ＥＱが活性化してリセット動作が完了する。

【０１３１】その後は、再び外部からのバンクアドレス
信号に応じて、バンクの選択および活性化が行なわれ
る。

【０１３２】以上のような構成とすることで、メモリセ
ルアレイが行方向および列方向に分割された各メモリセ
ルアレイ単位がバンクとして動作し、ワード線が階層化
されて動作する場合において、サブワードドライバを構
成するトランジスタ数を削減することが可能である。

【０１３３】［実施の形態２］図１８は、本発明の実施
の形態２の半導体記憶装置のメモリアレイ２０００の構
成を説明するための概略ブロック図である。

【０１３４】その他の構成は、図１に示した実施の形態
１の半導体記憶装置１０００の構成と同様であるので、
その説明は繰返さない。

【０１３５】実施の形態１の半導体記憶装置１０００に
おいては、データ入出力におけるインターフェイス部分
のデータの授受を行なうビット数（以下、Ｉ／Ｏ数と呼
ぶ）は、所定の値、たとえば３２ビットに補正されてい
た。

【０１３６】しかしながら、実施の形態１の図４等で説
明したように、ロジックコア３０００に対して、メモリ
コア１０００を接続する際に、ロジックコア３０００の
仕様によっては、このＩ／Ｏ数を変更する必要が生じる
場合がある。

【０１３７】このような場合に、メモリコア部の、たと
えばメモリセルアレイ部分の設計まで全面的に変更する
ことが必要であるとすると、製品開発期間に長時間を要
することとなり好ましくない。

【０１３８】そこで、実施の形態２の半導体記憶装置の
メモリアレイ２０００においては、メモリアレイの主要
な構成部分は変更することなく、一部回路の変更のみ
で、上記Ｉ／Ｏ数を柔軟に変更可能な構成とすることを
目的とする。

【０１３９】図１８を参照して、実施の形態２のメモリ
アレイ２０００は、４つのビット線対ＢＬＰ１〜ＢＬＰ
４およびそれらビット線対にそれぞれ接続するセンスア
ンプＳＡ１〜ＳＡ４を１つの繰返し単位として構成され
る。

【０１４０】なお、図１８においては、センスアンプＳ
Ａ１〜ＳＡ４は、ビット線対ＢＬＰ１〜ＢＬＰ４に対し
て同一の側に配列される構成となっているが、センスア
ンプＳＡ１およびＳＡ３と、センスアンプＳＡ２とＳＡ
４とが、ビット線対を挟んで対向する側に配置される構
成としてもよい。

【０１４１】センスアンプＳＡ１〜ＳＡ４は、それぞれ
トランジスタＴＧ１〜ＴＧ４を介して、ゲート回路ＲＧ
と接続している。

【０１４２】センスアンプＳＡ１〜ＳＡ４のうちいずれ
のセンスアンプがゲート回路ＲＧと接続するかは、バン
クアドレスＢＡおよびサブバンクアドレスＳＢＡを受け
て、デコードする、デコード回路２６００．１〜２６０
０．ｎ（ｎ：自然数）からのデコード信号に応じて制御
される。

【０１４３】ゲート回路ＲＧは、デコード回路２６０
０．１〜２６００．ｎのうち、対応するデコード回路に
より選択されたセンスアンプと、メインＩ／Ｏ線とを接
続する。

【０１４４】ここで、図１８においては、センスアンプ
ＳＡ１等と、ゲート回路ＲＧとの接続は、１本の接続さ
れるように表現されているが、たとえば、相補の信号対
により接続されており、ゲート回路ＲＧを介して、セン
スアンプＳＡ１〜ＳＡ４のうち選択された１つと、メイ
ンＩ／Ｏ線対Ｍ−Ｉ／Ｏとの間でデータの授受が行なわ
れる構成としてもよい。以下では、このようにデータの
伝達がメインＩ／Ｏ線対により行なわれるものとして説
明する。

【０１４５】メインＩ／Ｏ線対Ｍ−Ｉ／Ｏは、ビット線
対方向に配列された、上述したようなセンスアンプ４個
からなる繰返し単位について、共通に設けられている。

【０１４６】ゲート回路ＲＧを介して、選択されたセン
スアンプと結合されたメインＩ／Ｏ線対Ｍ−Ｉ／Ｏは、
データ書込時においては、外部から与えられた書込デー
タをラッチするラッチ回路ＬＷおよび書込ドライバ回路
ＷＡを介して書込データが与えられる。読出動作におい
ては、メインＩ／Ｏ線対Ｍ−Ｉ／Ｏに読出されたデータ
は、一旦読出用ラッチ回路ＬＲに保持された後、リード
ドライバＲＡにより増幅される。

【０１４７】書込用ラッチ回路ＬＷの入力またはリード
ドライバＲＡの出力は、ゲート回路２７００を介して、
グローバルＩ／ＯバスＧ−Ｉ／Ｏと接続している。

【０１４８】図１８に示した例においては、４つのセン
スアンプを含む繰返し単位４つごとに、ゲート回路２７
００が設けられ、このゲート回路２７００が、データデ
コード回路２１００により選択されることで、対応する
グローバルＩ／ＯバスＧ−Ｉ／Ｏと接続する。

【０１４９】図１８に示した構成では、１つのゲート回
路２７００と接続する４つの繰返し単位から読出された
４つのデータが、グローバルＩ／ＯデータバスＧ−Ｉ／
Ｏを介して、４つのＩ／ＯポートＩ／Ｏ０〜Ｉ／Ｏ３に
出力される。

【０１５０】データ選択デコーダ２１００は、データ選
択アドレスＤＳＡ０〜ＤＡＳ１を受けるプリデコーダ２
１１０と、データ選択アドレスＤＳＡ２〜ＤＳＡ３を受
けるプリデコーダ２２１０と、データ選択アドレスＤＳ
Ａ４〜ＤＳＡ５を受けるプリデコーダ２３１０と、プリ
デコーダ２１１０からのデコード信号を伝達するデコー
ド信号バスＤＤＢ０と、プリデコーダ２２１０からのデ
コード信号を伝達するデコードデータバスＤＤＢ１と、
プリデコーダ２３１０からのデコード信号を伝達するデ
コードデータバスＤＤＢ２と、デコードデータバスＤＤ
Ｂ０〜ＤＤＢ２に応じて、選択されたゲート回路２７０
０を活性化するためのデコードゲート２４００．１〜２
４００．ｍを含む。

【０１５１】プリデコーダ２２１０および２３１０は、
それぞれ入力されるデータ選択アドレスが異なるのみ
で、その構成は同様であるものとする。

【０１５２】図１８に示した構成においては、ゲート回
路２７００の選択にあたっては、いずれか１つのゲート
回路２７００のみが活性化される構成となっているの
で、データ選択アドレスＤＳＡ０〜ＤＳＡ５は、そのす
べての値がゲート回路２７００の選択のために有効に用
いられる。

【０１５３】すなわち、プリデコード回路２１１０は、
たとえばデータ選択アドレスＤＳＡ０およびＤＳＡ１を
入力として受けるＡＮＤ回路２１１４と、ＡＮＤ回路２
１１４の出力を一方に受け、他方の入力として接地電位
（“Ｌ”レベル）を受けて、第１のデコード信号をデコ
ードデータバスＤＤＢ０に出力するＯＲ回路２１１２と
を含む。

【０１５４】プリデコード回路２１１０は、以下同様に
して、信号ＤＳＡ０、信号ＤＳＡ０をインバータ２１０
２が反転した信号、信号ＤＳＡ１、信号ＤＳＡ１をイン
バータ２１０４が反転した信号のうち、２つの信号をそ
れぞれ受けるＡＮＤ回路と、これらＡＮＤ回路の出力を
一方に、他方に接地電位を受けるＯＲ回路とを含む。

【０１５５】ＯＲ回路２１１２等は、すべて他方の入力
ノードに、“Ｌ”レベルを受けているので、図１８にお
いては、ＡＮＤ回路２１１４等から出力された信号が、
そのままデコードデータバスＤＤＢ０に伝達される。

【０１５６】すなわち、データ選択アドレスＤＳＡ０と
ＤＳＡ１との組合せにより生じる４ビット分のデータ
が、デコードされた結果がデコードデータバスＤＤＢ０
により伝達されることになる。

【０１５７】他のプリデコード回路２２１０および２３
１０についても同様である。以上のような構成とするこ
とで、メモリアレイ２０００については、図１８に示し
たようなデータ選択デコーダ２１００の構成を用いれ
ば、４ビット分のＩ／Ｏ数を有するメモリコアを実現す
ることができる。

【０１５８】図１９は、図１８に示したようなメモリコ
アの動作を説明するためのタイミングチャートである。

【０１５９】図１９を参照して、外部クロック信号ＣＬ
Ｋの時刻ｔ１における立上がりのエッジにおいて、コマ
ンド信号といてバンクアクト信号ＢＡＡＣＴ信号が入力
されることにより、たとえば、バンク１中のセンスアン
プが活性化される。

【０１６０】時刻ｔ２における外部クロック信号ｅｘ
ｔ．ＣＬＫの立上がりのエッジにおいて、サブバンクア
クト信号ＳＢＡＣＴが入力されることにより、センスア
ンプのデータが読出用ラッチ回路ＬＲに転送される。

【０１６１】すなわち、デコード回路２６００．１〜２
６００．ｎからの出力信号に応じて、センスアンプが選
択され、選択的にメインＩ／Ｏ線対Ｍ−Ｉ／Ｏに読出デ
ータが出力されて、ラッチ回路ＬＲにデータが取込まれ
る。

【０１６２】このとき、リード用ラッチＬＲに取込まれ
たデータは、ライト用のラッチ回路ＬＷにも転送されて
保持される。

【０１６３】時刻ｔ３において、ライトコマンドＷＲＩ
ＴＥが与えられ、同時に１ビット目の書込データＤ０が
与えられる。

【０１６４】このようにして外部から与えられた書込デ
ータＤ０がデコード回路２４００．１〜２４００．ｍの
うち、いずれか活性化したデコード回路に対応するゲー
ト回路を介して、Ｉ／Ｏポートから選択的に書込用ラッ
チ回路ＬＷに伝達される。以後、バースト長（たとえば
８ビット分）だけ、順次デコード回路２４００．１〜２
４００．ｍの選択が行なわれ、対応する書込用ラッチ回
路にＩ／Ｏポートからデータの伝達が行なわれる。

【０１６５】図１９においては、デコード回路２４０
０．１〜２４００．ｍの出力する信号を信号ＹＳで表わ
す。

【０１６６】時刻ｔ４において、ライトバックコマンド
ＷＢＡＣＫが与えられ、これに応じて、時刻ｔ３以後に
書込用ラッチＬＷに与えられたデータが、一括してサブ
バンクアドレスＳＢＡにより選択されたセンスアンプに
メインＩ／Ｏ線対Ｍ−Ｉ／Ｏを介して伝達される。

【０１６７】時刻ｔ５から時刻ｔ６の間の書込動作も同
様である。時刻ｔ６において、ライトバックコマンドＷ
ＢＡＣＫが与えられた後、時刻ｔ７において、書込が行
なわれたとは異なるバンクからデータを読出すものとす
る。

【０１６８】このサブアクトコマンドＳＢＡＣＴＢに応
じて、サブバンクアドレスＳＢＡが選択的に活性化さ
れ、これに応じて、選択されたセンスアンプからメイン
Ｉ／Ｏ線対Ｍ−Ｉ／Ｏにデータの読出が行なわれ、対応
するリード用ラッチ回路ＬＲに読出データが蓄えられ
る。

【０１６９】時刻ｔ８においあて、リードコマンドＲＥ
ＡＤが与えられると、これに応じて、順次デコーダ回路
２４００．１〜２４００．ｍの選択が行なわれ、バース
ト長分のデータ出力が、時刻ｔ９以後行なわれていく。

【０１７０】図２０は、図１８に示した構成において、
データ選択デコーダ２１００をデータ選択デコーダ２８
００に置き換えた構成である。

【０１７１】データ選択デコーダ２８００がデータ選択
デコーダ２１００と異なる点は、グローバルＩ／Ｏバス
Ｇ−Ｉ／Ｏが８本となり、Ｉ／Ｏポートも８ビット分の
Ｉ／Ｏ０〜Ｉ／Ｏ７となっていることである。

【０１７２】これに応じて、プリデコード回路２１１０
〜２３１０において、ＯＲ回路２１１２等の他方入力入
力ノードには、マルチ選択アドレス信号ＭＳＡまたは信
号ＭＳＡをインバータ２１０６により反転した信号が入
力する構成となっている。

【０１７３】以上のような構成とすることで、データ選
択アドレスのうち、１ビット分のデータを不能化し、１
つのプリデコーダ当り、デコードデータバスのうち、２
つのデコードラインが同時に活性化される構成となって
いる。

【０１７４】以上のような構成とすることで、図１８に
示した構成においては、１組のデータ選択アドレスによ
って、４ビット分のデータが出力されていたのに対し、
図２０に示した構成においては、一度に８ビット分のデ
ータの入出力が行なわれることになる。

【０１７５】その他の構成は、図１８に示したメモリア
レイ２０００の構成と同様であるので、同一部分には同
一符号を付してその説明は繰返さない。

【０１７６】図２１は、メモリアレイ２０００の第２の
変形例を示す概略ブロック図である。

【０１７７】図２０においては同時に８ビット分のデー
タ入出力を行なう構成としたが、図２１においては、さ
らにすべてのメインＩ／Ｏ線対Ｍ−Ｉ／Ｏが同時に活性
化され、Ｉ／Ｏポート数も、このメインＩ／Ｏ線対分の
数だけ設けられる構成となっている。

【０１７８】すなわち、図２１に示した構成において
は、プリデコーダ２１１０〜２３１０のいずれにおいて
も、ＯＲ回路２１１２等の他方の入力ノードには、電源
電位Ｖｃｃ（“Ｈ”レベル）が与えられ、データ選択ア
ドレスの値にかかわらず、すべてのデコーダ２４００．
１〜２４００．ｍの出力がすべて“Ｈ”レベルとなる構
成となっている。

【０１７９】図１８、図２０および図２１に示したよう
に、メモリアレイ２０００においては、その主要部分は
変更することなく、データ選択デコーダ部分の配線パタ
ーンのみを変更することで、Ｉ／Ｏ数を柔軟に変更させ
ることが可能である。

【０１８０】以上説明したような構成においては、たと
えば、データの読出時に用いられるラッチの個数をＮＬ
Ｒとするとき、以下のような関係式が成り立つ。

【０１８１】ＮＬＲ＝（デコーダ２４００．１〜２４０
０．ｍの個数）×（Ｉ／Ｏ数）／（マルチセレクション
の縮退度） ここでマルチセレクションの縮退度とは、たとえば、デ
ータ選択アドレスについて、１ビット分のデータを不能
化することで、同時に２つのゲート回路２７００が選択
される場合には、その縮退度は２であるということにな
る。

【０１８２】図２２は、さらに、図２１に示した構成の
変形例を示す回路図である。図２２に示した構成では、
図２１に示した構成のうち、読出用のメインＩ／Ｏ線対
と書込用のメインＩ／Ｏ線対とを分離する構成となって
いる。

【０１８３】このような構成とすることで、リードデー
タとライトデータの衝突を回避することが可能となる。

【０１８４】なお、上述のとおり、図２０〜図２２にお
いては、Ｉ／Ｏ線、バス配線等は図面の簡単のために単
線で示しているが、実際の構成としては、単線でも相補
線で構成される構成としても構わない。

【０１８５】［実施の形態３］図２３は、本発明の実施
の形態３のビット線対、センスアンプおよびゲート回路
Ｍ−Ｉ／Ｏ線対との間のゲート回路の構成を説明する回
路図である。

【０１８６】すなわち、図２３においては、図１８にお
いて示したデコード回路２６００．１等からの出力信号
はセグメントデコード線ＳＧ０〜ＳＧ３により伝達され
る構成となっている。その他の基本的な構成は、以下に
説明する点を除いて、実施の形態２の構成と同様であ
る。

【０１８７】図２３を参照して、８対のビット線対ＢＬ
Ｌ０，／ＢＬＬ０〜ＢＬＬ３，／ＢＬＬ３およびＢＬＲ
０，／ＢＬＲ０〜ＢＬＲ３，／ＢＬＲ３が一対のＩ／Ｏ
線対を共有する構成を示している。ただし、本発明はこ
のような場合に限定されることなく、より多くのビット
線対がＩ／Ｏ線対を共有する構成とすることも可能であ
る。

【０１８８】センスアンプＳ／Ａ０およびイコライズ回
路ＥＱＣＫＴ０は、図２３中、左側のビット線対ＢＬＬ
０，／ＢＬＬ０と右側のビット線対ＢＬＲ０，ＢＬＲ０
とに共有されている。ここで、センスアンプＳ／Ａ０お
よびイコライズ回路ＥＱＣＫＴ０は、信号ＢＬＩＬによ
り制御されるトランジスタＴＲＬ１０およびＴＲＬ２０
により、選択的にビット線対ＢＬＬ０，／ＢＬＬ０に結
合され、信号ＢＬＩＲにより制御されるトランジスタＴ
ＲＲ１０およびＴＲＲ２０により、選択的にビット線対
ＢＬＲ０，／ＢＬＲ０に結合される。

【０１８９】センスアンプＳ／Ａ０の感知ノードは、そ
れぞれセグメントデコード線ＳＧ０により制御されるト
ランジスタＴＲＧ１，ＴＲＧ２を介してセグメントＩ／
Ｏ線対ＳＧＩ／Ｏと結合される。

【０１９０】セグメントＩ／Ｏ線対ＳＧＩ／Ｏ上のデー
タは、読出／書込ゲートＲ／ＷＣＫＴを介して、選択的
にＩ／Ｏ線対に伝達される。

【０１９１】読出／書込ゲートＲ／ＷＣＫＴは、セグメ
ントＩ／Ｏ線対のうちの一方のセグメントＩ／Ｏ線ＳＧ
Ｉ／Ｏ１とゲートが接続し、ソースが接地電位ＧＮＤと
結合するトランジスタＴＤＣ１と、セグメントＩ／Ｏ線
対ＳＧＩ／Ｏのうちの他方のセグメントＩ／Ｏ線ＳＧＩ
／Ｏ２とゲートが接続し、ソースが接地電位ＧＮＤと結
合するトランジスタＴＤＣ２と、トランジスタＴＤＣ１
のドレインとＩ／Ｏ線対のうちの一方のＩ／Ｏ線Ｉ／Ｏ
２との間に設けられ、ゲート電位が信号Ｒ−ＣＳＬによ
り制御されるトランジスタＴＲＩ１と、トランジスタＴ
ＤＣ２のドレインとＩ／Ｏ線対のうちの他方のＩ／Ｏ線
Ｉ／Ｏ１との間に設けられ、ゲート電位が信号Ｒ−ＣＳ
Ｌにより制御されるトランジスタＴＲＩ２と、Ｉ／Ｏ線
対のうちの一方のＩ／Ｏ線Ｉ／Ｏ１とゲートが接続し、
ソースが接地電位ＧＮＤと結合するトランジスタＴＷＣ
２と、Ｉ／Ｏ線対Ｉ／Ｏのうちの他方のＩ／Ｏ線Ｉ／Ｏ
２とゲートが接続し、ソースが接地電位ＧＮＤと結合す
るトランジスタＴＷＣ１と、トランジスタＴＷＣ１のド
レインとセグメントＩ／Ｏ線ＳＧＩ／Ｏ線Ｉ／Ｏ１との
間に設けられ、ゲート電位が信号Ｗ−ＣＳＬにより制御
されるトランジスタＴＷＩ１と、トランジスタＴＷＣ２
のドレインとセグメントＩ／Ｏ線ＳＧＩ／Ｏ２との間に
設けられ、ゲート電位が信号Ｗ−ＣＳＬにより制御され
るトランジスタＴＷＩ２と、セグメントＩ／Ｏ線ＳＧＩ
／Ｏ１と接地電位ＧＮＤとの間に設けられ、ゲート電位
がイコライズ信号ＩＯＥＱにより制御されるトランジス
タＴＰＣ１と、セグメントＩ／Ｏ線ＳＧＩ／Ｏ２と接地
電位ＧＮＤとの間に設けられ、ゲート電位がイコライズ
信号ＩＯＥＱにより制御されるトランジスタＴＰＣ２と
を含む。

【０１９２】他のビット線対ＢＬＬ１，／ＢＬＬ１およ
びＢＬＲ１，／ＢＬＲ１〜ＢＬＬ３，／ＢＬＬ３および
ＢＬＲ３，／ＢＬＲ３に対しても、ビット線対ＢＬＬ
０，／ＢＬＬ０と同様のセンスアンプ、イコライズ回
路、ゲートトランジスタ等が設けられている。

【０１９３】図２４は、読出動作において、図２３に示
したセンスアンプ部とデータ線部との接続を行なう回路
の動作を説明するためのタイミングチャートである。

【０１９４】図２３を参照して、時刻ｔ０の待機状態に
おいては、ビット線対は１／２Ｖｃｃレベルにプリチャ
ージされている。一方、セグメントＩ／Ｏ線対ＳＧＩ／
Ｏは、信号ＩＯＥＱが活性状態（”Ｈ”レベル）である
ことに応じて、ＧＮＤレベルにプリチャージされてい
る。すべてのセグメントデコード線ＳＧ０〜ＳＧ３は、
接地電位ＧＮＤであって、すべてのビット線対について
のトランジスタＴＲＧ１，ＴＲＧ２は遮断状態である。

【０１９５】いわゆるシェアードセンスアンプ構成とな
っているセンスアンプＳ／Ａとビット線対との接続を開
閉するするための信号ＢＬＩＬ，信号ＢＬＩＲは、中間
電位（電源電位Ｖｃｃと昇圧電位Ｖｐｐとの中間の電
位）に保持されている。

【０１９６】ビット線イコライズ信号は、活性状態（”
Ｈ”レベル）であって、Ｉ／Ｏ線対は電源電位Ｖｃｃに
プリチャージされている。

【０１９７】ここで、信号ＢＬＩＬと信号ＢＬＩＲと
が、中間電位に保持されているのは、これら信号により
制御されるトランジスタＴＲＬ１，ＴＲＬ２，ＴＲＲ１
およびＴＲＲ２のゲートに印加される電位を小さくする
ためである。ただし、ビット線対の電位がイコライズさ
れる必要があるために、電源電位Ｖｃｃ以上の中間電位
に設定されている。

【０１９８】時刻ｔ１において、信号ＢＬＩＬが昇圧電
位レベルのＶｐｐに、信号ＢＬＩＲが接地電位ＧＮＤへ
と変化し、左側のビット線対ＢＬＬ０，／ＢＬＬ０から
ＢＬＬ３，／ＢＬＬ３が選択される。

【０１９９】時刻ｔ２において、イコライズ信号ＥＱお
よびＩＯＥＱが接地電位ＧＮＤに向かって変化し始め、
時刻ｔ３においてセグメントデコード線ＳＧ０のレベル
がトランジスタＴＲＧ１，ＴＲＧ２のしきい値を超える
と、ビット線対ＢＬＬ０，／ＢＬＬ０とセグメントＩ／
Ｏ線対ＳＧＩ／Ｏ１，ＳＧＩ／Ｏ２が接続され、ビット
線対の電位レベルは、プリチャージレベルの１／２Ｖｃ
ｃよりも低下し、セグメントＩ／Ｏ線対の電位レベル
は、プリチャージレベルの電位ＧＮＤよりも上昇し始め
る。

【０２００】ここで、時刻ｔ４において、ビット線対の
電位レベルとワード線ＷＬの電位レベルの差が、アクセ
ストランジスタＴＡのしきい値を超えると、メモリセル
キャパシタＭＣに保持されていたデータに応じて、ビッ
ト線ＢＬＬ０の電位レベルと相補ビット線／ＢＬＬ０の
電位レベルとの間に差が生じる。同様にセグメントＩ／
Ｏ線対ＳＧＩ／Ｏにも電位差が生じる。時刻ｔ５におい
て、ワード線の電位レベルは、中間電位まで上昇する。
ここで、メモリセルキャパシタからのデータ読出の直前
のビット線対の電位レベルが１／２Ｖｃｃよりも小さく
なっているので、ワード線の電位レベルは、昇圧電位Ｖ
ｐｐまで上昇させる必要がない。言いかえると、ワード
線の電位レベルが、ビット線対の電位レベルが１／２Ｖ
ｃｃの状態から出発して、データを読み出す場合に比べ
て、より低いレベルでビット線対にデータが読み出され
るので、読出速度を向上させることが可能である。

【０２０１】時刻ｔ６において、信号Ｒ−ＣＳＬが活性
状態に変化すると、プリチャージレベルにあったＩ／Ｏ
線対の電位レベルは、セグメントＩ／Ｏ線対の電位レベ
ルに応じて、トランジスタＴＤＣ１およびＴＤＣ２によ
り駆動され、変化することになる。以上のようにして、
データのＩ／Ｏ線対への読出が行なわれる。

【０２０２】ここで、信号Ｒ−ＣＳＬを活性化させるタ
イミングは、時刻ｔ６よりももっと以前であってもよ
い。これは、セグメントＩ／Ｏ線対ＳＧＩ／ＯとＩ／Ｏ
線対とが直接接続される構成とはなっていないため、こ
のような場合でも、Ｉ／Ｏ線対の電位レベルにより、メ
モリセルに保持されているデータを破壊することがない
からである。

【０２０３】また、ビット線対の電位差は、たとえば、
時刻ｔ７において、センスアンプが活性化されることに
より増幅される。これにより、メモリセルへのリストア
動作が行われる。しかし、上述したとおり、データをＩ
／Ｏ線対に読み出す際には、センスアンプで増幅された
データを用いる必要がないため、センスアンプの動作速
度はゆっくりとしたものであっても、読出速度に影響を
与えない。したがって、センスアンプのサイズは、デー
タをリストアできることを保証できるだけのサイズであ
れば十分で、センスアンプのレイアウト面積を小さくす
ることが可能である。なお、時刻ｔ７以降のセンスアン
プの増幅電位の振幅は、電源電位Ｖｃｃまでフルスイン
グさせずに、電源電位Ｖｃｃと接地電位ＧＮＤとの中間
の電位としておけば、ビット線対に生じるノイズによ
り、このビット線対に接続する他の非選択状態のメモリ
セルに保持された電荷が失われることがない。

【０２０４】次に、データ書込動作とプリチャージ動作
について説明する。図２５は、書込み動作とプリチャー
ジ動作において、図２３に示したセンスアンプ部とデー
タ線部との接続を行なう回路の動作を説明するためのタ
イミングチャートである。

【０２０５】図２５を参照して、時刻ｔ０においては、
セグメントデコード線ＳＧ０が活性状態（”Ｈ”レベ
ル）であって、センスアンプＳ／Ａが活性化することに
より、選択されているメモリセル中の記憶データに応じ
て、ビット線対およびセグメントＩ／Ｏ線対ＳＧＩ／Ｏ
に電位差が生じている。

【０２０６】時刻ｔ１において、信号Ｗ−ＣＳＬが活性
化することにより、トランジスタＴＷＩ１およびＴＷＩ
２が導通状態となり、Ｉ／Ｏ線対により伝達された書込
みデータが、セグメントＩ／Ｏ線対ＳＧＩ／Ｏに伝達さ
れる。このとき、Ｉ／Ｏ線対の電位は、Ｉ／Ｏ線対が直
接セグメントＩ／Ｏ線対ＳＧＩ／Ｏと接続されることで
伝達されるのではなく、Ｉ／Ｏ線対の電位がトランジス
タＴＷＣ１およびＴＷＣ２の電位を駆動することにより
伝達される。

【０２０７】したがって、Ｉ／Ｏ線対の電位は、互いに
相補レベルでフルスイングさせなくても、セグメントＩ
／Ｏ線対ＳＧＩ／Ｏに伝達することが可能である。この
ため、データをセグメントＩ／Ｏ線対ＳＧＩ／Ｏに伝達
後、Ｉ／Ｏ線対のプリチャージに要する時間を短縮する
ことができ、高速動作が可能である。

【０２０８】時刻ｔ２から、センスアンプの感知ノード
まで伝達された書込みデータが、センスアンプにより増
幅され始める。

【０２０９】時刻ｔ３において、信号Ｗ−ＣＳＬが不活
性状態となり、Ｉ／Ｏ線対からセグメントＩ／Ｏ線対へ
のデータ伝達は遮断される。これに応じて、Ｉ／Ｏ線対
は、電源電位Ｖｃｃレベルにプリチャージされる。

【０２１０】時刻ｔ４において、ワード線の電位レベル
と信号のＢＬＩＬのレベルが、ともに昇圧電位Ｖｐｐま
で駆動される駆動される。これに応じて、センスアンプ
の感知ノードと選択されたメモリセルとが結合される。
さらに、時刻ｔ５において、センスアンプの駆動信号の
うち、ＰチャネルＭＯＳトランジスタを駆動する信号Ｓ
Ｐのレベルがさらに上昇し、かつ、ＮチャネルＭＯＳト
ランジスタを駆動する信号ＳＮのレベルがさらに低下す
ることで、ビット線対の電位レベルがフルスイングす
る。ワード線の電位レベルが昇圧レベルまで上昇してい
るので、”Ｈ”レベルのデータまたは”Ｌ”レベルのデ
ータのいずれも十分なマージンをもってメモリセルに書
込まれる。

【０２１１】時刻ｔ６において、セグメントデコード線
ＳＧ０のレベルが不活性状態へと遷移し始め、セグメン
トＩ／Ｏ線対とビット線対とが分離される。その後、ワ
ード線も不活性レベルとなる。

【０２１２】時刻ｔ８において、信号ＩＯＥＱが活性状
態へと遷移し、セグメントＩ／Ｏ線対ＳＧＩ／Ｏは、接
地電位ＧＮＤにプリチャージされる。

【０２１３】時刻ｔ９において、イコライズ信号ＥＱが
活性状態へと遷移し、ビット線対の電位レベルは、たと
えば、１／２Ｖｃｃレベルにプリチャージされる。時刻
ｔ１０において、信号ＢＬＩＬおよびＢＬＩＲのレベル
が中間電位とされる。

【０２１４】なお、時刻ｔ１０以降の待機状態において
は、イコライズ信号ＥＱのレベルは、電源電位Ｖｃｃ以
下の所定の電位とすることもできる。このようにする
と、待機時において、たとえば、イコライズ回路ＥＱＣ
ＫＴ０中のトランジスタの電流供給能力を低くすること
で、ビット線が何らかの配線とショートした際にも、１
／２Ｖｃｃ電位を供給する電源からビット線を介して流
れるリーク電流を抑制し、メモリセルアレイの消費電力
を抑制することが可能となるからである。

【０２１５】［実施の形態３の変形例］図２６は、実施
の形態３の変形例の半導体記憶装置のセンスアンプ部と
データ線部との接続を行なう構成を示す回路図である。

【０２１６】図２３に示した構成と異なる点は、セグメ
ントＩ／Ｏ線対をプリチャージするためのトランジスタ
ＴＰＣ１’およびＴＰＣ２’が、ともにＰチャネルトラ
ンジスタであって、セグメントＩ／Ｏ線対ＳＧＩ／Ｏの
プリチャージ電位レベルが電源電位Ｖｃｃとなっている
ことである。

【０２１７】その他の点は、図２３に示した構成と同様
であるので、同一部分には沿ういつ符号を付して、説明
は繰り返さない。

【０２１８】図２７は、読出動作において、図２６に示
したセンスアンプ部とデータ線部との接続を行なう回路
の動作を説明するためのタイミングチャートである。

【０２１９】図２４に示した動作と異なる点は、まず、
時刻ｔ０において、セグメントＩ／Ｏ線対ＳＧＩ／Ｏ
は、電源電位Ｖｃｃにプリチャージされていることであ
る。

【０２２０】したがって、セグメントデコード信号ＳＧ
０の活性化により、ビット線対とセグメントＩ／Ｏ線対
の電位レベルは、ビット線対のプリチャージレベルの電
位１／２Ｖｃｃよりも高い電位となる。したがって、図
２４の場合のように、ワード線の電位レベルの変化の開
始からデータが読み出しのまでの時間が短縮されること
はないが、たとえば、センスアンプへの接地電位の供給
がトランジスタを介して行なわれ、センスアンプのソー
ス側の寄生抵抗が無視できない場合などにおいては、図
２７に示した方式の方が、センスアンプを高速に駆動で
きるという利点がある。

【０２２１】図２８は、書込動作およびプリチャージ動
作において、図２６に示したセンスアンプ部とデータ線
部との接続を行なう回路の動作を説明するためのタイミ
ングチャートである。

【０２２２】セグメントＩ／Ｏ線対ＳＧＩ／Ｏのプリチ
ャージレベルが、電源電位Ｖｃｃとなっている点を除い
ては、基本的に図２５に示した動作と同様である。

【０２２３】［実施の形態４］図２９は、本発明の実施
の形態４のメモリアレイ４０００の構成を示す概略ブロ
ック図であり、実施の形態１の図１４と対比される図で
ある。

【０２２４】実施の形態４の半導体記憶装置は、このメ
モリセルアレイ部分を除いて、その基本的な構成は、実
施の形態１の半導体記憶装置１０００の構成と基本的に
同様である。

【０２２５】図２９を参照して、メモリセルアレイ４０
００が、図１４に示したメモリセルアレイ１１００との
構成と異なる点は、以下のとおりである。

【０２２６】まず、列方向の選択、すなわち選択された
メモリセルの接続するビット線対の電位レベルを増幅す
るセンスアンプとメインＩ／Ｏ線対との接続を選択的に
開閉するゲート回路２１６２の制御を行なうセグメント
ＹＳ線が、階層構造を有する点である。

【０２２７】すなわち、行方向に沿って配置されるメイ
ンセグメントＹＳ線ＳＧＹＳのレベルと、ＹＳセグメン
トデコーダからの信号とに応じて制御されるサブＹＳデ
コーダ２２１０により、サブＹＳ線が活性化され、これ
に応じて、ゲート回路２１６２が制御される構成となっ
ている点である。

【０２２８】さらに、後に説明するように、メモリセル
アレイ４０００においては、行方向の冗長構成は、メモ
リセルアレイの端部に配置された行冗長部２３００にま
とめて配置される構成となっている点である。

【０２２９】さらに、列方向の冗長構成が、細分化され
たメモリセルアレイ単位ＭＣＡＵとは別個の領域のスペ
アコラム領域ＳＰＣＬに設けられる構成となっている点
である。

【０２３０】なお、図２９においては、１つのメモリセ
ルアレイ単位ＭＣＡＵ０のすぐ右横に配置されている冗
長列の構成のみを示しているが、実際には、同様の構成
が、サブＩ／Ｏ線対ＳＭ−Ｉ／Ｏに沿って配置されてい
る。

【０２３１】さらに、後に説明するように、たとえばこ
の冗長列領域ＳＰＣＬを挟んで、対称にメモリセルアレ
イ単位ＭＣＡＵがさらに配置される構成となっていても
よい。

【０２３２】冗長列領域においても、正規のメモリセル
アレイ単位領域ＭＣＡＵと同様に、メインワード線ＭＷ
Ｌの活性化と、バンク選択線の活性化に応じて活性化さ
れるサブワードドライバ２１６８ｂに応じて、サブワー
ド線ＳＷＬが活性化される構成となっている。

【０２３３】さらに、冗長列領域の選択されたメモリセ
ル列とサブＩ／Ｏ線対との接続を選択的に制御するゲー
ト回路２２１０ｂも、正規のメモリセルアレイ単位領域
と同様に、階層的なセグメントＹＳ線により制御される
構成となっている。

【０２３４】図３０は、図２９のメモリセルアレイ４０
００のサブワードドライバ部８０００の構成を説明する
ための拡大図である。

【０２３５】１つのメインワード線ＭＷＬが、各バンク
において、４本のサブワード線を制御する。４本のサブ
ワード線ＳＷＬのうちのいずれが選択されるかは、選択
線ＳＬのいずれかが選択的に活性化することにより行な
われる。

【０２３６】ここで、図３０に示したサブワードドライ
バ部８０００の構成は、基本的には図１５に示した構成
と同様であるものとする。

【０２３７】すなわち、ラッチ回路ＬＴＷは、図１５に
示した構成においては、トランジスタ８１００および８
１０２により構成され、ドライバ回路ＷＤＣは、図１５
の構成では、トランジスタ８１０４および８１０６によ
り構成されている。

【０２３８】バンク選択線ＢＳＬは、活性化動作時に
は、昇圧電位Ｖｐｐレベル（内部電源電位Ｖｃｃよりも
昇圧された電位レベル）にあり、サブワード線ＳＷＬが
活性化した後は、接地電位レベルＶｓｓに保持される。
これに応じて、ラッチ回路ＬＴＷが、サブワード線ＳＷ
Ｌの活性状態に対応する電位レベルをラッチする。ここ
で、選択線ＳＬとリセット線ＲＳＬの電位レベルは互い
に相補に変化する。

【０２３９】待機動作中は、バンク選択線ＢＳＬの電位
レベルは接地電位Ｖｓｓに、選択線ＳＬの電位レベルも
接地電位Ｖｓｓに、リセット線の電位レベルは電源電位
Ｖｃｃレベルに保持される。コレクタにより、待機動作
中は、サブワード線ＳＷＬは、接地電位レベルＶｓｓと
結合している。

【０２４０】活性化動作時においては、まず、対応する
リセット線ＲＳＬが接地電位レベルＶｓｓとなり、活性
化すべきサブワード線ＳＷＬに対応するバンク選択線Ｂ
ＳＬが活性化されて、電位Ｖｐｐレベルになる。メイン
ワード線ＭＷＬが選択的に活性化され、電位レベルＶｃ
ｃレベルとなるのとほぼ同時に、選択線ＳＬも選択的に
電位Ｖｃｃレベルとされる。これに応じて、選択された
サブワード線ＳＷＬの電位レベルは、電位Ｖｃｃ−Ｖｔ
ｈレベルとなる。ここで、電位Ｖｔｈは、トランジスタ
８１０２のしきい値電圧である。その後、バンク選択線
ＢＳＬは、接地電位レベルＶｓｓレベルとされ、ラッチ
回路中に電荷が閉じ込められ、活性電位レベルが保持さ
れる。

【０２４１】この電荷が保持された状態において、選択
線ＳＬの電位レベルをさらに昇圧電位Ｖｐｐレベルまで
上昇させれば、サブワード線ＳＷＬのレベルも昇圧電位
Ｖｐｐレベルまで上昇する。

【０２４２】以上のようにして、選択されたサブワード
線ＳＷＬの電位レベルが、昇圧電位まで昇圧される。

【０２４３】一方、リセット動作時には、バンク選択線
を電源電位Ｖｃｃレベルまで上昇させ、かつ選択線ＳＬ
を接地電位Ｖｓｓとする。一方、リセット線は電位レベ
ルＶｃｃとされ、これに応じて、サブワード線の電荷が
接地に放電される。

【０２４４】ここで、図３０に示した構成においては、
各バンクは、図３０において斜線部分で示したように、
交互に配置されるサブワード線ごとに区切られているも
のとする。

【０２４５】このようにすることで、選択されたバンク
内のみのサブワード線を活性化させることが可能であ
る。

【０２４６】図３１は、図２９に示した構成において、
センスアンプを選択的に活性化させる構成を示す図であ
る。

【０２４７】図３１を参照して、行方向に沿って、セン
スアンプ選択線ＳＡＳＬおよびプリチャージ選択線ＰＣ
ＳＬが配置される。一方、列方向に沿って、バンク選択
線ＢＳＬが配置されている。

【０２４８】センス選択線ＳＡＳＬおよびバンク選択線
ＢＳＬの電位レベルを受けるＡＮＤ回路に応じて、フリ
ップフロップ２４０４の出力レベルはセットされ、プリ
チャージ選択線ＰＣＳＬとバンク選択線ＢＳＬのレベル
を入力として受けるＡＮＤ回路２４０２の出力レベルに
応じて、フリップフロップ回路２４０４の出力レベルが
リセットされる。フリップフロップ回路２４０４の出力
レベルに応じて、センスアンプ２１６６が活性化され
る。

【０２４９】したがって、バンク選択線およびセンス選
択線により、選択されたバンク中のセンスアンプのみが
活性化され、プリチャージ選択線ＰＣＳＬおよびバンク
選択線ＢＳＬにより、選択されたバンク内のセンスアン
プのみがプリチャージされることになる。

【０２５０】以上のような構成とすることで、センスア
ンプ帯に配置されたセンスアンプのうち、活性化された
バンク内のセンスアンプのみを活性化することが可能と
なり、消費電力の低減を図ることが可能となる。

【０２５１】図３２は、図２９に示したメモリセルアレ
イにおいて、行冗長部２３００の構成を示す概略ブロッ
ク図である。

【０２５２】図３２に示した構成では、メモリセルアレ
イ単位の端部に冗長素子としてラッチ回路が設けられて
いる。バンクアドレスとロウアドレスが冗長比較判定部
において比較され、一致した場合は、このラッチ回路が
アクセスされる。このとき、上述したのと同様に、冗長
判定動作と並行してノーマル領域のメモリセルに対する
アクセス動作を行う構成としても良い。冗長判定結果が
出るのを待ってから、ノーマル領域のメモリセルにアク
セス動作を開始するのに比べて、アクセス時間を短縮す
ることが可能である。

【０２５３】図３２の構成では、データがラッチ回路に
保持されているために、アクセスを行う際にワード線を
活性化させる必要はない。

【０２５４】読出動作、書込動作とも、プログラムされ
たアドレスと入力アドレスとが一致すると、対応する列
選択信号ＣＳＬが活性化されることでデータの読出およ
び書込を行うことができる。

【０２５５】ここで、冗長回路を線アンプ等のラッチ回
路により構成することは、ＤＲＡＭのメモリセルでの構
成とは異なり、ワード線を活性化させる必要が無いた
め、ロウアクセス時には、正規メモリセル領域に対し
て、そのアクセスされる部位の正常／不良に関係無く、
アクセス動作を実施すれば良い。つまり、冗長判定動作
がロウアクセス時には不要となるため、ロウアクセス時
間の高速化を図ることができる。

【０２５６】また、コラムアクセス時に、正規のバンク
（または、メモリセルマット）をアクセスするか、ラッ
チ回路で構成された冗長部をアクセスするかを判定する
ためには、不良アドレスのバンクアドレス、または、マ
ットアドレスのみを判定することで十分なため、アクセ
ス時間が増加することがない。

【０２５７】正規のメモリ行からなるノーマル領域との
間でデータを授受するためのメインＩ／Ｏ線対Ｍ−Ｉ／
Ｏとは独立に冗長行との間でデータを授受するための冗
長用メインＩ／Ｏ線対Ｍ−Ｉ／ＯＲが設けられる。

【０２５８】図３３は、図２９に示したメモリセルアレ
イ４０００の構成のうち、行冗長領域（ロウスペア領
域）および列方向の冗長領域（スペアセル領域）の配置
を説明するための概略ブロック図である。

【０２５９】図３３を参照して、メモリセル行を置換す
るためのロウスペア領域は、メモリセルアレイの最外周
に設けられている。

【０２６０】一方、列方向のスペアセルは、メモリセル
アレイのバンク間の境界部分に設けられる。Ｉ／Ｏ線対
にそれぞれ読みだされたデータは、アンプ５０１０によ
り増幅され、ラッチ回路５０２０に保持される。ラッチ
回路５０２０のデータは、ラッチ回路５０２０にそれぞ
れ対応して設けられているドライバ回路５０３０によ
り、シフトスイッチ回路５０４０により選択されたデー
タバスＤＢＳのうちのいずれかに伝達される。

【０２６１】図３４は、図３３に示した構成のうち、シ
フトスイッチ回路５０４０の構成を説明するための概念
図である。

【０２６２】シフトスイッチ回路５０４０は、図３４に
示すように、たとえば２段のシフト部から構成される。
すなわち、第１シフト部５０５０および第２シフト部５
０６０は、互いに独立に制御されて、メインＩ／Ｏ線対
とデータバスＤＢＳとの接続状態を切換える。

【０２６３】図３４に示した状態においては、正規のメ
インＩ／Ｏ線対に対応する部分には、いずれも不良メモ
リセルが存在せず、正規のメインＩ／Ｏ線対が、そのま
まデータバスＤＢＳに接続される状態を示している。

【０２６４】一方、図３５は、シフト回路５０４０が、
不良メモリセルが存在する場合に、シフト動作した場合
の状態を示す概念図である。

【０２６５】図３５に示した例においては、メインＩ／
Ｏ線対のうち、Ｍ−Ｉ／Ｏ１およびＭ−Ｉ／Ｏ２に対応
するメモリセル中に不良が存在しているとする。

【０２６６】この場合、第１シフト部５０５０および第
２シフト部５０６０がそれぞれシフト動作を行なうこと
で、データバスＤＢＳには、これら２つのメインＩ／Ｏ
線対Ｍ−Ｉ／Ｏ１およびＭ−Ｉ／Ｏ２はいずれも接続さ
れない。これに代わって、メインＩ／Ｏ線対Ｍ−Ｉ／Ｏ
３が本来メインＩ／Ｏ線対Ｍ−Ｉ／Ｏ１が接続していた
データバスと接続されている。さらに、本来メインＩ／
Ｏ線対Ｍ−Ｉ／Ｏ２が接続されていたデータバスには、
メインＩ／Ｏ線対Ｍ−Ｉ／Ｏ４が接続されている。

【０２６７】以下、隣接する他のメインＩ／Ｏ線対も順
次シフト部によりシフトされ、対応するデータバスと接
続される。

【０２６８】以上のような構成とすれば、不良メモリセ
ルが存在するメインＩ／Ｏ線対はデータバスとは接続さ
れることなく、冗長置換を行なうことが可能である。

【０２６９】なお、スペアセル領域のスペアＩ／Ｏ線対
から読出されたデータが、いずれのデータバスと接続さ
れるかは、マルチプレクサ５１００により選択される構
成とすることも可能である。

【０２７０】［第１シフト部および第２シフト部の接続
の他の例］図３６は、シフトスイッチ回路５０４０によ
る、冗長列との置換を行うための他の構成および動作を
より詳しく説明する。

【０２７１】図３６は、シフトリダンダンシを行なう際
のシフトスイッチ回路５０４０の構成を示す概略ブロッ
ク図である。

【０２７２】図３６は、その中央部にスペアＩ／Ｏを２
本備える構成が示されている。ここでは、データバス側
とリード／ライトアンプ側の間に存在するシフト部の構
成を、上述したスペアＩ／Ｏ部を中心として示してい
る。

【０２７３】中央の２本のスペアＩ／Ｏは、各々、図中
上側のＩ／Ｏに対応するメモリセル列の救済にも図中下
側のＩ／Ｏ線に対するメモリセルの救済にも対応するこ
とが可能である。さらに、シフト動作を２段分行なうこ
とで、図中上側のＩ／Ｏ線群に対応して２個の欠陥があ
る場合でも、下側に２個の欠陥がある場合でも、各々救
済を行なうことが可能となる。

【０２７４】そのために、まず単方向１段シフトを行な
うための第１シフト部５０５０と続いて、単方向１段シ
フトするための第２シフト部５０６０とが配置される構
成となっている。これに対して、後に説明するように、
スペアＩ／Ｏ−ＡおよびスペアＩ／Ｏ−Ｂの第２シフト
部５０６０ｂは双方向シフトを行う。

【０２７５】第１シフト部５０５０は図中上側のＩ／Ｏ
線については上側に１段シフトさせ、図中下側のＩ／Ｏ
線については下側に１段シフトさせる。

【０２７６】第２シフト部５０６０は、基本的には第１
シフト部と同様の動作を行なうが、２本のスペアＩ／Ｏ
に対する第２シフト部５０６０ｂは、各々上側にも下側
にもシフトする構成となっている。

【０２７７】図３６は通常救済する前の接続状態を示し
ている。救済前、もしくは救済する必要がなければ、初
期の接続状態が維持される。つまり、正規Ｉ／Ｏ線、ス
ペアＩ／Ｏ線ともに、元々対応していたちょうど左側の
接続ノードに接続することとなり、スペアＩ／Ｏは、い
ずれのデータバスにも接続されない。

【０２７８】一方、図３７のように、救済を行なう上
で、スペアＩ／Ｏを２本とも上側にシフトさせる必要が
ある場合は、まず、第２シフト部５０６０および５０６
０ｂをスペアＩ／Ｏ−Ａ、スペアＩ／Ｏ−Ｂともに上側
にシフトさせる。同様に、第１シフト部５０５０におい
ても上側にシフトを行なうことで、このような冗長置換
が実現される。

【０２７９】図３８のように、救済を行なう上で、スペ
アＩ／Ｏを２本とも下側にシフトさせる必要がある場合
は、まず、第２シフト部５０６０および５０６０ｂをス
ペアＩ／Ｏ−Ａ、スペアＩ／Ｏ−Ｂとも下側にシフトさ
せる。同様に、第１シフト部５０５０においても下側に
シフト動作を行なうことでこのような冗長置換が実現さ
れる。

【０２８０】図３９に示すように救済を行なう上でスペ
アＩ／Ｏ線を１本は上側にシフトし、１本は下側にシフ
トする必要がある場合、第１シフト部はシフト動作を行
なわず、第２シフト部５０６０および５０６０ｂにおい
て上側は各々１つずつ上側にシフト動作を行ない、下側
は各々下側に１つずつシフト動作を行なう。

【０２８１】［ヒューズ素子によるシフト動作の構成］
図４０は、シフトスイッチ回路５０４０のヒューズ素子
を用いた構成をより詳しく示す概略ブロック図である。

【０２８２】ここでは、説明を容易にするために、第１
シフト部の下側のスペアＩ／Ｏを含む部分の構成に注目
し、接続のためのトランジスタをＮチャネルＭＯＳトラ
ンジスタとした上で、かつ、並列配置するヒューズリン
クのレーザブローによる固定的な接続変更を行なう構成
としている。

【０２８３】救済前、もしくは、救済する必要がない場
合は、初期の接続（右側の相補Ｉ／Ｏと左側の相補Ｉ／
Ｏとが１対１に接続されている状態）で維持されてい
る。リダンダンシ接続判定時には、信号ＴＲが“Ｈ”レ
ベルとなり、リダンダンシコントロール回路の制御で電
流を制御されるトランジスタを介して電流が流される。

【０２８４】ヒューズ素子による接続（ヒューズリンク
と称する）はブローされていない状態では、ヒューズリ
ンクのうちヒューズ７３から７９の系列が接地電位ＧＮ
Ｄに、ヒューズ７２から７８の系列が“Ｈ”レベルとな
り、上記のような接続状態を維持する。（ここで点線が
接続状態を示している。） この場合、図中において、一番上のＩ／Ｏでは、トラン
ジスタ５６、５７がオン状態となり、直鎖の接続ノード
に接続されている。また、トランジスタ５８、５９はオ
フ状態となっており、１段下への接続は遮断状態とされ
ている。

【０２８５】図４１は、メモリセル列８４に不良が存在
する場合の救済を行なう構成を示す。

【０２８６】Ｉ／Ｏ線対８４に対応して不良が発生した
場合、不良箇所に該当するヒューズリンク部７６および
７７をレーザブローすることで、不良箇所への接続を行
なわず、１段下にシフトする構成変更が行なわれる（点
線が接続状態を示している）。

【０２８７】図４２は、ＮチャネルＭＯＳトランジスタ
で構成されていた切換回路を、ＣＭＯＳトランジスタで
構成することで、ヒューズリンク部を１列にする構成で
ある。リダンダンシコントロール回路の代わりに、単に
抵抗素子を配置して電流制限を行なっている。また、接
続部のトランスファーゲートをＣＭＯＳ化することで、
Ｉ／Ｏ線の抵抗を低減している（点線が接続状態を示し
ている）。

【０２８８】図４３は、不要箇所のヒューズリンク部１
２２をレーザブローしたことで、１段シフトされた状態
を示す図である。

【０２８９】図中において点線がこの場合の接続形態を
示している。以上の説明では、Ｉ／Ｏ線対の接続の切換
は、ヒューズ素子を用いる構成としていた。しかしなが
ら、図３３の構成において、ヒューズ素子により接続を
開閉している部分をシフトトランジスタにより接続を開
閉する構成とすることも可能である。この場合、このシ
フトトランジスタは、スペアＩ／Ｏ線対による置き換え
に応じて、エンコード信号により制御されることにな
る。

【０２９０】この場合、スペアＩ／Ｏ部の第１シフト部
は、上述したように、ヒューズ素子をシフトトランジス
タに置き換える構成とすればよい。

【０２９１】ただし、スペアＩ／Ｏ部についての第２シ
フト部は、上側にも下側にも切換が可能である必要があ
る。これを満足させる動作としては、たとえば、スペア
Ｉ／Ｏ−Ａは、上側のシフト場所のエンコード信号がす
べて“Ｌ”レベルなら直左に接続する状態を維持する
か、下側に向かってシフトされる。逆に、スペアＩ／Ｏ
−Ｂは、下側のシフト箇所のエンコード信号がすべて
“Ｌ”レベルなら、直左に接続する状態を維持するか、
上側に向かってシフトされる。

【０２９２】図４４は、この部分の構成の回路図を示
す。下側からのエンコード信号をＮＯＲゲート５４０
０．０で処理し、このＮＯＲゲート５４００．０に入力
する信号のすべてが“Ｌ”レベルであると判定された場
合は、スペアＩ／Ｏ−Ｂは、１段上、つまり、スペアＩ
／Ｏ−Ａの直左のターミナルに接続される。

【０２９３】Ｉ／Ｏ線ごとの置き換えを実施すること
で、多数Ｉ／Ｏ出力構成である冗長構成を実現すること
が可能となる。また、２段シフトさせる構成とすること
で、複数の不良箇所に対して対応することが可能とな
り、効率のよい置換動作を行なうことが可能となる。こ
こでは、２段の場合について説明したが、より多くの段
数とすることで、さらに多くのＩ／Ｏ線の冗長置換を行
なうことも可能である。

【０２９４】［シフトトランジスタによりシフト動作を
行なう構成］図４５は、シフトリダンダンシの他の構成
を示す概略ブロック図である。

【０２９５】図３３に示した構成と異なる点は、以下の
とおりである。まず、スペアＩ／Ｏの設けられている領
域には、冗長行に対応する構成が存在しない。

【０２９６】また、後に説明するように、シフト回路
は、トランジスタを、デコード信号に応じて開閉するこ
とでその接続を切換える構成となっている。

【０２９７】ここで、図４５に示した構成においては、
正規のメインＩ／Ｏ線対からのデータは、シフトスイッ
チ回路５０４０によりシフトされるのに対し、ロウスペ
ア領域から読出されたデータはシフトスイッチ回路によ
ってはシフトされない構成となっている。

【０２９８】この場合、シフトスイッチ回路５０４０か
らの読出データと、ロウスペア領域からの読出データ
は、マルチプレクサ回路５１００により、選択的にラッ
チ回路５０２０に与えられる。

【０２９９】さらに、図４５に示した構成においては、
このようなメモリアレイ端に２つのスペアＩ／Ｏ線対Ｓ
−Ｉ／Ｏ−ＡおよびＳ−Ｉ／Ｏ−Ｂとが配置されてい
る。

【０３００】正規のメインＩ／Ｏ線対から読出されたデ
ータは、リード動作時には、ロウスペア領域から読出さ
れたデータとマルチプレクスされて、ラッチ回路５０２
０に取込まれ、増幅された後、リードアンプ５０３０で
データバスに接続される。

【０３０１】行アドレスに対する冗長判定結果がノーマ
ル使用であれば、そのデータをフラグとして保持し、コ
ラムアクセス時にバンクにアクセスした際に、ノーマル
使用であることを認識して、そのままノーマルＩ／Ｏ上
のデータをラッチに取込んで増幅する。

【０３０２】その冗長判定結果がスペア使用であるなら
ば、そのデータをフラグとして保持し、コラムアクセス
時にバンクにアクセスした際に、スペア使用であること
を認識して、そのままロウスペアから読出されたデータ
をラッチに取込んで増幅する。

【０３０３】正規のメインＩ／Ｏ線対の部分は、アクセ
ス動作の当初は判定結果に関係せずアクセス動作を行な
うものの、判定結果により、そのままアクセス動作を継
続するのか中止するのかが決定される。

【０３０４】ライト動作時は、データバスのデータをア
ンプ回路５０３０で受けた後、ラッチ回路５０２０に取
込まれたデータにより、ライトドライバ５１１０は、ノ
ーマルＩ／Ｏ線対Ｍ−Ｉ／Ｏをドライブすると同時に、
ライトドライバ５１１０の出力を受けるシフトドライバ
回路５１２０は、ロウスペア上のＩ／Ｏ線対をドライブ
する。

【０３０５】フラグとして取込まれ保持されている行ア
ドレスに対する冗長判定結果をもとに、ノーマルの列選
択線を活性化してデータを書込むのか、ノーマルの列選
択線の活性化を中止して、データ書込を中止し、スペア
のロウに接続して、データの書込が行なうかが決定され
る。このとき、スペアのロウとスペアのロウ上のＩ／Ｏ
線対とは、行アドレスの冗長判定時の結果を保持するフ
ラグと、コラムアクセス時のバンクの対応とに応じて、
コラムアクセスを行なうバンクのフラグが冗長使用であ
れば、その冗長に対応するサブＹＳ線が活性化される。

【０３０６】ロウスペア部は、ラッチで構成するため
に、それ自体はワード線の活性化を必要としない。ま
た、ロウスペア部に結果が発生する可能性も低いことに
より、コラムの冗長が不要となるため、ロウスペア（行
冗長）部においては、Ｉ／Ｏ線対Ｍ−Ｉ／ＯＲとリード
／ライトアンプとを１対１に対応させればよい。

【０３０７】コラムのスペアとなる第１のスペアＩ／Ｏ
線対Ｓ−Ｉ／Ｏ−Ａ、Ｓ−Ｉ／Ｏ−Ｂは、コラム系のシ
フトリダンダンシにより２段のシフトでノーマルＩ／Ｏ
線対の接続関係がシフトされ、端のＩ／Ｏ線対とデータ
バスＤＢＳＮ、ＤＢＳＮ−１の接続が非接続になること
に応じて、そのデータバス部分ＤＢＳＮ、ＤＢＳＮ−１
に接続されるように活性化される。

【０３０８】したがって、スペアＩ／Ｏ部には、シフト
回路は存在せず、データバスとの接続の取換え回路６０
００および６１００が存在する。リード動作時には、２
つのスペアＩ／Ｏは、ラッチ５０２０ｂにデータを伝達
する。

【０３０９】ラッチ５０２０ｂのデータのそれぞれに対
応する取換ロジック回路６０００および６１００は、い
ずれのデータバスにデータを接続するかを、冗長判定結
果に応じて決定する。これは、いずれかのＩ／Ｏ線対
が、既に、他のバンクのＩ／Ｏ線対と置換されるように
設定されている場合、残りのスペアＩ／Ｏ線対で対応す
るためである。このような構成とすれば、異なるバンク
間で、同一のスペアで救済を行なうことが可能となるた
め、全体で配置するスペアの数が少なくとも、冗長置換
の自由度が向上し、ひいては歩留りが向上することにな
る。

【０３１０】また、スペアＩ／Ｏは、サブＹＳ線単位で
不良アドレスとの置換が可能なため、所定数のビット線
ペアを含むビット線ペア単位で救済を行なうことが可能
となる。このことも、歩留りの向上に寄与する。なお、
図４４に示した例では、シフト回路は２段のシフト回路
となっているが、たとえば、３段以上のシフト回路とす
ることも可能である。

【０３１１】なお以上の構成において、スペアＩ／Ｏ部
のメモリセルの動作試験を行なう際には、たとえば、不
良アドレスが不揮発性の記憶回路に書き換え可能に保持
されている構成ならば、不良アドレスの値を自動的に任
意アドレスに設定するだけで、スペアＩ／Ｏ部のメモリ
セルのリード／ライトを行なうことが可能である。ま
た、一度プログラムした不良アドレスをクリアすれば、
不良箇所を再度リード／ライトすることが可能でもあ
る。

【０３１２】図４６は、アレイ側のＩ／Ｏ線対とリード
／ライトアンプ用のＩ／Ｏ線側の接続のシフト位置を決
定するためのデコード信号ＳＤＳに応じて、シフト動作
を行なう構成を示す概略ブロック図である。

【０３１３】図４６に示した構成においては、１段分の
シフト回路のみを示しているが、このような構成を２段
設けることで、図４５に示したような２段のシフト回路
を構成することが可能である。

【０３１４】信号ＳＤＳを受けるＡＮＤ回路５３００．
０の出力を一方の入力ノードに受け、他方の入力ノード
に接地電位を受けるＯＲ回路５３１０．０からの出力に
応じて、インバータ５３２０．０および５３３０．０の
信号により、シフトトランジスタＳＴＲ０１およびＳＴ
Ｒ０２が開閉され、ＯＲ回路５３１０．０からの出力に
応じてシフトトランジスタＳＴＲ０３およびＳＴＲ０４
が開閉される。

【０３１５】また、信号ＳＤＳを受けるＡＮＤ回路５３
００．１の出力を一方の入力ノードに受け、他方の入力
ノードにＯＲ回路５３１０．０を受けるＯＲ回路５３１
０．１からの出力に応じて、インバータ５３２０．１お
よび５３３０．１の信号により、シフトトランジスタＳ
ＴＲ１１およびＳＴＲ１２が開閉され、ＯＲ回路５３１
０．１からの出力に応じてシフトトランジスタＳＴＲ１
３およびＳＴＲ１４る。

【０３１６】他のメインＩ／Ｏ線対に対応しても、同様
の構成が設けられる。以上は、第１シフト分について説
明したが、第２シフト部も基本的には同様の構成であ
る。

【０３１７】Ｉ／Ｏ線ごとの置き換えを実施すること
で、多数Ｉ／Ｏ出力構成である冗長構成を実現すること
が可能となる。これに対して、従来のブロックあたりｎ
個の冗長を配置する構成では、このＩ／Ｏごとに冗長を
配置しなければならず、冗長部が不必要に多くなり、面
積が無駄となる。

【０３１８】また、２段シフトさせる構成とすること
で、複数の不良箇所に対して対応することが可能とな
り、効率のよい置換動作を行なうことが可能となる。こ
こでは、２段の場合について説明したが、より多くの段
数とすることで、さらに多くのＩ／Ｏ線の冗長置換を行
なうことも可能である。さらに、ダイナミックに接続形
態を変更することで、マルチバンク構成の場合のバンク
ごと、マットごとに不良箇所を置換できるため、より救
済効率を高めることが可能である。

【０３１９】図４７は、リダンダンシのシフト場所を示
すデコード信号を生成するための回路７０００の構成を
示す。

【０３２０】対応するロウ（バンクまたはマット）のア
ドレスと、コラムのアドレス、およびこのアドレスの入
力時に対応するＩ／Ｏのシフト位置の場所を示す情報が
比較回路７０１０．１〜７０１０．ｐ（ｐ：所定の自然
数）にプログラムされている。

【０３２１】入力されるロウアドレスと、コラムアドレ
スとの両者が不良アドレスと一致した場合は、まず、比
較回路７０１０．１〜７０１０．ｐの出力を受けるＯＲ
回路７２００からの出力に応じて、プリチャージ回路７
２１０が、マルチプレクサ７３３０の出力ノードのプリ
チャージを解除する（プリチャージレベルは”Ｌ”レベ
ルとする）。一方、マルチプレクサ７３００を介してＩ
／Ｏの切換位置を示すデコード信号が出力される。この
デコード信号は、予め、それぞれ比較回路７０１０．１
〜７０１０．ｐに保持される不良アドレスに対応して、
プログラム回路７１００．１〜７１００．ｐに保持され
ている。

【０３２２】マルチプレクサ７３００から出力されたデ
コード信号は、リード用ラッチ回路７４００、ライト用
ラッチ回路７５００にとりあえず保持される。

【０３２３】後に説明する、アドレス信号が１サイクル
分コマンド信号よりも先読みされるモードでは、アドレ
スの判定期間においては、リード動作であるのかライト
動作であるのかの区別がつかないため、このようなラッ
チ回路が設けられている。

【０３２４】したがって、ラッチ回路７４００および７
５００は、通常動作においては、データをシフト動作に
よりタイミングを遅らせることなく、そのまま出力す
る。

【０３２５】したがって、リード／ライト選択スイッチ
になっているマルチプレクサ７６００から、シフトリダ
ンダンシを制御するデコード信号として伝達される。

【０３２６】一方、アドレス信号が１サイクル分コマン
ド信号よりも先読みされるモードでは、リード動作では
ラッチ回路７４００は１サイクルクロック分だけデコー
ド信号をシフト動作する。このモードでは、ライト動作
時におけるライト用のラッチ回路７５００は、ライトコ
マンドの入力を、ライトレイテンシに従ってシフトした
後、シフトリダンダンシのデコードを行なうために出力
する。

【０３２７】図４８は、アドレス信号処理の流れを示す
フロー図である。通常モードでは、コマンドデータとも
にロウアドレスが取りこまれると、冗長判定とプリデコ
ードが平行して行なわれる。冗長判定結果はラッチ回路
に保持されるとともにロウアドレスに対するプリデコー
ド結果が出た後、最終的に選択を行うためのプリデコー
ドアドレスがラッチされ、これに基づいて行選択が行な
われる。このモードでは、コラムアドレスがコマンドデ
ータとともに取りこまれると、バーストアドレスが発生
され、冗長判定とプリデコードが平行して行なわれる。
冗長判定結果はラッチ回路に保持されるとともにロウア
ドレスに対するプリデコード結果が出た後、最終的に選
択を行うためのリードプリデコードアドレスまたはライ
トプリデコードアドレスがラッチされ、これに基づいて
列選択が行なわれる。

【０３２８】アドレス信号が１サイクル分コマンド信号
よりも先読みされるモードでは、ロウアドレスが取りこ
まれると、冗長判定とプリデコードが平行して行なわれ
る。冗長判定結果はラッチ回路に保持されるとともにロ
ウアドレスに対するプリデコード結果が出た後、コマン
ドデータが入力されると、最終的に選択を行うためのプ
リデコードアドレスがラッチされ、これに基づいて行選
択が行なわれる。このモードでは、コラムアドレスが取
りこまれると、バーストアドレスが発生され、冗長判定
とプリデコードが平行して行なわれる。冗長判定結果は
ラッチ回路に保持されるとともにロウアドレスに対する
プリデコード結果が出た後、コマンドデータが入力され
ていれば、これがリードコマンドであるかライトコマン
ドであるかに応じて、最終的に選択を行うためのリード
プリデコードアドレスまたはライトプリデコードアドレ
スがラッチされ、これに基づいて列選択が行なわれる。

【０３２９】図４９は、図４４に示した１対２の取換え
ロジック回路６０００の構成を示す概略ブロック図であ
る。

【０３３０】図４９に示した構成では、１対２の取換ロ
ジック回路６０００のうちリード側のみを表示してい
る。

【０３３１】この１対２の取換えロジック回路６０００
は、既にスペアＩ／Ｏ−Ａに不良が存在することが、冗
長部の試験で発覚しているから、一度スペアＩ／Ｏ−Ａ
を使って救済を行なったが、その後、スペアＩ／Ｏ−Ａ
が使用不可能状態に陥った場合に使用不可能の認識を行
なって、さらにスペアＩ／Ｏ−Ａと、スペアＩ／Ｏ−Ｂ
との接続を切換えるための回路である。

【０３３２】２個のシフト部におけるそれぞれの冗長判
定結果において、冗長を使用するか否かの信号がそれぞ
れ必要とされる。また、同時にスペアＩ／Ｏ−Ａおよび
Ｉ／Ｏ−Ｂのうち、スペアＩ／Ｏ−Ａが優先的に使用さ
れるが、もしも、Ｉ／Ｏ−Ａが使用不可能の状態にある
場合、たとえば、初期不良チェックにおいて、Ｉ／Ｏ−
Ａの中に不良セルが存在する場合、または、一度、Ｉ／
Ｏ−Ａを用いて救済を行なったが再度チェックを実施す
ると、Ｉ／Ｏ−Ａの中に不良が発生して、再度Ｉ／Ｏ−
Ｂを用いて救済を行なわなければならないような場合、
Ｉ／Ｏ−Ａを使用不可能とみなすための情報が出力され
る。

【０３３３】判定回路６０１０は、第１シフト部使用可
否の判定を行い、冗長使用不可なら”Ｈ”レベルの信号
を、冗長使用可能なら”Ｌ”レベルの信号を出力する。

【０３３４】判定回路６０２０は、第１シフト部での冗
長判定に応じて、冗長使用なら”Ｈ”レベルの信号を、
冗長非使用なら”Ｌ”レベルの信号を出力する。

【０３３５】判定回路６０３０は、第２シフト部での冗
長判定に応じて、冗長使用なら”Ｈ”レベルの信号を、
冗長非使用なら”Ｌ”レベルの信号を出力する。

【０３３６】なお、リード動作とライト動作では、レイ
テンシの大きさが異なるので、判定回路６０２０および
６０３０は、それぞれ、リード動作用とライト動作用と
で別々のラッチ回路を有している。

【０３３７】リード動作において、少なくともスペアＩ
／Ｏ−Ａ、スペアＩ／Ｏ−Ｂのいずれかの冗長列を使用
しており、しかも、スペアＩ／Ｏ−Ａは、使用可能状態
である場合、スペアＩ／Ｏ−Ａからの読出データは、ス
イッチ回路ＳＷ１１を介して、データバスＤＢＳＮに伝
達される。

【０３３８】リード動作において、スペアＩ／Ｏ−Ａ、
スペアＩ／Ｏ−Ｂのいずれかの冗長列を使用しており、
しかも、スペアＩ／Ｏ−Ａは、使用不可能状態である場
合、スペアＩ／Ｏ−Ｂからの読出データは、スイッチ回
路ＳＷ１２を介して、データバスＤＢＳＮに伝達され
る。

【０３３９】リード動作において、スペアＩ／Ｏ−Ａ、
スペアＩ／Ｏ−Ｂのいずれ冗長列も使用されている場
合、スペアＩ／Ｏ−Ｂからの読出データは、スイッチ回
路ＳＷ１３を介して、データバスＤＢＳＮ−１に伝達さ
れる。

【０３４０】図５０は、２対１の取換えロジック回路６
１００を示す概略ブロック図である。

【０３４１】図５０においてはライト側のみの構成が表
示されている。ライト動作において、少なくともスペア
Ｉ／Ｏ−Ａ、スペアＩ／Ｏ−Ｂのいずれかの冗長列を使
用しており、しかも、スペアＩ／Ｏ−Ａは、使用可能状
態である場合、データバスＤＢＳＮからの書込データ
は、スイッチ回路ＳＷ２１を介して、スペアＩ／Ｏ−Ａ
に伝達される。

【０３４２】ライト動作において、スペアＩ／Ｏ−Ａ、
スペアＩ／Ｏ−Ｂのいずれ冗長列も使用されている場
合、データバスＤＢＳＮ−１からの書込データは、スイ
ッチ回路ＳＷ２２を介して、スペアＩ／Ｏ−Ｂに伝達さ
れる。

【０３４３】ライト動作において、スペアＩ／Ｏ−Ａ、
スペアＩ／Ｏ−Ｂのいずれかの冗長列を使用しており、
しかも、スペアＩ／Ｏ−Ａは、使用不可能状態である場
合、データバスＤＢＳＮからの書込データは、スイッチ
回路ＳＷ２３を介して、スペアＩ／Ｏ−Ｂに伝達され
る。

【０３４４】図５１は、上述したようなダイナミックに
接続状態が変更可能となるようにした制御の構成例を示
す図である。すなわち、マルチバンク構成の場合のバン
クごと、マットごとに不良箇所を置換する構成の場合の
制御のフローを示す。

【０３４５】マルチバンク（マルチマット）構成の場
合、Ｉ／Ｏ線が他のバンク（マット）上を跨いで配置さ
れる。そのため、バンクごと（マットごと）で救済する
Ｉ／Ｏが異なる場合には、接続形態を変更する必要があ
る。

【０３４６】したがって、入力されるバンクアドレス
（マットアドレス）に従って、第１シフト部のシフト情
報、第２シフト部のシフト情報を変更する。

【０３４７】まず、不良アドレスをプログラムするプロ
グラム素子は、強誘電体膜を用いた不揮発メモリや、フ
ラッシュＲＯＭ等による不揮発型ＲＡＭ構造によるもの
など種々の構造が可能である。

【０３４８】第１シフト部用、第２シフト部用とも共通
で、不良アドレスを保持する構成となっている。

【０３４９】これらの情報は電源投入後のチップ活性化
時に比較部に配置されるラッチに転送される。転送され
るタイミングは、パワーオンリセットが発生された時点
から、比較動作が必要となるコラムの動作までの間に行
なわれる構成となっている。上述したような転送を行な
う構成としては、並列に転送する手法や、シフトレジス
タを用いてシリアルに転送する場合などがある。

【０３５０】シフトレジスタで転送する場合には、比較
部のラッチも含めてシフトレジスタの一部とすること
で、転送作業を容易にする。転送クロックは、内部にて
適当な周期のリングオシレータで発生する構成としても
よいし、外部クロックをもとに発生する構成としてもよ
い。

【０３５１】比較部は、バンクアドレス（マットアドレ
ス）の入力を、ＲＯＭ部から読出された情報と比較し
て、一致／不一致の結果に従って、救済情報を出力す
る。救済情報は、シフト場所のエンコード信号として出
力され、この信号をさらにデコードすることでシフト状
態を変更する。このとき、上記シフト構成でのデータブ
ローでのヒューズリンク部は、ＭＯＳトランジスタで構
成され、デコード信号はスイッチとして機能するＭＯＳ
トランジスタのオン／オフを制御する。

【０３５２】図５２は、図５１に示した制御フローをよ
り詳しく説明するフローチャートである。

【０３５３】リード動作においては、まず、与えられた
行アドレスと不良行アドレスとの比較が行なわれるとと
もに、並行して、バンクアドレス、列アドレスのデコー
ドが行なわれる。正規メモリアレイにおいては、このデ
コード結果に基づいて、列選択のための信号ＹＳが生成
される。

【０３５４】一方で、列アドレスと不良列アドレスとの
比較も行なわれる。この比較結果により、スペアコラム
Ｉ／Ｏが選択される場合、第１に正規のメモリアレイで
の信号ＹＳによる列選択が中止される。第２に、シフタ
の設定が完了することにより第２シフト部５０６０のシ
フト動作が行なわれ、つづいて、第１シフト部５０５０
のシフト動作が行なわれる。

【０３５５】つづいて、スペア行から読出されたデータ
とスペアＩ／Ｏからのデータとがマルチプレクサ５１０
０により、選択されてデータバスＤＢＳに与えられる。

【０３５６】ライト動作においては、まず、与えられた
行アドレスと不良行アドレスとの比較が行なわれるとと
もに、並行して、バンクアドレス、列アドレスのデコー
ドが行なわれる。

【０３５７】一方で、列アドレスと不良列アドレスとの
比較も行なわれる。これと並行して書込データはデータ
バスＤＢＳを介してラッチ回路５０２０に伝達され、ラ
イトドライバ５１１０により増幅される。これにより、
書込みデータは、シフトスイッチ回路５０４０およびス
ペア行のＩ／Ｏ部に伝達される。

【０３５８】行アドレスと不良行アドレスとの比較に応
じて、スペア行が選択される場合、スペア行の列選択信
号ＹＳ（ＣＳＬ）が活性化され、正規のメモリアレイ領
域に対する列選択動作が中止される。

【０３５９】一方、列アドレスと不良列アドレスとの比
較結果により、スペアコラムＩ／Ｏが選択される場合、
第１シフト部５０５０のシフト動作が行なわれ、つづい
て、第２シフト部５０６０のシフト動作が行なわれる。

【０３６０】これにより、メインＩ／Ｏ線対Ｍ−Ｉ／Ｏ
を介してデータの書き込みが行われ、スペアＩ／Ｏ線対
Ｓ−Ｉ／Ｏによりスペアコラムにデータが書きこまれ
る。

【０３６１】図５３は、通常リード動作時のアクセス、
コマンド、データ処理について示す図である。

【０３６２】外部アドレスは、コマンドとともにラッチ
され、冗長判定処理が行なわれる。冗長判定は、アドレ
スのプリデコードと並行して実施される。

【０３６３】冗長判定結果はラッチされた後、その結果
に従って、メモリアレイにアクセスするアドレスを通常
アドレスを用いるのか、冗長アドレスを用いるのかの決
定が行なわれる。コマンド信号は、バーストサイクルの
終了まで保持される。メモリアレイでの動作は、アドレ
スの処理（冗長判定結果）を待ってから開始され、コラ
ム選択線の活性化等の処理が行なわれる。次のサイクル
以降は、バーストアドレスの発生に従って、同様の動作
が繰返される。

【０３６４】図５４は、リード動作時にアドレスをコマ
ンドに対して１サイクル分早く取込んで処理を行なう動
作を示すタイミングチャートである。

【０３６５】したがって、アドレス信号は、各サイクル
ごとに取込むことになる。取込まれたアドレス信号は、
冗長判定とプリデコード処理が行なわれ、半導体記憶装
置はコマンド入力待ち状態になる。もしも、コマンド入
力がなければ、次のサイクルにおいて、再び取込まれた
新規アドレスに対して処理が行なわれ内容が更新され
る。コマンド入力がなされると、冗長判定結果が活性化
されてラッチされ、その結果に従って、メモリアレイに
アクセスするアドレスを通常アドレスを用いるのか、冗
長アドレスを用いるのかが決定される。

【０３６６】コマンド信号は、バーストサイクルの終了
までその値が保持される。メモリアレイでの動作は、既
にアドレスの処理（冗長判定結果）が終了しているた
め、コマンドの転送とともに開始され、コラム選択線の
活性化等の処理が行なわれる。

【０３６７】次サイクル以後においては、バーストアド
レスの発生に従って、同様の動作が繰返される。バース
トの終了までは、バーストアドレスでアドレス処理を行
ない、バースト終了とともに、再び、外部アドレスによ
り冗長判定処理が実施される。

【０３６８】図５５は、通常ライト動作時のアクセス、
コマンド、データ処理について示す図である。

【０３６９】アドレス信号の処理は、リード時と同様で
ある。ただし、取りこまれたアドレスが、ライト時の内
部レイテンシ（この場合、１クロック）分だけ、最終プ
リデコードアドレスとしてラッチされ、シフト動作が行
われると言う動作が加わる。

【０３７０】図５６は、ライト動作時にアドレスをコマ
ンドに対して１サイクル分早く取込んで処理を行なう動
作を示すタイミングチャートである。

【０３７１】この場合、コマンド取りこみ時には、アド
レスの処理が終了していることから、ライトレイテンシ
の値としては、たとえば、０．５クロック分有れば、メ
モリアレイのアクセスを開始することが可能である。

【０３７２】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【０３７３】

【発明の効果】請求項１〜３および５〜６記載のメモリ
回路／ロジック回路集積システムは、メモリ回路の設計
期間や製造工程を短縮することが可能で、メモリ回路／
ロジック回路集積システムの開発期間を短縮することが
可能である。

【０３７４】請求項４記載のメモリ回路／ロジック回路
集積システムは、複数のメモリセル列がデータの入出力
の構成を共有できるので、ロジック回路との間で大きな
データバス幅でデータを授受する構成を効率的に実現で
きる。

【０３７５】請求項７〜８記載のメモリ回路／ロジック
回路集積システムは、データ入出力の速度を向上できる
ので、ロジック回路との間で大きなデータバス幅でデー
タを授受する動作を効率的に実現できる。

【０３７６】請求項９〜１４のメモリ回路／ロジック回
路集積システムは、メモリセルアレイとは独立に設けた
冗長メモリセルブロック内の冗長メモリセルと不良メモ
リセルとを置換する構成としたので冗長置換の効率を向
上させることが可能である。

【図面の簡単な説明】

【図１】 本発明の実施の形態１の半導体記憶装置１０
００の構成を示す概略ブロック図である。

【図２】 半導体記憶装置１０００をシリコンウェハ１
０上に形成していく場合の配置の例を示す概念図であ
る。

【図３】 メモリコアを用いて、ロジック回路とを組合
せたシステムを構成する場合のデバイス形成工程を概念
的に示す図である。

【図４】 メモリコア１０００と、ロジックコア３００
０とを互いに貼合わせた状態におけるＰ−Ｐ′断面を示
す断面図である。

【図５】 写真製版工程のワンショットの領域１２で形
成されるメモリコア１０００の配置の様子をより詳細に
説明するための拡大図である。

【図６】 写真製版工程のワンショット分の領域に形成
されるインターフェイス層１２００のパターンを説明す
るための拡大図である。

【図７】 メモリコアに対してインターフェイス層１２
００を形成した場合のメモリコアの構成をより詳細に説
明するための拡大図である。

【図８】 メモリ容量の単位を大きくする場合の形成プ
ロセスを説明するためのフロー図である。

【図９】 図８に示したインターフェイス層を形成する
ためのマスクパターン１４を示す拡大図である。

【図１０】 左右に並んだ２つのチップ１０００ａおよ
び１０００ｂに対してインターフェイス層１２００を形
成した場合の構成を示す拡大図である。

【図１１】 ロジック部３０００と対向して貼合わすた
めのメモリコア１０００の構造を説明するための断面図
である。

【図１２】 図１１のようなメモリコアに対して、さら
にインターフェイス層１２００を形成した場合の断面構
造を示す断面図である。

【図１３】 図１２に示したようなメモリコア１０００
をロジックコア３０００にフリップチップ上で接続した
場合の断面構造を示す図である。

【図１４】 図１に示したメモリアレイ１１００の構成
を説明するための概略ブロック図である。

【図１５】 図１４に示したサブワードドライバ帯ＢＳ
ＤＲｎの詳細な構成を示すための回路図である。

【図１６】 センスアンプ部とデータ線部との接続を行
なう構成を示す回路図である。

【図１７】 ＳＤＲＡＭ１０００の動作を説明するため
のタイミングチャートである。

【図１８】 本発明の実施の形態２の半導体記憶装置の
メモリアレイ２０００の構成を説明するための概略ブロ
ック図である。

【図１９】 図１８に示したようなメモリコアの動作を
説明するためのタイミングチャートである。

【図２０】 図１８に示した構成において、データ選択
デコーダ２１００をデータ選択デコーダ２８００に置き
換えた構成を示す図である。

【図２１】 メモリアレイ２０００の第２の変形例を示
す概略ブロック図である。

【図２２】 図２１に示した構成の第３の変形例を示す
回路図である。

【図２３】 本発明の実施の形態３のビット線対、セン
スアンプおよびゲート回路Ｍ−Ｉ／Ｏ線対との間のゲー
ト回路の構成を説明する回路図である。

【図２４】 読出動作において、図２３に示したセンス
アンプ部とデータ線部との接続を行なう回路の動作を説
明するためのタイミングチャートである。

【図２５】 図２３に示したセンスアンプ部とデータ線
部との接続を行なう回路の動作を説明するためのタイミ
ングチャートである。

【図２６】 実施の形態３の変形例の半導体記憶装置の
センスアンプ部とデータ線部との接続を行なう構成を示
す回路図である。

【図２７】 読出動作において、図２６に示したセンス
アンプ部とデータ線部との接続を行なう回路の動作を説
明するためのタイミングチャートである。

【図２８】 書込動作／プリチャージ動作でのセンスア
ンプ部とデータ線部との接続を行なう回路の動作を説明
するためのタイミングチャートである。

【図２９】 本発明の実施の形態４のメモリアレイ４０
００の構成を示す概略ブロック図である。

【図３０】 図２９のメモリセルアレイ４０００のサブ
ワードドライバ部８０００の構成を説明するための拡大
図である。

【図３１】 図２９に示した構成において、センスアン
プを選択的に活性化させる構成を示す図である。

【図３２】 図２９に示したメモリセルアレイにおい
て、行冗長部２３００の構成を示す概略ブロック図であ
る。

【図３３】 メモリセルアレイ４０００の構成のうち、
行冗長領域および列方向の冗長領域の配置を説明するた
めの概略ブロック図である。

【図３４】 図３３に示した構成のうち、シフトスイッ
チ回路５０４０の構成を説明するための概念図である。

【図３５】 シフト回路５０４０が、不良メモリセルが
存在する場合に、シフト動作した場合の状態を示す概念
図である。

【図３６】 シフトスイッチ回路５０４０による、冗長
列との置換を行うための他の構成および動作をより詳し
く説明する図である。

【図３７】 救済を行なう上で、スペアＩ／Ｏを２本と
も上側にシフトさせる必要がある場合の構成を示す概念
図である。

【図３８】 救済を行なう上で、スペアＩ／Ｏを２本と
も下側にシフトさせる必要がある場合の構成を示す概念
図である。

【図３９】 救済を行なう上でスペアＩ／Ｏ線を１本は
上側にシフトし、１本は下側にシフトする必要がある場
合の構成を示す概念図である。

【図４０】 シフトスイッチ回路５０４０のヒューズ素
子を用いた構成をより詳しく示す概略ブロック図であ
る。

【図４１】 メモリセル列８４に不良が存在する場合の
救済を行なう構成を示す図である。

【図４２】 切換回路をＣＭＯＳトランジスタで構成す
ることで、ヒューズリンク部を１列にする構成を示す図
である。

【図４３】 不要箇所のヒューズリンク部１２２をレー
ザブローしたことで、１段シフトされた状態を示す図で
ある。

【図４４】 シフトリダンダンシの他の構成を示す回路
図である。

【図４５】 デコード信号ＳＤＳに応じて、シフト動作
を行なう構成を示す概略ブロック図である。

【図４６】 スペアセル領域に対応する第２シフト部も
基本的には同様の構成を示す図である。

【図４７】 リダンダンシのシフト場所を示すデコード
信号を生成するための回路７０００の構成を示す図であ
る。

【図４８】 アドレス信号処理の流れを示すフロー図で
ある。

【図４９】 １対２の取換えロジック回路６０００の構
成を示す概略ブロック図である。

【図５０】 ２対１の取換えロジック回路６１００を示
す概略ブロック図である。

【図５１】 ダイナミックに接続状態が変更可能となる
ようにした制御の構成例を示す図である。

【図５２】 制御フローをより詳しく説明するフローチ
ャートである。

【図５３】 通常リード動作時のアクセス、コマンド、
データ処理について示す図である。

【図５４】 リード動作時にアドレスをコマンドに対し
て１サイクル分早く取込んで処理を行なう動作を示すタ
イミングチャートである。

【図５５】 通常ライト動作時のアクセス、コマンド、
データ処理について示す図である。

【図５６】 ライト動作時にアドレスをコマンドに対し
て１サイクル分早く取込んで処理を行なう動作を示すタ
イミングチャートである。

【符号の説明】

１５０，１５２ クロック入力バッファ、１００２ ク
ロック信号入力端子、１０１０ 外部制御信号入力端子
群、１０１２、１０１４、１０１６、１０１８、１０２
０ 制御信号入力バッファ、１０２２ モードデコー
ダ、１０３０ アドレス信号入力端子群、１０３２〜１
０４４ 入力バッファ、１０４６ モードレジスタ、１
０４８ ロウアドレスラッチ、１０５０ コラムアドレ
スラッチ、１０５２ バンクアドレスラッチ、１０５４
セルフリフレッシュタイマ、１０５６ リフレッシュ
アドレスカウンタ、１０５８ マルチプレクサ、１０６
０バーストアドレスカウンタ、１０６２ ロウプリデコ
ーダ、１０６４ コラムプリデコーダ、１０６６ バン
クデコーダ、１０７０ データ入出力端子、１０７２〜
１０８２ 入出力バッファ回路、１０８６ データ入出
力回路、１１００メモリアレイブロック、２１４２ メ
インロウデコーダ、２１０４、コラムデコーダ、２１５
２ Ｉ／Ｏポート、１０００ 同期型半導体記憶装置。

Claims (14)

【特許請求の範囲】
1. 【請求項１】 第１の半導体基板の第１の主表面に形成
   されるロジック回路チップを備え、 前記ロジック回路チップは、外部との電気的インターフ
   ェースを取るための複数の第１の入出力パッドを含み、 第２の半導体基板の第２の主表面上に分離可能な間隔を
   有するように形成される複数のメモリ回路のうちから一
   体として分離され、少なくとも２つの前記メモリ回路を
   含むメモリチップをさらに備え、 前記メモリチップは、 最表面に設けられる絶縁層と、 前記絶縁層の直下に、前記メモリ回路に共通に設けられ
   るインターフェース配線層を含み、 前記インターフェース配線層は、 前記メモリ回路のそれぞれの入出力ノードを接続する配
   線部と、 外部との電気的インターフェースを取るために、前記絶
   縁層の開口部に対応する位置に設けられる複数の第２の
   入出力パッド部とを有し、 前記ロジック回路チップの第１の主表面と前記メモリチ
   ップの第２の主表面とを対向させた状態で、前記複数の
   第１の入出力パッドと対応する前記第２の入出力パッド
   部とをそれぞれ接続する複数の接続部材とを備える、メ
   モリ回路／ロジック回路集積システム。
2. 【請求項２】 前記複数のメモリ回路の各々は、互いに
   同一の回路構成を有する、請求項１記載のメモリ回路／
   ロジック回路集積システム。
3. 【請求項３】 前記複数の第２の入出力パッド部は、そ
   れぞれ対応する前記第１の入出力パッドと、前記第１の
   主表面と前記第２の主表面とを対向させた状態で、整合
   する位置に配置される、請求項１記載のメモリ回路／ロ
   ジック回路集積システム。
4. 【請求項４】 前記メモリ回路の各々は、 複数のメモリセルが行列状に配列されたメモリセルアレ
   イを備え、 前記メモリセルアレイの行方向に沿って配置される複数
   のワード線と、 前記メモリセルアレイに対応して設けられ、アドレス信
   号に応じて前記ワードを選択的に活性化する行選択回路
   と、 前記メモリセルブロックのメモリセル列に対応して設け
   られる複数のビット線対と、 第１複数個の前記ビット線対ごとに設けられ、選択され
   たメモリセルとデータの授受を行うための複数のデータ
   線対と、 前記データ線対と対応する前記第１複数個のビット線対
   との間で、選択的にデータ伝達を可能とする複数の選択
   回路をさらに備える、請求項１記載のメモリ回路／ロジ
   ック回路集積システム。
5. 【請求項５】 第２複数個の前記データ線対からなるデ
   ータ線グループごとに設けられる複数の選択ゲート回路
   と、 前記複数の選択ゲート回路に共通に設けられるデータバ
   スと、 前記選択ゲート回路ごとに設けられ、前記選択ゲート回
   路を選択的に活性化し、対応する前記データ線グループ
   からのデータを前記データバスに伝達させる複数のデコ
   ード回路とをさらに備える、請求項４記載のメモリ回路
   ／ロジック回路集積システム。
6. 【請求項６】 前記デコード回路を制御するプリデコー
   ド回路をさらに備え、 前記プリデコード回路は、前記複数のデコード回路のう
   ち、少なくとも２つを同時に活性化する、請求項５記載
   のメモリ回路／ロジック回路集積システム。
7. 【請求項７】 前記選択回路は、 前記第１複数個のビット線対にそれぞれ対応して設けら
   れ、選択的に導通状態とされる第１複数個の第１のスイ
   ッチ回路と、 前記第１複数個の第１のスイッチ回路からの出力を受け
   て、選択されたビット線対の電位レベルに応じて、対応
   する前記データ線対の電位を駆動するデータ伝達ゲート
   とを含み、 前記データ伝達ゲートは、 前記データ線対のうちの一方と所定の電源電位との間に
   結合され、ゲート電位が前記選択されたビット線対のう
   ちの一方により駆動される第１のＭＯＳトランジスタ
   と、 前記データ線対のうちの他方と前記所定の電源電位との
   間に結合され、ゲート電位が前記選択されたビット線対
   のうちの他方により駆動される第２のＭＯＳトランジス
   タとを有する、請求項４記載のメモリ回路／ロジック回
   路集積システム。
8. 【請求項８】 前記選択回路と前記データ伝達ゲートと
   を結合する複数のセグメントデータ線対と、 待機状態において、前記セグメントデータ線対を第１の
   プリチャージレベルにプリチャージする第１のプリチャ
   ージ回路と、 待機状態において、前記ビット線対を第２のプリチャー
   ジレベルにプリチャージする第２のプリチャージ回路と
   をさらに備える、請求項７記載のメモリ回路／ロジック
   回路集積システム。
9. 【請求項９】 前記メモリセルアレイ端部に設けられる
   冗長メモリセル行をさらに備え、 前記冗長メモリセル行は、前記メモリセル列に対応する
   個数であって、記憶データを保持するためのラッチ回路
   を有する、請求項４記載のメモリ回路／ロジック回路集
   積システム。
10. 【請求項１０】 前記メモリセルアレイに対応して、前
    記第１複数個を単位として設けられる、複数の冗長メモ
    リセル列と、 前記第１複数個の冗長メモリセル列ごとに設けられ、選
    択された冗長メモリセルとデータの授受を行うための複
    数の冗長データ線対と、 前記メモリセルアレイとの間でデータの授受を行うため
    のデータバスと、 前記冗長メモリセル列への置換が行なわれているかに応
    じて、前記データ線対および前記冗長データ線対と前記
    データバスとの接続を切換える、データ伝達切換回路と
    をさらに備える、請求項９記載のメモリ回路／ロジック
    回路集積システム。
11. 【請求項１１】 前記メモリセルアレイに対応して、前
    記第１複数個を単位として設けられる、複数の冗長メモ
    リセル列と、 前記第１複数個の冗長メモリセル列ごとに設けられ、選
    択された冗長メモリセルとデータの授受を行うための複
    数の冗長データ線対と、 前記データ線対ごとに設けられ、前記冗長メモリセル行
    からの読出データと前記データ線対を介して伝達された
    読出データとを受けて、前記冗長メモリセル行への置換
    が行なわれているかに応じて、いずれかを出力する複数
    のマルチプレクサと、 前記冗長メモリセル列への置換が行なわれているかに応
    じて、前記データ線対と前記マルチプレクサとの接続を
    切換えるデータ伝達切換回路と、 前記マルチプレクサとの間でデータの授受を行うための
    データバスとをさらに備える、請求項９記載のメモリ回
    路／ロジック回路集積システム。
12. 【請求項１２】 前記データ伝達切換回路の動作を制御
    するための冗長列置換制御回路をさらに備え、 前記冗長列置換制御回路は、 予め記憶された冗長置換が行なわれるべき行アドレスと
    行アドレス信号とが一致する場合、第１のヒット信号を
    活性化し保持する行アドレス比較回路と、 予め記憶された冗長置換が行なわれるべき列アドレスと
    列アドレス信号とが一致する場合、第２のヒット信号を
    活性化する列アドレス比較回路と、 前記第１および第２のヒット信号の活性化に応じて、前
    記データ伝達切換回路の動作を制御するための切換制御
    信号を生成する、列置換信号生成回路とを含む、請求項
    １１記載のメモリ回路／ロジック回路集積システム。
13. 【請求項１３】 列置換信号生成回路は、読出動作モー
    ドおよび書込動作モードに応じて、アドレス信号が与え
    られてから、前記切換制御信号を前記データ伝達切換回
    路に与えるまでのタイミングを調整するためのシフト回
    路をさらに含む、請求項１２記載のメモリ回路／ロジッ
    ク回路集積システム。
14. 【請求項１４】 前記データ伝達切換回路は、 前記冗長メモリセル置換が行なわれない場合における対
    応するデータ線対の各データ伝達経路上に直列に配置さ
    れる第１および第２のシフト回路を含み、 前記第１のシフト回路は、前記対応する前記データ線対
    からのデータを受けて、前記切換制御信号に制御され
    て、前記対応するデータ線対に隣接する左右いずれかの
    前記データ線対の前記冗長メモリセル置換が行なわれな
    い場合におけるデータ伝達経路に与え、 前記第２のシフト回路は、前記第１シフト回路からのデ
    ータを受けて、前記切換制御信号に制御されて、前記対
    応するデータ線対に隣接する左右いずれかの前記データ
    線対の前記冗長メモリセル置換が行なわれない場合にお
    けるデータ伝達経路に与える、請求項１１記載のメモリ
    回路／ロジック回路集積システム。