JPH09167499A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 簡単な構成で救済効率を高くできる欠陥救済
回路を備えた半導体記憶装置を提供する。 【解決手段】 独立したメモリアクセスが可能とされ、
それぞれが冗長回路を持つようにしてなる複数のメモリ
バンクに対して、不良アドレスを記憶する第１の不揮発
性記憶回路及びかかる記憶回路に記憶されたアドレス情
報とメモリアクセスのために入力されたアドレス信号を
比較する機能を持つ複数からなる救済アドレス比較回路
を共通に設け、かかる複数からなる救済アドレス記憶回
路に一対一に対応して第２の不揮発性記憶回路に記憶さ
れた記憶情報に従って欠陥救済を実施するメモリバンク
を指定するバンク選択回路を設けて、メモリバンク毎の
メモリアクセスに対応させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関し、主としてシンクロナスＤＲＡＭ（ダイナミック
型ランダム・アクセス・メモリ）における欠陥救済技術
に利用して有効な技術に関するものである。

【０００２】

【従来の技術】独立したメモリアクセスが可能とされた
２つのメモリバンクを持つ半導体記憶装置の例として、
シンクロナスＤＲＡＭがある。このようなシンクロナス
ＤＲＡＭについては、例えば、１９９３年１月１８日、
株式会社日立製作所発行の『’９４／８ データブック
日立ＩＣメモリ３ ＨＭ５２４１６０５シリーズ』等
に記載されている。

【０００３】

【発明が解決しようとする課題】上記のように独立して
メモリアクセスが行われるメモリバンクを持つもので
は、必然的にその欠陥救済もメモリバンク毎に行われる
ことが必要である。本願発明者においては、欠陥救済回
路のうち冗長回路について各メモリバンク毎に設けて、
かつメモリバンク毎のメモリアクセスに対応して動作さ
せることが必要であるが、救済アドレスの比較を行う回
路については共通に設けても何ら問題の無いことに気が
付いた。すなわち、欠陥救済回路のうち、不良アドレス
の記憶を行うヒューズセット等の記憶回路が大半の面積
を占有してしまう。そこで、本願発明者にあっては、上
記ヒューズセット等の記憶回路の使用効率を高めること
が欠陥救済率を高くすることに直結することを見い出し
た。

【０００４】この発明の目的は、簡単な構成で救済効率
を高くできる欠陥救済回路を備えた半導体記憶装置を提
供することにある。この発明の前記ならびにそのほかの
目的と新規な特徴は、本明細書の記述および添付図面か
ら明らかになるであろう。

【０００５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、独立したメモリアクセスが
可能とされ、それぞれが冗長回路を持つようにしてなる
複数のメモリバンクに対して、不良アドレスを記憶する
第１の不揮発性記憶回路及びかかる記憶回路に記憶され
たアドレス情報とメモリアクセスのために入力されたア
ドレス信号を比較する機能を持つ複数からなる救済アド
レス比較回路を共通に設け、かかる複数からなる救済ア
ドレス記憶回路に一対一に対応して第２の不揮発性記憶
回路に記憶された記憶情報に従って欠陥救済を実施する
メモリバンクを指定するバンク選択回路を設けて、メモ
リバンク毎のメモリアクセスに対応させる。

【０００６】

【発明の実施の形態】図１には、この発明が適用される
シンクロナスＤＲＡＭ（以下、単にＳＤＲＡＭという）
の一実施例の概略ブロック図が示されている。同図に示
されたＳＤＲＡＭは、特に制限されないが、公知の半導
体集積回路の製造技術によって単結晶シリコンのような
１つの半導体基板上に形成される。

【０００７】この実施例のＳＤＲＡＭは、メモリバンク
０（Bank０）を構成するメモリアレイ(Memory Array)２
００Ａと、メモリバンク１（Bank１）を構成するメモリ
アレイ（Memory Array）２００Ｂとを備える。上記それ
ぞれのメモリアレイ２００Ａ，２００Ｂは、マトリクス
配置されたダイナミック型メモリセルを備え、図に従え
ば同一列に配置されたメモリセルの選択端子は列毎のワ
ード線（図示せず）に結合され、同一行に配置されたメ
モリセルのデータ入出力端子は行毎に相補データ線（図
示せず）に結合される。

【０００８】メモリアレイ２００Ａの図示しないワード
線はロウデコーダ（Row Decoder)２０１Ａによるロウア
ドレス信号のデコード結果に従って１本が選択レベルに
駆動される。メモリアレイ２００Ａの図示しない相補デ
ータ線はセンスアンプ及びカラム選択回路(Sense Ampli
fier&I/O BUS) ２０２Ａに結合される。センスアンプび
カラム選択回路２０２Ａにおけるセンスアンプ(Sense A
mplifier) は、メモリセルからのデータ読出しによって
夫々の相補データ線に現れる微小電位差を検出して増幅
する増幅回路である。それにおけるカラムスイッチ回路
は、相補データ線を各別に選択して相補共通データ線(I
/O BUS) に導通させるためのスイッチ回路である。カラ
ムスイッチ回路はカラムデコーダ(Column Decoder)２０
３Ａによるカラムアドレス信号のデコード結果に従って
選択動作される。

【０００９】メモリアレイ２００Ｂ側にも上記と同様に
ロウデコーダ（Row Decoder)２０１Ｂ，センスアンプ及
びカラム選択回路(Sense Amplifier&I/O BUS) ２０２Ｂ
及びカラムデコーダ(Column Decoder)２０３Ｂが設けら
れる。上記メモリバンク２００Ａと２００Ｂの相補共通
データ線(I/O BUS) は、入力バッファ(Input Buffer)２
１０の出力端子及び出力バッファ(Output Buffer) ２１
１の入力端子に接続される。入力バッファ２１０の入力
端子及び出力バッファ２１１の出力端子は８ビットのデ
ータ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７に接続される。

【００１０】アドレス入力端子Ａ０〜Ａ１１から供給さ
れるロウアドレス信号とカラムアドレス信号はカラムア
ドレスバッファ(Column Address Buffer) ２０５とロウ
アドレスバッファ(Row Address Buffer)２０６にアドレ
スマルチプレクス形式で取り込まれる。供給されたアド
レス信号はそれぞれのバッファ２０５と２０６が保持す
る。ロウアドレスバッファ２０６はリフレッシュ動作モ
ードにおいてはリフレッシュカウンタ(Refresh Counte
r) ２０８から出力されるリフレッシュアドレス信号を
ロウアドレス信号として取り込む。カラムアドレスバッ
ファ２０５の出力はカラムアドレスカウンタ(Column Ad
dress Counter)２０７のプリセットデータとして供給さ
れ、カラムアドレスカウンタ２０７は後述のコマンドな
どで指定される動作モードに応じて、上記プリセットデ
ータとしてのカラムアドレス信号、又はそのカラムアド
レス信号を順次インクリメントした値を、カラムデコー
ダ２０３Ａ，２０３Ｂに向けて出力する。

【００１１】コントローラ(Control Logic & Timing Ge
nerator)２１３は、特に制限されなが、クロック信号Ｃ
ＬＫ、クロックイネーブル信号ＣＫＥ、チップセレクト
信号／ＣＳ、カラムアドレスストローブ信号／ＣＡＳ
（記号／はこれが付された信号がロウイネーブルの信号
であることを意味する）、ロウアドレスストローブ信号
／ＲＡＳ、ライトイネーブル信号／ＷＥ、データ入出力
マスクコントロール信号ＤＱＭなどの外部制御信号と、
アドレス入力端子Ａ０〜Ａ１１からの制御データとが供
給され、それらの信号のレベルの変化やタイミングなど
に基づいてＳＤＲＡＭの動作モード及び上記回路ブロッ
クの動作を制御するための内部タイミング信号を形成す
るもので、そのためのコントロールロジックとモードレ
ジスタを備える。

【００１２】クロック信号ＣＬＫは、ＳＤＲＡＭのマス
タクロックとされ、その他の外部入力信号は当該内部ク
ロック信号の立ち上がりエッジに同期して有意とされ
る。チップセレクト信号／ＣＳはそのロウレベルによっ
てコマンド入力サイクルの開始を指示する。チップセレ
クト信号／ＣＳがハイレベルのとき（チップ非選択状
態）その他の入力は意味を持たない。但し、後述するメ
モリバンクの選択状態やバースト動作などの内部動作は
チップ非選択状態への変化によって影響されない。／Ｒ
ＡＳ，／ＣＡＳ，／ＷＥの各信号は通常のＤＲＡＭにお
ける対応信号とは機能が相違され、後述するコマンドサ
イクルを定義するときに有意の信号とされる。

【００１３】クロックイネーブル信号ＣＫＥは次のクロ
ック信号の有効性を指示する信号であり、当該信号ＣＫ
Ｅがハイレベルであれば次のクロック信号ＣＬＫの立ち
上がりエッジが有効とされ、ロウレベルのときには無効
とされる。

【００１４】上記ロウアドレス信号は、クロック信号Ｃ
ＬＫ（内部クロック信号）の立ち上がりエッジに同期す
る後述のロウアドレスストローブ・バンクアクティブコ
マンドサイクルにおけるＡ０〜Ａ１０のレベルによって
定義される。Ａ１１からの入力は、上記ロウアドレスス
トローブ・バンクアクティブコマンドサイクルにおいて
バンク選択信号とみなされる。即ち、Ａ１１の入力がロ
ウレベルの時はメモリバンク０が選択され、ハイレベル
の時はメモリバンク１が選択される。

【００１５】後述のプリチャージコマンドサイクルにお
けるＡ１０の入力は相補データ線などに対するプリチャ
ージ動作の態様を指示し、そのハイレベルはプリチャー
ジの対象が双方のメモリバンクであることを指示し、そ
のロウレベルは、Ａ１１で指示されている一方のメモリ
バンクがプリチャージの対象であることを指示する。

【００１６】上記カラムアドレス信号は、クロック信号
ＣＬＫ（内部クロック）の立ち上がりエッジに同期する
リード又はライトコマンド（後述のカラムアドレス・リ
ードコマンド、カラムアドレス・ライトコマンド）サイ
クルにおけるＡ０〜Ａ８のレベルによって定義される。
そして、この様にして定義されたカラムアドレスはバー
ストアクセスのスタートアドレスとされる。

【００１７】次に、コマンドによって指示されるＳＤＲ
ＡＭの主な動作モードを説明する。 （１）モードレジスタセットコマンド（Ｍｏ） 上記モードレジスタ３０をセットするためのコマンドで
あり、／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ＝ロウレベ
ルによって当該コマンド指定され、セットすべきデータ
（レジスタセットデータ）はＡ０〜Ａ１１を介して与え
られる。レジスタセットデータは、特に制限されない
が、バーストレングス、ＣＡＳレイテンシイ、ライトモ
ードなどとされる。特に制限されないが、設定可能なバ
ーストレングスは、１，２，４，８，フルページ（５１
２）とされ、設定可能なＣＡＳレイテンシイは１，２，
３とされ、設定可能なライトモードは、バーストライト
とシングルライトとされる。

【００１８】上記ＣＡＳレイテンシイは、後述のカラム
アドレス・リードコマンドによって指示されるリード動
作において／ＣＡＳの立ち下がりから出力バッファ２１
１の出力動作までに内部クロック信号の何サイクル分を
費やすかを指示するものである。読出しデータが確定す
るまでにはデータ読出しのための内部動作時間が必要と
され、それを内部クロック信号の使用周波数に応じて設
定するためのものである。換言すれば、周波数の高い内
部クロック信号を用いる場合にはＣＡＳレイテンシイを
相対的に大きな値に設定し、周波数の低い内部クロック
信号を用いる場合にはＣＡＳレイテンシイを相対的に小
さな値に設定する。特に制限されないが、後述するよう
な画像処理動作において、必要ならばワード線の切り換
え時間を確保するためにＣＡＳレイテンシイを大きな値
に設定するよう用いるようにできる。

【００１９】（２）ロウアドレスストローブ・バンクア
クティブコマンド（Ａｃ） これは、ロウアドレスストローブの指示とＡ１１による
メモリバンクの選択を有効にするコマンドであり、／Ｃ
Ｓ，／ＲＡＳ＝ロウレベル、／ＣＡＳ，／ＷＥ＝ハイレ
ベルによって指示され、このときＡ０〜Ａ１０に供給さ
れるアドレスがロウアドレス信号として、Ａ１１に供給
される信号がメモリバンクの選択信号として取り込まれ
る。取り込み動作は上述のように内部クロック信号の立
ち上がりエッジに同期して行われる。例えば、当該コマ
ンドが指定されると、それによって指定されるメモリバ
ンクにおけるワード線が選択され、当該ワード線に接続
されたメモリセルがそれぞれ対応する相補データ線に導
通される。

【００２０】（３）カラムアドレス・リードコマンド
（Ｒｅ） このコマンドは、バーストリード動作を開始するために
必要なコマンドであると共に、カラムアドレスストロー
ブの指示を与えるコマンドであり、／ＣＳ，／ＣＡＳ＝
ロウレベル、／ＲＡＳ，／ＷＥ＝ハイレベルによって指
示され、このときＡ０〜Ａ８に供給されるカラムアドレ
スがカラムアドレス信号として取り込まれる。これによ
って取り込まれたカラムアドレス信号はバーストスター
トアドレスとしてカラムアドレスカウンタ２０７に供給
される。これによって指示されたバーストリード動作に
おいては、その前にロウアドレスストローブ・バンクア
クティブコマンドサイクルでメモリバンクとそれにおけ
るワード線の選択が行われており、当該選択ワード線の
メモリセルは、内部クロック信号に同期してカラムアド
レスカウンタ２０７から出力されるアドレス信号に従っ
て順次選択されて連続的に読出される。連続的に読出さ
れるデータ数は上記バーストレングスによって指定され
た個数とされる。また、出力バッファ２１１からのデー
タ読出し開始は上記ＣＡＳレイテンシイで規定される内
部クロック信号のサイクル数を待って行われる。

【００２１】（４）カラムアドレス・ライトコマンド
（Ｗｒ） ライト動作の態様としてモードレジスタにバーストライ
トが設定されているときは当該バーストライト動作を開
始するために必要なコマンドとされ、ライト動作の態様
としてモードレジスタにシングルライトが設定されてい
るときは当該シングルライト動作を開始するために必要
なコマンドとされる。更に当該コマンドは、シングルラ
イト及びバーストライトにおけるカラムアドレスストロ
ーブの指示を与える。当該コマンドは、／ＣＳ，／ＣＡ
Ｓ，／ＷＥ＝ロウレベル、／ＲＡＳ＝ハイレベルによっ
て指示され、このときＡ０〜Ａ８に供給されるアドレス
がカラムアドレス信号として取り込まれる。これによっ
て取り込まれたカラムアドレス信号はバーストライトに
おいてはバーストスタートアドレスとしてカラムアドレ
スカウンタ２０７に供給される。これによって指示され
たバーストライト動作の手順もバーストリード動作と同
様に行われる。但し、ライト動作にはＣＡＳレイテンシ
イはなく、ライトデータの取り込みは当該カラムアドレ
ス・ライトコマンドサイクルから開始される。

【００２２】（５）プリチャージコマンド（Ｐｒ） これは、Ａ１０，Ａ１１によって選択されたメモリバン
クに対するプリチャージ動作の開始コマンドとされ、／
ＣＳ，／ＲＡＳ，／ＷＥ＝ロウレベル、／ＣＡＳ＝ハイ
レベルによって指示される。

【００２３】（６）オートリフレッシュコマンド このコマンドはオートリフレッシュを開始するために必
要とされるコマンドであり、／ＣＳ，／ＲＡＳ，／ＣＡ
Ｓ＝ロウレベル、／ＷＥ，ＣＫＥ＝ハイレベルによって
指示される。

【００２４】（７）バーストストップ・イン・フルペー
ジコマンド フルページに対するバースト動作を全てのメモリバンク
に対して停止させるために必要なコマンドであり、フル
ページ以外のバースト動作では無視される。このコマン
ドは、／ＣＳ，／ＷＥ＝ロウレベル、／ＲＡＳ，／ＣＡ
Ｓ＝ハイレベルによって指示される。

【００２５】（８）ノーオペレーションコマンド（Ｎｏ
ｐ） これは実質的な動作を行わないこと指示するコマンドで
あり、／ＣＳ＝ロウレベル、／ＲＡＳ，／ＣＡＳ，／Ｗ
Ｅのハイレベルによって指示される。

【００２６】ＳＤＲＡＭにおいては、一方のメモリバン
クでバースト動作が行われているとき、その途中で別の
メモリバンクを指定して、ロウアドレスストローブ・バ
ンクアクティブコマンドが供給されると、当該実行中の
一方のメモリバンクでの動作には何ら影響を与えること
なく、当該別のメモリバンクにおけるロウアドレス系の
動作が可能にされる。例えば、ＳＤＲＡＭは外部から供
給されるデータ、アドレス、及び制御信号を内部に保持
する手段を有し、その保持内容、特にアドレス及び制御
信号は、特に制限されないが、メモリバンク毎に保持さ
れるようになっている。

【００２７】したがって、処理が終了していないコマン
ド実行中に、当該実行中のコマンドが処理対象とするメ
モリバンクとは異なるメモリバンクに対するプリチャー
ジコマンド、ロウアドレスストローブ・バンクアクティ
ブコマンドを発行して、内部動作を予め開始させること
が可能である。

【００２８】ＳＤＲＡＭは、クロック信号ＣＬＫ（内部
クロック信号）に同期してデータ、アドレス、制御信号
を入出力できるため、ＤＲＡＭと同様の大容量メモリを
ＳＲＡＭに匹敵する高速動作させることが可能であり、
また、選択された１本のワード線に対して幾つのデータ
をアクセスするかをバーストレングスによって指定する
ことによって、内蔵カラムアドレスカウンタ２０７で順
次カラム系の選択状態を切り換えていって複数個のデー
タを連続的にリード又はライトできることが理解されよ
う。

【００２９】図２には、この発明に係るＳＤＲＡＭにお
ける欠陥救済方式を説明するための概略構成図が示され
ている。この実施例ではワード線の欠陥救済に向けられ
ている。メモリバンク（Bank）０とメモリバンク（Ban
k）１とは、それぞれが８個のメモリマットＭatから構
成される。それぞれのメモリマットＭatには、特に制限
されないが、２本ずつの予備ワード線が設けられる。

【００３０】上記のような２つのメモリバンク０と１に
対して、救済アドレスを記憶させるヒューズ（Fuse）セ
ットが８セット設けられる。これらの８個のヒューズセ
ットは、欠陥救済効率を高くするために上記２つのメモ
リバンク０と１における８個のメモリマットに対してAn
y to Any救済を行うようにされる。つまり、上記８個の
ヒューズセットは、同じメモリバンク内での不良ワード
線を冗長ワード線に置き換えることを条件にして、上記
２×８個のメモリマットのいずれかに用いるようにする
ことができる。すななわち、ＳＤＲＡＭにあっては、前
述のようにメモリバンク毎に独立してメモリアクセスが
行われるために、一方のメモリバンク０（又は１）に発
生した不良ワード線を他方のメモリバンク１（０）に設
けられた冗長ワード線に置き換えるようなことはできな
いからである。

【００３１】上記のような８個のヒューズセットを上記
２つのメモリバンク０と１における８個のメモリマット
に対してAny to Any方式で用いるようにするため、上記
ヒューズセットからなる不良アドレス記憶回路と、かか
る記憶アドレスとメモリアクセスのときに入力されるア
ドレス信号（X-Address)とを比較するアドレス比較回路
に対して、バンク選択回路が設けられる。このバンク選
択回路には、バンク選択信号（Bank-select)が供給され
て、上記救済アドレス比較回路がメモリバンク０か１に
使用したかを指定する。バンク選択信号は、特に制限さ
れないが、後述するようなヒューズにより設定される。

【００３２】上記救済アドレス比較回路とバンク選択回
路により、メモリバンク０と１のそれぞれ８個のメモリ
マットに対応されたマット選択信号ＸＲＭＳ００，１０
〜ＸＲＭＳ０７，１７が形成される。このマット選択信
号ＸＲＭＳｉｊとメモリアクセスのときに入力されるア
ドレス信号（X-Address)とがマット選択回路に供給さ
れ、ここでメモリバンク０と１の各メモリマットに供給
されるマット選択信号ＭＳ００〜ＭＳ０７とＭＳ１０〜
ＭＳ１７が形成される。

【００３３】上記のような欠陥救済方式にあっては、例
えばメモリバンク０の１つのメモリマットに最大８個の
欠陥ワード線が発生した場合でも、上記８個のヒューズ
セットにより不良アドレスを記憶させ、それを同じメモ
リバンク０における８個のメモリマットの冗長ワード線
に分散させて救済させることができる。あるいは、２つ
のメモリバンクに跨がって最大８本の欠陥ワード線が発
生した場合でも、それぞれのメモリバンク内で同様に救
済することができる。上記ヒューズセットは、大きな占
有面積を持つために、ＳＤＲＡＭに搭載可能な数に限り
があり、このように限られたヒューズセットを、２つの
メモリバンクに対してAny to Any方式で用いるようにす
ることにより使用効率を高くでき、結果として欠陥救済
効率を高くすることができる。

【００３４】図３には、上記バンク選択回路の一実施例
の概略回路図が示されている。バンク選択回路には、バ
ンク選択信号ＢＳｊを形成するヒューズFuseが設けられ
る。この実施例では、２つのメモリバンク０と１に対し
１個のヒューズが共用される。ヒューズFuseは、特に制
限されないが、最上層のアルミニュウム配線層を細く形
成して形成される。例えば、３層アルミニュウム層を利
用したＳＤＲＡＭでは、第３層目のアルミニュウム層が
利用される。このヒューズ手段としてのアルミニュウム
層は、レーザー光線を照射させることにより記憶情報に
従って切断される。上記のように２つのメモリバンク０
と１に対して１個のヒューズを用いた場合には、上記ヒ
ューズが切断された状態ではバンク０を指定するように
バンク選択信号ＢＳｊをハイレベルにし、ヒューズが切
断されない状態ではバンク１を指定するようにバンク選
択信号ＢＳｊをロウレベルにする。

【００３５】つまり、上記ヒューズFuseと、電源投入時
に発生されるセット信号ＳＥＴによりオン状態にされる
ＭＯＳＦＥＴＱ１とが電源電圧と回路の接地電位との間
に直列に接続される。上記のようにヒューズが切断され
た状態なら、上記ＭＯＳＦＥＴＱ１のオン状態によりロ
ウレベルの信号が形成され、ヒューズが切断されない状
態なら上記ＭＯＳＦＥＴＱ１のオン状態にもかかわらず
にハイレベルの信号が形成される。このため、上記ＭＯ
ＳＦＥＴＱ１のオン抵抗値は、上記ヒューズが切断され
ない状態での抵抗値に比べて十分大きくされている。

【００３６】上記のヒューズの切断の有無により発生さ
れたロウレベル又はハイレベルの信号は、ＭＯＳＦＥＴ
Ｑ２とインバータ回路ＩＶ１からなるラッチ回路に保持
される。つまり、ＭＯＳＦＥＴＱ２は、上記インバータ
回路の入力と回路の接地電位との間に設けられ、上記ヒ
ューズの切断の有無に従ったロウレベル又はハイレベル
の信号が、インバータ回路ＩＶ１の入力に供給され、そ
の出力信号が上記ＭＯＳＦＥＴＱ２のゲートに帰還され
る。例えば、上記のようにヒューズが切断されて形成さ
れたロウレベルは、上記信号ＳＥＴがロウレベルになっ
てＭＯＳＦＥＴＱ１がオフ状態にされても、インバータ
回路ＩＶ１の出力信号のハイレベルによりＭＯＳＦＥＴ
Ｑ２がオン状態になって保持する。上記のようにヒュー
ズが切断されないときには、上記信号ＳＥＴがロウレベ
ルになってＭＯＳＦＥＴＱ１がオフ状態にされても、イ
ンバータ回路ＩＶ１の入力に定常的に電源電圧のような
ハイレベルが供給されているので、出力信号ＢＳｊがロ
ウレベルに固定される。

【００３７】上記救済アドレス比較回路により救済アド
レス選択信号が形成されたとき、つまり、記憶された不
良アドレスとメモリアクセスにより供給されたアドレス
信号とが一致したとき、出力信号ＨＩＴがハイレベルに
される。このハイレベル信号は、メモリバンク０と１に
それぞれ対応されたアンドゲート回路Ｇ１とＧ２の一方
の入力に供給される。上記メモリバンク０に対応された
ゲート回路Ｇ１の他方の入力には、制御信号として上記
バンク選択信号ＢＳｊが供給される。上記メモリバンク
１に対応されたゲート回路Ｇ２の他方の入力には、制御
信号として上記バンク選択信号ＢＳｊがインバータ回路
ＩＶ２により反転されて供給される。

【００３８】上記ゲート回路Ｇ１とＧ２の出力信号は、
メモリバンク０と１に対応されたフリップフロップ回路
ＦＦ１とＦＦ２の入力端子Ｄに供給される。これらのフ
リップフロップ回路ＦＦ１とＦＦ２のクロック端子Ｃに
は、メモリバンク０と１がアクティブにされるときのロ
ウ系アドレスをホールドするタイミング信号ＲＡＳ０と
ＲＡＳ１が供給される。そして、これらのフリップフロ
ップ回路ＦＦ１とＦＦ２の出力Ｑから、上記マット選択
信号ＸＲＭＳ０ｊとＸＲＭＳ１ｊが形成される。上記ｊ
は、８個のメモリマットに対応された０〜７を表してい
る。

【００３９】図４には、上記マット選択回路の一実施例
の概略回路図が示されている。上記メモリバンク０に対
応されたマット選択信号ＸＲＭＳ００〜ＸＲＭＳ０７
は、オアゲート回路Ｇ３に供給されてメモリバンク０の
冗長ワード線が選択されていることを示すフラグＸＲＥ
０が形成される。上記メモリバンク１に対応されたマッ
ト選択信号ＸＲＭＳ１０〜ＸＲＭＳ１７は、オアゲート
回路Ｇ４に供給されてメモリバンク１の冗長ワード線が
選択されていることを示すフラグＸＲＥ１が形成され
る。

【００４０】上記フラグＸＲＥｉ（ｉはメモリバンク０
と１に対応した０と１）は、クロックドインバータ回路
ＣＮ１とＣＮ２からなるマルチプレクサの選択信号とさ
れる。つまり、上記フラグＸＥＲｉは、ノーマルアクセ
ス時のマット選択バスであるＸアドレス信号のデコード
出力をコーダ回路を表すゲート回路Ｇ１の出力を伝達す
るクロックドインバータ回路ＣＮ１のクロック端子に供
給される。上記フラグＸＥＲｉは、インバータ回路ＩＶ
３により反転されて、冗長ワード選択時のマット選択バ
スであるマット選択信号ＸＲＭＳｉｊを伝達するクロッ
クドインバータ回路ＣＮ２のクロック端子に供給され
る。

【００４１】例えば、上記フラグＸＥＲｉがロウレベル
のときには、上記クロックドインバータ回路ＣＮ１が動
作状態にされ、クロックドインバータ回ＣＮ２が非動作
状態にされて出力ハイインピーダンスになるために、上
記ノーマルアクセス時のマット選択信号が伝えられ、出
力用のインバータ回路ＩＶ４を通しマット選択信号ＭＳ
ｉｍが出力される。上記フラグＸＥＲｉがハイレベルの
ときには、上記クロックドインバータ回路ＣＮ２が動作
状態にされ、クロックドインバータ回ＣＮ１が非動作状
態にされて出力ハイインピーダンスになるために、上記
冗長ワード選択時のマット選択信号が伝えられ、出力用
のインバータ回路ＩＶ４を通しマット選択信号ＭＳｉｍ
が出力される。これにより、同じメモリバンクの中で
は、メモリマット０の欠陥ワード線の救済のために、Ｘ
ＲＭＳｉｊにより指定された別のメモリマットに設けら
れた冗長ワード線に置き換えるようにできる。

【００４２】図５には、上記バンク選択回路の他の一実
施例の概略回路図が示されている。バンク選択回路に
は、２つのメモリバンク０と１とに対応されたバンク選
択信号ＢＳ０ｊとＢＳ１ｊをそれぞれ独立して形成する
よう２つのヒューズFuseが設けられる。２つのメモリバ
ンク０と１に対して２個のヒューズを用いた場合には、
上記バンク０を指定するときにはそれに対応されたヒュ
ーズが切断され、バンク１を指定するときにはそれに対
応されたヒューズが切断される。このようにして、バン
ク選択信号ＢＳ０ｊとバンク選択信号ＢＳ１ｊとをそれ
ぞれハイレベルにするものである。

【００４３】この構成では、メモリバンク０と１におい
て、同じアドレスに欠陥ワード線が存在した場合、上記
２つのヒューズを同時に切断することにより、１つの救
済アドレス比較回路により両方とも救済できる。つま
り、図３の実施例のように１つのヒューズによりメモリ
バンクを指定した場合には、メモリバンク０又は１にし
か使用できず、上記のように同じアドレスに欠陥ワード
線が存在した場合には、同じ不良アドレスであるにもか
かわらずに、２つのヒューズセットを用いて不良アドレ
スを記憶させることが必要になるからである。この実施
例においては、上記８個のヒューズセットを用いて、メ
モリバンク０と１において、それぞれ同じアドレスで８
本ずつ欠陥ワード線が存在した場合でもそれを全て救済
することが可能になるものである。

【００４４】図６には、この発明に係るＳＤＲＡＭにお
ける欠陥救済時の動作の一例を説明するためのタイミン
グ図が示されている。クロック信号ＣＬＫのハイレベル
に同期して、アドレス信号Ｘを取り込むとロウ系の選択
動作が開始される。このように入力されたアドレス信号
と不良アドレスとの一致により、救済アドレス比較回路
の出力ＨＩＴがハイレベルにされる。ロウ系のタイミン
グ信号ＲＡＳｉにより、バンク選択信号ＢＳｉｊに対応
してマット選択信号ＸＲＭＳｉｊが形成される。この信
号ＸＲＭＳｉｊによりフラグＸＲＥｉが形成され、この
フラグＸＲＥｉに対応して冗長ワード線が設けられるマ
ット選択信号ＭＳｉｍが形成される。上記救済アドレス
比較回路の出力ＨＩＴがロウレベルであったり、マット
選択信号ＢＳｉｊのレベルによりフラグＸＲＥｉがロウ
レベルにされれて、ノーマルメモリアクセスに対応され
たマット選択信号ＭＳｉｍが形成される。

【００４５】上記実施例から得られる作用効果は、下記
の通りである。すなわち、 （１） ２つのメモリバンクを持つＳＤＲＡＭにおい
て、２つのメモリバンクに対して不良アドレスを記憶す
る第１の記憶回路及びかかる記憶回路に記憶されたアド
レス情報とメモリアクセスのために入力されたアドレス
信号を比較する機能を持つ複数からなる救済アドレス比
較回路を共通に設け、かかる複数からなる救済アドレス
記憶回路に一対一に対応して第２の記憶回路に記憶され
た記憶情報に従って欠陥救済を実施するメモリバンクを
指定するバンク選択回路を設けて、メモリバンク毎のメ
モリアクセスに対応させることにより、上記救済アドレ
ス比較回路を２つのメモリバンクの両方に使用できるか
ら救済効率を高くすることができるという効果が得られ
る。

【００４６】（２） 上記第２の記憶回路を２つのメモ
リバンクに対応して一対一に設けるようにすることによ
り、２つのメモリバンクにおいて同じアドレスに欠陥ワ
ード線が存在した場合には、１つの救済アドレス比較回
路により両方とも救済できるという効果が得られる。

【００４７】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、メモ
リバンクは、３以上設けるものであってもよい。この場
合、複数のメモリバンクは、それぞれが上記ＳＤＲＡＭ
のように独立してメモリアクセスされることが条件にさ
れる。不良アドレスを記憶する記憶回路や、バンク選択
信号を設定する記憶回路は、ヒューズ手段を用いるもの
他、ＥＰＲＯＭのような不揮発性の記憶装置、言い換え
るならば、電源が遮断されても記憶情報が失われないよ
うなものであれば何であってもよい。不良アドレスを記
憶する第１の記憶回路をヒューズにより構成し、上記バ
ンク選択信号を形成する第２の記憶回路をＥＰＲＯＭに
より構成するもの等種々の実施形態をとることができ
る。

【００４８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、独立したメモリアクセスが
可能とされ、それぞれが冗長回路を持つようにしてなる
複数のメモリバンクに対して、不良アドレスを記憶する
第１の不揮発性記憶回路及びかかる記憶回路に記憶され
たアドレス情報とメモリアクセスのために入力されたア
ドレス信号を比較する機能を持つ複数からなる救済アド
レス比較回路を共通に設け、かかる複数からなる救済ア
ドレス記憶回路に一対一に対応して第２の不揮発性記憶
回路に記憶された記憶情報に従って欠陥救済を実施する
メモリバンクを指定するバンク選択回路を設けて、メモ
リバンク毎のメモリアクセスに対応させることにより、
救済アドレス比較回路の使用効率が高くなり、救済効率
を向上させることができる。

【００４９】上記第２の記憶回路を複数のメモリバンク
に対応して一対一に設けるようにすることにより、複数
ののメモリバンクにおいて同じアドレスに欠陥ワード線
が存在した場合には、１つの救済アドレス比較回路によ
り全てを救済できる。

【図面の簡単な説明】

【図１】図１には、この発明が適用されるＳＤＲＡＭの
一実施例を示す概略ブロック図である。

【図２】この発明に係るＳＤＲＡＭにおける欠陥救済方
式を説明するための概略構成図である。

【図３】図２のバンク選択回路の一実施例を示す概略回
路図である。

【図４】図２のマット選択回路の一実施例を示す概略回
路図である。

【図５】図２のバンク選択回路の他の一実施例を示す概
略回路図である。

【図６】この発明に係るＳＤＲＡＭにおける欠陥救済時
の動作の一例を説明するためのタイミング図である。

【符号の説明】

２００Ａ，２００Ｂ…メモリアレイ、２０１Ａ，２０１
Ｂ…ロウデコーダ、２０２Ａ，２０２Ｂ…センスアンプ
及びカラム選択回路、２０３Ａ，２０３Ｂ…カラムデコ
ーダ、２０５…カラムアドレスバッファ、２０６…ロウ
アドレスバッファ、２０７…カラムアドレスカウンタ、
２０８…リフレッシュカウンタ、２１０…入力バッフ
ァ、２１１…出力バッファ、２１３…コントローラ、Ｑ
１，Ｑ２…ＭＯＳＦＥＴ、Ｇ１〜Ｇ５…ゲート回路、Ｉ
Ｖ１〜ＩＶ４…インバータ回路、ＣＮ１，ＣＮ２…クロ
ックドインバータ回路、ＦＦ１，ＦＦ２…フリップフロ
ップ回路。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 独立したメモリアクセスが可能とされ、
   それぞれが冗長回路を持つようにしてなる複数のメモリ
   バンクと、かかる複数のメモリバンクに対して共通に設
   けられ、不良アドレスを記憶する第１の不揮発性記憶回
   路及びかかる記憶回路に記憶されたアドレス情報とメモ
   リアクセスのために入力されたアドレス信号を比較する
   機能を持つ複数からなる救済アドレス比較回路と、かか
   る複数からなる救済アドレス記憶回路に一対一に対応し
   て設けられ第２の不揮発性記憶回路に記憶された記憶情
   報に従って欠陥救済を実施するメモリバンクを指定する
   バンク選択回路とを備えてなることを特徴とする半導体
   記憶装置。
2. 【請求項２】 上記第１と第２の不揮発性記憶回路は、
   記憶情報に従って切断されるヒューズ手段により記憶動
   作を行うものであることを特徴とする請求項１の半導体
   記憶装置。
3. 【請求項３】 上記第２の不揮発性記憶回路は、各メモ
   リバンクに対応して一対一に設けられるものであること
   を特徴とする請求項１の半導体記憶装置。
4. 【請求項４】 上記メモリバンクは２つからなり、かか
   る２つのメモリバンクはシンクロナスＤＲＡＭを構成す
   るものであることを特徴とする請求項１の半導体記憶装
   置。