JP4071379B2 - 半導体回路装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体回路装置に関し、さらに詳しくは、階層電源構成を有する半導体回路装置に関する。
【０００２】
【従来の技術】
近年の半導体メモリにおいては、動作電源電圧の低下に伴い、トランジスタのしきい値も低下させる傾向にある。トランジスタのしきい値を低下させると、サブスレッショルドリーク電流が増大することになるが、これを防止するために、種々のＳＣＲＣ（Subthreshold Current Reduced Cntrol ）技術が開発されている（たとえば特開平６−２３７１６４号公報参照）。
【０００３】
一方、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）の内部制御はロウ系およびコラム系の動作に分割されているが、近年の多バンク化や各バンクごとの独立動作化に伴い、バンク制御用の回路構成が複雑になり、また、チップ全体としての回路数が増加し、その結果、待機時のリーク電流が増加する傾向にある。
【０００４】
上述したＳＣＲＣ技術によれば、このような待機時におけるサブスレッショルドリーク電流を低減するために、メイン電源線およびメイン接地線の他にサブ電源線およびサブ接地線を設け、待機時にＨ（論理ハイ）レベルの信号を出力するＣＭＯＳインバータ回路のような論理回路をメイン電源線とサブ電源線との間に接続し、Ｌ（論理ロー）レベルの信号を出力するＣＭＯＳインバータ回路のような論理回路をサブ電源線とメイン接地線との間に接続し、待機時にサブ電源線およびサブ接地線をそれぞれメイン電源線およびメイン接地線から電気的に切離すようにした階層電源構成が提案されている。
【０００５】
このような階層電源構成においては、Ｈレベルの信号を出力するＣＭＯＳインバータ回路中のＰチャネルＭＯＳトランジスタのソースはメイン電源線に接続されているが、ＮチャネルＭＯＳトランジスタのソースはサブ接地線に接続されている。そのため、待機時にはＮチャネルＭＯＳトランジスタのソース電位は接地電位よりも高くなり、その結果、ＮチャネルＭＯＳトランジスタのサブスレッショルドリーク電流が低減される。一方、Ｌレベルの信号を出力するＣＭＯＳインバータ回路中のＮチャネルＭＯＳトランジスタのソースはメイン接地線に接続されているが、ＰチャネルＭＯＳトランジスタのソースはサブ電源線に接続されている。そのため、待機時にＰチャネルＭＯＳトランジスタのソース電位は電源電位よりも低くなり、その結果、このＰチャネルＭＯＳトランジスタのサブスレッショルドリーク電流が低減される。
【０００６】
【発明が解決しようとする課題】
待機時における出力信号の論理レベルが定かな論理回路については上述した階層電源構成を採用することができるが、定かでない論理回路については階層電源構成を採用することができない。そのため、このような論理回路についてはメイン電源線とメイン接地線との間に接続せざるを得ず、待機時におけるサブスレッショルドリーク電流を低減することができなかった。
【０００７】
特にラッチ回路においては、待機時にいずれの論理レベルの信号がラッチされるか定かでないため、上述した階層電源構成によりサブスレッショルドリーク電流を低減することはできなかった。
【０００８】
この発明の目的は、待機時における出力信号の論理レベルが不定の論理回路についてもサブスレッショルドリーク電流を低減することが可能な半導体回路装置を提供することである。
【０００９】
この発明のもう１つの目的は、ラッチ回路におけるサブスレッショルドリーク電流を低減することが可能な半導体回路装置を提供することである。
【００１０】
【課題を解決するための手段】
この発明の１つの局面に従うと、動作モードおよび待機モードを有する半導体回路装置は、メイン電源線と、サブ電源線と、第１のスイッチング素子と、メイン接地線と、サブ接地線と、第２のスイッチング素子と、第１のバッファ電源線と、第１のバッファ接地線と、第２のバッファ電源線と、第２のバッファ接地線と、複数の第１の論理回路と、複数の第２の論理回路と、選択手段とを備える。メイン電源線は、電源電圧を受ける。第１のスイッチング素子は、メイン電源線とサブ電源線との間に接続され、動作モード時にオンになりかつ待機モード時にオフになる。メイン接地線は、接地電圧を受ける。第２のスイッチング素子は、メイン接地線とサブ接地線との間に接続され、動作モード時にオンになりかつ待機モード時にオフになる。第１の論理回路の各々は、第１のバッファ電源線と第１のバッファ接地線との間に接続され、待機モード時に第１の論理レベルの出力信号を供給する。第２の論理回路の各々は、第２のバッファ電源線と第２のバッファ接地線との間に接続され、待機モード時に第１の論理レベルと相補的な第２の論理レベルの出力信号を供給する。選択手段は、待機モード時に複数の第１の論理回路が第１の論理レベルとして論理ハイレベルの信号を供給しかつ複数の第２の論理回路が第２の論理レベルとして論理ローレベルの出力信号を供給するとき、第１のバッファ電源線をメイン電源線に接続し、第１のバッファ接地線をサブ接地線に接続し、第２のバッファ電源線をサブ電源線に接続しかつ第２のバッファ接地線をメイン接地線に接続する。選択手段はまた、待機モード時に複数の第１の論理回路は第１の論理レベルとして論理ローレベルの出力信号を供給しかつ複数の第２の論理回路が第２の論理レベルとして論理ハイレベルの出力信号を供給するとき、第１のバッファ電源線をサブ電源線に接続し、第１のバッファ接地線をメイン接地線に接続し、第２のバッファ電源線をメイン電源線に接続し、かつ第２のバッファ接地線をサブ接地線に接続する。
【００１１】
好ましくは、上記選択手段は、第１のセレクタと、第２のセレクタと、第３のセレクタと、第４のセレクタとを含む。第１のセレクタは、メイン電源線またはサブ電源線を選択して第１のバッファ電源線に接続する。第２のセレクタは、メイン接地線またはサブ接地線を選択して第１のバッファ接地線に接続する。第３のセレクタは、メイン電源線またはサブ電源線を選択して第２のバッファ電源線に接続する。第４のセレクタは、メイン接地線またはサブ接地線を選択して第２のバッファ接地線に接続する。
【００１２】
さらに好ましくは、上記第１のセレクタは、第１のＰチャネルＭＯＳトランジスタと、第２のＰチャネルＭＯＳトランジスタとを含む。第１のＰチャネルＭＯＳトランジスタは、メイン電源線と第１のバッファ電源線との間に接続される。第２のＰチャネルＭＯＳトランジスタは、サブ電源線と第１のバッファ電源線との間に接続される。上記第２のセレクタは、第１のＮチャネルＭＯＳトランジスタと、第２のＮチャネルＭＯＳトランジスタとを含む。第１のＮチャネルＭＯＳトランジスタは、メイン接地線と第１のバッファ接地線との間に接続される。第２のＮチャネルＭＯＳトランジスタは、サブ接地線と第１のバッファ接地線との間に接続される。上記第３のセレクタは、第３のＰチャネルＭＯＳトランジスタと、第４のＰチャネルＭＯＳトランジスタとを含む。第３のＰチャネルＭＯＳトランジスタは、メイン電源線と第２のバッファ電源線との間に接続される。第４のＰチャネルＭＯＳトランジスタは、サブ電源線と第２のバッファ電源線との間に接続される。上記第４のセレクタは、第３のＮチャネルＭＯＳトランジスタと、第４のＮチャネルＭＯＳトランジスタとを含む。第３のＮチャネルＭＯＳトランジスタは、メイン接地線と第２のバッファ接地線との間に接続される。第４のＮチャネルＭＯＳトランジスタは、サブ接地線と第２のバッファ接地線との間に接続される。
【００１３】
上記半導体回路装置においては、論理回路から供給されるべき出力信号の論理レベルに応じて論理回路がメイン電源線とサブ接地線との間またはサブ電源線とメイン接地線との間に選択的に接続されるため、待機モード時における出力信号の論理レベルが不定の論理回路であっても階層電源構成の採用によりサブスレッショルドリーク電流が低減される。
【００１４】
この発明のもう１つの局面に従うと、動作モードおよび待機モードを有する半導体回路装置は、メイン電源線と、サブ電源線と、第１のスイッチング素子と、メイン接地線と、サブ接地線と、第２のスイッチング素子と、複数の第１の論理回路と、複数の第２の論理回路と、電圧供給手段とを備える。メイン電源線は、電源電圧を受ける。第１のスイッチング素子は、メイン電源線とサブ電源線との間に接続され、動作モード時にオンになりかつ待機モード時にオフになる。メイン接地線は、接地電圧を受ける。第２のスイッチング素子は、メイン接地線とサブ接地線との間に接続され、動作モード時にオンになりかつ待機モード時にオフになる。第１の論理回路の各々は、メイン電源線とサブ接地線との間に接続され、待機モード時に第１の論理レベルの出力信号を供給する。第２の論理回路の各々は、サブ電源線とメイン接地線との間に接続され、待機モード時に第１の論理レベルと相補的な第２の論理レベルの出力信号を供給する。電圧供給手段は、待機モード時に複数の第１の論理回路が第１の論理レベルとして論理ローレベルの出力信号を供給しかつ複数の第２の論理回路が第２の論理レベルとして論理ハイレベルの出力信号を供給するとき接地電圧よりも低い電圧をサブ接地線に供給する。電圧供給手段はまた、待機モード時に複数の第１の論理回路が第１の論理レベルとして論理ハイレベルの出力信号を供給してかつ複数の第２の論理回路が第２の論理レベルとして論理ローレベルの出力信号を供給するとき電源電圧よりも高い電圧をサブ電源線に供給する。
【００１５】
好ましくは、上記電圧供給手段は、第１のセレクタと、第２のセレクタとを含む。第１のセレクタは、サブ電源線を電源電圧よりも高い電圧を受けるノードに選択的に接続する。第２のセレクタは、サブ接地線を接地電圧よりも低い電圧を受けるノードに選択的に接続する。
【００１６】
さらに好ましくは、上記第１のセレクタは、電源電圧よりも高い電圧を受けるノードとサブ電源線との間に接続されたＰチャネルＭＯＳトランジスタを含む。上記第２のセレクタは、接地電圧よりも低い電圧を受けるノードとサブ接地線との間に接続されたＮチャネルＭＯＳトランジスタを含む。
【００１７】
上記半導体回路装置においては、論理回路から供給されるべき出力信号の論理レベルに応じて接地電圧よりも低い電圧がサブ接地線に供給されたりまたは電源電圧よりも高い電圧がサブ電源線に供給されたりするため、出力信号の論理レベルが不定な論理回路であっても階層電源構成の採用によりサブスレッショルドリーク電流が低減される。
【００１８】
この発明のさらにもう１つの局面に従うと、動作モードおよび待機モードを有する半導体回路装置は、メイン電源線と、スイッチング素子と、メイン接地線と、ラッチ固定電源線と、ラッチ固定接地線と、複数の論理回路と、ラッチ回路と、遮断手段とを備える。スイッチング素子は、電源電圧を受けるノードとメイン電源線との間に接続され、動作モード時にオンになりかつ待機モード時にオフになる。ラッチ固定電源線は、電源電圧を受ける。ラッチ固定接地線は、接地電圧を受ける。論理回路の各々は、メイン電源線とメイン接地線との間に接続される。ラッチ回路は、ラッチ固定電源線とラッチ固定接地線との間に接続される。遮断手段は、待機モード時にラッチ回路への信号入力を遮断する。
【００１９】
好ましくは、上記遮断手段は、ラッチ駆動電源線と、駆動手段と、インバータ回路とを含む。駆動手段は、動作モード時に電源電圧をラッチ駆動電源線に供給し、待機モード時に接地電圧またはそれよりも低い電圧をラッチ駆動電源線に供給する。インバータ回路は、ラッチ駆動電源線からの電圧を受け、ラッチ回路への信号入力経路に挿入される。
【００２０】
あるいは、上記遮断手段は、ラッチ駆動接地線と、第１の駆動手段と、第１のトランジスタと、第２のトランジスタとを含む。第１の駆動手段は、動作モード時に接地電圧をラッチ駆動接地線に供給し、待機モード時に接地電圧よりも高い電圧をラッチ駆動接地線に供給する。第１のトランジスタは、ラッチ回路の一方の入力ノードとラッチ駆動接地線との間に接続され、第１の信号を受けるゲートを有する。第２のトランジスタは、ラッチ回路の当該他方の入力ノードとラッチ駆動接地線との間に接続され、第１の信号と相補的な第２の信号を受けるゲートを有する。
【００２１】
さらに好ましくは、上記遮断手段はさらに、第２の駆動手段と、第３の駆動手段とを含む。第２の駆動手段は、動作モード時に電源電圧をラッチ固定電源線に供給し、待機モード時に電源電圧よりも高い電圧をラッチ固定電源線に供給する。第３の駆動手段は、動作モード時に接地電圧をラッチ固定接地線に供給し、待機モード時に接地電圧よりも高い電圧をラッチ固定接地線に供給する。
【００２２】
あるいは、上記遮断手段は、ラッチ駆動接地線と、第１のトランジスタと、第２のトランジスタと、第１の駆動手段と、第２の駆動手段と、第３の駆動手段とを含む。第１のトランジスタは、ラッチ回路の一方の入力ノードとラッチ駆動接地線との間に接続され、第１の信号を受けるゲートを有する。第２のトランジスタは、ラッチ回路の当該他方の入力ノードとラッチ駆動接地線との間に接続され、第１の信号と相補的な第２の信号を受けるゲートを有する。第１の駆動手段は、動作モードにおける第１および第２の信号の入力中に接地電圧をラッチ駆動接地線に一時的に供給し、それ以外の時に電源電圧をラッチ駆動接地線に供給する。第２の駆動手段は、動作モード時に電源電圧をラッチ固定電源線に供給し、待機モード時に電源電圧よりも高い電圧をラッチ固定電源線に供給する。第３の駆動手段は、動作モードにおける第１および第２の信号の入力中に電源電圧をラッチ固定接地線に一時的に供給し、動作モードにおけるそれ以外の時に接地電圧をラッチ固定接地線に供給し、待機モード時に接地電圧よりも高い電圧をラッチ固定接地線に供給する。
【００２３】
上記半導体回路装置においては、待機モード時にスイッチング素子がオフになるので、論理回路中にサブスレッショルドリーク電流はほとんど流れない。しかしながら、電源電圧および接地電圧はラッチ回路に供給されるので、ラッチ回路は待機モード中も継続して信号をラッチすることができる。しかも、待機モード時にラッチ回路への信号入力は遮断されるので、ラッチ回路がランダムな信号をラッチすることはない。
【００２４】
さらに好ましくは、上記半導体回路装置は、シンクロナスダイナミックランダムアクセスメモリである。上記ラッチ回路は、シンクロナスダイナミックランダムアクセスメモリにおけるロウ系のコマンド信号をラッチする。
【００２５】
あるいは、上記ラッチ回路は、シンクロナスダイナミックランダムアクセスメモリにおけるロウ系のアドレス信号をラッチする。
【００２６】
あるいは、上記ラッチ回路は、シンクロナスダイナミックランダムアクセスメモリにおけるコラム系のコマンド信号をラッチする。
【００２７】
あるいは、上記ラッチ回路は、シンクロナスダイナミックランダムアクセスメモリにおけるコラム系のアドレス信号をラッチする。
【００２８】
上記シンクロナスダイナミックランダムアクセスメモリにおいては、ラッチ回路は待機モード中も継続してロウまたはコラム系のコマンドまたはアドレス信号をラッチすることができる。
【００２９】
【発明の実施の形態】
以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
【００３０】
［実施の形態１］
図１は、この発明の実施の形態１による半導体回路装置の構成を示す回路図である。図１を参照して、この半導体回路装置は、メイン電源線１０と、サブ電源線１２と、ＰチャネルＭＯＳトランジスタ１４と、メイン接地線１６と、サブ接地線１８と、ＮチャネルＭＯＳトランジスタ２０と、バッファ電源線２２，２４と、バッファ接地線２６，２８と、ＣＭＯＳインバータ回路３０，３２と、電源セレクタ３４，３６，３８，４０とを備える。
【００３１】
メイン電源線１０は、電源電圧ＶＣＣを受ける。トランジスタ１４は、メイン電源線１０とサブ電源線１２との間に接続され、制御信号／ＳＣＲＣを受けるゲートを有する。制御信号／ＳＣＲＣは、動作モード時にＬレベルになり、待機モード時にＨレベルになる。したがって、トランジスタ１４は、動作モード時にオンになり、かつ待機モード時にオフになるスイッチング素子である。トランジスタ２０は、メイン接地線１６とサブ接地線１８との間に接続され、制御信号ＳＣＲＣを受けるゲートを有する。制御信号ＳＣＲＣは上記制御信号／ＳＣＲＣと相補的な信号であり、動作モード時にＨレベルになり、待機モード時にＬレベルになる。したがって、トランジスタ２０は、動作モード時にオンになり待機モード時にオフになるスイッチング素子である。
【００３２】
各インバータ回路３２は、バッファ電源線２２とバッファ接地線２６との間に接続され、待機モード時に第１の論理レベルの信号を出力する。各インバータ回路３０は、バッファ電源線２４とバッファ接地線２８との間に接続され、待機モード時に上記第１の論理レベルと相補的な第２の論理レベルの信号を出力する。
【００３３】
電源セレクタ３４は、メイン電源線１０またはサブ電源線１２を選択してバッファ電源線２２に接続する。より具体的には、電源セレクタ３４は、動作モード時にメイン電源線１０を選択してバッファ電源線２２に接続し、待機モード時にインバータ回路３２がＨレベルの信号を出力するときバッファ電源線２２をメイン電源線１０に接続し、他方、待機モード時にインバータ回路３２がＬレベルの信号を出力するときバッファ電源線２２をサブ電源線１２に接続する。
【００３４】
電源セレクタ３６は、メイン電源線１０またはサブ電源線１２を選択してバッファ電源線２４に接続する。より具体的には、電源セレクタ３６は、動作モード時にサブ電源線１２を選択してバッファ電源線２４に接続し、待機モード時にインバータ回路３０がＨレベルの信号を出力するときバッファ電源線２４をメイン電源線１０に接続し、他方、待機モード時にインバータ回路３０がＬレベルの信号を出力するときバッファ電源線２４をサブ電源線１２に接続する。
【００３５】
電源セレクタ３８は、メイン接地線１６またはサブ接地線１８を選択してバッファ接地線２６に接続する。より具体的には、電源セレクタ３８は、動作モード時にメイン接地線１６を選択してバッファ接地線２６に接続し、待機モード時にインバータ回路３２がＨレベルの信号を出力するときバッファ接地線２６をサブ接地線１８に接続し、他方、インバータ回路３２がＬレベルの信号を出力するときバッファ接地線２６をメイン接地線１６に接続する。
【００３６】
電源セレクタ４０は、メイン接地線１６またはサブ接地線１８を選択してバッファ接地線２８に接続する。より具体的には、電源セレクタ４０は、動作モード時にサブ接地線１８を選択してバッファ接地線２８に接続し、待機モード時にインバータ回路３０がＬレベルの信号を出力するときバッファ接地線２８をメイン接地線１６に接続し、他方、待機モード時にインバータ回路３０がＨレベルの信号を出力するときバッファ接地線２８をサブ接地線１８に接続する。
【００３７】
この半導体回路装置はさらに、ＣＭＯＳインバータ回路４２と、ラッチ回路４４とを備える。このインバータ回路４２は、待機モード時にかならずＬレベルの入力信号に応答してＨレベルの信号を出力する。そのため、このインバータ回路４２はメイン電源線１０とサブ接地線１８との間に接続される。一方、ラッチ回路４４は待機時にＨまたはＬレベルの信号をラッチし、その出力信号は１つに定まらない。そのため、ラッチ回路４４はメイン電源線１０とメイン接地線１６との間に接続される。
【００３８】
ここで、インバータ回路３０，３２，４２の各々は、ＰチャネルＭＯＳトランジスタ４６と、ＮチャネルＭＯＳトランジスタ４８とを含む。
【００３９】
図２は、電源セレクタ３６および４０の構成を示す回路図である。図２を参照して、電源セレクタ３６は、ＮＯＲ回路３６１と、インバータ回路３６２と、ＰチャネルＭＯＳトランジスタ３６３および３６４とを含む。電源セレクタ４０は、ＮＡＮＤ回路４０１と、インバータ回路４０２と、ＮチャネルＭＯＳトランジスタ４０３および４０４とを含む。
【００４０】
ＮＯＲ回路３６１は、ラッチ回路４４の出力信号（インバータ回路３０の入力信号）および制御信号ＳＣＲＣを受ける。ＮＯＲ回路３６１の出力信号はインバータ回路３６２を介してトランジスタ３６３のゲートに与えられるとともに、直接トランジスタ３６４のゲートに与えられる。したがって、制御信号ＳＣＲＣがＨレベルのとき、トランジスタ３６３はオフになり、トランジスタ３６４はオンになり、バッファ電源線２４はサブ電源線１２に短絡される。一方、制御信号ＳＣＲＣがＬレベルのとき、トランジスタ３６３および３６４はラッチ回路４４の出力信号に応答して交互にオンまたはオフになる。より具体的には、ラッチ回路４４の出力信号がＨレベルのとき、トランジスタ３６３はオフになり、トランジスタ３６４はオンになる。一方、ラッチ回路４４の出力信号がＬレベルのとき、トランジスタ３６３はオンになり、トランジスタ３６４はオフになる。
【００４１】
また、ＮＡＮＤ回路４０１は、ラッチ回路４４の出力信号（インバータ回路３０の入力信号）および制御信号／ＳＣＲＣを受ける。ＮＡＮＤ回路４０１の出力信号はインバータ回路４０２を介してトランジスタ４０３のゲートに与えられるとともに、直接トランジスタ４０４のゲートに与えられる。したがって、制御信号／ＳＣＲＣがＬレベルのとき、トランジスタ４０３はオフになり、トランジスタ４０４はオンになる。一方、制御信号／ＳＣＲＣがＬレベルのとき、トランジスタ４０３および４０４はラッチ回路４４の出力信号に応答して交互にオンまたはオフになる。より具体的には、ラッチ回路４４の出力信号がＨレベルのとき、トランジスタ４０３がオンになり、トランジスタ４０４がオフになる。一方、ラッチ回路４４の出力信号がＬレベルのとき、トランジスタ４０３はオフになり、トランジスタ４０４はオンになる。
【００４２】
電源セレクタ３４はこの電源セレクタ３６と同様に構成され、電源セレクタ３８はこの電源セレクタ４０と同様に構成される。
【００４３】
次に、上記のように構成された半導体回路装置の動作について説明する。
この半導体回路装置は、動作モードおよび待機モードを有し、まず動作モードにおいては制御信号ＳＣＲＣがＨレベルになり、制御信号／ＳＣＲＣがＬレベルになる。そのため、トランジスタ１４および２０がオンになり、サブ電源線１２およびサブ接地線１８がそれぞれメイン電源線１０およびメイン接地線１６に短絡される。
【００４４】
また、電源セレクタ３４によりバッファ電源線２２がサブ電源線１２に短絡され、電源セレクタ３６によりバッファ電源線２４がサブ電源線１２に短絡される。また、電源セレクタ３８によりバッファ接地線２６がサブ接地線１８に短絡され、電源セレクタ４０によりバッファ接地線２８がサブ接地線１８に短絡される。
【００４５】
動作モードにおいては上記の結果、バッファ電源線２２および２４は電源電圧ＶＣＣを受け、バッファ接地線２６および２８は接地電圧ＶＳＳを受ける。したがって、この半導体回路装置は通常どおり動作する。
【００４６】
一方、待機モードにおいては制御信号ＳＣＲＣがＬレベルになり、制御信号／ＳＣＲＣがＨレベルになる。そのため、トランジスタ１４および２０がオフになり、サブ電源線１２およびサブ接地線１８がそれぞれメイン電源線１０およびメイン接地線１６から電気的に切離される。
【００４７】
インバータ回路４２は待機モード時に常にＬレベルの入力信号を受けるため、常にＨレベルの出力信号をセット信号ＳＥＴとしてラッチ回路４４に供給する。ここで、インバータ回路４２中のＰチャネルＭＯＳトランジスタ４６のソースはメイン電源線１０に接続されているため、Ｈレベルの出力信号として電源電圧ＶＣＣが出力される。一方、ＮチャネルＭＯＳトランジスタ４８のソースはサブ接地線１８に接続されているため、このトランジスタ４８中に流れるサブスレッショルドリーク電流は低減される。
【００４８】
ラッチ回路４４は待機モード時に常にＨレベルのセット信号ＳＥＴを受けるが、リセット信号ＲＥＳＥＴは１つに定まらない。そのため、ラッチ回路４４は待機モード時にＨレベルの信号をラッチしたり、Ｌレベルの信号をラッチしたりする。
【００４９】
待機モードにおけるラッチ回路４４の出力信号のレベルが１つに定まらないため、待機モードにおけるインバータ回路３０，３２の各々の出力信号の論理レベルもまた１つに定まらない。より具体的には、ラッチ回路４４がＨレベルの信号を出力している場合は、各インバータ回路３０はＬレベルの信号を出力し、各インバータ回路３２はＨレベルの信号を出力することになる。一方、ラッチ回路４４がＬレベルの信号を出力している場合は、各インバータ回路３０はＨレベルの信号を出力し、各インバータ回路３２はＬレベルの信号を出力することになる。
【００５０】
ラッチ回路４４がＨレベルの信号を出力している場合は、電源セレクタ３６中のトランジスタ３６３はオフになりかつトランジスタ３６４はオンになり、これによりバッファ電源線２４はサブ電源線１２に短絡される。また、電源セレクタ４０中のトランジスタ４０３はオンになりかつトランジスタ４０４はオフになり、これによりバッファ接地線２８がメイン接地線１６に短絡される。
【００５１】
同様に、電源セレクタ３４によりバッファ電源線２２がメイン電源線１０に短絡され、電源セレクタ３８によりバッファ接地線２６がサブ接地線１８に短絡される。
【００５２】
上記の結果、Ｌレベルの信号を出力するインバータ回路３０はすべてサブ電源線１２とメイン接地線１６との間に接続されることになり、Ｈレベルの信号を出力するインバータ回路３２はすべてメイン電源線１０とサブ接地線１８との間に接続されることになる。そのため、インバータ回路３０のＰチャネルＭＯＳトランジスタ４６中に流れるサブスレッショルドリーク電流が低減されるとともに、インバータ回路３２のＮチャネルＭＯＳトランジスタ４８中に流れるサブスレッショルドリーク電流が低減される。
【００５３】
一方、ラッチ回路４４がＬレベルの信号を出力している場合は、電源セレクタ３６中のトランジスタ３６３がオンになりかつトランジスタ３６４がオフになり、これによりバッファ電源線２４がメイン電源線１０に短絡される。また、電源セレクタ４０中のトランジスタ４０３がオフになりかつトランジスタ４０４がオンになり、これによりバッファ接地線２８がサブ接地線１８に短絡される。同様に、電源セレクタ３４によりバッファ電源線２２がサブ電源線１２に短絡され、電源セレクタ３８によりバッファ接地線２６がメイン接地線１６に短絡される。
【００５４】
上記の結果、Ｈレベルの信号を出力するインバータ回路３０はすべてメイン電源線１０とサブ接地線１８との間に接続されることになり、Ｌレベルの信号を出力するインバータ回路３２はすべてサブ電源線１２とメイン接地線１６との間に接続されることになる。そのため、インバータ回路３０のＮチャネルＭＯＳトランジスタ４８中に流れるサブスレッショルドリーク電流が低減され、インバータ回路３２のＰチャネルＭＯＳトランジスタ４６中に流れるサブスレッショルドリーク電流が低減される。
【００５５】
ところで、ラッチ回路４４はメイン電源線１０とメイン接地線１６との間に接続されているが、このラッチ回路４４中に流れるサブスレッショルドリーク電流を低減するために、このラッチ回路４４は以下のように構成されるのが望ましい。
【００５６】
図３は、ラッチ回路４４の構成を示す回路図である。図３を参照して、このラッチ回路４４は、ＲＳフリップフロップを形成するために相互に接続されたＮＡＮＤ回路４４１および４４２と、ＮＡＮＤ回路４４１の電源側に互いに並列に接続されたＰチャネルＭＯＳトランジスタ４４３および４４４と、ＮＡＮＤ回路４４１の接地側に互いに並列に接続されたＮチャネルＭＯＳトランジスタ４４５および４４６と、ＮＡＮＤ回路４４２の電源側に互いに並列に接続されたＰチャネルＭＯＳトランジスタ４４７および４４８と、ＮＡＮＤ回路４４２の接地側に互いに並列に接続されたＮチャネルＭＯＳトランジスタ４４９および４５０と、ＮＡＮＤ回路４５１と、インバータ回路４５２および４５３と、ＮＡＮＤ回路４４１の出力ノードとメイン接地線１６との間に接続されたＮチャネルＭＯＳトランジスタ４５４と、メイン電源線１０とＮＡＮＤ回路４４２の出力ノードとの間に接続されたＰチャネルＭＯＳトランジスタ４５５とを含む。
【００５７】
ここで、トランジスタ４４３〜４５０のしきい値は、好ましくは、他のトランジスタ（たとえばＮＡＮＤ回路４４１，４４２中のトランジスタ）のしきい値よりも大きく設定される。
【００５８】
ＮＡＮＤ回路４５１はリセット信号ＲＥＳＥＴおよびパワーオンリセット信号／ＰＯＲを受ける。ＮＡＮＤ回路４５１の出力信号はインバータ４５２を介してＮＡＮＤ回路４４２に与えられる。パワーオンリセット信号／ＰＯＲは直接トランジスタ４５５のゲートに与えられるとともに、インバータ４５３を介してトランジスタ４５４のゲートに与えられる。このパワーオンリセット信号／ＰＯＲは電源投入時から所定期間だけＬレベルになるので、トランジスタ４５４および４５５はともにオンになる。そのため、ＮＡＮＤ回路４４１はＬレベルの信号を出力し、ＮＡＮＤ回路４４２はＨレベルの信号を出力する。このようにラッチ回路４４は電源投入時にリセットされる。
【００５９】
また、動作モードにおいては制御信号ＳＣＲＣがＨレベルになり、制御信号／ＳＣＲＣがＬレベルになるので、トランジスタ４４４，４４６，４４８，４５０かいずれもオンになる。ＮＡＮＤ回路４４１および４４２には電源電圧ＶＣＣおよび接地電圧ＶＳＳが供給されるため、このラッチ回路４４は通常どおり動作する。
【００６０】
一方、待機モードにおいては制御信号ＳＣＲＣがＬレベルになり、制御信号／ＳＣＲＣがＨレベルになるので、トランジスタ４４４，４４６，４４８，４５０はいずれもオフになる。このラッチ回路４４がＨレベルの信号を出力している場合、つまりＮＡＮＤ回路４４１がＨレベルの信号を出力しかつＮＡＮＤ回路４４２がＬレベルの信号を出力する場合、トランジスタ４４３および４４９がオンになり、トランジスタ４４５および４４７がオフになる。したがって、ＮＡＮＤ回路４４１からはＨレベルの出力信号として電源電圧ＶＣＣが出力されるが、ＮＡＮＤ回路４４１中に流れるサブスレッショルドリーク電流は低減される。また、ＮＡＮＤ回路４４２からはＬレベルの出力信号として接地電圧ＶＳＳが出力されるが、ＮＡＮＤ回路４４２中に流れるサブスレッショルドリーク電流は低減される。
【００６１】
一方、このラッチ回路４４がＬレベルの信号を出力している場合、つまりＮＡＮＤ回路４４１がＬレベルの信号を出力しかつＮＡＮＤ回路４４２がＨレベルの信号を出力する場合は、トランジスタ４４５および４４７がオンになり、トランジスタ４４３および４４９がオフになる。したがって、ＮＡＮＤ回路４４１からはＬレベルの出力信号として接地電圧ＶＳＳが出力されるが、ＮＡＮＤ回路４４１中に流れるサブスレッショルドリーク電流は低減される。また、ＮＡＮＤ回路４４２からはＨレベルの出力信号として電源電圧ＶＣＣが出力されるが、ＮＡＮＤ回路４４２中に流れるサブスレッショルドリーク電流は低減される。
【００６２】
以上のようにこの実施の形態１によれば、ラッチ回路４４の出力信号に応じてバッファ電源線２２がメイン電源線１０またはサブ電源線１２に接続されかつバッファ電源線２４がサブ電源線１２またはメイン電源線１０に接続されるとともに、バッファ接地線２６がサブ接地線１８またはメイン接地線１６に接続されかつバッファ接地線２８がメイン接地線１６またはサブ接地線１８に接続されるので、待機モード時の出力信号の論理レベルが１つに定まらないインバータ回路３０，３２であっても、階層電源構成を採用することによりサブスレッショルドリーク電流を低減することができる。
【００６３】
また、ＮＡＮＤ回路４４１，４４２の出力信号に応じてトランジスタ４４３，４４５，４４７，４４９がオンまたはオフになるので、ラッチ回路４４中に流れるサブスレッショルドリーク電流も低減することができる。
【００６４】
［実施の形態２］
図４は、この発明の実施の形態２による半導体回路装置の構成を示す回路図である。図４を参照して、この半導体回路装置は、上記図１の構成に加えて、外部電源線５０と、負電源線５２と、電圧ダウンコンバータ（ＶＤＣ）５４と、チャージポンプ回路５６とを備える。電圧ダウンコンバータ５４は外部電源電圧ＥＶＣＣを降圧し、外部電源電圧ＥＶＣＣよりも低い内部電源電圧ＩＶＣＣを発生してメイン電源線１０に供給する。チャージポンプ回路５６は、接地電圧ＶＳＳよりも低い負電圧ＶＢＢを発生して負電源線５２に供給する。
【００６５】
この半導体回路装置は、図１の電源セレクタ３４，３６，３８，４０に代えて、電源セレクタ５８および６０を備える。電源セレクタ５８は、待機モード時にインバータ回路３２がＨレベルの信号を出力するとき、サブ電源線１２を外部電源線５０に接続することにより内部電源電圧ＩＶＣＣよりも高い外部電源電圧ＥＶＣＣをサブ電源線１２に供給する。電源セレクタ６０は、インバータ回路３０がＬレベルの信号を出力するとき、サブ接地線１８を負電源線５２に接続することにより接地電圧ＶＳＳよりも低い負電圧ＶＢＢをサブ接地線１８に供給する。
【００６６】
この半導体回路装置は、図１に示されるようなバッファ電源線２２，２４およびバッファ接地線２６，２８を備えていない。そのため、待機モード時に第１の論理レベルの信号を出力するインバータ回路３０はメイン電源線１０とサブ接地線１８との間に接続され、待機モード時に第１の論理レベルと相補的な第２の論理レベルの信号を出力するインバータ回路３２はサブ電源線１２とメイン接地線１６との間に接続される。このインバータ回路３０，３２は待機モード時にどのような論理レベルの信号を出力するか定かではないが、とりあえず上記のような態様で電源線１０，１２および接地線１６，１８の間に接続される。
【００６７】
図５は、電源セレクタ５８および６０の構成を示す回路図である。図５を参照して、電源セレクタ５８は、ＮＯＲ回路５８１と、インバータ回路５８２と、ＰチャネルＭＯＳトランジスタ５８３とを含む。ＮＯＲ回路５８１は、ラッチ回路４４の出力信号（インバータ回路３０の入力信号）および制御信号ＳＣＲＣを受ける。ＮＯＲ回路５８１の出力信号はインバータ回路５８２を介してトランジスタ５８３のゲートに与えられる。電源セレクタ６０は、ＡＮＤ回路６０１と、ＮチャネルＭＯＳトランジスタ６０２とを含む。ＡＮＤ回路６０１は、ラッチ回路４４の出力信号（インバータ回路３０の入力信号）および制御信号／ＳＣＲＣを受ける。ＡＮＤ回路６０１の出力信号は直接トランジスタ６０２のゲートに与えられる。
【００６８】
したがって、制御信号ＳＣＲＣがＨレベルでかつ制御信号／ＳＣＲＣがＬレベルのとき、トランジスタ５８３および６０２はともにオフになる。一方、制御信号ＳＣＲＣがＬレベルでかつ制御信号／ＳＣＲＣがＨレベルのとき、ラッチ回路４４の出力信号に応答してトランジスタ５８３および６０２は交互にオンまたはオフになる。より具体的には、ラッチ回路４の出力信号がＨレベルのとき、トランジスタ５８３はオフになり、トランジスタ６０２はオンになる。そのため、サブ接地線１８が負電源線５２に短絡される。一方、ラッチ回路４４の出力信号がＬレベルのとき、トランジスタ５８３はオンになり、トランジスタ６０２はオフになる。そのため、サブ電源線１２が外部電源線５０に短絡される。
【００６９】
次に、上記のように構成された半導体回路装置の動作について説明する。
まず動作モードにおいては制御信号ＳＣＲＣがＨレベルになりかつ制御信号／ＳＣＲＣがＬレベルになるので、各サブ電源線１２および各サブ接地線１８はそれぞれメイン電源線１０およびメイン接地線１６に短絡される。このときトランジスタ５８３および６０２はオフになるので、サブ電源線１２およびサブ接地線１８はそれぞれ外部電源線５０および負電源線５２に接続されることはない。その結果、この半導体回路装置は通常どうり動作する。
【００７０】
一方、待機モードにおいては制御信号ＳＣＲＣがＬレベルになりかつ制御信号／ＳＣＲＣがＨレベルになるので、各サブ電源線１２および各サブ接地線１８はそれぞれメイン電源線１０およびメイン接地線１６から電気的に切離される。ただし、トランジスタ１４がオフになってもトランジスタ１４のサブスレッショルドリーク電流によりサブ電源線１２はわずかに充電される。同様に、トランジスタ２０がオフになってもトランジスタ２０のサブスレッショルドリーク電流によりサブ接地線１６はわずかに充電される。
【００７１】
待機モードにおいてラッチ回路４４がＨレベルの信号を出力する場合は、電源セレクタ６０によりサブ接地線１８が負電源線５２に短絡される。このとき、インバータ回路３０のＮチャネルＭＯＳトランジスタ４８はオンになるで、負電圧ＶＢＢがインバータ回路３２のトランジスタ４６および４８のゲートに与えられる。インバータ回路３２のＮチャネルＭＯＳトランジスタ４８のソース電圧は接地電圧ＶＳＳであるので、このトランジスタ４８中に流れるサブスレッショルドリーク電流が低減される。
【００７２】
一方、ラッチ回路４４の出力信号がＬレベルの場合、電源セレクタ５８によりサブ電源線１２が外部電源線５０に短絡される。このとき、インバータ回路３０のＰチャネルＭＯＳトランジスタ４６がオンになるので、インバータ回路３２のトランジスタ４６および４８のゲートには内部電源電圧ＩＶＣＣが与えられる。このとき、インバータ回路３２のＮチャネルＭＯＳトランジスタ４６のソース電圧は内部電源電圧ＩＶＣＣよりも高い外部電源電圧ＥＶＣＣになるので、このトランジスタ４６のサブスレッショルドリーク電流が低減される。
【００７３】
以上のようにこの実施の形態２によれば、待機モード時にどのような論理レベルの信号を出力するか定かでないインバータ回路３０，３２であってもラッチ回路４４の出力信号がＨレベルのとき接地電圧ＶＳＳよりも低い負電圧ＶＢＢがサブ接地線１８に供給され、一方、ラッチ回路４４の出力信号がＬレベルのとき内部電源電圧ＩＶＣＣよりも高い外部電源電圧ＥＶＣＣがサブ電源線１２に供給されるため、インバータ回路３０，３２中に流れるサブスレッショルドリーク電流を低減することができる。
【００７４】
［実施の形態３］
図６は、この発明の実施の形態３による半導体回路装置の構成を示す回路図である。図６を参照して、この半導体回路装置は、上記図１および図４の構成と異なり、電源電圧ＶＣＣを受けるノードとメイン電源線１０との間に接続されたＰチャネルＭＯＳトランジスタ６２を備える。このトランジスタ６２は、動作モード時にＬレベルの制御信号／ＳＣＲＣに応答してオンになり、待機モード時にＨレベルの制御信号／ＳＣＲＣに応答してオフになる。
【００７５】
この半導体回路装置はさらに、ＮＡＮＤ回路６３を備える。この半導体回路装置は、図１および図４に示されるようなサブ電源線１２およびサブ接地線１８を備えていない。そのため、インバータ回路３０，３２，４２、ＮＡＮＤ回路６３のような論理回路の各々は、メイン電源線１０とメイン接地線１６との間に接続される。
【００７６】
この半導体回路装置はさらに、図１および図４に示されたラッチ回路４４に代えてラッチ回路６８を備える。この半導体回路装置はさらに、電源電圧ＶＣＣを常に受けるラッチ固定電源線６４と、接地電圧ＶＳＳを常に受けるラッチ固定接地線６６と、ラッチ駆動電源線７０と、ラッチ駆動接地線７２と、ラッチ駆動電源線７０に接続された駆動間７４とを備える。
【００７７】
ラッチ回路６８の各々は、メイン電源線１０およびメイン接地線１６の間ではなく、ラッチ固定電源線６４とラッチ固定接地線６６との間に接続される。そのため、ラッチ回路６８は待機モードでも信号をラッチすることが可能である。
【００７８】
駆動回路７４は、動作モード時に電源電圧ＶＣＣをラッチ駆動電源線７０に供給し、待機モード時に接地電圧ＶＳＳをラッチ駆動電源線７０に供給する。この実施の形態では、ラッチ駆動接地線７２には常に接地電圧ＶＳＳが与えられる。
【００７９】
図７は、ラッチ回路６８および駆動回路７４の構成を示す回路図である。図７を参照して、ラッチ回路６８は、相互に接続された２つのＣＭＯＳインバータ回路からなるラッチ回路７６と、ＣＭＯＳインバータ回路７８とを含む。ラッチ回路７６は、ＰチャネルＭＯＳトランジスタ７６１および７６２と、ＮチャネルＭＯＳトランジスタ７６３および７６４とを含む。ここで、トランジスタ７６１および７６３が１つのＣＭＯＳインバータ回路を形成し、トランジスタ７６２および７６４がもう１つのＣＭＯＳインバータ回路を形成する。ラッチ回路７６は、ラッチ固定電源線６４とラッチ固定接地線６６との間に接続される。
【００８０】
インバータ回路７８は、ＰチャネルＭＯＳトランジスタ７８１と、ＮチャネルＭＯＳトランジスタ７８２とを含む。インバータ回路７８はラッチ駆動電源線７０とラッチ駆動接地線７２との間に接続され、ラッチ回路７６への信号入力経路に挿入される。そのため、ラッチ回路６８、より具体的にはインバータ回路７８は、ラッチ駆動電源線７０およびラッチ駆動接地線７２間の電位差により駆動される。また、ＮＡＮＤ回路６３の出力信号はインバータ回路７８を介してラッチ回路７６に入力される。
【００８１】
駆動回路７４は、動作モード時に電源電圧ＶＣＣをラッチ駆動電源線７０に供給し、待機モード時に接地電圧ＶＳＳをラッチ駆動電源線７０に供給する。この駆動回路７４は、ＰチャネルＭＯＳトランジスタ７４１と、ＮチャネルＭＯＳトランジスタ７４２とを含む。動作モード時に制御信号／ＳＣＲＣがＬレベルになると、トランジスタ７４１がオンになり、電源電圧ＶＣＣがラッチ駆動電源線７０に供給される。一方、待機モード時に制御信号／ＳＣＲＣがＨレベルになると、トランジスタ７４２がオンになり、接地電圧ＶＳＳがラッチ駆動電源線７０に供給される。
【００８２】
次に、上記のように構成された半導体回路装置の動作について説明する。
まず動作モードにおいては、制御信号／ＳＣＲＣがＬレベルになるので、トランジスタ６２がオンになり、電源電圧ＶＣＣがメイン電源線１０に供給される。これと同時にトランジスタ７４１がオンになり、電源電圧ＶＣＣがラッチ駆動電源線７０に供給される。ラッチ固定電源線６４には常に電源電圧ＶＣＣが供給され、メイン接地線１６、ラッチ固定接地線６６、およびラッチ駆動接地線７２には常に接地電圧ＶＳＳが供給されているので、この半導体回路装置は通常どおり動作する。
【００８３】
一方、待機モードにおいては、制御信号／ＳＣＲＣがＨレベルになるので、トランジスタ６２がオフになる。そのため、インバータ回路３０，３２，４２およびＮＡＮＤ回路６３は動作せず、これらのサブスレッショルドリーク電流が低減される。
【００８４】
しかしながら、ラッチ固定電源線６４には電源電圧ＶＣＣが常に供給されているので、ラッチ回路７６は動作する。したがって、ラッチ回路７６はこの半導体回路装置が待機モードになる直前にラッチしていた論理レベルの信号を待機モード中もラッチし続けることができる。したがって、インバータ回路３０，３２，４２およびＮＡＮＤ回路６３の電源は待機モード時に完全に切れているが、この半導体回路装置が動作モードに復帰したときには待機モードになる直前の状態を復活させることができる。
【００８５】
待機モードでは上述したようにＮＡＮＤ回路６３の電源が切られるため、ラッチ回路６８にランダムな論理レベルの信号が入力されるおそれがある。しかしながら、待機モードにおいては接地電圧ＶＳＳが駆動回路７４からラッチ駆動電源線７０に供給されるため、トランジスタ７８１および７８２はいずれもオフになる。そのため、待機モードにおいてはラッチ回路７６への入力が遮断され、ランダムな信号がラッチ回路７６にラッチされることはない。
【００８６】
以上のようにこの実施の形態３によれば、待機モード時にラッチ回路７６への信号入力が遮断されるため、インバータ回路３０，３２，４２およびＮＡＮＤ回路６３の電源を切ってもラッチ回路７６はこの半導体回路装置が待機モードになる直前にラッチしていた論理レベルの信号を待機モードにおいても確実にラッチし続けることができる。
【００８７】
この実施の形態３では駆動回路７４は待機モード時に接地電圧ＶＳＳをラッチ駆動電源線７０に供給しているが、これに代えて接地電圧ＶＳＳよりも低い電圧をラッチ駆動電源線７０に供給する駆動回路を設けることもできる。また、ラッチ駆動接地線７２には接地電圧ＶＳＳが常に供給されているが、動作モード時に接地電圧ＶＳＳをラッチ駆動接地線７２に供給し、待機モード時に接地電圧ＶＳＳよりも高い電圧（たとえば電源電圧ＶＣＣ）をラッチ駆動接地線７２に供給する駆動回路を設けることもできる。このような駆動回路を設けた方がトランジスタ７８２は待機モード時により完全にオフになる。
【００８８】
また、この実施の形態３では待機モード時にラッチ回路７６への信号入力を遮断するためにインバータ回路７８を設けているが、これに代えて、トランジスタの数は増加するが、３状態バッファを設けることもできる。
【００８９】
［実施の形態４］
上記図７に示されたラッチ回路に代えて、図８に示されたラッチ回路を用いることもできる。この実施の形態４による半導体回路装置は、ラッチ回路７６の他、ＮチャネルＭＯＳトランジスタ８０および８２を備える。トランジスタ８０はラッチ回路７６の一方の入力ノードとラッチ駆動接地線７２との間に接続され、信号ＡＡを受けるゲートを有する。トランジスタ８２は、ラッチ回路７６の当該他方の入力ノードとラッチ駆動接地線７２との間に接続され、信号ＡＡと相補的な信号／ＡＡを受けるゲートを有する。信号ＡＡおよび／ＡＡは、メイン電源線１０およびメイン接地線１６の間に接続された論理回路８４から供給される。
【００９０】
この半導体回路装置はさらに、ラッチ駆動接地線７２を駆動する駆動回路８６と、ラッチ固定電源線６４を駆動する駆動回路８８と、ラッチ固定接地線６６を駆動する駆動回路９０と、メイン電源線１０を駆動する駆動回路９２とを備える。
【００９１】
駆動回路８６はＰチャネルＭＯＳトランジスタ８６１とＮチャネルＭＯＳトランジスタ８６２とを含み、制御信号ＳＣＲＣがＨレベルになる動作モード時に接地電圧ＶＳＳをラッチ駆動接地線７２に供給し、制御信号ＳＣＲＣがＬレベルになる待機モード時に接地電圧ＶＳＳよりも高い電圧（ここでは電源電圧ＶＣＣ）をラッチ駆動接地線７２に供給する。
【００９２】
駆動回路８８は、昇圧電位発生回路８８１と、レベル変換回路８８２および８８３と、ＰチャネルＭＯＳトランジスタ８８４および８８５とを含む。昇圧電位発生回路８８１は、電源電圧ＶＣＣよりも高い電圧ＶＰＰを発生する。レベル変換回路８８２は、電源電圧ＶＣＣおよび接地電圧ＶＳＳの間に変化する論理レベルを、電圧ＶＰＰおよび電源電圧ＶＣＣの間で変化する論理レベルに変換する。レベル変換回路８８３も同様に、制御信号／ＳＣＲＣの論理レベルを変換する。したがって、この駆動回路８８は、制御信号ＳＣＲＣがＨレベルになりかつ制御信号／ＳＣＲＣがＬレベルになる動作モード時に電源電圧ＶＣＣをラッチ固定電源線６４に供給し、制御信号ＳＣＲＣがＬレベルになりかつ制御信号／ＳＣＲＣがＨレベルになる待機モード時に電源電圧ＶＣＣよりも高い電圧ＶＰＰをラッチ固定電源線６４に供給する。
【００９３】
駆動回路９０は、中間電位発生回路９０１と、ＰチャネルＭＯＳトランジスタ９０２と、ＮチャネルＭＯＳトランジスタ９０３とを含む。中間電位発生回路９０１は、中間電圧ＶＣＣ／２を発生する。したがって、この駆動回路９０は、制御信号ＳＣＲＣがＨレベルになる動作モード時に接地電圧ＶＳＳをラッチ固定接地線６６に供給し、制御信号ＳＣＲＣがＬレベルになる待機モード時に接地電圧ＶＳＳよりも高い電圧（ここでは中間電圧ＶＣＣ／２）をラッチ固定接地線６６に供給する。
【００９４】
駆動回路９２はＰチャネルＭＯＳトランジスタ９２１とＮチャネルＭＯＳトランジスタ９２２とを含み、制御信号／ＳＣＲＣがＬレベルになる動作モード時に電源電圧ＶＣＣをメイン電源線１０に供給し、制御信号／ＳＣＲＣがＨレベルになる待機モード時に接地電圧ＶＳＳをメイン電源線１０に供給する。
【００９５】
次に、上記のように構成された半導体回路装置の動作を図９のタイミング図を参照して説明する。
【００９６】
まず動作モードにおいては、メイン電源線１０の電圧Ｍ−ＶＣＣは電源電圧ＶＣＣになる。ラッチ固定電源線６４の電圧Ｆ−ＶＣＣもまた電源電圧ＶＣＣになる。ラッチ固定接地線６６の電圧Ｆ−ＶＳＳは接地電圧ＶＳＳになる。ラッチ駆動接地線７２の電圧Ｄ−ＶＳＳもまた接地電圧ＶＳＳになる。なお、メイン接地線１６の電圧Ｍ−ＶＳＳは常に接地電圧ＶＳＳである。
【００９７】
したがって、ラッチ回路７６は通常どおり動作する。より具体的には、Ｈレベルの信号ＡＡおよびＬレベルの信号／ＡＡが与えられると、トランジスタ８０はオンになり、トランジスタ８２はオフになる。そのため、ラッチ駆動接地線７２からの接地電圧ＶＳＳがＬレベルの信号／ＢＢとしてラッチ回路７６に入力される。ラッチ回路７６はこの信号をラッチし、信号ＢＢをＨレベルにする。一方、Ｌレベルの信号ＡＡおよびＨレベルの信号／ＡＡが与えられると、トランジスタ８０はオフになり、トランジスタ８２はオンになる。そのため、ラッチ駆動接地線７２から接地電圧ＶＳＳがＬレベルの信号ＢＢとしてラッチ回路７６に入力される。したがって、ラッチ回路７６はこの信号をラッチし、信号／ＢＢをＨレベルにする。
【００９８】
一方、待機モードにおいては、メイン電源線１０の電圧Ｍ−ＶＣＣは接地電圧ＶＳＳになる。ラッチ固定電源線６４の電圧Ｆ−ＶＣＣは電源電圧ＶＣＣよりも高い電圧ＶＰＰになる。ラッチ固定接地線６６の電圧Ｆ−ＶＳＳは接地電圧ＶＳＳよりも高い中間電圧ＶＣＣ／２になる。ラッチ駆動接地線７２の電圧Ｄ−ＶＳＳは電源電圧ＶＣＣになる。
【００９９】
したがって、図９に示されるように信号ＢＢがＬレベルになりかつ信号／ＢＢがＨレベルになる場合は、トランジスタ８２のドレイン電圧が中間電圧ＶＣＣ／２になりかつソース電圧が電源電圧ＶＣＣになるので、このトランジスタ８２のゲートに相対的に負バイアスが印加され、リーク電流をゼロバイアス印加時に比べて削減することができる。
【０１００】
一方、信号ＢＢがＨレベルになりかつ信号／ＢＢがＬレベルになる場合は、トランジスタ８０のドレイン電圧が中間電圧ＶＣＣ／２になりかつソース電圧が電源電圧ＶＣＣになるので、このトランジスタ８０のゲートにも相対的に負バイアスが印加され、リーク電流をゼロバイアス印加時に比べて削減することができる。
【０１０１】
このように待機モード時にはトランジスタ８０および８２がラッチ回路７６への信号入力を遮断するため、ランダムな信号がラッチ回路７６に入力されることはない。
【０１０２】
また、待機モード時には電圧ＶＰＰと中間電圧ＶＣＣ／２との間に電位差がラッチ回路７６に与えられるので、ラッチ回路７６はこの半導体回路装置が待機モードになる直前の信号を待機モードにおいても確実にラッチし続けることができる。
【０１０３】
ここでの回路中、トランジスタ８０および８２のしきい値は低く、トランジスタ７６１〜７６４のしきい値は高く設定するのが望ましい。ラッチ回路７６には信号を保持するために常時電圧が印加されており、リーク電流が発生する。このようにしきい値を設定するのは、このリーク電流を低減するためである。しかしながら、ＮチャネルＭＯＳトランジスタ７６３および７６４については、待機モード時に電圧Ｆ−ＶＳＳが上昇すると基板バイアスが印加されることになり、しきい値が上昇し、リーク電流が低減されるため、しきい値の低いトランジスタを採用することも可能である。同様に、ＰチャネルＭＯＳトランジスタ７６１および７６２については、待機モード時にウェル電圧を電圧ＶＰＰよりも高い電圧に駆動することによりリーク電流を低減すれば、しきい値の低いトランジスタを採用することも可能である。これにより、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタすべてのしきい値を単一にすることができ、しきい値設定のためのトランジスタチャネルプロファイル設定工程を削減することができ、工程の簡略化が可能となる。
【０１０４】
以上のようにこの実施の形態４によれば待機モード時にトランジスタ８０および８２が完全にオフになるため、ランダムな信号がラッチ回路７６に入力されることはない。また、待機モード時に所定電圧がラッチ回路７６に供給されるため、ラッチ回路７６は確実に信号をラッチすることができる。
【０１０５】
なお、この実施の形態４ではラッチ駆動接地線７２の電圧Ｄ−ＶＳＳを待機モード時に電源電圧ＶＣＣにしているが、この電圧は接地電圧ＶＳＳよりも高ければよい。また、電圧Ｆ−ＶＳＳを中間電圧ＶＣＣ／２まで上昇させているが、トランジスタ８０および８２がオフし、かつリーク電流を低減できる電圧であれば、いずれの電圧まで上昇させてもよい。また、ここでは、ラッチ信号を待機モード時に維持するために、ラッチ電圧を確保し、電圧Ｆ−ＶＣＣを電源電圧ＶＣＣよりも高い電圧ＶＰＰまで上昇させたが、ラッチ信号を維持できるのであれば、電圧Ｆ−ＶＣＣをあえて変化させる必要はない。
【０１０６】
［実施の形態５］
上記図５に示された駆動回路８６および９０に代えて、図１０に示された駆動回路９４および９６を設けることができる。
【０１０７】
駆動回路９４は、ＰチャネルＭＯＳトランジスタ９４１と、ＮチャネルＭＯＳトランジスタ９４２とを含む。トランジスタ９４１および９４２のゲートにはイネーブル信号ＥＮが与えられる。このイネーブル信号ＥＮとしては、たとえば後述するＳＤＲＡＭ（シンクロナスダイナミックランダムアクセスメモリ）におけるセンスアンプを活性化するための信号を用いることができる。したがって、この駆動回路９４は、図１１中の電圧Ｄ−ＶＳＳに示されるように、動作モードにおける信号ＡＡおよび／ＡＡの入力中に接地電圧ＶＳＳをラッチ駆動接地線７２に一時的に供給し、それ以外のときに電源電圧ＶＣＣをラッチ駆動接地線７２に供給する。
【０１０８】
駆動回路９６は、ＰチャネルＭＯＳトランジスタ９６１と、ＡＮＤ回路９６２と、ＮチャネルＭＯＳトランジスタ９６３と、中間電位発生回路９０１と、ＰチャネルＭＯＳトランジスタ９６４とを含む。トランジスタ９６１のゲートにはイネーブル信号／ＥＮが与えられる。ＡＮＤ回路９６２はイネーブル信号／ＥＮおよび制御信号ＳＣＲＣを受け、その出力信号をトランジスタ９６３のゲートに与える。トランジスタ９６４のゲートには制御信号ＳＣＲＣが与えられる。したがって、この駆動回路９６は、図１１中の電圧Ｆ−ＶＳＳに示されるように、制御信号ＳＣＲＣがＨレベルになる動作モードにおいて、信号ＡＡおよび／ＡＡの入力中に電源電圧ＶＣＣをラッチ固定接地線に一時的に供給し、それ以外のとき接地電圧ＶＳＳをラッチ固定接地線６６に供給する。この駆動回路９６は、制御信号ＳＣＲＣがＬレベルになる待機モードにおいては、接地電圧よりも高い電圧（ここでは中間電圧ＶＣＣ／２）をラッチ固定接地線６６供給する。
【０１０９】
次に、上記のように構成された半導体回路装置の動作を図１１のタイミング図を参照して説明する。
【０１１０】
待機モードにおける動作は上記図８および図９に示され実施の形態４と同じであるから、ここでは動作モードにおける動作についてのみ説明する。
【０１１１】
この実施の形態５では図１１に示されるように、動作モードにおいてもラッチ駆動接地線７２の電圧は原則的に電源電圧ＶＣＣである。そのため、トランジスタ８０および８２はオフになり、ランダムな信号がラッチ回路７６に入力されることはない。しかしながら、この電圧Ｄ−ＶＳＳは、信号ＡＡおよび／ＡＡが与えられるとき、一時的に接地電圧ＶＳＳになる。ラッチ駆動接地線７２の電圧Ｄ−ＶＳＳが接地電圧ＶＳＳになると、信号ＡＡおよび／ＡＡに応答して信号ＢＢおよび／ＢＢがラッチ回路７６に入力される。
【０１１２】
ラッチ駆動接地線７２の電圧Ｄ−ＶＳＳが接地電圧ＶＳＳになると同時に、ラッチ固定接地線６６の電圧Ｆ−ＶＳＳが電源電圧ＶＣＣになるので、最初、信号ＢＢおよび／ＢＢはともに電源電圧ＶＣＣレベルにある。しかしながら、電圧Ｄ−ＶＳＳが電源電圧ＶＣＣになると同時に、電圧Ｆ−ＶＳＳが接地電圧ＶＳＳになるので、信号ＢＢおよび／ＢＢに応じて両入力ノードの間に生じた電位差が増幅される。信号ＡＡがＨレベルでありかつ信号／ＡＡがＬレベルの場合は、信号ＢＢのレベルが電源電圧ＶＣＣを維持し、信号／ＢＢのレベルが接地電圧ＶＳＳになる。一方、信号ＡＡがＬレベルでありかつ信号／ＡＡがＨレベルの場合は、信号ＢＢのレベルが接地電圧ＶＳＳになり、信号／ＢＢのレベルが電源電圧ＶＣＣを維持する。
【０１１３】
以上のようにこの実施の形態５によれば、ラッチ駆動接地線７２の電圧Ｄ−ＶＳＳおよびラッチ固定接地線６６の電圧Ｆ−ＶＳＳが信号ＡＡおよび／ＡＡの入力に同期して電源電圧ＶＣＣおよび接地電圧ＶＳＳの間で振幅するため、ラッチ回路７６が増幅機能を発揮し、その結果、ラッチ回路７６は、この半導体回路装置が待機モードになる直前における信号を確実にラッチすることができる。
【０１１４】
なお、上記実施の形態１〜５における電源電圧ＶＣＣとしては、特に明記されない限り、外部電源電圧を用いることもできるし、また、外部電源電圧よりも低い内部電源電圧を用いることもできる。同様に、接地電圧ＶＳＳとしては、特に明記されない限り、外部接地電圧を用いることもできるし、また、外部接地電圧よりも高い内部接地電圧を用いることもできる。
【０１１５】
また、この実施の形態５においては電圧Ｆ−ＶＳＳおよびＧ−ＶＳＳは動作モード時に相補的に動作しているが、このような相補的動作は一例であり、要求される動作仕様に応じて変更することが可能である。たとえば、トランジスタ８０および８２による入力信号ＡＡ，／ＡＡの増幅動作のマージンを大きくしたいなら、電圧Ｆ−ＶＳＳが接地電圧ＶＳＳに変化してからもしばらくの間は接地電圧ＶＳＳを維持するようにしてもよい。重要なことは、入力信号ＡＡ，／ＡＡを増幅するラッチ回路７６がダイナミックに動作する点である。
【０１１６】
［実施の形態６］
上記図８および図１０に示された実施の形態４および５におけるラッチ回路は、たとえばＳＤＲＡＭのロウプリデコーダに用いることができる。より具体的には、図１２および図１３に示されるように、ロウ系のアドレス信号ＡＣＴ，ＰＣ，ＡＰＣ，ＥＱ，ＲＸＱ，ＳＥをラッチするラッチ回路９８を図１４に示されるように構成する。他のラッチ回路２３４，２４４も同様である。ラッチ回路９８においては、図１４に示されるように、トランジスタ８０のゲートにＰチャネルＭＯＳトランジスタ９８１が接続され、トランジスタ８２のゲートにＰチャネルＭＯＳトランジスタ９８２が接続される。このトランジスタ９８１のゲートには、ワンショットパルス発生回路２０７により信号ＡＣＴの活性時に生成されるワンショットパルス信号ＳＨＯＴが与えられる。トランジスタ９８２のゲートには、リセット時にワンショットパルスとして生成される信号ＡＰＣが与えられる。したがって、信号ＥＱおよびＲＳＴの入力時以外は、トランジスタ８０および８２のゲート電圧は接地電圧ＶＳＳになる。
【０１１７】
また、ロウ系のアドレス信号をラッチするラッチ回路１００（図１２に示される）を図１５に示されるように構成する。このラッチ回路１００においても、トランジスタ８０のゲートにＰチャネルＭＯＳトランジスタ１００１が接続され、トランジスタ８２のゲートにＰチャネルＭＯＳトランジスタ１００２が接続される。トランジスタ１００１および１００２のゲートには、ワンショットパルス発生回路２０４により生成されるバンクヒット信号ＢＨが与えられる。したがって、ロウアドレス信号ＲＡおよび／ＲＡの入力時以外は、トランジスタ８０および８２のゲート電圧は接地電圧ＶＳＳになる。
【０１１８】
以上のようにこの実施の形態６によれば、ラッチ回路９８は図１４に示されるように構成されているため、ラッチ回路９８がコマンド信号をラッチした後、電源をオフにしてもラッチ回路９８はそのコマンド信号をラッチし続け、再び電源をオンにすればラッチ回路９８はそのラッチしたコマンド信号を出力することができる。
【０１１９】
また、ラッチ回路１００は図１５に示されるように構成されているため、アドレス信号をラッチした後、電源をオフにしてもラッチ回路１００はそのアドレス信号をラッチし続ける。したがって、再び電源をオンにすればラッチ回路１００はそのラッチしたアドレス信号を出力することができる。
【０１２０】
［ＳＤＲＡＭおよびロウプリデコーダの詳細］
以下、実施の形態４および５におけるラッチ回路を用いたＳＤＲＡＭおよびロウプリデコーダの詳細を参考までに説明する。
。
【０１２１】
図２０は、このＳＤＲＡＭの全体構成を示す概略ブロック図である。図２０を参照して、ＳＤＲＡＭ１０００は、外部制御信号入力端子群１０６を介して与えられる外部制御信号／ＲＡＳ、／ＣＡＳ、／Ｗ、／ＣＳ等を受けて、これをデコードし、内部制御信号を発生するコントロール回路１０８と、コントロール回路１０８から出力される内部制御信号を伝達するコマンドデータバス５３ａおよび５３ｂと、メモリセルが行列状に配列されるメモリセルアレイ１１０とを備える。
【０１２２】
メモリセルアレイ１１０は、図２０に示すとおり、全部で１６個のメモリセルブロック１００ａ〜１００ｂに分割配置されている。たとえば、ＳＤＲＡＭ１０００の記憶容量が１Ｇビットである場合、各メモリセルブロックは６４Ｍビットの容量を有する。各ブロックは、独立にバンクとして動作し得る構成となっている。
【０１２３】
ＳＤＲＡＭ１０００はさらに、クロック信号入力端子１２に与えられる外部クロック信号Ｅｘｔ．ＣＬＫを受け、コントロール回路１０８により制御されて同期動作を開始し、内部クロック信号ｉｎｔ．ＣＬＫを出力する内部同期信号発生回路１１４を含む。
【０１２４】
内部同期信号発生回路１１４は、たとえば、ディレロックドループ回路（以下、ＤＬＬ回路と称す）等により、外部クロック信号Ｅｘｔ．ＣＬＫに対して、同期した内部クロック信号ｉｎｔ．ＣＬＫを生成する。
【０１２５】
アドレス信号入力端子群１１６を介して与えられる外部アドレス信号Ａ０〜Ａｉ（ｉ：自然数）は、コントロール回路１０８の制御の下に、内部クロック信号ｉｎｔ．ＣＬＫに同期して、ＳＤＲＡＭ１０００内に取込まれる。
【０１２６】
外部アドレス信号Ａ０〜Ａｉのうち、所定数のビット数のデータは、アドレスバス５１ａを介して、バンクデコーダ２２に与えられる。バンクデコーダ１１８からは、アドレスバス５１ｂおよび５１ｃを介して、デコードされたバンクアドレスＢ０〜Ｂ７が、各バンクに伝達される。
【０１２７】
一方、アドレス信号入力端子群１１６に与えられるその他の外部アドレス信号は、アドレスバス５０ａおよび５０ｂを介して、アドレスドライバ１２０に伝達される。アドレスドライバ１２０からさらに、アドレスバス５０ｃを介して、アドレス信号は各バンク（メモリセルブロック）に伝達される。
【０１２８】
ＳＤＲＡＭ１０００はさらに、メモリセルブロックの対ごとに設けられ、コントロール回路１０８の制御の下に、アドレスバス５０ｃにより伝達されたロウアドレスをラッチし、プリデコードするロウプリデコーダ３００と、ロウプリデコーダ３００からの出力をもとに選択されたメモリセルブロックの対応する行（ワード線）を選択するロウデコーダ１２２と、メモリセルブロックごとに設けられ、コントロール回路１０８の制御の下に、アドレスバス５０ｃにより伝達された列アドレスをラッチし、プリデコードするコラムプリデコーダ４００と、コラムプリデコーダ４００からの出力を伝達するコラムプリデコーダ線１２４と、コラムプリデコーダ線１２４からの出力をもとに選択されたメモリセルブロックの対応する列（ビット線対）を選択するコラムデコーダ１２６とを含む。
【０１２９】
ＳＤＲＡＭ１０００はさらに、チップ中央部の長辺方向に沿う領域であって、外部制御信号入力端子群１０６およびアドレス信号入力端子群１１６が設けられる領域の外側に、それぞれ配置されるデータ入力端子ＤＱ０〜ＤＱ１５およびＤＱ１６〜ＤＱ３１と、データ入出力端子ＤＱ０〜ＤＱ３１にそれぞれ対応して設けられる入出力バッファ回路１４ａ〜１４ｆと、入出力バッファと対応するメモリセルブロックとの間でデータの伝達を行なうデータバス１２８と、メモリセルブロック１００ａ〜１００ｂにそれぞれ対応して設けられ、データバス１２８と選択されたメモリセル列との間でデータの授受を行なうリード／ライトアンプ１３０とを含む。
【０１３０】
外部制御信号入力端子群１０６へ与えられる信号／ＲＡＳは、ＳＤＲＡＭ１０００の内部動作を開始させ、かつ内部動作の活性期間を決定するロウアドレスストローブ信号である。この信号／ＲＡＳの活性化に応じて、ロウデコーダ１２２等のメモリセルアレイ１１０の行を選択する動作と関連する回路は活性状態とされる。
【０１３１】
外部制御信号入力端子群１０６へ与えられる信号／ＣＡＳは、コラムアドレスストローブ信号であり、メモリセルアレイ１１０における列を選択する回路を活性状態とする。
【０１３２】
外部制御信号入力端子群１０６へ与えられる信号／ＣＡＳは、このＳＤＲＡＭ１０００が選択されることを示すチップセレクト信号であり、信号／Ｗは、ＳＤＲＡＭ１０００の書込動作を指示する信号である。
【０１３３】
信号／ＣＳ、信号／ＲＡＳ、信号／ＣＡＳおよび信号／Ｗの取込動作は、内部クロック信号ｉｎｔ．ＣＬＫに同期して行なわれる。
【０１３４】
また、アドレス信号入力端子群１１６に与えられるアドレス信号の取込動作や、データ入出力端子ＤＱ０〜ＤＱ３１を介してのデータの授受も内部クロック信号ｉｎｔ．ＣＬＫに同期して行なわれる。
【０１３５】
図１２は、ＳＤＲＡＭにおけるロウプリデコーダ３００の構成を示す概略ブロック図である。
【０１３６】
コマンドバス５３ｂは、ロウ系の回路動作を活性化することを指示する信号Ｒｏｗ、コラム系の回路動作を活性化することを指示する信号Ｃｌｍ、内部回路の回路動作の活性化を指示する信号ＡＣＴ、バンクのリセット（プリチャージ）を指示する信号ＰＣ、すべてのバンクのプリチャージを指示する信号ＡＰＣ、ビット線等のイコライズが解除されることや、不使用ビット線をセンスアンプより切り離す作業を行なうことを指示する信号ＥＱ、ワード線の活性化を指示する信号ＲＸＴ、センスアンプの活性化を指示する信号ＳＥ等の伝達を行なう。
【０１３７】
バンクアドレスバス５１ｃは、バンクデコーダによりデコードされたバンクアドレス信号Ｂ０〜Ｂ３を伝達する。アドレスバス５０ｃは、アドレスドライバからのロウアドレス信号の伝達を行なう。
【０１３８】
バンクアドレス信号のうち、たとえばビットデータＢ３が活性状態となり、かつ信号Ｒｏｗが活性状態となると、ＡＮＤ回路２０３からは活性状態の信号が出力され、これに応じてワンショットパルス発生回路２０４から活性なバンクヒットＢＨが出力される。
【０１３９】
これに応じて、ドライバ回路２０６が活性化され、信号ＡＣＴのレベルが取込まれて、レベル保持回路２０８にそのレベルが保持される。一方、ドライバ回路２０６からの出力を受けて、ワンショットパルス発生回路２０７はワンショットパルス信号ＳＨＯＴを出力する。
【０１４０】
同様にワンショットパルス発生回路２０４からのバンクヒット信号ＢＨに応じて、ドライバ回路２１０が活性化し、信号ＰＣのレベルを受けて、レベル保持回路２１２がそのレベルを保持する。一方、ドライバ回路２１０からの出力を受けて、ワンショットパルス発生回路２１４は、レベル保持回路２０８に対してリセット信号ＲＳＴを出力する。インバータ２２０は、レベル保持回路２０８からの出力信号に応じて、活性化され、信号ＥＱを受けて出力する。一方、インバータ２２２は信号ＡＰＣに応答して活性化され、ワンショットパルス発生回路２１４からの信号ＲＳＴを受けてその反転信号を出力する。ラッチ回路９８は、インバータ２２０からの出力に応じてセットされ、インバータ２２２からの出力に応じてリセットされる。制御信号ＳＣＲＣにより活性化されるドライバ回路２２６は、ラッチ回路９８の出力を受けて、出力し、このドライバ回路２２６の出力レベルを、レベル保持回路２２８が保持する。このレベル保持回路２２８の出力レベルは信号ｌ．ＥＱとして対応するメモリセルブロックに対して与えられる。
【０１４１】
同様にして、ラッチ回路２３４は、インバータ２３０の出力によりセットされ、インバータ２３２の出力によりリセットされる。
【０１４２】
ドライバ回路２３６は、ラッチ回路２３４の出力を受けて、制御信号ＳＣＲＣにより活性化される。ドライバ回路２３６の出力レベルは、レベル保持回路２３８により保持され、このレベル保持回路２３８の出力レベルが信号ｌ．ＲＸＴとして対応するメモリセルブロックに出力される。
【０１４３】
ラッチ回路２４４は、インバータ２４０の出力によりセットされ、インバータ２４２の出力に応じてリセットされる。ドライバ回路２４６は、ラッチ回路２４４の出力を受け、制御信号ＳＣＲＣにより活性化される。ドライバ回路２４６の出力レベルは、レベル保持回路２４４により保持され、このレベル保持回路２４４の出力レベルが信号ｌ．ＳＥとして対応するメモリセルブロックに与えられる。
【０１４４】
一方、ラッチ回路１００は、制御信号ＳＣＲＣの活性化に応じてリセットされ、ワンショットパルス発生回路２０４からのバンクヒット信号に応じて活性化され、アドレスバス５０ｃを介して伝達されたロウアドレス信号を保持する。ラッチ回路１００からの出力は、冗長アドレスデコーダ（図示せず）に伝達されるとともに、プリデコーダ２５２に与えられ、プリデコードされた結果がドライバ回路２５４に与えられる。
【０１４５】
ドライバ回路２５４は、ドライバ制御回路３０２の出力信号により活性化される。ドライバ制御回路３０２は、信号ＡＰＣおよびＲＳＴを受けるＮＡＮＤ回路３０３の出力信号、レベル保持回路２０８の出力信号、および制御信号ＳＣＲＣにより制御される。ドライバ制御回路３０２は、一度活性化された後、不活性化すると、信号ＡＣＴが活性期間中は、再び制御信号ＳＣＲＣが活性状態となっても、ドライバ回路２５４を不活性状態に維持するための回路である。すなわち、このようなドライバ制御回路３０２によりドライバ回路２５４を制御することにより、一旦行アドレスがレベル保持回路２５６に取込まれた後、再び制御信号ＳＣＲＣが活性化されるような動作が挿入された場合に、ドライバ２５４が活性状態となって、レベル保持回路２５６の保持されているプリデコーダアドレス信号がリセットされてしまうことを防止する動作を行なう。つまり、一旦ドライバ回路２５４が活性状態となった後、不活性化すると、アドレス信号の取込を行なう回路系であるラッチ回路１００、プリデコーダ２５２とはリセットされているため再びドライバ回路２５４が活性状態となると、レベル保持回路２５６に保持されているプリデコードアドレス信号がリセットされてしまうことを防止する構成となっている。
【０１４６】
ドライバ回路２５４からの出力は、それぞれレベル保持回路２５６により保持され、レベル保持回路２５６が、それぞれ対応するロウプリデコーダ線に出力される。
【０１４７】
図１２に示したロウプリデコーダ３００のうち、レベル保持回路２０８、２１２、２２８、２３８および２４８ならびにレベル保持回路２５６と、対応するメモリセルブロックを含む領域は、制御信号により制御されない領域であって、活性状態中においても、待機状態中においても、常に電源電圧ＶＣＣと接地電圧ＶＳＳとを電源電圧として動作する非階層電源領域である。
【０１４８】
これに対して、ロウプリデコーダ３００の他の領域は、制御信号により制御されて、制御信号ＳＣＲＣが活性状態である期間中は、電源電圧ＶＣＣおよび接地電圧ＶＳＳとを受けて動作し、制御信号ＳＣＲＣがＬレベルである期間中は、電源電圧ＶＣＣよりも低い電位および接地電圧ＶＳＳよりも高い電圧をそれぞれ電源電圧として動作する階層電源領域である。
【０１４９】
この階層電源領域に含まれる回路は、バンクが活性化されない通常の待機時においては、ＭＯＳトランジスタのサブスレッショルドリーク電流を減少させることが可能である。
【０１５０】
これに対して、非階層電源領域に含まれる回路、すなわちレベル保持回路２０８、２１２、２２８、２３８、２４８および２５６は、待機動作中においても、その保持するレベルが動作状態によって変化するため、これらの回路については、階層電源構成をとっていない。
【０１５１】
つまり、図１２に示したロウプリデコーダ３００においては、チップが活性期間中であっても、メモリセルからのデータを読出す等の動作を行なうために、外部からのデータを取込むための十分な期間が終了した後には、必要部分以外の回路については階層電源構成をとることで、サブスレッショルド電流を低減させる構成となっている。
【０１５２】
このようにして、階層電源領域に含まれる回路について、ラッチ回路９８、２３４、２４４の出力レベルに応じて動作するドライバ回路２２６、２３６、２４６は、そのコマンドレベルを伝達する最初の期間だけ動作する。コマンドレベルがレベル保持回路２２８〜２４８に保持された後は、ドライバ回路２２６〜２４６は、トライステート構成をとっているため、その出力レベルはフローティング状態となる。すなわち、このドライバ回路２２６〜２４６よりも手前の回路系は、階層電源構成によりサブスレッショルド電流を低減させる状態となっても、対応するメモリセルブロック（バンク）に対して出力されている動作のコマンドは、レベル保持回路２２８〜２４８によりその状態が保持されている。
【０１５３】
アドレスバス５０ｃから取込まれたアドレスデータも、同様にして、ラッチ回路１００に取込まれた後、プリデコーダ２５２において、対応するメモリセルブロックに伝搬するための処理を行なった後、ドライバ回路２５４において一定期間だけドライブされる。その後、トライステート構成を有するドライバ回路２５４が制御信号ＳＣＲＣの不活性化に伴って電源電圧ＶＣＣよりも低い電圧または接地電圧ＶＳＳよりも高い電圧により動作する状態となった場合でも、ドライバ回路２５４の出力はフローティング状態となる。
【０１５４】
ドライバ回路２５４によりドライブされたプリデコード信号のレベルは、レベル保持回路２５６により保持される。以上の構成により、ドライバ回路２５４よりも上側の回路系は、階層電源構成により、それを構成するＭＯＳトランジスタのサブスレッショルド電流を低減させる方向にリセットされている場合でも、メモリセルアレイに対して出力されるプリデコードアドレス信号はその状態を保持することになる。
【０１５５】
図１３は、図１２に示されたラッチ回路９８、ドライバ回路２２６およびレベル保持回路２２８の構成を示す概略ブロック図である。
【０１５６】
ドライバ回路２２６は、制御信号ＳＣＲＣを一方の入力ノードに受け他方にラッチ回路９８の一方の出力信号を受けるＮＡＮＤ回路２２８６と、一方の入力ノードに制御信号ＳＣＲＣを受け、他方の入力ノードにラッチ回路２２４の他方の出力を受けるＮＡＮＤ回路２２８８と、ＮＡＮＤ回路２２８６の出力によりゲート電位が制御され、ソースに階層電源電圧Ｓ−ＧＮＤ（サブ接地線の電圧）を受けるＮチャネルＭＯＳトランジスタ２２９０と、ゲートに、ＮＡＮＤ回路２２８８の出力を受け、ソースに階層電源電圧Ｓ−ＶＣＣ（サブ電源線の電圧）を受けるＰチャネルＭＯＳトランジスタ２２９２とを含む。このＮチャネルＭＯＳトランジスタ２２９０のドレインと、ＰチャネルＭＯＳトランジスタ２２９２のドレインとが接続され、この接続ノードの電位レベルがドライバ回路２２６の出力電位となっている。
【０１５７】
レベル保持回路２２８は、制御信号ＳＣＲＣ２により活性化されるラッチ回路である。制御信号ＳＣＲＣ２は、制御信号ＳＣＲＣと同時に活性化され、後述する図１６における時刻ｔ６において、制御信号ＳＣＲＣが不活性化するのに応じて、不活性となる信号である。
【０１５８】
図１６は、図１２に示したプリデコード回路３００の動作を説明するためのタイミングチャートである。
【０１５９】
図１６において、信号Ｂ０〜Ｂ３はバンクアドレスを示す信号であり、信号Ｒｏｗはロウ系（行系）の回路動作の活性化を指示するロウ系アクセス識別信号であり、信号Ｃｌｍはコラム系（列系）の回路動作の活性化を指示するコラム系アクセス識別信号であり、信号ＡＣＴはバンク活性化信号である。
【０１６０】
さらに、フラグ信号はバンクがアクセスされた（バンクがヒットした）のを受けてレベル保持回路２０８に保持された信号であり、信号ＰＣは選択されたバンクのプリチャージ動作を指示するプリチャージ信号であり、信号ＡＰＣはすべてのバンクのプリチャージ動作を指示するオールバンクプリチャージ信号である。
【０１６１】
信号ｌ．ＥＱはレベル保持回路２２８により保持されるローカルビット線イコライズ信号であり、信号ｌ．ＲＸＴはレベル保持回路２３８により保持されるローカルワード線活性化信号であり、信号ｌ．ＳＥはレベル保持回路２４８により保持されるローカルセンスアンプ活性化信号であり、電位ＭＷＬはメモリセルブロック（バンク）内のメインワード線の電位レベルである。
【０１６２】
信号Ａｄｄ．ラッチは、レベル保持回路２５６に保持されるアドレス信号である。
【０１６３】
次に、動作について説明する。
時刻ｔ１におけるクロック信号ＣＬＫの立上がりのエッジにおいて、デコードされたバンクアドレスのうちビットＢ３が活性状態であって、対応するバンクの選択が行なわれる。このとき、信号Ｒｏｗも活性状態であるため、これに応じて、ワンショットパルス発生回路２０４から活性なワンショットパルスが出力される。これに応じて、コマンドバス５３ｂにより伝達されている活性状態の信号ＡＣＴがドライバ回路２０６によりドライブされ、レベル保持回路２０８に、この活性な信号ＡＣＴのレベルがフラグ信号として保持される。
【０１６４】
フラグ信号の活性化に応じて、ラッチ回路９８には、コマンドバス５３ｂにより伝達された信号ＥＱのレベルが保持される。
【０１６５】
時刻ｔ１においては、制御信号ＳＣＲＣもＨレベルとなって、階層電源領域中の回路は、すべて電源電圧ＶＣＣと接地電圧ＶＳＳとを受けて動作している。
【０１６６】
ラッチ回路９８に取込まれた信号ＥＱのレベルは、ドライバ回路２２６によりドライブされ、レベル保持回路２２８に内部イコライズ信号ｌ．ＥＱとして保持される。
【０１６７】
制御信号ＳＣＲＣ２は、レベル保持回路２２８、２３８、２４８のリセットを行う信号であり、信号ＲＤＤＲＶは、ドライバ回路２５４の動作を制御する信号である。時刻ｔ１において、バンクアドレス信号Ｂ３および信号Ｒｏｗが活性状態となっていることに応じて、活性状態となっている信号ＡＣＴのレベルがコマンドバス５３ｂからレベル保持回路２０８に取込まれ、レベル保持回路２０８から出力されるフラグのレベルがＨレベルに変化する。これに応じて、ドライバ制御回路３０２から出力されるドライバ制御信号ＲＤＤＲＶがＨレベルとなる。また、制御信号ＳＣＲＣおよびＳＣＲＣ２も活性状態となる。
【０１６８】
一方、時刻ｔ２において、コマンドバス５３ｂにより伝達される信号ＲＸＴが、活性状態となり、このレベルがラッチ回路２３４に取込まれる。これに応じて、レベル保持回路２３８は、内部ワード線活性化信号ｌ．ＲＸＴのレベルを活性状態に保持する。
【０１６９】
続いて、時刻ｔ３において、コマンドバス５３ｂにより伝達された信号ＳＥのレベルが活性状態となり、このレベルがラッチ回路２４４に取込まれる。 これに応じてレベル保持回路２４８は、内部センスアンプ活性化信号ｌ．ＳＥのレベルを活性状態に保持する。
【０１７０】
内部ワード線活性化信号ｌ．ＲＸＴの活性化に応じて、選択された行の主ワード線の電位レベルがＨレベルに変化する。
【０１７１】
一方、アドレスバス５０ｃを介して伝達されたアドレス信号は、ラッチ回路１００によりラッチされ、プリデコーダ２５２によりプリデコードされた後、ドライバ２５４によりドライブされ、ロウプリデコーダ線ＰＤＬのレベルが、それぞれ対応するレベルへと駆動される。ロウプリデコーダ線ＰＤＬのレベルによりプリデコーダ２５２により時刻ｔ４において、制御信号ＳＣＲＣはＬレベルに変化する。信号ＲＤＤＲＶも時刻ｔ４でＬレベルに変化する。
【０１７２】
すなわち、時刻ｔ１から時刻ｔ４までの期間が、１個のバンクの合計の回路の動作に必要とされる期間である。
【０１７３】
制御信号ＳＣＲＣが不活性状態となることにより、階層電源領域中に含まれる回路は、リーク電流が小さくなるモードへと移行する。
【０１７４】
これに対し、レベル保持回路２２８、２３８および２４８からそれぞれ出力される内部イコライズ信号ｌ．ＥＱ、内部ワード線活性化信号ｌ．ＲＸＴおよび内部センスアンプ活性化信号ｌ．ＳＥは、そのレベルを保持する。
【０１７５】
時刻ｔ５におけるクロック信号ＣＬＫの立上がりのエッジにおいて、バンク信号Ｂ３および信号Ｒｏｗが活性化状態となり、かつプリチャージ信号ＰＣが活性状態となることにより、ドライバ回路２１０を介して入力された信号ＰＣのレベルを受けて、ワンショットパルス発生回路２１４から出力される信号により、インバータ２２２、２３２および２４２が駆動され、ラッチ回路９８、２３４および２４４のレベルがリセットされる。
【０１７６】
一方、制御信号ＳＣＲＣも時刻ｔ５において活性状態となるので、これに応じて、信号ｌ．ＥＱ、ｌ．ＲＸＴおよびｌ．ＳＥもそのレベルをリセットする。また、ラッチ回路１００の保持するレベルも制御信号ＳＣＲＣの活性化に応じてリセットされ、これに応じて、ロウプリデコード線ＰＤＬのレベルもリセットされる。
【０１７７】
すなわち、時刻ｔ４からｔ５の期間においては、リーク電流を減少させるために、階層電源領域中に含まれる回路はリセットされてしまうが、信号ｌ．ＥＱ、信号ｌ．ＲＸＴ、信号ｌ．ＳＥおよびロウプリデコーダ線ＰＤＬのレベルは、すべてそのレベルを保持していることになる。
【０１７８】
以上のような構成とすることで、各々独立して動作するバンクに対して、アドレスバスを共通に設ける構成とし、アドレスバスの占有面積を減少させることが可能である。
【０１７９】
しかも、選択され、活性化されたバンクに対するコマンド信号およびアドレス信号の取込を行なうための一定期間（時刻ｔ１から時刻ｔ４までの期間）が終了した後は、階層電源領域中に含まれる回路については、リーク電流を低減することが可能であるため、待機状態におけるリーク電流を減少させるばかりでなく、バンクが活性状態となっている期間中のリーク電流をも低減させることが可能となる。
【０１８０】
［実施の形態７］
上記図８および図１０に示された実施の形態４および５におけるラッチ回路は、図１７に示されたＳＤＲＡＭのコラムプリデコーダ中のラッチ回路１０２および１０４に用いることができる。他のラッチ回路５２４，５３４，５４８も同様である。ラッチ回路１０２は、コラム系のコマンド信号Ｒｅａｄ，Ｗｒｉｔｅ，ＡＴＰＣ，ＢＥＮＤ，ＴＥＲＭ，ＰＣＣＭＰをラッチする。ラッチ回路１０４は、コラムアドレス信号をラッチする。
【０１８１】
ラッチ回路１０２においては、図１８に示されるように、トランジスタ８０のゲートにＰチャネルＭＯＳトランジスタ１０２１が接続され、トランジスタ８２のゲートにＰチャネルＭＯＳトランジスタ１０２２が接続される。トランジスタ１０２１および１０２２のゲートには、バンク活性時に生成されるフラグ信号ＢＡＣＴが与えられる。また、ラッチ回路１０２においては、ワイヤードＯＲ回路５１６（図１７）を形成するＮチャネルＭＯＳトランジスタ１０２４〜１０２８が設けられる。
【０１８２】
バンク活性化の際に活性化サイクルの属性を認識させるために通常はＣＭＯＳ論理回路で構成する部分も判定の高速化を図るためにワイヤードＯＲ回路５１６で構成する。リセット系の信号（オ−トプリチャージＡＴＰＣ、バーストエンドＢＥＮＤ、ターミネーションＴＥＲＭのワイヤードＯＲ論理出力がトランジスタ８２のゲートに与えられ、バンク活性化系の信号（バンクヒットＢＨ）がトランジスタ８０のゲートに与えられ、ラッチ回路７６のＨまたはＬレベルを決定することによりフラグとしてのラッチの動作を決定する。バンク活性化の際、バンクヒット信号ＢＨの入力に応じてトランジスタ８０のゲート電圧はＨレベルになり、トランジスタ８２のゲート電圧はＬレベルとなり、ラッチ回路７６の出力信号／ＢＢはＬレベルになり、出力信号ＢＢはＨレベルになる。バンクの動作終了とともに、バーストエンド信号ＢＥＮＤが入力されると、このときバンクヒット信号ＢＨはＬレベルのため、トランジスタ８０のゲート電圧はＬレベルになり、トランジスタ８２のゲート電圧はＬレベルとなり、ラッチ回路７６の出力信号／ＢＢはＨレベルになり、出力信号ＢＢはＬレベルになり、ラッチ回路７６がリセットされる。
【０１８３】
一方、ラッチ回路１０４においては、図１９に示されるように、トランジスタ８０のゲートにＰチャネルＭＯＳトランジスタ１０４１が接続され、トランジスタ８２のゲートにＰチャネルＭＯＳトランジスタ１０４２が接続される。トランジスタ１０４１および１０４２のゲートには、ワンショットパルス発生回路５１２からのバンクヒット信号ＢＨが与えられる。
【０１８４】
［コラムプリデコーダの詳細］
以下、このＳＤＲＡＭのコラムプリデコーダの詳細を参考までに説明する。
【０１８５】
図１７は、コラムプリデコーダ４００の構成を示す概略ブロック図である。図１７を参照して、コマンドバス５３ｂを介して、読出動作を指示するためのリード系アクセス識別信号ＲＥＡＤと、書込動作を指示するためのライト系アクセス識別信号ＷＲＩＴＥと、オートプリチャージ動作を指示するためのオートプリチャージ識別信号ＡＴＰＣと、各バンク毎にバースト動作の終了を指示するためのバースト終了識別信号ＢＥＮＤと、コラム選択動作中に他のバンクが選択された場合、このコラム選択動作を強制的に終了させることを指示するターミネーション識別信号ＴＥＲＭと、プリチャージ動作の終了を指示するためのプリチャージ動作識別信号ＰＣＣＭが伝達される。
【０１８６】
また、信号ＢＡＣＴは、バンクの選択に伴い、レベル保持回路２０８（図１２）に保持されるフラグ信号である。
【０１８７】
コラムプリデコーダ回路３４は、コマンドバス５３ｂにより伝達される信号Ｃｌｍと対応するバンクアドレス信号Ｂ３を受けるＡＮＤ回路５１０と、ＡＮＤ回路５１０の出力が活性化するのに応じてワンショットパルス信号を出力するワンショットパルス発生回路５１２と、フラグ信号ＢＡＣＴの活性化に応じて活性化され、ワンショットパルス発生回路５１２の出力をドライブするドライブ回路５１４と、信号ＡＴＰＣ、信号ＢＥＮＤおよび信号ＴＥＲＭを受けるＯＲ回路５１６と、ドライブ回路５１４の出力によりセットされ、ワイヤードＯＲ回路５１６の出力によりリセットされ、コラム系の動作が活性化されたことを示すコラムフラグ信号Ｃｏｌ．ＦＬＡＧを出力するラッチ回路１０２とを含む。
【０１８８】
コラムプリデコーダ回路３４はさらに、コラムフラグ信号Ｃｏｌ．ＦＬＡＧの活性化に応じて活性化され、コマンドバス５３ｂにより伝達された信号ＲＥＡＤをドライブするインバータ回路５２０と、信号ＷＲＩＴＥ、信号ＡＴＰＣ、信号ＢＥＮＤおよび信号ＴＥＲＭを受けるＯＲ回路５２２と、インバータ回路５２０の出力によりセットされ、ワイヤードＯＲ回路５２２の出力によりリセットされ、読出動作が活性化されたことを示すリードフラグ信号ＲＥＡＤ．ＦＬＡＧを出力するラッチ回路５２４とを含む。
【０１８９】
コラムプリデコーダ回路３４はさらに、コラムフラグ信号Ｃｏｌ．ＦＬＡＧの活性化に応じて活性化され、コマンドバス５３ｂにより伝達された信号ＷＲＩＴＥをドライブするインバータ回路５３０と、信号ＲＥＡＤ、信号ＡＴＰＣ、信号ＢＥＮＤおよび信号ＴＥＲＭを受けるＯＲ回路５３２と、インバータ回路５３０の出力によりセットされ、ワイヤードＯＲ回路５３２の出力によりリセットされ、書込動作が活性化されたことを示すライトフラグ信号ＷＲＩＴＥ．ＦＬＡＧを出力するラッチ回路５３４とを含む。
【０１９０】
コラムプリデコーダ回路３４はさらに、コラムフラグ信号Ｃｏｌ．ＦＬＡＧを受けて所定クロック時間遅延するシフト回路５４２と、フラグ信号ＢＡＣＴおよびシフト回路５４２の出力を受けるＯＲ回路５４０と、ＯＲ回路５４０の出力の活性化に応じて活性化され、コマンドバス５３ｂにより伝達された信号ＡＴＰＣをドライブするインバータ回路５４４と、コマンドバス５３ｂにより伝達された信号ＰＣＣＭＰを受けるインバータ回路５４６と、インバータ回路５４４の出力によりセットされ、インバータ回路５４６の出力によりリセットされ、オートプリチャージ動作が活性化されたことを示すオートプリチャージフラグ信号ＡＴＰＣ．ＦＬＡＧを出力するラッチ回路５４８とを含む。
【０１９１】
コラムプリデコーダ回路３４はさらに、ワンショットパルス発生回路５１２の出力信号に応じて活性化され、アドレスバス５０ｃにより伝達されたコラム信号を取りこむラッチ回路５５０を含む。ラッチ回路５５０は、制御信号ＳＣＲＣの活性化に応じてリセットされる。
【０１９２】
コラムプリデコーダ回路３４はさらに、ラッチ回路５５０に保持されたコラムアドレスの下位ビットに応じて、活性化する列選択線（図示せず）に対応するアドレス信号の下位ビットを調整する偶数ビット調整回路５５２および奇数ビット調整回路５５４と、ラッチ回路５５０からの上位ビットデータをプリデコードするプリデコーダ５５６と、偶数ビット調整回路５５２からの下位ビットデータをプリデコードするプリデコーダ５５７と、奇数ビット調整回路５５４からの下位ビットデータをプリデコードするプリデコーダ５５８と、信号ＲＥＡＤまたは信号ＷＲＩＴＥにより活性化され、プリデコーダ５５６、５５７および５５８からのプリデコード信号を所定数のクロック（たとえば、２クロック）だけ遅延して出力するシフト回路５６０と、冗長デコーダ（図示せず）からのアドレスが欠陥アドレスに相当しないことを示す信号Ｍｉｓｓに応じて活性化され、シフト回路５６０からの出力を受けてコラムプリデコード線のレベルをシフト回路５６０の出力信号に応じてドライブするドライブ回路５６２を含む。
【０１９３】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内のすべての変更が含まれることが意図されている。
【０１９４】
【発明の効果】
以上のようにこの発明によれば、論理回路から供給されるべき出力信号の論理レベルに応じて論理回路をメイン電源線とサブ接地線との間またはサブ電源線とメイン接地線との間に選択的に接続するように構成したため、出力信号の論理レベルが不定の論理回路であっても階層電源構成を採用することによりサブスレッショルドリーク電流を低減することができる。
【０１９５】
また、論理回路から供給されるべき出力信号の論理レベルに応じて接地電圧よりも低い電圧をサブ接地線に供給したりまたは電源電圧よりも高い電圧をサブ電源線に供給したりするように構成したため、出力信号の論理レベルが不定の論理回路であっても階層電源構成を採用することによりサブスレッショルドリーク電流を低減することができる。
【０１９６】
また、電源電圧を常に受けるラッチ固定電源線と接地電圧を常に受けるラッチ固定接地線との間にラッチ回路を接続し、待機モード時にラッチ回路への入力信号を遮断するように構成したため、ランダムな信号がラッチ回路に入力されるのを防止することができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による半導体回路装置の構成を示す回路図である。
【図２】 図１に示された電源セレクタの構成を示す回路図である。
【図３】 図１に示されたラッチ回路の構成を示す回路図である。
【図４】 この発明の実施の形態２による半導体回路装置の構成を示す回路図である。
【図５】 図４に示された電源セレクタの構成を示す回路図である。
【図６】 この発明の実施の形態３による半導体回路装置の構成を示す回路図である。
【図７】 図６に示されたラッチ回路および駆動回路の構成を示す回路図である。
【図８】 この発明の実施の形態４による半導体回路装置の構成を示す回路図である。
【図９】 図８に示された半導体回路装置の動作を示すタイミング図である。
【図１０】 この発明の実施の形態５による半導体回路装置の構成を示す回路図である。
【図１１】 図１０に示された半導体回路装置の動作を示すタイミング図である。
【図１２】 この発明の実施の形態６によるＳＤＲＡＭにおけるロウプリデコーダの構成を示すブロック図である。
【図１３】 図１２に示された回路部分ＸＩＩＩの詳細な構成を示す回路図である。
【図１４】 図１３に示されたラッチ回路の構成を示す回路図である。
【図１５】 図１２に示されたアドレス信号を受けるラッチ回路の構成を示す回路図である。
【図１６】 図１２に示されたＳＤＲＡＭの動作を示すタイミング図である。
【図１７】 この発明の実施の形態７によるＳＤＲＡＭにおけるコラムプリデコーダの構成を示すブロック図である。
【図１８】 図１７に示されたコマンド信号を受けるラッチ回路の構成を示す回路図である。
【図１９】 図１７に示されたアドレス信号を受けるラッチ回路の構成を示す回路図である。
【図２０】 図１２に示されたロウプリデコーダおよび図１７に示されたコラムプリデコーダを含むＳＤＲＡＭの全体構成を示すブロック図である。
【符号の説明】
１０ メイン電源線、１２ サブ電源線、１４，６２ ＰチャネルＭＯＳトランジスタ、２０，８０，８２ ＮチャネルＭＯＳトランジスタ、１６ メイン接地線、１８ サブ接地線、２２，２４ バッファ電源線、２６，２８ バッファ接地線、３０，３２，４６，７８ ＣＭＯＳインバータ回路、３４，３６，３８，４０，５８，６０ 電源セレクタ、４４，６８，７６，８４，９８，１００，１０２，１０４ ラッチ回路、６４ ラッチ固定電源線、６６ ラッチ固定接地線、７０ ラッチ駆動電源線、７２ ラッチ駆動接地線、７４，８６，８８，９０，９２，９４，９６ 駆動回路。
【発明の属する技術分野】
この発明は、半導体回路装置に関し、さらに詳しくは、階層電源構成を有する半導体回路装置に関する。
【０００２】
【従来の技術】
近年の半導体メモリにおいては、動作電源電圧の低下に伴い、トランジスタのしきい値も低下させる傾向にある。トランジスタのしきい値を低下させると、サブスレッショルドリーク電流が増大することになるが、これを防止するために、種々のＳＣＲＣ（Subthreshold Current Reduced Cntrol ）技術が開発されている（たとえば特開平６−２３７１６４号公報参照）。
【０００３】
一方、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）の内部制御はロウ系およびコラム系の動作に分割されているが、近年の多バンク化や各バンクごとの独立動作化に伴い、バンク制御用の回路構成が複雑になり、また、チップ全体としての回路数が増加し、その結果、待機時のリーク電流が増加する傾向にある。
【０００４】
上述したＳＣＲＣ技術によれば、このような待機時におけるサブスレッショルドリーク電流を低減するために、メイン電源線およびメイン接地線の他にサブ電源線およびサブ接地線を設け、待機時にＨ（論理ハイ）レベルの信号を出力するＣＭＯＳインバータ回路のような論理回路をメイン電源線とサブ電源線との間に接続し、Ｌ（論理ロー）レベルの信号を出力するＣＭＯＳインバータ回路のような論理回路をサブ電源線とメイン接地線との間に接続し、待機時にサブ電源線およびサブ接地線をそれぞれメイン電源線およびメイン接地線から電気的に切離すようにした階層電源構成が提案されている。
【０００５】
このような階層電源構成においては、Ｈレベルの信号を出力するＣＭＯＳインバータ回路中のＰチャネルＭＯＳトランジスタのソースはメイン電源線に接続されているが、ＮチャネルＭＯＳトランジスタのソースはサブ接地線に接続されている。そのため、待機時にはＮチャネルＭＯＳトランジスタのソース電位は接地電位よりも高くなり、その結果、ＮチャネルＭＯＳトランジスタのサブスレッショルドリーク電流が低減される。一方、Ｌレベルの信号を出力するＣＭＯＳインバータ回路中のＮチャネルＭＯＳトランジスタのソースはメイン接地線に接続されているが、ＰチャネルＭＯＳトランジスタのソースはサブ電源線に接続されている。そのため、待機時にＰチャネルＭＯＳトランジスタのソース電位は電源電位よりも低くなり、その結果、このＰチャネルＭＯＳトランジスタのサブスレッショルドリーク電流が低減される。
【０００６】
【発明が解決しようとする課題】
待機時における出力信号の論理レベルが定かな論理回路については上述した階層電源構成を採用することができるが、定かでない論理回路については階層電源構成を採用することができない。そのため、このような論理回路についてはメイン電源線とメイン接地線との間に接続せざるを得ず、待機時におけるサブスレッショルドリーク電流を低減することができなかった。
【０００７】
特にラッチ回路においては、待機時にいずれの論理レベルの信号がラッチされるか定かでないため、上述した階層電源構成によりサブスレッショルドリーク電流を低減することはできなかった。
【０００８】
この発明の目的は、待機時における出力信号の論理レベルが不定の論理回路についてもサブスレッショルドリーク電流を低減することが可能な半導体回路装置を提供することである。
【０００９】
この発明のもう１つの目的は、ラッチ回路におけるサブスレッショルドリーク電流を低減することが可能な半導体回路装置を提供することである。
【００１０】
【課題を解決するための手段】
この発明の１つの局面に従うと、動作モードおよび待機モードを有する半導体回路装置は、メイン電源線と、サブ電源線と、第１のスイッチング素子と、メイン接地線と、サブ接地線と、第２のスイッチング素子と、第１のバッファ電源線と、第１のバッファ接地線と、第２のバッファ電源線と、第２のバッファ接地線と、複数の第１の論理回路と、複数の第２の論理回路と、選択手段とを備える。メイン電源線は、電源電圧を受ける。第１のスイッチング素子は、メイン電源線とサブ電源線との間に接続され、動作モード時にオンになりかつ待機モード時にオフになる。メイン接地線は、接地電圧を受ける。第２のスイッチング素子は、メイン接地線とサブ接地線との間に接続され、動作モード時にオンになりかつ待機モード時にオフになる。第１の論理回路の各々は、第１のバッファ電源線と第１のバッファ接地線との間に接続され、待機モード時に第１の論理レベルの出力信号を供給する。第２の論理回路の各々は、第２のバッファ電源線と第２のバッファ接地線との間に接続され、待機モード時に第１の論理レベルと相補的な第２の論理レベルの出力信号を供給する。選択手段は、待機モード時に複数の第１の論理回路が第１の論理レベルとして論理ハイレベルの信号を供給しかつ複数の第２の論理回路が第２の論理レベルとして論理ローレベルの出力信号を供給するとき、第１のバッファ電源線をメイン電源線に接続し、第１のバッファ接地線をサブ接地線に接続し、第２のバッファ電源線をサブ電源線に接続しかつ第２のバッファ接地線をメイン接地線に接続する。選択手段はまた、待機モード時に複数の第１の論理回路は第１の論理レベルとして論理ローレベルの出力信号を供給しかつ複数の第２の論理回路が第２の論理レベルとして論理ハイレベルの出力信号を供給するとき、第１のバッファ電源線をサブ電源線に接続し、第１のバッファ接地線をメイン接地線に接続し、第２のバッファ電源線をメイン電源線に接続し、かつ第２のバッファ接地線をサブ接地線に接続する。
【００１１】
好ましくは、上記選択手段は、第１のセレクタと、第２のセレクタと、第３のセレクタと、第４のセレクタとを含む。第１のセレクタは、メイン電源線またはサブ電源線を選択して第１のバッファ電源線に接続する。第２のセレクタは、メイン接地線またはサブ接地線を選択して第１のバッファ接地線に接続する。第３のセレクタは、メイン電源線またはサブ電源線を選択して第２のバッファ電源線に接続する。第４のセレクタは、メイン接地線またはサブ接地線を選択して第２のバッファ接地線に接続する。
【００１２】
さらに好ましくは、上記第１のセレクタは、第１のＰチャネルＭＯＳトランジスタと、第２のＰチャネルＭＯＳトランジスタとを含む。第１のＰチャネルＭＯＳトランジスタは、メイン電源線と第１のバッファ電源線との間に接続される。第２のＰチャネルＭＯＳトランジスタは、サブ電源線と第１のバッファ電源線との間に接続される。上記第２のセレクタは、第１のＮチャネルＭＯＳトランジスタと、第２のＮチャネルＭＯＳトランジスタとを含む。第１のＮチャネルＭＯＳトランジスタは、メイン接地線と第１のバッファ接地線との間に接続される。第２のＮチャネルＭＯＳトランジスタは、サブ接地線と第１のバッファ接地線との間に接続される。上記第３のセレクタは、第３のＰチャネルＭＯＳトランジスタと、第４のＰチャネルＭＯＳトランジスタとを含む。第３のＰチャネルＭＯＳトランジスタは、メイン電源線と第２のバッファ電源線との間に接続される。第４のＰチャネルＭＯＳトランジスタは、サブ電源線と第２のバッファ電源線との間に接続される。上記第４のセレクタは、第３のＮチャネルＭＯＳトランジスタと、第４のＮチャネルＭＯＳトランジスタとを含む。第３のＮチャネルＭＯＳトランジスタは、メイン接地線と第２のバッファ接地線との間に接続される。第４のＮチャネルＭＯＳトランジスタは、サブ接地線と第２のバッファ接地線との間に接続される。
【００１３】
上記半導体回路装置においては、論理回路から供給されるべき出力信号の論理レベルに応じて論理回路がメイン電源線とサブ接地線との間またはサブ電源線とメイン接地線との間に選択的に接続されるため、待機モード時における出力信号の論理レベルが不定の論理回路であっても階層電源構成の採用によりサブスレッショルドリーク電流が低減される。
【００１４】
この発明のもう１つの局面に従うと、動作モードおよび待機モードを有する半導体回路装置は、メイン電源線と、サブ電源線と、第１のスイッチング素子と、メイン接地線と、サブ接地線と、第２のスイッチング素子と、複数の第１の論理回路と、複数の第２の論理回路と、電圧供給手段とを備える。メイン電源線は、電源電圧を受ける。第１のスイッチング素子は、メイン電源線とサブ電源線との間に接続され、動作モード時にオンになりかつ待機モード時にオフになる。メイン接地線は、接地電圧を受ける。第２のスイッチング素子は、メイン接地線とサブ接地線との間に接続され、動作モード時にオンになりかつ待機モード時にオフになる。第１の論理回路の各々は、メイン電源線とサブ接地線との間に接続され、待機モード時に第１の論理レベルの出力信号を供給する。第２の論理回路の各々は、サブ電源線とメイン接地線との間に接続され、待機モード時に第１の論理レベルと相補的な第２の論理レベルの出力信号を供給する。電圧供給手段は、待機モード時に複数の第１の論理回路が第１の論理レベルとして論理ローレベルの出力信号を供給しかつ複数の第２の論理回路が第２の論理レベルとして論理ハイレベルの出力信号を供給するとき接地電圧よりも低い電圧をサブ接地線に供給する。電圧供給手段はまた、待機モード時に複数の第１の論理回路が第１の論理レベルとして論理ハイレベルの出力信号を供給してかつ複数の第２の論理回路が第２の論理レベルとして論理ローレベルの出力信号を供給するとき電源電圧よりも高い電圧をサブ電源線に供給する。
【００１５】
好ましくは、上記電圧供給手段は、第１のセレクタと、第２のセレクタとを含む。第１のセレクタは、サブ電源線を電源電圧よりも高い電圧を受けるノードに選択的に接続する。第２のセレクタは、サブ接地線を接地電圧よりも低い電圧を受けるノードに選択的に接続する。
【００１６】
さらに好ましくは、上記第１のセレクタは、電源電圧よりも高い電圧を受けるノードとサブ電源線との間に接続されたＰチャネルＭＯＳトランジスタを含む。上記第２のセレクタは、接地電圧よりも低い電圧を受けるノードとサブ接地線との間に接続されたＮチャネルＭＯＳトランジスタを含む。
【００１７】
上記半導体回路装置においては、論理回路から供給されるべき出力信号の論理レベルに応じて接地電圧よりも低い電圧がサブ接地線に供給されたりまたは電源電圧よりも高い電圧がサブ電源線に供給されたりするため、出力信号の論理レベルが不定な論理回路であっても階層電源構成の採用によりサブスレッショルドリーク電流が低減される。
【００１８】
この発明のさらにもう１つの局面に従うと、動作モードおよび待機モードを有する半導体回路装置は、メイン電源線と、スイッチング素子と、メイン接地線と、ラッチ固定電源線と、ラッチ固定接地線と、複数の論理回路と、ラッチ回路と、遮断手段とを備える。スイッチング素子は、電源電圧を受けるノードとメイン電源線との間に接続され、動作モード時にオンになりかつ待機モード時にオフになる。ラッチ固定電源線は、電源電圧を受ける。ラッチ固定接地線は、接地電圧を受ける。論理回路の各々は、メイン電源線とメイン接地線との間に接続される。ラッチ回路は、ラッチ固定電源線とラッチ固定接地線との間に接続される。遮断手段は、待機モード時にラッチ回路への信号入力を遮断する。
【００１９】
好ましくは、上記遮断手段は、ラッチ駆動電源線と、駆動手段と、インバータ回路とを含む。駆動手段は、動作モード時に電源電圧をラッチ駆動電源線に供給し、待機モード時に接地電圧またはそれよりも低い電圧をラッチ駆動電源線に供給する。インバータ回路は、ラッチ駆動電源線からの電圧を受け、ラッチ回路への信号入力経路に挿入される。
【００２０】
あるいは、上記遮断手段は、ラッチ駆動接地線と、第１の駆動手段と、第１のトランジスタと、第２のトランジスタとを含む。第１の駆動手段は、動作モード時に接地電圧をラッチ駆動接地線に供給し、待機モード時に接地電圧よりも高い電圧をラッチ駆動接地線に供給する。第１のトランジスタは、ラッチ回路の一方の入力ノードとラッチ駆動接地線との間に接続され、第１の信号を受けるゲートを有する。第２のトランジスタは、ラッチ回路の当該他方の入力ノードとラッチ駆動接地線との間に接続され、第１の信号と相補的な第２の信号を受けるゲートを有する。
【００２１】
さらに好ましくは、上記遮断手段はさらに、第２の駆動手段と、第３の駆動手段とを含む。第２の駆動手段は、動作モード時に電源電圧をラッチ固定電源線に供給し、待機モード時に電源電圧よりも高い電圧をラッチ固定電源線に供給する。第３の駆動手段は、動作モード時に接地電圧をラッチ固定接地線に供給し、待機モード時に接地電圧よりも高い電圧をラッチ固定接地線に供給する。
【００２２】
あるいは、上記遮断手段は、ラッチ駆動接地線と、第１のトランジスタと、第２のトランジスタと、第１の駆動手段と、第２の駆動手段と、第３の駆動手段とを含む。第１のトランジスタは、ラッチ回路の一方の入力ノードとラッチ駆動接地線との間に接続され、第１の信号を受けるゲートを有する。第２のトランジスタは、ラッチ回路の当該他方の入力ノードとラッチ駆動接地線との間に接続され、第１の信号と相補的な第２の信号を受けるゲートを有する。第１の駆動手段は、動作モードにおける第１および第２の信号の入力中に接地電圧をラッチ駆動接地線に一時的に供給し、それ以外の時に電源電圧をラッチ駆動接地線に供給する。第２の駆動手段は、動作モード時に電源電圧をラッチ固定電源線に供給し、待機モード時に電源電圧よりも高い電圧をラッチ固定電源線に供給する。第３の駆動手段は、動作モードにおける第１および第２の信号の入力中に電源電圧をラッチ固定接地線に一時的に供給し、動作モードにおけるそれ以外の時に接地電圧をラッチ固定接地線に供給し、待機モード時に接地電圧よりも高い電圧をラッチ固定接地線に供給する。
【００２３】
上記半導体回路装置においては、待機モード時にスイッチング素子がオフになるので、論理回路中にサブスレッショルドリーク電流はほとんど流れない。しかしながら、電源電圧および接地電圧はラッチ回路に供給されるので、ラッチ回路は待機モード中も継続して信号をラッチすることができる。しかも、待機モード時にラッチ回路への信号入力は遮断されるので、ラッチ回路がランダムな信号をラッチすることはない。
【００２４】
さらに好ましくは、上記半導体回路装置は、シンクロナスダイナミックランダムアクセスメモリである。上記ラッチ回路は、シンクロナスダイナミックランダムアクセスメモリにおけるロウ系のコマンド信号をラッチする。
【００２５】
あるいは、上記ラッチ回路は、シンクロナスダイナミックランダムアクセスメモリにおけるロウ系のアドレス信号をラッチする。
【００２６】
あるいは、上記ラッチ回路は、シンクロナスダイナミックランダムアクセスメモリにおけるコラム系のコマンド信号をラッチする。
【００２７】
あるいは、上記ラッチ回路は、シンクロナスダイナミックランダムアクセスメモリにおけるコラム系のアドレス信号をラッチする。
【００２８】
上記シンクロナスダイナミックランダムアクセスメモリにおいては、ラッチ回路は待機モード中も継続してロウまたはコラム系のコマンドまたはアドレス信号をラッチすることができる。
【００２９】
【発明の実施の形態】
以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
【００３０】
［実施の形態１］
図１は、この発明の実施の形態１による半導体回路装置の構成を示す回路図である。図１を参照して、この半導体回路装置は、メイン電源線１０と、サブ電源線１２と、ＰチャネルＭＯＳトランジスタ１４と、メイン接地線１６と、サブ接地線１８と、ＮチャネルＭＯＳトランジスタ２０と、バッファ電源線２２，２４と、バッファ接地線２６，２８と、ＣＭＯＳインバータ回路３０，３２と、電源セレクタ３４，３６，３８，４０とを備える。
【００３１】
メイン電源線１０は、電源電圧ＶＣＣを受ける。トランジスタ１４は、メイン電源線１０とサブ電源線１２との間に接続され、制御信号／ＳＣＲＣを受けるゲートを有する。制御信号／ＳＣＲＣは、動作モード時にＬレベルになり、待機モード時にＨレベルになる。したがって、トランジスタ１４は、動作モード時にオンになり、かつ待機モード時にオフになるスイッチング素子である。トランジスタ２０は、メイン接地線１６とサブ接地線１８との間に接続され、制御信号ＳＣＲＣを受けるゲートを有する。制御信号ＳＣＲＣは上記制御信号／ＳＣＲＣと相補的な信号であり、動作モード時にＨレベルになり、待機モード時にＬレベルになる。したがって、トランジスタ２０は、動作モード時にオンになり待機モード時にオフになるスイッチング素子である。
【００３２】
各インバータ回路３２は、バッファ電源線２２とバッファ接地線２６との間に接続され、待機モード時に第１の論理レベルの信号を出力する。各インバータ回路３０は、バッファ電源線２４とバッファ接地線２８との間に接続され、待機モード時に上記第１の論理レベルと相補的な第２の論理レベルの信号を出力する。
【００３３】
電源セレクタ３４は、メイン電源線１０またはサブ電源線１２を選択してバッファ電源線２２に接続する。より具体的には、電源セレクタ３４は、動作モード時にメイン電源線１０を選択してバッファ電源線２２に接続し、待機モード時にインバータ回路３２がＨレベルの信号を出力するときバッファ電源線２２をメイン電源線１０に接続し、他方、待機モード時にインバータ回路３２がＬレベルの信号を出力するときバッファ電源線２２をサブ電源線１２に接続する。
【００３４】
電源セレクタ３６は、メイン電源線１０またはサブ電源線１２を選択してバッファ電源線２４に接続する。より具体的には、電源セレクタ３６は、動作モード時にサブ電源線１２を選択してバッファ電源線２４に接続し、待機モード時にインバータ回路３０がＨレベルの信号を出力するときバッファ電源線２４をメイン電源線１０に接続し、他方、待機モード時にインバータ回路３０がＬレベルの信号を出力するときバッファ電源線２４をサブ電源線１２に接続する。
【００３５】
電源セレクタ３８は、メイン接地線１６またはサブ接地線１８を選択してバッファ接地線２６に接続する。より具体的には、電源セレクタ３８は、動作モード時にメイン接地線１６を選択してバッファ接地線２６に接続し、待機モード時にインバータ回路３２がＨレベルの信号を出力するときバッファ接地線２６をサブ接地線１８に接続し、他方、インバータ回路３２がＬレベルの信号を出力するときバッファ接地線２６をメイン接地線１６に接続する。
【００３６】
電源セレクタ４０は、メイン接地線１６またはサブ接地線１８を選択してバッファ接地線２８に接続する。より具体的には、電源セレクタ４０は、動作モード時にサブ接地線１８を選択してバッファ接地線２８に接続し、待機モード時にインバータ回路３０がＬレベルの信号を出力するときバッファ接地線２８をメイン接地線１６に接続し、他方、待機モード時にインバータ回路３０がＨレベルの信号を出力するときバッファ接地線２８をサブ接地線１８に接続する。
【００３７】
この半導体回路装置はさらに、ＣＭＯＳインバータ回路４２と、ラッチ回路４４とを備える。このインバータ回路４２は、待機モード時にかならずＬレベルの入力信号に応答してＨレベルの信号を出力する。そのため、このインバータ回路４２はメイン電源線１０とサブ接地線１８との間に接続される。一方、ラッチ回路４４は待機時にＨまたはＬレベルの信号をラッチし、その出力信号は１つに定まらない。そのため、ラッチ回路４４はメイン電源線１０とメイン接地線１６との間に接続される。
【００３８】
ここで、インバータ回路３０，３２，４２の各々は、ＰチャネルＭＯＳトランジスタ４６と、ＮチャネルＭＯＳトランジスタ４８とを含む。
【００３９】
図２は、電源セレクタ３６および４０の構成を示す回路図である。図２を参照して、電源セレクタ３６は、ＮＯＲ回路３６１と、インバータ回路３６２と、ＰチャネルＭＯＳトランジスタ３６３および３６４とを含む。電源セレクタ４０は、ＮＡＮＤ回路４０１と、インバータ回路４０２と、ＮチャネルＭＯＳトランジスタ４０３および４０４とを含む。
【００４０】
ＮＯＲ回路３６１は、ラッチ回路４４の出力信号（インバータ回路３０の入力信号）および制御信号ＳＣＲＣを受ける。ＮＯＲ回路３６１の出力信号はインバータ回路３６２を介してトランジスタ３６３のゲートに与えられるとともに、直接トランジスタ３６４のゲートに与えられる。したがって、制御信号ＳＣＲＣがＨレベルのとき、トランジスタ３６３はオフになり、トランジスタ３６４はオンになり、バッファ電源線２４はサブ電源線１２に短絡される。一方、制御信号ＳＣＲＣがＬレベルのとき、トランジスタ３６３および３６４はラッチ回路４４の出力信号に応答して交互にオンまたはオフになる。より具体的には、ラッチ回路４４の出力信号がＨレベルのとき、トランジスタ３６３はオフになり、トランジスタ３６４はオンになる。一方、ラッチ回路４４の出力信号がＬレベルのとき、トランジスタ３６３はオンになり、トランジスタ３６４はオフになる。
【００４１】
また、ＮＡＮＤ回路４０１は、ラッチ回路４４の出力信号（インバータ回路３０の入力信号）および制御信号／ＳＣＲＣを受ける。ＮＡＮＤ回路４０１の出力信号はインバータ回路４０２を介してトランジスタ４０３のゲートに与えられるとともに、直接トランジスタ４０４のゲートに与えられる。したがって、制御信号／ＳＣＲＣがＬレベルのとき、トランジスタ４０３はオフになり、トランジスタ４０４はオンになる。一方、制御信号／ＳＣＲＣがＬレベルのとき、トランジスタ４０３および４０４はラッチ回路４４の出力信号に応答して交互にオンまたはオフになる。より具体的には、ラッチ回路４４の出力信号がＨレベルのとき、トランジスタ４０３がオンになり、トランジスタ４０４がオフになる。一方、ラッチ回路４４の出力信号がＬレベルのとき、トランジスタ４０３はオフになり、トランジスタ４０４はオンになる。
【００４２】
電源セレクタ３４はこの電源セレクタ３６と同様に構成され、電源セレクタ３８はこの電源セレクタ４０と同様に構成される。
【００４３】
次に、上記のように構成された半導体回路装置の動作について説明する。
この半導体回路装置は、動作モードおよび待機モードを有し、まず動作モードにおいては制御信号ＳＣＲＣがＨレベルになり、制御信号／ＳＣＲＣがＬレベルになる。そのため、トランジスタ１４および２０がオンになり、サブ電源線１２およびサブ接地線１８がそれぞれメイン電源線１０およびメイン接地線１６に短絡される。
【００４４】
また、電源セレクタ３４によりバッファ電源線２２がサブ電源線１２に短絡され、電源セレクタ３６によりバッファ電源線２４がサブ電源線１２に短絡される。また、電源セレクタ３８によりバッファ接地線２６がサブ接地線１８に短絡され、電源セレクタ４０によりバッファ接地線２８がサブ接地線１８に短絡される。
【００４５】
動作モードにおいては上記の結果、バッファ電源線２２および２４は電源電圧ＶＣＣを受け、バッファ接地線２６および２８は接地電圧ＶＳＳを受ける。したがって、この半導体回路装置は通常どおり動作する。
【００４６】
一方、待機モードにおいては制御信号ＳＣＲＣがＬレベルになり、制御信号／ＳＣＲＣがＨレベルになる。そのため、トランジスタ１４および２０がオフになり、サブ電源線１２およびサブ接地線１８がそれぞれメイン電源線１０およびメイン接地線１６から電気的に切離される。
【００４７】
インバータ回路４２は待機モード時に常にＬレベルの入力信号を受けるため、常にＨレベルの出力信号をセット信号ＳＥＴとしてラッチ回路４４に供給する。ここで、インバータ回路４２中のＰチャネルＭＯＳトランジスタ４６のソースはメイン電源線１０に接続されているため、Ｈレベルの出力信号として電源電圧ＶＣＣが出力される。一方、ＮチャネルＭＯＳトランジスタ４８のソースはサブ接地線１８に接続されているため、このトランジスタ４８中に流れるサブスレッショルドリーク電流は低減される。
【００４８】
ラッチ回路４４は待機モード時に常にＨレベルのセット信号ＳＥＴを受けるが、リセット信号ＲＥＳＥＴは１つに定まらない。そのため、ラッチ回路４４は待機モード時にＨレベルの信号をラッチしたり、Ｌレベルの信号をラッチしたりする。
【００４９】
待機モードにおけるラッチ回路４４の出力信号のレベルが１つに定まらないため、待機モードにおけるインバータ回路３０，３２の各々の出力信号の論理レベルもまた１つに定まらない。より具体的には、ラッチ回路４４がＨレベルの信号を出力している場合は、各インバータ回路３０はＬレベルの信号を出力し、各インバータ回路３２はＨレベルの信号を出力することになる。一方、ラッチ回路４４がＬレベルの信号を出力している場合は、各インバータ回路３０はＨレベルの信号を出力し、各インバータ回路３２はＬレベルの信号を出力することになる。
【００５０】
ラッチ回路４４がＨレベルの信号を出力している場合は、電源セレクタ３６中のトランジスタ３６３はオフになりかつトランジスタ３６４はオンになり、これによりバッファ電源線２４はサブ電源線１２に短絡される。また、電源セレクタ４０中のトランジスタ４０３はオンになりかつトランジスタ４０４はオフになり、これによりバッファ接地線２８がメイン接地線１６に短絡される。
【００５１】
同様に、電源セレクタ３４によりバッファ電源線２２がメイン電源線１０に短絡され、電源セレクタ３８によりバッファ接地線２６がサブ接地線１８に短絡される。
【００５２】
上記の結果、Ｌレベルの信号を出力するインバータ回路３０はすべてサブ電源線１２とメイン接地線１６との間に接続されることになり、Ｈレベルの信号を出力するインバータ回路３２はすべてメイン電源線１０とサブ接地線１８との間に接続されることになる。そのため、インバータ回路３０のＰチャネルＭＯＳトランジスタ４６中に流れるサブスレッショルドリーク電流が低減されるとともに、インバータ回路３２のＮチャネルＭＯＳトランジスタ４８中に流れるサブスレッショルドリーク電流が低減される。
【００５３】
一方、ラッチ回路４４がＬレベルの信号を出力している場合は、電源セレクタ３６中のトランジスタ３６３がオンになりかつトランジスタ３６４がオフになり、これによりバッファ電源線２４がメイン電源線１０に短絡される。また、電源セレクタ４０中のトランジスタ４０３がオフになりかつトランジスタ４０４がオンになり、これによりバッファ接地線２８がサブ接地線１８に短絡される。同様に、電源セレクタ３４によりバッファ電源線２２がサブ電源線１２に短絡され、電源セレクタ３８によりバッファ接地線２６がメイン接地線１６に短絡される。
【００５４】
上記の結果、Ｈレベルの信号を出力するインバータ回路３０はすべてメイン電源線１０とサブ接地線１８との間に接続されることになり、Ｌレベルの信号を出力するインバータ回路３２はすべてサブ電源線１２とメイン接地線１６との間に接続されることになる。そのため、インバータ回路３０のＮチャネルＭＯＳトランジスタ４８中に流れるサブスレッショルドリーク電流が低減され、インバータ回路３２のＰチャネルＭＯＳトランジスタ４６中に流れるサブスレッショルドリーク電流が低減される。
【００５５】
ところで、ラッチ回路４４はメイン電源線１０とメイン接地線１６との間に接続されているが、このラッチ回路４４中に流れるサブスレッショルドリーク電流を低減するために、このラッチ回路４４は以下のように構成されるのが望ましい。
【００５６】
図３は、ラッチ回路４４の構成を示す回路図である。図３を参照して、このラッチ回路４４は、ＲＳフリップフロップを形成するために相互に接続されたＮＡＮＤ回路４４１および４４２と、ＮＡＮＤ回路４４１の電源側に互いに並列に接続されたＰチャネルＭＯＳトランジスタ４４３および４４４と、ＮＡＮＤ回路４４１の接地側に互いに並列に接続されたＮチャネルＭＯＳトランジスタ４４５および４４６と、ＮＡＮＤ回路４４２の電源側に互いに並列に接続されたＰチャネルＭＯＳトランジスタ４４７および４４８と、ＮＡＮＤ回路４４２の接地側に互いに並列に接続されたＮチャネルＭＯＳトランジスタ４４９および４５０と、ＮＡＮＤ回路４５１と、インバータ回路４５２および４５３と、ＮＡＮＤ回路４４１の出力ノードとメイン接地線１６との間に接続されたＮチャネルＭＯＳトランジスタ４５４と、メイン電源線１０とＮＡＮＤ回路４４２の出力ノードとの間に接続されたＰチャネルＭＯＳトランジスタ４５５とを含む。
【００５７】
ここで、トランジスタ４４３〜４５０のしきい値は、好ましくは、他のトランジスタ（たとえばＮＡＮＤ回路４４１，４４２中のトランジスタ）のしきい値よりも大きく設定される。
【００５８】
ＮＡＮＤ回路４５１はリセット信号ＲＥＳＥＴおよびパワーオンリセット信号／ＰＯＲを受ける。ＮＡＮＤ回路４５１の出力信号はインバータ４５２を介してＮＡＮＤ回路４４２に与えられる。パワーオンリセット信号／ＰＯＲは直接トランジスタ４５５のゲートに与えられるとともに、インバータ４５３を介してトランジスタ４５４のゲートに与えられる。このパワーオンリセット信号／ＰＯＲは電源投入時から所定期間だけＬレベルになるので、トランジスタ４５４および４５５はともにオンになる。そのため、ＮＡＮＤ回路４４１はＬレベルの信号を出力し、ＮＡＮＤ回路４４２はＨレベルの信号を出力する。このようにラッチ回路４４は電源投入時にリセットされる。
【００５９】
また、動作モードにおいては制御信号ＳＣＲＣがＨレベルになり、制御信号／ＳＣＲＣがＬレベルになるので、トランジスタ４４４，４４６，４４８，４５０かいずれもオンになる。ＮＡＮＤ回路４４１および４４２には電源電圧ＶＣＣおよび接地電圧ＶＳＳが供給されるため、このラッチ回路４４は通常どおり動作する。
【００６０】
一方、待機モードにおいては制御信号ＳＣＲＣがＬレベルになり、制御信号／ＳＣＲＣがＨレベルになるので、トランジスタ４４４，４４６，４４８，４５０はいずれもオフになる。このラッチ回路４４がＨレベルの信号を出力している場合、つまりＮＡＮＤ回路４４１がＨレベルの信号を出力しかつＮＡＮＤ回路４４２がＬレベルの信号を出力する場合、トランジスタ４４３および４４９がオンになり、トランジスタ４４５および４４７がオフになる。したがって、ＮＡＮＤ回路４４１からはＨレベルの出力信号として電源電圧ＶＣＣが出力されるが、ＮＡＮＤ回路４４１中に流れるサブスレッショルドリーク電流は低減される。また、ＮＡＮＤ回路４４２からはＬレベルの出力信号として接地電圧ＶＳＳが出力されるが、ＮＡＮＤ回路４４２中に流れるサブスレッショルドリーク電流は低減される。
【００６１】
一方、このラッチ回路４４がＬレベルの信号を出力している場合、つまりＮＡＮＤ回路４４１がＬレベルの信号を出力しかつＮＡＮＤ回路４４２がＨレベルの信号を出力する場合は、トランジスタ４４５および４４７がオンになり、トランジスタ４４３および４４９がオフになる。したがって、ＮＡＮＤ回路４４１からはＬレベルの出力信号として接地電圧ＶＳＳが出力されるが、ＮＡＮＤ回路４４１中に流れるサブスレッショルドリーク電流は低減される。また、ＮＡＮＤ回路４４２からはＨレベルの出力信号として電源電圧ＶＣＣが出力されるが、ＮＡＮＤ回路４４２中に流れるサブスレッショルドリーク電流は低減される。
【００６２】
以上のようにこの実施の形態１によれば、ラッチ回路４４の出力信号に応じてバッファ電源線２２がメイン電源線１０またはサブ電源線１２に接続されかつバッファ電源線２４がサブ電源線１２またはメイン電源線１０に接続されるとともに、バッファ接地線２６がサブ接地線１８またはメイン接地線１６に接続されかつバッファ接地線２８がメイン接地線１６またはサブ接地線１８に接続されるので、待機モード時の出力信号の論理レベルが１つに定まらないインバータ回路３０，３２であっても、階層電源構成を採用することによりサブスレッショルドリーク電流を低減することができる。
【００６３】
また、ＮＡＮＤ回路４４１，４４２の出力信号に応じてトランジスタ４４３，４４５，４４７，４４９がオンまたはオフになるので、ラッチ回路４４中に流れるサブスレッショルドリーク電流も低減することができる。
【００６４】
［実施の形態２］
図４は、この発明の実施の形態２による半導体回路装置の構成を示す回路図である。図４を参照して、この半導体回路装置は、上記図１の構成に加えて、外部電源線５０と、負電源線５２と、電圧ダウンコンバータ（ＶＤＣ）５４と、チャージポンプ回路５６とを備える。電圧ダウンコンバータ５４は外部電源電圧ＥＶＣＣを降圧し、外部電源電圧ＥＶＣＣよりも低い内部電源電圧ＩＶＣＣを発生してメイン電源線１０に供給する。チャージポンプ回路５６は、接地電圧ＶＳＳよりも低い負電圧ＶＢＢを発生して負電源線５２に供給する。
【００６５】
この半導体回路装置は、図１の電源セレクタ３４，３６，３８，４０に代えて、電源セレクタ５８および６０を備える。電源セレクタ５８は、待機モード時にインバータ回路３２がＨレベルの信号を出力するとき、サブ電源線１２を外部電源線５０に接続することにより内部電源電圧ＩＶＣＣよりも高い外部電源電圧ＥＶＣＣをサブ電源線１２に供給する。電源セレクタ６０は、インバータ回路３０がＬレベルの信号を出力するとき、サブ接地線１８を負電源線５２に接続することにより接地電圧ＶＳＳよりも低い負電圧ＶＢＢをサブ接地線１８に供給する。
【００６６】
この半導体回路装置は、図１に示されるようなバッファ電源線２２，２４およびバッファ接地線２６，２８を備えていない。そのため、待機モード時に第１の論理レベルの信号を出力するインバータ回路３０はメイン電源線１０とサブ接地線１８との間に接続され、待機モード時に第１の論理レベルと相補的な第２の論理レベルの信号を出力するインバータ回路３２はサブ電源線１２とメイン接地線１６との間に接続される。このインバータ回路３０，３２は待機モード時にどのような論理レベルの信号を出力するか定かではないが、とりあえず上記のような態様で電源線１０，１２および接地線１６，１８の間に接続される。
【００６７】
図５は、電源セレクタ５８および６０の構成を示す回路図である。図５を参照して、電源セレクタ５８は、ＮＯＲ回路５８１と、インバータ回路５８２と、ＰチャネルＭＯＳトランジスタ５８３とを含む。ＮＯＲ回路５８１は、ラッチ回路４４の出力信号（インバータ回路３０の入力信号）および制御信号ＳＣＲＣを受ける。ＮＯＲ回路５８１の出力信号はインバータ回路５８２を介してトランジスタ５８３のゲートに与えられる。電源セレクタ６０は、ＡＮＤ回路６０１と、ＮチャネルＭＯＳトランジスタ６０２とを含む。ＡＮＤ回路６０１は、ラッチ回路４４の出力信号（インバータ回路３０の入力信号）および制御信号／ＳＣＲＣを受ける。ＡＮＤ回路６０１の出力信号は直接トランジスタ６０２のゲートに与えられる。
【００６８】
したがって、制御信号ＳＣＲＣがＨレベルでかつ制御信号／ＳＣＲＣがＬレベルのとき、トランジスタ５８３および６０２はともにオフになる。一方、制御信号ＳＣＲＣがＬレベルでかつ制御信号／ＳＣＲＣがＨレベルのとき、ラッチ回路４４の出力信号に応答してトランジスタ５８３および６０２は交互にオンまたはオフになる。より具体的には、ラッチ回路４の出力信号がＨレベルのとき、トランジスタ５８３はオフになり、トランジスタ６０２はオンになる。そのため、サブ接地線１８が負電源線５２に短絡される。一方、ラッチ回路４４の出力信号がＬレベルのとき、トランジスタ５８３はオンになり、トランジスタ６０２はオフになる。そのため、サブ電源線１２が外部電源線５０に短絡される。
【００６９】
次に、上記のように構成された半導体回路装置の動作について説明する。
まず動作モードにおいては制御信号ＳＣＲＣがＨレベルになりかつ制御信号／ＳＣＲＣがＬレベルになるので、各サブ電源線１２および各サブ接地線１８はそれぞれメイン電源線１０およびメイン接地線１６に短絡される。このときトランジスタ５８３および６０２はオフになるので、サブ電源線１２およびサブ接地線１８はそれぞれ外部電源線５０および負電源線５２に接続されることはない。その結果、この半導体回路装置は通常どうり動作する。
【００７０】
一方、待機モードにおいては制御信号ＳＣＲＣがＬレベルになりかつ制御信号／ＳＣＲＣがＨレベルになるので、各サブ電源線１２および各サブ接地線１８はそれぞれメイン電源線１０およびメイン接地線１６から電気的に切離される。ただし、トランジスタ１４がオフになってもトランジスタ１４のサブスレッショルドリーク電流によりサブ電源線１２はわずかに充電される。同様に、トランジスタ２０がオフになってもトランジスタ２０のサブスレッショルドリーク電流によりサブ接地線１６はわずかに充電される。
【００７１】
待機モードにおいてラッチ回路４４がＨレベルの信号を出力する場合は、電源セレクタ６０によりサブ接地線１８が負電源線５２に短絡される。このとき、インバータ回路３０のＮチャネルＭＯＳトランジスタ４８はオンになるで、負電圧ＶＢＢがインバータ回路３２のトランジスタ４６および４８のゲートに与えられる。インバータ回路３２のＮチャネルＭＯＳトランジスタ４８のソース電圧は接地電圧ＶＳＳであるので、このトランジスタ４８中に流れるサブスレッショルドリーク電流が低減される。
【００７２】
一方、ラッチ回路４４の出力信号がＬレベルの場合、電源セレクタ５８によりサブ電源線１２が外部電源線５０に短絡される。このとき、インバータ回路３０のＰチャネルＭＯＳトランジスタ４６がオンになるので、インバータ回路３２のトランジスタ４６および４８のゲートには内部電源電圧ＩＶＣＣが与えられる。このとき、インバータ回路３２のＮチャネルＭＯＳトランジスタ４６のソース電圧は内部電源電圧ＩＶＣＣよりも高い外部電源電圧ＥＶＣＣになるので、このトランジスタ４６のサブスレッショルドリーク電流が低減される。
【００７３】
以上のようにこの実施の形態２によれば、待機モード時にどのような論理レベルの信号を出力するか定かでないインバータ回路３０，３２であってもラッチ回路４４の出力信号がＨレベルのとき接地電圧ＶＳＳよりも低い負電圧ＶＢＢがサブ接地線１８に供給され、一方、ラッチ回路４４の出力信号がＬレベルのとき内部電源電圧ＩＶＣＣよりも高い外部電源電圧ＥＶＣＣがサブ電源線１２に供給されるため、インバータ回路３０，３２中に流れるサブスレッショルドリーク電流を低減することができる。
【００７４】
［実施の形態３］
図６は、この発明の実施の形態３による半導体回路装置の構成を示す回路図である。図６を参照して、この半導体回路装置は、上記図１および図４の構成と異なり、電源電圧ＶＣＣを受けるノードとメイン電源線１０との間に接続されたＰチャネルＭＯＳトランジスタ６２を備える。このトランジスタ６２は、動作モード時にＬレベルの制御信号／ＳＣＲＣに応答してオンになり、待機モード時にＨレベルの制御信号／ＳＣＲＣに応答してオフになる。
【００７５】
この半導体回路装置はさらに、ＮＡＮＤ回路６３を備える。この半導体回路装置は、図１および図４に示されるようなサブ電源線１２およびサブ接地線１８を備えていない。そのため、インバータ回路３０，３２，４２、ＮＡＮＤ回路６３のような論理回路の各々は、メイン電源線１０とメイン接地線１６との間に接続される。
【００７６】
この半導体回路装置はさらに、図１および図４に示されたラッチ回路４４に代えてラッチ回路６８を備える。この半導体回路装置はさらに、電源電圧ＶＣＣを常に受けるラッチ固定電源線６４と、接地電圧ＶＳＳを常に受けるラッチ固定接地線６６と、ラッチ駆動電源線７０と、ラッチ駆動接地線７２と、ラッチ駆動電源線７０に接続された駆動間７４とを備える。
【００７７】
ラッチ回路６８の各々は、メイン電源線１０およびメイン接地線１６の間ではなく、ラッチ固定電源線６４とラッチ固定接地線６６との間に接続される。そのため、ラッチ回路６８は待機モードでも信号をラッチすることが可能である。
【００７８】
駆動回路７４は、動作モード時に電源電圧ＶＣＣをラッチ駆動電源線７０に供給し、待機モード時に接地電圧ＶＳＳをラッチ駆動電源線７０に供給する。この実施の形態では、ラッチ駆動接地線７２には常に接地電圧ＶＳＳが与えられる。
【００７９】
図７は、ラッチ回路６８および駆動回路７４の構成を示す回路図である。図７を参照して、ラッチ回路６８は、相互に接続された２つのＣＭＯＳインバータ回路からなるラッチ回路７６と、ＣＭＯＳインバータ回路７８とを含む。ラッチ回路７６は、ＰチャネルＭＯＳトランジスタ７６１および７６２と、ＮチャネルＭＯＳトランジスタ７６３および７６４とを含む。ここで、トランジスタ７６１および７６３が１つのＣＭＯＳインバータ回路を形成し、トランジスタ７６２および７６４がもう１つのＣＭＯＳインバータ回路を形成する。ラッチ回路７６は、ラッチ固定電源線６４とラッチ固定接地線６６との間に接続される。
【００８０】
インバータ回路７８は、ＰチャネルＭＯＳトランジスタ７８１と、ＮチャネルＭＯＳトランジスタ７８２とを含む。インバータ回路７８はラッチ駆動電源線７０とラッチ駆動接地線７２との間に接続され、ラッチ回路７６への信号入力経路に挿入される。そのため、ラッチ回路６８、より具体的にはインバータ回路７８は、ラッチ駆動電源線７０およびラッチ駆動接地線７２間の電位差により駆動される。また、ＮＡＮＤ回路６３の出力信号はインバータ回路７８を介してラッチ回路７６に入力される。
【００８１】
駆動回路７４は、動作モード時に電源電圧ＶＣＣをラッチ駆動電源線７０に供給し、待機モード時に接地電圧ＶＳＳをラッチ駆動電源線７０に供給する。この駆動回路７４は、ＰチャネルＭＯＳトランジスタ７４１と、ＮチャネルＭＯＳトランジスタ７４２とを含む。動作モード時に制御信号／ＳＣＲＣがＬレベルになると、トランジスタ７４１がオンになり、電源電圧ＶＣＣがラッチ駆動電源線７０に供給される。一方、待機モード時に制御信号／ＳＣＲＣがＨレベルになると、トランジスタ７４２がオンになり、接地電圧ＶＳＳがラッチ駆動電源線７０に供給される。
【００８２】
次に、上記のように構成された半導体回路装置の動作について説明する。
まず動作モードにおいては、制御信号／ＳＣＲＣがＬレベルになるので、トランジスタ６２がオンになり、電源電圧ＶＣＣがメイン電源線１０に供給される。これと同時にトランジスタ７４１がオンになり、電源電圧ＶＣＣがラッチ駆動電源線７０に供給される。ラッチ固定電源線６４には常に電源電圧ＶＣＣが供給され、メイン接地線１６、ラッチ固定接地線６６、およびラッチ駆動接地線７２には常に接地電圧ＶＳＳが供給されているので、この半導体回路装置は通常どおり動作する。
【００８３】
一方、待機モードにおいては、制御信号／ＳＣＲＣがＨレベルになるので、トランジスタ６２がオフになる。そのため、インバータ回路３０，３２，４２およびＮＡＮＤ回路６３は動作せず、これらのサブスレッショルドリーク電流が低減される。
【００８４】
しかしながら、ラッチ固定電源線６４には電源電圧ＶＣＣが常に供給されているので、ラッチ回路７６は動作する。したがって、ラッチ回路７６はこの半導体回路装置が待機モードになる直前にラッチしていた論理レベルの信号を待機モード中もラッチし続けることができる。したがって、インバータ回路３０，３２，４２およびＮＡＮＤ回路６３の電源は待機モード時に完全に切れているが、この半導体回路装置が動作モードに復帰したときには待機モードになる直前の状態を復活させることができる。
【００８５】
待機モードでは上述したようにＮＡＮＤ回路６３の電源が切られるため、ラッチ回路６８にランダムな論理レベルの信号が入力されるおそれがある。しかしながら、待機モードにおいては接地電圧ＶＳＳが駆動回路７４からラッチ駆動電源線７０に供給されるため、トランジスタ７８１および７８２はいずれもオフになる。そのため、待機モードにおいてはラッチ回路７６への入力が遮断され、ランダムな信号がラッチ回路７６にラッチされることはない。
【００８６】
以上のようにこの実施の形態３によれば、待機モード時にラッチ回路７６への信号入力が遮断されるため、インバータ回路３０，３２，４２およびＮＡＮＤ回路６３の電源を切ってもラッチ回路７６はこの半導体回路装置が待機モードになる直前にラッチしていた論理レベルの信号を待機モードにおいても確実にラッチし続けることができる。
【００８７】
この実施の形態３では駆動回路７４は待機モード時に接地電圧ＶＳＳをラッチ駆動電源線７０に供給しているが、これに代えて接地電圧ＶＳＳよりも低い電圧をラッチ駆動電源線７０に供給する駆動回路を設けることもできる。また、ラッチ駆動接地線７２には接地電圧ＶＳＳが常に供給されているが、動作モード時に接地電圧ＶＳＳをラッチ駆動接地線７２に供給し、待機モード時に接地電圧ＶＳＳよりも高い電圧（たとえば電源電圧ＶＣＣ）をラッチ駆動接地線７２に供給する駆動回路を設けることもできる。このような駆動回路を設けた方がトランジスタ７８２は待機モード時により完全にオフになる。
【００８８】
また、この実施の形態３では待機モード時にラッチ回路７６への信号入力を遮断するためにインバータ回路７８を設けているが、これに代えて、トランジスタの数は増加するが、３状態バッファを設けることもできる。
【００８９】
［実施の形態４］
上記図７に示されたラッチ回路に代えて、図８に示されたラッチ回路を用いることもできる。この実施の形態４による半導体回路装置は、ラッチ回路７６の他、ＮチャネルＭＯＳトランジスタ８０および８２を備える。トランジスタ８０はラッチ回路７６の一方の入力ノードとラッチ駆動接地線７２との間に接続され、信号ＡＡを受けるゲートを有する。トランジスタ８２は、ラッチ回路７６の当該他方の入力ノードとラッチ駆動接地線７２との間に接続され、信号ＡＡと相補的な信号／ＡＡを受けるゲートを有する。信号ＡＡおよび／ＡＡは、メイン電源線１０およびメイン接地線１６の間に接続された論理回路８４から供給される。
【００９０】
この半導体回路装置はさらに、ラッチ駆動接地線７２を駆動する駆動回路８６と、ラッチ固定電源線６４を駆動する駆動回路８８と、ラッチ固定接地線６６を駆動する駆動回路９０と、メイン電源線１０を駆動する駆動回路９２とを備える。
【００９１】
駆動回路８６はＰチャネルＭＯＳトランジスタ８６１とＮチャネルＭＯＳトランジスタ８６２とを含み、制御信号ＳＣＲＣがＨレベルになる動作モード時に接地電圧ＶＳＳをラッチ駆動接地線７２に供給し、制御信号ＳＣＲＣがＬレベルになる待機モード時に接地電圧ＶＳＳよりも高い電圧（ここでは電源電圧ＶＣＣ）をラッチ駆動接地線７２に供給する。
【００９２】
駆動回路８８は、昇圧電位発生回路８８１と、レベル変換回路８８２および８８３と、ＰチャネルＭＯＳトランジスタ８８４および８８５とを含む。昇圧電位発生回路８８１は、電源電圧ＶＣＣよりも高い電圧ＶＰＰを発生する。レベル変換回路８８２は、電源電圧ＶＣＣおよび接地電圧ＶＳＳの間に変化する論理レベルを、電圧ＶＰＰおよび電源電圧ＶＣＣの間で変化する論理レベルに変換する。レベル変換回路８８３も同様に、制御信号／ＳＣＲＣの論理レベルを変換する。したがって、この駆動回路８８は、制御信号ＳＣＲＣがＨレベルになりかつ制御信号／ＳＣＲＣがＬレベルになる動作モード時に電源電圧ＶＣＣをラッチ固定電源線６４に供給し、制御信号ＳＣＲＣがＬレベルになりかつ制御信号／ＳＣＲＣがＨレベルになる待機モード時に電源電圧ＶＣＣよりも高い電圧ＶＰＰをラッチ固定電源線６４に供給する。
【００９３】
駆動回路９０は、中間電位発生回路９０１と、ＰチャネルＭＯＳトランジスタ９０２と、ＮチャネルＭＯＳトランジスタ９０３とを含む。中間電位発生回路９０１は、中間電圧ＶＣＣ／２を発生する。したがって、この駆動回路９０は、制御信号ＳＣＲＣがＨレベルになる動作モード時に接地電圧ＶＳＳをラッチ固定接地線６６に供給し、制御信号ＳＣＲＣがＬレベルになる待機モード時に接地電圧ＶＳＳよりも高い電圧（ここでは中間電圧ＶＣＣ／２）をラッチ固定接地線６６に供給する。
【００９４】
駆動回路９２はＰチャネルＭＯＳトランジスタ９２１とＮチャネルＭＯＳトランジスタ９２２とを含み、制御信号／ＳＣＲＣがＬレベルになる動作モード時に電源電圧ＶＣＣをメイン電源線１０に供給し、制御信号／ＳＣＲＣがＨレベルになる待機モード時に接地電圧ＶＳＳをメイン電源線１０に供給する。
【００９５】
次に、上記のように構成された半導体回路装置の動作を図９のタイミング図を参照して説明する。
【００９６】
まず動作モードにおいては、メイン電源線１０の電圧Ｍ−ＶＣＣは電源電圧ＶＣＣになる。ラッチ固定電源線６４の電圧Ｆ−ＶＣＣもまた電源電圧ＶＣＣになる。ラッチ固定接地線６６の電圧Ｆ−ＶＳＳは接地電圧ＶＳＳになる。ラッチ駆動接地線７２の電圧Ｄ−ＶＳＳもまた接地電圧ＶＳＳになる。なお、メイン接地線１６の電圧Ｍ−ＶＳＳは常に接地電圧ＶＳＳである。
【００９７】
したがって、ラッチ回路７６は通常どおり動作する。より具体的には、Ｈレベルの信号ＡＡおよびＬレベルの信号／ＡＡが与えられると、トランジスタ８０はオンになり、トランジスタ８２はオフになる。そのため、ラッチ駆動接地線７２からの接地電圧ＶＳＳがＬレベルの信号／ＢＢとしてラッチ回路７６に入力される。ラッチ回路７６はこの信号をラッチし、信号ＢＢをＨレベルにする。一方、Ｌレベルの信号ＡＡおよびＨレベルの信号／ＡＡが与えられると、トランジスタ８０はオフになり、トランジスタ８２はオンになる。そのため、ラッチ駆動接地線７２から接地電圧ＶＳＳがＬレベルの信号ＢＢとしてラッチ回路７６に入力される。したがって、ラッチ回路７６はこの信号をラッチし、信号／ＢＢをＨレベルにする。
【００９８】
一方、待機モードにおいては、メイン電源線１０の電圧Ｍ−ＶＣＣは接地電圧ＶＳＳになる。ラッチ固定電源線６４の電圧Ｆ−ＶＣＣは電源電圧ＶＣＣよりも高い電圧ＶＰＰになる。ラッチ固定接地線６６の電圧Ｆ−ＶＳＳは接地電圧ＶＳＳよりも高い中間電圧ＶＣＣ／２になる。ラッチ駆動接地線７２の電圧Ｄ−ＶＳＳは電源電圧ＶＣＣになる。
【００９９】
したがって、図９に示されるように信号ＢＢがＬレベルになりかつ信号／ＢＢがＨレベルになる場合は、トランジスタ８２のドレイン電圧が中間電圧ＶＣＣ／２になりかつソース電圧が電源電圧ＶＣＣになるので、このトランジスタ８２のゲートに相対的に負バイアスが印加され、リーク電流をゼロバイアス印加時に比べて削減することができる。
【０１００】
一方、信号ＢＢがＨレベルになりかつ信号／ＢＢがＬレベルになる場合は、トランジスタ８０のドレイン電圧が中間電圧ＶＣＣ／２になりかつソース電圧が電源電圧ＶＣＣになるので、このトランジスタ８０のゲートにも相対的に負バイアスが印加され、リーク電流をゼロバイアス印加時に比べて削減することができる。
【０１０１】
このように待機モード時にはトランジスタ８０および８２がラッチ回路７６への信号入力を遮断するため、ランダムな信号がラッチ回路７６に入力されることはない。
【０１０２】
また、待機モード時には電圧ＶＰＰと中間電圧ＶＣＣ／２との間に電位差がラッチ回路７６に与えられるので、ラッチ回路７６はこの半導体回路装置が待機モードになる直前の信号を待機モードにおいても確実にラッチし続けることができる。
【０１０３】
ここでの回路中、トランジスタ８０および８２のしきい値は低く、トランジスタ７６１〜７６４のしきい値は高く設定するのが望ましい。ラッチ回路７６には信号を保持するために常時電圧が印加されており、リーク電流が発生する。このようにしきい値を設定するのは、このリーク電流を低減するためである。しかしながら、ＮチャネルＭＯＳトランジスタ７６３および７６４については、待機モード時に電圧Ｆ−ＶＳＳが上昇すると基板バイアスが印加されることになり、しきい値が上昇し、リーク電流が低減されるため、しきい値の低いトランジスタを採用することも可能である。同様に、ＰチャネルＭＯＳトランジスタ７６１および７６２については、待機モード時にウェル電圧を電圧ＶＰＰよりも高い電圧に駆動することによりリーク電流を低減すれば、しきい値の低いトランジスタを採用することも可能である。これにより、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタすべてのしきい値を単一にすることができ、しきい値設定のためのトランジスタチャネルプロファイル設定工程を削減することができ、工程の簡略化が可能となる。
【０１０４】
以上のようにこの実施の形態４によれば待機モード時にトランジスタ８０および８２が完全にオフになるため、ランダムな信号がラッチ回路７６に入力されることはない。また、待機モード時に所定電圧がラッチ回路７６に供給されるため、ラッチ回路７６は確実に信号をラッチすることができる。
【０１０５】
なお、この実施の形態４ではラッチ駆動接地線７２の電圧Ｄ−ＶＳＳを待機モード時に電源電圧ＶＣＣにしているが、この電圧は接地電圧ＶＳＳよりも高ければよい。また、電圧Ｆ−ＶＳＳを中間電圧ＶＣＣ／２まで上昇させているが、トランジスタ８０および８２がオフし、かつリーク電流を低減できる電圧であれば、いずれの電圧まで上昇させてもよい。また、ここでは、ラッチ信号を待機モード時に維持するために、ラッチ電圧を確保し、電圧Ｆ−ＶＣＣを電源電圧ＶＣＣよりも高い電圧ＶＰＰまで上昇させたが、ラッチ信号を維持できるのであれば、電圧Ｆ−ＶＣＣをあえて変化させる必要はない。
【０１０６】
［実施の形態５］
上記図５に示された駆動回路８６および９０に代えて、図１０に示された駆動回路９４および９６を設けることができる。
【０１０７】
駆動回路９４は、ＰチャネルＭＯＳトランジスタ９４１と、ＮチャネルＭＯＳトランジスタ９４２とを含む。トランジスタ９４１および９４２のゲートにはイネーブル信号ＥＮが与えられる。このイネーブル信号ＥＮとしては、たとえば後述するＳＤＲＡＭ（シンクロナスダイナミックランダムアクセスメモリ）におけるセンスアンプを活性化するための信号を用いることができる。したがって、この駆動回路９４は、図１１中の電圧Ｄ−ＶＳＳに示されるように、動作モードにおける信号ＡＡおよび／ＡＡの入力中に接地電圧ＶＳＳをラッチ駆動接地線７２に一時的に供給し、それ以外のときに電源電圧ＶＣＣをラッチ駆動接地線７２に供給する。
【０１０８】
駆動回路９６は、ＰチャネルＭＯＳトランジスタ９６１と、ＡＮＤ回路９６２と、ＮチャネルＭＯＳトランジスタ９６３と、中間電位発生回路９０１と、ＰチャネルＭＯＳトランジスタ９６４とを含む。トランジスタ９６１のゲートにはイネーブル信号／ＥＮが与えられる。ＡＮＤ回路９６２はイネーブル信号／ＥＮおよび制御信号ＳＣＲＣを受け、その出力信号をトランジスタ９６３のゲートに与える。トランジスタ９６４のゲートには制御信号ＳＣＲＣが与えられる。したがって、この駆動回路９６は、図１１中の電圧Ｆ−ＶＳＳに示されるように、制御信号ＳＣＲＣがＨレベルになる動作モードにおいて、信号ＡＡおよび／ＡＡの入力中に電源電圧ＶＣＣをラッチ固定接地線に一時的に供給し、それ以外のとき接地電圧ＶＳＳをラッチ固定接地線６６に供給する。この駆動回路９６は、制御信号ＳＣＲＣがＬレベルになる待機モードにおいては、接地電圧よりも高い電圧（ここでは中間電圧ＶＣＣ／２）をラッチ固定接地線６６供給する。
【０１０９】
次に、上記のように構成された半導体回路装置の動作を図１１のタイミング図を参照して説明する。
【０１１０】
待機モードにおける動作は上記図８および図９に示され実施の形態４と同じであるから、ここでは動作モードにおける動作についてのみ説明する。
【０１１１】
この実施の形態５では図１１に示されるように、動作モードにおいてもラッチ駆動接地線７２の電圧は原則的に電源電圧ＶＣＣである。そのため、トランジスタ８０および８２はオフになり、ランダムな信号がラッチ回路７６に入力されることはない。しかしながら、この電圧Ｄ−ＶＳＳは、信号ＡＡおよび／ＡＡが与えられるとき、一時的に接地電圧ＶＳＳになる。ラッチ駆動接地線７２の電圧Ｄ−ＶＳＳが接地電圧ＶＳＳになると、信号ＡＡおよび／ＡＡに応答して信号ＢＢおよび／ＢＢがラッチ回路７６に入力される。
【０１１２】
ラッチ駆動接地線７２の電圧Ｄ−ＶＳＳが接地電圧ＶＳＳになると同時に、ラッチ固定接地線６６の電圧Ｆ−ＶＳＳが電源電圧ＶＣＣになるので、最初、信号ＢＢおよび／ＢＢはともに電源電圧ＶＣＣレベルにある。しかしながら、電圧Ｄ−ＶＳＳが電源電圧ＶＣＣになると同時に、電圧Ｆ−ＶＳＳが接地電圧ＶＳＳになるので、信号ＢＢおよび／ＢＢに応じて両入力ノードの間に生じた電位差が増幅される。信号ＡＡがＨレベルでありかつ信号／ＡＡがＬレベルの場合は、信号ＢＢのレベルが電源電圧ＶＣＣを維持し、信号／ＢＢのレベルが接地電圧ＶＳＳになる。一方、信号ＡＡがＬレベルでありかつ信号／ＡＡがＨレベルの場合は、信号ＢＢのレベルが接地電圧ＶＳＳになり、信号／ＢＢのレベルが電源電圧ＶＣＣを維持する。
【０１１３】
以上のようにこの実施の形態５によれば、ラッチ駆動接地線７２の電圧Ｄ−ＶＳＳおよびラッチ固定接地線６６の電圧Ｆ−ＶＳＳが信号ＡＡおよび／ＡＡの入力に同期して電源電圧ＶＣＣおよび接地電圧ＶＳＳの間で振幅するため、ラッチ回路７６が増幅機能を発揮し、その結果、ラッチ回路７６は、この半導体回路装置が待機モードになる直前における信号を確実にラッチすることができる。
【０１１４】
なお、上記実施の形態１〜５における電源電圧ＶＣＣとしては、特に明記されない限り、外部電源電圧を用いることもできるし、また、外部電源電圧よりも低い内部電源電圧を用いることもできる。同様に、接地電圧ＶＳＳとしては、特に明記されない限り、外部接地電圧を用いることもできるし、また、外部接地電圧よりも高い内部接地電圧を用いることもできる。
【０１１５】
また、この実施の形態５においては電圧Ｆ−ＶＳＳおよびＧ−ＶＳＳは動作モード時に相補的に動作しているが、このような相補的動作は一例であり、要求される動作仕様に応じて変更することが可能である。たとえば、トランジスタ８０および８２による入力信号ＡＡ，／ＡＡの増幅動作のマージンを大きくしたいなら、電圧Ｆ−ＶＳＳが接地電圧ＶＳＳに変化してからもしばらくの間は接地電圧ＶＳＳを維持するようにしてもよい。重要なことは、入力信号ＡＡ，／ＡＡを増幅するラッチ回路７６がダイナミックに動作する点である。
【０１１６】
［実施の形態６］
上記図８および図１０に示された実施の形態４および５におけるラッチ回路は、たとえばＳＤＲＡＭのロウプリデコーダに用いることができる。より具体的には、図１２および図１３に示されるように、ロウ系のアドレス信号ＡＣＴ，ＰＣ，ＡＰＣ，ＥＱ，ＲＸＱ，ＳＥをラッチするラッチ回路９８を図１４に示されるように構成する。他のラッチ回路２３４，２４４も同様である。ラッチ回路９８においては、図１４に示されるように、トランジスタ８０のゲートにＰチャネルＭＯＳトランジスタ９８１が接続され、トランジスタ８２のゲートにＰチャネルＭＯＳトランジスタ９８２が接続される。このトランジスタ９８１のゲートには、ワンショットパルス発生回路２０７により信号ＡＣＴの活性時に生成されるワンショットパルス信号ＳＨＯＴが与えられる。トランジスタ９８２のゲートには、リセット時にワンショットパルスとして生成される信号ＡＰＣが与えられる。したがって、信号ＥＱおよびＲＳＴの入力時以外は、トランジスタ８０および８２のゲート電圧は接地電圧ＶＳＳになる。
【０１１７】
また、ロウ系のアドレス信号をラッチするラッチ回路１００（図１２に示される）を図１５に示されるように構成する。このラッチ回路１００においても、トランジスタ８０のゲートにＰチャネルＭＯＳトランジスタ１００１が接続され、トランジスタ８２のゲートにＰチャネルＭＯＳトランジスタ１００２が接続される。トランジスタ１００１および１００２のゲートには、ワンショットパルス発生回路２０４により生成されるバンクヒット信号ＢＨが与えられる。したがって、ロウアドレス信号ＲＡおよび／ＲＡの入力時以外は、トランジスタ８０および８２のゲート電圧は接地電圧ＶＳＳになる。
【０１１８】
以上のようにこの実施の形態６によれば、ラッチ回路９８は図１４に示されるように構成されているため、ラッチ回路９８がコマンド信号をラッチした後、電源をオフにしてもラッチ回路９８はそのコマンド信号をラッチし続け、再び電源をオンにすればラッチ回路９８はそのラッチしたコマンド信号を出力することができる。
【０１１９】
また、ラッチ回路１００は図１５に示されるように構成されているため、アドレス信号をラッチした後、電源をオフにしてもラッチ回路１００はそのアドレス信号をラッチし続ける。したがって、再び電源をオンにすればラッチ回路１００はそのラッチしたアドレス信号を出力することができる。
【０１２０】
［ＳＤＲＡＭおよびロウプリデコーダの詳細］
以下、実施の形態４および５におけるラッチ回路を用いたＳＤＲＡＭおよびロウプリデコーダの詳細を参考までに説明する。
。
【０１２１】
図２０は、このＳＤＲＡＭの全体構成を示す概略ブロック図である。図２０を参照して、ＳＤＲＡＭ１０００は、外部制御信号入力端子群１０６を介して与えられる外部制御信号／ＲＡＳ、／ＣＡＳ、／Ｗ、／ＣＳ等を受けて、これをデコードし、内部制御信号を発生するコントロール回路１０８と、コントロール回路１０８から出力される内部制御信号を伝達するコマンドデータバス５３ａおよび５３ｂと、メモリセルが行列状に配列されるメモリセルアレイ１１０とを備える。
【０１２２】
メモリセルアレイ１１０は、図２０に示すとおり、全部で１６個のメモリセルブロック１００ａ〜１００ｂに分割配置されている。たとえば、ＳＤＲＡＭ１０００の記憶容量が１Ｇビットである場合、各メモリセルブロックは６４Ｍビットの容量を有する。各ブロックは、独立にバンクとして動作し得る構成となっている。
【０１２３】
ＳＤＲＡＭ１０００はさらに、クロック信号入力端子１２に与えられる外部クロック信号Ｅｘｔ．ＣＬＫを受け、コントロール回路１０８により制御されて同期動作を開始し、内部クロック信号ｉｎｔ．ＣＬＫを出力する内部同期信号発生回路１１４を含む。
【０１２４】
内部同期信号発生回路１１４は、たとえば、ディレロックドループ回路（以下、ＤＬＬ回路と称す）等により、外部クロック信号Ｅｘｔ．ＣＬＫに対して、同期した内部クロック信号ｉｎｔ．ＣＬＫを生成する。
【０１２５】
アドレス信号入力端子群１１６を介して与えられる外部アドレス信号Ａ０〜Ａｉ（ｉ：自然数）は、コントロール回路１０８の制御の下に、内部クロック信号ｉｎｔ．ＣＬＫに同期して、ＳＤＲＡＭ１０００内に取込まれる。
【０１２６】
外部アドレス信号Ａ０〜Ａｉのうち、所定数のビット数のデータは、アドレスバス５１ａを介して、バンクデコーダ２２に与えられる。バンクデコーダ１１８からは、アドレスバス５１ｂおよび５１ｃを介して、デコードされたバンクアドレスＢ０〜Ｂ７が、各バンクに伝達される。
【０１２７】
一方、アドレス信号入力端子群１１６に与えられるその他の外部アドレス信号は、アドレスバス５０ａおよび５０ｂを介して、アドレスドライバ１２０に伝達される。アドレスドライバ１２０からさらに、アドレスバス５０ｃを介して、アドレス信号は各バンク（メモリセルブロック）に伝達される。
【０１２８】
ＳＤＲＡＭ１０００はさらに、メモリセルブロックの対ごとに設けられ、コントロール回路１０８の制御の下に、アドレスバス５０ｃにより伝達されたロウアドレスをラッチし、プリデコードするロウプリデコーダ３００と、ロウプリデコーダ３００からの出力をもとに選択されたメモリセルブロックの対応する行（ワード線）を選択するロウデコーダ１２２と、メモリセルブロックごとに設けられ、コントロール回路１０８の制御の下に、アドレスバス５０ｃにより伝達された列アドレスをラッチし、プリデコードするコラムプリデコーダ４００と、コラムプリデコーダ４００からの出力を伝達するコラムプリデコーダ線１２４と、コラムプリデコーダ線１２４からの出力をもとに選択されたメモリセルブロックの対応する列（ビット線対）を選択するコラムデコーダ１２６とを含む。
【０１２９】
ＳＤＲＡＭ１０００はさらに、チップ中央部の長辺方向に沿う領域であって、外部制御信号入力端子群１０６およびアドレス信号入力端子群１１６が設けられる領域の外側に、それぞれ配置されるデータ入力端子ＤＱ０〜ＤＱ１５およびＤＱ１６〜ＤＱ３１と、データ入出力端子ＤＱ０〜ＤＱ３１にそれぞれ対応して設けられる入出力バッファ回路１４ａ〜１４ｆと、入出力バッファと対応するメモリセルブロックとの間でデータの伝達を行なうデータバス１２８と、メモリセルブロック１００ａ〜１００ｂにそれぞれ対応して設けられ、データバス１２８と選択されたメモリセル列との間でデータの授受を行なうリード／ライトアンプ１３０とを含む。
【０１３０】
外部制御信号入力端子群１０６へ与えられる信号／ＲＡＳは、ＳＤＲＡＭ１０００の内部動作を開始させ、かつ内部動作の活性期間を決定するロウアドレスストローブ信号である。この信号／ＲＡＳの活性化に応じて、ロウデコーダ１２２等のメモリセルアレイ１１０の行を選択する動作と関連する回路は活性状態とされる。
【０１３１】
外部制御信号入力端子群１０６へ与えられる信号／ＣＡＳは、コラムアドレスストローブ信号であり、メモリセルアレイ１１０における列を選択する回路を活性状態とする。
【０１３２】
外部制御信号入力端子群１０６へ与えられる信号／ＣＡＳは、このＳＤＲＡＭ１０００が選択されることを示すチップセレクト信号であり、信号／Ｗは、ＳＤＲＡＭ１０００の書込動作を指示する信号である。
【０１３３】
信号／ＣＳ、信号／ＲＡＳ、信号／ＣＡＳおよび信号／Ｗの取込動作は、内部クロック信号ｉｎｔ．ＣＬＫに同期して行なわれる。
【０１３４】
また、アドレス信号入力端子群１１６に与えられるアドレス信号の取込動作や、データ入出力端子ＤＱ０〜ＤＱ３１を介してのデータの授受も内部クロック信号ｉｎｔ．ＣＬＫに同期して行なわれる。
【０１３５】
図１２は、ＳＤＲＡＭにおけるロウプリデコーダ３００の構成を示す概略ブロック図である。
【０１３６】
コマンドバス５３ｂは、ロウ系の回路動作を活性化することを指示する信号Ｒｏｗ、コラム系の回路動作を活性化することを指示する信号Ｃｌｍ、内部回路の回路動作の活性化を指示する信号ＡＣＴ、バンクのリセット（プリチャージ）を指示する信号ＰＣ、すべてのバンクのプリチャージを指示する信号ＡＰＣ、ビット線等のイコライズが解除されることや、不使用ビット線をセンスアンプより切り離す作業を行なうことを指示する信号ＥＱ、ワード線の活性化を指示する信号ＲＸＴ、センスアンプの活性化を指示する信号ＳＥ等の伝達を行なう。
【０１３７】
バンクアドレスバス５１ｃは、バンクデコーダによりデコードされたバンクアドレス信号Ｂ０〜Ｂ３を伝達する。アドレスバス５０ｃは、アドレスドライバからのロウアドレス信号の伝達を行なう。
【０１３８】
バンクアドレス信号のうち、たとえばビットデータＢ３が活性状態となり、かつ信号Ｒｏｗが活性状態となると、ＡＮＤ回路２０３からは活性状態の信号が出力され、これに応じてワンショットパルス発生回路２０４から活性なバンクヒットＢＨが出力される。
【０１３９】
これに応じて、ドライバ回路２０６が活性化され、信号ＡＣＴのレベルが取込まれて、レベル保持回路２０８にそのレベルが保持される。一方、ドライバ回路２０６からの出力を受けて、ワンショットパルス発生回路２０７はワンショットパルス信号ＳＨＯＴを出力する。
【０１４０】
同様にワンショットパルス発生回路２０４からのバンクヒット信号ＢＨに応じて、ドライバ回路２１０が活性化し、信号ＰＣのレベルを受けて、レベル保持回路２１２がそのレベルを保持する。一方、ドライバ回路２１０からの出力を受けて、ワンショットパルス発生回路２１４は、レベル保持回路２０８に対してリセット信号ＲＳＴを出力する。インバータ２２０は、レベル保持回路２０８からの出力信号に応じて、活性化され、信号ＥＱを受けて出力する。一方、インバータ２２２は信号ＡＰＣに応答して活性化され、ワンショットパルス発生回路２１４からの信号ＲＳＴを受けてその反転信号を出力する。ラッチ回路９８は、インバータ２２０からの出力に応じてセットされ、インバータ２２２からの出力に応じてリセットされる。制御信号ＳＣＲＣにより活性化されるドライバ回路２２６は、ラッチ回路９８の出力を受けて、出力し、このドライバ回路２２６の出力レベルを、レベル保持回路２２８が保持する。このレベル保持回路２２８の出力レベルは信号ｌ．ＥＱとして対応するメモリセルブロックに対して与えられる。
【０１４１】
同様にして、ラッチ回路２３４は、インバータ２３０の出力によりセットされ、インバータ２３２の出力によりリセットされる。
【０１４２】
ドライバ回路２３６は、ラッチ回路２３４の出力を受けて、制御信号ＳＣＲＣにより活性化される。ドライバ回路２３６の出力レベルは、レベル保持回路２３８により保持され、このレベル保持回路２３８の出力レベルが信号ｌ．ＲＸＴとして対応するメモリセルブロックに出力される。
【０１４３】
ラッチ回路２４４は、インバータ２４０の出力によりセットされ、インバータ２４２の出力に応じてリセットされる。ドライバ回路２４６は、ラッチ回路２４４の出力を受け、制御信号ＳＣＲＣにより活性化される。ドライバ回路２４６の出力レベルは、レベル保持回路２４４により保持され、このレベル保持回路２４４の出力レベルが信号ｌ．ＳＥとして対応するメモリセルブロックに与えられる。
【０１４４】
一方、ラッチ回路１００は、制御信号ＳＣＲＣの活性化に応じてリセットされ、ワンショットパルス発生回路２０４からのバンクヒット信号に応じて活性化され、アドレスバス５０ｃを介して伝達されたロウアドレス信号を保持する。ラッチ回路１００からの出力は、冗長アドレスデコーダ（図示せず）に伝達されるとともに、プリデコーダ２５２に与えられ、プリデコードされた結果がドライバ回路２５４に与えられる。
【０１４５】
ドライバ回路２５４は、ドライバ制御回路３０２の出力信号により活性化される。ドライバ制御回路３０２は、信号ＡＰＣおよびＲＳＴを受けるＮＡＮＤ回路３０３の出力信号、レベル保持回路２０８の出力信号、および制御信号ＳＣＲＣにより制御される。ドライバ制御回路３０２は、一度活性化された後、不活性化すると、信号ＡＣＴが活性期間中は、再び制御信号ＳＣＲＣが活性状態となっても、ドライバ回路２５４を不活性状態に維持するための回路である。すなわち、このようなドライバ制御回路３０２によりドライバ回路２５４を制御することにより、一旦行アドレスがレベル保持回路２５６に取込まれた後、再び制御信号ＳＣＲＣが活性化されるような動作が挿入された場合に、ドライバ２５４が活性状態となって、レベル保持回路２５６の保持されているプリデコーダアドレス信号がリセットされてしまうことを防止する動作を行なう。つまり、一旦ドライバ回路２５４が活性状態となった後、不活性化すると、アドレス信号の取込を行なう回路系であるラッチ回路１００、プリデコーダ２５２とはリセットされているため再びドライバ回路２５４が活性状態となると、レベル保持回路２５６に保持されているプリデコードアドレス信号がリセットされてしまうことを防止する構成となっている。
【０１４６】
ドライバ回路２５４からの出力は、それぞれレベル保持回路２５６により保持され、レベル保持回路２５６が、それぞれ対応するロウプリデコーダ線に出力される。
【０１４７】
図１２に示したロウプリデコーダ３００のうち、レベル保持回路２０８、２１２、２２８、２３８および２４８ならびにレベル保持回路２５６と、対応するメモリセルブロックを含む領域は、制御信号により制御されない領域であって、活性状態中においても、待機状態中においても、常に電源電圧ＶＣＣと接地電圧ＶＳＳとを電源電圧として動作する非階層電源領域である。
【０１４８】
これに対して、ロウプリデコーダ３００の他の領域は、制御信号により制御されて、制御信号ＳＣＲＣが活性状態である期間中は、電源電圧ＶＣＣおよび接地電圧ＶＳＳとを受けて動作し、制御信号ＳＣＲＣがＬレベルである期間中は、電源電圧ＶＣＣよりも低い電位および接地電圧ＶＳＳよりも高い電圧をそれぞれ電源電圧として動作する階層電源領域である。
【０１４９】
この階層電源領域に含まれる回路は、バンクが活性化されない通常の待機時においては、ＭＯＳトランジスタのサブスレッショルドリーク電流を減少させることが可能である。
【０１５０】
これに対して、非階層電源領域に含まれる回路、すなわちレベル保持回路２０８、２１２、２２８、２３８、２４８および２５６は、待機動作中においても、その保持するレベルが動作状態によって変化するため、これらの回路については、階層電源構成をとっていない。
【０１５１】
つまり、図１２に示したロウプリデコーダ３００においては、チップが活性期間中であっても、メモリセルからのデータを読出す等の動作を行なうために、外部からのデータを取込むための十分な期間が終了した後には、必要部分以外の回路については階層電源構成をとることで、サブスレッショルド電流を低減させる構成となっている。
【０１５２】
このようにして、階層電源領域に含まれる回路について、ラッチ回路９８、２３４、２４４の出力レベルに応じて動作するドライバ回路２２６、２３６、２４６は、そのコマンドレベルを伝達する最初の期間だけ動作する。コマンドレベルがレベル保持回路２２８〜２４８に保持された後は、ドライバ回路２２６〜２４６は、トライステート構成をとっているため、その出力レベルはフローティング状態となる。すなわち、このドライバ回路２２６〜２４６よりも手前の回路系は、階層電源構成によりサブスレッショルド電流を低減させる状態となっても、対応するメモリセルブロック（バンク）に対して出力されている動作のコマンドは、レベル保持回路２２８〜２４８によりその状態が保持されている。
【０１５３】
アドレスバス５０ｃから取込まれたアドレスデータも、同様にして、ラッチ回路１００に取込まれた後、プリデコーダ２５２において、対応するメモリセルブロックに伝搬するための処理を行なった後、ドライバ回路２５４において一定期間だけドライブされる。その後、トライステート構成を有するドライバ回路２５４が制御信号ＳＣＲＣの不活性化に伴って電源電圧ＶＣＣよりも低い電圧または接地電圧ＶＳＳよりも高い電圧により動作する状態となった場合でも、ドライバ回路２５４の出力はフローティング状態となる。
【０１５４】
ドライバ回路２５４によりドライブされたプリデコード信号のレベルは、レベル保持回路２５６により保持される。以上の構成により、ドライバ回路２５４よりも上側の回路系は、階層電源構成により、それを構成するＭＯＳトランジスタのサブスレッショルド電流を低減させる方向にリセットされている場合でも、メモリセルアレイに対して出力されるプリデコードアドレス信号はその状態を保持することになる。
【０１５５】
図１３は、図１２に示されたラッチ回路９８、ドライバ回路２２６およびレベル保持回路２２８の構成を示す概略ブロック図である。
【０１５６】
ドライバ回路２２６は、制御信号ＳＣＲＣを一方の入力ノードに受け他方にラッチ回路９８の一方の出力信号を受けるＮＡＮＤ回路２２８６と、一方の入力ノードに制御信号ＳＣＲＣを受け、他方の入力ノードにラッチ回路２２４の他方の出力を受けるＮＡＮＤ回路２２８８と、ＮＡＮＤ回路２２８６の出力によりゲート電位が制御され、ソースに階層電源電圧Ｓ−ＧＮＤ（サブ接地線の電圧）を受けるＮチャネルＭＯＳトランジスタ２２９０と、ゲートに、ＮＡＮＤ回路２２８８の出力を受け、ソースに階層電源電圧Ｓ−ＶＣＣ（サブ電源線の電圧）を受けるＰチャネルＭＯＳトランジスタ２２９２とを含む。このＮチャネルＭＯＳトランジスタ２２９０のドレインと、ＰチャネルＭＯＳトランジスタ２２９２のドレインとが接続され、この接続ノードの電位レベルがドライバ回路２２６の出力電位となっている。
【０１５７】
レベル保持回路２２８は、制御信号ＳＣＲＣ２により活性化されるラッチ回路である。制御信号ＳＣＲＣ２は、制御信号ＳＣＲＣと同時に活性化され、後述する図１６における時刻ｔ６において、制御信号ＳＣＲＣが不活性化するのに応じて、不活性となる信号である。
【０１５８】
図１６は、図１２に示したプリデコード回路３００の動作を説明するためのタイミングチャートである。
【０１５９】
図１６において、信号Ｂ０〜Ｂ３はバンクアドレスを示す信号であり、信号Ｒｏｗはロウ系（行系）の回路動作の活性化を指示するロウ系アクセス識別信号であり、信号Ｃｌｍはコラム系（列系）の回路動作の活性化を指示するコラム系アクセス識別信号であり、信号ＡＣＴはバンク活性化信号である。
【０１６０】
さらに、フラグ信号はバンクがアクセスされた（バンクがヒットした）のを受けてレベル保持回路２０８に保持された信号であり、信号ＰＣは選択されたバンクのプリチャージ動作を指示するプリチャージ信号であり、信号ＡＰＣはすべてのバンクのプリチャージ動作を指示するオールバンクプリチャージ信号である。
【０１６１】
信号ｌ．ＥＱはレベル保持回路２２８により保持されるローカルビット線イコライズ信号であり、信号ｌ．ＲＸＴはレベル保持回路２３８により保持されるローカルワード線活性化信号であり、信号ｌ．ＳＥはレベル保持回路２４８により保持されるローカルセンスアンプ活性化信号であり、電位ＭＷＬはメモリセルブロック（バンク）内のメインワード線の電位レベルである。
【０１６２】
信号Ａｄｄ．ラッチは、レベル保持回路２５６に保持されるアドレス信号である。
【０１６３】
次に、動作について説明する。
時刻ｔ１におけるクロック信号ＣＬＫの立上がりのエッジにおいて、デコードされたバンクアドレスのうちビットＢ３が活性状態であって、対応するバンクの選択が行なわれる。このとき、信号Ｒｏｗも活性状態であるため、これに応じて、ワンショットパルス発生回路２０４から活性なワンショットパルスが出力される。これに応じて、コマンドバス５３ｂにより伝達されている活性状態の信号ＡＣＴがドライバ回路２０６によりドライブされ、レベル保持回路２０８に、この活性な信号ＡＣＴのレベルがフラグ信号として保持される。
【０１６４】
フラグ信号の活性化に応じて、ラッチ回路９８には、コマンドバス５３ｂにより伝達された信号ＥＱのレベルが保持される。
【０１６５】
時刻ｔ１においては、制御信号ＳＣＲＣもＨレベルとなって、階層電源領域中の回路は、すべて電源電圧ＶＣＣと接地電圧ＶＳＳとを受けて動作している。
【０１６６】
ラッチ回路９８に取込まれた信号ＥＱのレベルは、ドライバ回路２２６によりドライブされ、レベル保持回路２２８に内部イコライズ信号ｌ．ＥＱとして保持される。
【０１６７】
制御信号ＳＣＲＣ２は、レベル保持回路２２８、２３８、２４８のリセットを行う信号であり、信号ＲＤＤＲＶは、ドライバ回路２５４の動作を制御する信号である。時刻ｔ１において、バンクアドレス信号Ｂ３および信号Ｒｏｗが活性状態となっていることに応じて、活性状態となっている信号ＡＣＴのレベルがコマンドバス５３ｂからレベル保持回路２０８に取込まれ、レベル保持回路２０８から出力されるフラグのレベルがＨレベルに変化する。これに応じて、ドライバ制御回路３０２から出力されるドライバ制御信号ＲＤＤＲＶがＨレベルとなる。また、制御信号ＳＣＲＣおよびＳＣＲＣ２も活性状態となる。
【０１６８】
一方、時刻ｔ２において、コマンドバス５３ｂにより伝達される信号ＲＸＴが、活性状態となり、このレベルがラッチ回路２３４に取込まれる。これに応じて、レベル保持回路２３８は、内部ワード線活性化信号ｌ．ＲＸＴのレベルを活性状態に保持する。
【０１６９】
続いて、時刻ｔ３において、コマンドバス５３ｂにより伝達された信号ＳＥのレベルが活性状態となり、このレベルがラッチ回路２４４に取込まれる。 これに応じてレベル保持回路２４８は、内部センスアンプ活性化信号ｌ．ＳＥのレベルを活性状態に保持する。
【０１７０】
内部ワード線活性化信号ｌ．ＲＸＴの活性化に応じて、選択された行の主ワード線の電位レベルがＨレベルに変化する。
【０１７１】
一方、アドレスバス５０ｃを介して伝達されたアドレス信号は、ラッチ回路１００によりラッチされ、プリデコーダ２５２によりプリデコードされた後、ドライバ２５４によりドライブされ、ロウプリデコーダ線ＰＤＬのレベルが、それぞれ対応するレベルへと駆動される。ロウプリデコーダ線ＰＤＬのレベルによりプリデコーダ２５２により時刻ｔ４において、制御信号ＳＣＲＣはＬレベルに変化する。信号ＲＤＤＲＶも時刻ｔ４でＬレベルに変化する。
【０１７２】
すなわち、時刻ｔ１から時刻ｔ４までの期間が、１個のバンクの合計の回路の動作に必要とされる期間である。
【０１７３】
制御信号ＳＣＲＣが不活性状態となることにより、階層電源領域中に含まれる回路は、リーク電流が小さくなるモードへと移行する。
【０１７４】
これに対し、レベル保持回路２２８、２３８および２４８からそれぞれ出力される内部イコライズ信号ｌ．ＥＱ、内部ワード線活性化信号ｌ．ＲＸＴおよび内部センスアンプ活性化信号ｌ．ＳＥは、そのレベルを保持する。
【０１７５】
時刻ｔ５におけるクロック信号ＣＬＫの立上がりのエッジにおいて、バンク信号Ｂ３および信号Ｒｏｗが活性化状態となり、かつプリチャージ信号ＰＣが活性状態となることにより、ドライバ回路２１０を介して入力された信号ＰＣのレベルを受けて、ワンショットパルス発生回路２１４から出力される信号により、インバータ２２２、２３２および２４２が駆動され、ラッチ回路９８、２３４および２４４のレベルがリセットされる。
【０１７６】
一方、制御信号ＳＣＲＣも時刻ｔ５において活性状態となるので、これに応じて、信号ｌ．ＥＱ、ｌ．ＲＸＴおよびｌ．ＳＥもそのレベルをリセットする。また、ラッチ回路１００の保持するレベルも制御信号ＳＣＲＣの活性化に応じてリセットされ、これに応じて、ロウプリデコード線ＰＤＬのレベルもリセットされる。
【０１７７】
すなわち、時刻ｔ４からｔ５の期間においては、リーク電流を減少させるために、階層電源領域中に含まれる回路はリセットされてしまうが、信号ｌ．ＥＱ、信号ｌ．ＲＸＴ、信号ｌ．ＳＥおよびロウプリデコーダ線ＰＤＬのレベルは、すべてそのレベルを保持していることになる。
【０１７８】
以上のような構成とすることで、各々独立して動作するバンクに対して、アドレスバスを共通に設ける構成とし、アドレスバスの占有面積を減少させることが可能である。
【０１７９】
しかも、選択され、活性化されたバンクに対するコマンド信号およびアドレス信号の取込を行なうための一定期間（時刻ｔ１から時刻ｔ４までの期間）が終了した後は、階層電源領域中に含まれる回路については、リーク電流を低減することが可能であるため、待機状態におけるリーク電流を減少させるばかりでなく、バンクが活性状態となっている期間中のリーク電流をも低減させることが可能となる。
【０１８０】
［実施の形態７］
上記図８および図１０に示された実施の形態４および５におけるラッチ回路は、図１７に示されたＳＤＲＡＭのコラムプリデコーダ中のラッチ回路１０２および１０４に用いることができる。他のラッチ回路５２４，５３４，５４８も同様である。ラッチ回路１０２は、コラム系のコマンド信号Ｒｅａｄ，Ｗｒｉｔｅ，ＡＴＰＣ，ＢＥＮＤ，ＴＥＲＭ，ＰＣＣＭＰをラッチする。ラッチ回路１０４は、コラムアドレス信号をラッチする。
【０１８１】
ラッチ回路１０２においては、図１８に示されるように、トランジスタ８０のゲートにＰチャネルＭＯＳトランジスタ１０２１が接続され、トランジスタ８２のゲートにＰチャネルＭＯＳトランジスタ１０２２が接続される。トランジスタ１０２１および１０２２のゲートには、バンク活性時に生成されるフラグ信号ＢＡＣＴが与えられる。また、ラッチ回路１０２においては、ワイヤードＯＲ回路５１６（図１７）を形成するＮチャネルＭＯＳトランジスタ１０２４〜１０２８が設けられる。
【０１８２】
バンク活性化の際に活性化サイクルの属性を認識させるために通常はＣＭＯＳ論理回路で構成する部分も判定の高速化を図るためにワイヤードＯＲ回路５１６で構成する。リセット系の信号（オ−トプリチャージＡＴＰＣ、バーストエンドＢＥＮＤ、ターミネーションＴＥＲＭのワイヤードＯＲ論理出力がトランジスタ８２のゲートに与えられ、バンク活性化系の信号（バンクヒットＢＨ）がトランジスタ８０のゲートに与えられ、ラッチ回路７６のＨまたはＬレベルを決定することによりフラグとしてのラッチの動作を決定する。バンク活性化の際、バンクヒット信号ＢＨの入力に応じてトランジスタ８０のゲート電圧はＨレベルになり、トランジスタ８２のゲート電圧はＬレベルとなり、ラッチ回路７６の出力信号／ＢＢはＬレベルになり、出力信号ＢＢはＨレベルになる。バンクの動作終了とともに、バーストエンド信号ＢＥＮＤが入力されると、このときバンクヒット信号ＢＨはＬレベルのため、トランジスタ８０のゲート電圧はＬレベルになり、トランジスタ８２のゲート電圧はＬレベルとなり、ラッチ回路７６の出力信号／ＢＢはＨレベルになり、出力信号ＢＢはＬレベルになり、ラッチ回路７６がリセットされる。
【０１８３】
一方、ラッチ回路１０４においては、図１９に示されるように、トランジスタ８０のゲートにＰチャネルＭＯＳトランジスタ１０４１が接続され、トランジスタ８２のゲートにＰチャネルＭＯＳトランジスタ１０４２が接続される。トランジスタ１０４１および１０４２のゲートには、ワンショットパルス発生回路５１２からのバンクヒット信号ＢＨが与えられる。
【０１８４】
［コラムプリデコーダの詳細］
以下、このＳＤＲＡＭのコラムプリデコーダの詳細を参考までに説明する。
【０１８５】
図１７は、コラムプリデコーダ４００の構成を示す概略ブロック図である。図１７を参照して、コマンドバス５３ｂを介して、読出動作を指示するためのリード系アクセス識別信号ＲＥＡＤと、書込動作を指示するためのライト系アクセス識別信号ＷＲＩＴＥと、オートプリチャージ動作を指示するためのオートプリチャージ識別信号ＡＴＰＣと、各バンク毎にバースト動作の終了を指示するためのバースト終了識別信号ＢＥＮＤと、コラム選択動作中に他のバンクが選択された場合、このコラム選択動作を強制的に終了させることを指示するターミネーション識別信号ＴＥＲＭと、プリチャージ動作の終了を指示するためのプリチャージ動作識別信号ＰＣＣＭが伝達される。
【０１８６】
また、信号ＢＡＣＴは、バンクの選択に伴い、レベル保持回路２０８（図１２）に保持されるフラグ信号である。
【０１８７】
コラムプリデコーダ回路３４は、コマンドバス５３ｂにより伝達される信号Ｃｌｍと対応するバンクアドレス信号Ｂ３を受けるＡＮＤ回路５１０と、ＡＮＤ回路５１０の出力が活性化するのに応じてワンショットパルス信号を出力するワンショットパルス発生回路５１２と、フラグ信号ＢＡＣＴの活性化に応じて活性化され、ワンショットパルス発生回路５１２の出力をドライブするドライブ回路５１４と、信号ＡＴＰＣ、信号ＢＥＮＤおよび信号ＴＥＲＭを受けるＯＲ回路５１６と、ドライブ回路５１４の出力によりセットされ、ワイヤードＯＲ回路５１６の出力によりリセットされ、コラム系の動作が活性化されたことを示すコラムフラグ信号Ｃｏｌ．ＦＬＡＧを出力するラッチ回路１０２とを含む。
【０１８８】
コラムプリデコーダ回路３４はさらに、コラムフラグ信号Ｃｏｌ．ＦＬＡＧの活性化に応じて活性化され、コマンドバス５３ｂにより伝達された信号ＲＥＡＤをドライブするインバータ回路５２０と、信号ＷＲＩＴＥ、信号ＡＴＰＣ、信号ＢＥＮＤおよび信号ＴＥＲＭを受けるＯＲ回路５２２と、インバータ回路５２０の出力によりセットされ、ワイヤードＯＲ回路５２２の出力によりリセットされ、読出動作が活性化されたことを示すリードフラグ信号ＲＥＡＤ．ＦＬＡＧを出力するラッチ回路５２４とを含む。
【０１８９】
コラムプリデコーダ回路３４はさらに、コラムフラグ信号Ｃｏｌ．ＦＬＡＧの活性化に応じて活性化され、コマンドバス５３ｂにより伝達された信号ＷＲＩＴＥをドライブするインバータ回路５３０と、信号ＲＥＡＤ、信号ＡＴＰＣ、信号ＢＥＮＤおよび信号ＴＥＲＭを受けるＯＲ回路５３２と、インバータ回路５３０の出力によりセットされ、ワイヤードＯＲ回路５３２の出力によりリセットされ、書込動作が活性化されたことを示すライトフラグ信号ＷＲＩＴＥ．ＦＬＡＧを出力するラッチ回路５３４とを含む。
【０１９０】
コラムプリデコーダ回路３４はさらに、コラムフラグ信号Ｃｏｌ．ＦＬＡＧを受けて所定クロック時間遅延するシフト回路５４２と、フラグ信号ＢＡＣＴおよびシフト回路５４２の出力を受けるＯＲ回路５４０と、ＯＲ回路５４０の出力の活性化に応じて活性化され、コマンドバス５３ｂにより伝達された信号ＡＴＰＣをドライブするインバータ回路５４４と、コマンドバス５３ｂにより伝達された信号ＰＣＣＭＰを受けるインバータ回路５４６と、インバータ回路５４４の出力によりセットされ、インバータ回路５４６の出力によりリセットされ、オートプリチャージ動作が活性化されたことを示すオートプリチャージフラグ信号ＡＴＰＣ．ＦＬＡＧを出力するラッチ回路５４８とを含む。
【０１９１】
コラムプリデコーダ回路３４はさらに、ワンショットパルス発生回路５１２の出力信号に応じて活性化され、アドレスバス５０ｃにより伝達されたコラム信号を取りこむラッチ回路５５０を含む。ラッチ回路５５０は、制御信号ＳＣＲＣの活性化に応じてリセットされる。
【０１９２】
コラムプリデコーダ回路３４はさらに、ラッチ回路５５０に保持されたコラムアドレスの下位ビットに応じて、活性化する列選択線（図示せず）に対応するアドレス信号の下位ビットを調整する偶数ビット調整回路５５２および奇数ビット調整回路５５４と、ラッチ回路５５０からの上位ビットデータをプリデコードするプリデコーダ５５６と、偶数ビット調整回路５５２からの下位ビットデータをプリデコードするプリデコーダ５５７と、奇数ビット調整回路５５４からの下位ビットデータをプリデコードするプリデコーダ５５８と、信号ＲＥＡＤまたは信号ＷＲＩＴＥにより活性化され、プリデコーダ５５６、５５７および５５８からのプリデコード信号を所定数のクロック（たとえば、２クロック）だけ遅延して出力するシフト回路５６０と、冗長デコーダ（図示せず）からのアドレスが欠陥アドレスに相当しないことを示す信号Ｍｉｓｓに応じて活性化され、シフト回路５６０からの出力を受けてコラムプリデコード線のレベルをシフト回路５６０の出力信号に応じてドライブするドライブ回路５６２を含む。
【０１９３】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内のすべての変更が含まれることが意図されている。
【０１９４】
【発明の効果】
以上のようにこの発明によれば、論理回路から供給されるべき出力信号の論理レベルに応じて論理回路をメイン電源線とサブ接地線との間またはサブ電源線とメイン接地線との間に選択的に接続するように構成したため、出力信号の論理レベルが不定の論理回路であっても階層電源構成を採用することによりサブスレッショルドリーク電流を低減することができる。
【０１９５】
また、論理回路から供給されるべき出力信号の論理レベルに応じて接地電圧よりも低い電圧をサブ接地線に供給したりまたは電源電圧よりも高い電圧をサブ電源線に供給したりするように構成したため、出力信号の論理レベルが不定の論理回路であっても階層電源構成を採用することによりサブスレッショルドリーク電流を低減することができる。
【０１９６】
また、電源電圧を常に受けるラッチ固定電源線と接地電圧を常に受けるラッチ固定接地線との間にラッチ回路を接続し、待機モード時にラッチ回路への入力信号を遮断するように構成したため、ランダムな信号がラッチ回路に入力されるのを防止することができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による半導体回路装置の構成を示す回路図である。
【図２】 図１に示された電源セレクタの構成を示す回路図である。
【図３】 図１に示されたラッチ回路の構成を示す回路図である。
【図４】 この発明の実施の形態２による半導体回路装置の構成を示す回路図である。
【図５】 図４に示された電源セレクタの構成を示す回路図である。
【図６】 この発明の実施の形態３による半導体回路装置の構成を示す回路図である。
【図７】 図６に示されたラッチ回路および駆動回路の構成を示す回路図である。
【図８】 この発明の実施の形態４による半導体回路装置の構成を示す回路図である。
【図９】 図８に示された半導体回路装置の動作を示すタイミング図である。
【図１０】 この発明の実施の形態５による半導体回路装置の構成を示す回路図である。
【図１１】 図１０に示された半導体回路装置の動作を示すタイミング図である。
【図１２】 この発明の実施の形態６によるＳＤＲＡＭにおけるロウプリデコーダの構成を示すブロック図である。
【図１３】 図１２に示された回路部分ＸＩＩＩの詳細な構成を示す回路図である。
【図１４】 図１３に示されたラッチ回路の構成を示す回路図である。
【図１５】 図１２に示されたアドレス信号を受けるラッチ回路の構成を示す回路図である。
【図１６】 図１２に示されたＳＤＲＡＭの動作を示すタイミング図である。
【図１７】 この発明の実施の形態７によるＳＤＲＡＭにおけるコラムプリデコーダの構成を示すブロック図である。
【図１８】 図１７に示されたコマンド信号を受けるラッチ回路の構成を示す回路図である。
【図１９】 図１７に示されたアドレス信号を受けるラッチ回路の構成を示す回路図である。
【図２０】 図１２に示されたロウプリデコーダおよび図１７に示されたコラムプリデコーダを含むＳＤＲＡＭの全体構成を示すブロック図である。
【符号の説明】
１０ メイン電源線、１２ サブ電源線、１４，６２ ＰチャネルＭＯＳトランジスタ、２０，８０，８２ ＮチャネルＭＯＳトランジスタ、１６ メイン接地線、１８ サブ接地線、２２，２４ バッファ電源線、２６，２８ バッファ接地線、３０，３２，４６，７８ ＣＭＯＳインバータ回路、３４，３６，３８，４０，５８，６０ 電源セレクタ、４４，６８，７６，８４，９８，１００，１０２，１０４ ラッチ回路、６４ ラッチ固定電源線、６６ ラッチ固定接地線、７０ ラッチ駆動電源線、７２ ラッチ駆動接地線、７４，８６，８８，９０，９２，９４，９６ 駆動回路。
Claims (15)
- 動作モードおよび待機モードを有する半導体回路装置であって、
電源電圧を受けるメイン電源線と、
サブ電源線と、
前記メイン電源線と前記サブ電源線との間に接続され、前記動作モード時にオンになりかつ前記待機モード時にオフになる第１のスイッチング素子と、
接地電圧を受けるメイン接地線と、
サブ接地線と、
前記メイン接地線と前記サブ接地線との間に接続され、前記動作モード時にオンになりかつ前記待機モード時にオフになる第２のスイッチング素子と、
第１のバッファ電源線と、
第１のバッファ接地線と、
第２のバッファ電源線と、
第２のバッファ接地線と、
各々が、前記第１のバッファ電源線と前記第１のバッファ接地線との間に接続され、前記待機モード時に前記第１の論理レベルの出力信号を供給する複数の第１の論理回路と、
各々が、前記第２のバッファ電源線と前記第２のバッファ接地線との間に接続され、前記待機モード時に前記第１の論理レベルと相補的な第２の論理レベルの出力信号を供給する複数の第２の論理回路と、
前記待機モード時に前記複数の第１の論理回路が前記第１の論理レベルとして論理ハイレベルの出力信号を供給しかつ前記複数の第２の論理回路が前記第２の論理レベルとして論理ローレベルの出力信号を供給するとき、前記第１のバッファ電源線を前記メイン電源線に接続し、前記第１のバッファ接地線を前記サブ接地線に接続し、前記第２のバッファ電源線を前記サブ電源線に接続し、かつ前記第２のバッファ接地線を前記メイン接地線に接続し、他方、前記待機モード時に前記複数の第１の論理回路が前記第１の論理レベルとして論理ローレベルの出力信号を供給しかつ前記複数の第２の論理回路が前記第２の論理レベルとして論理ハイレベルの出力信号を供給するとき、前記第１のバッファ電源線を前記サブ電源線に接続し、前記第１のバッファ接地線を前記メイン接地線に接続し、前記第２のバッファ電源線を前記メイン電源線に接続し、かつ前記第２のバッファ接地線を前記サブ接地線に接続する選択手段とを備える、半導体回路装置。 - 前記選択手段は、
前記メイン電源線または前記サブ電源線を選択して前記第１のバッファ電源線に接続する第１のセレクタと、
前記メイン接地線または前記サブ接地線を選択して前記第１のバッファ接地線に接続する第２のセレクタと、
前記メイン電源線または前記サブ電源線を選択して前記第２のバッファ電源線に接続する第３のセレクタと、
前記メイン接地線または前記サブ接地線を選択して前記第２のバッファ接地線に接続する第４のセレクタとを含む、請求項１に記載の半導体回路装置。 - 前記第１のセレクタは、
前記メイン電源線と前記第１のバッファ電源線との間に接続された第１のＰチャネルＭＯＳトランジスタと、
前記サブ電源線と前記第１のバッファ電源線との間に接続された第２のＰチャネルＭＯＳトランジスタとを含み、
前記第２のセレクタは、
前記メイン接地線と前記第１のバッファ接地線との間に接続された第１のＮチャネルＭＯＳトランジスタと、
前記サブ接地線と前記第１のバッファ接地線との間に接続された第２のＮチャネルＭＯＳトランジスタとを含み、
前記第３のセレクタは、
前記メイン電源線と前記第２のバッファ電源線との間に接続された第３のＰチャネルＭＯＳトランジスタと、
前記サブ電源線と前記第２のバッファ電源線との間に接続された第４のＰチャネルＭＯＳトランジスタとを含み、
前記第４のセレクタは、
前記メイン接地線と前記第２のバッファ接地線との間に接続された第３のＮチャネルＭＯＳトランジスタと、
前記サブ接地線と前記第２のバッファ接地線との間に接続された第４のＮチャネルＭＯＳトランジスタとを含む、請求項２に記載の半導体回路装置。 - 動作モードおよび待機モードを有する半導体回路装置であって、
電源電圧を受けるメイン電源線と、
サブ電源線と、
前記メイン電源線と前記サブ電源線との間に接続され、前記動作モード時にオンになりかつ前記待機モード時にオフになる第１のスイッチング素子と、
接地電圧を受けるメイン接地線と、
サブ接地線と、
前記メイン接地線と前記サブ接地線との間に接続され、前記動作モード時にオンになりかつ前記待機モード時にオフになる第２のスイッチング素子と、
各々が、前記メイン電源線と前記サブ接地線との間に接続され、前記待機モード時に前記第１の論理レベルの出力信号を供給する複数の第１の論理回路と、
各々が、前記サブ電源線と前記メイン接地線との間に接続され、前記待機モード時に前記第１の論理レベルと相補的な第２の論理レベルの出力信号を供給する複数の第２の論理回路と、
前記待機モード時に前記複数の第１の論理回路が前記第１の論理レベルとして論理ローレベルの出力信号を供給しかつ前記複数の第２の論理回路が前記第２の論理レベルとして論理ハイレベルの出力信号を供給するとき前記接地電圧よりも低い電圧を前記サブ接地線に供給し、他方、前記待機モード時に前記複数の第１の論理回路が前記第１の論理レベルとして論理ハイレベルの出力信号を供給しかつ前記複数の第２の論理回路が前記第２の論理レベルとして論理ローレベルの出力信号を供給するとき前記電源電圧よりも高い電圧を前記サブ電源線に供給する電圧供給手段とを備える、半導体回路装置。 - 前記電圧供給手段は、
前記サブ電源線を前記電源電圧よりも高い電圧を受けるノードに選択的に接続する第１のセレクタと、
前記サブ接地線を前記接地電圧よりも低い電圧を受けるノードに選択的に接続する第２のセレクタとを含む、請求項４に記載の半導体回路装置。 - 前記第１のセレクタは、前記電源電圧よりも高い電圧を受けるノードと前記サブ電源線との間に接続されたＰチャネルＭＯＳトランジスタを含み、
前記第２のセレクタは、前記接地電圧よりも低い電圧を受けるノードと前記サブ接地線との間に接続されたＮチャネルＭＯＳトランジスタを含む、請求項５に記載の半導体回路装置。 - 動作モードおよび待機モードを有する半導体回路装置であって、
メイン電源線と、
電源電圧を受けるノードと前記メイン電源線との間に接続され、前記動作モード時にオンになりかつ前記待機モード時にオフになるスイッチング素子と、
メイン接地線と、
前記電源電圧を受けるラッチ固定電源線と、
接地電圧を受けるラッチ固定接地線と、
各々が前記メイン電源線と前記メイン接地線との間に接続された複数の論理回路と、前記ラッチ固定電源線と前記ラッチ固定接地線との間に接続されたラッチ回路と、
前記待機モード時に前記ラッチ回路への信号入力を遮断する遮断手段とを備え、
前記遮断手段は、
ラッチ駆動電源線と、
前記動作モード時に前記電源電圧を前記ラッチ駆動電源線に供給し、前記待機モード時に前記接地電圧またはそれよりも低い電圧を前記ラッチ駆動電源線に供給する駆動手段と、
前記ラッチ駆動電源線からの電圧を受け、前記ラッチ回路への信号入力経路に挿入されたインバータ回路とを含む、半導体回路装置。 - 動作モードおよび待機モードを有する半導体回路装置であって、
メイン電源線と、
電源電圧を受けるノードと前記メイン電源線との間に接続され、前記動作モード時にオンになりかつ前記待機モード時にオフになるスイッチング素子と、
メイン接地線と、
前記電源電圧を受けるラッチ固定電源線と、
接地電圧を受けるラッチ固定接地線と、
各々が前記メイン電源線と前記メイン接地線との間に接続された複数の論理回路と、前記ラッチ固定電源線と前記ラッチ固定接地線との間に接続されたラッチ回路と、
前記待機モード時に前記ラッチ回路への信号入力を遮断する遮断手段とを備え、
前記遮断手段は、
ラッチ駆動接地線と、
前記動作モード時に前記接地電圧を前記ラッチ駆動接地線に供給し、前記待機モード時に前記接地電圧よりも高い電圧を前記ラッチ駆動接地線に供給する第１の駆動手段と、
前記ラッチ回路の一方の入力ノードと前記ラッチ駆動接地線との間に接続され、第１の信号を受けるゲートを有する第１のトランジスタと、
前記ラッチ回路の当該他方の入力ノードと前記ラッチ駆動接地線との間に接続され、前記第１の信号と相補的な第２の信号を受けるゲートを有する第２のトランジスタとを含む、半導体回路装置。 - 前記遮断手段はさらに、
前記動作モード時に前記電源電圧を前記ラッチ固定電源線に供給し、前記待機モード時に前記電源電圧よりも高い電圧を前記ラッチ固定電源線に供給する第２の駆動手段と、
前記動作モード時に前記接地電圧を前記ラッチ固定接地線に供給し、前記待機モード時に前記接地電圧よりも高い電圧を前記ラッチ固定接地線に供給する第３の駆動手段とを含む、請求項８に記載の半導体回路装置。 - 動作モードおよび待機モードを有する半導体回路装置であって、
メイン電源線と、
電源電圧を受けるノードと前記メイン電源線との間に接続され、前記動作モード時にオンになりかつ前記待機モード時にオフになるスイッチング素子と、
メイン接地線と、
前記電源電圧を受けるラッチ固定電源線と、
接地電圧を受けるラッチ固定接地線と、
各々が前記メイン電源線と前記メイン接地線との間に接続された複数の論理回路と、前記ラッチ固定電源線と前記ラッチ固定接地線との間に接続されたラッチ回路と、
前記待機モード時に前記ラッチ回路への信号入力を遮断する遮断手段とを備え、
前記遮断手段は、
ラッチ駆動接地線と、
前記ラッチ回路の一方の入力ノードと前記ラッチ駆動接地線との間に接続され、第１の信号を受けるゲートを有する第１のトランジスタと、
前記ラッチ回路の当該他方の入力ノードと前記ラッチ駆動接地線との間に接続され、前記第１の信号と相補的な第２の信号を受けるゲートを有する第２のトランジスタと、
前記動作モードにおける前記第１および第２の信号の入力中に前記接地電圧を前記ラッチ駆動接地線に一時的に供給し、それ以外の時に前記電源電圧を前記ラッチ駆動接地線に供給する第１の駆動手段と、
前記動作モード時に前記電源電圧を前記ラッチ固定電源線に供給し、前記待機モード時に前記電源電圧よりも高い電圧を前記ラッチ固定電源線に供給する第２の駆動手段と、
前記動作モードにおける前記第１および第２の信号の入力中に前記電源電圧を前記ラッチ固定接地線に一時的に供給し、前記動作モードにおけるそれ以外の時に前記接地電圧を前記ラッチ固定接地線に供給し、前記待機モード時に前記接地電圧よりも高い電圧を前記ラッチ固定接地線に供給する第３の駆動手段とを含む、半導体回路装置。 - 前記半導体回路装置はさらに、
前記第１および第２の信号の入力中以外の時に前記接地電圧を前記第１および第２のトランジスタのゲートに供給する電圧供給手段を備える、請求項８から請求項１０のいずれか１項に記載の半導体回路装置。 - 前記半導体回路装置は、シンクロナスダイナミックランダムアクセスメモリであり、
前記ラッチ回路は、前記シンクロナスダイナミックランダムアクセスメモリにおけるロウ系のコマンド信号をラッチする、請求項８から請求項１０のいずれか１項に記載の半導体回路装置。 - 前記半導体回路装置は、シンクロナスダイナミックランダムアクセスメモリであり、
前記ラッチ回路は、前記シンクロナスダイナミックランダムアクセスメモリにおけるロウ系のアドレス信号をラッチする、請求項８から請求項１０のいずれか１項に記載の半導体回路装置。 - 前記半導体回路装置は、シンクロナスダイナミックランダムアクセスメモリであり、
前記ラッチ回路は、前記シンクロナスダイナミックランダムアクセスメモリにおけるコラム系のコマンド信号をラッチする、請求項８から請求項１０のいずれか１項に記載の半導体回路装置。 - 前記半導体回路装置は、シンクロナスダイナミックランダムアクセスメモリであり、
前記ラッチ回路は、前記シンクロナスダイナミックランダムアクセスメモリにおけるコラム系のアドレス信号をラッチする、請求項８から請求項１０のいずれか１項に記載の半導体回路装置。
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