DE102008032547B4 - Grabenisoliertes Gate-MOS-Halbleiterbauelement - Google Patents
Grabenisoliertes Gate-MOS-Halbleiterbauelement Download PDFInfo
- Publication number
- DE102008032547B4 DE102008032547B4 DE102008032547.3A DE102008032547A DE102008032547B4 DE 102008032547 B4 DE102008032547 B4 DE 102008032547B4 DE 102008032547 A DE102008032547 A DE 102008032547A DE 102008032547 B4 DE102008032547 B4 DE 102008032547B4
- Authority
- DE
- Germany
- Prior art keywords
- conductivity type
- trench
- region
- emitter
- igbt
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 90
- 239000000758 substrate Substances 0.000 claims abstract description 131
- 210000000746 body region Anatomy 0.000 claims abstract description 26
- 239000012535 impurity Substances 0.000 claims abstract description 20
- 239000012466 permeate Substances 0.000 claims description 2
- 230000000149 penetrating effect Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 131
- 230000015556 catabolic process Effects 0.000 description 85
- 238000009826 distribution Methods 0.000 description 29
- 238000010586 diagram Methods 0.000 description 23
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 21
- 229910052710 silicon Inorganic materials 0.000 description 21
- 239000010703 silicon Substances 0.000 description 21
- 238000009792 diffusion process Methods 0.000 description 10
- 238000004519 manufacturing process Methods 0.000 description 10
- 238000000034 method Methods 0.000 description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 229910052796 boron Chemical group 0.000 description 7
- 230000005684 electric field Effects 0.000 description 7
- 238000005468 ion implantation Methods 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 238000010438 heat treatment Methods 0.000 description 6
- -1 boron ions Chemical class 0.000 description 5
- 230000007423 decrease Effects 0.000 description 5
- 230000007547 defect Effects 0.000 description 5
- 238000004088 simulation Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 4
- 239000000969 carrier Substances 0.000 description 4
- 238000011835 investigation Methods 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- 230000001133 acceleration Effects 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 238000005259 measurement Methods 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical group [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000011295 pitch Substances 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 238000011160 research Methods 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 1
- 230000003466 anti-cipated effect Effects 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 125000004429 atom Chemical group 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 230000009191 jumping Effects 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 125000004437 phosphorous atom Chemical group 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
- H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
- H01L29/66333—Vertical insulated gate bipolar transistors
- H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
- Thyristors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
Description
- HINTERGRUND DER ERFINDUNG
- 1. Gebiet der Erfindung
- Die vorliegende Erfindung betrifft ein Leistungshalbleiterbauelement, das bei einem Strom mit einer großen Stromdichte verwendet wird, und insbesondere ein MOS-Halbleiterbauelement (MOS: Metalloxidhalbleiter), wie etwa einen grabenisolierten Gate-Bipolartransistor (nachstehend mit IGBT abgekürzt). Weiterhin betrifft die Erfindung insbesondere ein grabenisoliertes Gate-MOS-Halbleiterbauelement mit mehreren geradlinigen Gräben, die an einer Oberseite eines Halbleitersubstrats ausgebildet sind, einer Gate-Isolationsschicht, die an der Innenseite jedes der Gräben ausgebildet ist, und einer Steuerelektrode, die in jedem der Gräben vergraben ist, wobei die Gate-Isolationsschicht dazwischengeschichtet ist, sodass eine Graben-Gate-MOS-Struktur mit mehreren Bereichen auf den Oberflächen des Halbleitersubstrats entsteht, wobei Bereiche eines ersten Leitfähigkeitstyps und Bereiche eines zweiten Leitfähigkeitstyps jeweils abwechselnd in Längsrichtung des Grabens zwischen benachbarten der mehreren geradlinigen Gräben angeordnet sind.
- 2. Beschreibung des Standes der Technik
- Entsprechend den jüngsten Forderungen nach Verkleinerung und Leistungsverbesserung bei Stromquellenvorrichtungen auf dem Gebiet der Leistungselektronik werden die Anstrengungen bei Leistungshalbleiterbauelementen auf deren Leistungsverbesserung konzentriert, wie etwa hohe Durchschlagspannung, hohe Strombelastbarkeit und zusammen damit niedriger Leistungsverlust, hohes Durchschlagsperrvermögen und hohe Arbeitsgeschwindigkeit. Für Leistungshalbleiterbauelemente, mit denen diese hohe Strombelastbarkeit und dieser niedrige Leistungsverlust erzielt werden können, werden in den letzten Jahren vorzugsweise vertikale und Graben-Gate-IGBTs verwendet.
- Vertikale und Graben-Gate-IGBTs (vertical and trench gate type IGBT) werden mit einem MOS-Gate angesteuert. Es sind zwei Arten von MOS-Gate-Strukturen allgemein bekannt, und zwar die MOS-Gate-Planarstruktur und die Graben-Gate-Struktur. Die MOS-Gate-Planarstruktur hat ein MOS-Gate, das ebenflächig auf der Oberfläche eines Halbleitersubstrats vorgesehen ist, und bei dieser Struktur fließt ein Kanalstrom parallel zur Oberfläche. Hingegen hat die Graben-Gate-Struktur ein MOS-Gate, das in einem Graben vergraben ist, und bei dieser Struktur fließt ein Kanalstrom senkrecht zur Oberfläche eines Halbleitersubstrats. Vor kurzem hat ein Graben-Gate-IGBT mit einer in einem Graben vergrabenen Gate-Elektrode Aufmerksamkeit erregt, da seine Struktur die Kanaldichte erhöhen kann und das Erzielen eines niedrigen Einschaltwiderstands erleichtert.
- Bei den vertikalen und Graben-Gate-IGBTs mit dieser Graben-Gate-Struktur gibt es zwei Arten von Strukturen.
14 ist eine Schnittansicht, die eine der Strukturen zeigt (die Struktur wird als Struktur von Beispiel 1 eines herkömmlichen Bauelements bereitgestellt). Wie in der Schnittansicht von14 gezeigt ist, hat die Struktur von Beispiel 1 eines herkömmlichen Bauelements eine Anordnung, bei der Oberflächenbereiche16 und17 zwischen Gräben13 und ein Floating-p-Bereich12b als Oberflächenbereich zwischen den Gräben13 abwechselnd angeordnet sind. Die Gräben13 können eine MOS-Gate-Funktion haben, und durch die n+-Emitter-Bereiche16 und p+-Bodybereiche17 kann eine Emitterelektrode19 mit diesen in Kontakt kommen. Der Floating-p-Bereich12b ist ein Bereich, mit dem die Emitterelektrode19 über eine dazwischengeschichtete Isolierschicht18 in Kontakt ist. Wenn der gesamte aktive Bereich (der Bereich, in dem der Hauptstrom fließt) von oben betrachtet wird, kann die abwechselnde Anordnung als sogenannte Streifenstruktur bezeichnet werden. In dem Floating-p-Bereich12b sammeln sich oft Defektelektronen an, die kaum zu der Emitterelektrode19 emittiert werden, sodass die Verteilung der Trägerkonzentrationen in einer n-Driftschicht11 derjenigen in einer Diode nahekommt. Wie vorstehend dargelegt, ist der Floating-p-Bereich12b mit der Isolierschicht18 bedeckt und hat keinen Graben-Gate-Strukturteil. Das verringert die Kapazität zwischen einer Gate-Elektrode15 und der Emitterelektrode19 um die Kapazität des Graben-Gate-Strukturteils, sodass die Zeit zum Laden oder Entladen der Kapazität des Floating-p-Bereiches12b verkürzt wird, was den Vorteil bietet, dass der Schaltverlust verringert wird (1 vonJP 2001-308327 A US-Patent US 6 737 705 B2 entspricht). Bei dieser Struktur ist in einem Teil der Isolierschicht18 , die die Oberfläche des Floating-p-Bereiches12 bedeckt, der durch die Gräben13 getrennt wird, wie in14 gezeigt, auch eine nicht dargestellte Kontakthalle vorgesehen, damit die Emitterelektrode19 in einem kleinen Bereich in Kontakt mit dem Floating-p-Bereich12b kommt, um die Widerstandskomponente in der horizontalen Richtung des Substrats in dem Floating-p-Bereich12b zwischen die Emitterelektrode19 und die Driftschicht11 zu schichten, was einen ähnlichen Vorteil wie den vorstehend beschriebenen bietet (1 vonJP 2001-308327 A US-Patent US 6 737 705 B2 entspricht, undJP 2004-039838 A -
15 ist eine perspektivische Schnittansicht, die die andere Struktur zeigt (die Struktur wird als Struktur eines Beispiels2 eines herkömmlichen Bauelements bezeichnet). Die in15 gezeigte Struktur des Beispiels2 eines herkömmlichen Bauelements hat eine Anordnung, bei der mehrere Gräben13 , die jeweils mit einer Gate-Elektrode15 gefüllt sind, wobei eine Gate-Isolierschicht14 dazwischengeschichtet ist, in einer Oberflächenstruktur mit mehreren geraden Linien angeordnet sind und p-Basisbereiche12 und Bereiche eines n-Halbleitersubstrats als n-Driftschicht11 abwechselnd auf jeder Oberfläche des n-Halbleitersubstrats als n-Driftschicht11 zwischen den Gräben13 in Längsrichtung entlang den Gräben13 angeordnet sind. Mit anderen Worten, wenn der gesamte aktive Bereich von oben betrachtet wird, kann die Struktur als Struktur bezeichnet werden, bei der die Reihen der p-Basisbereiche12 und die Reihen der Bereiche des n-Halbleitersubstrats als n-Driftschicht11 die parallelen Gräben13 abwechselnd senkrecht schneiden. Obwohl die Struktur als Graben-Gate-Struktur vorgesehen ist, fließt bei der Struktur der Kanalstrom nicht nur senkrecht zur Oberfläche des n-Halbleitersubstrats11 , sondern auch parallel zu dem n-Halbleitersubstrat11 . Dadurch können mit den vertikalen und Graben-Gate-IGBTs ein niedriger Einschaltwiderstand und eine hohe Durchschlagspannung gleichzeitig realisiert werden (6 und7 vonJP 2000-228519 A US-Patent US 6 380 586 B1 und der veröffentlichten deutschen PatentanmeldungDE 100 04 548 A1 ). Außerdem wird eine Struktur bereitgestellt, bei der ein p-Basisbereich von einem n+-Bereich umgeben ist und die eine Konzentration (Dichte) an Unreinheiten hat, die höher als die bei dem Halbleitersubstrat ist, um dadurch die Löcherkonzentration (-dichte) in der Nähe der Oberfläche der n-Basisschicht (Driftschicht) zu erhöhen (JP 8-316479 A US 6 221 721 B1 ). - Darüber hinaus ist ein Verfahren bekannt, bei dem die Kompromiss-Eigenschaften durch Verdünnen der Driftschicht verbessert werden, anstatt das Verfahren unter dem Aspekt der Erhöhung der Trägerkonzentration(-dichte) auf der Oberfläche der Driftschicht durchzuführen, wie vorstehend erläutert. Beispielsweise gibt es eine Durchgreif-Anordnung, bei der eine dünne Epitaxieschicht mit der niedrigstmöglichen Konzentration (Dichte) an Unreinheiten ausgebildet wird, damit das Bauelement unter Beibehaltung einer festgelegten Durchschlagspannung eine dünnere n-Basisschicht (Driftschicht) erhält. Die dünnere Epitaxieschicht wird auf einem Halbleitersubstrat mit einer hohen Konzentration (Dichte) an Unreinheiten zusammen mit einer Pufferschicht mit einer hohen Konzentration (Dichte) an Unreinheiten ausgebildet, um die Durchschlagspannung des Bauelements aufrechtzuerhalten. Darüber hinaus gibt es Bauelemente, wie etwa ein Feldstopp-Bauelement, bei denen zwischen einer p-Kollektorschicht, die auf der anderen Hauptfläche eines Halbleitersubstrats mit kontrollierter Konzentration an Unreinheiten ausgebildet wird, und einer auf dem Halbleitersubstrat ausgebildeten Driftschicht eine Feldstoppschicht (oder Pufferschicht) vorgesehen ist, deren Dicke und Konzentration (Dichte) an Unreinheiten kontrolliert werden.
- Die Struktur und Funktionsweise eines herkömmlichen vertikalen und Graben-Gate-IGBT von Beispiel 2, der in den
6 und7 vonJP 2000-228519 A US 6 380 586 B1 und der veröffentlichten deutschen PatentanmeldungDE 100 04 548 A1 entspricht, werden nachstehend unter Bezugnahme auf die14 ,15-1 bis15-3 erläutert. Die16-1 bis16-3 sind Schnittansichten eines Querschnitts A, eines Querschnitts B bzw. eines Querschnitts C, die in15 gezeigt sind. In der nachstehenden Beschreibung ist ein „Graben-IGBT” ein IGBT mit einer Struktur, bei der ein Kanalstrom in den beiden Richtungen senkrecht und parallel zu dem Substrat fließt, wie vorstehend dargelegt. Bei dem herkömmlichen IGBT von Beispiel 2 ist auf einer der Hauptflächen (nachstehend als Oberseite bezeichnet) eines Halbleitersubstrats (n–-Drainschicht)11 ein p-Basisbereich12 selektiv ausgebildet, und auf der anderen Hauptfläche (nachstehend als Unterseite bezeichnet) sind eine n-FS-Schicht50 (FS: field stop; Feldstoppschicht), eine p-Kollektorschicht51 und eine Kollektorelektrode22 ausgebildet. Außerdem sind mehrere Gräben13 von der Oberseite des Substrats mit einer Tiefe ausgebildet, die bis in die n–-Drainschicht11 reicht und über die Tiefe des p-Basisbereiches12 hinausgeht. An der Innenseite jedes der Gräben13 ist eine Gate-Isolierschicht14 ausgebildet. Weiter innen in den Gräben13 ist eine Gate-Elektrode15 aus einem Material wie leitfähiges polykristallines Silicium vergraben. Auf der Oberfläche des p-Basisbereiches12 ist ungefähr in der Mitte zwischen den benachbarten Gräben13 ein p+-Bodybereich17 vorgesehen. Angrenzend an den p+-Bodybereich17 und die Seitenwand des Grabens13 ist jeweils ein n+-Emitterbereich16 vorgesehen. Auf die Gate-Elektrode15 ist eine Isolierschicht18 aufgebracht, und auf der gesamten Oberfläche des aktiven Bereichs (der Bereich, in dem der Hauptstrom fließt) in dem Elementarzellenbereich des IGBT ist eine Metallelektrode (Emitterelektrode)19 aus einem Metall wie Aluminium vorgesehen. Die Isolierschicht18 isoliert die Gate-Elektrode15 gegen die Metallelektrode19 und trennt sie von ihr. Außerdem sind Öffnungen in der Isolierschicht18 vorgesehen, sodass die Metallelektrode19 einen ohmschen Kontakt mit den Oberflächen der n+-Emitterbereiche16 und der p+-Bodybereiche17 herstellt. - Bei den vertikalen und Graben-IGBTs mit dieser Anordnung wird durch Anlegen einer Spannung, die höher als ein festgelegter Schwellenwert ist, an die Gate-Elektrode
15 eine n-Inversionsschicht (n-Kanal) entlang der Seitenwand des Grabens13 in dem p-Basisbereich12 ausgebildet, wodurch Strompfade senkrecht und parallel zu dem Substrat entstehen. Dadurch wird der vertikale und Graben-IGBT in den eingeschalteten Zustand zwischen dem Emitter und dem Kollektor versetzt. Durch Einstellen der an die Gate-Elektrode15 angelegten Spannung auf die des festgelegten Schwellenwerts oder einen niedrigeren Wert verschwindet die n-Inversionsschicht in dem p-Basisbereich12 , sodass der vertikale und Graben-IGBT in den ausgeschalteten Zustand zwischen dem Emitter und dem Kollektor kommt. Bei diesem vertikalen und Graben-IGBT sind entlang der Seitenwand des Grabens13 Strompfade in vertikaler Richtung (die vertikale Richtung ist die Richtung senkrecht zur Oberfläche Halbleitersubstrats, wie in16-1 gezeigt) und in Querrichtung ausgebildet (die Querrichtung ist die Richtung parallel zu den Oberflächen des Halbleitersubstrats, wie in16-2 gezeigt). Somit sind die Flächen der Strompfade im Vergleich zu einem herkömmlichen Planar-Gate- oder Graben-Gate-IGBT wesentlich größer. Außerdem sammeln sich zwischen den Gräben13 Minoritätsträger in dem Bereich an, in dem die n-Halbleitersubstratschicht11 freiliegt, was den Vorteil bietet, dass auch ihr Einschaltwiderstand verringert werden kann. - Zwischen der angelegten Spannung und der Stromdichte bei den so gestalteten vertikalen und Graben-IGBTs der herkömmlichen Beispiele 1 und 2 besteht eine, wenn auch nur annähernde, Korrelation, bei der die Stromdichte gegenwärtig bei einem Bauelement der 600-V-Klasse mit 200 A/cm2 bis 250 A/cm2 angegeben wird, bei einem Bauelement der 1200-V-Klasse mit 100 A/cm2 bis 150 A/cm2 angegeben wird und bei einem Bauelement der 2500-V-Klasse mit 40 A/cm2 bis 60 A/cm2 angegeben wird, d. h., die Korrelation lässt sich näherungsweise durch V·I ≈ 150 kVA darstellen.
- Bei der Anordnung des Vertikalgraben-IGBT, die in der bereits beschriebenen
15 gezeigt ist, besteht jedoch das Problem, dass das Ausschaltvermögen gering ist. Es wurde herausgefunden, dass das Problem durch die folgende Ursache entsteht, die wieder anhand der15 ,16-1 und16-3 erläutert wird. Wie beim Hintergrund der Erfindung dargelegt wurde, werden bei der in15 gezeigten Anordnung des vertikalen und Graben-IGBT zwei Arten von Strompfaden ausgebildet. Eine der beiden Pfad-Arten umfasst die Pfade der Ströme (durch Pfeile dargestellt), die in Längsrichtung (in der Richtung senkrecht zur Hauptfläche des Substrats) entlang der Seitenwand des Grabens eines sogenannten Graben-IGBT fließen, wie in16-1 gezeigt ist, wobei die Schnittansicht die des Querschnitts A von15 ist. Die andere der beiden Pfad-Arten umfasst die Pfade der Ströme (durch Pfeile dargestellt), die in Querrichtung (in der Richtung parallel zur Hauptfläche des Substrats) entlang der Seitenwand des Grabens fließen, wie in16-2 gezeigt ist, wobei die Schnittansicht die des Querschnitts B von15 ist. Bei beiden Arten von Strompfaden sind die Strompfade der Elektronen (Volllinienpfeile), die in Querrichtung entlang der Seitenwand des Grabens fließen, den Elektronenstrompfaden in einem Planar-Gate-IGBT sehr ähnlich. Im Gegensatz zu dem Planar-Gate-IGBT, bei dem sich Defektelektronenstrompfade und Elektronenstrompfade in derselben Ebene befinden, liegen bei der in16-2 gezeigten Anordnung des Graben-IGBT die Defektelektronenstrompfade und die Elektronenstrompfade nicht in derselben Ebene. In diesem Punkt unterscheidet sich der Graben-IGBT von dem Planar-Gate-IGBT. Die Defektelektronenströme sollen in der Richtung von dem Querschnitt B zu dem Querschnitt C fließen, die in15 gezeigt sind. Mit anderen Worten kann man sagen, dass die Pfade der Defektelektronenströme Strompfade werden, sodass die Defektelektronenströme von der Graben-Seitenwand entlang einer Kontakt-Ebene der Emitterelektrode und der Halbleiterschicht einfließen. Daher müssen sich die Defektelektronenströme unter dem n+-Emitterbereich16 konzentrieren, um dort hindurch zu fließen. Der Defektelektronenstrom entspricht dem Basisstrom bei einem npn-Transistor, der aus dem n+-Emitterbereich, dem p-Basisbereich und der n-Halbleitersubstratschicht besteht. Es wurde herausgefunden, dass die Konzentration des Defektelektronenstroms die Funktion des npn-Transistors erleichtert, was die Funktion eines aus einem n+-Emitterbereich, einem p-Basisbereich, einer n-Halbleitersubstratschicht und einer p-Kollektorschicht bestehenden parasitären Thyristors des IGBT erleichtert, der das Ausschalten des IGBT unkontrollierbar macht, was das Ausschaltsperrvermögen verschlechtert. - Darüber hinaus wird auf dem Markt die Entwicklung eines vertikalen und Graben-IGBT angestrebt, der eine Kapazität in der Größenordnung von etwa 360 kVA bis 600 kVA bei einer hohen Durchschlagspannung der 1200-V-Klasse und einer hohen Stromdichte von 300 A/cm2 bis 500 A/cm2 hat, die noch höher als die Durchschlagspannung und die Stromdichte der herkömmlichen vertikalen und Graben-IGBTs sind.
- Wenn der vertikale und Graben-IGBT in jedem der Beispiele 1 und 2 der herkömmlichen Bauelemente mit dieser hohen Durchschlagspannung und dieser hohen Stromdichte verwendet wird, verursachen die Anordnungen, die jeweils in den Schnittansichten von
13 (Beispiel 1 des herkömmlichen Bauelements), den15 bis16-3 (Beispiel 2 des herkömmlichen Bauelements) gezeigt sind, gelegentlich einen Lawinendurchschlag, der beim Ausschalten eines großen Stroms bei einem relativ niedrig gehaltenen Gate-Widerstand auftritt (dieser Widerstand bewirkt, dass nach dem Verringern der Gate-Spannung auf eine Schwellenspannung oder darunter der Strom abzunehmen beginnt), was zu einem Problem bei der Zuverlässigkeit wird. Daher wird in vielen Fällen der Gate-Widerstand relativ groß gemacht (mit diesem Widerstand legt die Gate-Spannung die Verringerung des Stroms fest). Dieser Fall wird als der letztere Fall bezeichnet. - Nachstehend wird das Verhalten der Gate-Spannung im Ausschaltzustand wie bei dem letzteren Fall unter Bezugnahme auf einen in
17 dargestellten Äquivalentstromkreis erläutert, der einen typischen IGBT und seine Gate-Schaltung zeigt. Wie in17 gezeigt, wird das Verhalten der Gate-Spannung im Ausschaltzustand eines IGBT mit drei Arten von Kondensatoren erläutert, und zwar einem Gate-Kollektor-Kondensator CGC, einem Kollektor-Emitter-Kondensator CCE und einem Gate-Emitter-Kondensator CGE. Nachstehend werden das Gate, der Kollektor und der Emitter durch die Abkürzungen G, C bzw. E angegeben. Im Ausschaltzustand fließt durch eine Erhöhung der Kollektor-Emitter-Spannung ein Verschiebungsstrom (iGC) durch die Gate-Kollektor-Kapazität. Wenn ein Gatestrom ig = iGC ist, wird ein Gate-Emitter-Strom iGE gleich 0, sodass ein Zeitraum entsteht, in dem sich die Gate-Spannung nicht ändert (allgemein als „Miller-Zeit” bezeichnet). - In diesem Zustand können zwei Arten von Ausschaltzuständen betrachtet werden:
- 1) der Zustand, in dem der Gatestrom ig iGC bestimmt (d. h., ig bestimmt dVCE/dt) und
- 2) der Zustand, in dem iGC ig bestimmt (d. h., dVCE/dt bestimmt ig).
- Und zwar zeigt sich der Zustand 1), wenn die G-C-Kapazität relativ klein ist. Umgekehrt zeigt sich der Zustand 2), wenn die G-C-Kapazität relativ groß ist. Aufgrund des Forschungseinsatzes der Erfinder ist herausgefunden worden, dass beim Ausschalten im Zustand 2) eine Sprungspannung (jumping voltage) kleiner als beim Ausschalten im Zustand 1) wird.
- Kurz gesagt, bestimmt bei dem Verhalten, nachdem die Kollektorspannung die Busspannung erreicht hat, im Zustand 1) die Art und Weise der Verringerung der Gate-Spannung die Stromabnahmerate eines Kollektorstroms (di/dt), um die Sprungspannung (L·di/dt) zu bestimmen. Hingegen beeinflusst im Zustand 2) die Zunahmerate der Kollektorspannung den Gate-Strom weiter. Dadurch wird im Gegensatz zum Zustand 1) die Gate-Spannung allmählich verringert. Im Ergebnis ist festzustellen, dass die Stromabnahmerate (di/dt) des Kollektorstroms gering wird, sodass die Sprungspannung klein wird.
- Eine effektive Schicht-Anordnung zum Erzielen einer Wirkung wie der beim Zustand 2) mit einer einfachen Methode ist die, die einen Bereich, der in Kontakt mit der in dem Graben ausgebildeten Gate-Elektrode mit der Gate-Isolierschicht dazwischen ist, in einen Floating-Zustand bringt. Bei dieser Anordnung besteht jedoch das Problem, dass das Bauelement bei einem statischen Lawinendurchschlag ausfällt.
- Wenn die Anordnung bei einer hohen Stromdichte, wie vorstehend dargelegt, in der Anordnung des vertikalen und Graben-IGBT mit dem in
14 gezeigten Floating-p-Bereich verwendet wird, besteht das Problem der Kompatibilität zwischen der Verwendung bei einer hohen Stromdichte und der Realisierung einer niedrigen Einschaltspannung. Aufgrund der Forschungsanstrengungen der Erfinder hat sich gezeigt, dass das Problem wie folgt entsteht. - Dies wird unter Verwendung der
16-1 bis16-3 erläutert. Im Allgemeinen wird ein Sättigungsstrom Isat eines MOS-Halbleiterbauelements mit der folgenden Formel (1) angegeben: worin αPNP der Stromverstärkungsfaktor ist, μns die Trägerbeweglichkeit ist, Cox die Kapazität einer Gate-Isolierschicht ist, Z die Emitter-Gesamtbreite (oder -länge) ist, LCH die Kanallänge ist, VGE die Gate-Vorspannung ist und VGE(th) die Schwellenspannung ist. - Zur Gewährleistung der Gestaltungsfreiheit und zur Vermeidung der Beeinträchtigung anderer Eigenschaften (insbesondere der Durchschlagspannung) wird der Sättigungsstrom zweckmäßigerweise durch Einstellen der Emitter-Gesamtbreite (oder -lange) Z eingestellt. Hier ist die Emitter-Gesamtbreite (oder -lange) Z die Breite (oder Länge), die dadurch erhalten wird, dass die Breiten (oder Längen) der Abschnitte, in denen der Emitterbereich
16 in einer Elementarzelle zwischen den Gräben13 jeweils in Kontakt mit dem Graben13 ist, zu der Anzahl aller Elementarzellen in einer Flächeneinheit addiert werden. Obwohl nachstehend die Emitterbreite gelegentlich als Emitterlänge bezeichnet wird, sind beide einander gleich. - Wie vorstehend dargelegt worden ist, sind bei der in
15 gezeigten Anordnung des vertikalen und Graben-IGBT zwei Arten von Strompfaden ausgebildet, und zwar die Pfade der Ströme, die in Richtung der Dicke des Substrats in dem p-Basisbereich12 entlang der Seitenwand des Grabens13 des sogenannten Graben-IGBT fließen, wie in16-1 gezeigt, und die Pfade der Ströme, die in Querrichtung parallel zu der Hauptfläche des Substrats in dem p-Basisbereich12 entlang der Seitenwand des Grabens fließen, wie in16-2 gezeigt. Zum Erzielen einer niedrigen Einschaltspannung müssen die Pfade der Ströme sichergestellt werden, die in Querrichtung parallel zu der Hauptfläche des Substrats entlang der Seitenwand des Grabens fließen. - Aus der Offenlegungsschrift
DE 10 2004 055 879 A1 ist ein Graben-IGBT mit einer p-leitenden Basisschicht, die in p-leitende Basisregionen durch Gräben unterteilt ist, und ferner mit n-leitenden Quellenregionen, die in einem Teil der p-leitenden Basisregionen ausgebildet sind, sowie mit einer Steuerelektroden-Verbindungsschiene im aktiven Bereich und Kontaktlöchern, die in der Nähe der Endbereiche der Gräben und auf beiden Seiten der Verbindungsschiene gebildet sind und die p-leitenden Basisregionen und die Emitterelektrode elektrisch miteinander verbinden, bekannt. - Eine Vergrößerung nur der Emitter-Gesamtbreite (oder -länge), die zur Erhöhung des Sättigungsstroms entsprechend der Formel (1) unter Beibehaltung der in
15 gezeigten Anordnung des vertikalen und Graben-IGBT durchgeführt wird, bewirkt zwangsläufig, dass der Emitterbereich16 nahe an das Ende des p-Basisbereiches12 in Längsrichtung des Grabens herankommt, sodass es unmöglich wird, Pfade so herzustellen, dass ausreichende Ströme in Querrichtung an der Seitenwand des Grabens fließen können. Somit wird klar, dass es mit dieser Anordnung schwierig wird, mit dem IGBT die Stromdichte zu erhöhen und die Einschaltspannung zu verringern. - Die Erfindung wurde in Anbetracht der vorstehenden Situation gemacht, und Ziel der Erfindung ist es, ein vertikales und grabenisoliertes Gate-MOS-Halbleiterbauelement zur Verfügung zu stellen, das in der Lage ist, den Einschaltwiderstand zu verringern, die Stromdichte zu erhöhen, das Durchschlagsperrvermögen bei einem Lawinendurchschlag zu verbessern und einer Sprungspannung beim Ausschalten entgegenzuwirken.
- KURZE DARSTELLUNG DER ERFINDUNG
- Bei einem ersten Aspekt der Erfindung weist ein vertikales und grabenisoliertes Gate-MOS-Halbleiterbauelement Folgendes auf: ein Halbleitersubstrat eines ersten Leitfähigkeitstyps; einen Basisbereich eines zweiten Leitfähigkeitstyps, der selektiv auf einer der Hauptflächen des Halbleitersubstrats des ersten Leitfähigkeitstyps ausgebildet ist; einen Emitterbereich des ersten Leitfähigkeitstyps, der selektiv auf der Oberfläche des Basisbereichs des zweiten Leitfähigkeitstyps ausgebildet ist; einen Bodybereich des zweiten Leitfähigkeitstyps, der auf der Oberfläche des Basisbereichs des zweiten Leitfähigkeitstyps ausgebildet ist und in Kontakt mit dem Emitterbereich des ersten Leitfähigkeitstyps ist, wobei der Bodybereich eine Konzentration an Unreinheiten hat, die höher als die des Basisbereichs ist; mehrere als gerade Linien ausgebildete Gräben, die parallel so angeordnet sind, dass eine Oberflächenstruktur mit mehreren parallelen geraden Linien entsteht, wobei jeder Graben von der Oberfläche des Emitterbereichs des ersten Leitfähigkeitstyps mit einer Tiefe ausgebildet ist, die zum Halbleitersubstrat des ersten Leitfähigkeitstyps reicht und dabei den Basisbereich des zweiten Leitfähigkeitstyps durchdringt; eine Gate-Elektrode, die in jedem der Gräben vergraben ist, wobei eine Gate-Isolierschicht dazwischengeschichtet ist; und eine Emitterelektrode, die einen gemeinsamen leitenden Kontakt mit den Oberflächen des Emitterbereichs des ersten Leitfähigkeitstyps und des Bodybereichs des zweiten Leitfähigkeitstyps herstellt, wobei in mehreren Bereichen auf der Oberfläche des Halbleitersubstrats, die jeweils zwischen benachbarten von mehreren geradlinigen Gräben vorgesehen sind, die parallel angeordnet sind und eine Oberflächenstruktur mit mehreren der geraden Linien bilden, mehrere erste Zwischen-Gräben-Oberflächenbereiche enthalten sind, in denen jeweils die Oberflächen der Basisbereiche des zweiten Leitfähigkeitstyps, auf denen jeweils der Emitterbereich des ersten Leitfähigkeitstyps und der Bodybereich des zweiten Leitfähigkeitstyps ausgebildet sind, und die Oberflächen von Bereichen jeweils mit einem Teil des Halbleitersubstrats des ersten Leitfähigkeitstyps abwechselnd entlang dem Graben in dessen Längsrichtung angeordnet sind, wobei die Emitterelektrode in gemeinsamem Kontakt mit den Oberflächen des Emitterbereichs des ersten Leitfähigkeitstyps und des Bodybereichs des zweiten Leitfähigkeitstyps ist; und mehrere zweite Zwischen-Gräben-Oberflächenbereiche, die jeweils entlang dem Graben in dessen Längsrichtung mit der Oberfläche des Basisbereichs des zweiten Leitfähigkeitstyps oder der Oberfläche des Halbleitersubstrats des ersten Leitfähigkeitstyps ausgebildet sind.
- Bei einem zweiten Aspekt der Erfindung ist bei dem vertikalen und grabenisolierten Gate-MOS-Halbleiterbauelement nach dem ersten Aspekt der Erfindung die Oberfläche des Basisbereichs des zweiten Leitfähigkeitstyps, der in dem zweiten Zwischen-Gräben-Oberflächenbereich ausgebildet ist, leitend mit der Emitterelektrode verbunden, wobei ein Widerstand in Form eines Äquivalentstromkreises zwischengeschaltet ist.
- Bei einem dritten Aspekt der Erfindung ist bei dem vertikalen und grabenisolierten Gate-MOS-Halbleiterbauelement nach dem zweiten Aspekt der Erfindung der Widerstand, der zwischen den Basisbereich des zweiten Leitfähigkeitstyps und die Emitterelektrode geschaltet ist, kleiner als 100 mΩ/cm2.
- Bei einem vierten Aspekt der Erfindung sind bei dem vertikalen und grabenisolierten Gate-MOS-Halbleiterbauelement nach dem ersten bis dritten Aspekt der Erfindung die ersten Zwischen-Gräben-Oberflächenbereiche und die zweiten Zwischen-Gräben-Oberflächenbereiche abwechselnd angeordnet, wobei jeder der Gräben dazwischen liegt.
- Bei einem fünften Aspekt der Erfindung sind bei dem vertikalen und grabenisolierten Gate-MOS-Halbleiterbauelement nach dem ersten bis vierten Aspekt der Erfindung die ersten Zwischen-Gräben-Oberflächenbereiche und die zweiten Zwischen-Gräben-Oberflächenbereiche in feststehenden Abständen in Querrichtung des Grabens angeordnet.
- Bei einem sechsten Aspekt der Erfindung beträgt bei dem vertikalen und grabenisolierten Gate-MOS-Halbleiterbauelement nach dem fünften Aspekt der Erfindung der feststehende Abstand in Querrichtung des Grabens 5 μm oder weniger.
- Bei einem siebenten Aspekt der Erfindung beträgt bei dem vertikalen und grabenisolierten Gate-MOS-Halbleiterbauelement nach dem sechsten Aspekt der Erfindung in Längsrichtung des Grabens des ersten Zwischen-Gräben-Oberflächenbereichs das Verhältnis der Länge der Oberfläche des Emitterbereichs auf der Oberfläche des Basisbereichs des zweiten Leitfähigkeitstyps, über die der Emitterbereich in Kontakt mit dem Graben ist, zu einem Wiederholungsabstand zum Anordnen eines Bereichs, der eine Oberfläche des Basisbereichs des zweiten Leitfähigkeitstyps, auf der der Emitterbereich des ersten Leitfähigkeitstyps ausgebildet ist, und eine Oberfläche des Bereichs mit einem Teil des Halbleitersubstrats des ersten Leitfähigkeitstyps hat, 1/2 oder mehr.
- Bei einem achten Aspekt der Erfindung beträgt bei dem vertikalen und grabenisolierten Gate-MOS-Halbleiterbauelement nach dem siebenten Aspekt der Erfindung die Summe der Längen, über die die Emitterbereiche des ersten Leitfähigkeitstyps in Kontakt mit dem Graben sind, 30% oder mehr der Summe der Längen der Gräben.
- Erfindungsgemäß kann ein grabenisoliertes Gate-MOS-Halbleiterbauelement zur Verfügung gestellt werden, das einen niedrigen Einschaltwiderstand, eine hohe Stromdichte und ein großes Durchschlagsperrvermögen bei einem Lawinendurchschlag hat, um einer Sprungspannung im Ausschaltzustand entgegenzuwirken.
- KURZE BESCHREIBUNG DER ZEICHNUNGEN
-
1 ist eine Schnittansicht, die den Hauptteil eines Siliciumsubstrats bei dem Schritt der Herstellung in dem Herstellungsprozess eines Graben-IGBT nach Beispiel 1 der Erfindung zeigt. -
2 ist eine Schnittansicht, die den Hauptteil des Siliciumsubstrats in einem Zustand zeigt, in dem in dem Schritt, der sich an den in1 gezeigten Schritt anschließt, Gräben darin ausgebildet werden. -
3 ist eine Schnittansicht, die den Hauptteil des Siliciumsubstrats in einem Zustand zeigt, in dem in dem Schritt, der sich an den in2 gezeigten Schritt anschließt, eine Oxidschicht als Gate-Isolierschicht auf der Oberseite des Substrats und in jedem der Gräben ausgebildet wird und eine Gate-Elektrode in jedem der Gräben vergraben wird. -
4 ist eine Schnittansicht, die den Hauptteil des Siliciumsubstrats in einem Zustand zeigt, in dem in dem Schritt, der sich an den in3 gezeigten Schritt anschließt, die Oxidschicht auf der Oberseite des Substrats entfernt wird. -
5A ist eine Schnittansicht, die den Hauptteil des Siliciumsubstrats in einem Zustand zeigt, in dem in dem Schritt, der sich an den in4 gezeigten Schritt anschließt, p-Diffusionsbereiche auf der Oberseite des Substrats ausgebildet werden. -
5B ist eine Draufsicht, die das Siliciumsubstrat in dem in5A gezeigten Schritt zeigt. -
6A ist eine Schnittansicht, die den Hauptteil des Siliciumsubstrats in einem Zustand zeigt, in dem in dem Schritt, der sich an den in den5A und5B gezeigten Schritt anschließt, p+-Bodybereiche auf der Oberseite des Substrats ausgebildet werden. -
6B ist eine Draufsicht, die das Siliciumsubstrat in dem in6A gezeigten Schritt zeigt. -
7A ist eine Schnittansicht, die den Hauptteil des Siliciumsubstrats in einem Zustand zeigt, in dem in dem Schritt, der sich an den in den6A und6B gezeigten Schritt anschließt, n+-Emitterbereiche auf der Oberseite des Substrats ausgebildet werden. -
7B ist eine Draufsicht, die das Siliciumsubstrat in dem in7A gezeigten Schritt zeigt. -
8A ist eine Schnittansicht, die den Hauptteil des Siliciumsubstrats in einem Zustand zeigt, in dem in dem Schritt, der sich an den in den7A und7B gezeigten Schritt anschließt, eine Isolierschicht auf der gesamten Oberfläche des Siliciumsubstrats abgeschieden wird, Emitterkontaktlöcher in der Isolierschicht vorgesehen werden und eine Emitterelektrode auf der gesamten Oberfläche ausgebildet wird. -
8B ist eine teilweise abgeschnittene Draufsicht, die das Siliciumsubstrat in dem in8A gezeigten Schritt zeigt. -
9 ist eine Schnittansicht, die den Hauptteil des Siliciumsubstrats in einem Zustand zeigt, in dem in dem Schritt, der sich an den in den8A und8B gezeigten Schritt anschließt und mit dem der vertikale und Graben-IGBT auf der Waferstufe fertiggestellt wird, eine n-Pufferschicht, eine p-Kollektorschicht und eine Kollektorelektrode ausgebildet werden. -
10 ist eine perspektivische Schnittansicht, die den Graben-IGBT nach Beispiel 1 der Erfindung zeigt. -
11-1 ist eine Schnittansicht eines Querschnitts A von10 . -
11-2 ist eine Schnittansicht eines Querschnitts B von10 . -
11-3 ist eine Schnittansicht eines Querschnitts C von10 . -
12 ist eine Draufsicht, die den Hauptteil der Gräben und eines ersten und zweiten Zwischen-Gräben-Oberflächenbereichs des Graben-IGBT nach Beispiel 1 der Erfindung zeigt. -
13 ist eine Draufsicht, die den Hauptteil der Gräben und eines ersten und zweiten Zwischen-Gräben-Oberflächenbereichs des Graben-IGBT nach Beispiel 1 der Erfindung zeigt, wobei der zweite Zwischen-Gräben-Oberflächenbereich von dem in12 gezeigten verschieden ist. -
14 ist eine Schnittansicht, die die Struktur eines Beispiels 1 eines herkömmlichen Graben-IGBT zeigt. -
15 ist eine perspektivische Schnittansicht, die die Struktur eines Beispiels 2 eines herkömmlichen Graben-IGBT zeigt. -
16-1 ist eine Schnittansicht eines Querschnitts A, der in15 gezeigt ist. -
16-2 ist eine Schnittansicht eines Querschnitts B, der in15 gezeigt ist. -
16-3 ist eine Schnittansicht eines Querschnitts C, der in15 gezeigt ist. -
17 ist ein Äquivalentstromkreis, der einen typischen IGBT und seine Gate-Schaltung zeigt. -
18 ist ein Diagramm, das einen Vergleich der Überspannungswellenformen des Kollektorstroms, der Kollektor-Emitter-Spannung und der Gate-Emitter-Spannung beim Ausschalten des IGBT nach Beispiel 1 der Erfindung mit denen der Beispiele 1 und 2 der herkömmlichen IGBTs zeigt, wobei die Abszissenachse die verstrichene Zeit angibt. -
19 ist ein Diagramm, das einen Vergleich der Beziehung zwischen der maximalen Sprungspannung und dem Ausschaltverlust beim Ausschalten des IGBT nach Beispiel 1 der Erfindung mit denen der Beispiele 1 und 2 der herkömmlichen IGBTs zeigt. -
20 ist ein Diagramm, das einen Vergleich der I-V-Kennlinie des IGBT nach Beispiel 1 der Erfindung mit denen der Beispiele 1 und 2 der herkömmlichen IGBTs zeigt. -
21 ist ein Diagramm, das das Vorhandensein oder Fehlen eines Ausfalls eines IGBT der 600-V-Klasse, bei dem ein Lawinendurchschlag auftritt, in einer Beziehung zwischen dem spezifischen Substratwiderstand und der Substratdicke zeigt. -
22 ist ein Diagramm, das das Vorhandensein oder Fehlen eines Ausfalls eines IGBT der 1200-V-Klasse, bei dem ein Lawinendurchschlag auftritt, in einer Beziehung zwischen dem spezifischen Substratwiderstand und der Substratdicke zeigt. -
23 ist ein Diagramm, das das Vorhandensein oder Fehlen eines Ausfalls eines IGBT der 3300-V-Klasse, bei dem ein Lawinendurchschlag auftritt, in einer Beziehung zwischen dem spezifischen Substratwiderstand und der Substratdicke zeigt. -
24 ist ein Diagramm, das die Verteilung der Konzentrationen (Dichten) an Unreinheiten in verschiedenen Schichten in dem Halbleitersubstrat eines IGBT zeigt, der zum Prüfen des Vorhandenseins oder Fehlens eines Ausfalls beim Auftreten einer Lawine verwendet wird, wobei auf der Abszissenachse der Abstand von der Oberfläche des Halbleitersubstrats in Dickenrichtung aufgetragen ist. -
25 ist ein Schaltplan, der ein Messsystem zum Prüfen des Vorhandenseins oder Fehlens eines Ausfalls eines IGBT, bei dem ein Lawinendurchschlag auftritt, in einer Beziehung zwischen dem spezifischen Substratwiderstand und der Substratdicke in Abhängigkeit von der Durchschlagspannungsklasse des IGBT zeigt. -
26A ist ein Diagramm, das Wellenformen der Kollektor-Emitter-Spannung VCE und des Kollektorstroms IC eines Bauelements der 1200-V-Klasse zeigt, wobei die Wellenformen unter Verwendung des in25 gezeigten Messsystems erhalten werden, wenn das Bauelement in einen Lawinendurchschlag-Zustand gerät, ohne dass es zu einem Ausfall kommt. -
26B ist ein Diagramm, das Wellenformen der Kollektor-Emitter-Spannung VCE und des Kollektorstroms IC eines Bauelements der 1200-V-Klasse zeigt, dessen Oberflächenstruktur von der des in26A gezeigten Bauelements verschieden ist, wobei die Wellenformen unter Verwendung des in25 gezeigten Messsystems erhalten werden, wenn das Bauelement in einen Lawinendurchschlag-Zustand mit Ausfall gerät. -
27A ist eine Schnittansicht, die die Verteilung der Dotierungskonzentrationen bei dem Bauelement in dem in26A gezeigten Zustand zeigt. -
27B ist eine Schnittansicht, die die Verteilung der inneren Elektronenkonzentrationen(-dichten) zeigt, unmittelbar bevor das Bauelement in dem in26A gezeigten Zustand in den Lawinendurchschlag-Zustand gerät. -
27C ist eine Schnittansicht, die eine Verteilung der inneren Elektronenkonzentrationen(-dichten) zeigt, unmittelbar nachdem das Bauelement in dem in26A gezeigten Zustand in den Lawinendurchschlag-Zustand geraten ist. -
28A ist eine Schnittansicht, die eine Verteilung der Dotierungskonzentrationen bei dem Bauelement in dem in26B gezeigten Zustand zeigt. -
28B ist eine Schnittansicht, die eine Verteilung der inneren Elektronenkonzentrationen(-dichten) zeigt, unmittelbar bevor das Bauelement in dem in26B gezeigten Zustand in den Lawinendurchschlag-Zustand gerät. -
28C ist eine Schnittansicht, die eine Verteilung der inneren Elektronenkonzentrationen(-dichten) zeigt, unmittelbar nachdem das Bauelement in dem in26B gezeigten Zustand in den Lawinendurchschlag-Zustand geraten ist. -
29A ist eine Schnittansicht, die den Hauptteil eines erfindungsgemäßen IGBT zeigt. -
29B ist ein Diagramm, das den Kollektorstrom in Abhängigkeit von der Kollektorspannung bei einem Lawinendurchschlag des in29A gezeigten IGBT zeigt. -
30A ist eine Draufsicht, die den Hauptteil eines IGBT nach Beispiel 2 der Erfindung zeigt. -
30B ist eine Schnittansicht entlang der Linie A-A von30A . -
30C ist eine Schnittansicht entlang der Linie B-B von30A . -
31A ist eine Draufsicht, die den Hauptteil eines IGBT nach Beispiel 4 der Erfindung zeigt. -
31B ist eine Schnittansicht entlang der Linie A-A von32A . -
32A ist ein Diagramm, das die Verteilung der Löcherkonzentrationen(-dichten) für den Fall, dass der erfindungsgemäße IGBT in einen Lawinendurchschlag-Zustand gerät, zusammen mit dem Dotierungsprofil zeigt. -
32B ist ein Diagramm, das die Verteilung der elektrischen Feldstärken für den Fall, dass der erfindungsgemäße IGBT in einen Lawinendurchschlag-Zustand gerät, zusammen mit dem Dotierungsprofil zeigt. - BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
- Nachstehend wird ein erfindungsgemäßes vertikales und grabenisoliertes Gate-MOS-Halbleiterbauelement unter Bezugnahme auf die Zeichnungen näher beschrieben. Solange die Erfindung nicht von ihrem Grundgedanken und Schutzumfang abweicht, ist sie nicht auf die nachstehend beschriebenen Beispiele beschränkt.
- Die
1 bis9 sind Schnittansichten, die den Hauptteil eines Halbleitersubstrats in der Reihenfolge der Herstellungsschritte in einem Herstellungsprozess eines Graben-IGBT nach Beispiel 1 der Erfindung zusammen mit teilweise vorhandenen Draufsichten zeigen.10 ist eine perspektivische Schnittansicht, die einen Graben-IGBT nach Beispiel 1 der Erfindung zeigt ein Elementarzellenbereich des vertikalen IGBT nach Beispiel 1 der Erfindung. Die11-1 bis11-3 sind Schnittansichten eines Querschnitts A, B bzw. C von10 . Die12 und13 sind Draufsichten, die jeweils den Hauptteil der Gräben und eines ersten und zweiten Zwischen-Gräben-Oberflächenbereichs des Graben-IGBT nach Beispiel 1 der Erfindung zeigen.18 ist ein Diagramm, das einen Vergleich der Überspannungswellenformen des Kollektorstroms, der Kollektor-Emitter-Spannung und der Gate-Emitter-Spannung beim Ausschalten des IGBT nach Beispiel 1 der Erfindung mit denen der Beispiele 1 und 2 der herkömmlichen IGBTs zeigt, wobei die Abszissenachse die verstrichene Zeit angibt.19 ist ein Diagramm, das einen Vergleich der Beziehung zwischen der maximalen Sprungspannung und dem Ausschaltverlust beim Ausschalten des IGBT nach Beispiel 1 der Erfindung mit denen der Beispiele 1 und 2 der herkömmlichen IGBTs zeigt.20 ist ein Diagramm, das einen Vergleich der I-V-Kennlinie des IGBT nach Beispiel 1 der Erfindung mit denen der Beispiele 1 und 2 der herkömmlichen IGBTs zeigt. - Beispiel 1
- Nachstehend wird das Beispiel 1 des erfindungsgemäßen vertikalen und grabenisolierten Gate-MOS-Halbleiterbauelements unter Bezugnahme auf die
1 bis9 beschrieben. Im Beispiel 1 wird insbesondere ein Graben-IGBT mit einer Durchschlagspannung von 1200 V als Beispiel gewählt, und sein Herstellungsprozess wird beschrieben. - Zunächst wird wie bei dem herkömmlichen Bauelement ein n–-Halbleiter-Siliciumsubstrat
11 als n–-Basisbereich11 hergestellt, wie in1 gezeigt. Das n–-Halbleiter-Siliciumsubstrat11 hat eine Oberfläche, bei der die Richtung der Kristallebene (100) ist, und hat einen spezifischen Widerstand von 50 Ωcm. Auf der Oberfläche des Substrats11 wird eine Resistmaskenstruktur zur Herstellung eines Schutzrings (nicht dargestellt) ausgebildet, p-Störionen werden implantiert, und nach dem Entfernen des Resists wird eine Wärmebehandlung durchgeführt. Auf diese Weise wird eine Schutzringschicht um einen Chip ausgebildet. Bei der Wärmebehandlung wird eine in2 gezeigte Oxidschicht30 ausgebildet, in der Öffnungen zum Ausbilden von Gräben fotolithografisch hergestellt werden. Dann wird, wie in2 gezeigt, das Halbleitersubstrat11 mit einer festgelegten Tiefe anisotrop gasgeätzt, wodurch Gräben13 entstehen. - Im Beispiel 1 werden die Gräben
13 dadurch ausgebildet, dass in der Oxidschicht30 Öffnungen vorgesehen werden, die in Draufsicht eine Struktur mit mehreren geraden Linien bilden, die einen Abstand von 4 μm voneinander haben (Abstand zwischen den Gräben) und jeweils eine Breite von 0,8 μm haben, und dass anisotropes reaktives Ionenätzen (reactive ion etching; RIE) senkrecht von der Oberfläche des Substrats11 durchgeführt wird. Um auf jeder der geätzten Oberflächen die Defektschicht zu entfernen, die beim Herstellen der Gräben13 in dem Siliciumsubstrat11 entsteht, wird dann durch Opferoxidation zunächst eine Oxidschicht in jedem der Gräben13 ausgebildet. Anschließend wird durch Entfernen der Oxidschicht die Defektschicht entfernt, die in Verbindung mit der Herstellung der einzelnen Gräben13 ausgebildet wurde. Dann werden alle Oxidschichten in jedem der Elementarzellenbereiche auf einmal entfernt, und anschließend wird eine Gate-Isolierschicht14 mit einer Schichtdicke von 140 nm bis 170 nm auf der Oberseite des Substrats11 und der Innenseite jedes der Gräben13 neu ausgebildet, wie in3 gezeigt. - Anschließend wird, wie in
3 mit einer Strichlinie dargestellt ist, eine Polykristallines-Silicium-Schicht15 , die stark mit Störatomen (wie etwa Phosphoratomen oder Boratomen) dotiert ist, beispielsweise mit einer Schichtdicke von 0,5 bis 1,0 μm auf der gesamten Oberfläche des Substrats11 mit einem CVD-Verfahren bei reduziertem Druck abgeschieden, wodurch jeder der Gräben13 mit dem polykristallinem Silicium15 gefüllt wird, das leitfähig gemacht worden ist (dotiertes polykristallines Silicium). Anschließend wird das dotierte polykristalline Silicium15 beispielsweise durch anisotropes oder isotropes Gasätzen zurückgeätzt. Durch Unterbrechen des Ätzens des polykristallinen Siliciums15 in dem Schritt, in dem die Oxidschicht14 auf der Oberseite des Siliciumsubstrats11 freigelegt wird, wird die in jedem der Gräben13 vergrabene Gate-Elektrode15 auf eine entsprechende Höhe eingestellt, wie in3 gezeigt. Dabei wird das polykristalline Silicium15 von der Oberseite des Grabens13 dadurch abgetragen, dass es um eine Dicke zurückgeätzt wird, die ungefähr der Schichtdicke des polykristallinen Siliciums15 entspricht, das auf der Oberfläche des Siliciumsubstrats11 abgeschieden wird. Auf diese Weise wird die Gate-Elektrode15 bis zu einer Tiefe in der Größenordnung von 100 bis 150 nm von der Oberseite des Grabens13 geätzt. - Dann wird, wie in
4 gezeigt, die Oxidschicht14 auf der Oberseite des Siliciumsubstrats11 entfernt, sodass die Oberfläche des Siliciumsubstrats11 freigelegt wird. Dabei sollte anisotrop geätzt werden, damit die Oxidschicht14 auf der Seitenwand des Grabens13 dick bleibt, ohne geätzt zu werden. Dadurch schließen die Oberflächen, die später zum Ausbilden eines p-Basisbereichs12 (und eines p+-Bodybereichs17 ) und eines n+-Emitterbereichs16 ionenimplantiert werden, bündig miteinander ab. Der p-Basisbereich12 muss nach der Herstellung der Gräben13 ausgebildet werden. Dadurch kann die Diffusionstiefe des p-Basisbereichs12 gering gehalten werden. Außerdem wird zweckmäßigerweise vermieden, dass beim Ausbilden der thermischen Oxidschicht Boratome in die Oxidschicht gelangen. - Dann wird, wie in
5A gezeigt, eine thermische Oxidschicht14a mit einer Dicke ausgebildet, die es Borionen oder Arsenidionen gestattet, ausreichend hindurchzugelangen, beispielsweise 20 nm bis 50 nm. Wie in5A und5B , die eine Draufsicht des in5A gezeigten Substrats ist, gezeigt ist, werden beispielsweise durch Ionenimplantation mit einer Beschleunigungsspannung in der Größenordnung von 50 keV, einer Dosis in der Größenordnung von 1 × 1013 cm–2 bis 5 × 1014 cm–2 und einer Thermodiffusionsbehandlung bei einer Temperatur in der Größenordnung von 1100°C in einem Teil des Elementarzellenbereichs ein p-Diffusionsbereich, der ein p-Basisbereich12a ist, und ein p-Diffusionsbereich ausgebildet, der ein Floating-p-Bereich12b ist. Durch Einstellen der Dosis kann der Schwellenwert der Gate-Spannung eines MOS-Halbleiterbauelements bei Raumtemperatur auf eine Größenordnung von 6 V eingestellt werden. - Im Beispiel 1 wird in einem ersten Zwischen-Gräben-Oberflächenbereich als Oberflächenbereich, in dem die Oberflächen der p-Basisbereiche
12a und die Oberflächenbereiche des Halbleitersubstrats11 abwechselnd in Längsrichtung zwischen den Gräben13 angeordnet sind, ein Wiederholungsabstand (Zunit), der die Summe aus der Länge des Oberflächenbereichs des p-Basisbereichs12a , in den Borionen implantiert werden, und der Länge des Oberflächenbereichs des Halbleitersubstrats11 ist, in den keine Borionen implantiert werden, mit 100 μm angesetzt. Das Verhältnis der Länge des Emitterbereichs, der später in dem p-Basisbereich12a ausgebildet wird, in dem Borionen implantiert werden, zu dem Wiederholungsabstand wird als Remitter bezeichnet (die Länge der Seite, mit der der Emitterbereich in Kontakt mit dem Graben ist, zu dem Wiederholungsabstand) und beträgt 60%. Das heißt, die Länge des p-Basisbereichs12a wird mit 60 μm angesetzt. Darüber hinaus werden ein zweiter Zwischen-Gräben-Oberflächenbereich als Oberflächenbereich des Floating-p-Bereichs12b , in dessen Oberfläche Borionen zwischen den Gräben13 implantiert werden, und der erste Zwischen-Gräben-Oberflächenbereich in Querrichtung der Gräben13 auf der Planarstruktur aus mehreren parallelen Gräben13 auf der Oberfläche des Halbleiters11 abwechselnd angeordnet. - Anschließend wird ein p+-Bodybereich
17 in dem Oberflächenbereich des p-Basisbereichs12a mit einer Planarstruktur ausgebildet, die als Draufsicht in6B gezeigt ist. Der p+-Bodybereich17 wird dadurch ausgebildet, dass eine Resistmaske auf der Oberfläche des Halbleitersubstrats11 vorgesehen wird, eine Öffnung in der Resistmaske in dem Teil, der der p+-Bodybereich17 sein soll, fotolithografisch hergestellt wird und eine Borionen-Implantation mit einer Beschleunigungsspannung in der Größenordnung von 100 keV, einer Dosis in der Größenordnung von 1 × 1015 cm–2 bis 5 × 1015 cm–2 und einer Thermodiffusionsbehandlung bei einer Temperatur in der Größenordnung von 1000°C durchgeführt wird. Bei diesem Beispiel 1 wurde der p+-Bodybereich17 , in den Borionen implantiert werden, mit einer Länge in Längsrichtung des Grabens13 von 65 μm, 60% (Remitter) des Wiederholungsabstands (Zunit) von etwa 100 μm mit einer zusätzlichen Länge von 5 μm und einer kleinsten Breite in Querrichtung des Grabens13 von 1 μm ausgebildet, sodass der Teil mit der kleinsten Breite in dem Mittelteil zwischen den Gräben13 liegt. - Anschließend wird, wie in den
7A und7B gezeigt, erneut eine Resistmaske23 auf der Oberfläche des Halbleitersubstrats11 vorgesehen, und in der Resistmaske23 wird eine Öffnung fotolithografisch hergestellt. Dann wird durch Durchführen einer anschließenden Arsen(As)-Ionenimplantation und Wärmebehandlung der n+-Emitterbereich16 ausgebildet. Das Verhältnis Remitter der Länge in Längsrichtung des Grabens13 des Emitterbereichs16 zu dem Wiederholungsabstand (Länge) wurde mit 60% angesetzt. Die Ionenimplantation zum Ausbilden des Emitterbereichs16 wird beispielsweise mit einer Beschleunigungsspannung in der Größenordnung von 100 keV bis 200 keV und einer Dosis in der Größenordnung von 1 × 1015 cm–2 bis 5 × 1015 cm–2 durchgeführt, wie mit den Pfeilen in7A angegeben. - Anschließend wird, wie in den
8A und8B gezeigt, eine Isolierschicht18 aus einem Material wie Borphosphorsilicatglas (BPSG) auf der gesamten Oberfläche des Substrats11 abgeschieden. Dadurch entsteht auf der Gate-Elektrode15 in dem Graben13 die Isolierschicht18 , die eine darauf abgeschiedene Emitterelektrode19 gegen die Gate-Elektrode15 isoliert. Die Isolierschicht18 wird fotolithografisch strukturgeätzt, um ein Emitter-Kontaktloch40 zu öffnen, das den Emitterbereich16 und den p+-Bodybereich17 an der Oberfläche des Substrats11 freilegt. Dabei ist die Länge der Öffnung des Emitter-Kontaktlochs40 in Längsrichtung des Grabens13 größer als die Länge des Emitterbereichs16 in Längsrichtung des Grabens13 . Beispielsweise ist, wie in12-1 gezeigt, im Beispiel 1 die Länge der Öffnung des Emitter-Kontaktlochs40 in Längsrichtung des Grabens13 um 4 μm größer als die Länge des Emitterbereichs16 , die 60% des Wiederholungsabstands (100 μm) beträgt. Das heißt, die Länge beträgt ungefähr 100 μm (Zunit) × 60% (Remitter) + 4 μm = 64 μm. Ebenso wurde die Breite der Öffnung des Emitter-Kontaktlochs40 in Querrichtung des Grabens13 mit 1 μm angesetzt. - Anschließend wurde metallisches Material, wie etwa eine Aluminiumschicht, durch Zerstäuben auf der Oberfläche des Substrats
11 abgeschieden. Die abgeschiedene Metallschicht wurde dann fotolithografisch strukturiert und anschließend wärmebehandelt, wodurch eine metallische Elektrodenschicht als Emitterelektrode19 (8A ) auf der gesamten Oberfläche des Elementarzellenbereichs entstand. Außerdem wurde an der Emitterelektrode19 eine Passivierungsschicht, wie etwa eine Polyimidschicht (nicht dargestellt), auf der gesamten Oberfläche eines Chips abgeschieden. - Dann wurde das Halbleitersubstrat
11 durch Polieren, das von der anderen Hauptfläche aus erfolgte, auf eine festgelegte Dicke (in der Größenordnung von 120 μm bis 140 μm) verdünnt. Anschließend wurden, wie in9 gezeigt, auf der anderen Hauptfläche, die poliert worden ist, eine n-Pufferschicht (oder eine n-Feldstoppschicht)50 und eine p-Kollektorschicht51 durch Ionenimplantation und Wärmebehandlung ausgebildet, bevor eine Kollektorelektrode22 hergestellt wurde, mit der ein Vertikalgraben-IGBT auf der Waferstufe fertiggestellt wird. Hier wurde bei einigen Formen von IGBTs keine n-Pufferschicht (oder n-Feldstoppschicht)50 ausgebildet. Außerdem kann für das Halbleitersubstrat, das dem Herstellungsprozess zugeführt wird, auch ein n–/n+ +/p++-Substrat verwendet werden, ohne dass die n-Pufferschicht50 und die p-Kollektorschicht51 durch Ionenimplantation und Wärmebehandlung ausgebildet werden. - Es ist vorauszusehen, dass wie bei einem Bauelement, das mit dem herkömmlichen Verfahren hergestellt wird, bei dem vorstehend beschriebenen Herstellungsprozess die Gate-Elektrode
15 von dem Emitterbereich16 getrennt wird. Daher muss der Emitterbereich16 relativ lange wärmebehandelt werden. In diesem Fall wird die Konzentration an Unreinheiten in dem Emitterbereich16 verringert, sodass es gelegentlich zu Schwierigkeiten beim Herstellen des ohmschen Kontakts zwischen der Emitterelektrode19 als Metallelektrode und dem Emitterbereich16 kommt. In diesem Fall wird der Emitterbereich16 so hergestellt, dass der Prozess in zwei Schritte unterteilt wird, wodurch der Emitterbereich16 eine hohe Oberflächen-Konzentration an Unreinheiten erhalten kann, die den ohmschen Kontakt erleichtert. Und zwar wird nach der Herstellung des p-Basisbereichs12 ein erster Abschnitt des n+-Emitterbereichs16 ausgebildet, bevor der p-Bodybereich17 ausgebildet wird und eine Resistmaske auf dem Abschnitt vorgesehen wird, um einen zweiten Abschnitt des n+-Emitterbereichs16 auszubilden. Außerdem wird in dem Teil, der der zweite Abschnitt des n+-Emitterbereichs16 wird, eine Öffnung in der Resistmaske fotolithografisch hergestellt. Durch Durchführen einer Ionenimplantation beispielsweise mit Arsenidionen in die Öffnung und anschließende Wärmebehandlung entsteht der n+-Emitterbereich 16. Dadurch entsteht eine Struktur, die den ohmschen Kontakt zwischen dem n+-Emitterbereich16 und der Metallelektrode problemlos herstellt. - Die Oberflächenstruktur der Elementarzelle im Beispiel 1 der Erfindung hat die in der Draufsicht von
12 angegebenen Abmessungen, wenn das Verhältnis Remitter der Länge des n+-Emitterbereichs16 mit 60% angesetzt wird.13 ist eine Draufsicht, die eine Planarstruktur zeigt, bei der der zweite Zwischen-Gräben-Oberflächenbereich von12 direkt mit dem Halbleitersubstrat11 ausgebildet ist, ohne dass der Floating-p-Bereich12b ausgebildet wird. Beide sind die Planarstrukturen in den Hauptteilen der IGBTs nach dem ersten Aspekt der Erfindung. - In
18 sind die Wellenformen des Kollektorstroms, der Kollektor-Emitter-Spannung und der Gate-Emitter-Spannung beim Ausschalten des Vertikalgraben-Gate-MOS-Leistungsbauelements nach Beispiel 1 der Erfindung, das die in12 gezeigte Planarstruktur hat, für den Fall gezeigt, dass die Stromdichte des Bauelements 333 A/cm2 beträgt. In18 sind auch die Wellenformen derjenigen IGBTs mit der in13 gezeigten herkömmlichen Struktur (Beispiel 1 des herkömmlichen Bauelements) gezeigt. In einer Serie von Symbolen an der Abszissenachse von18 bedeutet beispielsweise „4.0E-06” 4,0 × 10–6, wobei die Zahlen nach dem Buchstaben E die Potenz von 10 angeben. Das Gleiche gilt für andere ähnliche Symbole. - Wie aus
18 hervorgeht, wird im Gegensatz zu den Sprungspannungen bei den IGBTs mit herkömmlichen Strukturen, die 300 V (bei der Struktur von Beispiel 1 des herkömmlichen Bauelements) und 450 V (bei der Struktur von Beispiel 2 des herkömmlichen Bauelements) betragen, bei dem IGBT nach Beispiel 1 der Erfindung die Sprungspannung auf 200 V oder weniger gedrückt. Zum Einstellen der Sprungspannung wird in der Regel die Methode des Änderns des Gate-Widerstands gewählt. - Der Nachteil besteht jedoch darin, dass der Ausschaltverlust zunimmt, wenn der Gate-Widerstand erhöht wird. Die Ergebnisse einer Untersuchung zur Korrelation zwischen der maximalen Sprungspannung und dem Ausschaltverlust beim Ändern der Schaltgeschwindigkeit durch Ändern des Gate-Widerstands sind in
19 dargestellt, die ein Diagramm ist, das einen Vergleich der Beziehung zwischen der maximalen Sprungspannung und dem Ausschaltverlust beim Ausschalten des IGBT nach Beispiel 1 der Erfindung mit denen der Beispiele 1 und 2 der herkömmlichen IGBTs zeigt. Es ist zu erkennen, dass auch dann, wenn der Gate-Widerstand geändert wird, das Bauelement nach Beispiel 1 der Erfindung Eigenschaften zeigt, die denen der Beispiele 1 und 2 der herkömmlichen Bauelemente entsprechen oder besser als diese sind. - In
20 , die ein Diagramm ist, das einen Vergleich der I-V-Kennlinie des IGBT nach Beispiel 1 der Erfindung mit denen der Beispiele 1 und 2 der herkömmlichen IGBTs zeigt, gestattet die I-V-Kennlinie des IGBT nach Beispiel 1 der Erfindung die Realisierung einer Einschaltspannung, die ungefähr gleich der der Beispiele 1 und 2 der herkömmlichen Bauelemente oder kleiner als diese ist. - Mit dem vorstehend beschriebenen vertikalen und grabenisolierten Gate-MOS-Halbleiterbauelement nach Beispiel 1 der Erfindung können eine hohe Stromdichte, eine niedrige Einschaltspannung und eine Unterdrückung der Sprungspannung beim Ausschalten gleichzeitig realisiert werden. Das geschieht durch ein stark vereinfachtes Verfahren, ohne die Anzahl der Prozessschritte zu erhöhen.
- Nachstehend werden die grabenisolierten Gate-Bipolartransistoren (IGBTs) nach den Beispielen 2, 3 und 4 unter Bezugnahme auf die Zeichnungen näher beschrieben. In der folgenden Beschreibung bedeutet der Begriff, der einfach mit „Konzentration (oder Dichte)” umschrieben ist, „Konzentration (oder Dichte) an Unreinheiten”.
- Die
21 bis23 sind Diagramme, die das Vorhandensein oder Fehlen eines Ausfalls eines IGBT, bei dem ein Lawinendurchschlag auftritt, in einer Beziehung zwischen dem spezifischen Substratwiderstand und der Substratdicke nach der Durchschlagspannungsklasse des IGBT zeigen.24 ist ein Diagramm, das die Verteilung der Konzentrationen (Dichten) an Unreinheiten in verschiedenen Schichten in dem Halbleitersubstrat eines IGBT zeigt, der zum Prüfen des Vorhandenseins oder Fehlens eines Ausfalls beim Auftreten einer Lawine verwendet wird, wobei auf der Abszissenachse der Abstand von der Oberfläche des Halbleitersubstrats in Dickenrichtung aufgetragen ist.25 ist ein Schaltplan, der ein Messsystem zum Prüfen des Vorhandenseins oder Fehlens eines Ausfalls eines IGBT, bei dem ein Lawinendurchschlag auftritt, in einer Beziehung zwischen dem spezifischen Substratwiderstand und der Substratdicke nach der Durchschlagspannungsklasse des IGBT zeigt.26A ist ein Diagramm, das Wellenformen der Kollektor-Emitter-Spannung VCE und des Kollektorstroms IC eines Bauelements der 1200-V-Klasse zeigt, die unter Verwendung des in25 gezeigten Messsystems erhalten werden, wenn das Bauelement in einen Lawinendurchschlag-Zustand gerät, ohne dass es zu einem Ausfall kommt.26B ist ein Diagramm, das Wellenformen der Kollektor-Emitter-Spannung VCE und des Kollektorstroms IC eines Bauelements der 1200-V-Klasse zeigt, dessen Oberflächenstruktur von der des in26A gezeigten Bauelements verschieden ist, wobei die Wellenformen unter Verwendung des in25 gezeigten Messsystems erhalten werden, wenn das Bauelement in einen Lawinendurchschlag-Zustand mit Ausfall gerät. Die27A bis27C sind Schnittansichten, die die Verteilung der Dotierungskonzentrationen in dem Bauelement in dem in26A gezeigten Zustand, die Verteilung der inneren Elektronenkonzentrationen(-dichten), unmittelbar bevor das Bauelement in dem in26A gezeigten Zustand in den Lawinendurchschlag-Zustand gerät, bzw. die Verteilung der inneren Elektronenkonzentrationen(-dichten) zeigen, unmittelbar nachdem das Bauelement in dem in26A gezeigten Zustand in den Lawinendurchschlag-Zustand geraten ist. Die28A bis28C sind Schnittansichten, die die Verteilung der Dotierungskonzentrationen in dem Bauelement in dem in26B gezeigten Zustand, die Verteilung der inneren Elektronenkonzentrationen(-dichten), unmittelbar bevor das Bauelement in dem in26B gezeigten Zustand in den Lawinendurchschlag-Zustand gerät, bzw. die Verteilung der inneren Elektronenkonzentrationen(-dichten) zeigen, unmittelbar nachdem das Bauelement in dem in26B gezeigten Zustand in den Lawinendurchschlag-Zustand geraten ist.29A ist eine Schnittansicht, die den Hauptteil eines erfindungsgemäßen IGBT zeigt, und29B ist ein Diagramm, das den Kollektorstrom in Abhängigkeit von der Kollektorspannung bei einem Lawinendurchschlag des in29A gezeigten IGBT zeigt.30A ist eine Draufsicht, die den Hauptteil eines IGBT nach Beispiel 2 der Erfindung zeigt, und die30B und30C sind Schnittansichten entlang der Linie A-A bzw. der Linie B-B von30A .31A ist eine Draufsicht, die den Hauptteil eines IGBT nach Beispiel 4 der Erfindung zeigt, und31B ist eine Schnittansicht entlang der Linie A-A von31A .32A ist ein Diagramm, das die Verteilung der Löcherkonzentrationen(-dichten) für den Fall, dass der erfindungsgemäße IGBT in einen Lawinendurchschlag-Zustand gerät, zusammen mit dem Dotierungsprofil zeigt.32B ist ein Diagramm, das die Verteilung der elektrischen Feldstärken für den Fall, dass der erfindungsgemäße IGBT in einen Lawinendurchschlag-Zustand gerät, zusammen mit dem Dotierungsprofil zeigt. - Bei einem IGBT, bei dem eine Struktur mit einer Driftschicht, die durch Vorsehen einer Feldstoppschicht (field stop layer; nachstehend mit „FS-Schicht” abgekürzt) verdünnt wird, mit einer Graben-Gate-Struktur kombiniert ist, besteht das Problem, dass er bei einem Lawinendurchschlag leicht ausfällt. Eine Untersuchung zur Ursache des Problems zeigte, dass ein IGBT mit einer Graben-Gate-Struktur beim Auftreten eines Lawinendurchschlags einen negativen Widerstand hat und dass der negative Widerstand zum Ausfall des IGBT führt, wenn kurzzeitig ein Strom in der Größenordnung von mehreren Ampere fließt. Als Ursache für diese Erscheinung kann Folgendes angenommen werden. Und zwar führen Elektron-Loch-Paare, die durch den Lawinendurchschlag entstehen, dazu, dass ein parasitärer Transistor in dem IGBT so wirkt, dass er einen starken lokalen Lawinendurchschlag insbesondere in einem Bereich mit einer hohen elektrischen Feldstärke um einen Graben durch Träger verursacht, die aus der p-Kollektorschicht injiziert werden. Außerdem wirkt ein parasitärer Transistor des IGBT so, dass eine ungleichmäßige Arbeitsweise des Bauelements möglicherweise einen Teil der Ursache der Funktionsweise des parasitären Transistors darstellt, sodass der IGBT ausfällt. Es ist daher anzunehmen, dass der Ausfall dadurch vermieden werden kann, dass der Strom infolge des negativen Widerstands, der entsteht, wenn bei dem Bauelement ein Lawinendurchschlag in einem Bereich mit einer hohen elektrischen Feldstärke auftritt, effektiv verringert wird. Aufgrund dieser Annahme wurden die erfindungsgemäßen Beispiele 2, 3 entwickelt, die nachstehend erläutert werden.
- Eine Untersuchung zum Strom bei einem Ausfall zeigte, dass der Anstieg des Stroms die folgenden beiden Ursachen haben kann:
- 1) Anstieg des Stroms beim Auftreten eines Lawinendurchschlags infolge der Spezifikation des Halbleitersubstrats und der Feldstoppschicht (FS-Schicht) und
- 2) Anstieg des Stroms beim Auftreten eines Lawinendurchschlags infolge der Oberflächenstruktur eines IGBT.
- Um den Ausfall durch den Anstieg des Stroms infolge der vorgenannten Ursache 1), also Anstieg des Stroms beim Auftreten eines Lawinendurchschlags infolge der Spezifikation des Halbleitersubstrats und der n-FS-Schicht, zu erklären, wurde der Lawinendurchschlag in der Beziehung zwischen dem spezifischen Substratwiderstand und der Substratdicke für die drei IGBT-Typen 600-V-Klasse, 1200-V-Klasse und 3300-V-Klasse untersucht, wobei die Ergebnisse in
21 ,22 bzw.23 gezeigt sind. Die ungefähren Profile der Dotierung mit Fremdatomen der n-FS-Schicht, der p-Kollektorschicht und der p-Basisschicht, die die IGBTs der drei Durchschlagspannungsklassen gemeinsam haben, sind in24 gezeigt. In dem Diagramm bedeutet ein Symbol wie 1.0E+13 an der Ordinatenachse 1,0 × 1013, wobei die Zahlen nach dem Buchstaben E die Potenz von 10 angeben (das Gleiche gilt für ähnliche Symbole in anderen Diagrammen). Besonders sorgfältig wurde die n-FS-Schicht ausgebildet, sodass ihre Spitzenkonzentration(-dichte), ab der die Trägermobilität abnimmt, 1 × 1016 cm–3 oder weniger beträgt und ihre Diffusionstiefe 10 μm oder mehr beträgt. Der Grund wird später erläutert. - Die Schaltung des Messsystems, mit dem die IGBTs der drei Arten von Durchschlagspannungsklassen geprüft wurden, ist in
25 gezeigt. Bei dem System ist ein zu prüfendes IGBT-Bauelement252 im Ausschaltzustand mit einem Hohe-Durchschlagspannungs-Bauelement253 zum Umschalten parallelgeschaltet, und mit diesem sind eine Stromquelle250 und ein Induktionsspule251 in Reihe geschaltet. Durch das Ein- und Ausschalten des Hohe-Durchschlagspannungs-Bauelements253 zum Umschalten wird eine Sprungspannung erzeugt, wenn das Bauelement253 zum Umschalten ausgeschaltet wird, sodass eine Spannung angelegt werden kann, die größer als die Durchschlagspannung des zu prüfenden IGBT-Bauelements252 ist. Dabei kann durch Ändern der Induktivität252 der Strom beim Auftreten einer Lawine geändert werden. - Aus den
21 bis23 , die die Ergebnisse der Messungen mit der in25 gezeigten Schaltung zeigen, geht hervor, dass die IGBTs aller Durchschlagspannungsklassen beim Auftreten eines Lawinendurchschlags alle leichter ausfallen, da der spezifische Widerstand ihrer Substrate höher wird und die Dicke ihrer Substrate geringer wird. Aus den21 bis23 geht auch hervor, dass die Bereiche, in denen kein Lawinendurchschlag verursacht wird, durch ρ und tn– dargestellt sind, die den spezifischen Widerstand bzw. die Dicke des IGBT wie folgt angeben: bei dem Bauelement der 600-V-Klasse in einem Bereich von ungefähr tn– > 5ρ – 90, bei dem Bauelement der 1200-V-Klasse in einem Bereich von ungefähr tn– > 4ρ – 110 und bei dem Bauelement der 3300-V-Klasse in einem Bereich von ungefähr tn– > 3ρ – 180. Somit kann mit einem IGBT, der mit einem spezifischen Substratwiderstand ρ und einer Substratdicke tn– hergestellt wird, die so gewählt sind, dass sie die Bedingung für den Bereich erfüllen, der Ausfall beim Auftreten eines Lawinendurchschlags vermieden werden. Mit anderen Worten, wenn die Durchschlagspannungsklasse Vmax (V) ist, die Konzentration (Dichte) in dem Substrat ND (cm–3) ist und die Substratdicke tn– (μm) ist, können die Konzentration (Dichte) ND in dem Substrat und die Substratdicke tn– in einem Bereich gewählt werden, der wie folgt dargestellt wird:ND × (tn– + 0,033 Vmax + 70) > 1,54 × 1018 Vmax –0,299. - Hier wird die Korrelation zwischen dem spezifischen Widerstand und der Konzentration (Dichte) in dem Substrat durch Verwenden der folgenden Beziehung umgekehrt:
ρ × ND ≈ 4,59 × 1016cm–3. - Nachstehend wird der Grund erläutert, weshalb vorstehend dargelegt worden ist, dass die n-FS-Schicht sorgfältig ausgebildet wurde, sodass ihre Konzentration (Dichte) 1 × 1016 cm–3 oder weniger beträgt und ihre Diffusionstiefe dabei 10 μm oder mehr beträgt. Die
32A und32B sind Diagramme, die die Ergebnisse der Bauelement-Simulation der Verteilung der Löcherkonzentrationen(-dichten) bzw. der Verteilung der elektrischen Feldstärken zusammen mit dem Dotierungsprofil in Richtung der Dicke des Halbleitersubstrats unmittelbar nach dem Auftreten eines Lawinendurchschlags und in dem Fall zeigen, dass ein negativer Widerstand bei einem erfindungsgemäßen IGBT der 1200-V-Klasse auftritt. -
32A zeigt den Fall, dass Minoritätsträger (Löcher) in einer Dicke von ca. 10 μm von der p-Kollektorschicht unmittelbar nach dem Auftreten eines Lawinendurchschlags injiziert werden. Die n-FS-Schicht, die mit einer Diffusionstiefe von 10 μm oder mehr ausgebildet wird, lässt jedoch die elektrische Feldstärke des erfindungsgemäßen Bauelements in einem Abschnitt, der flacher als die Tiefe von 10 μm ist, in der Minoritätsträger (Löcher) injiziert werden, null werden, wie in32B gezeigt ist, einem Diagramm, das die Verteilung der elektrischen Feldstärken darstellt. Das zeigt, dass bei diesem IGBT eine Durchschlagspannung von 1200 V gehalten werden kann. - Wenn die Diffusionstiefe der n-FS-Schicht 10 μm oder weniger beträgt, wird die Funktion des Unterdrückens der Vergrößerung einer Verarmungsschicht durch die n-FS-Schicht unzureichend, was zu wesentlichen Durchgreifzuständen des p-Basisbereichs und der p-Kollektorschicht führt, wodurch die Durchschlagspannung des Bauelements stark verringert wird. Das führt dazu, dass das Bauelement einen hohen negativen Widerstand hat und in Verbindung damit ein Überstrom fließt, sodass es zu einem Lawinendurchschlag kommt.
- Nachstehend wird die Ursache 2) erklärt, also für den Ausfall, der durch einen Anstieg des Stroms beim Auftreten eines Lawinendurchschlags infolge der Oberflächenstruktur eines IGBT verursacht wird. Die Ergebnisse der Untersuchung, die an dem IGBT der 1200-V-Klasse zum Ausfall beim Auftreten eines Lawinendurchschlags durchgeführt wurde, sind in den
26A und26B gezeigt.26A zeigt die Ergebnisse der Messung an einem IGBT der 1200-V-Klasse, der eine Oberflächenstruktur hat, bei der fast die gesamte Oberfläche eines p-Basisbereichs152 , der durch Dummy-Gräben61 geteilt wird, in Kontakt mit einer Emitterelektrode71 ist. Außerdem ist26A ein Wellenform-Diagramm, das die Wellenformen der Kollektor-Emitter-Spannung VCE und des Kollektorstroms IC für den Fall zeigt, dass der spezifische Substratwiderstand des IGBT mit 55 Ωcm angesetzt wurde und seine Substratdicke mit 130 μm angesetzt wurde. Bei den in26A gezeigten Ergebnissen ist kein Ausfall beim Auftreten eines Lawinendurchschlags zu beobachten (das ist darauf zurückzuführen, dass der spezifische Substratwiderstand und die Substratdicke so gewählt sind, dass sie in einem solchen Bereich liegen, dass es zu keinem Ausfall kommt, und dieser Bereich ist in22 gezeigt). - Im Gegensatz dazu zeigt
26B die Ergebnisse der Messung bei einem IGBT der 1200-V-Klasse, der eine Oberflächenstruktur eines Typs hat, bei dem die Löcherkonzentration(-dichte) in der Nähe der Bauelement-Oberfläche in einer n-Basisschicht (Driftschicht)51 dadurch erhöht wird, dass ein Floating-p-Bereich152 in dem p-Basisbereich52 teilweise getrennt vorgesehen wird. Der Floating-p-Bereich152 wird durch eine Isolierschicht62 von der Emitterelektrode71 getrennt und wird zugleich durch Dummy-Gräben61 von einer Graben-Gate-Struktur80 getrennt. Außerdem ist26B ein Wellenform-Diagramm, das die Wellenformen der Kollektor-Emitter-Spannung VCE und des Kollektorstroms IC für den Fall zeigt, dass der spezifische Substratwiderstand des IGBT mit 55 Ωcm angesetzt wurde und seine Substratdicke mit 130 μm angesetzt wurde. Bei den in26B gezeigten Ergebnissen ist die Erscheinung zu beobachten, dass bei einer Durchschlagspannung die Leistung des IGBT bis zum Ausfall beim Auftreten eines Lawinendurchschlags gemindert wird. - Die IGBTs als Prüf-Bauelemente, für die die Wellenformen der Kollektor-Emitter-Spannung VCE und des Kollektorstroms IC in den
26A und26B gezeigt sind, haben gemeinsame Werte von 55 Ωcm für den spezifischen Substratwiderstand und von 130 μm für die Substratdicke, wobei nur ihre Oberflächenstrukturen unterschiedlich sind. Daher wird angenommen, dass der Ausfall bei einem Lawinendurchschlag seine Ursache in der Oberflächenstruktur des in der Prüfung verwendeten Bauelements hat, deren Ergebnisse in26B gezeigt sind. - Die
27A ,27B und27C sind Schnittansichten, die für den IGBT mit der in26A gezeigten Oberflächenstruktur die Ergebnisse der Analysen mit Bauelement-Simulationen zur Verteilung der Dotierungskonzentrationen, zur Verteilung der Elektronenkonzentrationen(-dichten) unmittelbar vor dem Lawinendurchschlag bzw. zur Verteilung der Elektronenkonzentrationen(-dichten) unmittelbar nach dem Lawinendurchschlag zeigen. Die28A ,28B und28C sind Schnittansichten, die für den IGBT mit der in26B gezeigten Oberflächenstruktur die Ergebnisse der Analysen mit Bauelement-Simulationen zur Verteilung der Dotierungskonzentrationen, zur Verteilung der Elektronenkonzentrationen(-dichten) unmittelbar vor dem Lawinendurchschlag bzw. zur Verteilung der Elektronenkonzentrationen(-dichten) unmittelbar nach dem Lawinendurchschlag zeigen. Die Oberflächenstruktur des in den27A ,27B und27C gezeigten IGBT ist eine Simulation der Oberflächenstruktur des Typs, bei dem ähnlich der in26A gezeigten Oberflächenstruktur fast die gesamte Oberfläche des p-Basisbereichs52 , der durch Gräben geteilt ist, in Kontakt mit der Emitterelektrode71 ist. Hingegen ist die Oberflächenstruktur des in den28A ,28B und28C gezeigten IGBT eine Simulation der Oberflächenstruktur des Typs, bei dem ähnlich der in26B gezeigten Oberflächenstruktur der Floating-p-Bereich152 vorgesehen ist, der durch die Gräben61 geteilt ist und gleichzeitig gegen die Emitterelektrode71 isoliert ist. - Wie aus dem Vergleich zwischen den in den
27A ,27B und27C gezeigten Zuständen mit den in den28A ,28B und28C gezeigten Zuständen zu erkennen ist, verteilen sich bei dem in den28A bis28C gezeigten IGBT, bei dem der Floating-p-Bereich152 durch die Dummy-Gräben61 geteilt ist und gleichzeitig gegen die Emitterelektrode71 isoliert ist, Träger (Elektronen), die beim Auftreten eines Lawinendurchschlags entstehen, bei einer größeren Menge weniger gleichmäßig, wie an der mit dem Bezugssymbol81 bezeichneten Stelle angegeben ist, als Träger an einer Stelle, die mit dem Bezugssymbol82 bei dem in27C gezeigten IGBT bezeichnet ist. Außerdem ist bei dem in den28A bis28C gezeigten IGBT der Strompfad auf den Bereich beschränkt, der in Kontakt mit der Emitterelektrode71 ist. Daher ist gegenüber dem in27A gezeigten IGBT, der eine Oberflächenstruktur des Typs hat, bei dem fast die gesamte Oberfläche des p-Basisbereichs52 , der durch Gräben geteilt ist, in Kontakt mit der Emitterelektrode71 ist, festzustellen, dass sich der in den28A bis28C gezeigte IGBT in einem Zustand befindet, in dem eine größere Strommenge beim Auftreten einer Lawine erzeugt wird, der Strompfad schmaler ist und die Stromdichte höher ist. Daher fällt der IGBT beim Auftreten eines Lawinendurchschlags leicht aus. Daher müssen zur Vermeidung des Ausfalls beim Auftreten eines Lawinendurchschlags die Strompfade in dem Bauelement beim Auftreten eines Lawinendurchschlags einheitlich gemacht werden, wie die Strompfade bei dem in den27A bis27C gezeigten Bauelement. Es ist daher als wichtig anzusehen, dass das Bauelement 1) eine Struktur, bei der Strompfade in allen Bereichen zwischen benachbarten Gräben61 vorgesehen sind, und 2) eine Struktur hat, bei der die Strompfade möglichst einheitlich sind, um die Stromkonzentration zu verringern. - Es wurde eine Untersuchung durchgeführt, um den IGBT mit einer Struktur, bei der der Floating-p-Bereich
152 so vorgesehen ist, dass er gegen die Emitterelektrode71 isoliert ist, wobei die Isolierschicht62 dazwischengeschichtet ist, als einen der erfindungsgemäßen IGBTs so zu verbessern, dass er eine Struktur hat, die keinen Ausfall beim Auftreten eines Lawinendurchschlags verursacht. Die Ergebnisse der Untersuchung sind in den29A und29B und Tabelle 1 gezeigt. - Und zwar wird durch Vorsehen einer lokalen Öffnung
63 in der Isolierschicht62 eine Struktur bereitgestellt, bei der der Floating-p-Bereich152 über die Öffnung63 mit der Emitterelektrode71 leitend verbunden wird, wobei der Lateralwiderstand des Floating-p-Bereichs152 selbst als Äquivalentstromkreis zwischengeschaltet wird. Dadurch wird es möglich, die elektrische Potentialdifferenz über den Floating-p-Bereich152 niedrig zu halten. Daher gibt es einen höchstzulässigen Wert bei der lateralen Komponente des Widerstands. - Tabelle 1 gibt die Ergebnisse der Untersuchung zur Größe der lateralen Widerstandskomponente (der Wert für die Flächeneinheit in dem aktiven Bereich des Bauelements), die zwischen den Floating-p-Bereich
152 und die Emitterelektrode71 geschaltet werden soll, und die Situation des Ausfalls beim Auftreten eines Lawinendurchschlags an. Tabelle 1Widerstandswert je Flächeneinheit (Ω/cm2) Anzahl von Ausfällen/Anzahl von Prüflingen 100 10/10 10 10/10 1 10/10 0,1 1/10 0,01 0/10 0,001 0/10 0,0001 0/10 - Aus Tabelle 1 geht hervor, dass in dem Fall, dass zwischen dem Floating-p-Bereich
152 und der Emitterelektrode71 ein kleiner Widerstand von 100 mΩ/cm2 oder weniger, vorzugsweise von 10 mΩ/cm2 oder weniger, je Flächeneinheit des aktiven Bereichs des Bauelements vorhanden ist, ein IGBT mit einer Oberflächenstruktur hergestellt werden kann, die keinen Ausfall beim Auftreten eines Lawinendurchschlags verursacht, auch wenn er einen durch die Gräben61 geteilten Floating-p-Bereich152 mit einer Isolierschicht zwischen der Emitterelektrode71 hat. - In
30A ist eine Draufsicht des Hauptteils eines IGBT nach Beispiel 2 der Erfindung gezeigt, in30B ist eine Schnittansicht entlang der Linie A-A von30A gezeigt, und in -
30C ist eine Schnittansicht entlang der Linie B-B von30A gezeigt. In31A ist eine Draufsicht des Hauptteils eines IGBT nach Beispiel 4 der Erfindung gezeigt, und in31B ist eine Schnittansicht entlang der Linie A-A von31A gezeigt. - Beispiel 2
- In
30A , einer Draufsicht, die den Hauptteil eines IGBT nach Beispiel 2 zeigt, ist ein Bereich, der von einem Graben61 mit einer streifenförmigen Planarstruktur umgeben ist, der Floating-p-Bereich152 . Wie in30C , einer Schnittansicht entlang der Linie B-B von30A gezeigt ist, sind Kontaktlöcher63 in festen Abständen in der Isolierschicht62 vorgesehen, die auf der Oberfläche des Floating-p-Bereichs152 vorgesehen ist. Über die Kontaktlöcher63 ist die Emitterelektrode71 leitend mit dem Floating-p-Bereich152 verbunden. Wie in30A und in30B , einer Schnittansicht entlang der Linie A-A von30A , gezeigt ist, ist zwischen benachbarten Gräben61 , die jeweils ihren eigenen Floating-p-Bereich152 umgeben, der p-Basisbereich52 ausgebildet, in dessen Oberflächenschicht ein Emitterbereich53 und ein p+-Bodybereich54 mit einer hohen Konzentration ausgebildet sind. In der Isolierschicht62 auf der Oberfläche der Bereiche52 ,53 und54 sind Emitterkontaktlöcher64 zum Herstellen des Kontakts der Bereiche52 ,53 und54 mit der Emitterelektrode71 vorgesehen. - Ein Teil des Hauptstroms von einer Kollektorelektrode
73 fließt über die Kontaktlöcher63 , die in festen Abständen in der Isolierschicht62 ausgebildet sind, auch zu der Emitterelektrode71 . Dabei entspricht der Wert eines Spannungsabfalls, der von den Strömen verursacht wird, die in dem Floating-p-Bereich152 in Querrichtung (parallel zu der Hauptebene des Substrats) zu den Kontaktlöchern63 fließen, dem Wert des Widerstands Rs (Ω), der zwischen den Kontaktlöchern63 entlang den Strompfaden in dem Floating-p-Bereich152 vorhanden ist. Der Wert des Widerstands Rs (Ω) kann durch Multiplizieren des Werts des Widerstands je Flächeneinheit (Ω/cm2), d. h. des Werts des Flächenwiderstands, mit dem Wert des Abstands zwischen den Kontaktlöchern63 ermittelt werden. Daher kann bei konstanter Spezifikation für den Floating-p-Bereich152 die Größe des Widerstands Rs (Ω) durch Einstellen des Abstands zwischen den Kontaktlöchern eingestellt werden. - Wie in
30B , einer Schnittansicht entlang der Linie A-A von30A , gezeigt ist, ist auf einer Unterseite eines Halbleitersubstrats (Driftschicht)100 eine p-Kollektorschicht56 vorgesehen, wobei eine n-FS-Schicht55 mit einer Dicke von 10 μm oder mehr dazwischengeschichtet ist. Außerdem ist auf der Oberfläche der p-Kollektorschicht56 die Kollektorelektrode73 ausgebildet. Auf der oberen Hauptfläche des IGBT sind der p-Basisbereich52 (ein erster Bereich) und der Floating-p-Bereich152 (ein zweiter Bereich) durch die Gräben61 voneinander getrennt. Auf der Oberfläche des Floating-p-Bereichs152 ist die Isolierschicht62 zum Isolieren des Floating-p-Bereichs152 gegen die Emitterelektrode71 vorgesehen. - Von der Oberfläche des p-Basisbereichs
52 sind der Emitterbereich53 und der p+-Bodybereich54 mit der hohen Konzentration zur Innenseite hin ausgebildet. Die Emitterelektrode71 wird mit den Oberflächen des Emitterbereichs53 und des p+-Bodybereichs54 in gemeinsamen Kontakt gebracht. In dem Graben61 ist eine Gate-Elektrode72 vergraben, wobei eine Gate-Isolierschicht60 dazwischengeschichtet ist. Die Oberfläche der Gate-Elektrode72 ist durch die Isolierschicht62 gegen die Emitterelektrode71 isoliert. - In
30C , einer Schnittansicht entlang der Linie B-B von30A , ist gezeigt, dass die Kontaktlöcher63 in festen Abständen in der Isolierschicht62 ausgebildet sind, die die Oberfläche des Floating-p-Bereichs152 bedeckt, die an den Kontaktlöchern63 in Kontakt mit der Emitterelektrode71 ist. Ein Hauptstrom, der von der Kollektorelektrode73 zu der Emitterelektrode71 fließt, gelangt durch die Kontaktlöcher63 in dem Bereich, der dem Abschnitt unter dem Floating-p-Bereich152 für die Emitterelektrode71 entspricht. Daher entstehen, wie in30C gezeigt, Strompfade in der Richtung der Hauptebene direkt unter der Isolierschicht62 zwischen den Kontaktlöchern63 . Entlang den Strompfaden liegt ein Widerstand vor, der von der Verteilung der Konzentrationen an Unreinheiten in dem Floating-p-Bereich152 und dem Abstand zwischen den Kontaktlöchern63 bestimmt wird. - Auf diese Weise kann dadurch, dass die Verteilung der Konzentrationen an Unreinheiten in dem Floating-p-Bereich
152 und der Abstand zwischen den Kontaktlöchern63 so festgelegt werden, dass der Widerstand einen Wert hat, der kleiner als 100 mΩ/cm2, vorzugsweise kleiner als 10 mΩ/cm2, je Flächeneinheit in dem aktiven Bereich des Bauelements ist, auch bei einer Struktur, bei der eine Isolierschicht so vorgesehen ist, dass sie den Floating-p-Bereich152 bedeckt, ein Ausfall des IGBT beim Auftreten eines Lawinendurchschlags vermieden werden. - Bei dem IGBT, der in
31A als Draufsicht und in31B als Schnittansicht entlang der Linie A-A von31A gezeigt ist, ist ein Emitterdurchläufer65 an der Peripherie eines aktiven Abschnitts in der Nähe jedes Endes des IGBT-Chips in Längsrichtung des Grabens61 vorgesehen. Bei der Struktur erhält jeder der Emitterdurchläufer65 durch Einstellen der Konzentration (Dichte), oder des Flächenwiderstands (Ω/cm2), des Floating-p-Bereichs152 und des Abstands zwischen den Emitterdurchläufern65 eine Funktion, die der des Kontaktlochs63 in dem Floating-p-Bereich152 ähnlich ist. - Auf diese Weise kann auch dann, wenn ein IGBT eine Struktur hat, bei der keine Kontaktlöcher
63 in der Isolierschicht62 in dem Floating-p-Bereich152 ausgebildet sind – solange der IGBT eine Struktur wie bei den in den30A bis30C gezeigten IGBTs nach Beispiel 2 und 3 hat, bei der ein Strom in dem Floating-p-Bereich152 in Querrichtung fließt, sodass er die Emitterelektrode erreicht – die Löcherdichte an der Oberseite der Driftschicht51 direkt unter dem Floating-p-Bereich152 problemlos erhöht werden, um die Einschaltspannung verringern zu können. - Bei den vorstehend beschriebenen Beispielen wird es bei einem IGBT, der eine Struktur mit einer n-FS-Schicht, deren Konzentration (Dichte) an Unreinheiten und Dicke eingestellt werden, und eine Lebensdauer von mehr als 1 μs hat, durch bloßes Auswählen eines entsprechenden spezifischen Widerstands des Halbleitersubstrats und einer Substratdicke möglich, einen Ausfall beim Auftreten eines Lawinendurchschlags zu vermeiden.
- Wie vorstehend dargelegt worden ist, wird ein IGBT mit einer Struktur bereitgestellt, die einen Floating-p-Bereich hat, der von der Graben-Gate-Struktur durch Gräben getrennt ist und in einer Schicht unter der Emitterelektrode mit einer Isolierschicht dazwischen angeordnet ist. Durch Herstellen dieser Struktur kann der Einschaltwiderstand (Einschaltspannung) des IGBT verringert werden, wobei die Löcherkonzentration(-dichte) an der Oberseite erhöht wird. Außerdem werden bei diesem IGBT der Floating-p-Bereich und die Emitterelektrode vorzugsweise durch Zwischenschalten eines Widerstands verbunden, der einen festgelegten oder niedrigeren Wert hat. Durch Verbinden unter Zwischenschaltung eines niedrigen Widerstands von 100 mΩ/cm2 oder weniger, vorzugsweise von 10 mΩ/cm2 oder weniger, kann ein Ausfall beim Auftreten eines Lawinendurchschlags vermieden werden.
Claims (8)
- Vertikales und grabenisoliertes Gate-MOS-Halbleiterbauelement mit: – einem Halbleitersubstrat (
11 ) eines ersten Leitfähigkeitstyps; – einem Basisbereich (12 ) eines zweiten Leitfähigkeitstyps, der selektiv auf einer der Hauptflächen des Halbleitersubstrats (11 ) des ersten Leitfähigkeitstyps ausgebildet ist; – einem Emitterbereich (16 ) des ersten Leitfähigkeitstyps, der selektiv auf der Oberfläche des Basisbereichs (12 ) des zweiten Leitfähigkeitstyps ausgebildet ist; – einem Bodybereich (17 ) des zweiten Leitfähigkeitstyps, der auf der Oberfläche des Basisbereichs (12 ) des zweiten Leitfähigkeitstyps ausgebildet ist und in Kontakt mit dem Emitterbereich (16 ) des ersten Leitfähigkeitstyps ist, wobei der Bodybereich (17 ) eine Konzentration an Unreinheiten hat, die höher als die des Basisbereichs (12 ) ist; – mehreren als gerade Linien ausgebildeten Gräben (13 ), die parallel so angeordnet sind, dass eine Oberflächenstruktur mit mehreren parallelen geraden Linien entsteht, wobei jeder Graben (13 ) von der Oberfläche des Emitterbereichs (16 ) des ersten Leitfähigkeitstyps mit einer Tiefe ausgebildet ist, die bis zum Halbleitersubstrat (11 ) des ersten Leitfähigkeitstyps reicht und dabei den Basisbereich (12 ) des zweiten Leitfähigkeitstyps durchdringt; – einer Gate-Elektrode (15 ), die in jedem der Gräben (13 ) vergraben ist, wobei eine Gate-Isolierschicht (14 ) dazwischenliegt; – und einer Emitterelektrode (19 ), die einen gemeinsamen leitenden Kontakt mit den Oberflächen des Emitterbereichs (16 ) des ersten Leitfähigkeitstyps und des Bodybereichs (17 ) des zweiten Leitfähigkeitstyps herstellt, wobei – in mehreren Bereichen auf der Oberfläche des Halbleitersubstrats (11 ), die jeweils zwischen benachbarten von mehreren der als gerade Linien ausgebildeten Gräben (13 ) vorgesehen sind, die parallel angeordnet sind und eine Oberflächenstruktur mit mehreren der geraden Linien bilden, Folgendes enthalten ist: – mehrere erste Zwischen-Gräben-Oberflächenbereiche, in denen jeweils die Oberflächen der Basisbereiche (12 ) des zweiten Leitfähigkeitstyps, auf denen jeweils der Emitterbereich (16 ) des ersten Leitfähigkeitstyps und der Bodybereich (17 ) des zweiten Leitfähigkeitstyps ausgebildet sind, und die Oberflächen von Bereichen jeweils mit einem Teil des Halbleitersubstrats (11 ) des ersten Leitfähigkeitstyps abwechselnd entlang dem Graben (13 ) in dessen Längsrichtung angeordnet sind, wobei die Emitterelektrode (19 ) in gemeinsamem Kontakt mit den Oberflächen des Emitterbereichs (16 ) des ersten Leitfähigkeitstyps und des Bodybereichs (17 ) des zweiten Leitfähigkeitstyps ist; und – mehrere zweite Zwischen-Gräben-Oberflächenbereiche, die jeweils entlang dem Graben (13 ) in dessen Längsrichtung mit einer der Oberflächen des Basisbereichs (12 ) des zweiten Leitfähigkeitstyps oder der Oberfläche des Halbleitersubstrats (11 ) des ersten Leitfähigkeitstyps ausgebildet sind. - Vertikales und grabenisoliertes Gate-MOS-Halbleiterbauelement nach Anspruch 1, dadurch gekennzeichnet, dass die Oberfläche des Basisbereichs (
12 ) des zweiten Leitfähigkeitstyps, der in dem zweiten Zwischen-Gräben-Oberflächenbereich ausgebildet ist, leitend mit der Emitterelektrode (19 ) verbunden ist, wobei ein Widerstand in Form eines Äquivalentstromkreises zwischengeschaltet ist. - Vertikales und grabenisoliertes Gate-MOS-Halbleiterbauelement nach Anspruch 2, dadurch gekennzeichnet, dass der Widerstand, der zwischen den Basisbereich (
12 ) des zweiten Leitfähigkeitstyps und die Emitterelektrode (19 ) geschaltet ist, kleiner als 100 mΩ/cm2 ist. - Vertikales und grabenisoliertes Gate-MOS-Halbleiterbauelement nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die ersten Zwischen-Gräben-Oberflächenbereiche und die zweiten Zwischen-Gräben-Oberflächenbereiche abwechselnd angeordnet sind, wobei jeder der Gräben (
13 ) dazwischen liegt. - Vertikales und grabenisoliertes Gate-MOS-Halbleiterbauelement nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die ersten Zwischen-Gräben-Oberflächenbereiche und die zweiten Zwischen-Gräben-Oberflächenbereiche in feststehenden Abständen in Querrichtung des Grabens (
13 ) angeordnet sind. - Vertikales und grabenisoliertes Gate-MOS-Halbleiterbauelement nach Anspruch 5, dadurch gekennzeichnet, dass der feststehende Abstand in Querrichtung des Grabens (
13 ) 5 μm oder weniger beträgt. - Vertikales und grabenisoliertes Gate-MOS-Halbleiterbauelement nach Anspruch 6, dadurch gekennzeichnet, dass in der Längsrichtung des Grabens (
13 ) des ersten Zwischen-Gräben-Oberflächenbereichs das Verhältnis der Länge der Oberfläche des Emitterbereichs (16 ) auf der Oberfläche des Basisbereichs (12 ) des zweiten Leitfähigkeitstyps, über die der Emitterbereich (16 ) in Kontakt mit dem Graben (13 ) ist, zu einem Wiederholungsabstand zum Anordnen eines Bereichs, der eine Oberfläche des Basisbereichs (12 ) des zweiten Leitfähigkeitstyps, auf der der Emitterbereich (16 ) des ersten Leitfähigkeitstyps ausgebildet ist, und eine Oberfläche des Bereichs mit einem Teil des Halbleitersubstrats (11 ) des ersten Leitfähigkeitstyps hat, ein Halb oder mehr beträgt. - Vertikales und grabenisoliertes Gate-MOS-Halbleiterbauelement nach Anspruch 7, dadurch gekennzeichnet, dass die Summe der Längen, über die die Emitterbereiche (
16 ) des ersten Leitfähigkeitstyps in Kontakt mit dem Graben (13 ) sind, 30% oder mehr der Summe der Längen der Gräben (13 ) beträgt.
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007181025 | 2007-07-10 | ||
JP2007-181025 | 2007-07-10 | ||
JP2007279761 | 2007-10-29 | ||
JP2007-279761 | 2007-10-29 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE102008032547A1 DE102008032547A1 (de) | 2009-04-16 |
DE102008032547B4 true DE102008032547B4 (de) | 2015-08-20 |
Family
ID=40252347
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102008032547.3A Active DE102008032547B4 (de) | 2007-07-10 | 2008-07-10 | Grabenisoliertes Gate-MOS-Halbleiterbauelement |
DE102008064829.9A Active DE102008064829B3 (de) | 2007-07-10 | 2008-07-10 | Grabenisolierter Gate-Bipolartransistor |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102008064829.9A Active DE102008064829B3 (de) | 2007-07-10 | 2008-07-10 | Grabenisolierter Gate-Bipolartransistor |
Country Status (3)
Country | Link |
---|---|
US (1) | US8334565B2 (de) |
JP (7) | JP5596278B2 (de) |
DE (2) | DE102008032547B4 (de) |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5596278B2 (ja) * | 2007-07-10 | 2014-09-24 | 富士電機株式会社 | トレンチ型絶縁ゲートmos半導体装置 |
EP2045844A1 (de) * | 2007-10-03 | 2009-04-08 | ABB Technology AG | Halbleitermodul |
WO2011074124A1 (ja) * | 2009-12-18 | 2011-06-23 | 富士電機ホールディングス株式会社 | 半導体装置 |
KR101211041B1 (ko) * | 2010-10-29 | 2012-12-12 | 에스케이하이닉스 주식회사 | 식각 균일도 향상을 위한 반도체장치 제조 방법 |
JP6270799B2 (ja) * | 2011-05-16 | 2018-01-31 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
CN103078489B (zh) * | 2011-10-25 | 2015-12-16 | 昂宝电子(上海)有限公司 | 用于利用开关频率抖动减少电磁干扰的***和方法 |
JP5973730B2 (ja) * | 2012-01-05 | 2016-08-23 | ルネサスエレクトロニクス株式会社 | Ie型トレンチゲートigbt |
JP2014075582A (ja) * | 2012-09-12 | 2014-04-24 | Fuji Electric Co Ltd | 半導体装置および半導体装置の製造方法 |
US20140131766A1 (en) * | 2012-11-15 | 2014-05-15 | Infineon Technologies Ag | Inhomogenous Power Semiconductor Devices |
JP6038737B2 (ja) * | 2013-06-24 | 2016-12-07 | 株式会社 日立パワーデバイス | 半導体装置及びそれを用いた電力変換装置 |
DE112014003712T5 (de) * | 2013-12-16 | 2016-04-28 | Fuji Electric Co., Ltd. | Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung |
JP2016096307A (ja) * | 2014-11-17 | 2016-05-26 | トヨタ自動車株式会社 | 半導体装置 |
CN106960867B (zh) * | 2016-01-08 | 2020-04-21 | 常州中明半导体技术有限公司 | 一种绝缘栅双极型晶体管器件 |
JP7020185B2 (ja) * | 2017-03-15 | 2022-02-16 | 富士電機株式会社 | 半導体装置 |
JP6777245B2 (ja) | 2017-11-16 | 2020-10-28 | 富士電機株式会社 | 半導体装置 |
WO2020129436A1 (ja) * | 2018-12-19 | 2020-06-25 | 富士電機株式会社 | 半導体装置 |
CN112687728B (zh) * | 2020-12-14 | 2022-09-09 | 株洲中车时代半导体有限公司 | 一种沟槽栅igbt器件及其制备方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102004055879A1 (de) * | 2003-11-20 | 2006-07-13 | Fuji Electric Device Technology Co. Ltd. | Halbleiterbauteil mit isolierter Steuerelektrode |
JP2007329270A (ja) * | 2006-06-07 | 2007-12-20 | Denso Corp | 絶縁ゲート型バイポーラトランジスタ |
Family Cites Families (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3288218B2 (ja) | 1995-03-14 | 2002-06-04 | 三菱電機株式会社 | 絶縁ゲート型半導体装置およびその製造方法 |
JP3850054B2 (ja) * | 1995-07-19 | 2006-11-29 | 三菱電機株式会社 | 半導体装置 |
JP3488772B2 (ja) * | 1996-01-16 | 2004-01-19 | 三菱電機株式会社 | 半導体装置 |
US6040599A (en) | 1996-03-12 | 2000-03-21 | Mitsubishi Denki Kabushiki Kaisha | Insulated trench semiconductor device with particular layer structure |
JP3458590B2 (ja) * | 1996-03-27 | 2003-10-20 | 富士電機株式会社 | 絶縁ゲートバイポーラトランジスタ |
JP4205128B2 (ja) * | 1996-04-11 | 2009-01-07 | 三菱電機株式会社 | 高耐圧半導体装置およびその製造方法 |
JP3413021B2 (ja) * | 1996-07-30 | 2003-06-03 | 株式会社東芝 | 半導体装置 |
JP3924975B2 (ja) | 1999-02-05 | 2007-06-06 | 富士電機デバイステクノロジー株式会社 | トレンチ型絶縁ゲートバイポーラトランジスタ |
JP2000269520A (ja) * | 1999-03-15 | 2000-09-29 | Toshiba Corp | 高耐圧型半導体装置 |
JP2001274400A (ja) * | 2000-03-28 | 2001-10-05 | Toshiba Corp | 半導体装置 |
JP4581179B2 (ja) | 2000-04-26 | 2010-11-17 | 富士電機システムズ株式会社 | 絶縁ゲート型半導体装置 |
JP4904612B2 (ja) | 2000-05-22 | 2012-03-28 | 富士電機株式会社 | Igbt |
JP3687614B2 (ja) | 2001-02-09 | 2005-08-24 | 富士電機デバイステクノロジー株式会社 | 半導体装置 |
JP4023773B2 (ja) * | 2001-03-30 | 2007-12-19 | 株式会社東芝 | 高耐圧半導体装置 |
JP4136503B2 (ja) * | 2002-03-12 | 2008-08-20 | 富士電機デバイステクノロジー株式会社 | 絶縁ゲートバイポーラトランジスタ |
JP4676125B2 (ja) | 2002-07-03 | 2011-04-27 | ルネサスエレクトロニクス株式会社 | トレンチゲート型絶縁ゲートバイポーラトランジスタ |
JP3927111B2 (ja) * | 2002-10-31 | 2007-06-06 | 株式会社東芝 | 電力用半導体装置 |
JP4085781B2 (ja) * | 2002-11-01 | 2008-05-14 | トヨタ自動車株式会社 | 電界効果型半導体装置 |
JP4136778B2 (ja) * | 2003-05-07 | 2008-08-20 | 富士電機デバイステクノロジー株式会社 | 絶縁ゲート型バイポーラトランジスタ |
JP4703138B2 (ja) * | 2004-06-18 | 2011-06-15 | 株式会社東芝 | 絶縁ゲート型半導体装置 |
JP5179703B2 (ja) * | 2005-01-04 | 2013-04-10 | 富士電機株式会社 | 逆阻止型絶縁ゲート形バイポーラトランジスタの製造方法 |
JP4857566B2 (ja) * | 2005-01-27 | 2012-01-18 | 富士電機株式会社 | 絶縁ゲート型半導体装置とその製造方法 |
US7956419B2 (en) * | 2005-11-02 | 2011-06-07 | International Rectifier Corporation | Trench IGBT with depletion stop layer |
JP5194359B2 (ja) * | 2005-12-12 | 2013-05-08 | 富士電機株式会社 | イグナイタ用逆耐圧フィールドストップ型半導体装置 |
US7638839B2 (en) * | 2007-03-09 | 2009-12-29 | Hitachi, Ltd. | Power semiconductor device and power conversion device using the same |
JP5596278B2 (ja) * | 2007-07-10 | 2014-09-24 | 富士電機株式会社 | トレンチ型絶縁ゲートmos半導体装置 |
-
2008
- 2008-06-16 JP JP2008156098A patent/JP5596278B2/ja active Active
- 2008-07-10 DE DE102008032547.3A patent/DE102008032547B4/de active Active
- 2008-07-10 DE DE102008064829.9A patent/DE102008064829B3/de active Active
- 2008-07-10 US US12/171,041 patent/US8334565B2/en active Active
-
2013
- 2013-07-04 JP JP2013140305A patent/JP2013191896A/ja active Pending
-
2015
- 2015-06-17 JP JP2015122316A patent/JP2015201660A/ja active Pending
-
2017
- 2017-07-03 JP JP2017130340A patent/JP6356322B2/ja active Active
- 2017-09-14 JP JP2017176446A patent/JP6547803B2/ja active Active
-
2018
- 2018-11-01 JP JP2018206664A patent/JP6501331B2/ja active Active
-
2019
- 2019-04-18 JP JP2019079085A patent/JP2019117953A/ja not_active Withdrawn
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102004055879A1 (de) * | 2003-11-20 | 2006-07-13 | Fuji Electric Device Technology Co. Ltd. | Halbleiterbauteil mit isolierter Steuerelektrode |
JP2007329270A (ja) * | 2006-06-07 | 2007-12-20 | Denso Corp | 絶縁ゲート型バイポーラトランジスタ |
Also Published As
Publication number | Publication date |
---|---|
JP2019117953A (ja) | 2019-07-18 |
JP2015201660A (ja) | 2015-11-12 |
US8334565B2 (en) | 2012-12-18 |
JP6501331B2 (ja) | 2019-04-17 |
JP6356322B2 (ja) | 2018-07-11 |
JP5596278B2 (ja) | 2014-09-24 |
JP6547803B2 (ja) | 2019-07-24 |
JP2009135408A (ja) | 2009-06-18 |
DE102008064829B3 (de) | 2017-06-29 |
US20090014754A1 (en) | 2009-01-15 |
DE102008032547A1 (de) | 2009-04-16 |
JP2013191896A (ja) | 2013-09-26 |
JP2019036748A (ja) | 2019-03-07 |
JP2018022902A (ja) | 2018-02-08 |
JP2017195406A (ja) | 2017-10-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE102008032547B4 (de) | Grabenisoliertes Gate-MOS-Halbleiterbauelement | |
DE112012002956B4 (de) | Bipolarer Transistor mit isoliertem Gate | |
DE102007030755B3 (de) | Halbleiterbauelement mit einem einen Graben aufweisenden Randabschluss und Verfahren zur Herstellung eines Randabschlusses | |
DE112014000679B4 (de) | Isolierschichtsiliciumcarbidhalbleiterbauteil und Verfahren zu dessen Herstellung | |
DE102007024113B4 (de) | Halbleitervorrichtung mit isoliertem Gate und Verfahren zur Herstellung derselben | |
DE102006036347B4 (de) | Halbleiterbauelement mit einer platzsparenden Randstruktur | |
DE69628633T2 (de) | Halbleiteranordnung mit isoliertem Gate und Verfahren zur Herstellung | |
DE102008045488B4 (de) | Halbleiterbauelement und Verfahren zur Herstellung desselben | |
DE102012222439B4 (de) | Halbleiterbauelement und dieses verwendende Leistungsumwandlungsausstattung | |
DE102014117767B4 (de) | Halbleitervorrichtung mit rekombinationsbereich | |
DE102018215731B4 (de) | Halbleitervorrichtung und Verfahren zum Herstellen derselben | |
DE112014003712T5 (de) | Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung | |
DE102004022455B4 (de) | Bipolartransistor mit isolierter Steuerelektrode | |
DE102005049506B4 (de) | Vertikales Halbleiterbauelement | |
DE102008051259B4 (de) | Leistungshalbleiterbauelement und Verfahren zum Herstellen eines Leistungshalbleiterbauelements | |
DE112006003714T5 (de) | Ladungsgleichgewichts-Isolierschicht-Bipolartransistor | |
DE102006024504A1 (de) | Leistungshalbleiterbauelement mit vertikaler Gatezone und Verfahren zur Herstellung desselben | |
DE112019003790T5 (de) | Superjunction-siliziumkarbid-halbleitervorrichtung und verfahren zum herstellen einer superjunction-siliziumkarbid-halbleitervorrichtung | |
DE10392226T5 (de) | Auslegung eines dicken Pufferbereichs zur Verbesserung der Energiedichte beim selbstsperrenden induktiven Schalten (SCIS) einer IGBT's und der Vorrichtungsherstellbarkeit | |
DE102019111308A1 (de) | Siliziumcarbid halbleiterbauelement | |
DE102014114100B4 (de) | Igbt mit reduzierter rückwirkungskapazität | |
DE112014006692B4 (de) | Halbleiteranordnung | |
DE112014001296T5 (de) | Leistungshalbleitervorrichtung und entsprechendes Modul | |
DE4039012C2 (de) | Mos-Halbleiterbauelement | |
DE102005048447B4 (de) | Halbleiterleistungsbauelement mit Ladungskompensationsstruktur und Verfahren zur Herstellung desselben |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
8127 | New person/name/address of the applicant |
Owner name: FUJI ELECTRIC SYSTEMS CO., LTD., TOKYO/TOKIO, JP |
|
R081 | Change of applicant/patentee |
Owner name: FUJI ELECTRIC CO., LTD, JP Free format text: FORMER OWNER: FUJI ELECTRIC SYSTEMS CO., LTD., TOKYO/TOKIO, JP Effective date: 20111006 Owner name: FUJI ELECTRIC CO., LTD., JP Free format text: FORMER OWNER: FUJI ELECTRIC SYSTEMS CO., LTD., TOKYO/TOKIO, JP Effective date: 20111006 |
|
R012 | Request for examination validly filed |
Effective date: 20121010 |
|
R016 | Response to examination communication | ||
R130 | Divisional application to |
Ref document number: 102008064829 Country of ref document: DE |
|
R130 | Divisional application to |
Ref document number: 102008064829 Country of ref document: DE Effective date: 20140806 |
|
R016 | Response to examination communication | ||
R018 | Grant decision by examination section/examining division | ||
R020 | Patent grant now final | ||
R084 | Declaration of willingness to licence | ||
R082 | Change of representative |
Representative=s name: BOEHMERT & BOEHMERT ANWALTSPARTNERSCHAFT MBB -, DE |