JP6270799B2 - 半導体装置 - Google Patents

Description

本発明は、フローティングのＰ型領域を有するＩＥ（Ｉｎｊｅｃｔｉｏｎ Ｅｎｈａｎｃｅｍｅｎｔ）型トレンチゲート（Ｔｒｅｎｃｈ Ｇａｔｅ）ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等のパワー系半導体装置（または半導体集積回路装置）におけるデバイス構造技術等に適用して有効な技術に関する。

日本特開平６−１３６２１号公報（特許文献１）には、トレンチ型パワーＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）において、トレンチ下端部にＰ＋領域を設けることによって、トレンチ下端部への電界集中を緩和する技術が開示されている。

日本特開２００５−３４０６２６号公報（特許文献２）または、これに対応する米国特許公開２００９−３９３８６号公報（特許文献３）には、ＩＥ型ＩＧＢＴにおいて、フローティングセル部にトレンチより深いフローティングＰ型領域を設けるとともに、フローティングセル部とアクティブセル部の間のトレンチ下端部を囲みフローティングＰ型領域と連結した他のフローティングＰ型領域を設ける技術が開示されている。

日本特表２００２−５３４８１１号公報（特許文献４）または、これに対応する米国特許第６４４５０４８号公報（特許文献５）には、ＩＥ型ＩＧＢＴにおいて、フローティングセル部にトレンチより深いフローティングＰ型領域を設けるとともに、セル領域全体の外周部にフローティングセル部と類似の構造を含む終端構造を設ける技術が開示されている。

日本特開２００９−４３７８２号公報（特許文献６）には、ＩＥ型ＩＧＢＴにおいて、トレンチと同一深さを有するフローティングＰ型領域を設ける技術が開示されている。

日本特開２０００−３０７１１６号公報（特許文献７）には、ＩＥ型ＩＧＢＴにおいて、フローティングセル部全体に設けられた浅いフローティングＰ型領域に加えて、フローティングセル部の中央部のみにトレンチより深いフローティングＰボディ領域を設ける技術が開示されている。

日本特開２０１０−５０３０７号公報（特許文献８）には、ＩＥ型ではない通常型のＩＧＢＴにおいて、トレンチの下端部を含む領域にＮ型ホールバリア領域を設ける技術が開示されている。

特開平６−１３６２１号公報 特開２００５−３４０６２６号公報 米国特許公開２００９−３９３８６号公報 特表２００２−５３４８１１号公報 米国特許第６４４５０４８号公報 特開２００９−４３７８２号公報 特開２０００−３０７１１６号公報 特開２０１０−５０３０７号公報

オン抵抗の低いＩＧＢＴとして、トレンチＩＧＢＴが広く使用されているが、伝導度変調を更に促進するため、ＩＥ（Ｉｎｊｅｃｔｉｏｎ Ｅｎｈａｎｃｅｍｅｎｔ）効果を利用したＩＥ型トレンチＩＧＢＴが開発されている。このＩＥ型トレンチＩＧＢＴにおいては、セル領域に於いて、実際にエミッタ電極に接続されたアクティブセルと、フローティングＰボディ領域を有するインアクティブセル（またはフローティングセル）を交互に、または、櫛の歯状に配置することにより、半導体基板のデバイス主面側（エミッタ側）にホール（正孔）が蓄積しやすい構造としている。

ここで、本願発明者らが検討したところによると、ＩＥ型トレンチＩＧＢＴにおける伝導度変調の更なる促進およびデバイスの簡略化をしようとして、インアクティブセルの幅を広げると、インアクティブセルには、エミッタコンタクトがないので、急速に耐圧が低下してしまうことが明らかにされた。

本願発明は、これらの課題を解決するためになされたものである。

本発明の目的は、信頼性の高い半導体装置、および半導体装置の製造プロセスを提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

すなわち、本願の一つの発明は、ＩＥ型トレンチＩＧＢＴにおいて、セル領域を構成する各線状単位セル領域は、主に線状アクティブセル領域と線状インアクティブセル領域とから構成され、この線状アクティブセル領域は、その長さ方向において、エミッタ領域を有するアクティブセクションとインアクティブセクションに区切られている。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。

すなわち、ＩＥ型トレンチＩＧＢＴにおいて、セル領域を構成する各線状単位セル領域は、主に線状アクティブセル領域と線状インアクティブセル領域とから構成され、この線状アクティブセル領域は、その長さ方向において、エミッタ領域を有するアクティブセクションとインアクティブセクションに区切られているので、よりＩＥ効果を強めることができる。

本願の主要な実施の形態のアウトラインを説明するためのＩＥ型トレンチゲートＩＧＢＴデバイスチップのセル領域およびその周辺の上面模式レイアウト図である。 図１のセル領域端部切り出し領域Ｒ１のＡ−Ａ’断面に対応するデバイス模式断面図である。 図１のセル領域内部切り出し領域Ｒ２のＢ−Ｂ’断面に対応するデバイス模式断面図である。 本願の実施の形態１（１次元アクティブセル間引き構造：図６から図８に対応）に関する図１の線状単位セル領域およびその周辺Ｒ５の拡大上面図である。 本願の実施の形態５（２次元アクティブセル間引き構造：図３０から図３２に対応）に関する図１の線状単位セル領域およびその周辺Ｒ５の拡大上面図である。 本願の実施の形態１（他の実施形態にも共通する）のＩＥ型トレンチゲートＩＧＢＴデバイスチップの全体上面図（図１にほぼ対応するが、より具体的な形状に近い）である。 図６のセル領域内部切り出し領域Ｒ３の拡大上面図（Ｐ型ディープフローティング＆ホールバリア線状単位セル構造）である。 図７のＤ−Ｄ’断面に対応するデバイス断面図である。 本願の実施の形態１のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（ホールバリア領域導入工程）におけるデバイス断面図である。 本願の実施の形態１のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（Ｐ型フローティング領域導入工程）におけるデバイス断面図である。 本願の実施の形態１のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（トレンチ加工用ハードマスク成膜工程）におけるデバイス断面図である。 本願の実施の形態１のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（トレンチハードマスク加工工程）におけるデバイス断面図である。 本願の実施の形態１のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（トレンチハードマスク加工用レジスト除去工程）におけるデバイス断面図である。 本願の実施の形態１のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（トレンチ加工工程）におけるデバイス断面図である。 本願の実施の形態１のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（トレンチ加工用ハードマスク除去工程）におけるデバイス断面図である。 本願の実施の形態１のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（引き伸ばし拡散およびゲート酸化工程）におけるデバイス断面図である。 本願の実施の形態１のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（ゲートポリシリコン成膜工程）におけるデバイス断面図である。 本願の実施の形態１のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（ゲートポリシリコンエッチバック工程）におけるデバイス断面図である。 本願の実施の形態１のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（ゲート酸化膜エッチバック工程）におけるデバイス断面図である。 本願の実施の形態１のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（Ｐ型ボディ領域およびＮ＋型エミッタ領域導入工程）におけるデバイス断面図である。 本願の実施の形態１のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（層間絶縁膜成膜工程）におけるデバイス断面図である。 本願の実施の形態１のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（コンタクトホール形成工程）におけるデバイス断面図である。 本願の実施の形態１のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（基板エッチング工程）におけるデバイス断面図である。 本願の実施の形態１のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（Ｐ＋型ボディコンタクト領域およびＰ＋型ラッチアップ防止領域導入工程）におけるデバイス断面図である。 本願の実施の形態１のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（表面メタル成膜工程）におけるデバイス断面図である。 本願の実施の形態１のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（裏面研削および裏面不純物導入工程）におけるデバイス断面図である。 本願の実施の形態２（Ｐ型ディープフローティング構造）におけるＩＥ型トレンチゲートＩＧＢＴのデバイス構造を説明するための図７のＤ−Ｄ’断面に対応するデバイス断面図である。 本願の実施の形態３（Ｐ/Ｎ型フローティング＆ホールバリア構造）におけるＩＥ型トレンチゲートＩＧＢＴのデバイス構造を説明するための図７のＤ−Ｄ’断面に対応するデバイス断面図である。 本願の実施の形態４（ディープホールバリア構造）におけるＩＥ型トレンチゲートＩＧＢＴのデバイス構造を説明するための図７のＤ−Ｄ’断面に対応するデバイス断面図である。 本願の実施の形態５（アクティブセル２次元間引き構造におけるアクティブセクション分散構造）のデバイス構造を説明するための図７に対応する拡大上面図である。 図３０のＤ−Ｄ’断面に対応するデバイス断面図である。 図３０のＥ−Ｅ’断面に対応するデバイス断面図である。 本願の実施の形態６（アクティブセル２次元間引き構造における局所アクティブセクション−アクティブサブブロック構造）のデバイス構造を説明するための図７に対応する拡大上面図である。 図３３のＤ−Ｄ’断面に対応するデバイス断面図である。 図３３のＥ−Ｅ’断面に対応するデバイス断面図である。 図３３のＦ−Ｆ’断面に対応するデバイス断面図である。 本願の実施の形態７（アクティブセル２次元間引き構造におけるフルアクティブセクション−アクティブサブブロック構造）のデバイス構造を説明するための図７に対応する拡大上面図である。 図３７のＤ−Ｄ’断面に対応するデバイス断面図である。 図３７のＥ−Ｅ’断面に対応するデバイス断面図である。 図３７のＦ−Ｆ’断面に対応するデバイス断面図である。 本願の実施の形態８（アクティブセル２次元間引き構造における局所Ｎ＋型フローティング−インアクティブセクション構造）のデバイス構造を説明するための図７に対応する拡大上面図である。 図４１のＤ−Ｄ’断面に対応するデバイス断面図である。 図４１のＥ−Ｅ’断面に対応するデバイス断面図である。 本願の実施の形態９（アクティブセル２次元間引き構造におけるフルＮ＋型フローティング−インアクティブセクション構造）のデバイス構造を説明するための図７に対応する拡大上面図である。 図４４のＥ−Ｅ’断面に対応するデバイス断面図である。 本願の実施の形態１０（アクティブセル２次元間引き構造におけるフルＮ＋型フローティング−インアクティブセクション＆局所アクティブセクション−アクティブサブブロック構造）のデバイス構造を説明するための図７に対応する拡大上面図である。 図４６のＥ−Ｅ’断面に対応するデバイス断面図である。 図４６のＦ−Ｆ’断面に対応するデバイス断面図である。 本願の実施の形態１１（裏面アルミニウムドープ構造）のデバイス構造およびその製法を説明するためのデバイス裏面の局所詳細断面図である。 本願の実施の形態１２（セル領域周辺構造：ダミーセル＆周辺接合コンタクト構造）のデバイス構造を説明するための図６のセル領域コーナ部切り出し領域Ｒ４の拡大上面図である。 図５０のＧ−Ｇ’断面に対応するデバイス断面図である。 図５０のＨ−Ｈ’断面に対応するデバイス断面図である。 本願の実施の形態１３（セル領域周辺構造：広域周辺接合構造）のデバイス構造を説明するための図６のセル領域コーナ部切り出し領域Ｒ４の拡大上面図である。 図５３のＫ−Ｋ’断面に対応するデバイス断面図である。 本願の実施の形態１４（セル領域周辺構造：ダミーセル下ホールバリア構造）のデバイス構造を説明するための図５０のＧ−Ｇ’断面に対応するデバイス断面図である。 図６から図８に対応するＩＥ型トレンチＩＧＢＴデバイス”Ｘ”と、それと同等のオン抵抗等を有する非ＩＥ型トレンチＩＧＢＴデバイス”Ｙ”（比較例）の深さ方向のホール濃度分布である。 図５６のデバイス”Ｘ”および”Ｙ”の結晶抵抗率を変化させた場合のスイッチング損失の比率（それぞれのデバイスの結晶が低濃度の場合を基準とする）の変化を示すプロット図である。 図５０とほぼ同じ部分（特にセル領域外の周辺部分）をより詳しく図示した図６のセル領域コーナ部切り出し領域Ｒ４および、その周辺の拡大上面図である。 図５０のＨ−Ｈ’断面に対応するデバイス断面図（ほぼ図５２に対応する）である。 代表的実施の形態の一つのアウトラインを説明するための図３０に対応する拡大上面図である。

〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。

１．以下を含むＩＥ型トレンチゲートＩＧＢＴ：
（ａ）第１の主面及び第２の主面を有する半導体基板；
（ｂ）前記半導体基板内に設けられ、第１導電型を有するドリフト領域；
（ｃ）前記第１の主面上に設けられたセル領域；
（ｄ）平面的に見て、前記セル領域内に設けられた多数の線状単位セル領域、
ここで、各線状単位セル領域は、以下を有する：
（ｄ１）前記ドリフト領域の前記第１の主面上から内部に亘って設けられた線状アクティブセル領域；
（ｄ２）平面的に見て、前記線状アクティブセル領域を両側から挟むように、前記第１の主面の表面に設けられた一対のトレンチ内の一対の線状トレンチゲート電極；
（ｄ３）前記ドリフト領域の前記第１主面側表面領域に設けられた前記第１導電型と反対導電型の第２導電型ボディ領域；
（ｄ４）前記一対の線状トレンチゲート電極を境界として、平面的に前記線状アクティブセル領域を両側から挟むように、両側に隣接して設けられた線状インアクティブセル領域；
（ｄ５）前記線状アクティブセル領域内に設けられ、その長さ方向に於いて区切られたアクティブセクション；
（ｄ６）前記アクティブセクションにおいて、前記第２導電型ボディ領域の前記第１主面側表面領域に設けられた前記第１導電型と同一導電型の第１導電型エミッタ領域；
（ｄ７）前記線状アクティブセル領域内に設けられ、その長さ方向に於いて区切られた前記第１導電型エミッタ領域を有さないインアクティブセクション。

２．前記１項のＩＥ型トレンチゲートＩＧＢＴにおいて、前記線状アクティブセル領域の幅は、前記線状インアクティブセル領域の幅よりも狭い。

３．前記１または２項のＩＥ型トレンチゲートＩＧＢＴにおいて、前記線状インアクティブセル領域の前記ドリフト領域の前記第１主面側表面領域には、ほぼ全面に前記第１導電型と反対導電型の第２導電型フローティング領域が設けられ、この第２導電型フローティング領域は、前記一対のトレンチの下端部を覆い、その深さは、前記一対のトレンチの深さよりも深い。

４．前記１から３項のいずれか一つのＩＥ型トレンチゲートＩＧＢＴにおいて、各線状単位セル領域は、その長さ方向列を成す複数のブロックを有し、各ブロックは、以下を有する：
（ｘ１）前記アクティブセクションを有するアクティブサブブロック；
（ｘ２）前記アクティブセクションを有さないインアクティブサブブロック；
（ｘ３）前記一対の線状トレンチゲート電極間を連結し、前記アクティブサブブロックおよび前記インアクティブサブブロックを分離する連結トレンチゲート電極；
（ｘ４）前記インアクティブサブブロックには設けられず、前記アクティブサブブロックに設けられたエミッタコンタクト部。

５．前記４項のＩＥ型トレンチゲートＩＧＢＴにおいて、前記アクティブセクションは、アクティブサブブロックの一部に設けられている。

６．前記４項のＩＥ型トレンチゲートＩＧＢＴにおいて、前記アクティブセクションは、アクティブサブブロックの全域に設けられている。

７．前記１から６項のいずれか一つのＩＥ型トレンチゲートＩＧＢＴにおいて、前記線状インアクティブセル領域は、以下を有する：
（ｙ１）前記線状インアクティブセル領域の長さ方向に於いて区切られ、前記第１主面側表面領域に形成され、前記第１導電型と同一導電型の第１導電型フローティング領域を有する第１導電型フローティング領域形成セクション；
（ｙ２）前記線状インアクティブセル領域の長さ方向に於いて区切られ、前記第１主面側表面領域に形成され、前記第１導電型フローティング領域を有さない第１導電型フローティング領域非形成セクション。

８．前記１から６項のいずれか一つのＩＥ型トレンチゲートＩＧＢＴにおいて、前記線状インアクティブセル領域の前記第１主面側表面領域には、ほぼ全面に前記第１導電型と同一導電型の第１導電型フローティング領域が設けられている。

９．前記４から６項のいずれか一つのＩＥ型トレンチゲートＩＧＢＴにおいて、前記インアクティブサブブロックおよび前記線状インアクティブセル領域の前記第１主面側表面領域には、ほぼ全面に前記第１導電型と同一導電型の第１導電型フローティング領域が設けられている。

１０．以下を含むＩＥ型トレンチゲートＩＧＢＴ：
（ａ）第１の主面及び第２の主面を有する半導体基板；
（ｂ）前記半導体基板内に設けられ、第１導電型を有するドリフト領域；
（ｃ）前記第１の主面上に設けられたセル領域；
（ｄ）平面的に見て、前記セル領域内に設けられた多数の線状単位セル領域、
ここで、各線状単位セル領域は、以下を有する：
（ｄ１）前記ドリフト領域の前記第１の主面上から内部に亘って設けられた線状アクティブセル領域；
（ｄ２）平面的に見て、前記線状アクティブセル領域を両側から挟むように、前記第１の主面の表面に設けられた一対のトレンチ内の一対の線状トレンチゲート電極；
（ｄ３）前記ドリフト領域の前記第１主面側表面領域に設けられた前記第１導電型と反対導電型の第２導電型ボディ領域；
（ｄ４）前記一対の線状トレンチゲート電極を境界として、平面的に前記線状アクティブセル領域を両側から挟むように、両側に隣接して設けられた線状インアクティブセル領域；
（ｄ５）前記線状アクティブセル領域において、前記第２導電型ボディ領域の前記第１主面側表面領域に設けられた前記第１導電型と同一導電型の第１導電型エミッタ領域；
（ｄ６）前記線状アクティブセル領域において、前記第２導電型ボディ領域の下部の前記ドリフト領域に設けられた前記第１導電型と同一導電型であって、不純物濃度が前記ドリフト領域よりも高く、前記第１導電型エミッタ領域よりも低い第１導電型ホールバリア領域；
（ｄ７）前記線状インアクティブセル領域において、前記第１主面側表面領域のほぼ全面に設けられた前記第１導電型と反対導電型の第２導電型フローティング領域、
ここで、この第２導電型フローティング領域は、前記一対のトレンチの下端部を覆い、その深さは、前記一対のトレンチの深さよりも深い。

１１．前記１０項のＩＥ型トレンチゲートＩＧＢＴにおいて、前記一対のトレンチの各トレンチの幅は、０．８マイクロメートル以下である。

１２．前記１０または１１項のＩＥ型トレンチゲートＩＧＢＴにおいて、前記第２導電型フローティング領域は、前記セル領域の外部周辺のフローティングフィールドリングと同時に形成される。

１３．前記１０から１２項のいずれか一つのＩＥ型トレンチゲートＩＧＢＴにおいて、前記一対の線状トレンチゲート電極の各線状トレンチゲート電極の両側のゲート絶縁膜の厚さは実質的に同一である。

１４．以下を含むＩＥ型トレンチゲートＩＧＢＴ：
（ａ）第１の主面及び第２の主面を有する半導体基板；
（ｂ）前記半導体基板内に設けられ、第１導電型を有するドリフト領域；
（ｃ）前記第１の主面上に設けられたセル領域；
（ｄ）平面的に見て、前記セル領域内に設けられた多数の線状単位セル領域；
（ｅ）前記半導体基板の前記第２の主面上に設けられたメタルコレクタ電極；
（ｆ）前記半導体基板の前記第２の主面内に設けられた前記第１導電型と反対導電型の第２導電型コレクタ領域；
（ｇ）前記第２導電型コレクタ領域に接するように、前記ドリフト領域の前記第２の主面側に設けられた前記第１導電型と同一導電型であって、不純物濃度が前記ドリフト領域よりも高い第１導電型フィールドストップ領域；
（ｈ）前記第２導電型コレクタ領域の前記メタルコレクタ電極側に設けられた前記第２導電型コレクタ領域と同一導電型であって、不純物濃度がより高い第２導電型高濃度コレクタコンタクト領域、
ここで、各線状単位セル領域は、以下を有する：
（ｄ１）前記ドリフト領域の前記第１の主面上から内部に亘って設けられた線状アクティブセル領域；
（ｄ２）平面的に見て、前記線状アクティブセル領域を両側から挟むように、前記第１の主面の表面に設けられた一対のトレンチ内の一対の線状トレンチゲート電極；
（ｄ３）前記ドリフト領域の前記第１主面側表面領域に設けられた前記第１導電型と反対導電型の第２導電型ボディ領域；
（ｄ４）前記一対の線状トレンチゲート電極を境界として、平面的に前記線状アクティブセル領域を両側から挟むように、両側に隣接して設けられた線状インアクティブセル領域；
（ｄ５）前記線状アクティブセル領域において、前記第２導電型ボディ領域の前記第１主面側表面領域に設けられた前記第１導電型と同一導電型の第１導電型エミッタ領域；
（ｄ６）前記線状インアクティブセル領域において、前記第１主面側表面領域のほぼ全面に設けられた前記第１導電型と反対導電型の第２導電型フローティング領域、
ここで、この第２導電型フローティング領域は、前記一対のトレンチの下端部を覆い、その深さは、前記一対のトレンチの深さよりも深い。

１５．前記１４項のＩＥ型トレンチゲートＩＧＢＴにおいて、各線状単位セル領域は、更に以下を有する：
（ｄ７）前記線状アクティブセル領域において、前記第２導電型ボディ領域の下部の前記ドリフト領域に設けられた前記第１導電型と同一導電型であって、不純物濃度が前記ドリフト領域よりも高く、前記第１導電型エミッタ領域よりも低い第１導電型ホールバリア領域。

１６．以下を含むＩＥ型トレンチゲートＩＧＢＴ：
（ａ）第１の主面及び第２の主面を有する半導体基板；
（ｂ）前記半導体基板内に設けられ、第１導電型を有するドリフト領域；
（ｃ）前記第１の主面上に設けられたセル領域；
（ｄ）平面的に見て、前記セル領域内に設けられた多数の線状単位セル領域、
ここで、各線状単位セル領域は、以下を有する：
（ｄ１）前記ドリフト領域の前記第１の主面上から内部に亘って設けられた線状アクティブセル領域；
（ｄ２）平面的に見て、前記線状アクティブセル領域を両側から挟むように、前記第１の主面の表面に設けられた一対のトレンチ内の一対の線状トレンチゲート電極；
（ｄ３）前記ドリフト領域の前記第１主面側表面領域に設けられた前記第１導電型と反対導電型の第２導電型ボディ領域；
（ｄ４）前記一対の線状トレンチゲート電極を境界として、平面的に前記線状アクティブセル領域を両側から挟むように、両側に隣接して設けられた線状インアクティブセル領域；
（ｄ５）前記線状アクティブセル領域において、前記第２導電型ボディ領域の前記第１主面側表面領域に設けられた前記第１導電型と同一導電型の第１導電型エミッタ領域；
（ｄ６）前記線状インアクティブセル領域において、前記第１主面側表面領域のほぼ全面に設けられた前記第１導電型と反対導電型の第２導電型フローティング領域、
更に、ここで、この第２導電型フローティング領域は、前記一対のトレンチの下端部を覆い、その深さは、前記一対のトレンチの深さよりも深くされ、
ここで、前記ＩＥ型トレンチゲートＩＧＢＴは、更に以下を含む：
（ｅ）前記半導体基板の前記第１の主面上に設けられたメタルエミッタ電極；
（ｆ）前記セル領域の最外側に設けられ、前記線状アクティブセル領域と同一方向に延在し、前記メタルエミッタ電極とのコンタクト部を有する線状ダミーセル領域；
（ｇ）前記ドリフト領域の前記第１主面側表面領域において、平面的に見て、前記セル領域の周辺を囲むように、前記線状ダミーセル領域の外側に設けられた前記第１導電型と反対導電型であって、前記メタルエミッタ電極とのコンタクト部を有する第２導電型セル周辺接合領域。

１７．前記１６項のＩＥ型トレンチゲートＩＧＢＴにおいて、前記線状ダミーセル領域は、前記第１導電型エミッタ領域を有さない以外、前記線状アクティブセル領域と同一の構造を有する。

１８．前記１６項のＩＥ型トレンチゲートＩＧＢＴにおいて、前記第２導電型セル周辺接合領域は、線状ダミーセル領域の内部まで延在している。

１９．前記１６項のＩＥ型トレンチゲートＩＧＢＴにおいて、各線状単位セル領域は、更に以下を有する：
（ｄ７）前記線状アクティブセル領域において、前記第２導電型ボディ領域の下部の前記ドリフト領域に設けられた前記第１導電型と同一導電型であって、不純物濃度が前記ドリフト領域よりも高く、前記第１導電型エミッタ領域よりも低い第１導電型ホールバリア領域。

２０．前記１７項のＩＥ型トレンチゲートＩＧＢＴにおいて、各線状単位セル領域は、更に以下を有する：
（ｄ７）前記線状アクティブセル領域において、前記第２導電型ボディ領域の下部の前記ドリフト領域に設けられた前記第１導電型と同一導電型であって、不純物濃度が前記ドリフト領域よりも高く、前記第１導電型エミッタ領域よりも低い第１導電型ホールバリア領域。

次に、本願において開示される発明のその他の実施の形態について概要を説明する。

２１．以下を含むＩＥ型トレンチゲートＩＧＢＴ：
（ａ）第１の主面及び第２の主面を有する半導体基板；
（ｂ）前記半導体基板内に設けられ、第１導電型を有するドリフト領域；
（ｃ）前記第１の主面上に設けられたセル領域；
（ｄ）平面的に見て、前記セル領域内に設けられた多数の線状単位セル領域；
（ｅ）前記半導体基板の前記第２の主面上に設けられたメタルコレクタ電極；
（ｆ）前記半導体基板の前記第２の主面内に設けられた前記第１導電型と反対導電型の第２導電型コレクタ領域；
（ｇ）前記第２導電型コレクタ領域に接するように、前記ドリフト領域の前記第２の主面側に設けられた前記第１導電型と同一導電型であって、不純物濃度が前記ドリフト領域よりも高い第１導電型フィールドストップ領域；
（ｈ）前記第２導電型コレクタ領域の前記メタルコレクタ電極側に設けられた前記第２導電型コレクタ領域と同一導電型であって、不純物濃度がより高い第２導電型高濃度コレクタコンタクト領域、
ここで、各線状単位セル領域は、以下を有する：
（ｄ１）前記ドリフト領域の前記第１の主面上から内部に亘って設けられた線状アクティブセル領域；
（ｄ２）平面的に見て、前記線状アクティブセル領域を両側から挟むように、前記第１の主面の表面に設けられた一対のトレンチ内の一対の線状トレンチゲート電極；
（ｄ３）前記ドリフト領域の前記第１主面側表面領域に設けられた前記第１導電型と反対導電型の第２導電型ボディ領域；
（ｄ４）前記一対の線状トレンチゲート電極を境界として、平面的に前記線状アクティブセル領域を両側から挟むように、両側に隣接して設けられた線状インアクティブセル領域；
（ｄ５）前記線状アクティブセル領域内に設けられ、その長さ方向に於いて区切られたアクティブセクション；
（ｄ６）前記アクティブセクションにおいて、前記第２導電型ボディ領域の前記第１主面側表面領域に設けられた前記第１導電型と同一導電型の第１導電型エミッタ領域；
（ｄ７）前記線状アクティブセル領域内に設けられ、その長さ方向に於いて区切られた前記第１導電型エミッタ領域を有さないインアクティブセクション。

２２．前記２１項のＩＥ型トレンチゲートＩＧＢＴにおいて、前記線状アクティブセル領域の幅は、前記線状インアクティブセル領域の幅よりも狭い。

２３．前記２１または２２項のＩＥ型トレンチゲートＩＧＢＴにおいて、前記線状インアクティブセル領域の前記ドリフト領域の前記第１主面側表面領域には、ほぼ全面に前記第１導電型と反対導電型の第２導電型フローティング領域が設けられ、この第２導電型フローティング領域は、前記一対のトレンチの下端部を覆い、その深さは、前記一対のトレンチの深さよりも深い。

２４．前記２１から２３項のいずれか一つのＩＥ型トレンチゲートＩＧＢＴにおいて、各線状単位セル領域は、その長さ方向列を成す複数のブロックを有し、各ブロックは、以下を有する：
（ｘ１）前記アクティブセクションを有するアクティブサブブロック；
（ｘ２）前記アクティブセクションを有さないインアクティブサブブロック；
（ｘ３）前記一対の線状トレンチゲート電極間を連結し、前記アクティブサブブロックおよび前記インアクティブサブブロックを分離する連結トレンチゲート電極；
（ｘ４）前記インアクティブサブブロックには設けられず、前記アクティブサブブロックに設けられたエミッタコンタクト部。

２５．前記２４項のＩＥ型トレンチゲートＩＧＢＴにおいて、前記アクティブセクションは、アクティブサブブロックの一部に設けられている。

２６．前記２４項のＩＥ型トレンチゲートＩＧＢＴにおいて、前記アクティブセクションは、アクティブサブブロックの全域に設けられている。

２７．前記２１から２６項のいずれか一つのＩＥ型トレンチゲートＩＧＢＴにおいて、前記線状インアクティブセル領域は、以下を有する：
（ｙ１）前記線状インアクティブセル領域の長さ方向に於いて区切られ、前記第１主面側表面領域に形成され、前記第１導電型と同一導電型の第１導電型フローティング領域を有する第１導電型フローティング領域形成セクション；
（ｙ２）前記線状インアクティブセル領域の長さ方向に於いて区切られ、前記第１主面側表面領域に形成され、前記第１導電型フローティング領域を有さない第１導電型フローティング領域非形成セクション。

２８．前記２１から２６項のいずれか一つのＩＥ型トレンチゲートＩＧＢＴにおいて、前記線状インアクティブセル領域の前記第１主面側表面領域には、ほぼ全面に前記第１導電型と同一導電型の第１導電型フローティング領域が設けられている。

２９．前記２４から２６項のいずれか一つのＩＥ型トレンチゲートＩＧＢＴにおいて、前記インアクティブサブブロックおよび前記線状インアクティブセル領域の前記第１主面側表面領域には、ほぼ全面に前記第１導電型と同一導電型の第１導電型フローティング領域が設けられている。

３０．以下を含むＩＥ型トレンチゲートＩＧＢＴ：
（ａ）第１の主面及び第２の主面を有する半導体基板；
（ｂ）前記半導体基板内に設けられ、第１導電型を有するドリフト領域；
（ｃ）前記第１の主面上に設けられたセル領域；
（ｄ）平面的に見て、前記セル領域内に設けられた多数の線状単位セル領域；
（ｅ）前記半導体基板の前記第２の主面上に設けられたメタルコレクタ電極；
（ｆ）前記半導体基板の前記第２の主面内に設けられた前記第１導電型と反対導電型の第２導電型コレクタ領域；
（ｇ）前記第２導電型コレクタ領域に接するように、前記ドリフト領域の前記第２の主面側に設けられた前記第１導電型と同一導電型であって、不純物濃度が前記ドリフト領域よりも高い第１導電型フィールドストップ領域；
（ｈ）前記第２導電型コレクタ領域の前記メタルコレクタ電極側に設けられた前記第２導電型コレクタ領域と同一導電型であって、不純物濃度がより高い第２導電型高濃度コレクタコンタクト領域、
ここで、各線状単位セル領域は、以下を有する：
（ｄ１）前記ドリフト領域の前記第１の主面上から内部に亘って設けられた線状アクティブセル領域；
（ｄ２）平面的に見て、前記線状アクティブセル領域を両側から挟むように、前記第１の主面の表面に設けられた一対のトレンチ内の一対の線状トレンチゲート電極；
（ｄ３）前記ドリフト領域の前記第１主面側表面領域に設けられた前記第１導電型と反対導電型の第２導電型ボディ領域；
（ｄ４）前記一対の線状トレンチゲート電極を境界として、平面的に前記線状アクティブセル領域を両側から挟むように、両側に隣接して設けられた線状インアクティブセル領域；
（ｄ５）前記線状アクティブセル領域において、前記第２導電型ボディ領域の前記第１主面側表面領域に設けられた前記第１導電型と同一導電型の第１導電型エミッタ領域；
（ｄ６）前記線状インアクティブセル領域において、前記第１主面側表面領域のほぼ全面に設けられた前記第１導電型と反対導電型の第２導電型フローティング領域。

３１．前記３０項のＩＥ型トレンチゲートＩＧＢＴにおいて、前記第２導電型高濃度コレクタコンタクト領域は、アルミニウムがドープされた領域である。

３２．前記３１項のＩＥ型トレンチゲートＩＧＢＴにおいて、前記メタルコレクタ電極の内、前記第２導電型高濃度コレクタコンタクト領域に接する部分は、アルミニウムを主要な成分とするメタル膜である。

３３．以下を含むＩＥ型トレンチゲートＩＧＢＴ：
（ａ）第１の主面及び第２の主面を有する半導体基板；
（ｂ）前記半導体基板内に設けられ、第１導電型を有するドリフト領域；
（ｃ）前記第１の主面上に設けられたセル領域；
（ｄ）平面的に見て、前記セル領域内に設けられた多数の線状単位セル領域；
（ｅ）前記半導体基板の前記第２の主面上に設けられたメタルコレクタ電極；
（ｆ）前記半導体基板の前記第２の主面内に設けられた前記第１導電型と反対導電型の第２導電型コレクタ領域；
（ｇ）前記第２導電型コレクタ領域に接するように、前記ドリフト領域の前記第２の主面側に設けられた前記第１導電型と同一導電型であって、不純物濃度が前記ドリフト領域よりも高い第１導電型フィールドストップ領域；
（ｈ）前記第２導電型コレクタ領域の前記メタルコレクタ電極側に設けられた前記第２導電型コレクタ領域と同一導電型であって、不純物濃度がより高い第２導電型高濃度コレクタコンタクト領域、
ここで、前記第２導電型高濃度コレクタコンタクト領域は、アルミニウムがドープされた領域である。

３４．前記３３項のＩＥ型トレンチゲートＩＧＢＴにおいて、前記メタルコレクタ電極の内、前記第２導電型高濃度コレクタコンタクト領域に接する部分は、アルミニウムを主要な成分とするメタル膜である。

３５．以下を含むトレンチゲートＩＧＢＴ：
（ａ）第１の主面及び第２の主面を有する半導体基板；
（ｂ）前記半導体基板内に設けられ、第１導電型を有するドリフト領域；
（ｃ）前記第１の主面上に設けられたセル領域；
（ｄ）平面的に見て、前記セル領域内に設けられた多数の線状単位セル領域；
（ｅ）前記半導体基板の前記第２の主面上に設けられたメタルコレクタ電極；
（ｆ）前記半導体基板の前記第２の主面内に設けられた前記第１導電型と反対導電型の第２導電型コレクタ領域；
（ｇ）前記第２導電型コレクタ領域に接するように、前記ドリフト領域の前記第２の主面側に設けられた前記第１導電型と同一導電型であって、不純物濃度が前記ドリフト領域よりも高い第１導電型フィールドストップ領域；
（ｈ）前記第２導電型コレクタ領域の前記メタルコレクタ電極側に設けられた前記第２導電型コレクタ領域と同一導電型であって、不純物濃度がより高い第２導電型高濃度コレクタコンタクト領域、
ここで、前記第２導電型高濃度コレクタコンタクト領域は、アルミニウムがドープされた領域である。

３６．前記３５項のトレンチゲートＩＧＢＴにおいて、前記メタルコレクタ電極の内、前記第２導電型高濃度コレクタコンタクト領域に接する部分は、アルミニウムを主要な成分とするメタル膜である。

３７．以下を含むＩＧＢＴ：
（ａ）第１の主面及び第２の主面を有する半導体基板；
（ｂ）前記半導体基板内に設けられ、第１導電型を有するドリフト領域；
（ｃ）前記第１の主面上に設けられたセル領域；
（ｄ）平面的に見て、前記セル領域内に設けられた多数の線状単位セル領域；
（ｅ）前記半導体基板の前記第２の主面上に設けられたメタルコレクタ電極；
（ｆ）前記半導体基板の前記第２の主面内に設けられた前記第１導電型と反対導電型の第２導電型コレクタ領域；
（ｇ）前記第２導電型コレクタ領域に接するように、前記ドリフト領域の前記第２の主面側に設けられた前記第１導電型と同一導電型であって、不純物濃度が前記ドリフト領域よりも高い第１導電型フィールドストップ領域；
（ｈ）前記第２導電型コレクタ領域の前記メタルコレクタ電極側に設けられた前記第２導電型コレクタ領域と同一導電型であって、不純物濃度がより高い第２導電型高濃度コレクタコンタクト領域、
ここで、前記第２導電型高濃度コレクタコンタクト領域は、アルミニウムがドープされた領域である。

３８．前記３７項のＩＧＢＴにおいて、前記メタルコレクタ電極の内、前記第２導電型高濃度コレクタコンタクト領域に接する部分は、アルミニウムを主要な成分とするメタル膜である。

３９．前記２１、３０、３３、３５または３７項のＩＧＢＴにおいて、前記メタルコレクタ電極の内、前記半導体基板の前記第２の主面に接する部分は、アルミニウムを主要な成分とするメタル膜である。

４０．前記３９項のＩＥ型トレンチゲートＩＧＢＴにおいて、前記アルミニウムがドープされた領域は、前記アルミニウムを主要な成分とするメタル膜を成膜する際の熱処理により導入されたものである。

次に、本願において開示される実施の形態について、更にその他の概要を説明する。

４１．以下を含むＩＥ型トレンチゲートＩＧＢＴ：
（ａ）第１の主面及び第２の主面を有する半導体基板；
（ｂ）前記半導体基板内に設けられ、第１導電型を有するドリフト領域；
（ｃ）前記第１の主面上に設けられたセル領域；
（ｄ）平面的に見て、前記セル領域内およびその周辺に亘って設けられた多数の線状単位セル領域、
ここで、各線状単位セル領域は、以下を有する：
（ｄ１）前記ドリフト領域の前記第１の主面上から内部に亘って設けられた線状アクティブセル領域；
（ｄ２）平面的に見て、前記線状アクティブセル領域を両側から挟むように、前記第１の主面の表面に設けられた一対のトレンチ内の一対の線状トレンチゲート電極；
（ｄ３）前記ドリフト領域の前記第１主面側表面領域に設けられた前記第１導電型と反対導電型の第２導電型ボディ領域；
（ｄ４）前記一対の線状トレンチゲート電極を境界として、平面的に前記線状アクティブセル領域を両側から挟むように、両側に隣接して設けられた線状インアクティブセル領域；
（ｄ５）前記線状アクティブセル領域において、前記第２導電型ボディ領域の前記第１主面側表面領域に設けられた前記第１導電型と同一導電型の第１導電型エミッタ領域；
（ｄ６）前記線状インアクティブセル領域において、前記第１主面側表面領域のほぼ全面に設けられた前記第１導電型と反対導電型の第２導電型フローティング領域；
（ｄ７）前記線状インアクティブセル領域の端部に沿って前記第１の主面の表面領域に設けられた端部トレンチ；
（ｄ８）前記端部トレンチに沿って前記セル領域外の前記第１主面側表面領域に設けられ、前記ボディ領域よりも深く、前記メタルエミッタ電極に電気的に接続された周辺第２導電型領域；
（ｄ９）前記端部トレンチに沿って前記周辺第２導電型領域上の前記第１主面側表面に設けられた、前記メタルエミッタ電極との周辺コンタクト部、
ここで、前記第２導電型フローティング領域は、前記一対のトレンチの下端部を覆い、その深さは、前記一対のトレンチの深さよりも深くされており、
更に、前記周辺第２導電型領域が形成されている領域であって、前記周辺コンタクト部に関して、前記端部トレンチと反対側には、前記端部トレンチと同等かまたはこれよりも深く、前記ゲート配線下と前記周辺コンタクト部下並びにその間の領域を平面的に前記端部トレンチに近い領域と遠い領域に分離するようなその他のトレンチを有しない。

４２．前記項４１のＩＥ型トレンチゲートＩＧＢＴにおいて、前記周辺第２導電型領域は、前記フローティング領域とほぼ同時に形成される。

４３．前記項４１または４２のＩＥ型トレンチゲートＩＧＢＴにおいて、前記周辺第２導電型領域は、前記端部トレンチよりも深い。

４４．以下を含むＩＥ型トレンチゲートＩＧＢＴ：
（ａ）第１の主面及び第２の主面を有するＭＣＺ系単結晶シリコン半導体基板；
（ｂ）前記半導体基板内に設けられ、第１導電型を有するドリフト領域；
（ｃ）前記第１の主面上に設けられたセル領域；
（ｄ）平面的に見て、前記セル領域内に設けられた多数の線状単位セル領域、
ここで、各線状単位セル領域は、以下を有する：
（ｄ１）前記ドリフト領域の前記第１の主面上から内部に亘って設けられた線状アクティブセル領域；
（ｄ２）平面的に見て、前記線状アクティブセル領域を両側から挟むように、前記第１の主面の表面に設けられた一対のトレンチ内の一対の線状トレンチゲート電極；
（ｄ３）前記ドリフト領域の前記第１主面側表面領域に設けられた前記第１導電型と反対導電型の第２導電型ボディ領域；
（ｄ４）前記一対の線状トレンチゲート電極を境界として、平面的に前記線状アクティブセル領域を両側から挟むように、両側に隣接して設けられた線状インアクティブセル領域；
（ｄ５）前記線状アクティブセル領域内に設けられ、その長さ方向に於いて区切られたアクティブセクション；
（ｄ６）前記アクティブセクションにおいて、前記第２導電型ボディ領域の前記第１主面側表面領域に設けられた前記第１導電型と同一導電型の第１導電型エミッタ領域；
（ｄ７）前記線状アクティブセル領域内に設けられ、その長さ方向に於いて区切られた前記第１導電型エミッタ領域を有さないインアクティブセクション。

４５．前記４４項のＩＥ型トレンチゲートＩＧＢＴにおいて、前記ドリフト領域の抵抗率は、２０Ωｃｍから８５Ωｃｍ程度である。

４６．前記４４または４５項のＩＥ型トレンチゲートＩＧＢＴにおいて、前記半導体基板は、ＨＭＣＺ成長またはＣＭＣＺ成長によって製造されたものである。

４７．前記４４から４６項のいずれか一つのＩＥ型トレンチゲートＩＧＢＴにおいて、前記半導体基板の投入時における酸素欠陥濃度は、３ｘ１０^１７/ｃｍ^３から７ｘ１０^１７/ｃｍ^３程度である。

４８．前記４４から４７項のいずれか一つのＩＥ型トレンチゲートＩＧＢＴにおいて、前記線状アクティブセル領域の幅は、前記線状インアクティブセル領域の幅よりも狭い。

４９．前記４４から４８項のいずれか一つのＩＥ型トレンチゲートＩＧＢＴにおいて、前記線状インアクティブセル領域の前記ドリフト領域の前記第１主面側表面領域には、ほぼ全面に前記第１導電型と反対導電型の第２導電型フローティング領域が設けられ、この第２導電型フローティング領域は、前記一対のトレンチの下端部を覆い、その深さは、前記一対のトレンチの深さよりも深い。

５０．前記４４から４９項のいずれか一つのＩＥ型トレンチゲートＩＧＢＴにおいて、更に以下を含む：
（ｅ）前記半導体基板の前記第２の主面上に設けられたメタルコレクタ電極；
（ｆ）前記半導体基板の前記第２の主面内に設けられた前記第１導電型と反対導電型の第２導電型コレクタ領域；
（ｇ）前記第２導電型コレクタ領域に接するように、前記ドリフト領域の前記第２の主面側に設けられた前記第１導電型と同一導電型であって、不純物濃度が前記ドリフト領域よりも高い第１導電型フィールドストップ領域。

５１．前記５０項のＩＥ型トレンチゲートＩＧＢＴにおいて、前記第２導電型コレクタ領域のキャリア濃度/前記第１導電型フィールドストップ領域のキャリア濃度の値は、１．１から４程度である。

５２．前記５０または５１項のＩＥ型トレンチゲートＩＧＢＴにおいて、更に以下を含む：
（ｈ）前記第２導電型コレクタ領域の前記メタルコレクタ電極側に設けられた前記第２導電型コレクタ領域と同一導電型であって、不純物濃度がより高い第２導電型高濃度コレクタコンタクト領域、
ここで、前記第２導電型高濃度コレクタコンタクト領域は、アルミニウムがドープされた領域である。

５３．前記５２項のＩＧＢＴにおいて、前記メタルコレクタ電極の内、前記第２導電型高濃度コレクタコンタクト領域に接する部分は、アルミニウムを主要な成分とするメタル膜である。

５４．以下を含むＩＥ型トレンチゲートＩＧＢＴ：
（ａ）第１の主面及び第２の主面を有するＭＣＺ系単結晶シリコン半導体基板；
（ｂ）前記半導体基板内に設けられ、第１導電型を有するドリフト領域；
（ｃ）前記第１の主面上に設けられたセル領域；
（ｄ）平面的に見て、前記セル領域内に設けられた多数の線状単位セル領域；
（ｅ）前記半導体基板の前記第２の主面上に設けられたメタルコレクタ電極；
（ｆ）前記半導体基板の前記第２の主面内に設けられた前記第１導電型と反対導電型の第２導電型コレクタ領域；
（ｇ）前記第２導電型コレクタ領域に接するように、前記ドリフト領域の前記第２の主面側に設けられた前記第１導電型と同一導電型であって、不純物濃度が前記ドリフト領域よりも高い第１導電型フィールドストップ領域；
（ｈ）前記第２導電型コレクタ領域の前記メタルコレクタ電極側に設けられた前記第２導電型コレクタ領域と同一導電型であって、不純物濃度がより高い第２導電型高濃度コレクタコンタクト領域、
ここで、各線状単位セル領域は、以下を有する：
（ｄ１）前記ドリフト領域の前記第１の主面上から内部に亘って設けられた線状アクティブセル領域；
（ｄ２）平面的に見て、前記線状アクティブセル領域を両側から挟むように、前記第１の主面の表面に設けられた一対のトレンチ内の一対の線状トレンチゲート電極；
（ｄ３）前記ドリフト領域の前記第１主面側表面領域に設けられた前記第１導電型と反対導電型の第２導電型ボディ領域；
（ｄ４）前記一対の線状トレンチゲート電極を境界として、平面的に前記線状アクティブセル領域を両側から挟むように、両側に隣接して設けられた線状インアクティブセル領域；
（ｄ５）前記線状アクティブセル領域において、前記第２導電型ボディ領域の前記第１主面側表面領域に設けられた前記第１導電型と同一導電型の第１導電型エミッタ領域；
（ｄ６）前記線状インアクティブセル領域において、前記第１主面側表面領域のほぼ全面に設けられた前記第１導電型と反対導電型の第２導電型フローティング領域。

５５．前記５４項のＩＥ型トレンチゲートＩＧＢＴにおいて、前記ドリフト領域の抵抗率は、２０Ωｃｍから８５Ωｃｍ程度である。

５６．前記５４または５５項のＩＥ型トレンチゲートＩＧＢＴにおいて、前記半導体基板は、ＨＭＣＺ成長またはＣＭＣＺ成長によって製造されたものである。

５７．前記５４から５６項のいずれか一つのＩＥ型トレンチゲートＩＧＢＴにおいて、前記半導体基板の投入時における酸素欠陥濃度は、３ｘ１０^１７/ｃｍ^３から７ｘ１０^１７/ｃｍ^３程度である。

５８．前記５４から５７項のいずれか一つのＩＥ型トレンチゲートＩＧＢＴにおいて、前記第２導電型コレクタ領域のキャリア濃度/前記第１導電型フィールドストップ領域のキャリア濃度の値は、１．１から４程度である。

５９．前記５４から５８項のいずれか一つのＩＥ型トレンチゲートＩＧＢＴにおいて、前記第２導電型高濃度コレクタコンタクト領域は、アルミニウムがドープされた領域である。

６０．前記５９項のＩＥ型トレンチゲートＩＧＢＴにおいて、前記メタルコレクタ電極の内、前記第２導電型高濃度コレクタコンタクト領域に接する部分は、アルミニウムを主要な成分とするメタル膜である。

次に、本願において開示される実施の形態について、また、更にその他の概要を説明する。

６１．以下を含むＩＥ型トレンチゲートＩＧＢＴ：
（ａ）第１の主面及び第２の主面を有する半導体基板；
（ｂ）前記半導体基板内に設けられ、第１導電型を有するドリフト領域；
（ｃ）前記第１の主面上に設けられたセル領域；
（ｄ）平面的に見て、前記セル領域内およびその周辺に亘って設けられた多数の線状単位セル領域；
（ｅ）前記第１の主面上に設けられたメタルゲート電極；
（ｆ）前記第１の主面上に設けられたメタルエミッタ電極；
（ｇ）前記セル形成領域の第１の辺に沿って、前記セル形成領域の周辺外部に設けられたゲート配線、
ここで、各線状単位セル領域は、以下を有する：
（ｄ１）前記ドリフト領域の前記第１の主面上から内部に亘って設けられた線状アクティブセル領域；
（ｄ２）平面的に見て、前記線状アクティブセル領域を両側から挟むように、前記第１の主面の表面に設けられた一対のトレンチ内の一対の線状トレンチゲート電極；
（ｄ３）前記ドリフト領域の前記第１主面側表面領域に設けられた前記第１導電型と反対導電型の第２導電型ボディ領域；
（ｄ４）前記一対の線状トレンチゲート電極を境界として、平面的に前記線状アクティブセル領域を両側から挟むように、両側に隣接して設けられた線状インアクティブセル領域；
（ｄ５）前記線状アクティブセル領域において、前記第２導電型ボディ領域の前記第１主面側表面領域に設けられた前記第１導電型と同一導電型の第１導電型エミッタ領域；
（ｄ６）前記線状インアクティブセル領域において、前記第１主面側表面領域のほぼ全面に設けられた前記第１導電型と反対導電型の第２導電型フローティング領域；
（ｄ７）前記線状インアクティブセル領域の端部に沿って前記第１の主面の表面領域に設けられた端部トレンチ；
（ｄ８）前記端部トレンチに沿って前記ゲート配線下方の前記第１主面側表面領域から前記端部トレンチの近傍まで延在し、前記ボディ領域よりも深く、前記メタルエミッタ電極に電気的に接続された周辺第２導電型領域；
（ｄ９）前記端部トレンチに沿って前記周辺第２導電型領域上の前記第１主面側表面上であって前記ゲート配線と前記端部トレンチの間に設けられた、前記メタルエミッタ電極との周辺コンタクト部、
ここで、前記第２導電型フローティング領域は、前記一対のトレンチの下端部を覆い、その深さは、前記一対のトレンチの深さよりも深くされており、
更に、前記周辺第２導電型領域が形成されている領域であって、前記ゲート配線と前記周辺コンタクト部の間には、前記端部トレンチと同等かまたはこれよりも深く、前記ゲート配線下と前記周辺コンタクト部下並びにその間の領域を平面的に前記ゲート配線に近い領域と前記端部トレンチに近い領域に分離するようなその他のトレンチを有しない。

６２．前記項６１のＩＥ型トレンチゲートＩＧＢＴにおいて、前記周辺第２導電型領域は、前記フローティング領域とほぼ同時に形成される。

６３．前記項６１または６２のＩＥ型トレンチゲートＩＧＢＴにおいて、前記周辺第２導電型領域は、前記端部トレンチよりも深い。

〔本願における記載形式、基本的用語、用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。

更に、本願において、「半導体装置」というときは、主に、各種トランジスタ（能動素子）単体、またはそれらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、各種単体トランジスタの代表的なものとしては、パワーＭＯＳＦＥＴやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。これらは、一本にパワー系半導体デバイスに分類され、その中には、パワーＭＯＳＦＥＴ、ＩＧＢＴの外、バイポーラパワートランジスタ、サイリスタ（Ｔｈｙｒｉｓｔｏｒ）、パワーダイオード等を含む。

パワーＭＯＳＦＥＴの代表的な形態は、表面にソース電極があり、裏面にドレイン電極がある２重拡散型縦型パワーＭＯＳＦＥＴ（Ｄｏｕｂｌｅ Ｄｕｆｆｕｓｅｄ Ｖｅｒｔｉｃａｌ Ｐｏｗｅｒ ＭＯＳＦＥＴ）であるが、この２重拡散型縦型パワーＭＯＳＦＥＴには、主に２種類に分類でき、第１は実施形態において主に説明するプレーナゲート（Ｐｌａｎａｒ Ｇａｔｅ）型であり、第２はＵ−ＭＯＳＦＥＴ等のトレンチゲート（Ｔｒｅｎｃｈ Ｇａｔｅ）型である。

パワーＭＯＳＦＥＴには、その他に、ＬＤ−ＭＯＳＦＥＴ（Ｌａｔｅｒａｌ−Ｄｉｆｆｕｓｅｄ ＭＯＳＦＥＴ）がある。

２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノクラスタリングシリカ（Nano-Clustering Silica:NCS）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。

また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。

３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。

４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。

５．「ウエハ」というときは、通常は半導体装置（半導体集積回路装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。

６．先に、パワーＭＯＳＦＥＴについて説明したのと同様に、ＩＧＢＴは、一般にプレーナゲート（Ｐｌａｎａｒ Ｇａｔｅ）型とトレンチゲート（Ｔｒｅｎｃｈ Ｇａｔｅ）型に大別される。このトレンチゲート型ＩＧＢＴは、比較的オン抵抗が低いが、伝導度変調を更に促進してオン抵抗を更に低くするために、ＩＥ（Ｉｎｊｅｃｔｉｏｎ Ｅｎｈａｎｃｅｍｅｎｔ）効果を利用した「ＩＥ型トレンチゲートＩＧＢＴ」（または、「アクティブセル間引き型トレンチゲートＩＧＢＴ」）が開発されている。ＩＥ型トレンチゲートＩＧＢＴは、セル領域に於いて、実際にエミッタ電極に接続されたアクティブセル（Ａｃｔｉｖｅ Ｃｅｌｌ）と、フローティングＰボディ領域を有するインアクティブセル（Ｉｎａｃｔｉｖｅ Ｃｅｌｌ）を交互に、または、櫛の歯状に配置することにより、半導体基板のデバイス主面側（エミッタ側）にホール（正孔）が蓄積しやすい構造としたものである。

７．本願においては、ＩＥ型トレンチゲートＩＧＢＴの内、主要なアクティブセルの幅が、主要なインアクティブセルの幅よりも狭いものを「狭アクティブセルＩＥ型トレンチゲートＩＧＢＴ」と呼ぶ。

また、トレンチゲートを横切る方向を「セルの幅方向」とし、これと直交するトレンチゲート（リニアゲート部分）の延在方向（長手方向）を「セルの長さ方向」とする。

本願に於いては、主に「線状単位セル領域」（線状アクティブセル領域と線状インアクティブセル領域から構成される）を主に扱うが、この線状単位セル領域が周期的に繰り返して、半導体チップの内部領域に配列されて、「セル領域」を構成している。

このセル領域の周りには、通常、セル周辺接合領域が設けられており、更にその周りには、フローティングフィールドリング（Ｆｌｏａｔｉｎｇ Ｆｉｅｌｄ Ｒｉｎｇ）またはフィールドリミッティングリング（Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）等が設けられ、終端構造を構成している。ここで、フローティングフィールドリングまたはフィールドリミッティングリングとは、ドリフト領域の表面（デバイス面）にＰ型ボディ領域（Ｐ型ウエル領域）とは分離して設けられ、それと同一導電形を有するとともに類似した濃度（主接合に逆方向電圧が印加されたときに完全空乏化しない程度の濃度である）を有し、リング状にセル領域を1重又は多重に取り巻く不純物領域または不純物領域群を言う。

また、これらのフローティングフィールドリングには、フィールドプレート（Ｆｉｅｌｄ Ｐｌａｔｅ）が設けられることがある。このフィールドプレートとは、フローティングフィールドリングに接続された導電体膜パターンであって、絶縁膜を介してドリフト領域の表面（デバイス面）の上方に延在し、リング状にセル領域を取り巻く部分を言う。

セル領域を構成する周期要素としての線状単位セル領域は、線状アクティブセル領域を中心に両側に半幅の線状インアクティブセル領域を配置したものをセットとして扱いうが合理的であるが、具体的に個別に線状インアクティブセル領域を説明する場合には、両側に分離しているため不便であるので、その場合には、具体的な一体の部分を線状インアクティブセル領域という。

〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。

また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。

なお、本願発明者らが開発したＩＥ型ＩＧＢＴについて開示した特許出願としては、たとえば日本特願第２０１２−５７７号（日本出願日２０１２年１月５日）がある。

１．本願の主要な実施の形態のアウトラインの説明（主に図１から図５）
このセクションでは、具体的な例を示して、先の定義等を補足するとともに、本願の代表的具体例を抜き出して、その概要を説明するとともに、全体の予備的な説明を行う。

図１は本願の主要な実施の形態のアウトラインを説明するためのＩＥ型トレンチゲートＩＧＢＴデバイスチップのセル領域およびその周辺の上面模式レイアウト図である。図２は図１のセル領域端部切り出し領域Ｒ１のＡ−Ａ’断面に対応するデバイス模式断面図である。図３は図１のセル領域内部切り出し領域Ｒ２のＢ−Ｂ’断面に対応するデバイス模式断面図である。図４は本願の実施の形態１（１次元アクティブセル間引き構造：図６から図８に対応）に関する図１の線状単位セル領域およびその周辺Ｒ５の拡大上面図である。図５は本願の実施の形態５（２次元アクティブセル間引き構造：図３０から図３２に対応）に関する図１の線状単位セル領域およびその周辺Ｒ５の拡大上面図である。これらに基づいて、本願の主要な実施の形態のアウトラインを説明する。

（１）セル領域およびその周辺の平面構造の説明（主に図１）：
まず、本願の主な対象であるＩＥ型トレンチゲートＩＧＢＴのデバイスチップ２の内部領域（終端構造の最外部であるガードリング等の内側の部分、すなわち、チップ２の主要部）の上面図を図１に示す。図１に示すように、チップ２（半導体基板）の内部領域の主要部は、セル領域１０によって占有されている。セル領域１０には、外周部には、これを取り巻くように、環状を呈し、Ｐ型のセル周辺接合領域３５（第２導電型セル周辺接合領域）が設けられている。このセル周辺接合領域３５の外側には、間隔を置いて、単数又は複数の環状を呈し、Ｐ型のフローティングフィールドリング３６（すなわちフィールドリミッティングリング）が設けられており、セル周辺接合領域３５、ガードリング４（図６参照）等とともに、セル領域１０に対する終端構造を構成している。

セル領域１０には、この例では、多数の線状単位セル領域４０が敷き詰められており、これらの端部領域には、一対又はそれ以上（片方についていえば、１列又は数列程度）のダミーセル領域３４（線状ダミーセル領域）が配置されている。

（２）狭アクティブセル型単位セルおよび交互配列方式の説明（主に図２）：
次に、図１のセル領域端部切り出し領域Ｒ１のＡ−Ａ’断面を図２に示す。図２に示すように、チップ２の裏面１ｂ（半導体基板の裏側主面または第２の主面）の半導体領域（この例では、シリコン単結晶領域）には、Ｐ＋型コレクタ領域１８が設けられており、その表面にはメタルコレクタ電極１７が設けられている。半導体基板２の主要部を構成するＮ−型ドリフト領域２０（第１導電型のドリフト領域）とＰ＋型コレクタ領域１８（第２導電型コレクタ領域）との間には、Ｎ型フィールドストップ領域１９（第１導電型フィールドストップ領域）が設けられている。

一方、Ｎ−型ドリフト領域２０の表面側１ａ（半導体基板の表側主面または第１の主面）の半導体領域には、多数のトレンチ２１が設けられており、その中には、ゲート絶縁膜２２を介して、トレンチゲート電極１４が埋め込まれている。これらのトレンチゲート電極１４は、メタルゲート電極５に接続されている。

また、これらのトレンチ２１は、各領域を区画する働きをしており、たとえば、ダミーセル領域３４は、一対のトレンチ２１によって両側から区画されており、その内の一つのトレンチ２１によって、セル領域１０とセル周辺接合領域３５が区画されている。このセル周辺接合領域３５は、Ｐ＋型ボディコンタクト領域２５ｐを介して、メタルエミッタ電極８と接続されている。なお、本願に於いては、特に断らない限り、トレンチのどの部分のゲート絶縁膜２２の厚さもほぼ同じとしている（しかし、必要により、ある部分の厚さを他の部分と比較して、異ならせることを排除するものではない）。このように、セル周辺接合領域３５およびダミーセル領域３４に於いて、エミッタコンタクトを取ることによって、ダミーセル領域３４等の幅がプロセス的に変化した場合に於いても、耐圧の低下を防止することができる。

セル周辺接合領域３５の外側のＮ−型ドリフト領域２０の表面側１ａの半導体領域には、Ｐ型のフローティングフィールドリング３６が設けられており、この表面１ａ上には、フィールドプレート４が設けられ、Ｐ＋型ボディコンタクト領域２５ｒを介して、フローティングフィールドリング３６に接続されている。

次に、セル領域１０を更に説明する。ダミーセル領域３４は、Ｎ＋型エミッタ領域１２を有さない以外は、構造およびサイズとも、基本的に線状アクティブセル領域４０ａと同じであり、Ｐ型ボディ領域１５の表面に設けられたＰ＋型ボディコンタクト領域２５ｄは、メタルエミッタ電極８と接続されている。セル領域１０の内部領域の大部分は、基本的に、線状単位セル領域４０を単位格子とする並進対象の繰り返し構造（なお、厳密な意味での対象性を要求するものではない。以下同じ）をしている。単位格子としての線状単位セル領域４０は、線状アクティブセル領域４０ａとその両側の半幅の線状インアクティブセル領域４０ｉから構成されているが、具体的には、隣接する線状アクティブセル領域４０ａの間に全幅の線状インアクティブセル領域４０ｉが配置されていると見ることができる（図４参照）。

線状アクティブセル領域４０ａの半導体基板の表側主面１ａ（第１の主面）側半導体表面領域には、Ｐ型ボディ領域１５が設けられており、その表面には、Ｎ＋型エミッタ領域１２（第１導電型エミッタ領域）およびＰ＋型ボディコンタクト領域２５が設けられている。このＰ＋型ボディコンタクト領域２５は、メタルエミッタ電極８と接続されている。線状アクティブセル領域４０ａにおいては、このＰ型ボディ領域１５の下部のＮ−型ドリフト領域２０に、Ｎ型ホールバリア領域２４が設けられている。

一方、線状インアクティブセル領域４０ｉの半導体基板の表側主面１ａ（第１の主面）側半導体表面領域には、同様に、Ｐ型ボディ領域１５が設けられており、その下部のＮ−型ドリフト領域２０には、両側のトレンチ２１の下端部をカバーし、それよりも深いＰ型フローティング領域１６（第２導電型フローティング領域）が設けられている。このようなＰ型フローティング領域１６を設けることによって、耐圧の急激な低下を招くことなく、線状インアクティブセル領域の幅Ｗｉを広くすることができる。これによって、ホール蓄積効果を有効に増強することが可能となる。なお、ＩＥ型トレンチゲートＩＧＢＴにおいては、エミッタ電極８からＰ型フローティング領域１６へのコンタクトは形成されておらず、Ｐ型フローティング領域１６からエミッタ電極８への直接的なホール排出経路を遮断することによって、線状アクティブセル領域４０ａの下部のＮ−型ドリフト領域２０（Ｎベース領域）のホール濃度を増加させ、その結果、ＩＧＢＴ内のＭＯＳＦＥＴからＮベース領域へ注入される電子濃度を向上させることによって、オン抵抗を下げようとするものである。

この例では、線状アクティブセル領域４０ａの幅Ｗａは、線状インアクティブセル領域４０ｉの幅Ｗｉよりも狭くされており、本願では、これを「狭アクティブセル型単位セル」と呼ぶ。以下では、主に、この狭アクティブセル型単位セルを有するデバイスについて、具体的に説明するが、本願の発明は、それに限定されるものではなく、「非狭アクティブセル型単位セル」を有するデバイスにも適用できることは言うまでもない。

図２の例では、線状アクティブセル領域４０ａと線状インアクティブセル領域４０ｉを交互に配列して、線状単位セル領域４０を構成しているが、この構成を、本願においては、「交互配列方式」と呼ぶ。以下では、特に断らない限り（具体的には、基本的に図３以外）、交互配列方式を前提に説明するが、「非交互配列方式」でもよいことはいうまでもない。

図２では、本願の各種の実施の形態の各部分を例示的に包含する主要部を説明したが、以下の説明では、これらをセル部（断面、平面構造）、セル周辺部等の構成要素に分けて説明するが、これらは、個々ばらばらのものではなく、図２に示したように、各種の変形例が各構成要素と置換して、主要部を構成するものである。このことは、図２に限らず、次の図３についてもいえる。

（３）非交互配列方式の説明（主に図３）：
次に、非交互配列方式の線状単位セル領域４０の具体例を図３に示す。図３に示すように、図２の例では、隣接する線状アクティブセル領域４０ａ間に挿入される線状インアクティブセル領域４０ｉは一つであるが、図３の例では、隣接する線状アクティブセル領域４０ａ間に挿入される線状インアクティブサブセル領域４０ｉｓ（図２の線状インアクティブセル領域４０ｉに対応するデバイス要素）が複数となっている。非交互配列方式の例においても、主に、線状アクティブセル領域４０ａの幅Ｗａは、線状インアクティブサブセル領域４０ｉｓの幅Ｗｉｓよりも狭くされており、上と同様に、本願では、これを「狭アクティブセル型単位セル」と呼ぶ。すなわち、狭アクティブセル型単位セルの定義は、線状インアクティブセル領域４０ｉの幅Ｗｉではなく、線状インアクティブサブセル領域４０ｉｓの幅Ｗｉｓによって行われる。なお、隣接する線状アクティブセル領域４０ａ間に挿入される線状インアクティブサブセル領域４０ｉｓの数（以下「挿入数」という）は、一定である必要はなく、場所によって、１個から数個の間で変化させても良い。

これと同様に、交互配列方式においても、一部に於いて、挿入数を複数としてもよい。
なお、交互配列方式のメリットは、トレンチの数が少ないので、平面構造を比較的単純にすることが可能である。一方、非交互配列方式のメリットは、耐圧を下げることなく、比較的広い線状インアクティブセル領域の幅Ｗｉを設定できるところに有る。

（４）アクティブセル１次元間引き構造の説明（主に図４）
図１の線状単位セル領域主要部およびその周辺切り出し領域Ｒ５の詳細平面構造の一例を図４に示す。図４に示すように、線状アクティブセル領域４０ａの長さ方向の全域にＮ＋型エミッタ領域１２が設けられている。すなわち、線状アクティブセル領域４０ａの長さ方向の全域が、アクティブセクション４０ａａとなっている。ここで、アクティブセクション４０ａａとは、Ｎ＋型エミッタ領域１２が設けられている線状アクティブセル領域４０ａの長さ方向の区画をいう。

この構造を本願では、「アクティブセル１次元間引き構造」と呼ぶ。

（５）アクティブセル２次元間引き構造の説明（主に図５）
図１の線状単位セル領域主要部およびその周辺切り出し領域Ｒ５の詳細平面構造の一例を図５に示す。図５に示すように、線状アクティブセル領域４０ａの長さ方向に、たとえば、一定間隔で一定の長さのアクティブセクション４０ａａが設けられており、その間が、Ｎ＋型エミッタ領域１２が設けられていないインアクティブセクション４０ａｉとなっている。すなわち、線状アクティブセル領域４０ａの長さ方向の一部分が局所分散的にアクティブセクション４０ａａとなっている。なお、ここで、一定間隔で一定の長さで分布していることは、周期的であることを意味するが、実質的に周期的であることは、局所分散的分布に対応するが、局所分散的であることは、それよりも広く、必ずしも周期的又は準周期的であることを意味しない。

２．本願の実施の形態１（Ｐ型ディープフローティング＆ホールバリア構造）におけるＩＥ型トレンチゲートＩＧＢＴのデバイス構造の説明（主に図６から図８）
このセクションでは、セクション１の説明を踏まえて、各実施の形態に共通な具体的チップ上面レイアウトおよび単位セル構造（アクティブセル１次元間引き構造）の一例（セクション１の図１、図２および図４に対応）を説明する。このセクションで説明するセル構造は、交互配列方式の狭アクティブセル型単位セルである。

なお、通常、耐圧６００ボルトのＩＧＢＴ素子２を例にとると、チップサイズは、３から６ミリメートル角が平均的である。ここでは、説明の都合上、縦４ミリメートル、横５．２ミリメートルのチップを例にとり説明する。ここでは、デバイスの耐圧をたとえば、６００ボルト程度として説明する。

図６は本願の実施の形態１（他の実施形態にも共通する）のＩＥ型トレンチゲートＩＧＢＴデバイスチップの全体上面図（図１にほぼ対応するが、より具体的な形状に近い）である。図７は図６のセル領域内部切り出し領域Ｒ３の拡大上面図（Ｐ型ディープフローティング＆ホールバリア線状単位セル構造）である。図８は図７のＤ−Ｄ’断面に対応するデバイス断面図である。これらに基づいて、本願の実施の形態１（Ｐ型ディープフローティング＆ホールバリア構造）におけるＩＥ型トレンチゲートＩＧＢＴのデバイス構造を説明する。

図６に示すように、ＩＧＢＴデバイスチップ２の上面１ａの外周部には、たとえば、アルミニウム系配線層等から構成された環状のガードリング３が設けられており、その内側には、環状のフローティングフィールドリング等と接続された数本（単数又は複数）の環状のフィールドプレート４（たとえば、先と同じアルミニウム系配線層等から構成されている）が設けられている。フィールドプレート４（フローティングフィールドリング３６）の内側であって、チップ２の上面１ａの内部領域の主要部には、セル領域１０が設けられており、セル領域１０上は、その外部近傍まで、たとえば、先と同じアルミニウム系配線層等から構成されたメタルエミッタ電極８に覆われている。メタルエミッタ電極８の中央部は、ボンディングワイヤ等を接続するためのメタルエミッタパッド９となっており、メタルエミッタ電極８とフィールドプレート４の間には、たとえば、先と同じアルミニウム系配線層等から構成されたメタルゲート配線７が配置されている。このメタルゲート配線７は、たとえば、先と同じアルミニウム系配線層等から構成されたメタルゲート電極５に接続されており、メタルゲート電極５の中心部は、ボンディングワイヤ等を接続するためのゲートパッド６となっている。

次に、図６のセル領域内部切り出し領域Ｒ３の拡大上面図を図７に示す。図７に示すように、セル領域１０は、横方向に交互に配置された線状アクティブセル領域４０ａおよび線状インアクティブセル領域４０ｉから構成されている。線状アクティブセル領域４０ａおよび線状インアクティブセル領域４０ｉの間には、トレンチゲート電極１４が配置されており、線状アクティブセル領域４０ａの中央部には、線状のコンタクト溝１１（またはコンタクトホール）が配置されている。このコンタクト溝１１の両側の線状アクティブセル領域４０ａには、線状のＮ＋型エミッタ領域１２が設けられている。一方、線状インアクティブセル領域４０ｉには、ほぼその全面にＰ型ボディ領域１５およびＰ型フローティング領域１６が上下（図２又は図８参照）に設けられている。

次に、図７のＤ−Ｄ’断面を図８に示す。図８に示すように、半導体チップ２の裏面１ｂの半導体領域には、上下に接するようにＰ＋型コレクタ領域１８およびＮ型フィールドストップ領域１９が形成されており、半導体チップ２の裏面１ｂ上には、メタルコレクタ電極１７が形成されている。

線状アクティブセル領域４０ａにおける半導体チップ２の表面１ａ（第１の主面）側のＮ−型ドリフト領域２０（半導体基板の表面側半導体領域）には、下から順に、Ｎ型ホールバリア領域２４（第１導電型ホールバリア領域）、Ｐ型ボディ領域１５およびＮ＋型エミッタ領域１２が設けられている。また、半導体チップ２の表面１ａ上には、層間絶縁膜２６が形成されており、線状アクティブセル領域４０ａにおける層間絶縁膜２６部分には、半導体基板内部に及ぶコンタクト溝１１（またはコンタクトホール）が形成されており、このコンタクト溝１１等の底の半導体領域には、上からＰ＋型ボディコンタクト領域２５およびＰ＋型ラッチアップ防止領域２３が設けられている。このコンタクト溝１１等を介して、Ｐ型ボディ領域１５およびＮ＋型エミッタ領域１２は、層間絶縁膜２６上に設けられたメタルエミッタ電極８に接続されている。

ここで、Ｎ型ホールバリア領域２４は、Ｎ−型ドリフト領域２０からＮ＋型エミッタ領域１２への通路にホールが流れ込むのを阻止するためのバリア領域であり、その不純物濃度は、Ｎ＋型エミッタ領域１２よりも低く、Ｎ−型ドリフト領域２０よりも高い。このＮ型ホールバリア領域２４の存在により、線状インアクティブセル領域４０ｉに蓄積されたホールが、線状アクティブセル領域４０ａのエミッタ通路（Ｎ−型ドリフト領域２０からＰ＋型ボディコンタクト領域２５へ向かう通路）へ入り込むのを有効に阻止することができる。

これに対して、線状インアクティブセル領域４０ｉにおける半導体チップ２の表面１ａ（第１の主面）側のＮ−型ドリフト領域２０（半導体基板の表面側半導体領域）には、下から順に、Ｐ型フローティング領域１６およびＰ型ボディ領域１５が設けられており、Ｐ型フローティング領域１６の深さは、トレンチ２１の深さよりも深くされており、トレンチ２１の下端部をカバーするように分布している。

ここで、デバイス構造をより具体的に例示するために、デバイス各部（図８および図４参照）の主要寸法の一例を示す。すなわち、線状アクティブセル領域の幅Ｗａは、２．３マイクロメートル程度、線状インアクティブセル領域の幅Ｗｉは、６マイクロメートル程度（線状アクティブセル領域の幅Ｗａは、線状インアクティブセル領域の幅Ｗｉよりも狭いことが望ましく、Ｗｉ/Ｗａの値は、たとえば２から３の範囲が特に好適である）、コンタクト幅は、０．５マイクロメートル程度、トレンチ幅は、０．７マイクロメートル程度（０．８マイクロメートル以下が特に好適である）、トレンチ深さは、３マイクロメートル程度、Ｎ＋型エミッタ領域１２の深さは、２５０ｎｍ程度、Ｐ型ボディ領域１５（チャネル領域）の深さは、０．８マイクロメートル程度、Ｐ＋型ラッチアップ防止領域２３の深さは、１．４マイクロメートル程度、Ｐ型フローティング領域１６の深さは、４．５マイクロメートル程度、Ｎ型フィールドストップ領域１９の厚さは、１．５マイクロメートル程度、Ｐ＋型コレクタ領域の厚さは、０．５マイクロメートル程度、半導体基板２の厚さは、７０マイクロメートル程度（ここでは、耐圧６００ボルト程度の例を示す）である。なお、半導体基板２の厚さは求められる耐圧に強く依存する。従って、耐圧１２００ボルトでは、たとえば１２０マイクロメートル程度であり、耐圧４００ボルトでは、たとえば４０マイクロメートル程度である。

なお、以下の例、および、セクション１の例に於いても、対応する部分の寸法は、ここに示したものとほぼ同じであるので、説明は繰り返さない。

３．本願の実施の形態１のデバイス構造に対応する製造方法の説明（主に図９から図２６）
このセクションでは、セクション２で説明したデバイス構造に対する製造方法の一例を示す。以下では、セル領域１０を中心に説明するが、周辺部等については、必要に応じて図１、図２、図４等を参照する。

図９は本願の実施の形態１のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（ホールバリア領域導入工程）におけるデバイス断面図である。図１０は本願の実施の形態１のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（Ｐ型フローティング領域導入工程）におけるデバイス断面図である。図１１は本願の実施の形態１のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（トレンチ加工用ハードマスク成膜工程）におけるデバイス断面図である。図１２は本願の実施の形態１のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（トレンチハードマスク加工工程）におけるデバイス断面図である。図１３は本願の実施の形態１のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（トレンチハードマスク加工用レジスト除去工程）におけるデバイス断面図である。図１４は本願の実施の形態１のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（トレンチ加工工程）におけるデバイス断面図である。図１５は本願の実施の形態１のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（トレンチ加工用ハードマスク除去工程）におけるデバイス断面図である。図１６は本願の実施の形態１のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（引き伸ばし拡散およびゲート酸化工程）におけるデバイス断面図である。図１７は本願の実施の形態１のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（ゲートポリシリコン成膜工程）におけるデバイス断面図である。図１８は本願の実施の形態１のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（ゲートポリシリコンエッチバック工程）におけるデバイス断面図である。図１９は本願の実施の形態１のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（ゲート酸化膜エッチバック工程）におけるデバイス断面図である。図２０は本願の実施の形態１のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（Ｐ型ボディ領域およびＮ＋型エミッタ領域導入工程）におけるデバイス断面図である。図２１は本願の実施の形態１のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（層間絶縁膜成膜工程）におけるデバイス断面図である。図２２は本願の実施の形態１のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（コンタクトホール形成工程）におけるデバイス断面図である。図２３は本願の実施の形態１のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（基板エッチング工程）におけるデバイス断面図である。図２４は本願の実施の形態１のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（Ｐ＋型ボディコンタクト領域およびＰ＋型ラッチアップ防止領域導入工程）におけるデバイス断面図である。図２５は本願の実施の形態１のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（表面メタル成膜工程）におけるデバイス断面図である。図２６は本願の実施の形態１のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（裏面研削および裏面不純物導入工程）におけるデバイス断面図である。これらに基づいて、本願の実施の形態１のデバイス構造に対応する製造方法を説明する。

まず、Ｎ−型シリコン単結晶（たとえばリン濃度２ｘ１０^１４/ｃｍ^３程度）の２００φウエハ（１５０φ、１００φ、３００φ、４５０φ等の各種径のウエハでもよい）を準備する。ここでは、たとえば、ＦＺ（Ｆｌｏａｔｉｎｇ Ｚｏｎｅ）法によるウエハが最も好適であるが、ＣＺ（Ｃｚｏｃｈｒａｌｓｋｉ）法によるウエハでもよい。

次に、図９に示すように、半導体ウエハ１の表面１ａ（第１の主面）上のほぼ全面に、Ｎ型ホールバリア領域導入用レジスト膜３１を塗布等により形成し、通常のリソグラフィにより、パターニングする。パターニングされたＮ型ホールバリア領域導入用レジスト膜３１をマスクとして、たとえば、イオン注入により、半導体ウエハ１の表面１ａ（第１の主面）側の半導体基板１ｓ（Ｎ−型単結晶シリコン基板）内に、Ｎ型不純物を導入することにより、Ｎ型ホールバリア領域２４を形成する。このときのイオン注入条件としては、たとえば、イオン種：リン、ドーズ量：６ｘ１０^１２/ｃｍ^２程度、注入エネルギ：８０ＫｅＶ程度を好適なものとして例示することができる。その後、アッシング等により、不要になったレジスト膜３１を除去する。

次に、図１０に示すように、半導体ウエハ１の表面１ａ上のほぼ全面に、Ｐ型フローティング領域導入用レジスト膜３７を塗布等により形成し、通常のリソグラフィにより、パターニングする。パターニングされたＰ型フローティング領域導入用レジスト膜３７をマスクとして、たとえば、イオン注入により、半導体ウエハ１の表面１ａ（第１の主面）側の半導体基板１ｓ内に、Ｐ型不純物を導入することにより、Ｐ型フローティング領域１６を形成する。このときのイオン注入条件としては、たとえば、イオン種：ボロン、ドーズ量：３．５ｘ１０^１３/ｃｍ^２程度、注入エネルギ：７５ＫｅＶ程度を好適なものとして例示することができる。その後、アッシング等により、不要になったレジスト膜３７を除去する。なお、Ｐ型フローティング領域１６の導入の際に、図２のセル周辺接合領域３５、フローティングフィールドリング３６も同時に導入する。

次に、図１１に示すように、半導体ウエハ１の表面１ａ上のほぼ全面に、たとえば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）等により、酸化シリコン系絶縁膜等のトレンチ形成用ハードマスク膜３２（例えば、厚さ４５０ｎｍ程度）を成膜する。

次に、図１２に示すように、半導体ウエハ１の表面１ａ上のほぼ全面に、トレンチハードマスク膜加工用レジスト膜３３を塗布等により形成し、通常のリソグラフィにより、パターニングする。パターニングされたトレンチハードマスク膜加工用レジスト膜３３をマスクとして、たとえば、ドライエッチングにより、トレンチ形成用ハードマスク膜３２をパターニングする。

その後、図１３に示すように、アッシング等により、不要になったレジスト膜３３を除去する。

次に、図１４に示すように、パターニングされたトレンチ形成用ハードマスク膜３２を用いて、たとえば、異方性ドライエッチングにより、トレンチ２１を形成する。この異方性ドライエッチングのガス系としては、たとえば、Ｃｌ_２/Ｏ_２系ガスを好適なものとして例示することができる。

その後、図１５に示すように、たとえば、弗酸系酸化シリコン膜エッチング液等を用いたウエットエッチングにより、不要になったトレンチ形成用ハードマスク膜３２を除去する。

次に、図１６に示すように、Ｐ型フローティング領域１６およびＮ型ホールバリア領域２４に対する引き延ばし拡散（たとえば、摂氏１２００度、３０分程度）を実行する。続いて、たとえば、熱酸化等により、半導体ウエハ１の表面１ａ上およびトレンチ２１の内面のほぼ全面に、ゲート絶縁膜２２（例えば、厚さ１２０ｎｍ程度）を形成する。

次に、図１７に示すように、トレンチ２１を埋め込むように、ゲート絶縁膜２２上の半導体ウエハ１の表面１ａ上およびトレンチ２１の内面のほぼ全面に、たとえばＣＶＤ等により、燐がドープされたドープトポリシリコン（Ｄｏｐｅｄ Ｐｏｌｙ−Ｓｉｌｉｃｏｎ）膜２７を成膜する（例えば、厚さ６００ｎｍ程度）。

次に、図１８に示すように、たとえば、ドライエチング等（たとえば、ガス系はＳＦ_６等）により、ポリシリコン膜２７をエッチバックすることにより、トレンチ２１内にトレンチゲート電極１４を形成する。

次に、図１９に示すように、たとえば、弗酸系酸化シリコン膜エッチング液等を用いたウエットエッチングにより、トレンチ２１外のゲート絶縁膜２２を除去する。

次に、図２０に示すように、たとえば、熱酸化またはＣＶＤにより、半導体ウエハ１の表面１ａ上のほぼ全面に、後続のイオン注入用の比較的薄い酸化シリコン膜（たとえば、ゲート絶縁膜と同程度）を形成する。続いて、半導体ウエハ１の表面１ａ上に通常のリソグラフィにより、Ｐ型ボディ領域導入用レジスト膜を形成する。このＰ型ボディ領域導入用レジスト膜をマスクとして、例えば、イオン注入により、セル領域１０のほぼ全面およびその他必要な部分に、Ｐ型不純物を導入することにより、Ｐ型ボディ領域１５を形成する。このときのイオン注入条件としては、たとえば、イオン種：ボロン、ドーズ量：３ｘ１０^１３/ｃｍ^２程度、注入エネルギ：７５ＫｅＶ程度を好適なものとして例示することができる。その後、アッシング等により、不要になったＰ型ボディ領域導入用レジスト膜を除去する。

更に、半導体ウエハ１の表面１ａ上に通常のリソグラフィにより、Ｎ＋型エミッタ領域導入用レジスト膜を形成する。このＮ＋型エミッタ領域導入用レジスト膜をマスクとして、例えば、イオン注入により、線状アクティブセル領域４０ａのＰ型ボディ領域１５の上部表面のほぼ全面に、Ｎ型不純物を導入することにより、Ｎ＋型エミッタ領域１２を形成する。このときのイオン注入条件としては、たとえば、イオン種：砒素、ドーズ量：５ｘ１０^１５/ｃｍ^２程度、注入エネルギ：８０ＫｅＶ程度を好適なものとして例示することができる。その後、アッシング等により、不要になったＮ＋型エミッタ領域導入用レジスト膜を除去する。

次に、図２１に示すように、半導体ウエハ１の表面１ａ上のほぼ全面に、たとえば、ＣＶＤ等により、層間絶縁膜２６として、たとえば、ＰＳＧ（Ｐｈｏｓｐｈｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜を成膜する（厚さは、たとえば、６００ｎｍ程度）。この層間絶縁膜２６の材料としては、ＰＳＧ膜のほか、ＢＰＳＧ（Ｂｏｒｏｐｈｏｓｐｈｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＳＯＧ（Ｓｐｉｎ−Ｏｎ−Ｇｌａｓｓ）膜または、これらの複合膜等を好適なものとして例示することができる。

次に、図２２に示すように、層間絶縁膜２６上の半導体ウエハ１の表面１ａ上に、通常のリソグラフィにより、コンタクト溝形成用レジスト膜２８を形成する。続いて、たとえば、異方性ドライエッチング等（ガス系は、たとえば、Ａｒ/ＣＨＦ_３/ＣＦ_４等）により、コンタクト溝１１（またはコンタクトホール）を形成する。

その後、図２３に示すように、アッシング等により、不要になったレジスト膜２８を除去する。続いて、たとえば、異方性ドライエッチングにより、コンタクト溝１１（またはコンタクトホール）を半導体基板内に延長する。このときのガス系としては、たとえば、Ｃｌ_２/Ｏ_２系ガスを好適なものとして例示することができる。

次に、図２４に示すように、たとえば、コンタクト溝１１を通して、Ｐ型不純物をイオン注入することにより、Ｐ＋型ボディコンタクト領域２５を形成する。ここで、イオン注入条件としては、たとえば、イオン種：ＢＦ_２、ドーズ量：５ｘ１０^１５/ｃｍ^２程度、打ち込みエネルギ：８０ＫｅＶ程度を好適なものとして例示することができる。

同様に、たとえば、コンタクト溝１１を通して、Ｐ型不純物をイオン注入することにより、Ｐ＋型ラッチアップ防止領域２３を形成する。ここで、イオン注入条件としては、たとえば、イオン種：ボロン、ドーズ量：５ｘ１０^１５/ｃｍ^２程度、打ち込みエネルギ：８０ＫｅＶ程度を好適なものとして例示することができる。

次に、図２５に示すように、スパッタリング等により、たとえば、アルミニウム系電極膜８（メタルエミッタ電極８となる）を形成する。具体的には、たとえば、以下のような手順で実行する。まず、たとえばスパッタリング成膜より、半導体ウエハ１の表面１ａ上のほぼ全面にバリアメタル膜として、ＴｉＷ膜を（たとえば、厚さ２００ｎｍ程度）を形成する（ＴｉＷ膜中のチタンの多くの部分は、後の熱処理によって、シリコン界面に移動してシリサイドを形成して、コンタクト特性の改善に寄与するが、これらの過程は煩雑であるので図面には表示しない）。

続いて、たとえば、窒素雰囲気、摂氏６００度程度で、１０分程度のシリサイドアニールを実行する。続いて、バリアメタル膜上のほぼ全面に、コンタクト溝１１を埋め込むように、たとえばスパッタリング成膜より、アルミニウムを主要な成分とする（たとえば、数％シリコン添加、残りはアルミニウム）アルミニウム系メタル膜（たとえば、厚さ５マイクロメートル程度）を形成する。続いて、通常のリソグラフィによって、アルミニウム系メタル膜およびバリアメタル膜からなるメタルエミッタ電極８をパターニングする（ドライエッチングのガス系としては、たとえば、Ｃｌ_２/ＢＣｌ_３等）。更に、ファイナルパッシベーション膜として、たとえば、ポリイミドを主要な成分とする有機膜（たとえば、厚さ２．５マイクロメートル程度）等をウエハ１のデバイス面１ａのほぼ全面に塗布し、通常のリソグラフィによって、図６のエミッタパッド９、ゲートパッド６等を開口する。

次に、ウエハ１の裏面１ｂに対して、バックグラインディング処理（必要に応じて、裏面のダメージ除去のためのケミカルエッチング等も実施）を施すことによって、たとえば、もともとの８００マイクロメータ程度（好適な範囲としては、１０００から４５０マイクロメータ程度）のウエハ厚を必要に応じて、たとえば２００から３０マイクロメータ程度に薄膜化する。たとえば、耐圧が６００ボルト程度とすると、最終厚さは、７０マイクロメートル程度である。

次に、図２６に示すように、半導体ウエハ１の裏面１ｂのほぼ全面に、たとえば、イオン注入により、Ｎ型不純物を導入することによって、Ｎ型フィールドストップ領域１９を形成する。ここで、イオン注入条件としては、たとえば、イオン種：燐、ドーズ量：７ｘ１０^１２/ｃｍ^２程度、打ち込みエネルギ：３５０ＫｅＶ程度を好適なものとして例示することができる。その後、必要に応じて、不純物活性化のために、ウエハ１の裏面１ｂに対して、レーザアニール等を実施する。次に、半導体ウエハ１の裏面１ｂのほぼ全面に、たとえば、イオン注入により、Ｎ型不純物を導入することによって、Ｐ＋型コレクタ領域１８を形成する。ここで、イオン注入条件としては、たとえば、イオン種：ボロン、ドーズ量：１ｘ１０^１３/ｃｍ^２程度、打ち込みエネルギ：４０ＫｅＶ程度を好適なものとして例示することができる。その後、必要に応じて、不純物活性化のために、ウエハ１の裏面１ｂに対して、レーザアニール等を実施する。

次に、たとえば、スパッタリング成膜により、半導体ウエハ１の裏面１ｂのほぼ全面に、メタルコレクタ電極１７を形成する（具体的な詳細については、図４９およびその説明を参照）。その後、ダイシング等により、半導体ウエハ１のチップ領域に分割し、必要に応じて、パッケージに封止すると、デバイスが完成する。

４．本願の実施の形態２（Ｐ型ディープフローティング構造）におけるＩＥ型トレンチゲートＩＧＢＴのデバイス構造の説明（主に図２７）
このセクションで説明する単位セル構造は、図８における単位セル構造において、Ｎ型ホールバリア領域２４を省略したものである。

図２７は本願の実施の形態２（Ｐ型ディープフローティング構造）におけるＩＥ型トレンチゲートＩＧＢＴのデバイス構造を説明するための図７のＤ−Ｄ’断面に対応するデバイス断面図である。これに基づいて、本願の実施の形態２（Ｐ型ディープフローティング構造）におけるＩＥ型トレンチゲートＩＧＢＴのデバイス構造を説明する。

図２７に示すように、この例では、図８における単位セル構造において、Ｎ型ホールバリア領域２４を省略した構造となっている。従って、線状アクティブセル領域４０ａのＮ−型ドリフト領域２０部分のホール濃度は、図８の構造と比較すると、低下する傾向にある。たとえば、線状アクティブセル領域４０ａが十分に狭い場合、トレンチ２１の深さが十分に深い場合（対応してＰ型フローティング領域１６も深い場合）、図２７の構造を採用する事が有効となる。

５．本願の実施の形態３（Ｐ/Ｎ型フローティング＆ホールバリア構造）におけるＩＥ型トレンチゲートＩＧＢＴのデバイス構造の説明（主に図２８）
このセクションで説明する単位セル構造は、図８における単位セル構造において、線状インアクティブセル領域４０ｉの半導体基板の表面１ａのほぼ全面に、線状アクティブセル領域４０ａと同様に、Ｎ＋型エミッタ領域１２に対応するＮ＋型フローティング領域２９（Ｎ＋型エミッタ領域１２と同一のプロセスで作られる）を設けたものである。

図２８は本願の実施の形態３（Ｐ/Ｎ型フローティング＆ホールバリア構造）におけるＩＥ型トレンチゲートＩＧＢＴのデバイス構造を説明するための図７のＤ−Ｄ’断面に対応するデバイス断面図である。これに基づいて、本願の実施の形態３（Ｐ/Ｎ型フローティング＆ホールバリア構造）におけるＩＥ型トレンチゲートＩＧＢＴのデバイス構造を説明する。

図２８に示すように、図８と異なり、セル領域１０の半導体基板の表面１ａのほぼ全面に、Ｎ＋型エミッタ領域１２（２９）が設けられた構造となっている。この構造を実現するには、例えば、図２０において、Ｎ＋型領域１２をセル領域１０の全域に広げればよい。

６．本願の実施の形態４（ディープホールバリア構造）におけるＩＥ型トレンチゲートＩＧＢＴのデバイス構造の説明（主に図２９）
このセクションで説明する単位セル構造は、図８における単位セル構造において、Ｎ型ホールバリア領域２４の深さをＰ型フローティング領域１６の深さよりも深くしたものである。

図２９は本願の実施の形態４（ディープホールバリア構造）におけるＩＥ型トレンチゲートＩＧＢＴのデバイス構造を説明するための図７のＤ−Ｄ’断面に対応するデバイス断面図である。これに基づいて、本願の実施の形態４（ディープホールバリア構造）におけるＩＥ型トレンチゲートＩＧＢＴのデバイス構造を説明する。

図２９に示すように、図８と異なり、Ｎ型ホールバリア領域２４の深さが、Ｐ型フローティング領域１６の深さよりも深くなっている。これを実現する方法としては、たとえば、図９に於いて、ドーズ量や注入エネルギーを若干増加させる方法の外、レジスト膜３１の開口をセル領域１０の全域に広げる方法や、イオン注入直後に不純物を十分に拡散可能な熱処理を追加する方法の三つを、好適なものとして、例示することができる。

７．本願の実施の形態５（アクティブセル２次元間引き構造におけるアクティブセクション分散構造）のデバイス構造の説明（主に図３０から図３２）
このセクションで説明する単位セル構造は、図４や図８で説明した平面レイアウトに対する変形例であり、図５に関して説明したものの具体例の説明である。ここで示す平面構造は、たとえば図２、図３、図８、および図２７から図２９の単位セル構造等の断面構造に適用できる。このセクションではその一例を説明する。

図３０は本願の実施の形態５（アクティブセル２次元間引き構造におけるアクティブセクション分散構造）のデバイス構造を説明するための図７に対応する拡大上面図である。図３１は図３０のＤ−Ｄ’断面に対応するデバイス断面図である。図３２は図３０のＥ−Ｅ’断面に対応するデバイス断面図である。これらに基づいて、本願の実施の形態５（アクティブセル２次元間引き構造におけるアクティブセクション分散構造）のデバイス構造を説明する。

図３０に示すように、図８（図４）と異なり、線状アクティブセル領域４０ａのほぼ全長に亘りＮ＋型エミッタ領域１２が形成されておらず、その長さ方向に於いて、Ｎ＋型エミッタ領域１２が形成されているアクティブセクション４０ａａと、Ｎ＋型エミッタ領域１２が形成されていないインアクティブセクション４０ａｉにほぼ周期的に区分されている。すなわち、図８でＮ＋型エミッタ領域１２に当たる領域は、比較的短いＮ＋型エミッタ領域１２と比較的長いＮ型不純物が導入されていない領域１２ｉに分かれている。

一方、この例では、コンタクト溝１１（またはコンタクトホール）は、図８（図４）と同様に、線状アクティブセル領域４０ａのほぼ全長に亘り形成されている。

図３０のＤ−Ｄ’断面を図３１に示す。図３１に示すように、この部分の断面構造は、図８と同じである。更に、図３０のＥ−Ｅ’断面を図３２に示す。図３２に示すように、線状アクティブセル領域４０ａにＮ＋型エミッタ領域１２が形成されていない点を除いて、図８と同じである。

この例で、アクティブセクション４０ａａとインアクティブセクション４０ａｉの長さは、要求される特性、すなわち、飽和電流、高電流域におけるオン抵抗、負荷短絡時に流れる短絡電流と印加されている電圧で決まるエネルギーによって、デバイスが熱破壊しないで耐えられる時間（負荷短絡耐量）等により種々設定できる。ここでの例に対応して、具体的な寸法の一例を示すと、たとえば、以下のようになる。すなわち、アクティブセクション４０ａａの長さは、１マイクロメートル程度で、インアクティブセクション４０ａｉの長さは、１０マイクロメートル程度である。

従って、負荷短絡耐量が問題とならないようなケースで高電流域におけるオン抵抗を下げたいような場合は、たとえば、アクティブセクション４０ａａの長さは、１マイクロメートル程度で、インアクティブセクション４０ａｉの長さは、１マイクロメートル程度（又はそれ以下）とすることもできる。更に、飽和電流を十分に下げて、負荷短絡耐量をあげたいような場合には、たとえばアクティブセクション４０ａａの長さは、１マイクロメートル程度で、インアクティブセクション４０ａｉの長さは、２０マイクロメートル程度（又はそれ以上）とすることもできる。

８．本願の実施の形態６（アクティブセル２次元間引き構造における局所アクティブセクション−アクティブサブブロック構造）のデバイス構造の説明（主に図３３から図３６）
このセクションで説明する例は、たとえば図３０の平面レイアウトに対する変形例である。

ここで示す平面構造は、図３０の平面レイアウトに関する変形例であり、たとえば図２、図３、図８、および図２７から図２９の単位セル構造等の断面構造に適用できる。このセクションではその一例を説明する。

図３３は本願の実施の形態６（アクティブセル２次元間引き構造における局所アクティブセクション−アクティブサブブロック構造）のデバイス構造を説明するための図７に対応する拡大上面図である。図３４は図３３のＤ−Ｄ’断面に対応するデバイス断面図である。図３５は図３３のＥ−Ｅ’断面に対応するデバイス断面図である。図３６は図３３のＦ−Ｆ’断面に対応するデバイス断面図である。これらに基づいて、本願の実施の形態６（アクティブセル２次元間引き構造における局所アクティブセクション−アクティブサブブロック構造）のデバイス構造を説明する。

図３３に示すように、図３０と異なり、同一の線状アクティブセル領域４０ａの幅方向の両側で境界を構成する一対のトレンチゲート電極１４（主トレンチゲート電極）を連結トレンチゲート電極１４ｃ（すなわち隣接する主トレンチゲート電極をセル領域内で連結するトレンチゲート電極）で相互に連結して、ラダー状の平面構造（ラダー状トレンチゲート電極）とすることによって、線状アクティブセル領域４０ａをその長さ方向に、ブロック化する。すなわち、線状アクティブセル領域４０ａを例えば、連結トレンチゲート電極１４ｃで区画されたほぼ周期的なブロック４０ａｂに分割する（なお、必ずしも周期的である必要はない）。各ブロック４０ａｂは、基本的にアクティブセクション４０ａａを有するアクティブサブブロック４０ａｂａとアクティブセクション４０ａａを有さないインアクティブサブブロック４０ａｂｉから構成されており、これらの間は、先と同様に、連結トレンチゲート電極１４ｃによって区画されている。また、コンタクトホール１１（エミッタコンタクト部）は、アクティブサブブロック４０ａｂａに設けられており、インアクティブサブブロック４０ａｂｉには設けられていない。また、この例では、アクティブセクション４０ａａは、アクティブサブブロック４０ａｂａの一部にのみに設けられている。このような構造とすることにより、図３０等と比較して、エミッタメタル電極への通路を実質的に制限することができるので、より効率的に、ホールのエミッタメタル電極への流れ込みを制限することができる。

図３３のＤ−Ｄ’断面を図３４に示す。図３４に示すように、この断面構造は、図３１と同じである。更に、図３３のＥ−Ｅ’断面を図３５に示す。図３５に示すように、この部分の断面構造は、コンタクト溝１１、（またはコンタクトホール）および、それに関連してＰ＋型ボディコンタクト領域２５、Ｐ＋型ラッチアップ防止領域２３等がない以外、図３２と同じである。図３３のＦ−Ｆ’断面を図３６に示す。図３６に示すように、アクティブサブブロック４０ａｂａにおける断面構造は、図８等の線状アクティブセル領域４０ａとほぼ同じであり、インアクティブサブブロック４０ａｂｉにおける断面構造は、図８等の線状インアクティブセル領域４０ｉとほぼ同じである。異なるところは、図８等における線状アクティブセル領域４０ａと線状インアクティブセル領域４０ｉとの境界には、主トレンチゲート電極１４があるのに対して、アクティブサブブロック４０ａｂａとインアクティブサブブロック４０ａｂｉの境界には、連結トレンチゲート電極１４ｃがあることである。

また、図８等と同様に、インアクティブサブブロック４０ａｂｉにおける半導体チップ２の表面１ａ（第１の主面）側のＮ−型ドリフト領域２０（半導体基板の表面側半導体領域）には、下から順に、Ｐ型フローティング領域１６およびＰ型ボディ領域１５が設けられており、Ｐ型フローティング領域１６の深さは、トレンチ２１の深さよりも深くされており、トレンチ２１（連結トレンチゲート電極１４ｃが収納されているトレンチ）の下端部をカバーするように分布している。このような構造によれば、連結トレンチゲート電極１４ｃがホールに対して、遮断トレンチとして作用し、エミッタ通路を遮断するので、ホール蓄積効果を更に向上させることができる。

この例に於いても、セクション７で説明したアクティブセクション４０ａａとインアクティブセクション４０ａｉの長さと同様に、アクティブサブブロック４０ａｂａとインアクティブサブブロック４０ａｂｉの長さも、要求される特性によって種々変更可能である。この例に対応して、具体的な寸法の一例を示すとすれば、たとえば以下のようになる。すなわち、アクティブサブブロック４０ａｂａの長さは、５マイクロメートル程度で、インアクティブサブブロック４０ａｂｉの長さは、６マイクロメートル程度である。

なお、この例では、アクティブセクション４０ａａとインアクティブセクション４０ａｉの長さは、セクション７の例と同一としているが、先に説明した例に従って、必要に応じて変更してもよい。

９．本願の実施の形態７（アクティブセル２次元間引き構造におけるフルアクティブセクション−アクティブサブブロック構造）のデバイス構造の説明（主に図３７から図４０）
このセクションで説明する例は、たとえば図３３の平面レイアウトの変形例である。

ここで示す平面構造は、たとえば図２、図３、図８、および図２７から図２９の単位セル構造等の断面構造に適用できる。このセクションではその一例を説明する。

図３７は本願の実施の形態７（アクティブセル２次元間引き構造におけるフルアクティブセクション−アクティブサブブロック構造）のデバイス構造を説明するための図７に対応する拡大上面図である。図３８は図３７のＤ−Ｄ’断面に対応するデバイス断面図である。図３９は図３７のＥ−Ｅ’断面に対応するデバイス断面図である。図４０は図３７のＦ−Ｆ’断面に対応するデバイス断面図である。これらに基づいて、本願の実施の形態７（アクティブセル２次元間引き構造におけるフルアクティブセクション−アクティブサブブロック構造）のデバイス構造を説明する。

図３７に示すように、図３３の例と異なる点は、アクティブサブブロック４０ａｂａのほぼ全部がアクティブセクション４０ａａとなっていることである。すなわち、図３３の例では、アクティブサブブロック４０ａｂａの一部の区画のみが、Ｎ＋型エミッタ領域１２が形成されたアクティブセクション４０ａａとなっているが、この例では、コンタクト溝１１（またはコンタクトホール）の部分を除く、アクティブサブブロック４０ａｂａの半導体基板表面全体に、Ｎ＋型エミッタ領域１２が形成されている。一方、インアクティブサブブロック４０ａｂｉの方は、図３３の例と同様に、そのほぼ全域が、インアクティブセクション４０ａｉとなっている。この構造は、飽和電流を増やしたいときに有効である。ただし、負荷短絡時の耐圧が低下する恐れが有る。

従って、図３７のＤ−Ｄ’断面は、図３８に示すように、図３４とほぼ同じである。また、図３７のＥ−Ｅ’断面は、図３９に示すように、図３５とほぼ同じである。一方、図３７のＦ−Ｆ’断面は、図４０に示すように、アクティブサブブロック４０ａｂａの半導体基板の表面１ａに、Ｎ＋型エミッタ領域１２が設けられている。

１０．本願の実施の形態８（アクティブセル２次元間引き構造における局所Ｎ＋型フローティング−インアクティブセクション構造）のデバイス構造の説明（主に図４１から図４３）
このセクションで説明する例は、たとえば図３０の平面レイアウトの変形例である。

ここで示す平面構造は、たとえば図２、図３、図８、および図２７から図２９の単位セル構造等の断面構造に適用できる。このセクションではその一例を説明する。

図４１は本願の実施の形態８（アクティブセル２次元間引き構造における局所Ｎ＋型フローティング−インアクティブセクション構造）のデバイス構造を説明するための図７に対応する拡大上面図である。図４２は図４１のＤ−Ｄ’断面に対応するデバイス断面図である。図４３は図４１のＥ−Ｅ’断面に対応するデバイス断面図である。これらに基づいて、本願の実施の形態８（アクティブセル２次元間引き構造における局所Ｎ＋型フローティング−インアクティブセクション構造）のデバイス構造を説明する。

図４１に示すように、図３０と異なり、線状アクティブセル領域４０ａのみではなく、アクティブセクション４０ａａに対応する線状インアクティブセル領域４０ｉの部分にもＮ＋型エミッタ領域１２に対応するＮ＋型フローティング領域２９（第１導電型フローティング領域）が設けられている。すなわち、このＮ＋型フローティング領域２９は、たとえばＮ＋型エミッタ領域１２と同一のプロセスで同時に作られる。これにより、線状インアクティブセル領域４０ｉは、その長さ方向に、Ｎ＋型フローティング領域２９が作られた第１導電型フローティング領域形成セクションとＮ＋型フローティング領域２９が作られない第１導電型フローティング領域非形成セクションに区分されることとなる。

ＩＧＢＴ内のＭＯＳＦＥＴ部分から注入された電子の一部は、トレンチ側壁のＮ型層部分にできる蓄積層およびＰ型側壁部分にできる反転層を経由して、このＮ＋型フローティング領域２９にも到達し、Ｐ型フローティング領域１６に注入される。この状態で、ＩＧＢＴがオフすると、この電子は、Ｐ型フローティング領域１６に残留したホールと再結合して消滅する。これにより、オフ時のスイッチング損失を低減することができる。

従って、図４１のＤ−Ｄ’断面は、図４２に示すように、線状インアクティブセル領域４０ｉの内、アクティブセクション４０ａａの半導体基板の表面１ａに、Ｎ＋型フローティング領域２９が設けられている以外、図３１とほぼ同一である。一方、図４１のＥ−Ｅ’断面は、図４３に示すように、図３２とほぼ同一である。

１１．本願の実施の形態９（アクティブセル２次元間引き構造におけるフルＮ＋型フローティング−インアクティブセクション構造）のデバイス構造の説明（主に図４４および図４５）
このセクションで説明する例は、たとえば図４１の平面レイアウトの変形例である。

ここで示す平面構造は、たとえば図２、図３、図８、および図２７から図２９の単位セル構造等の断面構造に適用できる。このセクションではその一例を説明する。

図４４は本願の実施の形態９（アクティブセル２次元間引き構造におけるフルＮ＋型フローティング−インアクティブセクション構造）のデバイス構造を説明するための図７に対応する拡大上面図である。図４５は図４４のＥ−Ｅ’断面に対応するデバイス断面図である。これらに基づいて、本願の実施の形態９（アクティブセル２次元間引き構造におけるフルＮ＋型フローティング−インアクティブセクション構造）のデバイス構造を説明する。

図４４に示すように、この例では、図４１と異なり、線状インアクティブセル領域４０ｉのほぼ全体の半導体基板の表面１ａに、Ｎ＋型フローティング領域２９が設けられている。従って、図４４のＤ−Ｄ’断面は、図４２とほぼ同一である。一方、図４４のＥ−Ｅ’断面は、図４５に示すように、図４３と異なり、線状インアクティブセル領域４０ｉにおける半導体基板の表面１ａにＮ＋型フローティング領域２９が設けられている。このような構造とすることにより、先に図４１で説明したような、線状インアクティブセル領域４０ｉのＰ型フローティング領域１６への電子注入の経路を広くすることが可能となる。

１２．本願の実施の形態１０（アクティブセル２次元間引き構造におけるフルＮ＋型フローティング−インアクティブセクション＆局所アクティブセクション−アクティブサブブロック構造）のデバイス構造の説明（主に図４６から図４８）
このセクションで説明する例は、たとえば、図３３と図４４の組み合わせおよびその変形例に関するものである。

ここで示す平面構造は、たとえば図２、図３、図８、および図２７から図２９の単位セル構造等の断面構造に適用できる。このセクションではその一例を説明する。

図４６は本願の実施の形態１０（アクティブセル２次元間引き構造におけるフルＮ＋型フローティング−インアクティブセクション＆局所アクティブセクション−アクティブサブブロック構造）のデバイス構造を説明するための図７に対応する拡大上面図である。図４７は図４６のＥ−Ｅ’断面に対応するデバイス断面図である。図４８は図４６のＦ−Ｆ’断面に対応するデバイス断面図である。これらに基づいて、本願の実施の形態１０（アクティブセル２次元間引き構造におけるフルＮ＋型フローティング−インアクティブセクション＆局所アクティブセクション−アクティブサブブロック構造）のデバイス構造を説明する。

この例では、図４６に示すように、線状アクティブセル領域４０ａのアクティブサブブロック４０ａｂａの構造は、図３３とほぼ同一であるが、線状インアクティブセル領域４０ｉの構造は、図４４とほぼ同一である。また、付加的に、線状アクティブセル領域４０ａのインアクティブサブブロック４０ａｂｉのほぼ全体の半導体基板の表面１ａに、Ｎ＋型フローティング領域２９が設けられている。このような構造とすることにより、先に図４１で説明したような、インアクティブサブブロック４０ａｂｉのＰ型フローティング領域１６への電子注入の経路を広くすることが可能となる。

従って、図４６のＤ−Ｄ’断面は、図４２とほぼ同一であり、図４６のＥ−Ｅ’断面においては、図４７に示すように、図３９と異なり、線状インアクティブセル領域４０ｉおよび線状アクティブセル領域４０ａにおける半導体基板の表面１ａに、Ｎ＋型フローティング領域２９が設けられている。また、図４６のＦ−Ｆ’断面においては、図３６と異なり、インアクティブサブブロック４０ａｂｉにおける半導体基板の表面１ａに、Ｎ＋型フローティング領域２９が設けられている。

１３．本願の実施の形態１１（裏面アルミニウムドープ構造）のデバイス構造およびその製法の説明（主に図４９）
このセクションで説明する例は半導体基板の裏面側構造に関するものであるが、このセクション以外の例は、全て、半導体基板の表面側構造に関するものである。従って、このセクションの例は、このセクション以外の他の全ての例に適用できる。また、そのほかの一般的な表面側構造を有するＩＧＢＴ等にも適用できることは言うまでもない。

このセクションでは、説明の便宜上、セクション２の例に従って、デバイス構造を説明し、プロセスについては、セクション３を参照して、簡単に説明する。

なお、以下では、ＩＥ型トレンチゲートＩＧＢＴについて、具体的に説明するが、この裏面構造は、ＩＥ型ＩＧＢＴやトレンチゲートＩＧＢＴに限定されるものではなく、その他の形態のＩＧＢＴ等にも適用できることは言うまでもない。

図４９は本願の実施の形態１１（裏面アルミニウムドープ構造）のデバイス構造およびその製法を説明するためのデバイス裏面の局所詳細断面図である。これに基づいて、本願の実施の形態１１（裏面アルミニウムドープ構造）のデバイス構造およびその製法を説明する。

図８の半導体チップ２の裏側およびその近傍の断面拡大図（チップの厚さ方向に裏面近傍の構造を拡大して模式的に示したもの）を図４９に示す。図４９に示すように、半導体基板２の裏面側のＰ＋型コレクタ領域１８の下端部の半導体領域には、比較的薄いＰ型半導体領域（たとえば厚さ０．０４から０．１マイクロメートル程度）、すなわちアルミニウムドープ領域３０（第２導電型高濃度コレクタコンタクト領域）が設けられており、この不純物濃度（たとえば、１ｘ１０^１９/ｃｍ^３程度）は、Ｐ＋型コレクタ領域１８の不純物濃度よりも高い。アルミニウムドープ領域３０に接して、半導体基板２の裏面１ｂ上に、メタルコレクタ電極１７が形成されており、その一例を示せば、半導体基板２に近い方から以下のような構成となっている。すなわち、アルミニウムドープ領域３０の不純物ソースであるアルミニウム裏面メタル膜１７ａ（たとえば、厚さ６００ｎｍ程度）、チタン裏面メタル膜１７ｂ（たとえば、厚さ１００ｎｍ程度）、ニッケル裏面メタル膜１７ｃ（たとえば、厚さ６００ｎｍ程度）および金裏面メタル膜１７ｄ（たとえば、厚さ１００ｎｍ程度）である。

次に、製法を簡単に説明する。セクション３における図２６のプロセス、すなわち、スパッタリング成膜の際に、前記のアルミニウム裏面メタル膜１７ａ、チタン裏面メタル膜１７ｂ、ニッケル裏面メタル膜１７ｃ、および金裏面メタル膜１７ｄを順次、スパッタリング成膜し、この際に発生する熱により、アルミニウムがシリコン基板中に導入され、アルミニウムドープ領域３０が形成される。その後、ダイシング等により、半導体ウエハ１のチップ領域に分割すると、図８のようになる（図８には詳細構造は明示していない）。

本願の各実施の形態では、オン状態でエミッタ側にホールを蓄積して、電子の注入を促進する構造としている。一方で、裏面コレクタ側のＰＮダイオードは、逆に低注入効率となるダイオードにして、低スイッチング損失化を図っている。ここで、低注入効率の裏面ダイオードを形成するためには、Ｐ＋型コレクタ領域１８のキャリア濃度ＱｐとＮ型フィールドストップ領域１９のキャリア濃度Ｑｎの比（以下「キャリア濃度比」という）、すなわち（Ｑｐ/Ｑｎ）を小さくすることが有効である。しかし、そのために、Ｐ＋型コレクタ領域１８のキャリア濃度Ｑｐを下げ過ぎると、裏面メタルコンタクトの特性が劣化する。そこで、この例では、裏面のアルミニウム膜から導入されるＰ＋型コレクタ領域１８の不純物濃度よりも高いアルミニウムドープ領域３０を設けている。キャリア濃度比としては、たとえば、１．５程度（範囲としては、たとえば、１．１から４程度）を好適なものとして例示することができる。本願の各実施の形態では、オン状態でエミッタ側にホールを蓄積して電子の注入を促進するための構造としている。このとき、表面側から注入された電子は裏面コレクタ側に到達し、裏面ＰＮダイオードからのホールの注入を促進する。さらに、この注入されたホールは表面に到達して表面側からの電子の注入を促進する。本願の各実施の形態を用いると、このような正帰還現象によって、Ｎ―ドリフト領域２０の伝導度変調が起こりやすくなるため、裏面コレクタ側のＰＮダイオードをより低注入効率となる仕様にしても、オン電圧の増大が起こりにくいデバイスを実現することが可能となる。

１４．本願の実施の形態１２（セル領域周辺構造：ダミーセル＆周辺接合コンタクト構造）のデバイス構造の説明（主に図５０から図５２）
セクション１４から１６では、図２等で説明したセル領域１０の端部構造の各種の例を示す。まず、このセクションでは、図２にほぼ対応した例を説明する。

図５０は本願の実施の形態１２（セル領域周辺構造：ダミーセル＆周辺接合コンタクト構造）のデバイス構造を説明するための図６のセル領域コーナ部切り出し領域Ｒ４の拡大上面図である。図５１は図５０のＧ−Ｇ’断面に対応するデバイス断面図である。図５２は図５０のＨ−Ｈ’断面に対応するデバイス断面図である。これらに基づいて、本願の実施の形態１２（セル領域周辺構造：ダミーセル＆周辺接合コンタクト構造）のデバイス構造を説明する。

図５０に示すように、セル領域１０の端部に於いては、線状単位セル領域４０（図４）の幅方向（線状アクティブセル領域４０ａ、線状インアクティブセル領域４０ｉ等の幅方向）に１個から数個のダミーセル領域３４（線状ダミーセル領域）が設けられている。ダミーセル領域３４には、線状アクティブセル領域４０ａと同様に、Ｐ＋型ボディコンタクト領域２５ｄが設けられている。

一方、線状単位セル領域４０（図４）の長さ方向の端部に於いては、端部トレンチゲート電極１４ｐおよび比較的幅の狭い（線状アクティブセル領域４０ａと同程度の幅）Ｎ＋型エミッタ領域１２等（この例では、Ｎ型ホールバリア領域２４も形成されていない）が形成されていない領域が、先のダミーセル領域３４が設けられた領域も含めて端部緩衝領域として設けられている。これらの端部緩衝領域の外部には、これらを取り巻くように、リング状のＰ型セル周辺接合領域３５（第２導電型セル周辺接合領域）が設けられており、このＰ型セル周辺接合領域３５を構成するＰ型セル周辺領域１６ｐは、たとえば、Ｐ型フローティング領域１６と同一のプロセスで、同時に形成される。

このＰ型セル周辺接合領域３５上には、セル領域１０からトレンチゲート電極１４がゲート引き出し部１４ｗとして延びており、Ｐ型セル周辺接合領域３５内には、セル領域１０と類似の構造を有する多数のＰ＋型ボディコンタクト領域２５ｐが設けられている。

次に、図５０のＧ−Ｇ’断面を図５１に示す。図５１に示すように、線状単位セル領域４０については、図８頭に説明したところと同じである。一方、セル周辺部分についても、図２等に説明したところと基本的に同じであるが、更に詳しく説明すると、ダミーセル領域３４およびＰ型セル周辺接合領域３５（図２に示すフローティングフィールドリングの部分まで含めて）における半導体基板２の表面１ａには、Ｐ型ボディ領域１５が設けられている。ダミーセル領域３４には、コンタクト溝１１（またはコンタクトホール）等が設けられ、エミッタコンタクトも設けられている。更に、ダミーセル領域３４には、Ｐ＋型ボディコンタクト領域２５ｄおよびＰ＋型ラッチアップ防止領域２３も設けられており、この例では、Ｎ型ホールバリア領域およびＮ＋型エミッタ領域１２がない以外、線状アクティブセル領域４０ａと同じ構造である。

Ｐ型セル周辺接合領域３５に於いては、同様にコンタクト溝１１（またはコンタクトホール）等が設けられ、Ｐ＋型ボディコンタクト領域２５ｐおよびＰ＋型ラッチアップ防止領域２３ｐも設けられており、Ｐ型ボディ領域１５下には、Ｐ型セル周辺領域１６ｐも設けられている。このＰ型セル周辺領域１６ｐは、たとえば線状単位セル領域４０におけるＰ型フローティング領域１６と同一のプロセスによって、同時に形成される。

次に、図５０のＨ−Ｈ’断面を図５２に示す。図５２に示すように、図５１の場合とほぼ同様に、線状インアクティブセル領域４０ｉおよびＰ型セル周辺接合領域３５等における半導体基板２の表面１ａには、Ｐ型ボディ領域１５が設けられている。線状インアクティブセル領域４０ｉのＰ型セル周辺接合領域３５との境界近傍には、端部トレンチゲート電極１４ｐが設けられており、端部緩衝領域の一部となっている。また、線状インアクティブセル領域４０ｉ下のＰ型ボディ領域１５の下側には、Ｐ型フローティング領域１６が設けられており、その深さは他の部分と同様に、トレンチ２１よりも深く、端部トレンチゲート電極１４ｐが収納されたトレンチ２１の下端部をカバーしている。

更に、図５１と同様に、Ｐ型セル周辺接合領域３５の部分にも、コンタクト溝１１（またはコンタクトホール）等が設けられ、エミッタコンタクトも設けられている。このエミッタコンタクト下の半導体基板２の表面領域には、Ｐ＋型ボディコンタクト領域２５ｐおよびＰ＋型ラッチアップ防止領域２３ｐが設けられており、その下部には、他の部分と同様に、Ｐ型セル周辺領域１６ｐが設けられている。

１５．本願の実施の形態１３（セル領域周辺構造：広域周辺接合構造）のデバイス構造の説明（主に図５３および図５４）
このセクションで説明する例は、セクション１４で説明した例の一つの変形例である。

このセクションで説明する例は、セクション１４で説明した例の変形例で、ダミーセル領域下まで、セル周辺接合領域下のＰ型フローティング領域が延びている点が特徴となっている。

図５３は本願の実施の形態１３（セル領域周辺構造：広域周辺接合構造）のデバイス構造を説明するための図６のセル領域コーナ部切り出し領域Ｒ４の拡大上面図である。図５４は図５３のＫ−Ｋ’断面に対応するデバイス断面図である。これらに基づいて、本願の実施の形態１３（セル領域周辺構造：広域周辺接合構造）のデバイス構造を説明する。

図５３に平面レイアウトを示すが、これは図５０とほぼ同様である。異なる部分は、図５３のＫ−Ｋ’断面を表した図５４（図５１に対応）にある。すなわち、図５１と異なり、セル周辺接合領域３５下のＰ型フローティング領域１６ｐがダミーセル領域３４下まで延びてきている。

１６．本願の実施の形態１４（セル領域周辺構造：ダミーセル下ホールバリア構造）のデバイス構造の説明（主に図５５）
このセクションで説明する例は、セクション１４で説明した例の他の一つの変形例で、ダミーセル領域にもＮ型ホールバリア領域が設けられている点が特徴となっている。

図５５は本願の実施の形態１４（セル領域周辺構造：ダミーセル下ホールバリア構造）のデバイス構造を説明するための図５０のＧ−Ｇ’断面に対応するデバイス断面図である。これに基づいて、本願の実施の形態１４（セル領域周辺構造：ダミーセル下ホールバリア構造）のデバイス構造を説明する。

この例の断面構造の特徴を図５３のＫ−Ｋ’断面を現した図５５（図５１に対応）に示す。図５５に示すように、この例では、ダミーセル領域３４下にＮ型ホールバリア領域２４ｄが付加されている。

１７．本願の全般に関する考察並びに各実施の形態に関する補足的説明
本願発明者らは、ＩＥ型トレンチゲートＩＧＢＴにおける更なるホール蓄積効果向上を図るための検討の中で、以下の設計指針（本願の実施の形態においては、これらの少なくとも一つを実行している）を明らかにした。以下、Ｎ−型ドリフト領域（Ｎ−ベース領域）を有するデバイスについて具体的に説明する。すなわち、
（１）狭アクティブセルＩＥ型トレンチゲートＩＧＢＴにおいては、インアクティブセル領域下のＰ型ボディ領域よりも深いＰ型領域をフローティングにすることにより、ホールが蓄積しやすいようにする。すなわち、「ディープフローティングＰ領域」の導入である。
（２）チャネル領域、すなわち、Ｐ型ボディ領域を浅くすることにより、チャネル最深部からトレンチ最深部までの距離を長くすることにより、ホールの退路を長くする（ホール電流の制限）。オン抵抗の低いデバイスを実現するには、電子注入効率を向上させる必要があるが、そのためには、ホール電流を下げてやる必要がある。すなわち、Ｎベース領域の上端部に蓄積されたホールがエミッタ方向へ排出されないようにする必要がある。
（３）（２）と同じ理由で、トレンチを深くする。（２）、（３）を合わせて、すなわち、「ディープトレンチ化（ホール電流の制限）」である。
（４）アクティブセル領域の両側のトレンチ間隔を狭くすることにより、ホールの退路を狭くする。すなわち、「狭アクティブセル化（ホール電流の制限）」である。これは、ある意味では、「広インアクティブセル化」でもある。
（５）アクティブセル領域下にＮ型ホールバリアを導入することにより、エミッタを通したホールの退出を阻害する。すなわち、「ホールバリアの導入（ホール電流の制限）」である。
（６）Ｎ−型ドリフト領域の厚さを薄くすることにより、ホール濃度を向上させる。すなわち、「チップ薄膜化」である（なお、薄膜化によってもトレンチの底への電界集中が増加する）。
（７）アクティブセル領域の長さ方向を実質的に制限する（アクティブセクションおよびインアクティブセクションの導入）。すなわち、「アクティブセル２次元間引き構造の導入（ホール電流の制限）」である。
（８）セル周辺のコンタクト等の改善により、耐圧の低下を防止する。すなわち、「セル周辺コンタクト等構造の導入」である。
（９）裏面のコンタクト特性を確保しつつ、裏面ダイオードのホール注入効率を下げる。すなわち、「アルミニウム高濃度ドープ層の導入および裏面低注入効率化」である。

これらのうち、ディープフローティングＰ領域の導入によって、耐圧の変化が緩やかになる（これは、インアクティブセル領域４０ｉの幅等のパラメータを広げると急速に電界強度が上昇するトレンチ下端部がディープフローティングＰ領域で覆われることで、電界集中が緩和されているからである）。これにより、ディープトレンチ化、狭アクティブセル化、広インアクティブセル化、ホールバリアの導入、チップ薄膜化、アクティブセル２次元間引き構造の導入等の内部構造によるホール蓄積効率向上等の設計自由度が増加する。従って、これらの内部構造によるホール蓄積効率向上は、ディープフローティングＰ領域の導入と独立でも適用できるが、組み合わせることによって、デバイス特性を効率的に向上させることができる。

一方、ホール蓄積効率向上策は、スイッチング特性の劣化を招くことがあるので、アルミニウム高濃度ドープ層の導入および裏面低注入効率化等により、これらのデメリットを補完すると、デメリットを回避しつつ、ホール蓄積効率を大幅に改善することが可能となる。もっとも、このようなアルミニウム高濃度ドープ層の導入および裏面低注入効率化等は、必須ではないことは言うまでもない。従って、アルミニウム高濃度ドープ層の導入および裏面低注入効率化は、ディープフローティングＰ領域の導入や、これ以外の内部構造によるホール蓄積効率向上等とは、独立して実行することもできる。

１８．材料ウエハに関する補足的説明（主に図５６および図５７）
図５６は図６から図８に対応するＩＥ型トレンチＩＧＢＴデバイス”Ｘ”と、それと同等のオン抵抗等を有する非ＩＥ型トレンチＩＧＢＴデバイス”Ｙ”（比較例）の深さ方向のホール濃度分布（縦軸は対数メモリ）である。図５７は図５６のデバイス”Ｘ”および”Ｙ”の結晶抵抗率を変化させた場合のスイッチング損失の比率（それぞれのデバイスの結晶が低濃度の場合を基準とする）の変化を示すプロット図である。これらに基づいて、材料ウエハに関する補足的説明を行う。

一般に、ＩＧＢＴ用のシリコン単結晶ウエハとしては、ＦＺ（Ｆｌｏａｔｉｎｇ Ｚｏｎｅ）法によるものが使用されている。これは、スイッチング特性が重要なＩＧＢＴデバイスでは、ドリフト領域に於いて空乏層が延びやすい高抵抗の結晶であって、且つ、抵抗率のウエハ間ばらつきの少ないインゴットが要求されるからである。すなわち、ウエハ径を大きくしやすい反面、インゴットの主軸に沿って、抵抗率（不純物濃度）が比較的大きく変化するＣＺ（Ｃｚｏｃｈｒａｌｓｋｉ）法では、デバイスの設計が難しく、インゴットの実質的全長を活用することは一般に困難と考えられている。

たとえば、図５７に示すデータプロットは、図６から図８に対応するＩＥ型トレンチＩＧＢＴデバイス”Ｘ”（たとえば、耐圧６００ボルト程度）と、それと同等のオン抵抗（耐圧）を有する非ＩＥ型トレンチＩＧＢＴデバイス”Ｙ”のスイッチング損失の比を比較したものである。図５７に示すように、ＩＥ型トレンチＩＧＢＴデバイス”Ｘ”では、抵抗率が２７％程度変化したとき（ＣＺ結晶インゴットの軸方向の抵抗率のばらつきに対応）、スイッチング損失が、３０％程度の変化であるのに対して、非ＩＥ型トレンチＩＧＢＴデバイス”Ｙ”では、その３倍程度の９０％程度の変化となっている。このような振れ幅は、一般に製品としては、許容されがたいものとされている。

これは、図５６に示すように、非ＩＥ型トレンチＩＧＢＴデバイス”Ｙ”では、オン抵抗を下げるために、裏面ダイオードの注入効率を上げなければならないのに対して、ＩＥ型トレンチＩＧＢＴデバイス”Ｘ”では、表側のホール蓄積効果のために、全体のホール分布が比較的平坦になっているからである。このように、裏面ダイオードの注入効率を上げると、各種特性の結晶濃度依存性が急峻になるというデメリットがある。

従って、本願の各実施の形態のＩＥ型トレンチゲートＩＧＢＴにおいては、ＣＺ法による結晶によっても、一般に製品として許容されデバイス設計が可能となる。しかし、ＣＺ結晶を摂氏４５０度前後でアニールすると、サーマルドナー（Ｔｈｅｒｍａｌ Ｄｏｎｏｒ）が発生して、実質的なＮ型不純物能が上昇するという問題がある。従って、この場合、ＣＺ結晶の中でも酸素濃度の比較的低いＭＣＺ（Ｍａｇｎｅｔｉｃ Ｆｉｉｅｌｄ Ａｐｐｌｉｅｄ ＣＺ）法によるものを使用するのが好適である。ＭＣＺ結晶の中でも、特に、ＨＭＣＺ（Ｈｏｒｉｚｏｎｔａｌ ＭＣＺ）法、ＣＭＣＺ（Ｃｕｓｐ ＭＣＺ）法等による結晶が特に好適である。これらの低酸素ＭＣＺ結晶の酸素濃度は、通常、３ｘ１０^１７/ｃｍ^３から７ｘ１０^１７/ｃｍ^３程度である。これに対して、ＦＺ（Ｆｌｏａｔｉｎｇ Ｚｏｎｅ）結晶の酸素濃度は、通常、１ｘ１０^１６/ｃｍ^３程度であり、磁場を使用しない通常のＣＺ結晶の酸素濃度は、通常、１ｘ１０^１８/ｃｍ^３程度である。

なお、ＩＧＢＴに特に適合した高抵抗ＣＺ結晶の抵抗率の範囲としては、たとえば、耐圧が６００ボルトから１２００ボルト程度の範囲を想定すると、２０Ωｃｍ程度から８５Ωｃｍ程度の範囲である。

このように、ＩＧＢＴにおいて、ＣＺ結晶を使用すると、酸素濃度の低いＦＺ結晶と相違して、機械的強度が強く、熱歪に強いというメリットがある。また、ＦＺ結晶と比較して、ＣＺ結晶は、ウエハの大口径化が比較的容易というメリットもある。また、大口径化するほど、熱応力の問題は重要になるので、ますます、ＣＺ結晶を使用するほうが有利となる。また、同一口径のウエハの単価を比較すると、ＣＺ結晶の方がはるかに安い（たとえば、８インチでＦＺ結晶の５０％程度）。

また、必須ではないが、ＣＺ結晶を使用したＩＥ型トレンチＩＧＢＴデバイスでは、裏面ダイオードの注入効率を下げた方が、スイッチング特性上、有利であるので、セクション１３（図４９）で説明した裏面アルミニウム系コンタクト構造が有利である。すなわち、Ｐ＋型コレクタ領域１８（図４９）の濃度を下げても、アルミニウムドープ領域３０とアルミニウム裏面メタル膜１７ａの組み合わせによって良好なコンタクトが確保できる。

なお、このセクションで説明したＣＺ結晶の適用は、本願で説明した全ての実施の形態に於いて適用することができる。

１９．セル領域周辺構造に関する補足的説明（主に図５８および図５９）
このセクションの説明は、基本的にセクション１４に関する補足的説明である。

図５８は図５０とほぼ同じ部分（特にセル領域外の周辺部分）をより詳しく図示した図６のセル領域コーナ部切り出し領域Ｒ４および、その周辺の拡大上面図である。図５９は図５０のＨ−Ｈ’断面に対応するデバイス断面図（ほぼ図５２に対応する）である。これらに基づいて、セル領域周辺構造に関する補足的説明を行う。

図５８に示すように、図５０と同様に、セル領域１０の端部に於いては、線状単位セル領域４０（図４）の幅方向（線状アクティブセル領域４０ａ、線状インアクティブセル領域４０ｉ等の幅方向）に１個から数個のダミーセル領域３４（線状ダミーセル領域）が設けられている。ダミーセル領域３４には、線状アクティブセル領域４０ａと同様に、Ｐ＋型ボディコンタクト領域２５ｄが設けられている。

一方、線状単位セル領域４０（図４）の長さ方向の端部に於いては、端部トレンチゲート電極１４ｐおよび比較的幅の狭い（線状アクティブセル領域４０ａと同程度の幅）Ｎ＋型エミッタ領域１２等（この例では、Ｎ型ホールバリア領域２４も形成されていない）が形成されていない領域が、先のダミーセル領域３４が設けられた領域も含めて端部緩衝領域として設けられている。これらの端部緩衝領域の外部には、これらを取り巻くように、リング状のＰ型セル周辺接合領域３５（第２導電型セル周辺接合領域）が設けられており、このＰ型セル周辺接合領域３５を構成するＰ型セル周辺領域１６ｐ（周辺第２導電型領域）は、たとえば、Ｐ型フローティング領域１６と同一のプロセスで、同時に形成される。

このＰ型セル周辺接合領域３５上には、セル領域１０からトレンチゲート電極１４がゲート引き出し部１４ｗとして延びており、Ｐ型セル周辺接合領域３５内には、セル領域１０と類似の構造を有する多数のＰ＋型ボディコンタクト領域２５ｐ（この部分は、周辺コンタクト部４１にも対応している）が設けられている。

メタルエミッタ電極８は、セル領域１０の周辺外部まで覆っており、周辺コンタクト部４１において、Ｐ型セル周辺領域１６ｐとの電気的接続がとられている。メタルエミッタ電極８の周辺部には、メタルゲート配線７が延びており、ゲート引き出し部１４ｗとは、メタルゲート配線−トレンチゲート電極接続部１３に於いて、相互接続されている。

次に、図５８のＨ−Ｈ’断面を図５９に示す。図５９に示すように、図５２と同様に、線状インアクティブセル領域４０ｉおよびＰ型セル周辺接合領域３５等における半導体基板２の表面１ａには、Ｐ型ボディ領域１５が設けられている。線状インアクティブセル領域４０ｉのＰ型セル周辺接合領域３５との境界近傍には、端部トレンチゲート電極１４ｐが設けられており、端部緩衝領域の一部となっている。また、線状インアクティブセル領域４０ｉ下のＰ型ボディ領域１５の下側には、Ｐ型フローティング領域１６が設けられており、その深さは他の部分と同様に、トレンチ２１ｅ（２１）よりも深く、端部トレンチゲート電極１４ｐが収納されたトレンチ２１ｅ（２１）の下端部をカバーしている。

更に、Ｐ型セル周辺接合領域３５の部分にも、コンタクト溝（またはコンタクトホール）等が設けられ、エミッタコンタクト（周辺コンタクト部４１）も設けられている。このエミッタコンタクト下の半導体基板２の表面領域には、Ｐ＋型ボディコンタクト領域２５ｐおよびＰ＋型ラッチアップ防止領域２３ｐが設けられており、その下部には、他の部分と同様に、Ｐ型セル周辺領域１６ｐ（周辺第２導電型領域）が設けられている。

周辺コンタクト部４１が設けられている理由は、図１および図６に示すように、セル領域１０の外部周辺には、リング状にセル周辺接合領域３５が設けられており、その部分の基板領域には、Ｐ型セル周辺領域１６ｐ（周辺第２導電型領域）が設けられている。このセル周辺接合領域３５の面積は、相当に広いものであり、周辺コンタクト部４１を設けないと、この部分にホールが溜まりやすいからである。周辺コンタクト部４１を設けないと、溜まったホールは、必然的にセル領域に流れて行き（ホールの不所望な流れ）、ラッチアップ耐性を低下させることとなる。これに関して、図５９に示すように、セル周辺接合領域３５のＰ型セル周辺領域１６ｐ（周辺第２導電型領域）と、セル領域１０のＰ型フローティング領域１６が電気的に分離されていることは、ホールの不所望な流れを阻止するのに有効である。また、端部トレンチ２１ｅの存在もこれに寄与している。なお、この例では、端部トレンチ２１ｅよりも外側に於いて、ゲート引き出し部１４ｗを相互に連結するようなトレンチを設けていない。これは、そのようなトレンチ（端部トレンチ２１ｅと同等かそれよりも深いもの）があると、その部分でホールの流れにより電圧降下を生じ、ラッチアップ耐性を下げることになるからである。また、周辺コンタクト部４１をセル周辺接合領域３５の幅方向に延長することは、通常存在するメタルゲート配線７の存在により制限される。これは、通常、メタルエミッタ電８極とメタルゲート配線７は、同層のメタル層から構成されているからである。

２０．代表的実施の形態の一つのアウトラインに関する補足的説明または考察（主に図６０）
ここでは、代表的実施の形態の一例として、セクション７の例に関して、補足的説明または考察を行う。なお、デバイス構造に関しては、すでに、詳しく説明しているので、ここでは繰り返さない。

図６０は代表的実施の形態の一つのアウトラインを説明するための図３０に対応する拡大上面図である。

この例の特徴は、図６０に示すように、図７の場合と異なり、線状アクティブセル領域４０ａの長手方向のほぼ全長に亘って、Ｎ＋型エミッタ領域１２が設けられているのではなく、アクティブセクション４０ａａに対応する部分にのみＮ＋型エミッタ領域１２が設けられているところに有る。

２１．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、前記各実施の形態では、ゲートポリシリコン部材として、ドープトポリシリコン（Ｄｏｐｅｄ Ｐｏｌｙ−ｓｉｌｉｃｏｎ）等を用いた例を具体的に説明したが、本願発明はそれに限定されるものではなく、ノンドープポリシリコン（Ｎｏｎｄｏｐｅｄ Ｐｏｌｙ−ｓｉｌｉｃｏｎ）膜を適用して、成膜後にイオン注入等により、必要な不純物を添加するようにしてもよい。

更に、前記実施の形態では、非エピタキシャルウエハを使用して、バックグラインディング後に、裏面から高濃度不純物層を形成する例を説明したが、本願の発明はそれに限定されるものではなく、エピタキシャルウエハを使用して製造するものにも適用できることは言うまでもない。

前記実施の形態では、主にパンチスルー型のＩＧＢＴを例に取り具体的に説明したが、本願の各実施の形態の各特長部分は、セクション１３の構造を含め、ノンにパンチスルー型のＩＧＢＴにも適用できることは言うまでもない。

また、前記実施の形態では、主に単体のＩＧＢＴを例に取り具体的に説明したが、本願の各実施の形態はそれに限定されるものではなく、集積回路の一部としてチップ内に集積されたものにも適用できることは言うまでもない。

１ 半導体ウエハ
１ａ ウエハ又はチップの表面（第１の主面）
１ｂ ウエハ又はチップの裏面（第２の主面）
１ｓ Ｎ−型単結晶シリコン基板
２ 半導体チップ（半導体基板）
３ ガードリング
４ フィールドプレート
５ メタルゲート電極
６ ゲートパッド
７ メタルゲート配線
８ メタルエミッタ電極
９ メタルエミッタパッド
１０ セル領域
１１ コンタクト溝（またはコンタクトホール）
１２ Ｎ＋型エミッタ領域
１２ｉ Ｎ＋型不純物が導入されていない領域
１３ メタルゲート配線−トレンチゲート電極接続部
１４ トレンチゲート電極（主トレンチゲート電極）
１４ｃ 連結トレンチゲート電極
１４ｐ 端部トレンチゲート電極
１４ｗ ゲート引き出し部
１５ Ｐ型ボディ領域
１６ Ｐ型フローティング領域
１６ｐ Ｐ型セル周辺領域（周辺第２導電型領域）
１７ メタルコレクタ電極
１７ａ アルミニウム裏面メタル膜
１７ｂ チタン裏面メタル膜
１７ｃ ニッケル裏面メタル膜
１７ｄ 金裏面メタル膜
１８ Ｐ＋型コレクタ領域
１９ Ｎ型フィールドストップ領域
２０ Ｎ−型ドリフト領域
２１ トレンチ
２１ｅ 端部トレンチ
２２ ゲート絶縁膜
２３ Ｐ＋型ラッチアップ防止領域
２３ｐ セル周辺接合領域のＰ＋型ラッチアップ防止領域
２４ Ｎ型ホールバリア領域
２４ｄ ダミーセルのＮ型ホールバリア領域
２５ Ｐ＋型ボディコンタクト領域
２５ｄ ダミーセルのＰ＋型ボディコンタクト領域
２５ｐ セル周辺接合領域のＰ＋型ボディコンタクト領域
２５ｒ フローティングフィールドリングのＰ＋型ボディコンタクト領域
２６ 層間絶縁膜
２７ ポリシリコン膜
２８ コンタクト溝形成用レジスト膜
２９ Ｎ＋型フローティング領域
３０ アルミニウムドープ領域
３１ Ｎ型ホールバリア領域導入用レジスト膜
３２ トレンチ形成用ハードマスク膜
３３ トレンチハードマスク膜加工用レジスト膜
３４ ダミーセル領域（線状ダミーセル領域）
３５ セル周辺接合領域（第２導電型セル周辺接合領域）
３６ フローティングフィールドリング（フィールドリミッティングリング）
３７ Ｐ型フローティング領域導入用レジスト膜
３８ イオン注入用の薄い酸化シリコン膜
４０ 線状単位セル領域
４０ａ 線状アクティブセル領域
４０ａａ アクティブセクション
４０ａｂ ブロック
４０ａｂａ アクティブサブブロック
４０ａｂｉ インアクティブサブブロック
４０ａｉ インアクティブセクション
４０ｉ 線状インアクティブセル領域
４０ｉｓ 線状インアクティブサブセル領域
４１ 周辺コンタクト部
Ｒ１ セル領域端部切り出し領域
Ｒ２，Ｒ３ セル領域内部切り出し領域
Ｒ４ セル領域コーナ部切り出し領域
Ｒ５ 線状単位セル領域主要部およびその周辺切り出し領域
Ｗａ 線状アクティブセル領域の幅
Ｗｉ 線状インアクティブセル領域の幅
Ｗｉｓ 線状インアクティブサブセル領域の幅

Claims (19)

1. 以下を含む半導体装置：
   （ａ）第１の主面及び第２の主面を有する半導体基板；
   （ｂ）前記半導体基板内に設けられ、第１導電型を有するドリフト領域；
   （ｃ）前記第１の主面上に設けられたセル領域；
   （ｄ）平面的に見て、前記セル領域内に設けられた多数の線状単位セル領域、
   ここで、各線状単位セル領域は、以下を有する：
   （ｄ１）前記ドリフト領域の前記第１の主面上から内部に亘って設けられた線状アクティブセル領域；
   （ｄ２）平面的に見て、前記線状アクティブセル領域を両側から挟むように、前記第１の主面の表面に設けられた一対のトレンチ内の一対の線状トレンチゲート電極；
   （ｄ３）前記ドリフト領域の前記第１主面側表面領域に設けられ、且つ、前記第１導電型と反対導電型の第２導電型であるボディ領域；
   （ｄ４）前記一対の線状トレンチゲート電極を境界として、平面的に前記線状アクティブセル領域を両側から挟むように、両側に隣接して設けられた線状インアクティブセル領域；
   （ｄ５）前記線状アクティブセル領域において、前記ボディ領域の前記第１主面側表面領域に設けられ、且つ、前記ドリフト領域より高い不純物濃度を有する前記第１導電型のエミッタ領域；
   （ｄ６）前記線状アクティブセル領域において、前記ボディ領域の下部の前記ドリフト領域内に設けられ、前記ドリフト領域より高い不純物濃度を有し、且つ、前記エミッタ領域よりも低い不純物濃度を有する前記第１導電型のホールバリア領域；
   （ｄ７）前記線状インアクティブセル領域において、前記第１主面側表面領域のほぼ全面に設けられ前記第２導電型のフローティング領域、
   ここで、この前記フローティング領域は、前記一対のトレンチの一方の下端部を覆い、その深さは、前記一対のトレンチの一方の深さよりも深く、
   前記ホールバリア領域は、前記フローティング領域よりも浅く、前記ドリフト領域と接触しており、
   前記ホールバリア領域と前記ドリフト領域との境界は、前記一対のトレンチの一方の下端部より深い領域を有する。
2. 請求項１項の半導体装置において、
   前記ホールバリア領域と前記ドリフト領域との境界は、前記フローティング領域と前記ドリフト領域との境界より浅い。
3. 請求項１項の半導体装置において、
   前記ホールバリア領域の下端は、前記フローティング領域の下端より浅い。
4. 請求項１項の半導体装置において、
   前記ホールバリア領域の下端は、前記一対のトレンチの一方の下端部より深い領域を有する。
5. 請求項１〜４項の半導体装置において、
   前記一対のトレンチの各トレンチの幅は、０．８マイクロメートル以下である。
6. 請求項１〜５項の半導体装置において、
   前記セル領域の外部周辺には前記第２導電型のフローティングフィールドリングが形成されており、
   前記フローティング領域の深さは、前記フローティングフィールドリングの深さと同じである。
7. 請求項１〜６項の半導体装置において、
   前記一対の線状トレンチゲート電極の各線状トレンチゲート電極の両側のゲート絶縁膜の厚さは実質的に同一である。
8. 請求項１〜７項の半導体装置において、
   平面視において、前記線状アクティブセル領域の幅は、前記線状インアクティブセル領域の幅よりも狭い。
9. 請求項１〜８項の半導体装置において、
   前記エミッタ領域は、平面視において、前記線状トレンチゲート電極が延在する方向に沿って形成されている。
10. 請求項１〜６項の半導体装置は更に、
    前記線状アクティブセル領域内に設けられ、且つ、前記エミッタ領域を有するアクティブセクションと、
    前記線状アクティブセル領域内に設けられ、前記エミッタ領域を有さず、且つ、その長さ方向に於いて前記アクティブセクションによって区切られたインアクティブセクションとを有する。
11. 請求項１０項の半導体装置は更に、
    前記線状インアクティブセル領域において、前記フローティング領域の前記第１主面側表面領域に設けられ、且つ、前記ドリフト領域より高い不純物濃度を有する前記第１導電型の不純物領域を有する。
12. 請求項１１項の半導体装置は更に、
    前記線状インアクティブセル領域内に設けられ、且つ、前記不純物領域を有するフローティング領域形成セクションと、
    前記線状インアクティブセル領域内に設けられ、前記不純物領域を有さず、且つ、その長さ方向に於いて前記フローティング領域形成セクションによって区切られたフローティング領域非形成セクションとを有する。
13. 請求項１０項の半導体装置において、
    各線状アクティブセル領域は、その長さ方向列を成す複数のブロックを有し、各ブロックは、
    前記アクティブセクションを有するアクティブサブブロックと、
    前記インアクティブセクションを有するインアクティブサブブロックと、
    前記一対の線状トレンチゲート電極間を連結し、且つ、前記アクティブサブブロックおよび前記インアクティブサブブロックを分離する連結トレンチゲート電極と、
    前記インアクティブサブブロックには設けられず、且つ、前記アクティブサブブロックに設けられたエミッタコンタクト部とを有する。
14. 請求項１３項の半導体装置において、
    前記アクティブセクションは、平面視において、前記アクティブサブブロックの一部に設けられている。
15. 請求項１３項の半導体装置において、
    前記アクティブセクションは、平面視において、前記アクティブサブブロックの全域に設けられている。
16. 請求項１３〜１５項の半導体装置は更に、
    前記線状インアクティブセル領域において、前記フローティング領域の前記第１主面側表面領域に設けられ、且つ、前記ドリフト領域より高い不純物濃度を有する前記第１導電型の不純物領域を有する。
17. 請求項１〜１６項の半導体装置は更に、
    前記半導体基板の前記第１の主面上に設けられ、且つ、前記エミッタ領域と電気的に接続するメタルエミッタ電極と、
    前記セル領域の最外側に設けられ、前記線状アクティブセル領域と同一方向に延在し、
    且つ、前記メタルエミッタ電極とのコンタクト部を有する線状ダミーセル領域と、
    前記ドリフト領域の前記第１主面側表面領域において、平面的に見て、前記セル領域の周辺を囲むように前記線状ダミーセル領域の外側に設けられ、且つ、前記メタルエミッタ電極とのコンタクト部を有する前記第２導電型のセル周辺接合領域を有する。
18. 請求項１７項の半導体装置において、
    前記線状ダミーセル領域は、前記エミッタ領域を有さない以外、前記線状アクティブセル領域と同一の構造を有する。
19. 請求項１８項の半導体装置において、
    前記セル周辺接合領域は、前記線状ダミーセル領域の内部まで延在している。

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