JP2000269520A - 高耐圧型半導体装置 - Google Patents
高耐圧型半導体装置Info
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Abstract
(57)【要約】
【課題】接合終端構造において有効にＲＦＰ効果を利用
でき、静耐圧特性、動耐圧特性両者に充分なマージンを
得る高耐圧型半導体装置を提供する。 【解決手段】Ｎ型基板１１に形成された高耐圧素子の主
接合領域周辺のＰ型層１２と終端の高濃度Ｎ+ 型チャネ
ルストッパ層１３との間の基板表面上に半導電性膜１４
が形成され、その上にはＰ型層１２からＮ+ 型チャネル
ストッパ層１３の方向に、ノンドープのポリシリコン膜
（第１膜１８ａ）と、不純物がドーピングされたポリシ
リコン膜（第２膜１８ｂ）が交互に規則正しく形成され
その上に絶縁膜１５が形成されている。絶縁膜１５上に
Ｐ型層１２と接続される電極１６と、チャネルストッパ
層１３と接続される電極１７が形成されている。Ｎ型基
板１１の裏面には高濃度のＮ+ 型層１９に接続される電
極２０が形成されている。
でき、静耐圧特性、動耐圧特性両者に充分なマージンを
得る高耐圧型半導体装置を提供する。 【解決手段】Ｎ型基板１１に形成された高耐圧素子の主
接合領域周辺のＰ型層１２と終端の高濃度Ｎ+ 型チャネ
ルストッパ層１３との間の基板表面上に半導電性膜１４
が形成され、その上にはＰ型層１２からＮ+ 型チャネル
ストッパ層１３の方向に、ノンドープのポリシリコン膜
（第１膜１８ａ）と、不純物がドーピングされたポリシ
リコン膜（第２膜１８ｂ）が交互に規則正しく形成され
その上に絶縁膜１５が形成されている。絶縁膜１５上に
Ｐ型層１２と接続される電極１６と、チャネルストッパ
層１３と接続される電極１７が形成されている。Ｎ型基
板１１の裏面には高濃度のＮ+ 型層１９に接続される電
極２０が形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、大電力駆動の高耐
圧型半導体装置に係り、特にその接合終端構造の改良に
関する。
圧型半導体装置に係り、特にその接合終端構造の改良に
関する。
【０００２】
【従来の技術】高耐圧のダイオードやバイポーラトラジ
スタ、パワーＭＯＳＦＥＴ、ＩＧＢＴ等の高耐圧型半導
体装置の接合終端部に関し、パッシベーション膜として
半導電性膜を直接素子基板表面とコンタクトする構造を
用いる技術がある。これにより、上記接合終端部におけ
る表面電界緩和効果を高め、高耐圧型半導体装置スイッ
チオフ時の逆電圧印加時における空乏層の伸びを均一化
するなど、耐圧特性の向上、動作安定化を図っている。
スタ、パワーＭＯＳＦＥＴ、ＩＧＢＴ等の高耐圧型半導
体装置の接合終端部に関し、パッシベーション膜として
半導電性膜を直接素子基板表面とコンタクトする構造を
用いる技術がある。これにより、上記接合終端部におけ
る表面電界緩和効果を高め、高耐圧型半導体装置スイッ
チオフ時の逆電圧印加時における空乏層の伸びを均一化
するなど、耐圧特性の向上、動作安定化を図っている。
【０００３】図７は、従来の高耐圧型半導体装置の接合
終端部を示す断面図である。Ｎ型基板１０１に、高耐圧
素子の素子領域周辺のＰ型層１０２と、Ｐ型層１０２を
所定距離隔てて取り囲むように終端の高濃度Ｎ+ 型チャ
ネルストッパ層１０３が形成されている。Ｐ型層１０２
とチャネルストッパ層１０３との間の基板表面上に半導
電性膜１０４が形成されている。
終端部を示す断面図である。Ｎ型基板１０１に、高耐圧
素子の素子領域周辺のＰ型層１０２と、Ｐ型層１０２を
所定距離隔てて取り囲むように終端の高濃度Ｎ+ 型チャ
ネルストッパ層１０３が形成されている。Ｐ型層１０２
とチャネルストッパ層１０３との間の基板表面上に半導
電性膜１０４が形成されている。
【０００４】半導電性膜１０４はＳｉＯ2 等の絶縁膜１
０５で覆われ、その上にＰ型層１０２と接続される電極
１０６と、Ｎ+ 型チャネルストッパ層１０３と接続され
る電極１０７が形成されている。なお、電極１０６と１
０７は充分な絶縁距離が保たれる。Ｎ型基板１０１の裏
面には高濃度のＮ+ 型層１０９及びこのＮ+ 型層１０９
に接続される電極１１０が形成されている。
０５で覆われ、その上にＰ型層１０２と接続される電極
１０６と、Ｎ+ 型チャネルストッパ層１０３と接続され
る電極１０７が形成されている。なお、電極１０６と１
０７は充分な絶縁距離が保たれる。Ｎ型基板１０１の裏
面には高濃度のＮ+ 型層１０９及びこのＮ+ 型層１０９
に接続される電極１１０が形成されている。
【０００５】例えば、上記構成における耐圧試験時、動
作状態から遮断状態で電極１０６は０Ｖ、電極１０７
は、裏面の電極１１０と同電位になり、例えば３０００
Ｖ印加される。このとき、Ｐ型層１０２に対する空乏層
の過渡的な伸びは、半導電性膜１０４による表面電界緩
和効果及び電極１０６，１０７によるメタルフィールド
プレートの作用により、均一化されるようになる。
作状態から遮断状態で電極１０６は０Ｖ、電極１０７
は、裏面の電極１１０と同電位になり、例えば３０００
Ｖ印加される。このとき、Ｐ型層１０２に対する空乏層
の過渡的な伸びは、半導電性膜１０４による表面電界緩
和効果及び電極１０６，１０７によるメタルフィールド
プレートの作用により、均一化されるようになる。
【０００６】ところが、３０００Ｖを越える耐圧を要求
する試験になると、素子遮断状態で静的な電圧をかける
静的耐圧特性に関しては所望の値を維持できるが、素子
遮断状態で、電流を強制的に流す動的耐圧特性（ＳＵＳ
耐圧）に関しては、耐圧が低下する傾向にあるという問
題が発生した。
する試験になると、素子遮断状態で静的な電圧をかける
静的耐圧特性に関しては所望の値を維持できるが、素子
遮断状態で、電流を強制的に流す動的耐圧特性（ＳＵＳ
耐圧）に関しては、耐圧が低下する傾向にあるという問
題が発生した。
【０００７】上記問題の起きる原因は、素子表面付近の
空乏層の過渡的な伸びが阻害され、半導電性膜の持つ電
界緩和効果のマージンを超えた電界集中が発生すること
による。
空乏層の過渡的な伸びが阻害され、半導電性膜の持つ電
界緩和効果のマージンを超えた電界集中が発生すること
による。
【０００８】そこで、図８に示すように、例えば上記図
７の構成において、半導電性膜１０４上にこの半導電性
膜よりも抵抗率が低い（２桁くらい低い）ポリシリコン
１０８（ノンドープのポリシリコン）を付加する構造が
採用された。この構成は、ポリシリコン１０８に静電的
に発生する等電位面を利用するポリシリコンのＲＦＰ
（Resistive Field Plate）効果により、上記動的耐圧
特性の低下を抑えるものである。
７の構成において、半導電性膜１０４上にこの半導電性
膜よりも抵抗率が低い（２桁くらい低い）ポリシリコン
１０８（ノンドープのポリシリコン）を付加する構造が
採用された。この構成は、ポリシリコン１０８に静電的
に発生する等電位面を利用するポリシリコンのＲＦＰ
（Resistive Field Plate）効果により、上記動的耐圧
特性の低下を抑えるものである。
【０００９】すなわち、空乏領域へのホールの侵入が多
少あっても、ポリシリコンの等電位面による支配的な影
響力で素子表面付近の空乏層の過渡的な伸びが均一にな
るように改善される。
少あっても、ポリシリコンの等電位面による支配的な影
響力で素子表面付近の空乏層の過渡的な伸びが均一にな
るように改善される。
【００１０】
【発明が解決しようとする課題】しかしながら、上記半
導電性膜上にポリシリコンを付加した接合終端構造で
も、形成したポリシリコンの局所的な膜質の違いによ
り、ポリシリコン内部の等電位面が不均一になる懸念が
ある。
導電性膜上にポリシリコンを付加した接合終端構造で
も、形成したポリシリコンの局所的な膜質の違いによ
り、ポリシリコン内部の等電位面が不均一になる懸念が
ある。
【００１１】図９は、上記ポリシリコン内部の等電位面
の乱れを表わす概念図である。ポリシリコンは例えばＣ
ＶＤ法等により形成され、局所的な膜質の違い（異状
面）１１５が発生することもある。この局所的な異状面
の影響で等電位面１１６は乱れ、その影響は広範囲に及
ぶ。この結果、有効なＲＦＰ効果を得ることができず、
動的な耐圧特性（ＳＵＳ耐圧）に対するマージンはまだ
低く、十分とはいえないものであった。
の乱れを表わす概念図である。ポリシリコンは例えばＣ
ＶＤ法等により形成され、局所的な膜質の違い（異状
面）１１５が発生することもある。この局所的な異状面
の影響で等電位面１１６は乱れ、その影響は広範囲に及
ぶ。この結果、有効なＲＦＰ効果を得ることができず、
動的な耐圧特性（ＳＵＳ耐圧）に対するマージンはまだ
低く、十分とはいえないものであった。
【００１２】本発明は、上記事情を考慮してなされたも
のであり、その課題は、接合終端構造においてＲＦＰ効
果をより有効に利用でき、もって静耐圧特性、動耐圧特
性両者に充分なマージンを得ることができる高耐圧型半
導体装置を提供することにある。
のであり、その課題は、接合終端構造においてＲＦＰ効
果をより有効に利用でき、もって静耐圧特性、動耐圧特
性両者に充分なマージンを得ることができる高耐圧型半
導体装置を提供することにある。
【００１３】
【課題を解決するための手段】この発明の高耐圧型半導
体装置は、Ｎ型半導体基板と、前記基板表面に選択的に
形成されたＰ型拡散層と、前記Ｐ型拡散層を取り囲みか
つ前記Ｐ型拡散層とは所定の間隔を有する前記基板より
高濃度のＮ型拡散層が存在し、少なくとも前記Ｐ型拡散
層と前記Ｎ型拡散層間の基板表面に半導電性膜、かつ前
記半導電性膜上に交互に配置された第１膜、第２膜とを
設けた接合終端構造とを具備したことを特徴とする。
体装置は、Ｎ型半導体基板と、前記基板表面に選択的に
形成されたＰ型拡散層と、前記Ｐ型拡散層を取り囲みか
つ前記Ｐ型拡散層とは所定の間隔を有する前記基板より
高濃度のＮ型拡散層が存在し、少なくとも前記Ｐ型拡散
層と前記Ｎ型拡散層間の基板表面に半導電性膜、かつ前
記半導電性膜上に交互に配置された第１膜、第２膜とを
設けた接合終端構造とを具備したことを特徴とする。
【００１４】この発明によれば、半導電性膜上に形成す
る第１膜及び第２膜により、ＲＦＰ効果ができるだけ有
効に作用する構成を設け、大電圧がかかったとき、接合
終端部の半導電性膜上に均一な等電位面を形成する。
る第１膜及び第２膜により、ＲＦＰ効果ができるだけ有
効に作用する構成を設け、大電圧がかかったとき、接合
終端部の半導電性膜上に均一な等電位面を形成する。
【００１５】
【発明の実施の形態】図１は、本発明の第１の実施形態
に係る高耐圧型半導体装置の接合終端部の構成を示す断
面図である。Ｎ型基板１１に、高耐圧素子の素子領域周
辺のＰ型層１２と、Ｐ型層１２を所定距離隔てて取り囲
むように終端の高濃度Ｎ+ 型チャネルストッパ層１３が
形成されている。Ｐ型層１２とチャネルストッパ層１３
との間の基板表面上に半導電性膜１４が形成されてい
る。
に係る高耐圧型半導体装置の接合終端部の構成を示す断
面図である。Ｎ型基板１１に、高耐圧素子の素子領域周
辺のＰ型層１２と、Ｐ型層１２を所定距離隔てて取り囲
むように終端の高濃度Ｎ+ 型チャネルストッパ層１３が
形成されている。Ｐ型層１２とチャネルストッパ層１３
との間の基板表面上に半導電性膜１４が形成されてい
る。
【００１６】半導電性膜１４は、通常、半導体より抵抗
が高く、抵抗率が１０7 〜１０13Ωｃｍである。半導電
性膜は、シリコンに少なくとも酸素、窒素、炭素のうち
いずれかが混入されたものである。ここでは、半導電性
膜１４は、例えばシリコンに酸素を混入したものを用い
る。
が高く、抵抗率が１０7 〜１０13Ωｃｍである。半導電
性膜は、シリコンに少なくとも酸素、窒素、炭素のうち
いずれかが混入されたものである。ここでは、半導電性
膜１４は、例えばシリコンに酸素を混入したものを用い
る。
【００１７】半導電性膜１４上には、Ｐ型層１２からＮ
+ 型チャネルストッパ層１３の方向に、ノンドープのポ
リシリコン膜でなる第１膜１８ａと、不純物がドーピン
グされたポリシリコン膜でなる第２膜１８ｂが交互にそ
れぞれ略所定の幅Ａ，Ｂ（Ａ≧Ｂ）を有して規則正しく
形成されている。
+ 型チャネルストッパ層１３の方向に、ノンドープのポ
リシリコン膜でなる第１膜１８ａと、不純物がドーピン
グされたポリシリコン膜でなる第２膜１８ｂが交互にそ
れぞれ略所定の幅Ａ，Ｂ（Ａ≧Ｂ）を有して規則正しく
形成されている。
【００１８】ここでは両端が第２膜１８ｂとなっている
が、この限りではなく、第１膜１８ａと第２膜１８ｂが
交互に配列されていればよい。しかし、後述する作用を
考慮すると、両端が不純物がドーピングされたポリシリ
コン膜でなる第２膜１８ｂの方がより好ましい。上記第
１膜は抵抗率が１０5 〜１０7 Ωｃｍ程度であり、上記
第２膜は抵抗率が１０-5〜１０1 Ωｃｍ程度である。
が、この限りではなく、第１膜１８ａと第２膜１８ｂが
交互に配列されていればよい。しかし、後述する作用を
考慮すると、両端が不純物がドーピングされたポリシリ
コン膜でなる第２膜１８ｂの方がより好ましい。上記第
１膜は抵抗率が１０5 〜１０7 Ωｃｍ程度であり、上記
第２膜は抵抗率が１０-5〜１０1 Ωｃｍ程度である。
【００１９】半導電性膜１４は、これら第１膜１８ａと
第２膜１８ｂの配列構成上を含めてＳｉＯ2 等の絶縁膜
１５で覆われている。絶縁膜１５上にＰ型層１２と接続
される電極１６と、Ｎ+ 型チャネルストッパ層１３と接
続される電極１７が形成されている。なお、電極１６と
１７は充分な絶縁距離が保たれる。Ｎ型基板１１の裏面
には高濃度のＮ+ 型層１９及びこのＮ+ 型層１９に接続
される電極２０が形成されている。
第２膜１８ｂの配列構成上を含めてＳｉＯ2 等の絶縁膜
１５で覆われている。絶縁膜１５上にＰ型層１２と接続
される電極１６と、Ｎ+ 型チャネルストッパ層１３と接
続される電極１７が形成されている。なお、電極１６と
１７は充分な絶縁距離が保たれる。Ｎ型基板１１の裏面
には高濃度のＮ+ 型層１９及びこのＮ+ 型層１９に接続
される電極２０が形成されている。
【００２０】例えば、上記構成における耐圧特性試験
時、動作状態から遮断状態で電極１６は０Ｖ、電極１７
は、裏面の電極２０と同電位になり例えば３０００Ｖ印
加される。このとき、Ｐ型層１２に対する空乏層の過渡
的な伸びは、次の作用により均一化が図られる。
時、動作状態から遮断状態で電極１６は０Ｖ、電極１７
は、裏面の電極２０と同電位になり例えば３０００Ｖ印
加される。このとき、Ｐ型層１２に対する空乏層の過渡
的な伸びは、次の作用により均一化が図られる。
【００２１】まず、半導電性膜１４による表面電界緩和
効果及び半導電性膜１４の一部上を絶縁膜を介して覆う
電極１６，１７によるメタルフィールドプレートの作
用、さらには、第１膜１８ａ、第２膜１８ｂに静電的に
発生する等電位面を利用するＲＦＰ（Resistive Field
Plate）効果である。これにより、動的耐圧特性（ＳＵ
Ｓ耐圧）の低下をも抑える。
効果及び半導電性膜１４の一部上を絶縁膜を介して覆う
電極１６，１７によるメタルフィールドプレートの作
用、さらには、第１膜１８ａ、第２膜１８ｂに静電的に
発生する等電位面を利用するＲＦＰ（Resistive Field
Plate）効果である。これにより、動的耐圧特性（ＳＵ
Ｓ耐圧）の低下をも抑える。
【００２２】図２は、本発明の第１の実施形態に係るポ
リシリコン内部の等電位面の乱れを表わす概念図であ
る。局所的な膜質の違い（異状面）２１の発生があった
としても、本発明では第１膜１８ａ、第２膜１８ｂの構
成によって、ＲＦＰ（Resistive Field plate）効果を
最大限活用できる。
リシリコン内部の等電位面の乱れを表わす概念図であ
る。局所的な膜質の違い（異状面）２１の発生があった
としても、本発明では第１膜１８ａ、第２膜１８ｂの構
成によって、ＲＦＰ（Resistive Field plate）効果を
最大限活用できる。
【００２３】すなわち、ドーピングされたポリシリコン
である第２膜１８ｂがポリシリコンの等電位面２２を修
正することができるため、等電位面２２に乱れが生じた
としても最小限に留めることができる。第１膜１８ａと
第２膜１８ｂの形成はピッチが狭い方が等電位面２２の
乱れを最小限に留めることができる。
である第２膜１８ｂがポリシリコンの等電位面２２を修
正することができるため、等電位面２２に乱れが生じた
としても最小限に留めることができる。第１膜１８ａと
第２膜１８ｂの形成はピッチが狭い方が等電位面２２の
乱れを最小限に留めることができる。
【００２４】上記構成によれば、ポリシリコンの等電位
面の乱れがあったとしても、それを最小限に留める作用
を備え、３０００Ｖよりも大きい動的な耐圧特性試験に
も、ポリシリコンの等電位面による支配的な影響力で素
子表面付近の空乏層の過渡的な伸びが均一になるように
改善される。
面の乱れがあったとしても、それを最小限に留める作用
を備え、３０００Ｖよりも大きい動的な耐圧特性試験に
も、ポリシリコンの等電位面による支配的な影響力で素
子表面付近の空乏層の過渡的な伸びが均一になるように
改善される。
【００２５】これにより、ＲＦＰ効果を有効利用でき、
静耐圧特性、動耐圧特性両者に充分なマージンを得るこ
とのできる高耐圧型半導体装置の構成が期待できる。ま
た、図示しないが、上記構成にさらに、半導電性膜１４
下の基板表面に選択的に低濃度のＰ- 拡散層を設けるＲ
ＥＳＵＲＦ（Reduced Surface Field）技術を付加して
も、耐圧特性向上に寄与する。
静耐圧特性、動耐圧特性両者に充分なマージンを得るこ
とのできる高耐圧型半導体装置の構成が期待できる。ま
た、図示しないが、上記構成にさらに、半導電性膜１４
下の基板表面に選択的に低濃度のＰ- 拡散層を設けるＲ
ＥＳＵＲＦ（Reduced Surface Field）技術を付加して
も、耐圧特性向上に寄与する。
【００２６】なお、この実施形態では上記第１膜１８ａ
及び第２膜１８ｂは、電極１６，１７と電気的に接続さ
れていない構成を示したが、電極１６とは電気的に接続
されていたとしても問題ない（これに対し電極１７とは
電気的に接続されてはならない）。
及び第２膜１８ｂは、電極１６，１７と電気的に接続さ
れていない構成を示したが、電極１６とは電気的に接続
されていたとしても問題ない（これに対し電極１７とは
電気的に接続されてはならない）。
【００２７】図３は、本発明の第２の実施形態に係る高
耐圧型半導体装置の接合終端部の構成を示す断面図であ
る。図１と同様の箇所には同一の符号を付し、その説明
は省略する。図１に比べて異なる構成は、半導電性膜１
４上の第１膜２７と第２膜２８の構成である。
耐圧型半導体装置の接合終端部の構成を示す断面図であ
る。図１と同様の箇所には同一の符号を付し、その説明
は省略する。図１に比べて異なる構成は、半導電性膜１
４上の第１膜２７と第２膜２８の構成である。
【００２８】半導電性膜１４上には、Ｐ型層１２からＮ
+ 型チャネルストッパ層１３の方向に、酸化膜でなる第
１膜２７と、不純物がドーピングされたポリシリコン膜
でなる第２膜２８が交互に規則正しくそれぞれ所定の幅
Ｃ，Ｄ（Ｃ≧Ｄ）を有して形成されている。上記第２膜
は抵抗率が１０-5〜１０1 Ωｃｍ程度である。
+ 型チャネルストッパ層１３の方向に、酸化膜でなる第
１膜２７と、不純物がドーピングされたポリシリコン膜
でなる第２膜２８が交互に規則正しくそれぞれ所定の幅
Ｃ，Ｄ（Ｃ≧Ｄ）を有して形成されている。上記第２膜
は抵抗率が１０-5〜１０1 Ωｃｍ程度である。
【００２９】ここでは両端が第２膜２８となっている
が、この限りではなく、第１膜２７と第２膜２８が交互
に配列されていればよい。しかし、後述する作用を考慮
すると、両端が不純物がドーピングされたポリシリコン
膜でなる第２膜２８の方がより好ましい。
が、この限りではなく、第１膜２７と第２膜２８が交互
に配列されていればよい。しかし、後述する作用を考慮
すると、両端が不純物がドーピングされたポリシリコン
膜でなる第２膜２８の方がより好ましい。
【００３０】上記構成によっても、半導電性膜１４によ
る表面電界緩和効果及び電極１６，１７によるメタルフ
ィールドプレートの作用、さらには、第１膜２７、第２
膜２８に静電的に発生する等電位面を利用するＲＦＰ
（Resistive Field Plate）効果により、動的耐圧特性
の低下をも抑える。
る表面電界緩和効果及び電極１６，１７によるメタルフ
ィールドプレートの作用、さらには、第１膜２７、第２
膜２８に静電的に発生する等電位面を利用するＲＦＰ
（Resistive Field Plate）効果により、動的耐圧特性
の低下をも抑える。
【００３１】すなわち、この第２の実施形態では、絶縁
膜である第１膜２７と、ドーピングされたポリシリコン
である第２膜２８による、半導電性膜１４上の容量結合
構成により、ＲＦＰ効果が活用できる。これにより、半
導電性膜１４上に均一な等電位面を形成することができ
る。
膜である第１膜２７と、ドーピングされたポリシリコン
である第２膜２８による、半導電性膜１４上の容量結合
構成により、ＲＦＰ効果が活用できる。これにより、半
導電性膜１４上に均一な等電位面を形成することができ
る。
【００３２】第１膜２７と第２膜２８の形成は、上記容
量結合によるＲＦＰ効果が作用するピッチを有して形成
されるべきであり、ピッチがある程度狭い方がＲＦＰ効
果が作用しやすい。絶縁物による容量結合としたこと
で、第１の実施形態よりもリーク電流を抑えることがで
きる。
量結合によるＲＦＰ効果が作用するピッチを有して形成
されるべきであり、ピッチがある程度狭い方がＲＦＰ効
果が作用しやすい。絶縁物による容量結合としたこと
で、第１の実施形態よりもリーク電流を抑えることがで
きる。
【００３３】上記構成によれば、容量結合による均一な
等電位面を形成できるため、３０００Ｖよりも大きい動
的な耐圧特性試験にも、ポリシリコンの等電位面による
支配的な影響力で素子表面付近の空乏層の過渡的な伸び
が均一になるように改善される。
等電位面を形成できるため、３０００Ｖよりも大きい動
的な耐圧特性試験にも、ポリシリコンの等電位面による
支配的な影響力で素子表面付近の空乏層の過渡的な伸び
が均一になるように改善される。
【００３４】これにより、ＲＦＰ効果を有効利用でき、
静耐圧特性、動耐圧特性両者に充分なマージンを得るこ
とのできる高耐圧型半導体装置の構成が期待できる。ま
た、図示しないが、上記構成にさらに、半導電性膜１４
下の基板表面に選択的に低濃度のＰ- 拡散層を設けるＲ
ＥＳＵＲＦ（Reduced Surface Field）技術を付加して
も、耐圧特性向上に寄与する。
静耐圧特性、動耐圧特性両者に充分なマージンを得るこ
とのできる高耐圧型半導体装置の構成が期待できる。ま
た、図示しないが、上記構成にさらに、半導電性膜１４
下の基板表面に選択的に低濃度のＰ- 拡散層を設けるＲ
ＥＳＵＲＦ（Reduced Surface Field）技術を付加して
も、耐圧特性向上に寄与する。
【００３５】なお、この実施形態では上記第１膜２７及
び第２膜２８は、電極１６，１７と電気的に接続されて
いない構成を示したが、電極１６や電極１７と電気的に
接続されていたとしても問題ない。
び第２膜２８は、電極１６，１７と電気的に接続されて
いない構成を示したが、電極１６や電極１７と電気的に
接続されていたとしても問題ない。
【００３６】図４は、本発明の前記第１の実施形態に係
る接合終端構造を有する具体例として、高耐圧ダイオー
ドの構成を示す断面図である。製造方法を踏まえて説明
する。
る接合終端構造を有する具体例として、高耐圧ダイオー
ドの構成を示す断面図である。製造方法を踏まえて説明
する。
【００３７】Ｎ型半導体基板（比抵抗ρ＝１７０Ωｃ
ｍ、厚さ６２５μｍ）４１の主表面に選択的にＰ型のア
ノード層４２とデバイス外周のＮ型のチャネルストッパ
層４３を形成する。両者の形成は共にイオン注入と拡散
技術を利用する。前者（４２）はイオン注入条件を、イ
オン種Ｂ（ボロン）、加速電圧６０ｋｅＶ、ドーズ量１
×１０14ｃｍ-2、拡散条件を窒素雰囲気で拡散温度１１
５０℃、拡散時間６０分とし、また、後者（４３）はイ
オン注入条件を、イオン種Ａｓ（砒素）、加速電圧４０
ｋｅＶ、ドーズ量５×１０15ｃｍ-2、拡散条件を酸素雰
囲気で拡散温度１０００℃、拡散時間２０分とした。
ｍ、厚さ６２５μｍ）４１の主表面に選択的にＰ型のア
ノード層４２とデバイス外周のＮ型のチャネルストッパ
層４３を形成する。両者の形成は共にイオン注入と拡散
技術を利用する。前者（４２）はイオン注入条件を、イ
オン種Ｂ（ボロン）、加速電圧６０ｋｅＶ、ドーズ量１
×１０14ｃｍ-2、拡散条件を窒素雰囲気で拡散温度１１
５０℃、拡散時間６０分とし、また、後者（４３）はイ
オン注入条件を、イオン種Ａｓ（砒素）、加速電圧４０
ｋｅＶ、ドーズ量５×１０15ｃｍ-2、拡散条件を酸素雰
囲気で拡散温度１０００℃、拡散時間２０分とした。
【００３８】次に、主表面全面に常圧ＣＶＤ法により、
厚さ４００ｎｍの酸化膜（図示せず）を形成した後、ア
ノード層４２とチャネルストッパ層４３間の酸化膜を選
択的にエッチングした。次に、減圧ＣＶＤ法により、
１．５μｍの半導電性膜４４を成膜温度７００℃で生成
した後、１００ｎｍのノンドープのポリシリコン（４５
１）を堆積した。
厚さ４００ｎｍの酸化膜（図示せず）を形成した後、ア
ノード層４２とチャネルストッパ層４３間の酸化膜を選
択的にエッチングした。次に、減圧ＣＶＤ法により、
１．５μｍの半導電性膜４４を成膜温度７００℃で生成
した後、１００ｎｍのノンドープのポリシリコン（４５
１）を堆積した。
【００３９】次に、上記ポリシリコンに対し、レジスト
マスクを形成するなどしてアノード層４２からチャネル
ストッパ層４３の方向に略等間隔にイオン注入によるド
ーピングを行った。これにより、半導電性膜４４上にノ
ンドープのポリシリコンである第１膜４５ａと、ドーピ
ングされたポリシリコンである第２膜４５ｂが規則正し
く交互に配置された構造にした。
マスクを形成するなどしてアノード層４２からチャネル
ストッパ層４３の方向に略等間隔にイオン注入によるド
ーピングを行った。これにより、半導電性膜４４上にノ
ンドープのポリシリコンである第１膜４５ａと、ドーピ
ングされたポリシリコンである第２膜４５ｂが規則正し
く交互に配置された構造にした。
【００４０】次に、アノード層４２とチャネルストッパ
層４３間に存在するポリシリコン（４５ａ，４５ｂ）と
半導電性膜４４以外のポリシリコンと半導電性膜を選択
的に除去した。その後、常圧ＣＶＤ法により酸化膜４７
を生成し、９５０℃のゲッター（リンガラス層等を堆積
して酸化膜表面の汚染物質を吸収−除去）を行った。
層４３間に存在するポリシリコン（４５ａ，４５ｂ）と
半導電性膜４４以外のポリシリコンと半導電性膜を選択
的に除去した。その後、常圧ＣＶＤ法により酸化膜４７
を生成し、９５０℃のゲッター（リンガラス層等を堆積
して酸化膜表面の汚染物質を吸収−除去）を行った。
【００４１】次に、アノード層４２とアノード電極４
９、チャネルストッパ層４３とチャネルストッパ電極５
０がコンタクトする部分の酸化膜４７を選択的にエッチ
ングし、各電極を形成した。各電極４９，５０はアルミ
ニウム電極とした。最後に基板裏面のカソード層４８と
接続されるカソード電極５１をアルミニウムにより形成
した。
９、チャネルストッパ層４３とチャネルストッパ電極５
０がコンタクトする部分の酸化膜４７を選択的にエッチ
ングし、各電極を形成した。各電極４９，５０はアルミ
ニウム電極とした。最後に基板裏面のカソード層４８と
接続されるカソード電極５１をアルミニウムにより形成
した。
【００４２】なお、上記第１膜４５ａ及び第２膜４５ｂ
は、アノード電極４９，チャネルストッパ電極５０と電
気的に接続されていない構成を示したが、アノード電極
４９とは電気的に接続されていても問題ない（これに対
しチャネルストッパ電極５０とは電気的に接続されては
ならない）。
は、アノード電極４９，チャネルストッパ電極５０と電
気的に接続されていない構成を示したが、アノード電極
４９とは電気的に接続されていても問題ない（これに対
しチャネルストッパ電極５０とは電気的に接続されては
ならない）。
【００４３】上記構成によれば、ポリシリコンの局所的
な膜質の違いによって、ポリシリコン中の等電位面が乱
されたとしても、ドーピングされたポリシリコンである
第２膜４５２がポリシリコンの等電位面を修正すること
ができるため、等電位面の乱れを最小限に留めることが
できる。すなわち、半導電性膜４４上のポリシリコンの
ＲＦＰ効果を最大限に活用できるため、静的な耐圧特性
はもとより、動的な耐圧特性に対するマージンを大幅に
向上させることができる。
な膜質の違いによって、ポリシリコン中の等電位面が乱
されたとしても、ドーピングされたポリシリコンである
第２膜４５２がポリシリコンの等電位面を修正すること
ができるため、等電位面の乱れを最小限に留めることが
できる。すなわち、半導電性膜４４上のポリシリコンの
ＲＦＰ効果を最大限に活用できるため、静的な耐圧特性
はもとより、動的な耐圧特性に対するマージンを大幅に
向上させることができる。
【００４４】図５は、本発明の前記第２の実施形態に係
る接合終端構造を有する具体例として、高耐圧ダイオー
ドの構成を示す断面図である。製造方法を踏まえて説明
する。
る接合終端構造を有する具体例として、高耐圧ダイオー
ドの構成を示す断面図である。製造方法を踏まえて説明
する。
【００４５】Ｎ型半導体基板（比抵抗ρ＝１７０Ωｃ
ｍ、厚さ６２５μｍ）６１の主表面に選択的にＰ型のア
ノード層６２とデバイス外周のＮ型のチャネルストッパ
層６３を形成する。両者の形成は共にイオン注入と拡散
技術を利用する。前者（６２）はイオン注入条件を、イ
オン種Ｂ（ボロン）、加速電圧６０ｋｅＶ、ドーズ量１
×１０14ｃｍ-2、拡散条件を窒素雰囲気で拡散温度１１
５０℃、拡散時間６０分とし、また、後者（６３）はイ
オン注入条件を、イオン種Ａｓ（砒素）、加速電圧４０
ｋｅＶ、ドーズ量５×１０15ｃｍ-2、拡散条件を酸素雰
囲気で拡散温度１０００℃、拡散時間２０分とした。
ｍ、厚さ６２５μｍ）６１の主表面に選択的にＰ型のア
ノード層６２とデバイス外周のＮ型のチャネルストッパ
層６３を形成する。両者の形成は共にイオン注入と拡散
技術を利用する。前者（６２）はイオン注入条件を、イ
オン種Ｂ（ボロン）、加速電圧６０ｋｅＶ、ドーズ量１
×１０14ｃｍ-2、拡散条件を窒素雰囲気で拡散温度１１
５０℃、拡散時間６０分とし、また、後者（６３）はイ
オン注入条件を、イオン種Ａｓ（砒素）、加速電圧４０
ｋｅＶ、ドーズ量５×１０15ｃｍ-2、拡散条件を酸素雰
囲気で拡散温度１０００℃、拡散時間２０分とした。
【００４６】次に、主表面全面に常圧ＣＶＤ法により、
厚さ４００ｎｍの酸化膜（図示せず）を形成した後、ア
ノード層６２とチャネルストッパ層６３間の酸化膜を選
択的にエッチングした。次に、減圧ＣＶＤ法により、
１．５μｍの半導電性膜６４を成膜温度７００℃で生成
した後、１００ｎｍのポリシリコンを堆積した。
厚さ４００ｎｍの酸化膜（図示せず）を形成した後、ア
ノード層６２とチャネルストッパ層６３間の酸化膜を選
択的にエッチングした。次に、減圧ＣＶＤ法により、
１．５μｍの半導電性膜６４を成膜温度７００℃で生成
した後、１００ｎｍのポリシリコンを堆積した。
【００４７】次に、上記ポリシリコンに対し、イオン注
入によるドーピングを行った。その後、フォトリソグラ
フィ技術を用いるなどしてアノード層６２からチャネル
ストッパ層６３の方向に略等間隔の環状のポリシリコン
（６５）が残るように選択的にエッチングした。その
後、エッチングした凹部を埋めるように常圧ＣＶＤ法に
より酸化膜６７を生成し、９５０℃のゲッターを行っ
た。これにより、半導電性膜６４上に酸化膜（６７）で
ある第１膜６７ａと、ドーピングされたポリシリコンで
ある第２膜６５が規則正しく交互に配置された構造にし
た。
入によるドーピングを行った。その後、フォトリソグラ
フィ技術を用いるなどしてアノード層６２からチャネル
ストッパ層６３の方向に略等間隔の環状のポリシリコン
（６５）が残るように選択的にエッチングした。その
後、エッチングした凹部を埋めるように常圧ＣＶＤ法に
より酸化膜６７を生成し、９５０℃のゲッターを行っ
た。これにより、半導電性膜６４上に酸化膜（６７）で
ある第１膜６７ａと、ドーピングされたポリシリコンで
ある第２膜６５が規則正しく交互に配置された構造にし
た。
【００４８】次に、アノード層６２とアノード電極６
９、チャネルストッパ層６３とチャネルストッパ電極７
０がコンタクトする部分の酸化膜６７を選択的にエッチ
ングし、各電極を形成した。各電極６９，７０はアルミ
ニウム電極とした。最後に基板裏面のカソード層６８と
接続されるカソード電極７１をアルミニウムにより形成
した。
９、チャネルストッパ層６３とチャネルストッパ電極７
０がコンタクトする部分の酸化膜６７を選択的にエッチ
ングし、各電極を形成した。各電極６９，７０はアルミ
ニウム電極とした。最後に基板裏面のカソード層６８と
接続されるカソード電極７１をアルミニウムにより形成
した。
【００４９】なお、上記第１膜６７ａ及び第２膜６５
は、アノード電極６９，チャネルストッパ電極７０と電
気的に接続されていない構成を示したが、アノード電極
６９、チャネルストッパ電極７０とは電気的に接続され
ていても問題ない。
は、アノード電極６９，チャネルストッパ電極７０と電
気的に接続されていない構成を示したが、アノード電極
６９、チャネルストッパ電極７０とは電気的に接続され
ていても問題ない。
【００５０】上記構成によれば、酸化膜である第１膜６
７ａと、ドーピングされたポリシリコンである第２膜６
５の容量容量結合による均一な等電位面を形成できる。
この結果、半導電性膜４４上のポリシリコンのＲＦＰ効
果を有効利用でき、静的な耐圧特性はもとより、動的な
耐圧特性に対するマージンを大幅に向上させることがで
きる。
７ａと、ドーピングされたポリシリコンである第２膜６
５の容量容量結合による均一な等電位面を形成できる。
この結果、半導電性膜４４上のポリシリコンのＲＦＰ効
果を有効利用でき、静的な耐圧特性はもとより、動的な
耐圧特性に対するマージンを大幅に向上させることがで
きる。
【００５１】なお、上記第１、第２の実施形態に関する
具体例では、ダイオードを題材に説明したが、これに限
らず、高耐圧のバイポーラトランジスタ、パワーＭＯＳ
ＦＥＴ、ＩＧＢＴ他の各高耐圧パワーデバイスにおける
接合終端構造にも適用できる。
具体例では、ダイオードを題材に説明したが、これに限
らず、高耐圧のバイポーラトランジスタ、パワーＭＯＳ
ＦＥＴ、ＩＧＢＴ他の各高耐圧パワーデバイスにおける
接合終端構造にも適用できる。
【００５２】例えば、図６は、ＩＧＢＴにおける接合終
端構造を示す断面構成図である。ここでは第１の実施形
態を適用するが、もちろん第２の実施形態でも適用可能
である。
端構造を示す断面構成図である。ここでは第１の実施形
態を適用するが、もちろん第２の実施形態でも適用可能
である。
【００５３】Ｎ型基板８０に形成された主接合領域に
は、エミッタ電極Ｅと接続されるＰ型層８１及び基板よ
り高濃度のＮ+ 型層８２の領域が複数ストライプ状に形
成されている（ストライプ形エミッタ）。このストライ
プ形エミッタ間において、Ｎ型基板表面を隔てるＮ+ 型
層８２相互間を跨ぐように図示しない絶縁膜を介してゲ
ート電極Ｇが設けられる。また、上記主面に対し裏面に
はコレクタ電極Ｃとつながる高濃度Ｐ+ 型層８３が形成
されている。
は、エミッタ電極Ｅと接続されるＰ型層８１及び基板よ
り高濃度のＮ+ 型層８２の領域が複数ストライプ状に形
成されている（ストライプ形エミッタ）。このストライ
プ形エミッタ間において、Ｎ型基板表面を隔てるＮ+ 型
層８２相互間を跨ぐように図示しない絶縁膜を介してゲ
ート電極Ｇが設けられる。また、上記主面に対し裏面に
はコレクタ電極Ｃとつながる高濃度Ｐ+ 型層８３が形成
されている。
【００５４】素子領域周辺において、基板表面にはエミ
ッタ電極Ｅと同電位にされるＰ型層８４とこれにつなが
る高濃度Ｐ+ 型ガードリング層８５が設けられている。
さらに、ガードリング層８５から、終端の高濃度Ｎ+ 型
チャネルストッパ層８６に向かって基板表面にＰ型層８
４より低濃度のＰ- 型のＲＥＳＵＲＦ層８７が設けられ
ている。このＲＥＳＵＲＦ層８７はＮ+ 型チャネルスト
ッパ層８６とは離間している。
ッタ電極Ｅと同電位にされるＰ型層８４とこれにつなが
る高濃度Ｐ+ 型ガードリング層８５が設けられている。
さらに、ガードリング層８５から、終端の高濃度Ｎ+ 型
チャネルストッパ層８６に向かって基板表面にＰ型層８
４より低濃度のＰ- 型のＲＥＳＵＲＦ層８７が設けられ
ている。このＲＥＳＵＲＦ層８７はＮ+ 型チャネルスト
ッパ層８６とは離間している。
【００５５】半導電性膜８８は、Ｐ+ 型ガードリング層
８５と終端の高濃度Ｎ+ 型チャネルストッパ層８６との
間の基板表面上（ＲＥＳＵＲＦ層８７上を含む）に形成
されている。半導電性膜８８上には、ガードリング層８
５からＮ+ 型チャネルストッパ層８６の方向に、ノンド
ープのポリシリコン膜でなる第１膜８９ａと、不純物が
ドーピングされたポリシリコン膜でなる第２膜８９ｂが
交互に所定の幅（第１膜の幅≧第２膜の幅）を有してリ
ング状に形成されている。
８５と終端の高濃度Ｎ+ 型チャネルストッパ層８６との
間の基板表面上（ＲＥＳＵＲＦ層８７上を含む）に形成
されている。半導電性膜８８上には、ガードリング層８
５からＮ+ 型チャネルストッパ層８６の方向に、ノンド
ープのポリシリコン膜でなる第１膜８９ａと、不純物が
ドーピングされたポリシリコン膜でなる第２膜８９ｂが
交互に所定の幅（第１膜の幅≧第２膜の幅）を有してリ
ング状に形成されている。
【００５６】半導電性膜８８は、これら第１膜８９ａと
第２膜８９ｂの配列構成上を含めて絶縁膜９０で覆われ
ている。絶縁膜９０上にＰ型層８４及びＰ+ 型ガードリ
ング層８５と接続されエミッタ電極Ｅと繋がる電極９１
と、Ｎ+ 型チャネルストッパ層８６と接続される電極９
２が形成されている。なお、電極９１と９２は充分な絶
縁距離が保たれる。
第２膜８９ｂの配列構成上を含めて絶縁膜９０で覆われ
ている。絶縁膜９０上にＰ型層８４及びＰ+ 型ガードリ
ング層８５と接続されエミッタ電極Ｅと繋がる電極９１
と、Ｎ+ 型チャネルストッパ層８６と接続される電極９
２が形成されている。なお、電極９１と９２は充分な絶
縁距離が保たれる。
【００５７】このように、各高耐圧パワーデバイスにお
ける接合終端構造に本発明は適用でき、ＲＦＰ効果を有
効利用でき、静耐圧特性、動耐圧特性両者に充分なマー
ジンを得ることができる。
ける接合終端構造に本発明は適用でき、ＲＦＰ効果を有
効利用でき、静耐圧特性、動耐圧特性両者に充分なマー
ジンを得ることができる。
【００５８】
【発明の効果】以上説明したように本発明によれば、接
合終端構造において、半導電性膜上に第１膜、第２膜か
らなるＲＦＰ効果をより有効に利用できる構成を形成し
たことにより、もって静耐圧特性、動耐圧特性両者に充
分なマージンを得ることができる高耐圧型半導体装置を
提供することができる。
合終端構造において、半導電性膜上に第１膜、第２膜か
らなるＲＦＰ効果をより有効に利用できる構成を形成し
たことにより、もって静耐圧特性、動耐圧特性両者に充
分なマージンを得ることができる高耐圧型半導体装置を
提供することができる。
【図１】本発明の第１の実施形態に係る、高耐圧型半導
体装置の接合終端部の構成を示す断面図。
体装置の接合終端部の構成を示す断面図。
【図２】本発明の第１の実施形態に係る、ポリシリコン
内部の等電位面の乱れを表わす概念図。
内部の等電位面の乱れを表わす概念図。
【図３】本発明の第２の実施形態に係る、高耐圧型半導
体装置の接合終端部の構成を示す断面図。
体装置の接合終端部の構成を示す断面図。
【図４】本発明の前記第１の実施形態に係る接合終端構
造を有する具体例として、高耐圧ダイオードの構成を示
す断面図。
造を有する具体例として、高耐圧ダイオードの構成を示
す断面図。
【図５】本発明の前記第２の実施形態に係る接合終端構
造を有する具体例として、高耐圧ダイオードの構成を示
す断面図。
造を有する具体例として、高耐圧ダイオードの構成を示
す断面図。
【図６】本発明を適用したＩＧＢＴにおける接合終端構
造を示す断面構成図。
造を示す断面構成図。
【図７】従来の高耐圧型半導体装置の接合終端部を示す
断面図。
断面図。
【図８】従来の高耐圧型半導体装置における接合終端部
の改良形態を示す断面図。
の改良形態を示す断面図。
【図９】図８の接合終端部に関するポリシリコン内部の
等電位面の乱れを表わす概念図。
等電位面の乱れを表わす概念図。
１１…Ｎ型基板 １２…Ｐ型層 １３…Ｎ+ 型チャネルストッパ層 １４…半導電性膜 １５…絶縁膜 １６，１７，２０…電極 １８ａ…第１膜（ノンドープのポリシリコン膜） １８ｂ…第２膜（ドーピングされたポリシリコン膜） １９…Ｎ+ 型層 ２７…第１膜（酸化膜） ２８…第２膜（ドーピングされたポリシリコン膜）
Claims (8)
- 【請求項１】 Ｎ型半導体基板と、 前記基板表面に少なくとも素子領域として選択的に形成
されたＰ型拡散層と、 前記Ｐ型拡散層を取り囲みかつ前記Ｐ型拡散層とは所定
の間隔を有する前記基板より高濃度のＮ型拡散層が存在
し、少なくとも前記Ｐ型拡散層と前記Ｎ型拡散層間の基
板表面に半導電性膜、かつ前記半導電性膜上に交互に配
置された第１膜、第２膜とを設けた接合終端構造とを具
備したことを特徴とする高耐圧半導体装置。 - 【請求項２】 前記半導電性膜は、シリコンに少なくと
も酸素、窒素、炭素のうちいずれかが含まれていること
を特徴とする請求項１記載の高耐圧半導体装置。 - 【請求項３】 前記半導電性膜は、抵抗率が１０7 〜１
０13Ωｃｍであることを特徴とする請求項１記載の高耐
圧半導体装置。 - 【請求項４】 前記第１膜は抵抗率が１０5 〜１０7 Ω
ｃｍであり、前記第２膜は抵抗率が１０-5〜１０1 Ωｃ
ｍであることを特徴とする請求項１記載の高耐圧半導体
装置。 - 【請求項５】 前記第１膜は絶縁膜であり、前記第２膜
は抵抗率が１０-5〜１０1 Ωｃｍであることを特徴とす
る請求項１記載の高耐圧半導体装置。 - 【請求項６】 少なくとも前記Ｐ型拡散層に接続された
電極、前記Ｎ型拡散層に接続された電極を具備し、前記
両者の電極とは少なくとも前記第２膜は電気的にフロー
ティング状態で構成されていることを特徴とする請求項
１記載の高耐圧半導体装置。 - 【請求項７】 少なくとも前記Ｐ型拡散層に接続された
電極を具備し、前記第２膜は前記電極と電気的に接続さ
れることを特徴とする請求項４記載の高耐圧半導体装
置。 - 【請求項８】 少なくとも前記Ｐ型拡散層に接続された
電極、前記Ｎ型拡散層に接続された電極を具備し、前記
第２膜は前記両者の電極の少なくともいずれかと電気的
に接続されることを特徴とする請求項５記載の高耐圧半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11068078A JP2000269520A (ja) | 1999-03-15 | 1999-03-15 | 高耐圧型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11068078A JP2000269520A (ja) | 1999-03-15 | 1999-03-15 | 高耐圧型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000269520A true JP2000269520A (ja) | 2000-09-29 |
Family
ID=13363379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11068078A Pending JP2000269520A (ja) | 1999-03-15 | 1999-03-15 | 高耐圧型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000269520A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6888206B2 (en) | 2002-05-27 | 2005-05-03 | Mitsubishi Denki Kabushiki Kaisha | Power semiconductor device and method of manufacturing the same |
| US8390069B2 (en) | 2008-11-13 | 2013-03-05 | Mitsubishi Electric Corporation | Semiconductor device |
| US9236436B2 (en) | 2009-04-16 | 2016-01-12 | Mitsubishi Electric Corporation | Semiconductor device |
| CN107968123A (zh) * | 2017-11-29 | 2018-04-27 | 中国电子科技集团公司第十三研究所 | 一种增强型场效应晶体管 |
| JP2019036748A (ja) * | 2007-07-10 | 2019-03-07 | 富士電機株式会社 | トレンチゲート型絶縁ゲートバイポーラトランジスタ |
-
1999
- 1999-03-15 JP JP11068078A patent/JP2000269520A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US8853737B2 (en) | 2008-11-13 | 2014-10-07 | Mitsubishi Electric Company | Semiconductor device |
| US9276094B2 (en) | 2008-11-13 | 2016-03-01 | Mitsubishi Electric Corporation | Semiconductor device |
| US9236436B2 (en) | 2009-04-16 | 2016-01-12 | Mitsubishi Electric Corporation | Semiconductor device |
| CN107968123A (zh) * | 2017-11-29 | 2018-04-27 | 中国电子科技集团公司第十三研究所 | 一种增强型场效应晶体管 |
| WO2019104807A1 (zh) * | 2017-11-29 | 2019-06-06 | 中国电子科技集团公司第十三研究所 | 一种增强型场效应晶体管 |
| US11127849B2 (en) | 2017-11-29 | 2021-09-21 | The 13Th Research Institute Of China Electronics Technology Group Corporation | Enhancement-mode field effect transistor |
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