JP2001274400A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2001274400A JP2001274400A JP2000089291A JP2000089291A JP2001274400A JP 2001274400 A JP2001274400 A JP 2001274400A JP 2000089291 A JP2000089291 A JP 2000089291A JP 2000089291 A JP2000089291 A JP 2000089291A JP 2001274400 A JP2001274400 A JP 2001274400A
- Authority
- JP
- Japan
- Prior art keywords
- base layer
- layer
- conductivity type
- type base
- conductivity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Thyristors (AREA)
Abstract
(57)【要約】
【課題】トレンチゲート型ＩＧＢＴの負荷短絡耐量の確
保、オン電圧の低減、入力容量の低減を実現する。 【解決手段】トレンチゲート型ＩＧＢＴにおいて、ｐ型
ベース領域をトレンチゲートの向きに対して垂直方向に
かつ縞状に形成し、さらに、各単位セルのチャネル長を
従来のトレンチＩＧＢＴと比べて同一または短くなるよ
うに略一定に形成する。
保、オン電圧の低減、入力容量の低減を実現する。 【解決手段】トレンチゲート型ＩＧＢＴにおいて、ｐ型
ベース領域をトレンチゲートの向きに対して垂直方向に
かつ縞状に形成し、さらに、各単位セルのチャネル長を
従来のトレンチＩＧＢＴと比べて同一または短くなるよ
うに略一定に形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に係
り、特にトレンチゲート型ＭＯＳ素子に関するもので、
例えばトレンチゲート型ＩＧＢＴ、パワーＭＯＳＦＥＴ
などに使用されるものである。
り、特にトレンチゲート型ＭＯＳ素子に関するもので、
例えばトレンチゲート型ＩＧＢＴ、パワーＭＯＳＦＥＴ
などに使用されるものである。
【０００２】
【従来の技術】従来、トレンチゲート型ＭＯＳ素子にお
いて、チャネルの形成されるベース領域は、素子領域の
全面に形成されていた。
いて、チャネルの形成されるベース領域は、素子領域の
全面に形成されていた。
【０００３】図１３（ａ）乃至（ｄ）は、従来のトレン
チゲート型ＩＧＢＴの一例を示すものであり、同図
（ａ）は一部を取り出して概略的に示す斜視図、同図
（ｂ）は同図（ａ）中のＡ−Ａ´線に沿う断面図、同図
（ｃ）は同図（ａ）中のＢ−Ｂ´線に沿う断面図、同図
（ｄ）は同図（ａ）中のゲート電極・エミッタ電極間に
順バイアスを印加した時のゲート絶縁膜の表面状態を説
明するために一部切断して示す斜視図である。
チゲート型ＩＧＢＴの一例を示すものであり、同図
（ａ）は一部を取り出して概略的に示す斜視図、同図
（ｂ）は同図（ａ）中のＡ−Ａ´線に沿う断面図、同図
（ｃ）は同図（ａ）中のＢ−Ｂ´線に沿う断面図、同図
（ｄ）は同図（ａ）中のゲート電極・エミッタ電極間に
順バイアスを印加した時のゲート絶縁膜の表面状態を説
明するために一部切断して示す斜視図である。
【０００４】図１３（ａ）乃至（ｃ）において、ｎ−型
ベース層１を有する半導体基板の表面領域の全面にｐ型
ベース層２が形成されている。表面からｐ型ベース層２
を貫通してｎ−型ベース層１に達する溝３が形成されて
おり、溝３内にはゲート絶縁膜４とゲート電極５が設け
られている。 型ベース層２の表面領域のうち溝３に接
する部分には、ｎ＋エミッタ層６が形成されている。エ
ミッタ電極７はｎ＋型エミッタ層６とｐ型ベース層２の
双方に接続するよう形成されている。半導体基板の裏面
にはｐ型コレクタ層８とコレクタ電極９が形成されてい
る。
ベース層１を有する半導体基板の表面領域の全面にｐ型
ベース層２が形成されている。表面からｐ型ベース層２
を貫通してｎ−型ベース層１に達する溝３が形成されて
おり、溝３内にはゲート絶縁膜４とゲート電極５が設け
られている。 型ベース層２の表面領域のうち溝３に接
する部分には、ｎ＋エミッタ層６が形成されている。エ
ミッタ電極７はｎ＋型エミッタ層６とｐ型ベース層２の
双方に接続するよう形成されている。半導体基板の裏面
にはｐ型コレクタ層８とコレクタ電極９が形成されてい
る。
【０００５】次に、上記トレンチゲート型ＩＧＢＴの動
作について、図１４（ａ）、（ｂ）および図１３（ｄ）
を参照して説明する。
作について、図１４（ａ）、（ｂ）および図１３（ｄ）
を参照して説明する。
【０００６】図１４（ａ）に示すように、コレクタ電極
９とエミッタ電極７との間に順バイアスを印加し、ゲー
ト電極５とエミッタ電極７との間に順バイアスを印加す
ると、図１３（ｄ）に示すように、ｐ型ベース層２中の
ゲート絶縁膜４表面領域にｎ＋型反転層101 （チャネ
ル）が形成される。
９とエミッタ電極７との間に順バイアスを印加し、ゲー
ト電極５とエミッタ電極７との間に順バイアスを印加す
ると、図１３（ｄ）に示すように、ｐ型ベース層２中の
ゲート絶縁膜４表面領域にｎ＋型反転層101 （チャネ
ル）が形成される。
【０００７】これにより、図１４（ｂ）に示すように、
電子はｎ＋型エミッタ層６からｎ＋型反転層101 を経由
してｎ−型ベース層１に注入され、正孔はｐ型コレクタ
層８からｎ−型ベース層１に注入される。この結果、コ
レクタ電極９・エミッタ電極７間が導通する。また、こ
の時、図１４（ｂ）に示すように、ｎ−型ベース層１中
のゲート絶縁膜４表面領域にはｎ＋型蓄積層102 が形成
される。
電子はｎ＋型エミッタ層６からｎ＋型反転層101 を経由
してｎ−型ベース層１に注入され、正孔はｐ型コレクタ
層８からｎ−型ベース層１に注入される。この結果、コ
レクタ電極９・エミッタ電極７間が導通する。また、こ
の時、図１４（ｂ）に示すように、ｎ−型ベース層１中
のゲート絶縁膜４表面領域にはｎ＋型蓄積層102 が形成
される。
【０００８】これに対して、ゲート電極５とエミッタ電
極７の間に零バイアスまたは逆バイアスを印加すると、
ｎ＋型反転層101 （チャネル）は消滅し、コレクタ電極
９・エミッタ電極７間に流れていた電流が遮断される。
極７の間に零バイアスまたは逆バイアスを印加すると、
ｎ＋型反転層101 （チャネル）は消滅し、コレクタ電極
９・エミッタ電極７間に流れていた電流が遮断される。
【０００９】
【発明が解決しようとする課題】上記したように従来の
トレンチゲート型ＩＧＢＴにおいては、チャネルが形成
されるｐ型ベース領域２は素子領域の全面に形成されて
いたので、チャネル密度が高くなるものの、負荷短絡耐
量が低下したり入力容量が増大するという問題があっ
た。
トレンチゲート型ＩＧＢＴにおいては、チャネルが形成
されるｐ型ベース領域２は素子領域の全面に形成されて
いたので、チャネル密度が高くなるものの、負荷短絡耐
量が低下したり入力容量が増大するという問題があっ
た。
【００１０】本発明は上記の問題点を解決すべくなされ
たもので、負荷短絡耐量の確保、オン電圧の低減、入力
容量の低減を実現し得る半導体装置を提供することを目
的とする。
たもので、負荷短絡耐量の確保、オン電圧の低減、入力
容量の低減を実現し得る半導体装置を提供することを目
的とする。
【００１１】
【課題を解決するための手段】本発明の第１の半導体装
置は、第１導電型ベース層を有する半導体基板と、前記
半導体基板の第１の主面で帯状パターンが間欠的に繰り
返す縞状の平面パターンを有するように選択的に形成さ
れた第２導電型ベース層と、前記第２導電型ベース層の
表層部に選択的に形成された第１導電型エミッタ層と、
前記半導体基板の第１の主面で前記第２導電型ベース層
の帯状パターンの向きに交差し、表面から前記第１導電
型エミッタ層および第２導電型ベース層を貫通して前記
第１導電型ベース層内部まで達する深さに形成された溝
と、前記構内に絶縁層を介して形成されたゲート電極
と、前記溝の隣り合う相互間領域の中間部で前記第１導
電型エミッタ層と前記第２導電型ベース層に接続するよ
うに形成されたエミッタ電極と、前記半導体基板の第２
の主面に形成された第２導電型コレクタ層と、前記第２
導電型コレクタ層に接続するように形成されたコレクタ
電極とを具備することを特徴とする。
置は、第１導電型ベース層を有する半導体基板と、前記
半導体基板の第１の主面で帯状パターンが間欠的に繰り
返す縞状の平面パターンを有するように選択的に形成さ
れた第２導電型ベース層と、前記第２導電型ベース層の
表層部に選択的に形成された第１導電型エミッタ層と、
前記半導体基板の第１の主面で前記第２導電型ベース層
の帯状パターンの向きに交差し、表面から前記第１導電
型エミッタ層および第２導電型ベース層を貫通して前記
第１導電型ベース層内部まで達する深さに形成された溝
と、前記構内に絶縁層を介して形成されたゲート電極
と、前記溝の隣り合う相互間領域の中間部で前記第１導
電型エミッタ層と前記第２導電型ベース層に接続するよ
うに形成されたエミッタ電極と、前記半導体基板の第２
の主面に形成された第２導電型コレクタ層と、前記第２
導電型コレクタ層に接続するように形成されたコレクタ
電極とを具備することを特徴とする。
【００１２】ここで、前記溝の側壁面において、前記第
１導電型ベース層と前記第２導電型ベース層の接合から
前記第２導電型ベース層と前記第１導電型エミッタ層接
合までの距離が、各溝の側壁面において略一定であるこ
とが望ましい。
１導電型ベース層と前記第２導電型ベース層の接合から
前記第２導電型ベース層と前記第１導電型エミッタ層接
合までの距離が、各溝の側壁面において略一定であるこ
とが望ましい。
【００１３】なお、前記溝の側壁面における前記第１導
電型ベース層と前記第２導電型ベース層の接合の位置よ
りも、前記溝の隣り合う相互間領域の中間部における前
記第１導電型ベース層と前記第２導電型ベース層の接合
の位置の方が深くすることも可能である。
電型ベース層と前記第２導電型ベース層の接合の位置よ
りも、前記溝の隣り合う相互間領域の中間部における前
記第１導電型ベース層と前記第２導電型ベース層の接合
の位置の方が深くすることも可能である。
【００１４】また、前記エミッタ電極を、前記溝の隣り
合う相互間領域における第２導電型ベース層と前記第１
導電型エミッタ層を単位とする当該半導体チップ上の全
単位のうち一部の単位にのみ形成するようにしてもよ
い。
合う相互間領域における第２導電型ベース層と前記第１
導電型エミッタ層を単位とする当該半導体チップ上の全
単位のうち一部の単位にのみ形成するようにしてもよ
い。
【００１５】本発明の第２の半導体装置は、第１導電型
ベース層を有する半導体基板と、前記半導体基板の第１
の主面で帯状パターンが間欠的に繰り返す縞状の平面パ
ターンを有するように選択的に形成された第２導電型ベ
ース層と、前記第２導電型ベース層の表層部に選択的に
形成された第１導電型エミッタ層と、前記半導体基板の
第１の主面で前記第２導電型ベース層の帯状パターンの
向きに交差し、表面から前記第１導電型エミッタ層およ
び第２導電型ベース層を貫通して前記第１導電型ベース
層内部まで達する深さに形成された溝と、前記構内に絶
縁層を介して形成されたゲート電極と、前記第２導電型
ベース層において前記溝の隣り合う相互間領域の中間部
で前記第１導電型エミッタ層の近傍に選択的に形成され
た第２導電型コンタクト層と、前記溝の隣り合う相互間
領域の中間部で前記第１導電型エミッタ層と前記第２導
電型コンタクト層に接続するように形成されたエミッタ
電極と、前記半導体基板の第２の主面に形成された第２
導電型コレクタ層と、前記第２導電型コレクタ層に接続
するように形成されたコレクタ電極とを具備することを
特徴とする。
ベース層を有する半導体基板と、前記半導体基板の第１
の主面で帯状パターンが間欠的に繰り返す縞状の平面パ
ターンを有するように選択的に形成された第２導電型ベ
ース層と、前記第２導電型ベース層の表層部に選択的に
形成された第１導電型エミッタ層と、前記半導体基板の
第１の主面で前記第２導電型ベース層の帯状パターンの
向きに交差し、表面から前記第１導電型エミッタ層およ
び第２導電型ベース層を貫通して前記第１導電型ベース
層内部まで達する深さに形成された溝と、前記構内に絶
縁層を介して形成されたゲート電極と、前記第２導電型
ベース層において前記溝の隣り合う相互間領域の中間部
で前記第１導電型エミッタ層の近傍に選択的に形成され
た第２導電型コンタクト層と、前記溝の隣り合う相互間
領域の中間部で前記第１導電型エミッタ層と前記第２導
電型コンタクト層に接続するように形成されたエミッタ
電極と、前記半導体基板の第２の主面に形成された第２
導電型コレクタ層と、前記第２導電型コレクタ層に接続
するように形成されたコレクタ電極とを具備することを
特徴とする。
【００１６】ここで、前記溝の側壁面において、前記第
１導電型ベース層と前記第２導電型ベース層の接合から
前記第２導電型ベース層と前記第１導電型エミッタ層接
合までの距離が、各溝の側壁面において略一定であるこ
とが望ましい。
１導電型ベース層と前記第２導電型ベース層の接合から
前記第２導電型ベース層と前記第１導電型エミッタ層接
合までの距離が、各溝の側壁面において略一定であるこ
とが望ましい。
【００１７】なお、前記溝の側壁面における前記第１導
電型ベース層と前記第２導電型ベース層の接合の位置よ
りも、前記溝の隣り合う相互間領域の中間部における前
記第１導電型ベース層と前記第２導電型ベース層の接合
の位置の方が深くすることも可能である。
電型ベース層と前記第２導電型ベース層の接合の位置よ
りも、前記溝の隣り合う相互間領域の中間部における前
記第１導電型ベース層と前記第２導電型ベース層の接合
の位置の方が深くすることも可能である。
【００１８】また、前記エミッタ電極を、前記溝の隣り
合う相互間領域における第2 導電型コンタクト層と前記
第１導電型エミッタ層を単位とする当該半導体チップ上
の全単位のうち一部の単位にのみ形成するようにしても
よい。
合う相互間領域における第2 導電型コンタクト層と前記
第１導電型エミッタ層を単位とする当該半導体チップ上
の全単位のうち一部の単位にのみ形成するようにしても
よい。
【００１９】さらに、前記半導体基板の第１の主面のう
ちで前記第２導電型ベース層が形成されていない部分に
選択的に第２導電型ドレイン層を形成し、この第２導電
型ドレイン層にドレイン電極を接続するように形成する
ようにしてもよい。
ちで前記第２導電型ベース層が形成されていない部分に
選択的に第２導電型ドレイン層を形成し、この第２導電
型ドレイン層にドレイン電極を接続するように形成する
ようにしてもよい。
【００２０】本発明の第３の半導体装置は、第１導電型
ベース層を有する半導体基板と、前記半導体基板の第１
の主面で帯状パターンが間欠的に繰り返す縞状の平面パ
ターンを有するように選択的に形成された第２導電型ベ
ース層と、前記第２導電型ベース層の表層部に選択的に
形成された第１導電型ソース層と、前記半導体基板の第
１の主面で前記第2 導電型ベース層の帯状パターンの向
きに交差し、表面から前記第１導電型ソース層および第
２導電型ベース層を貫通して前記第１導電型ベース層内
部まで達する深さに形成された溝と、前記構内に絶縁層
を介して形成されたゲート電極と、前記溝の隣り合う相
互間領域の中間部で前記第１導電型ソース層と前記第２
導電型ベース層に接続するように形成されたソース電極
と、前記半導体基板の第２の主面に形成された第１導電
型ドレイン層と、前記第１導電型ドレイン層に接続する
ように形成されたドレイン電極とを具備することを特徴
とする。
ベース層を有する半導体基板と、前記半導体基板の第１
の主面で帯状パターンが間欠的に繰り返す縞状の平面パ
ターンを有するように選択的に形成された第２導電型ベ
ース層と、前記第２導電型ベース層の表層部に選択的に
形成された第１導電型ソース層と、前記半導体基板の第
１の主面で前記第2 導電型ベース層の帯状パターンの向
きに交差し、表面から前記第１導電型ソース層および第
２導電型ベース層を貫通して前記第１導電型ベース層内
部まで達する深さに形成された溝と、前記構内に絶縁層
を介して形成されたゲート電極と、前記溝の隣り合う相
互間領域の中間部で前記第１導電型ソース層と前記第２
導電型ベース層に接続するように形成されたソース電極
と、前記半導体基板の第２の主面に形成された第１導電
型ドレイン層と、前記第１導電型ドレイン層に接続する
ように形成されたドレイン電極とを具備することを特徴
とする。
【００２１】ここで、前記溝の側壁面において、前記第
１導電型ベース層と前記第２導電型ベース層の接合から
前記第２導電型ベース層と前記第１導電型ソース層の接
合までの距離が、各溝の側壁面において略一定であるこ
とが望ましい。
１導電型ベース層と前記第２導電型ベース層の接合から
前記第２導電型ベース層と前記第１導電型ソース層の接
合までの距離が、各溝の側壁面において略一定であるこ
とが望ましい。
【００２２】なお、前記溝の側壁面における前記第１導
電型ベース層と前記第２導電型ベース層の接合の位置よ
りも、前記溝の隣り合う相互間領域の中間部における前
記第１導電型ベース層と前記第２導電型ベース層の接合
の位置の方を深くすることも可能である。
電型ベース層と前記第２導電型ベース層の接合の位置よ
りも、前記溝の隣り合う相互間領域の中間部における前
記第１導電型ベース層と前記第２導電型ベース層の接合
の位置の方を深くすることも可能である。
【００２３】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
施の形態を詳細に説明する。
【００２４】＜実施の形態１＞図１（ａ）乃至（ｄ）
は、本発明の実施の形態１に係るトレンチゲート型ＩＧ
ＢＴを示すものであり、同図（ａ）は一部を取り出して
概略的に示す斜視図、同図（ｂ）は同図（ａ）中のＡ−
Ａ´線に沿う断面図、同図（ｃ）は同図（ａ）中のＢ−
Ｂ´線に沿う断面図、同図（ｄ）は同図（ａ）中のゲー
ト電極・エミッタ電極間に順バイアスを印加した時のゲ
ート絶縁膜の表面状態を説明するために一部切断して示
す斜視図である。
は、本発明の実施の形態１に係るトレンチゲート型ＩＧ
ＢＴを示すものであり、同図（ａ）は一部を取り出して
概略的に示す斜視図、同図（ｂ）は同図（ａ）中のＡ−
Ａ´線に沿う断面図、同図（ｃ）は同図（ａ）中のＢ−
Ｂ´線に沿う断面図、同図（ｄ）は同図（ａ）中のゲー
ト電極・エミッタ電極間に順バイアスを印加した時のゲ
ート絶縁膜の表面状態を説明するために一部切断して示
す斜視図である。
【００２５】図１（ａ）乃至（ｃ）において、ｎ−型ベ
ース層１を有する半導体基板の第１の主面（ｎ−型ベー
ス層１の表面領域）にｐ型ベース層２が形成されてい
る。この場合、ｐ型ベース層２は、第１の主面で帯状パ
ターンが間欠的に繰り返す縞状の平面パターンを有する
ように選択的に形成されている。
ース層１を有する半導体基板の第１の主面（ｎ−型ベー
ス層１の表面領域）にｐ型ベース層２が形成されてい
る。この場合、ｐ型ベース層２は、第１の主面で帯状パ
ターンが間欠的に繰り返す縞状の平面パターンを有する
ように選択的に形成されている。
【００２６】そして、表面からｐ型ベース層２を貫通し
てｎ−型ベース層１に達する溝３がｐ型ベース層２と交
差するように形成されており、溝３内にはゲート絶縁膜
４を介してゲート電極５が設けられている。そして、ｐ
型ベース層２の表面領域には溝３に接するようにｎ＋エ
ミッタ層６が形成されている。換言すれば、ｎ＋エミッ
タ層６およびｐ型ベース層２を貫通してｎ−型ベース層
１内部まで達する深さに溝３が形成されている。本例で
は、溝３がｐ型べ一ス層２と直交するように形成されて
いる場合を図示している。
てｎ−型ベース層１に達する溝３がｐ型ベース層２と交
差するように形成されており、溝３内にはゲート絶縁膜
４を介してゲート電極５が設けられている。そして、ｐ
型ベース層２の表面領域には溝３に接するようにｎ＋エ
ミッタ層６が形成されている。換言すれば、ｎ＋エミッ
タ層６およびｐ型ベース層２を貫通してｎ−型ベース層
１内部まで達する深さに溝３が形成されている。本例で
は、溝３がｐ型べ一ス層２と直交するように形成されて
いる場合を図示している。
【００２７】そして、上記ｎ＋型エミッタ層６とｐ型ベ
ース層２の双方に接続されるようにエミッタ電極７が形
成されている。さらに、半導体基板の裏面にはｐ型コレ
クタ層８とコレクタ電極９が形成されている。
ース層２の双方に接続されるようにエミッタ電極７が形
成されている。さらに、半導体基板の裏面にはｐ型コレ
クタ層８とコレクタ電極９が形成されている。
【００２８】なお、ゲート絶縁膜４の表面（溝の側壁
面）におけるｎ−型ベース層１とｐ型ベース層２との接
合をＢ、ゲート絶縁膜４の表面におけるｐ型ベース層２
とｎ＋型エミッタ層６との接合をＡで表わすと、図１
（ｃ）に示すように、ｐ型ベース層２は接合Ａと接合Ｂ
との間の距離が各溝の側壁面において略一定になるよう
に形成されている。このような構造は、例えば複数回の
不純物イオン注入と熱拡散の組み合わせによって実現さ
れている。
面）におけるｎ−型ベース層１とｐ型ベース層２との接
合をＢ、ゲート絶縁膜４の表面におけるｐ型ベース層２
とｎ＋型エミッタ層６との接合をＡで表わすと、図１
（ｃ）に示すように、ｐ型ベース層２は接合Ａと接合Ｂ
との間の距離が各溝の側壁面において略一定になるよう
に形成されている。このような構造は、例えば複数回の
不純物イオン注入と熱拡散の組み合わせによって実現さ
れている。
【００２９】次に、上記トレンチゲート型ＩＧＢＴの動
作について、図１（ｄ）を参照して説明する。
作について、図１（ｄ）を参照して説明する。
【００３０】コレクタ電極９とエミッタ電極７との間に
順バイアスを印加し、図１（ｄ）に示すように、ゲート
電極５とエミッタ電極７との間に順バイアスを印加する
と、ｐ型ベース層２中のゲート絶縁膜４表面領域（ｐ型
ベース層２とゲート絶縁膜４が接している領域）にｎ＋
型反転層101 （チャネル）が形成される。
順バイアスを印加し、図１（ｄ）に示すように、ゲート
電極５とエミッタ電極７との間に順バイアスを印加する
と、ｐ型ベース層２中のゲート絶縁膜４表面領域（ｐ型
ベース層２とゲート絶縁膜４が接している領域）にｎ＋
型反転層101 （チャネル）が形成される。
【００３１】これにより、電子はｎ＋型エミッタ層６か
らｎ＋型反転層101 を経由してｎ−型ベース層１に注入
され、正孔はｐ型コレクタ層８からｎ−型ベース層１に
注入される。この結果、コレクタ電極９・エミッタ電極
７間が導通する。
らｎ＋型反転層101 を経由してｎ−型ベース層１に注入
され、正孔はｐ型コレクタ層８からｎ−型ベース層１に
注入される。この結果、コレクタ電極９・エミッタ電極
７間が導通する。
【００３２】これに対して、ゲート電極５とエミッタ電
極７の間に零バイアスまたは逆バイアスを印加すると、
ｎ＋型反転層101 （チャネル）は消滅し、コレクタ電極
９・エミッタ電極７間に流れていた電流が遮断される。
極７の間に零バイアスまたは逆バイアスを印加すると、
ｎ＋型反転層101 （チャネル）は消滅し、コレクタ電極
９・エミッタ電極７間に流れていた電流が遮断される。
【００３３】上記したトレンチゲート型ＩＧＢＴの導通
時、図１（ｄ）に示すように、接合Ａ・接合Ｂ間の距離
（チャネル長）は一定であるので、チャネル幅が従来の
トレンチゲート型ＩＧＢＴと同等であれば、チャネル抵
抗は従来のトレンチゲート型ｌＧＢＴと同等である。こ
こで、チャネル幅とは接合Ｂの長さを表わす。
時、図１（ｄ）に示すように、接合Ａ・接合Ｂ間の距離
（チャネル長）は一定であるので、チャネル幅が従来の
トレンチゲート型ＩＧＢＴと同等であれば、チャネル抵
抗は従来のトレンチゲート型ｌＧＢＴと同等である。こ
こで、チャネル幅とは接合Ｂの長さを表わす。
【００３４】したがって、トレンチゲート型ＩＧＢＴの
負荷短絡時等に大きな電流が流れると、チャネルとｎ＋
型エミッタ層６との境界で電子電流密度が高くなり、飽
和状態となるので、素子を流れる電流が制限され、破壊
耐量が向上することになる。
負荷短絡時等に大きな電流が流れると、チャネルとｎ＋
型エミッタ層６との境界で電子電流密度が高くなり、飽
和状態となるので、素子を流れる電流が制限され、破壊
耐量が向上することになる。
【００３５】また、図１（ｄ）に示したゲート絶縁膜の
表面状態と従来のトレンチゲート型ＩＧＢＴにおける図
１３（ｄ）に示したゲート絶縁膜の表面状態との比較か
ら分かるように、溝３の探さが従来のトレンチゲート型
ＩＧＢＴと同じ場合には、従来のトレンチゲート型ＩＧ
ＢＴに比べて、溝３がｎ−型ベース層１に突き出してい
る領域は小さい。これは従来のトレンチゲート型ＩＧＢ
Ｔにおいて溝３を深くしたのと等価である。即ち、図１
（ｂ）において、ｎ−型ベース層１に溝３が大きく突き
出している領域Ｃは、導通時に正孔の排出抵抗が高くな
るので、キャリアの蓄積が生じ、低抵抗となる。これに
より、トレンチゲート型ＩＧＢＴのオン電圧が低減され
る。
表面状態と従来のトレンチゲート型ＩＧＢＴにおける図
１３（ｄ）に示したゲート絶縁膜の表面状態との比較か
ら分かるように、溝３の探さが従来のトレンチゲート型
ＩＧＢＴと同じ場合には、従来のトレンチゲート型ＩＧ
ＢＴに比べて、溝３がｎ−型ベース層１に突き出してい
る領域は小さい。これは従来のトレンチゲート型ＩＧＢ
Ｔにおいて溝３を深くしたのと等価である。即ち、図１
（ｂ）において、ｎ−型ベース層１に溝３が大きく突き
出している領域Ｃは、導通時に正孔の排出抵抗が高くな
るので、キャリアの蓄積が生じ、低抵抗となる。これに
より、トレンチゲート型ＩＧＢＴのオン電圧が低減され
る。
【００３６】また、図１（ｄ）に示すように、ｎ−型ベ
ース層１中のゲート絶縁膜４表面領域（ｎ−型ベース層
１とゲート絶縁膜４が接している領域）には、前記した
ようにゲート電極５・エミッタ電極７間に順バイアスを
印加した時にｎ＋型蓄積層102 が形成される。図１
（ｄ）と図１３（ｄ）との比較から分かるように、溝３
の探さが従来のトレンチゲート型ＩＧＢＴと同じ場合に
は、従来のトレンチゲート型ＩＧＢＴに比べて、本例で
は溝３がｎ−型ベース層１に接している面積が大きい。
したがって、従来のトレンチゲート型ＩＧＢＴと比べ
て、溝３の表面に発生するｎ＋型蓄積層102 の面積が広
い。このｎ＋型蓄積層102 の面積が広いと、導通時に電
子の放出が促進され、電子の注入効率が向上するので、
トレンチゲート型ＩＧＢＴのオン電圧が低減される。
ース層１中のゲート絶縁膜４表面領域（ｎ−型ベース層
１とゲート絶縁膜４が接している領域）には、前記した
ようにゲート電極５・エミッタ電極７間に順バイアスを
印加した時にｎ＋型蓄積層102 が形成される。図１
（ｄ）と図１３（ｄ）との比較から分かるように、溝３
の探さが従来のトレンチゲート型ＩＧＢＴと同じ場合に
は、従来のトレンチゲート型ＩＧＢＴに比べて、本例で
は溝３がｎ−型ベース層１に接している面積が大きい。
したがって、従来のトレンチゲート型ＩＧＢＴと比べ
て、溝３の表面に発生するｎ＋型蓄積層102 の面積が広
い。このｎ＋型蓄積層102 の面積が広いと、導通時に電
子の放出が促進され、電子の注入効率が向上するので、
トレンチゲート型ＩＧＢＴのオン電圧が低減される。
【００３７】また、トレンチゲート型ＩＧＢＴの入力容
量は、ゲート電極５・エミッタ電極７間の容量であり、
溝３とｐ型ベース層２が接している面積に略比例する。
図１（ｄ）と図１３（ｄ）との比較から分かるように、
従来のトレンチゲート型ＩＧＢＴに比べて本例では溝３
とｐ型ベース層２が接している面積が小さい。したがっ
て、従来のトレンチゲート型ＩＧＢＴと比べて、入力容
量が小さくなり、駆動電力を低減できるだけでなく、タ
ーンオン時およびターンオフ時の電力損失も低減するこ
とができる。
量は、ゲート電極５・エミッタ電極７間の容量であり、
溝３とｐ型ベース層２が接している面積に略比例する。
図１（ｄ）と図１３（ｄ）との比較から分かるように、
従来のトレンチゲート型ＩＧＢＴに比べて本例では溝３
とｐ型ベース層２が接している面積が小さい。したがっ
て、従来のトレンチゲート型ＩＧＢＴと比べて、入力容
量が小さくなり、駆動電力を低減できるだけでなく、タ
ーンオン時およびターンオフ時の電力損失も低減するこ
とができる。
【００３８】＜実施の形態２＞前述した実施の形態１に
係るトレンチゲート型ＩＧＢＴは、溝３の側壁面におい
て、ｎ−型ベース層１とｐ型ベース層２の接合Ｂからｐ
型ベース層２とｎ＋型エミッタ層６の接合Ａまでの距離
が各溝３の側壁面において略一定であるとともに、溝３
の側壁面における接合Ｂの深さ位置と溝３の隣り合う相
互間領域の中間部における接合Ｂの深さ位置が略同じで
ある場合を説明したが、溝３の側壁面における接合Ｂの
深さ位置と溝３の隣り合う相互間領域の中間部における
接合Ｂの深さ位置が異なるように構成することも可能で
あり、その例を以下に説明する。
係るトレンチゲート型ＩＧＢＴは、溝３の側壁面におい
て、ｎ−型ベース層１とｐ型ベース層２の接合Ｂからｐ
型ベース層２とｎ＋型エミッタ層６の接合Ａまでの距離
が各溝３の側壁面において略一定であるとともに、溝３
の側壁面における接合Ｂの深さ位置と溝３の隣り合う相
互間領域の中間部における接合Ｂの深さ位置が略同じで
ある場合を説明したが、溝３の側壁面における接合Ｂの
深さ位置と溝３の隣り合う相互間領域の中間部における
接合Ｂの深さ位置が異なるように構成することも可能で
あり、その例を以下に説明する。
【００３９】図２（ａ）乃至（ｃ）は、本発明の実施の
形態２に係るトレンチゲート型ＩＧＢＴを示すものであ
り、同図（ａ）は一部を取り出して概略的に示す斜視
図、同図（ｂ）は同図（ａ）中のＡ−Ａ´線に沿う断面
図、同図（ｃ）は同図（ａ）中のＢ−Ｂ´線に沿う断面
図である。
形態２に係るトレンチゲート型ＩＧＢＴを示すものであ
り、同図（ａ）は一部を取り出して概略的に示す斜視
図、同図（ｂ）は同図（ａ）中のＡ−Ａ´線に沿う断面
図、同図（ｃ）は同図（ａ）中のＢ−Ｂ´線に沿う断面
図である。
【００４０】このトレンチゲート型ＩＧＢＴは、実施の
形態１に係るトレンチゲート型ＩＧＢＴと比べて、溝３
の側壁面における接合Ｂの深さ位置よりも溝３の隣り合
う相互間領域の中間部における接合Ｂの深さ位置の方が
深いように構成されている。つまり、ｐ型ベース層２
は、溝３の隣り合う相互間領域の中間部では深く、溝３
と接する領域では浅く形成されている。また、溝３の側
壁面における接合Ａ・Ｂ間の距離（チャネル長）は、実
施の形態１に係るトレンチゲート型ＩＧＢＴのチャネル
長より短く形成されている。各溝３の側壁面において接
合Ａ・Ｂ間の距離は略一定である。その他は図１（ａ）
乃至（ｃ）中と同じであるので同じ符号を付している。
形態１に係るトレンチゲート型ＩＧＢＴと比べて、溝３
の側壁面における接合Ｂの深さ位置よりも溝３の隣り合
う相互間領域の中間部における接合Ｂの深さ位置の方が
深いように構成されている。つまり、ｐ型ベース層２
は、溝３の隣り合う相互間領域の中間部では深く、溝３
と接する領域では浅く形成されている。また、溝３の側
壁面における接合Ａ・Ｂ間の距離（チャネル長）は、実
施の形態１に係るトレンチゲート型ＩＧＢＴのチャネル
長より短く形成されている。各溝３の側壁面において接
合Ａ・Ｂ間の距離は略一定である。その他は図１（ａ）
乃至（ｃ）中と同じであるので同じ符号を付している。
【００４１】このトレンチゲート型ＩＧＢＴの動作およ
び効果は、図１（ｄ）を参照して前述した実施の形態１
に係るトレンチゲート型ＩＧＢＴの動作と基本的に同様
である。
び効果は、図１（ｄ）を参照して前述した実施の形態１
に係るトレンチゲート型ＩＧＢＴの動作と基本的に同様
である。
【００４２】さらに、このトレンチゲート型ＩＧＢＴに
よれば、導通時においては、接合Ａ・Ｂ間の距離（チャ
ネル長）は一定であり、かつ、実施の形態１に係るトレ
ンチゲート型ＩＧＢＴのチャネル長より短く形成されて
おり、チャネル幅（接合Ｂの長さ）が従来のトレンチゲ
ート型ＩＧＢＴと同等であれば、チャネル抵抗は従来の
トレンチゲート型ＩＧＢＴのチャネル抵抗と同等以下で
ある。
よれば、導通時においては、接合Ａ・Ｂ間の距離（チャ
ネル長）は一定であり、かつ、実施の形態１に係るトレ
ンチゲート型ＩＧＢＴのチャネル長より短く形成されて
おり、チャネル幅（接合Ｂの長さ）が従来のトレンチゲ
ート型ＩＧＢＴと同等であれば、チャネル抵抗は従来の
トレンチゲート型ＩＧＢＴのチャネル抵抗と同等以下で
ある。
【００４３】したがって、トレンチゲート型ＩＧＢＴの
負荷短絡時等に大きな電流が流れると、チャネルとｎ＋
型エミッタ層６との境界で電子電流密度が高くなり、飽
和状態となるので、素子を流れる電流が制限され、破壊
耐量が向上することになる。
負荷短絡時等に大きな電流が流れると、チャネルとｎ＋
型エミッタ層６との境界で電子電流密度が高くなり、飽
和状態となるので、素子を流れる電流が制限され、破壊
耐量が向上することになる。
【００４４】また、実施の形態１に係るトレンチゲート
型ＩＧＢＴにおける場合と同様の理由で、溝３の探さが
従来のトレンチゲート型ＩＧＢＴと同じ場合には、従来
のトレンチゲート型ＩＧＢＴに比べて、溝３がｎ−型ベ
ース層１に突き出している領域は小さい。これは従来の
トレンチゲート型ＩＧＢＴにおいて溝３を深くしたのと
等価である。即ち、図２（ｂ）において、ｎ−型ベース
層１に溝３が大きく突き出している領域Ｃは、導通時に
正孔の排出抵抗が高くなるので、キャリアの蓄積が生
じ、低抵抗となる。これにより、トレンチゲート型ＩＧ
ＢＴのオン電圧が低減される。
型ＩＧＢＴにおける場合と同様の理由で、溝３の探さが
従来のトレンチゲート型ＩＧＢＴと同じ場合には、従来
のトレンチゲート型ＩＧＢＴに比べて、溝３がｎ−型ベ
ース層１に突き出している領域は小さい。これは従来の
トレンチゲート型ＩＧＢＴにおいて溝３を深くしたのと
等価である。即ち、図２（ｂ）において、ｎ−型ベース
層１に溝３が大きく突き出している領域Ｃは、導通時に
正孔の排出抵抗が高くなるので、キャリアの蓄積が生
じ、低抵抗となる。これにより、トレンチゲート型ＩＧ
ＢＴのオン電圧が低減される。
【００４５】また、ｎ−型ベース層１中のゲート絶縁膜
４表面領域（ｎ−型ベース層１とゲート絶縁膜４が接し
ている領域）には、前記したようにゲート電極５・エミ
ッタ電極７間に順バイアスを印加した時にｎ＋型蓄積層
102 が形成される。実施の形態１に係るトレンチゲート
型ＩＧＢＴにおけると同様の理由で、溝３の探さが従来
のトレンチゲート型ＩＧＢＴと同じ場合には、従来のト
レンチゲート型ＩＧＢＴに比べて、本例では溝３がｎ−
型ベース層１に接している面積が大きい。したがって、
従来のトレンチゲート型ＩＧＢＴと比べて、溝３の表面
に発生するｎ＋型蓄積層102 の面積が広い。このｎ＋型
蓄積層102 の面積が広いと、導通時に電子の放出が促進
され、電子の注入効率が向上するので、トレンチゲート
型ＩＧＢＴのオン電圧が低減される。
４表面領域（ｎ−型ベース層１とゲート絶縁膜４が接し
ている領域）には、前記したようにゲート電極５・エミ
ッタ電極７間に順バイアスを印加した時にｎ＋型蓄積層
102 が形成される。実施の形態１に係るトレンチゲート
型ＩＧＢＴにおけると同様の理由で、溝３の探さが従来
のトレンチゲート型ＩＧＢＴと同じ場合には、従来のト
レンチゲート型ＩＧＢＴに比べて、本例では溝３がｎ−
型ベース層１に接している面積が大きい。したがって、
従来のトレンチゲート型ＩＧＢＴと比べて、溝３の表面
に発生するｎ＋型蓄積層102 の面積が広い。このｎ＋型
蓄積層102 の面積が広いと、導通時に電子の放出が促進
され、電子の注入効率が向上するので、トレンチゲート
型ＩＧＢＴのオン電圧が低減される。
【００４６】また、トレンチゲート型ＩＧＢＴの入力容
量は、ゲート電極５・エミッタ電極７間の容量であり、
溝３とｐ型ベース層２が接している面積に略比例する。
実施の形態１に係るトレンチゲート型ＩＧＢＴにおける
場合と同様の理由で、従来のトレンチゲート型ＩＧＢＴ
に比べて本例では溝３とｐ型ベース層２が接している面
積が小さい。したがって、従来のトレンチゲート型ＩＧ
ＢＴと比べて、入力容量が小さくなり、駆動電力を低減
できるだけでなく、ターンオン時およびターンオフ時の
電力損失も低減することができる。
量は、ゲート電極５・エミッタ電極７間の容量であり、
溝３とｐ型ベース層２が接している面積に略比例する。
実施の形態１に係るトレンチゲート型ＩＧＢＴにおける
場合と同様の理由で、従来のトレンチゲート型ＩＧＢＴ
に比べて本例では溝３とｐ型ベース層２が接している面
積が小さい。したがって、従来のトレンチゲート型ＩＧ
ＢＴと比べて、入力容量が小さくなり、駆動電力を低減
できるだけでなく、ターンオン時およびターンオフ時の
電力損失も低減することができる。
【００４７】＜実施の形態３＞前述した実施の形態１、
２に係るトレンチゲート型ＩＧＢＴは、エミッタ電極７
は、溝３の隣り合う相互間領域におけるｐ型ベース層２
とｎ＋型エミッタ層６を単位とする半導体チップ上の全
単位に対して形成されている場合を説明したが、一部の
エミッタ電極７を省略することも可能であり、その例を
以下に説明する。
２に係るトレンチゲート型ＩＧＢＴは、エミッタ電極７
は、溝３の隣り合う相互間領域におけるｐ型ベース層２
とｎ＋型エミッタ層６を単位とする半導体チップ上の全
単位に対して形成されている場合を説明したが、一部の
エミッタ電極７を省略することも可能であり、その例を
以下に説明する。
【００４８】図３（ａ） 乃至（ｃ）は、本発明の実施
の形態３に係るトレンチゲート型ＩＧＢＴを示すもので
あり、同図（ａ）は一部を取り出して概略的に示す斜視
図、同図（ｂ）は同図（ａ）中のＡ−Ａ´線に沿う断面
図、同図（ｃ）は同図（ａ）中のＢ−Ｂ´線に沿う断面
図である。
の形態３に係るトレンチゲート型ＩＧＢＴを示すもので
あり、同図（ａ）は一部を取り出して概略的に示す斜視
図、同図（ｂ）は同図（ａ）中のＡ−Ａ´線に沿う断面
図、同図（ｃ）は同図（ａ）中のＢ−Ｂ´線に沿う断面
図である。
【００４９】このトレンチゲート型ＩＧＢＴは、実施の
形態１に係るトレンチゲート型ＩＧＢＴと比べて、溝３
の隣り合う相互間領域におけるｐ型ベース層２とｎ＋型
エミッタ層６を単位とする半導体チップ上の全単位のう
ち一部の単位にのみエミッタ電極７が形成されている、
つまり、ｎ＋型エミッタ層６あるいはｐ型ベース層２が
存在してもエミッタ電極が存在しない個所が存在する点
が異なり、その他は図１（ａ）乃至（ｃ）中と同じであ
るので同じ符号を付している。
形態１に係るトレンチゲート型ＩＧＢＴと比べて、溝３
の隣り合う相互間領域におけるｐ型ベース層２とｎ＋型
エミッタ層６を単位とする半導体チップ上の全単位のう
ち一部の単位にのみエミッタ電極７が形成されている、
つまり、ｎ＋型エミッタ層６あるいはｐ型ベース層２が
存在してもエミッタ電極が存在しない個所が存在する点
が異なり、その他は図１（ａ）乃至（ｃ）中と同じであ
るので同じ符号を付している。
【００５０】このトレンチゲート型ＩＧＢＴの動作およ
び効果は、前述した実施の形態１に係るトレンチゲート
型ＩＧＢＴの動作と基本的に同様であるが、一部のエミ
ッタ電極７を省略することにより、実施の形態１に係る
トレンチゲート型ＩＧＢＴと比べて導通時に正孔の排出
抵抗がさらに高くなるので、キャリアの蓄積が生じ、よ
り低抵抗となり、オン電圧がさらに低減される。
び効果は、前述した実施の形態１に係るトレンチゲート
型ＩＧＢＴの動作と基本的に同様であるが、一部のエミ
ッタ電極７を省略することにより、実施の形態１に係る
トレンチゲート型ＩＧＢＴと比べて導通時に正孔の排出
抵抗がさらに高くなるので、キャリアの蓄積が生じ、よ
り低抵抗となり、オン電圧がさらに低減される。
【００５１】＜実施の形態４＞実施の形態４に係るトレ
ンチゲート型ＩＧＢＴでは、実施の形態３に準じて、実
施の形態２に係るトレンチゲート型ＩＧＢＴの一部のエ
ミッタ電極７を省略した。
ンチゲート型ＩＧＢＴでは、実施の形態３に準じて、実
施の形態２に係るトレンチゲート型ＩＧＢＴの一部のエ
ミッタ電極７を省略した。
【００５２】図４（ａ）乃至（ｃ）は、本発明の実施の
形態４に係るトレンチゲート型ＩＧＢＴを示すものであ
り、同図（ａ）は一部を取り出して概略的に示す斜視
図、同図（ｂ）は同図（ａ）中のＡ−Ａ´線に沿う断面
図、同図（ｃ）は同図（ａ）中のＢ−Ｂ´線に沿う断面
図である。
形態４に係るトレンチゲート型ＩＧＢＴを示すものであ
り、同図（ａ）は一部を取り出して概略的に示す斜視
図、同図（ｂ）は同図（ａ）中のＡ−Ａ´線に沿う断面
図、同図（ｃ）は同図（ａ）中のＢ−Ｂ´線に沿う断面
図である。
【００５３】このトレンチゲート型ＩＧＢＴは、実施の
形態２に係るトレンチゲート型ＩＧＢＴと比べて、ｎ＋
型エミッタ層６あるいはｐ型ベース層２が存在してもエ
ミッタ電極が存在しない個所が存在する点が異なり、そ
の他は図２（ａ）乃至（ｃ）中と同じであるので同じ符
号を付している。
形態２に係るトレンチゲート型ＩＧＢＴと比べて、ｎ＋
型エミッタ層６あるいはｐ型ベース層２が存在してもエ
ミッタ電極が存在しない個所が存在する点が異なり、そ
の他は図２（ａ）乃至（ｃ）中と同じであるので同じ符
号を付している。
【００５４】このトレンチゲート型ＩＧＢＴの動作およ
び効果は、前述した実施の形態２に係るトレンチゲート
型ＩＧＢＴの動作と基本的に同様であるが、一部のエミ
ッタ電極７を省略することにより、実施の形態２に係る
トレンチゲート型ＩＧＢＴと比べて導通時に正孔の排出
抵抗がさらに高くなるので、キャリアの蓄積が生じ、よ
り低抵抗となり、オン電圧がさらに低減される。
び効果は、前述した実施の形態２に係るトレンチゲート
型ＩＧＢＴの動作と基本的に同様であるが、一部のエミ
ッタ電極７を省略することにより、実施の形態２に係る
トレンチゲート型ＩＧＢＴと比べて導通時に正孔の排出
抵抗がさらに高くなるので、キャリアの蓄積が生じ、よ
り低抵抗となり、オン電圧がさらに低減される。
【００５５】＜実施の形態５＞前述した各実施の形態１
乃至４に係るトレンチゲート型ＩＧＢＴは、エミッタ電
極７は、溝３の隣り合う相互間領域におけるｐ型ベース
層２とｎ＋型エミッタ層６に接続されている場合を説明
したが、ｐ型ベース層２に選択的にｐ型コンタクト層を
形成し、このｐ型コンタクト層とｎ＋型エミッタ層にエ
ミッタ電極を接続することも可能であり、その例を以下
に説明する。
乃至４に係るトレンチゲート型ＩＧＢＴは、エミッタ電
極７は、溝３の隣り合う相互間領域におけるｐ型ベース
層２とｎ＋型エミッタ層６に接続されている場合を説明
したが、ｐ型ベース層２に選択的にｐ型コンタクト層を
形成し、このｐ型コンタクト層とｎ＋型エミッタ層にエ
ミッタ電極を接続することも可能であり、その例を以下
に説明する。
【００５６】図５（ａ）乃至（ｃ）は、本発明の実施の
形態５に係るトレンチゲート型ＩＧＢＴを示すものであ
り、同図（ａ）は一部を取り出して概略的に示す斜視
図、同図（ｂ）は同図（ａ）中のＡ−Ａ´線に沿う断面
図、同図（ｃ）は同図（ａ）中のＢ−Ｂ´線に沿う断面
図である。
形態５に係るトレンチゲート型ＩＧＢＴを示すものであ
り、同図（ａ）は一部を取り出して概略的に示す斜視
図、同図（ｂ）は同図（ａ）中のＡ−Ａ´線に沿う断面
図、同図（ｃ）は同図（ａ）中のＢ−Ｂ´線に沿う断面
図である。
【００５７】このトレンチゲート型ＩＧＢＴは、実施の
形態１に係るトレンチゲート型ＩＧＢＴと比べて、溝３
の隣り合う相互間領域の中間部でｎ＋型エミッタ層６の
近傍に選択的にｐ＋コンタクト層11が形成され、溝３の
隣り合う相互間領域の中間部でｎ＋型エミッタ層とｐ＋
コンタクト層11にエミッタ電極７が形成されている点が
異なり、その他は図１（ａ）乃至（ｃ）中と同じである
ので同じ符号を付している。
形態１に係るトレンチゲート型ＩＧＢＴと比べて、溝３
の隣り合う相互間領域の中間部でｎ＋型エミッタ層６の
近傍に選択的にｐ＋コンタクト層11が形成され、溝３の
隣り合う相互間領域の中間部でｎ＋型エミッタ層とｐ＋
コンタクト層11にエミッタ電極７が形成されている点が
異なり、その他は図１（ａ）乃至（ｃ）中と同じである
ので同じ符号を付している。
【００５８】このトレンチゲート型ＩＧＢＴの動作およ
び効果は、前述した実施の形態１に係るトレンチゲート
型ＩＧＢＴの動作と基本的に同様であるが、ｐ＋型コン
タクト層11を有するので、ｐ型ベース層２内での正孔の
排出抵抗が低減され、ラッチアップを防ぐことが可能に
なり、破壊耐量がさらに向上する。
び効果は、前述した実施の形態１に係るトレンチゲート
型ＩＧＢＴの動作と基本的に同様であるが、ｐ＋型コン
タクト層11を有するので、ｐ型ベース層２内での正孔の
排出抵抗が低減され、ラッチアップを防ぐことが可能に
なり、破壊耐量がさらに向上する。
【００５９】＜実施の形態６＞実施の形態６に係るトレ
ンチゲート型ＩＧＢＴでは、実施の形態５に準じて、実
施の形態２に係るトレンチゲート型ＩＧＢＴのｐ型ベー
ス層２に選択的にｐ型コンタクト層を形成し、このｐ型
コンタクト層とｎ＋型エミッタ層にエミッタ電極を接続
したものである。
ンチゲート型ＩＧＢＴでは、実施の形態５に準じて、実
施の形態２に係るトレンチゲート型ＩＧＢＴのｐ型ベー
ス層２に選択的にｐ型コンタクト層を形成し、このｐ型
コンタクト層とｎ＋型エミッタ層にエミッタ電極を接続
したものである。
【００６０】図６（ａ）乃至（ｃ）は、本発明の実施の
形態６に係るトレンチゲート型ＩＧＢＴを示すものであ
り、同図（ａ）は一部を取り出して概略的に示す斜視
図、同図（ｂ）は同図（ａ）中のＡ−Ａ´線に沿う断面
図、同図（ｃ）は同図（ａ）中のＢ−Ｂ´線に沿う断面
図である。
形態６に係るトレンチゲート型ＩＧＢＴを示すものであ
り、同図（ａ）は一部を取り出して概略的に示す斜視
図、同図（ｂ）は同図（ａ）中のＡ−Ａ´線に沿う断面
図、同図（ｃ）は同図（ａ）中のＢ−Ｂ´線に沿う断面
図である。
【００６１】このトレンチゲート型ＩＧＢＴは、実施の
形態２に係るトレンチゲート型ＩＧＢＴと比べて、溝３
の隣り合う相互間領域の中間部でｎ＋型エミッタ層６の
近傍に選択的にｐ＋コンタクト層11が形成され、溝３の
隣り合う相互間領域の中間部でｎ＋型エミッタ層とｐ＋
コンタクト層11にエミッタ電極７が形成されている点が
異なり、その他は図２（ａ）乃至（ｃ）中と同じである
ので同じ符号を付している。
形態２に係るトレンチゲート型ＩＧＢＴと比べて、溝３
の隣り合う相互間領域の中間部でｎ＋型エミッタ層６の
近傍に選択的にｐ＋コンタクト層11が形成され、溝３の
隣り合う相互間領域の中間部でｎ＋型エミッタ層とｐ＋
コンタクト層11にエミッタ電極７が形成されている点が
異なり、その他は図２（ａ）乃至（ｃ）中と同じである
ので同じ符号を付している。
【００６２】このトレンチゲート型ＩＧＢＴの動作およ
び効果は、前述した実施の形態２に係るトレンチゲート
型ＩＧＢＴの動作と基本的に同様であるが、ｐ＋型コン
タクト層11を有するので、ｐ型ベース層２内での正孔の
排出抵抗が低減され、ラッチアップを防ぐことが可能に
なり、破壊耐量がさらに向上する。
び効果は、前述した実施の形態２に係るトレンチゲート
型ＩＧＢＴの動作と基本的に同様であるが、ｐ＋型コン
タクト層11を有するので、ｐ型ベース層２内での正孔の
排出抵抗が低減され、ラッチアップを防ぐことが可能に
なり、破壊耐量がさらに向上する。
【００６３】＜実施の形態７＞実施の形態７に係るトレ
ンチゲート型ＩＧＢＴでは、実施の形態５に準じて、実
施の形態３に係るトレンチゲート型ＩＧＢＴのｐ型ベー
ス層２に選択的にｐ型コンタクト層を形成し、このｐ型
コンタクト層とｎ＋型エミッタ層にエミッタ電極を接続
したものである。
ンチゲート型ＩＧＢＴでは、実施の形態５に準じて、実
施の形態３に係るトレンチゲート型ＩＧＢＴのｐ型ベー
ス層２に選択的にｐ型コンタクト層を形成し、このｐ型
コンタクト層とｎ＋型エミッタ層にエミッタ電極を接続
したものである。
【００６４】図７（ａ）乃至（ｃ）は、本発明の実施の
形態７に係るトレンチゲート型ＩＧＢＴを示すものであ
り、同図（ａ）は一部を取り出して概略的に示す斜視
図、同図（ｂ）は同図（ａ）中のＡ−Ａ´線に沿う断面
図、同図（ｃ）は同図（ａ）中のＢ−Ｂ´線に沿う断面
図である。
形態７に係るトレンチゲート型ＩＧＢＴを示すものであ
り、同図（ａ）は一部を取り出して概略的に示す斜視
図、同図（ｂ）は同図（ａ）中のＡ−Ａ´線に沿う断面
図、同図（ｃ）は同図（ａ）中のＢ−Ｂ´線に沿う断面
図である。
【００６５】このトレンチゲート型ＩＧＢＴは、実施の
形態３に係るトレンチゲート型ＩＧＢＴと比べて、溝３
の隣り合う相互間領域の中間部でｎ＋型エミッタ層６の
近傍に選択的にｐ＋コンタクト層11が形成され、溝３の
隣り合う相互間領域の中間部でｎ＋型エミッタ層とｐ＋
コンタクト層11にエミッタ電極７が形成されている点が
異なり、その他は図３（ａ）乃至（ｃ）中と同じである
ので同じ符号を付している。
形態３に係るトレンチゲート型ＩＧＢＴと比べて、溝３
の隣り合う相互間領域の中間部でｎ＋型エミッタ層６の
近傍に選択的にｐ＋コンタクト層11が形成され、溝３の
隣り合う相互間領域の中間部でｎ＋型エミッタ層とｐ＋
コンタクト層11にエミッタ電極７が形成されている点が
異なり、その他は図３（ａ）乃至（ｃ）中と同じである
ので同じ符号を付している。
【００６６】このトレンチゲート型ＩＧＢＴの動作およ
び効果は、前述した実施の形態３に係るトレンチゲート
型ＩＧＢＴの動作と基本的に同様であるが、ｐ＋型コン
タクト層11を有するので、ｐ型ベース層２内での正孔の
排出抵抗が低減され、ラッチアップを防ぐことが可能に
なり、破壊耐量がさらに向上する。
び効果は、前述した実施の形態３に係るトレンチゲート
型ＩＧＢＴの動作と基本的に同様であるが、ｐ＋型コン
タクト層11を有するので、ｐ型ベース層２内での正孔の
排出抵抗が低減され、ラッチアップを防ぐことが可能に
なり、破壊耐量がさらに向上する。
【００６７】＜実施の形態８＞実施の形態８に係るトレ
ンチゲート型ＩＧＢＴでは、実施の形態５に準じて、実
施の形態４に係るトレンチゲート型ＩＧＢＴのｐ型ベー
ス層２に選択的にｐ型コンタクト層を形成し、このｐ型
コンタクト層とｎ＋型エミッタ層にエミッタ電極を接続
したものである。
ンチゲート型ＩＧＢＴでは、実施の形態５に準じて、実
施の形態４に係るトレンチゲート型ＩＧＢＴのｐ型ベー
ス層２に選択的にｐ型コンタクト層を形成し、このｐ型
コンタクト層とｎ＋型エミッタ層にエミッタ電極を接続
したものである。
【００６８】図８（ａ）乃至（ｃ）は、本発明の実施の
形態８に係るトレンチゲート型ＩＧＢＴを示すものであ
り、同図（ａ）は一部を取り出して概略的に示す斜視
図、同図（ｂ）は同図（ａ）のＡ−Ａ´線に沿う断面
図、同図（ｃ）は同図（ａ）中のＢ−Ｂ´線に沿う断面
図である。
形態８に係るトレンチゲート型ＩＧＢＴを示すものであ
り、同図（ａ）は一部を取り出して概略的に示す斜視
図、同図（ｂ）は同図（ａ）のＡ−Ａ´線に沿う断面
図、同図（ｃ）は同図（ａ）中のＢ−Ｂ´線に沿う断面
図である。
【００６９】このトレンチゲート型ＩＧＢＴは、実施の
形態４に係るトレンチゲート型ＩＧＢＴと比べて、溝３
の隣り合う相互間領域の中間部でｎ＋型エミッタ層６の
近傍に選択的にｐ＋コンタクト層11が形成され、溝３の
隣り合う相互間領域の中間部でｎ＋型エミッタ層とｐ＋
コンタクト層11にエミッタ電極７が形成されている点が
異なり、その他は図３（ａ）乃至（ｃ）中と同じである
ので同じ符号を付している。
形態４に係るトレンチゲート型ＩＧＢＴと比べて、溝３
の隣り合う相互間領域の中間部でｎ＋型エミッタ層６の
近傍に選択的にｐ＋コンタクト層11が形成され、溝３の
隣り合う相互間領域の中間部でｎ＋型エミッタ層とｐ＋
コンタクト層11にエミッタ電極７が形成されている点が
異なり、その他は図３（ａ）乃至（ｃ）中と同じである
ので同じ符号を付している。
【００７０】このトレンチゲート型ＩＧＢＴの動作およ
び効果は、前述した実施の形態４に係るトレンチゲート
型ＩＧＢＴの動作と基本的に同様であるが、ｐ＋型コン
タクト層11を有するので、ｐ型ベース層２内での正孔の
排出抵抗が低減され、ラッチアップを防ぐことが可能に
なり、破壊耐量がさらに向上する。
び効果は、前述した実施の形態４に係るトレンチゲート
型ＩＧＢＴの動作と基本的に同様であるが、ｐ＋型コン
タクト層11を有するので、ｐ型ベース層２内での正孔の
排出抵抗が低減され、ラッチアップを防ぐことが可能に
なり、破壊耐量がさらに向上する。
【００７１】＜実施の形態９＞前述した各実施の形態１
乃至８に係るトレンチゲート型ＩＧＢＴは、ｐ型ベース
層２の表面領域には溝３に接するようにｎ＋エミッタ層
６のみが設けられている場合を説明したが、縞状のｐ型
ベース層２のうちの一部のｐ型ベース層２には、ｎ＋エ
ミッタ層６に代えてｐ＋型ドレイン層を溝に接するよう
に形成し、このｐ＋型ドレイン層にドレイン電極を接続
することも可能であり、その例を以下に説明する。
乃至８に係るトレンチゲート型ＩＧＢＴは、ｐ型ベース
層２の表面領域には溝３に接するようにｎ＋エミッタ層
６のみが設けられている場合を説明したが、縞状のｐ型
ベース層２のうちの一部のｐ型ベース層２には、ｎ＋エ
ミッタ層６に代えてｐ＋型ドレイン層を溝に接するよう
に形成し、このｐ＋型ドレイン層にドレイン電極を接続
することも可能であり、その例を以下に説明する。
【００７２】図９（ａ）乃至（ｃ）は、本発明の実施の
形態９に係るトレンチゲート型ＩＧＢＴを示すものであ
り、同図（ａ）は一部を取り出して概略的に示す斜視
図、同図（ｂ）は同図（ａ）中のＡ−Ａ´線に沿う断面
図、同図（ｃ）は同図（ａ）中のＢ−Ｂ´線に沿う断面
図である。
形態９に係るトレンチゲート型ＩＧＢＴを示すものであ
り、同図（ａ）は一部を取り出して概略的に示す斜視
図、同図（ｂ）は同図（ａ）中のＡ−Ａ´線に沿う断面
図、同図（ｃ）は同図（ａ）中のＢ−Ｂ´線に沿う断面
図である。
【００７３】このトレンチゲート型ＩＧＢＴは、実施の
形態５に係るトレンチゲート型ＩＧＢＴと比べて、縞状
のｐ型ベース層２の配列内で交互にｎ＋エミッタ層６ま
たはｐ＋型ドレイン層21が溝３に接するように形成され
ている。上記ドレイン電極22はｐ＋型ドレイン層21に接
続するよう形成されている点が異なり、その他は図５
（ａ）乃至（ｃ）中と同じであるので同じ符号を付して
いる。なお、前記ｎ＋エミッタ層６の近傍にはｐ＋型コ
ンタクト層11が形成され、このｎ＋型エミッタ層６とｐ
＋型コンタクト層11の双方にエミッタ電極７が接続する
よう形成されている。
形態５に係るトレンチゲート型ＩＧＢＴと比べて、縞状
のｐ型ベース層２の配列内で交互にｎ＋エミッタ層６ま
たはｐ＋型ドレイン層21が溝３に接するように形成され
ている。上記ドレイン電極22はｐ＋型ドレイン層21に接
続するよう形成されている点が異なり、その他は図５
（ａ）乃至（ｃ）中と同じであるので同じ符号を付して
いる。なお、前記ｎ＋エミッタ層６の近傍にはｐ＋型コ
ンタクト層11が形成され、このｎ＋型エミッタ層６とｐ
＋型コンタクト層11の双方にエミッタ電極７が接続する
よう形成されている。
【００７４】このトレンチゲート型ＩＧＢＴの動作およ
び効果は、前述した実施の形態５に係るトレンチゲート
型ＩＧＢＴの動作と基本的に同様であるが、ｐ＋型ドレ
イン層21およびドレイン電極22を有するので、ｐ型ベー
ス層２内での正孔の排出抵抗がさらに低減され、ラッチ
アップを防ぐ効果が増大し、破壊耐量がさらに向上す
る。
び効果は、前述した実施の形態５に係るトレンチゲート
型ＩＧＢＴの動作と基本的に同様であるが、ｐ＋型ドレ
イン層21およびドレイン電極22を有するので、ｐ型ベー
ス層２内での正孔の排出抵抗がさらに低減され、ラッチ
アップを防ぐ効果が増大し、破壊耐量がさらに向上す
る。
【００７５】＜実施の形態１０＞実施の形態１０に係る
トレンチゲート型ＩＧＢＴでは、実施の形態９に準じ
て、実施の形態６に係るトレンチゲート型ＩＧＢＴの縞
状のｐ型ベース層２の配列内で交互にｎ＋エミッタ層６
またはｐ＋型ドレイン層21を溝３に接するように形成
し、このｐ＋型ドレイン層21にドレイン電極22を接続し
た。
トレンチゲート型ＩＧＢＴでは、実施の形態９に準じ
て、実施の形態６に係るトレンチゲート型ＩＧＢＴの縞
状のｐ型ベース層２の配列内で交互にｎ＋エミッタ層６
またはｐ＋型ドレイン層21を溝３に接するように形成
し、このｐ＋型ドレイン層21にドレイン電極22を接続し
た。
【００７６】図１０（ａ）乃至（ｃ）は、本発明の実施
の形態１０に係るトレンチゲート型ＩＧＢＴを示すもの
であり、同図（ａ）は一部を取り出して概略的に示す斜
視図、同図（ｂ）は同図（ａ）中のＡ−Ａ´線に沿う断
面図、同図（ｃ）は同図（ａ）中のＢ−Ｂ´線に沿う断
面図である。
の形態１０に係るトレンチゲート型ＩＧＢＴを示すもの
であり、同図（ａ）は一部を取り出して概略的に示す斜
視図、同図（ｂ）は同図（ａ）中のＡ−Ａ´線に沿う断
面図、同図（ｃ）は同図（ａ）中のＢ−Ｂ´線に沿う断
面図である。
【００７７】このトレンチゲート型ＩＧＢＴは、実施の
形態６に係るトレンチゲート型ＩＧＢＴと比べて、縞状
のｐ型ベース層２の配列内で交互にｎ＋エミッタ層６ま
たはｐ＋型ドレイン層21が溝３に接するように形成され
ている。上記ドレイン電極22はｐ＋ドレイン層21に接続
するよう形成されている点が異なり、その他は図６
（ａ）乃至（ｃ）中と同じであるので同じ符号を付して
いる。なお、前記ｎ＋エミッタ層６の近傍にはｐ＋型コ
ンタクト層11が形成され、このｎ＋型エミッタ層６とｐ
＋型コンタクト層11の双方にエミッタ電極７が接続する
よう形成されている。
形態６に係るトレンチゲート型ＩＧＢＴと比べて、縞状
のｐ型ベース層２の配列内で交互にｎ＋エミッタ層６ま
たはｐ＋型ドレイン層21が溝３に接するように形成され
ている。上記ドレイン電極22はｐ＋ドレイン層21に接続
するよう形成されている点が異なり、その他は図６
（ａ）乃至（ｃ）中と同じであるので同じ符号を付して
いる。なお、前記ｎ＋エミッタ層６の近傍にはｐ＋型コ
ンタクト層11が形成され、このｎ＋型エミッタ層６とｐ
＋型コンタクト層11の双方にエミッタ電極７が接続する
よう形成されている。
【００７８】このトレンチゲート型ＩＧＢＴの動作およ
び効果は、前述した実施の形態６に係るトレンチゲート
型ＩＧＢＴの動作と基本的に同様であるが、ｐ＋型ドレ
イン層21およびドレイン電極22を有するので、ｐ型ベー
ス層２内での正孔の排出抵抗がさらに低減され、ラッチ
アップを防ぐ効果が増大し、破壊耐量がさらに向上す
る。
び効果は、前述した実施の形態６に係るトレンチゲート
型ＩＧＢＴの動作と基本的に同様であるが、ｐ＋型ドレ
イン層21およびドレイン電極22を有するので、ｐ型ベー
ス層２内での正孔の排出抵抗がさらに低減され、ラッチ
アップを防ぐ効果が増大し、破壊耐量がさらに向上す
る。
【００７９】＜実施の形態１１＞実施の形態１１に係る
トレンチゲート型ＩＧＢＴでは、実施の形態９に準じ
て、実施の形態７に係るトレンチゲート型ＩＧＢＴの縞
状のｐ型ベース層２の配列内で交互にｎ＋エミッタ層６
またはｐ＋型ドレイン層21を溝３に接するように形成
し、このｐ＋型ドレイン層21にドレイン電極22を接続し
た。
トレンチゲート型ＩＧＢＴでは、実施の形態９に準じ
て、実施の形態７に係るトレンチゲート型ＩＧＢＴの縞
状のｐ型ベース層２の配列内で交互にｎ＋エミッタ層６
またはｐ＋型ドレイン層21を溝３に接するように形成
し、このｐ＋型ドレイン層21にドレイン電極22を接続し
た。
【００８０】図１１（ａ）乃至（ｃ）は、本発明の実施
の形態１１に係るトレンチゲート型ＩＧＢＴを示すもの
であり、同図（ａ）は一部を取り出して概略的に示す斜
視図、同図（ｂ）は同図（ａ）中のＡ−Ａ´線に沿う断
面図、同図（ｃ）は同図（ａ）中のＢ−Ｂ´線に沿う断
面図である。
の形態１１に係るトレンチゲート型ＩＧＢＴを示すもの
であり、同図（ａ）は一部を取り出して概略的に示す斜
視図、同図（ｂ）は同図（ａ）中のＡ−Ａ´線に沿う断
面図、同図（ｃ）は同図（ａ）中のＢ−Ｂ´線に沿う断
面図である。
【００８１】このトレンチゲート型ＩＧＢＴは、実施の
形態７に係るトレンチゲート型ＩＧＢＴと比べて、縞状
のｐ型ベース層２の配列内で交互にｎ＋エミッタ層６ま
たはｐ＋型ドレイン層21が溝３に接するように形成され
ている。上記ドレイン電極22はｐ＋型ドレイン層21に接
続するように形成されている点が異なり、その他は図７
（ａ）乃至（ｃ）中と同じであるので同じ符号を付して
いる。なお、前記ｎ＋エミッタ層６の近傍にはｐ＋型コ
ンタクト層11が形成され、このｎ＋型エミッタ層６とｐ
＋型コンタクト層11の双方にエミッタ電極７が接続する
よう形成されている。また、ｎ＋エミッタ層６あるいは
ｐ＋型コンタクト層11が存在してもエミッタ電極７が存
在しない個所が存在する。
形態７に係るトレンチゲート型ＩＧＢＴと比べて、縞状
のｐ型ベース層２の配列内で交互にｎ＋エミッタ層６ま
たはｐ＋型ドレイン層21が溝３に接するように形成され
ている。上記ドレイン電極22はｐ＋型ドレイン層21に接
続するように形成されている点が異なり、その他は図７
（ａ）乃至（ｃ）中と同じであるので同じ符号を付して
いる。なお、前記ｎ＋エミッタ層６の近傍にはｐ＋型コ
ンタクト層11が形成され、このｎ＋型エミッタ層６とｐ
＋型コンタクト層11の双方にエミッタ電極７が接続する
よう形成されている。また、ｎ＋エミッタ層６あるいは
ｐ＋型コンタクト層11が存在してもエミッタ電極７が存
在しない個所が存在する。
【００８２】このトレンチゲート型ＩＧＢＴの動作およ
び効果は、前述した実施の形態７に係るトレンチゲート
型ＩＧＢＴの動作と基本的に同様であるが、ｐ＋型ドレ
イン層21およびドレイン電極22を有するので、ｐ型ベー
ス層２内での正孔の排出抵抗がさらに低減され、ラッチ
アップを防ぐ効果が増大し、破壊耐量がさらに向上す
る。
び効果は、前述した実施の形態７に係るトレンチゲート
型ＩＧＢＴの動作と基本的に同様であるが、ｐ＋型ドレ
イン層21およびドレイン電極22を有するので、ｐ型ベー
ス層２内での正孔の排出抵抗がさらに低減され、ラッチ
アップを防ぐ効果が増大し、破壊耐量がさらに向上す
る。
【００８３】＜実施の形態１２＞実施の形態１２に係る
トレンチゲート型ＩＧＢＴでは、実施の形態９に準じ
て、実施の形態８に係るトレンチゲート型ＩＧＢＴの縞
状のｐ型ベース層２の配列内で交互にｎ＋エミッタ層６
またはｐ＋型ドレイン層21を溝３に接するように形成
し、このｐ＋型ドレイン層21にドレイン電極22を接続し
た。
トレンチゲート型ＩＧＢＴでは、実施の形態９に準じ
て、実施の形態８に係るトレンチゲート型ＩＧＢＴの縞
状のｐ型ベース層２の配列内で交互にｎ＋エミッタ層６
またはｐ＋型ドレイン層21を溝３に接するように形成
し、このｐ＋型ドレイン層21にドレイン電極22を接続し
た。
【００８４】図１２（ａ）乃至（ｃ）は、本発明の実施
の形態１１に係るトレンチゲート型ＩＧＢＴを示すもの
であり、同図（ａ）は一部を取り出して概略的に示す斜
視図、同図（ｂ）は同図（ａ）中のＡ−Ａ´線に沿う断
面図、同図（ｃ）は同図（ａ）中のＢ−Ｂ´線に沿う断
面図である。
の形態１１に係るトレンチゲート型ＩＧＢＴを示すもの
であり、同図（ａ）は一部を取り出して概略的に示す斜
視図、同図（ｂ）は同図（ａ）中のＡ−Ａ´線に沿う断
面図、同図（ｃ）は同図（ａ）中のＢ−Ｂ´線に沿う断
面図である。
【００８５】このトレンチゲート型ＩＧＢＴは、実施の
形態８に係るトレンチゲート型ＩＧＢＴと比べて、縞状
のｐ型ベース層２の配列内で交互にｎ＋エミッタ層６ま
たはｐ＋型ドレイン層21が溝３に接するように形成され
ている。上記ドレイン電極22はｐ＋型ドレイン層21に接
続するように形成されている点が異なり、その他は図８
（ａ）乃至（ｃ）中と同じであるので同じ符号を付して
いる。なお、前記ｎ＋エミッタ層６の近傍にはｐ＋型コ
ンタクト層11が形成され、このｎ＋型エミッタ層６とｐ
＋型コンタクト層11の双方にエミッタ電極７が接続する
よう形成されている。また、ｎ＋エミッタ層６あるいは
ｐ＋型コンタクト層11が存在してもエミッタ電極７が存
在しない個所が存在する。
形態８に係るトレンチゲート型ＩＧＢＴと比べて、縞状
のｐ型ベース層２の配列内で交互にｎ＋エミッタ層６ま
たはｐ＋型ドレイン層21が溝３に接するように形成され
ている。上記ドレイン電極22はｐ＋型ドレイン層21に接
続するように形成されている点が異なり、その他は図８
（ａ）乃至（ｃ）中と同じであるので同じ符号を付して
いる。なお、前記ｎ＋エミッタ層６の近傍にはｐ＋型コ
ンタクト層11が形成され、このｎ＋型エミッタ層６とｐ
＋型コンタクト層11の双方にエミッタ電極７が接続する
よう形成されている。また、ｎ＋エミッタ層６あるいは
ｐ＋型コンタクト層11が存在してもエミッタ電極７が存
在しない個所が存在する。
【００８６】このトレンチゲート型ＩＧＢＴの動作およ
び効果は、前述した実施の形態７に係るトレンチゲート
型ＩＧＢＴの動作と基本的に同様であるが、ｐ＋型ドレ
イン層21およびドレイン電極22を有するので、ｐ型ベー
ス層２内での正孔の排出抵抗がさらに低減され、ラッチ
アップを防ぐ効果が増大し、破壊耐量がさらに向上す
る。
び効果は、前述した実施の形態７に係るトレンチゲート
型ＩＧＢＴの動作と基本的に同様であるが、ｐ＋型ドレ
イン層21およびドレイン電極22を有するので、ｐ型ベー
ス層２内での正孔の排出抵抗がさらに低減され、ラッチ
アップを防ぐ効果が増大し、破壊耐量がさらに向上す
る。
【００８７】なお、本発明は前記各実施の形態のトレン
チゲート型ＩＧＢＴに限らず、上記各実施の形態におい
て、ｎ＋エミッタ層６をｎ＋ソース層、ｐ型コレクタ層
８とコレクタ電極９をｎ型ドレイン層とドレイン電極に
変更したパワーMOSFETにも適用しても、前記各実施の形
態に準じた効果が得られる。
チゲート型ＩＧＢＴに限らず、上記各実施の形態におい
て、ｎ＋エミッタ層６をｎ＋ソース層、ｐ型コレクタ層
８とコレクタ電極９をｎ型ドレイン層とドレイン電極に
変更したパワーMOSFETにも適用しても、前記各実施の形
態に準じた効果が得られる。
【００８８】
【発明の効果】上述したように本発明の半導体装置によ
れば、負荷短絡耐量の確保、オン電圧の低減、入力容量
の低減を実現することができる。
れば、負荷短絡耐量の確保、オン電圧の低減、入力容量
の低減を実現することができる。
【図１】本発明の実施の形態１に係るトレンチゲート型
IGBTを概略的に示す斜視図、断面図およびゲート電極・
エミッタ電極間に順バイアスを印加した時のゲート絶縁
膜の表面状態を説明するために一部切断して示す斜視
図。
IGBTを概略的に示す斜視図、断面図およびゲート電極・
エミッタ電極間に順バイアスを印加した時のゲート絶縁
膜の表面状態を説明するために一部切断して示す斜視
図。
【図２】本発明の実施の形態２に係るトレンチゲート型
ＩＧＢＴを概略的に示す斜視図および断面図。
ＩＧＢＴを概略的に示す斜視図および断面図。
【図３】本発明の実施の形態３に係るトレンチゲート型
ＩＧＢＴを概略的に示す斜視図および断面図。
ＩＧＢＴを概略的に示す斜視図および断面図。
【図４】本発明の実施の形態４に係るトレンチゲート型
ＩＧＢＴを概略的に示す斜視図および断面図。
ＩＧＢＴを概略的に示す斜視図および断面図。
【図５】本発明の実施の形態５に係るトレンチゲート型
ＩＧＢＴを概略的に示す斜視図および断面図。
ＩＧＢＴを概略的に示す斜視図および断面図。
【図６】本発明の実施の形態６に係るトレンチゲート型
ＩＧＢＴを概略的に示す斜視図および断面図。
ＩＧＢＴを概略的に示す斜視図および断面図。
【図７】本発明の実施の形態７に係るトレンチゲート型
ＩＧＢＴを概略的に示す斜視図および断面図。
ＩＧＢＴを概略的に示す斜視図および断面図。
【図８】本発明の実施の形態８に係るトレンチゲート型
ＩＧＢＴを概略的に示す斜視図および断面図。
ＩＧＢＴを概略的に示す斜視図および断面図。
【図９】本発明の実施の形態９に係るトレンチゲート型
ＩＧＢＴを概略的に示す斜視図および断面図。
ＩＧＢＴを概略的に示す斜視図および断面図。
【図１０】本発明の実施の形態１０に係るトレンチゲー
ト型ＩＧＢＴを概略的に示す斜視図および断面図。
ト型ＩＧＢＴを概略的に示す斜視図および断面図。
【図１１】本発明の実施の形態１１に係るトレンチゲー
ト型ＩＧＢＴを概略的に示す斜視図および断面図。
ト型ＩＧＢＴを概略的に示す斜視図および断面図。
【図１２】本発明の実施の形態１２に係るトレンチゲー
ト型ＩＧＢＴを概略的に示す斜視図および断面図。
ト型ＩＧＢＴを概略的に示す斜視図および断面図。
【図１３】従来のトレンチゲート型ＩＧＢＴの一例を概
略的に示す斜視図、断面図およびゲート電極・エミッタ
電極間に順バイアスを印加した時のゲート絶縁膜の表面
状態を説明するために一部切断して示す斜視図。
略的に示す斜視図、断面図およびゲート電極・エミッタ
電極間に順バイアスを印加した時のゲート絶縁膜の表面
状態を説明するために一部切断して示す斜視図。
【図１４】図１３のトレンチゲート型ＩＧＢＴの動作図
およびキャリアの流れを模式的に表した図。
およびキャリアの流れを模式的に表した図。
１…ｎ−型ベース層、 ２…ｐ型ベース層、 ３…溝、 ４…ゲート絶縁膜、 ５…ゲート電極、 ６…ｎ＋エミッタ層、 ７…エミッタ電極、 ８…ｐ型コレクタ層、 ９…コレクタ電極、 Ａ…ｐ型ベース層２とｎ＋型エミッタ層６との接合、 Ｂ…ｎ−型ベース層１とｐ型ベース層２との接合。
Claims (12)
- 【請求項１】 第１導電型ベース層を有する半導体基板
と、 前記半導体基板の第１の主面で帯状パターンが間欠的に
繰り返す縞状の平面パターンを有するように選択的に形
成された第２導電型ベース層と、 前記第２導電型ベース層の表層部に選択的に形成された
第１導電型エミッタ層と、 前記半導体基板の第１の主面で前記第2 導電型ベース層
の帯状パターンの向きに交差し、表面から前記第1 導電
型エミッタ層および第２導電型ベース層を貫通して前記
第１導電型ベース層内部まで達する深さに形成された溝
と、 前記構内に絶縁層を介して形成されたゲート電極と、 前記溝の隣り合う相互間領域の中間部で前記第1 導電型
エミッタ層と前記第2導電型ベース層に接続するように
形成されたエミッタ電極と、 前記半導体基板の第２の主面に形成された第２導電型コ
レクタ層と、 前記第２導電型コレクタ層に接続するように形成された
コレクタ電極とを具備することを特徴とする半導体装
置。 - 【請求項２】 前記溝の側壁面において、前記第１導電
型ベース層と前記第２導電型ベース層の接合から前記第
2 導電型ベース層と前記第１導電型エミッタ層の接合ま
での距離が、各溝の側壁面において略一定であることを
特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記溝の側壁面における前記第１導電型
ベース層と前記第２導電型ベース層の接合の位置より
も、前記溝の隣り合う相互間領域の中間部における前記
第１導電型ベース層と前記第２導電型ベース層の接合の
位置の方が深いことを特徴とする請求項２記載の半導体
装置。 - 【請求項４】 前記エミッタ電極は、前記溝の隣り合う
相互間領域における第２導電型ベース層と前記第１導電
型エミッタ層を単位とする当該半導体チップ上の全単位
のうち一部の単位にのみ形成されていることを特徴とす
る請求項１乃至３のいずれか１項に記載の半導体装置。 - 【請求項５】 第１導電型ベース層を有する半導体基板
と、 前記半導体基板の第１の主面で帯状パターンが間欠的に
繰り返す縞状の平面パターンを有するように選択的に形
成された第２導電型ベース層と、 前記第２導電型ベース層の表層部に選択的に形成された
第１導電型エミッタ層と、 前記半導体基板の第１の主面で前記第２導電型ベース層
の帯状パターンの向きに交差し、表面から前記第１導電
型エミッタ層および第２導電型ベース層を貫通して前記
第１導電型ベース層内部まで達する深さに形成された溝
と、 前記構内に絶縁層を介して形成されたゲート電極と、 前記第２導電型ベース層において前記溝の隣り合う相互
間領域の中間部で前記第１導電型エミッタ層の近傍に選
択的に形成された第２導電型コンタクト層と、 前記溝の隣り合う相互間領域の中間部で前記第１導電型
エミッタ層と前記第２導電型コンタクト層に接続するよ
うに形成されたエミッタ電極と、 前記半導体基板の第２の主面に形成された第２導電型コ
レクタ層と、 前記第２導電型コレクタ層に接続するように形成された
コレクタ電極とを具備することを特徴とする半導体装
置。 - 【請求項６】 前記溝の側壁面において、前記第１導電
型ベース層と前記第２導電型ベース層の接合から前記第
２導電型ベース層と前記第１導電型エミッタ層の接合ま
での距離が、各溝の側壁面において略一定であることを
特徴とする請求項５記載の半導体装置。 - 【請求項７】 前記溝の側壁面における前記第１導電型
ベース層と前記第２導電型ベース層の接合の位置より
も、前記溝の隣り合う相互間領域の中間部における前記
第１導電型ベース層と前記第２導電型ベース層の接合の
位置の方が深いことを特徴とする請求項６記載の半導体
装置。 - 【請求項８】 前記エミッタ電極は、前記溝の隣り合う
相互間領域における第2 導電型コンタクト層と前記第１
導電型エミッタ層を単位とする当該半導体チップ上の全
単位のうち一部の単位にのみ形成されていることを特徴
とする請求項５乃至７のいずれか１項に記載の半導体装
置。 - 【請求項９】 請求項５乃至８のいずれか１項に記載の
半導体装置において、さらに、 前記半導体基板の第１の主面のうちで前記第２導電型ベ
ース層が形成されていない部分に選択的に形成された第
2 導電型ドレイン層と、 前記第２導電型ドレイン層に接続するように形成された
ドレイン電極とを具備することを特徴とする半導体装
置。 - 【請求項１０】 第１導電型ベース層を有する半導体基
板と、 前記半導体基板の第１の主面で帯状パターンが間欠的に
繰り返す縞状の平面パターンを有するように選択的に形
成された第２導電型ベース層と、 前記第２導電型ベース層の表層部に選択的に形成された
第１導電型ソース層と、 前記半導体基板の第１の主面で前記第2 導電型ベース層
の帯状パターンの向きに交差し、表面から前記第１導電
型ソース層および第２導電型ベース層を貫通して前記第
１導電型ベース層内部まで達する深さに形成された溝
と、 前記構内に絶縁層を介して形成されたゲート電極と、 前記溝の隣り合う相互間領域の中間部で前記第1 導電型
ソース層と前記第２導電型ベース層に接続するように形
成されたソース電極と、 前記半導体基板の第２の主面に形成された第１導電型ド
レイン層と、 前記第１導電型ドレイン層に接続するように形成された
ドレイン電極とを具備することを特徴とする半導体装
置。 - 【請求項１１】 前記溝の側壁面において、前記第１導
電型ベース層と前記第２導電型ベース層の接合から前記
第2 導電型ベース層と前記第１導電型ソース層の接合ま
での距離が、各溝の側壁面において略一定であることを
特徴とする請求項１０記載の半導体装置。 - 【請求項１２】 前記溝の側壁面における前記第１導電
型ベース層と前記第２導電型ベース層の接合の位置より
も、前記溝の隣り合う相互間領域の中間部における前記
第１導電型ベース層と前記第２導電型ベース層の接合の
位置の方が深いことを特徴とする請求項１１記載の半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000089291A JP2001274400A (ja) | 2000-03-28 | 2000-03-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000089291A JP2001274400A (ja) | 2000-03-28 | 2000-03-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001274400A true JP2001274400A (ja) | 2001-10-05 |
Family
ID=18605067
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000089291A Pending JP2001274400A (ja) | 2000-03-28 | 2000-03-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001274400A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6774408B2 (en) * | 2001-06-29 | 2004-08-10 | Kabushiki Kaisha Toshiba | Trench gate power device having a concentration at channel layer higher than a base layer and uniformly distributed along the depth of the trench and its manufacturing method |
| JP2006210547A (ja) * | 2005-01-27 | 2006-08-10 | Fuji Electric Device Technology Co Ltd | 絶縁ゲート型半導体装置とその製造方法 |
| JP2007221012A (ja) * | 2006-02-20 | 2007-08-30 | Fuji Electric Device Technology Co Ltd | Ｍｏｓ型半導体装置とその製造方法 |
| JP2007329270A (ja) * | 2006-06-07 | 2007-12-20 | Denso Corp | 絶縁ゲート型バイポーラトランジスタ |
| JP2008027945A (ja) * | 2006-07-18 | 2008-02-07 | Fuji Electric Device Technology Co Ltd | トレンチ型絶縁ゲートバイポーラトランジスタ |
| JP2008034794A (ja) * | 2006-04-27 | 2008-02-14 | Fuji Electric Device Technology Co Ltd | 縦型トレンチ型絶縁ゲートｍｏｓ半導体装置 |
| JP2008288349A (ja) * | 2007-05-17 | 2008-11-27 | Fuji Electric Device Technology Co Ltd | 絶縁ゲート型半導体装置とその製造方法 |
| JP2009135408A (ja) * | 2007-07-10 | 2009-06-18 | Fuji Electric Device Technology Co Ltd | トレンチ型絶縁ゲートｍｏｓ半導体装置 |
| WO2011118512A1 (ja) * | 2010-03-24 | 2011-09-29 | オンセミコンダクター・トレーディング・リミテッド | 絶縁ゲート型バイポーラトランジスタ |
| WO2012073609A1 (ja) * | 2010-11-30 | 2012-06-07 | 富士電機株式会社 | 半導体装置 |
| JP2018067744A (ja) * | 2012-09-12 | 2018-04-26 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
-
2000
- 2000-03-28 JP JP2000089291A patent/JP2001274400A/ja active Pending
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6774408B2 (en) * | 2001-06-29 | 2004-08-10 | Kabushiki Kaisha Toshiba | Trench gate power device having a concentration at channel layer higher than a base layer and uniformly distributed along the depth of the trench and its manufacturing method |
| US7633122B2 (en) | 2005-01-27 | 2009-12-15 | Masahito Otsuki | Insulated gate semiconductor device and method of manufacturing the same |
| JP2006210547A (ja) * | 2005-01-27 | 2006-08-10 | Fuji Electric Device Technology Co Ltd | 絶縁ゲート型半導体装置とその製造方法 |
| JP2007221012A (ja) * | 2006-02-20 | 2007-08-30 | Fuji Electric Device Technology Co Ltd | Ｍｏｓ型半導体装置とその製造方法 |
| JP2008034794A (ja) * | 2006-04-27 | 2008-02-14 | Fuji Electric Device Technology Co Ltd | 縦型トレンチ型絶縁ゲートｍｏｓ半導体装置 |
| US8242556B2 (en) | 2006-04-27 | 2012-08-14 | Fuji Electric Co., Ltd. | Vertical and trench type insulated gate MOS semiconductor device |
| US7737490B2 (en) | 2006-04-27 | 2010-06-15 | Fuji Electric Systems Co., Ltd. | Vertical and trench type insulated gate MOS semiconductor device |
| JP2007329270A (ja) * | 2006-06-07 | 2007-12-20 | Denso Corp | 絶縁ゲート型バイポーラトランジスタ |
| JP2008027945A (ja) * | 2006-07-18 | 2008-02-07 | Fuji Electric Device Technology Co Ltd | トレンチ型絶縁ゲートバイポーラトランジスタ |
| US7714353B2 (en) | 2007-05-17 | 2010-05-11 | Fuji Electric Device Technology Co., Ltd. | Insulated gate semiconductor device and the method of manufacturing the same |
| JP2008288349A (ja) * | 2007-05-17 | 2008-11-27 | Fuji Electric Device Technology Co Ltd | 絶縁ゲート型半導体装置とその製造方法 |
| JP2009135408A (ja) * | 2007-07-10 | 2009-06-18 | Fuji Electric Device Technology Co Ltd | トレンチ型絶縁ゲートｍｏｓ半導体装置 |
| JP2017195406A (ja) * | 2007-07-10 | 2017-10-26 | 富士電機株式会社 | トレンチゲート型絶縁ゲートバイポーラトランジスタ及びその製造方法 |
| WO2011118512A1 (ja) * | 2010-03-24 | 2011-09-29 | オンセミコンダクター・トレーディング・リミテッド | 絶縁ゲート型バイポーラトランジスタ |
| WO2012073609A1 (ja) * | 2010-11-30 | 2012-06-07 | 富士電機株式会社 | 半導体装置 |
| JP5561376B2 (ja) * | 2010-11-30 | 2014-07-30 | 富士電機株式会社 | 半導体装置 |
| US8809911B2 (en) | 2010-11-30 | 2014-08-19 | Fuji Electric Co., Ltd. | Semiconductor device |
| JP2018067744A (ja) * | 2012-09-12 | 2018-04-26 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8319314B2 (en) | Semiconductor device | |
| JP4351745B2 (ja) | 半導体装置 | |
| US7659576B2 (en) | Semiconductor device and method of manufacturing the same | |
| JP3940518B2 (ja) | 高耐圧半導体素子 | |
| EP2342753B1 (en) | Insulated gate bipolar transistor | |
| JP3924975B2 (ja) | トレンチ型絶縁ゲートバイポーラトランジスタ | |
| JP3382172B2 (ja) | 横型絶縁ゲートバイポーラトランジスタ | |
| JP2004022941A (ja) | 半導体装置 | |
| WO2011117285A1 (en) | Power semiconductor device | |
| JP2003520430A (ja) | 改善された安全動作領域を有するトレンチ絶縁ゲート・バイポーラ・トランジスタ | |
| JP2006245477A (ja) | 半導体装置 | |
| JP2002299635A (ja) | 横型半導体装置及び縦型半導体装置 | |
| JP2009188290A (ja) | 電力用半導体装置 | |
| JP3405649B2 (ja) | 半導体装置 | |
| US5457329A (en) | Voltage-driven thyristor | |
| JP2001274400A (ja) | 半導体装置 | |
| JP5261893B2 (ja) | トレンチ型絶縁ゲートバイポーラトランジスタ | |
| CN111668212B (zh) | 半导体装置 | |
| US6864535B2 (en) | Controllable semiconductor switching element that blocks in both directions | |
| JP2013211512A (ja) | 絶縁ゲート型バイポーラトランジスタ | |
| CN111326510B (zh) | 半导体装置 | |
| JP3415441B2 (ja) | 半導体装置 | |
| CN113497136A (zh) | 具有降低的正向恢复电压的反向导通绝缘栅双极晶体管 | |
| JP3876538B2 (ja) | 双極性整流素子 | |
| JPH09129863A (ja) | エミッタ・スイッチ・サイリスタ |