CN112687728B - 一种沟槽栅igbt器件及其制备方法 - Google Patents

Abstract

本发明提供一种沟槽栅IGBT器件及其制备方法，所述器件包括：第一导电类型衬底；设置于所述第一导电类型衬底上的第一沟槽栅和第二沟槽栅，所述第一沟槽栅和第二沟槽栅相互平行且均沿第一方向延伸；以及设置于所述第一沟槽栅和第二沟槽栅之间的浮空区，所述浮空区包括沿所述第一方向交替间隔排布的P型浮空块和N型浮空块；其中，每个所述P型浮空块的掺杂量与相邻的每个所述N型浮空块的掺杂量相等。本发明对栅氧非沟道一侧的掺杂区提出了优化设计，通过分区域进行不同类型的掺杂实现内置二极管；该二极管可以对浮空P区进行钳位，从而降低浮空P区对栅极的充电电流，提升器件的SCSOA。

Description

一种沟槽栅IGBT器件及其制备方法

技术领域

本发明涉及一种半导体器件技术领域，具体涉及一种沟槽栅IGBT器件。

背景技术

绝缘栅双极型晶体管(IGBT)是由双极型三极管(BJT)和绝缘栅型场效应管(MOSFET)组成的复合全控型电压驱动式功率半导体器件，作为重要的功率开关，应用广泛；通过对栅极施加一个持续的脉冲控制信号，器件就能不停地交替导通和关断。一般而言，器件在开关期间产生的功耗越小越好，同时还需要具备一定的反偏安全工作区(RBSOA)和短路安全工作区(SCSOA)能力。在中低压IGBT器件中，随着沟槽密度的增加和片厚的减薄，器件的电流能力越来越高，这也导致器件在短路状态下承受更大的电流应力。如图1所示，IGBT器件在一类短路测试时一般先产生高的电流峰值，随后电流逐渐降低到一个稳定的平台值；在电流峰值阶段，器件的键合线承受很大的电流应力，同时器件的漂移区内产生大量的电子、空穴，这些都会降低器件的SCSOA。通过降低器件的出流能力，可以一定程度上提升器件的SCSOA，但是会增加器件的导通压降；通过增加栅极电容或杂散电感的方法可以抑制短路峰值电流的同时不增加导通压降，但是会导致器件开关变慢产生的损耗增加。

发明内容

针对上述现有技术的不足，本发明提供了一种沟槽栅IGBT器件，所述器件包括：

第一导电类型衬底；

设置于所述第一导电类型衬底上的第一沟槽栅和第二沟槽栅，所述第一沟槽栅和第二沟槽栅相互平行且均沿第一方向延伸；以及

设置于所述第一沟槽栅和第二沟槽栅之间的浮空区，所述浮空区包括沿所述第一方向交替间隔排布的P型浮空块和N型浮空块；

其中，每个所述P型浮空块的掺杂量与相邻的每个所述N型浮空块的掺杂量相等。

在一个实施例中，所述P型浮空块包括低掺杂的P型掺杂区。

在一个实施例中，所述N型浮空块包括低掺杂的N型掺杂区，或所述N型浮空块为所述第一导电类型衬底的一部分。

在一个实施例中，所述P型浮空块和N型浮空块均为具有相同高度的长方体结构，每个所述P型浮空块沿所述第一方向的长度为a，每个所述N型浮空块沿所述第一方向的长度为b，每个所述P型浮空块的掺杂浓度为N1，每个所述N型浮空块的掺杂浓度为N2，且a*N1＝b*N2。

在一个实施例中，所述器件还包括设置于所述第一沟槽栅和第二沟槽栅远离所述浮空区一侧的P型体区。

在一个实施例中，所述器件还包括位于所述P型体区之上的重掺杂N型区以及设置于所述重掺杂N型区之上的发射极。

在一个实施例中，所述第一沟槽栅和第二沟槽栅电位连接到栅电极。

在一个实施例中，在所述第一沟槽栅和第二沟槽栅还设置有至少一个沿所述第一方向延伸的第三沟槽栅，所述第三沟槽栅电位连接到发射极。

在一个实施例中，所述浮空区包括被所述第三沟槽栅分隔开的沿所述第一方向延伸的多个浮空子区。

在一个实施例中，所述器件还包括设置于所述第一导电类型衬底的远离所述第一沟槽栅和第二沟槽栅的一侧的集电极。

本发明还提供一种沟槽栅IGBT器件的制备方法，所述方法包括如下步骤：

提供第一导电类型衬底；

在所述第一导电类型衬底上形成第一沟槽栅和第二沟槽栅，所述第一沟槽栅和第二沟槽栅相互平行且均沿第一方向延伸；以及

在所述第一沟槽栅和第二沟槽栅之间形成浮空区，所述浮空区包括沿所述第一方向交替间隔排布的P型浮空块和N型浮空块；

其中，每个所述P型浮空块的掺杂量与相邻的每个所述N型浮空块的掺杂量相等。

与现有技术相比，本发明的一个或多个实施例可以具有如下优点：

(1)对栅氧非沟道一侧的掺杂区提出了优化设计，通过分区域进行不同类型的掺杂实现内置二极管；该二极管可以对浮空P区进行钳位，从而降低浮空P区对栅极的充电电流，提升器件的SCSOA；

(2)在兼顾导通压降和开关损耗的前提下，提升器件的SCSOA能力；

(3)能够通过改变尺寸比例调整导通损耗Eon和SCSOA的折中关系，同时对器件导通压降、关断损耗等特性基本无影响；

(4)本发明所提出的沟槽栅IGBT器件基于传统的沟槽栅制造工艺即可完成，同时还可以通过版图设计对器件的开通损耗和SCSOA能力进行折中优化，以满足不同应用的需求，增强器件的适用性；

(5)本发明所提出的优化结构对于任何栅氧一侧有浮空区的器件均适用。

本发明的其它特征和优点将在随后的说明书中阐述，并且部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。

附图说明

附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明的实施例共同用于解释本发明，并不构成对本发明的限制。在附图中：

图1为IGBT器件的一类短路测试示意图；

图2为本发明实施例一的沟槽栅IGBT器件的结构示意图；

图3为本发明实施例一的沟槽栅IGBT器件沿CD方向的元胞剖面结构示意图；

图4为本发明实施例一的沟槽栅IGBT器件沿AB方向的元胞剖面结构示意图；

图5为本发明实施例二的沟槽栅IGBT器件的结构示意图；

图6为本发明实施例二的沟槽栅IGBT器件沿AB方向的元胞剖面结构示意图。

图7为本发明实施例三的沟槽栅IGBT器件制备方法示意图。

具体实施方式

以下将结合附图及实施例来详细说明本发明的实施方式，借此对本发明如何应用技术手段来解决技术问题，并达成技术效果的实现过程能充分理解并据以实施。需要说明的是，只要不构成冲突，本发明中的各个实施例以及各实施例中的各个特征可以相互结合，所形成的技术方案均在本发明的保护范围之内。

实施例一：

图2为本发明实施例一的沟槽栅IGBT器件的结构示意图，图3为本发明实施例一的沟槽栅IGBT器件沿CD方向的元胞剖面结构示意图，图4为本发明实施例一的沟槽栅IGBT器件沿AB方向的元胞剖面结构示意图。结合图2-4，所述沟槽栅IGBT器件包括N型衬底101、设置于所述N型衬底101上的第一沟槽栅108和第二沟槽栅111，所述第一沟槽栅108和第二沟槽栅111相互平行且均沿第一方向延伸；以及设置于所述第一沟槽栅108和第二沟槽栅111之间的浮空区109，所述浮空区109包括沿所述第一方向交替间隔排布的P型浮空块104和N型浮空块110；其中，每个所述P型浮空块104的掺杂量与相邻的每个所述N型浮空块110的掺杂量相等。其中，在图3所示的IGBT器件中，第一方向为与纸面相垂直的方向。

在一个具体的实施例中，第一沟槽栅108和第二沟槽栅111分别位于N型衬底101上表面向下刻蚀而成的沟槽内，其可包括位于沟槽内壁设置的栅氧化层及设置于栅氧化层内周的多晶硅栅极。所述浮空区设置在第一沟槽栅108和第二沟槽栅111的栅氧化层所限定的区间范围之内。浮空区109沿CD方向具有相同的宽度，故而P型浮空块104和N型浮空块110沿CD方向均同样具有相同的宽度。

在一个具体的实施例中，P型浮空块104包括低掺杂的P型掺杂区，如图4中所示的Pw区；N型浮空块110包括低掺杂的N型掺杂区，如图4中所示的Nw区。Nw区和Pw区的掺杂满足如下关系：Nw区掺杂剂量＝Pw区掺杂剂量。在一个实施例中，每个Pw区和Nw区均为具有相同高度的长方体结构，Pw沿所述第一方向的长度为a，Nw区沿所述第一方向的长度为b，假设Nw区为均匀掺杂且浓度为N1，Pw区为均匀掺杂且浓度为N2，由于Pw区和Nw区沿CD方向具有相同的宽度，故而满足如下关系式：a*N1＝b*N2。

在一个具体的实施例中，沟槽栅IGBT器件还包括设置于所述N型衬底101的远离所述第一沟槽栅108和第二沟槽栅111的一侧的阳极P型掺杂区103。在一个具体的实施例中，在N型衬底101和阳极P型掺杂区103之间还可以设置缓冲层掺杂区102以形成穿通型IGBT。所述器件还包括设置于阳极P型掺杂区103的远离N型衬底101的一侧的集电极。

如前所述，沟槽栅IGBT器件在进行一类短路测试时，施加的栅极信号通过外置栅电阻到达芯片的栅电极；当栅极电压超过器件的阈值电压后，器件导通产生电流。如图1所示，由于器件封装的模块内存在线路电感等寄生参数，短路开始时的di/dt在电感上产生感应电动势，导致施加在器件集电极、发射极之间的电压降低；随着Vce电压降低，器件的CGC电容增加。当器件经过初始导通阶段后，Vce电压逐渐抬升产生dv/dt，然后通过器件的米勒电容CGC对栅极产生充电电流，导致施加在芯片端的栅压抬升，从而出现很高的短路电流峰值；除此之外，器件结构内的浮空区会积累空穴，导致该区域的电位抬升，通过栅侧壁电容也会产生对栅极的充电电流，使芯片的栅压进一步抬升，短路电流峰值进一步增加。上述两种效应的存在使器件在一类短路时产生很高的峰值电流，从而使器件的短路能力降低。

在本实施例所示的器件结构中，Pw区和Nw区构成一个内建的二极管，其中Nw区电位与衬底101电位相同，当器件导通或关断时，Pw区的电位被Pw/Nw结钳位；由于浮空Pw区电势被钳位，对栅极不再产生充电电流，抑制栅极电压抬升，从而降低短路测试时的峰值电流，提升器件的SCSOA。当器件在阻断状态时，Pw和Nw区相互耗尽，同时会吸收部分沟槽侧壁的电力线，降低栅极氧化层受到的电场应力，提升侧壁栅极氧化层的使用寿命。

如图3所示，沟槽栅IGBT器件还包括设置于第一沟槽栅108和第二沟槽栅111远离所述浮空区109一侧的重掺杂的N型区105，在所述N型区105之下还设置有作为沟道的P型体区(图中未标示)。在所述N型区105之上还设置有通过发射极接触孔106与所述N型区105连接的发射极。

在一个具体的实施例中，在第一沟槽栅108和第二沟槽栅111之间还设置有至少一个沿所述第一方向延伸的第三沟槽栅107，所述第三沟槽栅107电位连接到发射极，所述浮空区109包括被所述第三沟槽栅107分隔开的沿所述第一方向延伸的多个浮空子区。在图2-4所示的实施例中，第三沟槽栅107的数量为3个，将所述浮空区109分隔成4个浮空子区。每个浮空子区均包括沿所述第一方向交替间隔排布的P型浮空块104和N型浮空块110；其中，每个所述P型浮空块104的掺杂量与邻近的每个所述N型浮空块110的掺杂量相等。

在一个具体的实施例中，沟槽栅IGBT器件的一个基本元胞包括5个沟槽，其中2个沟槽通过版图布局连接到栅电极，称为有源栅(对应本实施例中的第一沟槽栅108和第二沟槽栅111)；另外3个沟槽(对应本实施例中的第三沟槽栅107)通过版图布局连接到发射极，称为发射极沟槽。

实施例二：

图5为本发明实施例二的沟槽栅IGBT器件的结构示意图；图6为本发明实施例二的沟槽栅IGBT器件沿AB方向的元胞剖面结构示意图。如图5所示，与实施例一相比唯一不同的是，为了简化工艺可以用衬底101的一部分代替实施例一中的Nw区，即使用衬底101的一部分作为N型浮空块，这样只需要一层Pw光刻版即可实现所需的元胞结构。实施例二的沟槽栅IGBT器件的其余部件与实施例一的沟槽栅IGBT器件的相同部件采用相同标号表示，在此不再赘述。

在实施例二所示IGBT器件中，Pw区电位同样可以被Pw区和N型浮空块构成的二极管钳位。但是与实施例一所述器件相比，由于N型浮空块掺杂较低，Pw和N型浮空块之间的电荷补偿作用较弱，对侧壁栅极氧化层的保护能力比实施例一所述器件较弱。

此外，需要作出说明的是，在实施例一或实施例二所示的器件中，尺寸a、b的值可根据不同应用需求进行设计。对于高SCSOA要求的应用，可以减小a、增加b；对于低开通损耗要求的应用，可以增加a、减小b。此外，只要是栅极非沟槽侧存在浮空P区的器件均可以采用本发明提出的设计进行优化，并不局限于实施例一或实施例二两个实施例的具体结构。

实施例三：

本发明还提供一种制备如实施例一或实施例二所述的沟槽栅IGBT器件的方法，如图7所示，所述方法包括如下步骤：

提供第一导电类型衬底；

在所述第一导电类型衬底上形成第一沟槽栅和第二沟槽栅，所述第一沟槽栅和第二沟槽栅相互平行且均沿第一方向延伸；以及

在所述第一沟槽栅和第二沟槽栅之间形成浮空区，所述浮空区包括沿所述第一方向交替间隔排布的P型浮空块和N型浮空块；

其中，每个所述P型浮空块的掺杂量与相邻的每个所述N型浮空块的掺杂量相等。

在一个具体的实施例中，第一导电类型衬底包括N型衬底。

在一个实施例中，所述P型浮空块包括低掺杂的P型掺杂区。

在一个实施例中，所述N型浮空块包括低掺杂的N型掺杂区，或所述N型浮空块为所述第一导电类型衬底的一部分。

在一个实施例中，所述P型浮空块和N型浮空块均为具有相同高度的长方体结构，每个所述P型浮空块沿所述第一方向的长度为a，每个所述N型浮空块沿所述第一方向的长度为b，每个所述P型浮空块的掺杂浓度为N1，每个所述N型浮空块的掺杂浓度为N2，且a*N1＝b*N2。

在一个实施例中，所述器件还包括设置于所述第一沟槽栅和第二沟槽栅远离所述浮空区一侧的P型体区。

在一个实施例中，所述器件还包括位于所述P型体区之上的重掺杂N型区以及设置于所述重掺杂N型区之上的发射极。

在一个实施例中，所述第一沟槽栅和第二沟槽栅电位连接到栅电极。

在一个实施例中，在所述第一沟槽栅和第二沟槽栅之间设置有至少一个沿所述第一方向延伸的第三沟槽栅，所述第三沟槽栅电位连接到发射极。

在一个实施例中，所述浮空区包括被所述第三沟槽栅分隔开的沿所述第一方向延伸的多个浮空子区。

在一个实施例中，所述器件还包括设置于所述第一导电类型衬底的远离所述第一沟槽栅和第二沟槽栅的一侧的集电极。

虽然本发明所公开的实施方式如上，但所述的内容只是为了便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属技术领域内的技术人员，在不脱离本发明所公开的精神和范围的前提下，可以在实施的形式上及细节上作任何的修改与变化，但本发明的保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (11)

1.一种沟槽栅IGBT器件，其特征在于，所述器件包括：

第一导电类型衬底；

设置于所述第一导电类型衬底上的第一沟槽栅和第二沟槽栅，所述第一沟槽栅和第二沟槽栅相互平行且均沿第一方向延伸；以及

设置于所述第一沟槽栅和第二沟槽栅之间的浮空区，所述浮空区包括沿所述第一方向交替间隔排布的P型浮空块和N型浮空块；

其中，每个所述P型浮空块的掺杂量与相邻的每个所述N型浮空块的掺杂量相等。

2.根据权利要求1所述的IGBT器件，其特征在于，所述P型浮空块包括低掺杂的P型掺杂区。

3.根据权利要求1或2所述的IGBT器件，其特征在于，所述N型浮空块包括低掺杂的N型掺杂区，或所述N型浮空块为所述第一导电类型衬底的一部分。

4.根据权利要求1或2所述的IGBT器件，其特征在于，所述P型浮空块和N型浮空块均为具有相同高度的长方体结构，每个所述P型浮空块沿所述第一方向的长度为a，每个所述N型浮空块沿所述第一方向的长度为b，每个所述P型浮空块的掺杂浓度为N1，每个所述N型浮空块的掺杂浓度为N2，且a*N1＝b*N2。

5.根据权利要求1或2所述的IGBT器件，其特征在于，所述器件还包括设置于所述第一沟槽栅和第二沟槽栅远离所述浮空区一侧的P型体区。

6.根据权利要求5所述的IGBT器件，其特征在于，所述器件还包括位于所述P型体区之上的重掺杂N型区以及设置于所述重掺杂N型区之上的发射极。

7.根据权利要求1或2所述的IGBT器件，其特征在于，所述第一沟槽栅和第二沟槽栅电位连接到栅电极。

8.根据权利要求1或2所述的IGBT器件，其特征在于，在所述第一沟槽栅和第二沟槽栅之间设置有至少一个沿所述第一方向延伸的第三沟槽栅，所述第三沟槽栅电位连接到发射极。

9.根据权利要求8所述的IGBT器件，其特征在于，所述浮空区包括被所述第三沟槽栅分隔开的沿所述第一方向延伸的多个浮空子区。

10.根据权利要求1或2所述的IGBT器件，其特征在于，所述器件还包括设置于所述第一导电类型衬底的远离所述第一沟槽栅和第二沟槽栅的一侧的集电极。

11.一种沟槽栅IGBT器件的制备方法，其特征在于，所述方法包括如下步骤：

提供第一导电类型衬底；

在所述第一导电类型衬底上形成第一沟槽栅和第二沟槽栅，所述第一沟槽栅和第二沟槽栅相互平行且均沿第一方向延伸；以及

在所述第一沟槽栅和第二沟槽栅之间形成浮空区，所述浮空区包括沿所述第一方向交替间隔排布的P型浮空块和N型浮空块；

其中，每个所述P型浮空块的掺杂量与相邻的每个所述N型浮空块的掺杂量相等。

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