WO2020129436A1 - 半導体装置 - Google Patents
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Definitions
- the present invention relates to a semiconductor device.
- an IPM Intelligent Power Module
- main IGBT Insulated Gate Bipolar Transistor
- OC Over Current
- the current sensing unit is an IGBT (hereinafter, a few thousandths of the number of unit cells of the main IGBT) provided with a smaller number of unit cells (functional units of elements) having the same configuration as the main IGBT (for example, a unit cell of the main IGBT) (hereinafter, Sense IGBT).
- the sense IGBT is arranged in a predetermined region of the same semiconductor substrate as the main IGBT and is connected in parallel to the main IGBT.
- the collector-emitter current flowing through the sense IGBT is determined according to the ratio of the number of unit cells of the main IGBT and the sense IGBT, and has a smaller amount of current than the collector-emitter current flowing through the main IGBT.
- the collector-emitter current flowing through the sense IGBT is detected by a control IC (Integrated Circuit) that is connected to the main electrode of the sense IGBT via a wire.
- the control IC determines whether or not an overcurrent is flowing between the collector and emitter of the main IGBT, based on the amount of collector-emitter current flowing through the sense IGBT.
- the control IC turns off the gate of the main IGBT to stop the operation of the main IGBT, thereby shutting off the current between the collector and the emitter of the main IGBT. Has a protective function.
- FIG. 28 is a plan view showing a layout of a conventional semiconductor device viewed from the front surface side of a semiconductor substrate.
- 29 and 30 are plan views showing the vicinity of the current sensing portion of FIG. 28 in an enlarged manner.
- the contact hole 145 between the gate runner metal and the gate runner 115 and the contact hole 146 between the extended portion of the gate runner metal and the extended portion 116 of the gate runner 115 are indicated by thick lines.
- FIG. 31 is a sectional view showing a sectional structure taken along the section line AA-AA′ in FIGS.
- the conventional semiconductor device 110 shown in FIGS. 28 to 31 includes a semiconductor substrate (semiconductor chip) 107, a main IGBT 120, and a sense IGBT 130 as a current sense unit for detecting a current flowing through the main IGBT 120.
- the main IGBT 120 and the sense IGBT 130 are trench gate type IGBTs having the same structure.
- the semiconductor substrate 107 is provided with an active region 101 having the first and second cell regions 102 and 103, and an edge termination region 106 surrounding the active region 101.
- a p + type region (hereinafter referred to as a p + type isolation region) 141 is arranged inside the semiconductor substrate 107 so as to surround the first cell region 102.
- the unit cell of the main IGBT 120 is arranged in a region surrounded by the p + type isolation region 141 in the first cell region 102.
- the first cell region 102 is separated from the regions other than the first cell region 102 by the pn junction between the p + type isolation region 141 and the n ⁇ type drift region 121.
- the first cell region 102 is a portion of the active region 101 excluding the second cell region 103, and occupies most of the surface area of the active region 101.
- the emitter electrode 151 of the main IGBT 120 is provided on the front surface of the semiconductor substrate 107.
- the emitter electrode 151 of the main IGBT 120 covers almost the entire first cell region 102.
- a part of the emitter electrode 151 constitutes the emitter pad 111.
- a gate pad 112 is arranged near the boundary between the first cell region 102 and the edge termination region 106.
- the gate pad 112 is connected to the gate runner 115.
- a unit cell of the sense IGBT 130 is arranged in the second cell region 103.
- the second cell region 103 has a detection region 104 in which the unit cells of the sense IGBT 130 are arranged and a drawing region 105 for drawing a hole current.
- p + type isolation regions 141 and 142 are selectively provided inside the semiconductor substrate 107.
- the p + type isolation region 141 surrounds the periphery of the detection region 104.
- p + -type isolation region 142, between the detection region 104 and the p + -type isolation region 141 is spaced apart from the p + -type isolation region 141, surrounding the periphery of the detection region 104.
- the detection region 104 of the second cell region 103 is separated from the region other than the detection region 104 by the pn junction between the p + type separation region 142 and the n ⁇ type drift region 121.
- the sense polysilicon layer 113 is arranged on the front surface of the semiconductor substrate 107 via the field oxide film 143.
- the sense polysilicon layer 113 surrounds the periphery of the detection region 104.
- the sense polysilicon layer 113 also serves as the extending portion 116 of the gate runner 115 described later.
- the capacitance formed by the sense polysilicon layer 113, the interlayer insulating film 144, and the emitter electrode 152 of the sense IGBT 130 becomes a part of the gate-emitter capacitance CGE of the sense IGBT 130.
- the emitter electrode 152 of the sense IGBT 130 is provided over almost the entire second cell region 103, and extends on the sense polysilicon layer 113 with the interlayer insulating film 144 interposed therebetween.
- a sense emitter pad 114 formed by a part of the emitter electrode 152 is arranged in the extraction region 105.
- a gate runner 115 made of polysilicon is arranged in the edge termination region 106 and surrounds the periphery of the active region 101.
- the gate runner 115 has a portion (hereinafter referred to as an extension portion) 116 that extends to the second cell region 103 along the outer periphery of the second cell region 103.
- the extending portion 116 of the gate runner 115 surrounds the periphery of the second cell region 103.
- One polysilicon layer formed by the gate runner 115 and the extension portion 116 of the gate runner 115 extends along the outer periphery of the first cell region 102 and surrounds the periphery of the first cell region 102.
- the inner circumference of the sense polysilicon layer 113 (the end portion on the detection region 104 side) is shown by a broken line with a reference numeral 113a.
- the inner circumference (end on the active area 101 side) and the outer circumference (end on the end side of the semiconductor substrate 107) of the portion of the gate runner 115 surrounding the periphery of the active area 101 are indicated by dashed lines 115a and 115b, respectively. Indicate.
- a reference numeral 116a is attached to an end portion of the extending portion 116 of the gate runner 115 on the active region 101 side.
- the sense polysilicon layer 113 is formed integrally with the gate runner 115 and the extending portion 116 of the gate runner 115.
- the gate runner 115 is electrically connected to the gate metal runner 153 via a contact hole 146 formed in the interlayer insulating film 144.
- Gate electrodes 128 and 138 of the main IGBT 120 and the sense IGBT 130 are electrically connected to the gate runner 115.
- an emitter contact trench that penetrates the emitter region and the base region and reaches the drift region is provided between the gate trenches in which the gate electrode is embedded, and the emitter contact trench is embedded inside the trench.
- a trench gate type IGBT in which an emitter electrode and a semiconductor portion are electrically connected via a conductive layer (for example, refer to Patent Document 2 below).
- the effective gate width is smaller than that of a trench gate type IGBT that does not include a trench for emitter contact, and therefore the amount of collector-emitter current of the IGBT is small and the saturation current is suppressed.
- electrostatic discharge Electro
- conductive objects human body and parts, or parts.
- -Static Discharge occurs. Since the sense IGBT 130 occupies a small area with respect to the surface area of the semiconductor substrate 107, the gate-emitter capacitance CGE is very small and the ESD resistance is low. Therefore, when a gate voltage Vg (for example, about 80 V) higher than the breakdown voltage between the gate and the emitter is applied to the sense IGBT 130, the gate insulating film 137 in the gate trench 136 of the sense IGBT 130 is dielectrically broken down.
- Vg for example, about 80 V
- FIG. 24 is an equivalent circuit diagram showing a switching circuit.
- FIG. 25 is an explanatory diagram showing the result of simulating the current/voltage waveform of the conventional semiconductor device.
- FIG. 26 is an explanatory diagram showing the result of simulating the voltage waveform of the sense voltage applied to the sense resistor of FIG.
- the horizontal axes of FIGS. 25 and 26 show the same elapsed time.
- the switching circuit shown in FIG. 24 includes a main IGBT 120 and a sense IGBT 130 connected in parallel, and a sense resistor 161.
- One end of the sense resistor 161 is connected to the emitter of the sense IGBT 130.
- the other end of the sense resistor 161 is connected to the emitter of the main IGBT 120.
- the other end of the sense resistor 161 is connected to the gate of the main IGBT 120 and the gate of the sense IGBT 130 via the gate voltage source 166.
- the collector of the main IGBT 120 and the collector of the sense IGBT 130 are connected to the positive electrode of the bus voltage source 163 via the load inductance 162 of the load L1.
- the negative electrode of the bus voltage source 163 is connected to the emitter of the main IGBT 120 and the emitter of the sense IGBT 130.
- a diode 164 is connected in antiparallel to the load inductance 162 between the collector and emitter of the main IGBT 120 and between the collector and emitter of the sense IGBT 130.
- the diode 164 has a function of circulating the current flowing through the collectors of the IGBTs 120 and 130 when the main IGBT 120 and the sense IGBT 130 are turned off.
- An inductive load 165 that assumes the inductance L2 of the wiring is connected between the diode 164 and the collector of the main IGBT 120 and the collector of the sense IGBT 130.
- the gate voltage Vg is applied from the gate voltage source 166 to each gate of the main IGBT 120 and the sense IGBT 130 via the gate resistor 167.
- the gate resistance 167 is composed of an external resistance Rgext such as an IC connected to the main IGBT 120 and the sense IGBT 130 of the semiconductor device.
- FIG. 25 shows current/voltage waveforms at the time of turning off the main IGBT 120 and the sense IGBT 130, which are simulated by using the switching circuit shown in FIG. Since the sense IGBT 130 has the same configuration as the main IGBT 120, the sense IGBT 130 operates in parallel (turns on or off) with the main IGBT 120 under the same conditions as the main IGBT 120.
- FIG. 26 shows a result of simulating the voltage waveform of the voltage (sense voltage) VSC applied to the sense resistor 161 when the main IGBT 120 and the sense IGBT 130 are turned off, which is simulated by using the switching circuit shown in FIG.
- the sense voltage VSC applied to the sense resistor 161 is the sense resistor 161 according to the resistance value RSC of the sense resistor 161 when the collector-emitter current ICE of the sense IGBT 130 (the portion indicated by reference numeral 181b in FIG. 25) flows through the sense resistor 161. It is a potential difference generated between the end portions of 161.
- the sense voltage VSC applied to the sense resistor 161 is detected by an external control IC or the like.
- the sense voltage VSC applied to the sense resistor 161 transiently increases when the collector-emitter voltage VCE of the sense IGBT 130 rises (see FIG. 25).
- the sense voltage VSC applied to the sense resistor 161 transiently increases because the gate current Ig of the sense IGBT 130 increases due to the dV/dt of the collector-emitter voltage VCE of the sense IGBT 130 (indicated by reference numeral 181a in FIG. 25). This is because Hereinafter, the transiently large sense voltage VSC will be referred to as “transient sense voltage”.
- the portion indicated by reference numeral 182 in FIG. 26 is the peak voltage (maximum value) of the transient sense voltage.
- the reason why the gate current Ig of the sense IGBT 130 becomes large is that the gate-emitter capacitance CGE of the sense IGBT 130 and the dV/dt of the sense IGBT 130 increase.
- FIG. 27 is an explanatory diagram showing the measurement results of the relationship between the ESD tolerance of the sense IGBT and the transient sense voltage.
- the gate-emitter capacitance CGE of the sense IGBT 130 increases in the direction from the start point to the end point of the arrow 183. From the results shown in FIG. 27, when the gate-emitter capacitance CGE of the sense IGBT 130 is increased in order to secure the ESD tolerance (withstand against the ESD breakdown voltage described later), the collector-emitter of the sense IGBT 130 is switched during the switching transient period of the sense IGBT 130. It was confirmed that the transient sense voltage applied during the period was high.
- the overcurrent protection function is likely to work due to a malfunction, and the overcurrent protection function causes The operation of the main IGBT 120 may stop.
- a semiconductor substrate has an active region and a termination region.
- the termination region surrounds the periphery of the active region.
- the active region includes a first cell region in which a first insulated gate bipolar transistor is arranged, and a second cell region adjacent to the first cell region.
- the second cell region separates the first region in which the second insulated gate bipolar transistor having an area smaller than that of the first insulated gate bipolar transistor is arranged from the first cell region and the first region.
- a second region is provided on the semiconductor substrate via an oxide film and a first gate electrode layer, and on the first gate electrode layer via an interlayer insulating film. And an emitter electrode of a 2-insulated gate bipolar transistor.
- the termination region has a gate runner on the semiconductor substrate via the oxide film.
- the gate runner surrounds the periphery of the active region.
- the gate runner is electrically connected to the first gate electrode of the first insulated gate bipolar transistor.
- the first gate electrode layer has first and second gate electrode layer portions.
- the first gate electrode layer portion is electrically connected to the second gate electrode of the second insulated gate bipolar transistor.
- the second gate electrode layer portion has a planar shape extending from the first gate electrode layer portion to the gate runner inside the second region, and has a resistance value of 10 ⁇ or more and 5000 ⁇ or less, The first gate electrode layer portion and the gate runner are electrically connected.
- the second gate electrode layer portion has a planar shape that linearly extends from the first gate electrode layer portion to the gate runner, One gate electrode layer portion and the gate runner are connected to each other.
- the second gate electrode layer portion has a planar shape that meanders from the first gate electrode layer portion and reaches the gate runner, The first gate electrode layer portion and the gate runner are connected to each other.
- the second gate electrode layer portion extends in an L shape from the first gate electrode layer portion to the gate runner along an outer periphery of the second region. It has an existing planar shape, and connects the first gate electrode layer portion and the gate runner.
- the semiconductor device according to the present invention is characterized in that, in the above-mentioned invention, the two second gate electrode layer portions are connected in parallel between the first gate electrode layer portion and the gate runner.
- the gate runner has an extending portion that extends along the outer periphery of the second region and surrounds the periphery of the first region.
- the second gate electrode layer section has a planar shape extending from the first gate electrode layer section to the extension section of the gate runner, and the first gate electrode layer section and the extension section of the gate runner. Are connected.
- the third region is a part of the active region excluding the first cell region and the second cell region, and is adjacent to the termination region. It is arranged.
- a second gate electrode layer is provided on the semiconductor substrate in the third region with the oxide film interposed therebetween.
- a gate pad is provided on the second gate electrode layer via the interlayer insulating film.
- the second gate electrode layer has third and fourth gate electrode layer portions.
- the third gate electrode layer portion faces the gate pad with the interlayer insulating film interposed therebetween.
- the fourth gate electrode layer portion has a planar shape that extends from the third gate electrode layer portion to the gate runner inside the third region, and includes the third gate electrode layer portion and the gate runner. It is characterized by being electrically connected.
- the semiconductor device according to the present invention is characterized in that, in the above-mentioned invention, the first insulated gate bipolar transistor has a trench gate structure having the first gate electrode extending in a depth direction of the semiconductor substrate. To do.
- the voltage input to the gate of the second insulated gate bipolar transistor is divided by the second gate electrode layer portion and becomes small.
- the pulse of the ESD waveform is unlikely to have a voltage value that exceeds the gate withstand voltage of the second insulated gate bipolar transistor, and the gate insulating film of the sense IGBT is less likely to cause dielectric breakdown.
- the second gate electrode layer portion does not serve as the gate-emitter capacitance of the second insulated gate bipolar transistor, the transient sense voltage can be suppressed to a level as low as the conventional structure.
- the semiconductor device of the present invention it is possible to improve the trade-off relationship between the improvement of the ESD tolerance of the current sense unit and the reduction of the transient sense voltage.
- FIG. 1 is a plan view showing a layout of the semiconductor device according to the first embodiment as viewed from the front surface side of a semiconductor substrate.
- FIG. 2 is an enlarged plan view showing the second cell region of FIG.
- FIG. 3 is an enlarged plan view showing the second cell region of FIG.
- FIG. 4 is an enlarged plan view showing the second cell region of FIG.
- FIG. 5 is an enlarged plan view showing the second cell region of FIG.
- FIG. 6 is a sectional view showing a sectional structure taken along the section line A-A′ in FIG. 2.
- FIG. 7 is a sectional view showing a sectional structure taken along the section line B-B′ of FIG. 2.
- FIG. 8 is a plan view showing an example of a layout of a part of the semiconductor device according to the second embodiment viewed from the front surface side of the semiconductor substrate.
- FIG. 9 is a plan view showing an example of a layout of a part of the semiconductor device according to the second embodiment viewed from the front surface side of the semiconductor substrate.
- FIG. 10A is a plan view showing an example of a layout of a part of the semiconductor device according to the second embodiment viewed from the front surface side of the semiconductor substrate.
- FIG. 10B is a plan view showing an example of a layout of a part of the semiconductor device according to the second embodiment viewed from the front surface side of the semiconductor substrate.
- FIG. 11 is a plan view showing an example of a layout of a part of the semiconductor device according to the second embodiment viewed from the front surface side of the semiconductor substrate.
- FIG. 12A is a plan view showing an example of a layout of a part of the semiconductor device according to the second embodiment viewed from the front surface side of the semiconductor substrate.
- FIG. 12B is a plan view showing an example of a layout of a part of the semiconductor device according to the second embodiment as viewed from the front surface side of the semiconductor substrate.
- FIG. 13 is a plan view showing an example of a layout of a part of the semiconductor device according to the third embodiment viewed from the front surface side of the semiconductor substrate.
- FIG. 12A is a plan view showing an example of a layout of a part of the semiconductor device according to the second embodiment viewed from the front surface side of the semiconductor substrate.
- FIG. 12B is a plan view showing an example of a layout of a part of the semiconductor device according to the second embodiment as viewed from the front surface side of the semiconductor
- FIG. 14 is a plan view showing an example of a layout of a part of the semiconductor device according to the third embodiment viewed from the front surface side of the semiconductor substrate.
- FIG. 15 is a plan view showing an example of a layout of a part of the semiconductor device according to the third embodiment viewed from the front surface side of the semiconductor substrate.
- FIG. 16 is a plan view showing a layout of a part of the semiconductor device according to the fourth embodiment as viewed from the front surface side of the semiconductor substrate.
- FIG. 17 is a plan view showing a layout of a part of the semiconductor device according to the fourth embodiment as viewed from the front surface side of the semiconductor substrate.
- FIG. 18 is a circuit diagram showing a circuit configuration of a machine model of an ESD evaluation device for evaluating the ESD tolerance of a sense IGBT.
- FIG. 19 is a circuit diagram showing a circuit configuration of a machine model of an ESD evaluation device for evaluating the ESD tolerance of a sense IGBT.
- FIG. 20 is a characteristic diagram showing the relationship between the resistance value of the sense resistor and the ESD tolerance of the sense IGBT of the first embodiment.
- FIG. 21 is a characteristic diagram showing the relationship between the resistance value of the sense resistor and the ESD tolerance of the sense IGBT of the first embodiment.
- FIG. 22 is an explanatory diagram showing the result of simulating the ESD waveform of the sense IGBT of the second embodiment.
- FIG. 23 is an explanatory diagram showing the result of simulating the relationship between the ESD tolerance of the sense IGBT of Example 3 and the transient sense voltage.
- FIG. 24 is an equivalent circuit diagram showing a switching circuit.
- FIG. 25 is an explanatory diagram showing the result of simulating the current/voltage waveform of the conventional semiconductor device.
- FIG. 26 is an explanatory diagram showing the result of simulating the voltage waveform of the sense voltage applied to the sense resistor of FIG.
- FIG. 27 is an explanatory diagram showing the measurement results of the relationship between the ESD tolerance of the sense IGBT and the transient sense voltage.
- FIG. 28 is a plan view showing a layout of a conventional semiconductor device viewed from the front surface side of a semiconductor substrate.
- FIG. 29 is an enlarged plan view showing the vicinity of the current sensing portion of FIG. 28.
- FIG. 30 is an enlarged plan view showing the vicinity of the current sensing portion of FIG. 28.
- FIG. 31 is a sectional view showing a sectional structure taken along the section line AA-AA′ of FIGS.
- FIG. 1 is a plan view showing a layout of the semiconductor device according to the first embodiment as viewed from the front surface side of a semiconductor substrate.
- 2 to 5 are plan views showing the second cell region 3 of FIG. 1 in an enlarged manner. 1 to 5, the contact hole 45 between the gate runner metal 53 and the gate runner 15 and the contact hole 46 between the extending portion 54 of the gate runner metal 53 and the extending portion 16 of the gate runner 15 are shown by thick lines. .. 1 to 4, the gate runner metal 53 and the extending portion 54 of the gate runner metal 53 are not shown.
- FIGS. 1 and 2 are the same portions of FIG. 1, but have different hatching portions.
- the first and second p + type isolation regions 41 and 42 are hatched.
- 3 and 4 the sense polysilicon layer 13 made of polysilicon (poly-Si) and the gate runner 15 are hatched.
- the emitter electrodes 51 and 52, the gate runner metal (metal layer) 53, and the extending portion 54 of the gate runner metal 53 are shown by hatching.
- 6 and 7 are cross-sectional views showing cross-sectional structures taken along the cutting line AA′ and the cutting line BB′ of FIG. 2, respectively.
- the semiconductor device 10 according to the first exemplary embodiment shown in FIGS. 1 to 5 includes a main IGBT (first IGBT) 20 on a semiconductor substrate (semiconductor chip) 7 and a current sense unit for detecting a current flowing through the main IGBT 20.
- Prepare The current sense unit includes a sense IGBT (second IGBT) 30 including a smaller number of unit cells (functional units of elements) having the same configuration as the main IGBT 20 than the main IGBT 20.
- the equivalent circuit of the semiconductor device 10 according to the first embodiment corresponds to a portion surrounded by a rectangular frame denoted by reference numeral 91b in FIG.
- the main IGBT 20 and the sense IGBT 30 are trench gate type IGBTs having the same structure.
- main IGBT 20 and the sense IGBT 30 have unit cells of the same configuration, but they may have different structures. It suffices to be able to set the ratio of the collector-emitter current when the main IGBT 20 and the sense IGBT 30 are on. Further, it is desirable that the main IGBT 20 and the sense IGBT 30 have the same on-voltage.
- the semiconductor substrate 7 is provided with the active region 1 and the edge termination region 6.
- the active region 1 has first and second cell regions 2 and 3 and has a substantially rectangular planar shape.
- the edge termination region 6 surrounds the periphery of the active region 1.
- the edge termination region 6 is a region between the active region 1 and the end of the semiconductor substrate 7, and relaxes the electric field on the front surface side of the semiconductor substrate 7 to maintain the breakdown voltage.
- the breakdown voltage is the upper limit voltage at which the element does not malfunction or break down at the working voltage.
- a pressure resistant structure such as a field limiting ring (FLR: Field Limiting Ring) 61 and a field plate 63 (see FIG. 7) is arranged.
- FLR Field Limiting Ring
- a first p + type isolation region 41 described later is arranged so as to surround the periphery of the first cell region 2.
- the unit cell of the main IGBT 20 is arranged in a region surrounded by the first p + type isolation region 41 in the first cell region 2.
- the first cell region 2 is an operation region of the main IGBT 20.
- the first cell region 2 is a portion of the active region 1 excluding the second cell region 3, and occupies most of the surface area of the active region 1.
- the first cell region 2 has a substantially rectangular planar shape having a recessed part inwardly.
- the emitter electrode 51 of the main IGBT 20 is provided on the front surface of the semiconductor substrate 7.
- the emitter electrode 51 covers almost the entire first cell region 2.
- the emitter pad 11 is composed of a part of the emitter electrode 51.
- a gate pad metal 55 (see FIG. 17) is arranged on the front surface of the semiconductor substrate 7 near the boundary between the first cell region 2 and the edge termination region 6 with an interlayer insulating film 44 interposed therebetween.
- the gate pad 12 is composed of a part of the gate pad metal 55.
- An input terminal for inputting a gate voltage to the gate electrodes 28 and 38 is electrically connected to the gate pad 12.
- the periphery of the gate pad metal 55 is surrounded by portions (hereinafter referred to as extending portions) 16' and 54' extending from the gate runner 15 and the gate runner metal 53, respectively (see FIGS. 16 and 17).
- the extended portion 54 ′ of the gate runner metal 53 contacts the extended portion 16 ′ of the gate runner 15 via the contact hole 46 ′ of the interlayer insulating film 44.
- the first p + -type isolation region 41 extends over the entire surface region of the semiconductor substrate 7 in the region surrounded by the extension 16 ′ of the gate runner 15.
- the gate pad metal 55 is electrically connected to the gate runner 15 made of polysilicon.
- the unit cell of the sense IGBT 30 is arranged in the second cell region 3.
- the second cell region 3 has a substantially rectangular planar shape adjacent to the edge termination region 6. Specifically, the second cell region 3 is arranged in the recess of the first cell region 2, three sides thereof face the first cell region 2, and the remaining one side faces the edge termination region 6.
- the second cell region 3 has a detection region (first region) 4 in which the unit cells of the sense IGBT 30 are arranged, and a drawing region (second region) 5 for drawing a hole current.
- the main current (collector-emitter current) flowing in the sense IGBT 30 is extracted from the detection region 4 and detected.
- the main current flowing through the main IGBT 20 is calculated based on the amount of the main current flowing through the sense IGBT 30 and the number of unit cells of the sense IGBT 30, and it is determined whether the main current flowing through the main IGBT 20 is an overcurrent.
- the main IGBT 20 is not arranged in the second cell region 3.
- the detection area 4 has, for example, a substantially rectangular planar shape.
- the extraction region 5 surrounds the detection region 4 in a substantially rectangular shape, for example. In the extraction region 5, in the surface region of the semiconductor substrate 7, the first p + type isolation regions 41 and 42 are arranged apart from each other.
- the first p + type separation region 41 occupies most of the surface area of the extraction region 5, and surrounds the detection region 4 in a substantially rectangular shape, for example. Further, the first p + type isolation region 41 extends from the extraction region 5 to the first cell region 2.
- the second p + type separation region 42 is arranged between the first p + type separation region 41 and the detection region 4 and surrounds the periphery of the detection region 4.
- the first and second p + type isolation regions 41 and 42 are electrically connected to the emitter electrode 51 of the main IGBT 20 and the emitter electrode 52 of the sense IGBT 30, respectively.
- the first cell region 2 is separated from the regions other than the first cell region 2 by the pn junction between the first p + type isolation region 41 and the n ⁇ type drift region 21 (see FIGS. 5 and 6).
- the pn junction between the second p + type isolation region 42 and the n ⁇ type drift region 21 separates the detection region 4 in the second cell region 3 from the regions other than the detection region 4.
- the first and second p + type isolation regions 41 and 42 are generated in the edge termination region 6 when the avalanche is generated in the edge termination region 6 when the main IGBT 20 is turned off, and the first and second cell regions are formed in the semiconductor substrate 7. It has a function of drawing out hole currents flowing toward the sides 2 and 3 to the emitter electrodes 51 and 52, respectively.
- a sense polysilicon layer (first gate electrode layer) 13 made of polysilicon (poly-Si) is arranged on the front surface of the semiconductor substrate 7 with the field oxide film 43b interposed therebetween. ing.
- the sense polysilicon layer 13 covers almost the entire extraction region 5 via the field oxide film 43b.
- the sense polysilicon layer 13 has a built-in resistor portion 17 and a sense capacitance portion 18 made of polysilicon (see FIG. 4).
- the built-in resistor section 17 and the sense capacitance section 18 are arranged apart from each other. In FIG. 4, the ranges of the built-in resistor section 17 and the sense capacitance section 18 are surrounded by thick two-dot chain lines and thick broken lines, respectively.
- the built-in resistor portion 17 is a connecting portion between the gate electrode 38 (see FIGS. 6 and 7) of the sense IGBT 30 and the gate runner 15.
- the built-in resistor portion 17 connects the first portion (first gate electrode layer portion) 17a electrically connected to the gate electrode 38 (see FIG. 7) of the sense IGBT 30 and the first portion 17a to the gate runner 15.
- a second portion (second gate electrode layer portion) 17b see FIGS. 3 and 4).
- the series resistance of the first and second portions 17a and 17b of the built-in resistance portion 17 functions as a built-in resistance of the sense IGBT 30, and the resistance value is the sum of the resistance values of the first and second portions 17a and 17b of the built-in resistance portion 17. ..
- a built-in resistor section 17 that functions as a built-in resistor of the sense IGBT 30 is electrically connected between the gate electrode 28 of the main IGBT 20 and the gate electrode 38 of the sense IGBT 30.
- the first portion 17 a of the built-in resistor portion 17 surrounds the periphery of the detection area 4.
- the contour shape of the outer peripheral end of the first portion 17 a of the built-in resistor portion 17 is a substantially rectangular shape larger than the detection area 4.
- the outer peripheral end portion 13b of the first portion 17a of the built-in resistor portion 17 is preferably separated from the detection region 4 in the second direction Y described later. Since the outer peripheral end portion 13b of the first portion 17a of the built-in resistor portion 17 is separated from the detection region 4, the imbalance of the built-in resistance value caused by the trench 36 of the sense IGBT 30 can be reduced.
- An inner peripheral end portion (end portion on the detection region 4 side) 13a of the first portion 17a of the built-in resistor portion 17 extends from the extraction region 5 to the detection region 4 and contacts the gate electrode 38 of the sense IGBT 30 (see FIG. 7). ).
- the second portion 17b of the built-in resistor portion 17 is located between the first portion 17a of the built-in resistor portion 17 and the gate runner 15, and connects the first portion 17a of the built-in resistor portion 17 and the gate runner 15.
- the second portion 17b of the built-in resistor portion 17 is arranged in line symmetry with respect to an axis (axis parallel to the cutting line BB') that is perpendicular to the gate runner 15 at the connecting portion with the gate runner 15. For example, it extends linearly in the extraction region 5 in a direction (hereinafter, referred to as a first direction) X parallel to the axis and parallel to the front surface of the semiconductor substrate 7.
- the resistance value of the second portion 17b of the built-in resistor portion 17 is calculated by ⁇ w1/(w2 ⁇ t).
- ⁇ is the resistivity of the sense polysilicon layer 13
- w1 is the length of the second portion 17b of the built-in resistance portion 17 in the first direction X
- (w2 ⁇ t) is the length of the built-in resistance portion 17.
- the sense capacitance section 18 is arranged apart from the built-in resistance section 17 by a predetermined distance w3, and surrounds the circumference of the built-in resistance section 17. 2 to 4, the outer peripheral end portion of the first portion 17a of the built-in resistor portion 17 is shown by a thick two-dot chain line with reference numeral 13b. The inner circumference of the sense capacitor section 18 is indicated by a thick broken line with a reference numeral 13c.
- the sense capacitor section 18 is connected to the extending section 16 of the gate runner 15 described later.
- the capacitance formed by the sense capacitance section 18, the interlayer insulating film 44, and the emitter electrode 52 becomes a part of the gate-emitter capacitance CGE of the sense IGBT 30.
- An emitter electrode 52 of the sense IGBT 30 extends on the sense polysilicon layer 13 via an interlayer insulating film 44 (see FIG. 6). Further, when it is desired to reduce the capacity of the sense IGBT 30, the sense capacitor section 18 may not be provided.
- the emitter electrode 52 of the sense IGBT 30 is provided over almost the entire second cell region 3.
- the emitter electrode 52 of the sense IGBT 30 is arranged apart from the emitter electrode 51 of the main IGBT 20.
- the sense emitter pad 14 is a portion of the emitter electrode 52 exposed in the opening 48b of the passivation film 47, and is formed of a part of the emitter electrode 52.
- the built-in resistor portion 17 is arranged between the sense emitter pad 14 and the gate runner 15.
- the sense emitter pad 14 faces the sense capacitor section 18 with the interlayer insulating film 44 interposed therebetween.
- the gate runner 15 is arranged in the edge termination area 6 and surrounds the periphery of the active area 1.
- the gate runner 15 has a portion (hereinafter referred to as an extension portion) 16 that extends to the second cell region 3 along the outer periphery of the second cell region 3.
- the extension portion 16 of the gate runner 15 is a part of the sense polysilicon layer 13.
- the extending portion 16 of the gate runner 15 surrounds the periphery of the second cell region 3.
- One polysilicon layer formed by the gate runner 15 and the extension portion 16 of the gate runner 15 extends along the outer periphery of the first cell region 2 and surrounds the periphery of the first cell region 2.
- the gate runner metal 53 and the extending portion 54 of the gate runner metal 53 respectively face the gate runner 15 and the extending portion 16 of the gate runner 15 in the thickness direction Z with the interlayer insulating film 44 interposed therebetween.
- Z is in contact with the gate runner 15 and the extension 16 of the gate runner 15 through contact holes 45 and 46 penetrating the interlayer insulating film 44.
- the inner circumference of the sense polysilicon layer 13 (the end portion on the detection region 4 side) is shown by a broken line with a reference numeral 13a.
- the inner circumference (the end portion on the active region 1 side) and the outer circumference (the end portion on the end portion side of the semiconductor substrate 7) of the portion surrounding the periphery of the active region 1 of the gate runner 15 are respectively denoted by reference numerals. It is indicated by a broken line with 15a and 15b.
- Reference numeral 16a is attached to the end of the extending portion 16 of the gate runner 15 on the active region 1 side.
- Gate electrodes 28 and 38 (see FIGS. 6 and 7) of the main IGBT 20 and the sense IGBT 30 are electrically connected to the gate runner 15.
- the semiconductor device 10 according to the first embodiment includes a plurality of unit cells of the main IGBT 20 and a plurality of unit cells of the sense IGBT 30, respectively in the first and second cell regions of the active region 1.
- the unit cell of the main IGBT 20 includes a p-type base region 22, an n + -type emitter region 24, a p + -type contact region 25, a trench 26, a gate insulating film 27 and a gate electrode provided on the front surface side of the semiconductor substrate 7. 28.
- the unit cell of the main IGBT 20 has a general trench gate structure having a gate electrode 28 embedded in the trench 26 via a gate insulating film 27 and extending in the depth direction (thickness direction Z) of the semiconductor substrate 7. ..
- the unit cell of the main IGBT 20 is arranged in a region surrounded by the first p + type isolation region 41 in the first cell region 2.
- the p type base region 22, the n + type emitter region 24 and the p + type contact region 25 are provided in the surface region of the front surface of the semiconductor substrate 7.
- the n + type emitter region 24 and the p + type contact region 25 are provided between the adjacent trenches 26 (mesa region) at a position shallower than the p type base region 22 from the front surface of the semiconductor substrate 7.
- the n + type emitter region 24 is not arranged and only the p + type contact region 25 is arranged.
- an n ⁇ type drift region 21 is provided at a position deeper than the p type base region 22 from the front surface of the semiconductor substrate 7.
- a region (hereinafter, referred to as an accumulation region) 23 in which electric charges (holes) that become minority carriers at the time of turning on are accumulated may be provided.
- the accumulation region 23 is an n-type region having a higher impurity concentration than the n ⁇ -type drift region 21.
- the trenches 26 are arranged, for example, in a stripe shape extending in the first direction X described above.
- the gate electrode 28 is provided inside the trench 26 via a gate insulating film 27.
- One unit cell of the main IGBT 20 is configured by the one trench 26 in which the gate electrode 28 is buried and the mesa region adjacent to the trench 26.
- the first p + type isolation region 41 contacts the p type base region 22 and the p + type contact region 25 in the vicinity of the outer periphery of the first cell region 2.
- the depth of the first p + type isolation region 41 is deeper than the depth of the trench 26.
- the emitter electrode 51 of the main IGBT 20 is in contact with the n + type emitter region 24, the p + type contact region 25, and the first p + type isolation region 41 via a contact hole penetrating the interlayer insulating film 44 in the thickness direction Z.
- the emitter electrode 51 may be electrically connected to the n + type emitter region 24, the p + type contact region 25, and the first p + type isolation region 41 via a barrier metal and a contact plug.
- the barrier metal is made of a metal that has high adhesiveness with the semiconductor portion (semiconductor substrate 7) and is in ohmic contact with the semiconductor portion.
- the barrier metal may be, for example, a laminated film formed by sequentially laminating a titanium (Ti) film and a titanium nitride (TiN) film.
- the contact plug is, for example, a metal film made of tungsten (W), which has a high embedding property, and is embedded in the contact hole of the interlayer insulating film 44 via a barrier metal.
- the emitter electrode 51 is, for example, an aluminum silicon (Al—Si) electrode.
- the emitter electrode 51 is electrically insulated from the gate electrode 28 by the interlayer insulating film 44.
- the emitter electrode 51 is covered with a passivation film 47.
- the portion of the emitter electrode 51 exposed in the opening 48a of the passivation film 47 constitutes the emitter pad 11.
- the p + -type collector region 29 of the main IGBT 20 is provided over the entire back surface of the semiconductor substrate 7.
- the collector electrode 56 of the main IGBT 20 is provided over the entire back surface of the semiconductor substrate 7.
- the unit cell of the sense IGBT 30 is arranged in the region surrounded by the second p + type isolation region 42 in the detection region 4 of the second cell region 3.
- the unit cell of the sense IGBT 30 includes a p-type base region 32, an n + -type emitter region 34, a p + -type contact region 35, a trench 36, a gate insulating film 37 and a gate electrode provided on the front surface side of the semiconductor substrate 7. It is composed of 38.
- the unit cell of the sense IGBT 30 has a general trench gate structure having a gate electrode 38 embedded in the trench 36 and extending in the depth direction of the semiconductor substrate 7.
- n + -type emitter region 34 and the p + -type contact region 35 are provided between the adjacent trenches 36 (mesa region) at a position shallower than the p-type base region 32 from the front surface of the semiconductor substrate 7.
- the n + type emitter region 34 is not arranged, but only the p + type contact region 35 is arranged.
- An n ⁇ type drift region 21 extends from the first cell region 2 at a position deeper than the p type base region 32 from the front surface of the semiconductor substrate 7.
- a storage region may be provided between the p-type base region 32 and the n ⁇ -type drift region 21.
- the reason why the sense IGBT 30 need not be provided with the storage region is as follows. By not providing the storage region of the sense IGBT 30, it is possible to reduce the IE (Injection Enhanced: electron injection promotion) effect in the sense IGBT 30, and it is possible to suppress a decrease in turn-off resistance due to the accumulation of minority carriers.
- IE injection Enhanced: electron injection promotion
- the trenches 36 are arranged, for example, in a stripe shape that extends in the same first direction X as the direction in which the trenches 26 of the main IGBT 20 extend.
- the gate electrode 38 is provided inside the trench 36 via the gate insulating film 37.
- One trench 36 in which the gate electrode 38 is embedded and the mesa region adjacent to the trench 36 constitute one unit cell of the sense IGBT 30.
- the p-type base region 32, the n + -type emitter region 34, the p + -type contact region 35, and the trench 36 have the same depth as the corresponding parts of the main IGBT 20.
- the second p + type isolation region 42 contacts the p type base region 32 and the p + type contact region 35 in the vicinity of the outer periphery of the second cell region 3.
- the depth of the second p + type isolation region 42 is the same as the depth of the first p + type isolation region 41.
- the p-type base region 32 and the p + -type contact region 35 may extend from the detection region 4 toward the extraction region 5 in the first direction X inside the second p + -type isolation region 42.
- the second p + type isolation region 42 may extend from the extraction region 5 to reach the trench 36 arranged closest to the extraction region 5 side, or may include the trench 36.
- the emitter electrode 52 of the sense IGBT 30 is in contact with the n + type emitter region 34, the p + type contact region 35, and the second p + type isolation region 42 via a contact hole penetrating the interlayer insulating film 44 in the thickness direction Z.
- the emitter electrode 52 may be electrically connected to the n + type emitter region 34, the p + type contact region 35, and the second p + type isolation region 42 via a barrier metal and a contact plug.
- the materials of the emitter electrode 52, the barrier metal and the contact plug are the same as the materials of the emitter electrode 51, the barrier metal and the contact plug of the main IGBT 20.
- the emitter electrode 52 is electrically insulated from the gate electrode 38 by the interlayer insulating film 44.
- the emitter electrode 52 is covered with the passivation film 47.
- the portion of the emitter electrode 52 exposed in the opening 48b of the passivation film 47 constitutes the sense emitter pad 14.
- the sense emitter pad 14 may be arranged in the extraction region 5 of the second cell region 3, for example.
- P + -type collector region 29 and collector electrode 56 of the main IGBT20 also serves as the p + -type collector region and the collector electrode of the sense IGBT30 respectively.
- first and second p + -type isolation regions 41 and 42 are selectively provided in the surface region of the front surface of the semiconductor substrate 7.
- the first and second p + type isolation regions 41 and 42 are separated by a local insulating film 43a such as a field oxide film or LOCOS (Local Oxidation of Silicon) provided on the front surface of the semiconductor substrate 7.
- the first p + type isolation region 41 extends from the extraction region 5 to the outer peripheral portion of the first cell region 2.
- the second p + type separation region 42 is disposed closer to the detection region 4 side than the first p + type separation region 41, and extends from the extraction region 5 to the outer peripheral portion of the detection region 4.
- the built-in resistance portion 17 and the sense capacitance portion 18 of the sense polysilicon layer 13 are provided on the front surface of the semiconductor substrate 7 with the field oxide film 43b interposed therebetween.
- the first portion 17a of the built-in resistor portion 17 faces the first and second p + -type isolation regions 41 and 42 in the thickness direction Z with the field oxide film 43b and the local insulating film 43a interposed therebetween.
- the first portion 17a of the built-in resistor portion 17 extends into the trench 36 of the sense IGBT 30, for example, at an end portion in the first direction X, and contacts the gate electrode 38.
- the second portion 17b of the built-in resistor portion 17 is arranged closer to the edge termination region 6 side than the first portion 17a of the built-in resistor portion 17, and is connected to the first portion 17a of the built-in resistor portion 17.
- the second portion 17b of the built-in resistor portion 17 faces the first p + -type isolation region 41 with the field oxide film 43b interposed therebetween in the thickness direction Z.
- the sense capacitance section 18 is arranged closer to the first cell region 2 side than the built-in resistance section 17 and apart from the built-in resistance section 17.
- the sense capacitor section 18 faces the first p + type isolation region 41 with the field oxide film 43b interposed therebetween in the thickness direction Z.
- the second portion 17b of the built-in resistor portion 17 extends to the edge termination region 6 side and is connected to the gate runner 15.
- the sense capacitance portion 18 also serves as the extending portion 16 of the gate runner 15 and is connected to the gate runner 15.
- the emitter electrode 52 of the sense IGBT 30 extends from the detection region 4 with the interlayer insulating film 44 interposed therebetween.
- the emitter electrode 51 of the main IGBT 20 extends from the first cell region 2 with the interlayer insulating film 44 interposed therebetween.
- the first and second portions 17a and 17b of the built-in resistor portion 17 and the sense capacitance portion 18 are electrically insulated from the emitter electrodes 51 and 52 by the interlayer insulating film 44.
- the gate runner metal 53 and the extending portion 54 of the gate runner metal 53 are in contact with the gate runner 15 and the extending portion 16 of the gate runner 15 through the contact holes 45 and 46 of the interlayer insulating film 44, respectively.
- FIGS. 6 and 7 show a case where two contact holes 45 and 46 are provided, respectively, the number of contact holes 45 and 46 can be variously changed.
- one or more field limiting rings 61 are provided in a concentric pattern surrounding the active region 1 in the surface region of the front surface of the semiconductor substrate 7.
- a polysilicon layer 62 is provided on each field limiting ring 61 via a field oxide film 43b.
- a field plate 63 is provided on the polysilicon layer 62 with an interlayer insulating film 44 interposed therebetween. The field plate 63 is in contact with the polysilicon layer 62 through the contact hole of the interlayer insulating film 44.
- ESD electrostatic discharge
- the ESD machine model is an RLC circuit (resistor (R), inductance (Lm) and capacitor (C)) connected to the gate pad 112 of the IGBT as shown in FIG. Therefore, the ESD waveform satisfies the resonance condition of the RLC circuit and oscillates (see FIG. 22).
- the gate insulating film 137 in the gate trench 136 of the sense IGBT 130 is broken down. Therefore, the ESD tolerance of the sense IGBT 130 needs to be set so that the voltage value of the first pulse of the ESD waveform is equal to or lower than the gate withstand voltage of the sense IGBT 130.
- the gate of the sense IGBT is connected to the high-resistance built-in resistor formed of the second portion of the built-in resistance portion made of polysilicon.
- This built-in resistor portion lowers the dV/dt of the first pulse voltage of the ESD, so that the peak voltage of the first pulse of the ESD waveform decreases.
- the peak voltage of the first pulse of the ESD waveform is less likely to exceed the gate withstand voltage of the sense IGBT, and the gate insulating film in the gate trench of the sense IGBT is less likely to cause dielectric breakdown.
- the gate-emitter capacitance CGE of the sense IGBT does not increase because the built-in resistor portion made of polysilicon is provided. Therefore, even if the ESD resistance is improved by the built-in resistor portion, the transient sense voltage, which increases in proportion to the size of the gate-emitter capacitance CGE of the sense IGBT, is made to be about the same as the conventional structure without the built-in resistor. You can As a result, only the ESD withstand capability can be improved while maintaining the transient sense voltage low, so that the trade-off relationship between the improvement of the ESD withstand capability of the current sense unit and the reduction of the transient sense voltage can be improved.
- FIGS. 8 to 12 are plan views showing an example of a layout of a part of the semiconductor device according to the second embodiment viewed from the front surface side of the semiconductor substrate.
- the layout of the entire semiconductor device 10' according to the second embodiment viewed from the front surface side of the semiconductor substrate 7 is the same as that of the semiconductor device 10 according to the first embodiment (see FIG. 1).
- the second cell region 3 of FIG. 1 is enlarged and the sense polysilicon layer 13 and the gate runner 15 are shown by hatching.
- the range of the second portion 17b of the built-in resistor portion 17 is surrounded by a thick two-dot chain line.
- the emitter electrodes 51 and 52 are not shown.
- the semiconductor device 10 ′ according to the second embodiment differs from the semiconductor device 10 according to the first embodiment in that the area occupied by the first portion 17 a ′ of the built-in resistor portion 17 in the extraction region 5 is small.
- the first portion 17a' of the built-in resistor portion 17 may be arranged so that the second portion 17b of the built-in resistor portion 17 and the gate electrode 38 of the sense IGBT 30 can be connected to each other.
- the first portion 17 a ′ of the built-in resistor portion 17 is provided along the boundary between the detection region 4 and the extraction region 5 and surrounds the detection region 4 in a substantially rectangular shape.
- the contour shape of the outer peripheral end portion of the first portion 17 a ′ of the built-in resistor portion 17 is a substantially rectangular shape slightly larger than the detection area 4.
- the second portion 17b of the built-in resistor portion 17 has a linear planar shape extending in the first direction X, as in the first embodiment.
- the second portion 17b of the built-in resistor portion 17 is located between the first portion 17a′ of the built-in resistor portion 17 and the gate runner 15 as in the first embodiment, and the first portion 17a of the built-in resistor portion 17 is formed. 'And the gate runner 15 are connected (FIG. 8).
- the first portion 17a' of the built-in resistor portion 17 and the extending portion 16 of the gate runner 15 may be connected by the second portion 17b' of the built-in resistor portion 17 (Fig. 9).
- the second portion 17b' of the built-in resistor portion 17 is located between the first portion 17a' of the built-in resistor portion 17 and the extending portion 16 of the gate runner 15.
- the sense emitter pad 14 is arranged in the emitter electrode 52 between the regions surrounded by the extension 16 of the gate runner 15.
- the second portion 19 of the built-in resistor portion 17 may have a planar shape that extends meandering in the X direction or the Y direction from the first portion 17a′ of the built-in resistor portion 17 and reaches the gate runner 15. (FIGS. 10B, 10A).
- the second portion 19 of the built-in resistor portion 17 is preferably connected to the first portion 17 a ′ of the built-in resistor portion 17 at a position facing the center of the detection region 4.
- the sense capacitor section 18 ′ may increase the occupied area in the extraction region 5 by an amount corresponding to the reduced occupied area of the first portion 17 a ′ of the built-in resistor section 17 (FIGS. 8, 9, 10A, 10B).
- a configuration may be adopted in which only the extending portion 16 of the gate runner 15 is configured without providing the sense capacitance portion 18' in the extraction region 5 (FIGS. 11, 12A, 12B).
- the interlayer insulating film and the field oxide film are sandwiched in the depth direction.
- the sense polysilicon layer 13 does not exist between the opposing sense emitter pad 14 and the semiconductor substrate 7 (FIGS. 11, 12A, 12B).
- the sense capacitor portion 18 ′ is not provided in the extraction region 5 and only the extending portion 16 of the gate runner 15 is configured, one end of the second portion 19 ′ of the built-in resistor portion 17 is connected to the gate runner 15,
- the built-in resistor portion 17 may extend substantially around the first portion 17a′ so as to surround the first portion 17a′, and the other end thereof may be connected to the first portion 17a′ (FIG. 12B).
- the other end of the second portion 19 ′ of the built-in resistor portion 17 is connected to the first portion 17 a ′ of the built-in resistor portion 17 at a position facing the center of the detection region 4.
- the semiconductor device 10′ according to the second exemplary embodiment shown in FIGS. 10A and 10B is applied to the semiconductor device 10′ according to the second exemplary embodiment shown in FIG. However, it may have a planar shape which meanders from the first portion 17 a ′ of the built-in resistor portion 17 and extends to the extended portion 16 of the gate runner 15.
- the semiconductor device 10′ according to the second embodiment shown in FIG. 11 is applied to the semiconductor device 10′ according to the second embodiment shown in FIG. 9, and the extension portion of the gate runner 15 is provided without providing the sense capacitance portion 18′. Only 16 may be configured.
- the semiconductor device 10' according to the second embodiment shown in FIGS. 10A, 10B and 11 By applying the semiconductor device 10' according to the second embodiment shown in FIGS. 10A, 10B and 11 to the semiconductor device 10' according to the second embodiment shown in FIG. Only the extending portion 16 of the gate runner 15 is formed in a planar shape that extends in a meandering manner from the first portion 17a′ of the resistor portion 17 to the extending portion 16 of the gate runner 15 and does not include the sense capacitance portion 18′. It may be configured. In the semiconductor device 10 according to the first embodiment, the sense capacitor section 18 may not be provided, and the extending portion 16 of the gate runner 15 of the semiconductor device 10' according to the second embodiment shown in FIG. 11 may be arranged.
- the built-in resistance part detects the sense IGBT. Functions as a built-in resistor of. Therefore, even if the planar shapes of the first and second portions of the built-in resistance portion and the sense capacitance portion are variously changed, the same effect as that of the first embodiment can be obtained.
- FIGS. 3 are plan views showing an example of a layout of a part of the semiconductor device according to the third embodiment viewed from the front surface side of the semiconductor substrate.
- the layout of the entire semiconductor device 70 according to the third embodiment viewed from the front surface side of the semiconductor substrate 7 is the same as that of the semiconductor device 10 according to the first embodiment (see FIG. 1).
- 13 to 15 the second cell region 3 of FIG. 1 is enlarged and the sense polysilicon layer 13 and the gate runner 15 are shown by hatching.
- FIGS. 1 are plan views showing an example of a layout of a part of the semiconductor device according to the third embodiment viewed from the front surface side of the semiconductor substrate.
- the layout of the entire semiconductor device 70 according to the third embodiment viewed from the front surface side of the semiconductor substrate 7 is the same as that of the semiconductor device 10 according to the first embodiment (see FIG. 1).
- 13 to 15 the second cell region 3 of FIG. 1 is enlarged and the sense polysilicon layer 13 and the gate runner 15 are shown by hatching.
- the range of the second portions 71, 73, 74, 73′, 74′ of the built-in resistor portion 17 is surrounded by a thick two-dot chain line. Further, in FIGS. 13 to 15, the emitter electrodes 51 and 52 (see FIGS. 1, 4 and 5) are omitted from the drawing.
- the semiconductor device 70 according to the third embodiment is different from the semiconductor device 10 ′ according to the second embodiment shown in FIG. 8 in that the second portion 71 of the built-in resistor portion 17 is elongated in the extraction region 5 with a narrow width w11. The point is that it is extended to have high resistance.
- the sense capacitance section 72 is connected to the gate runner 15. The sense capacitance portion 72 does not contact the extension portion 16 of the gate runner 15. The sense capacitor portion 72 occupies most of the surface area of the extraction region 5.
- the detection area 4 is arranged farther from the gate runner 15 than the sense capacitance section 72, and is surrounded by the extraction area 5.
- the first portion 17a' of the built-in resistor portion 17 is provided along the boundary between the detection region 4 and the extraction region 5 and surrounds the detection region 4 in a substantially rectangular shape, as in the second embodiment.
- the contour shape of the outer peripheral end of the first portion 17a' of the built-in resistor portion 17 is a substantially rectangular shape slightly larger than the detection region 4 as in the second embodiment.
- the first portion 17a′ of the built-in resistor portion 17 may be provided with the same width w12 over the entire circumference surrounding the circumference of the detection region 4, or may have a width w12′ that differs by a predetermined side among the rectangular sides. It may be provided.
- the second portion 71 of the built-in resistor portion 17 has an L-shaped planar shape.
- the second portion 71 of the built-in resistance portion 17 is located between the gate runner 15 and the sense capacitance portion 72 and the extending portion 16 of the gate runner 15 in the first cell region 2 on the outer periphery of the second cell region 3. It extends along two opposite sides.
- the one end of the L shape of the second portion 71 of the built-in resistor portion 17 is connected to the gate runner 15.
- the other L-shaped end of the second portion 71 of the built-in resistance portion 17 is connected to the first portion 17a' of the built-in resistance portion 17.
- the first portion 17a' of the built-in resistor portion 17 may be surrounded by the sense capacitance portion 72 on three sides.
- the sense emitter pad 14 is arranged between the first portion 17 a ′ of the built-in resistor portion 17 and the gate runner 15.
- the sense emitter pad 14 faces the sense capacitance section 72 with the interlayer insulating film interposed therebetween.
- the semiconductor device 70 according to the third embodiment shown in FIGS. 14 and 15 is different from the semiconductor device 70 according to the third embodiment shown in FIG. 13 in that in the extraction region 5, the L-shaped portion of the built-in resistor portion 17 is formed. This is the point where two second portions each having a planar shape are arranged.
- the combined resistance of the two second portions of the built-in resistance unit 17 functions as the built-in resistance of the sense IGBT 30.
- the two second portions of the built-in resistor portion 17 are arranged, for example, as follows.
- one of the second portions 73 of the built-in resistor portion 17 has an outer periphery of the second cell region 3 between the gate runner 15 and the sense capacitance portion 72 ′ and the extending portion 16 of the gate runner 15. Extending along two sides facing the first cell region 2.
- One L-shaped end of the second portion 73 of the built-in resistor portion 17 is connected to the gate runner 15.
- the other end of the L-shaped second portion 73 of the built-in resistor portion 17 is connected to the gate runner 15 side of the first portion 17a' of the built-in resistor portion 17.
- the other second portion 74 of the built-in resistor portion 17 is arranged at a position facing the one second portion 73 of the built-in resistor portion 17 with the sense capacitance portion 72 ′ interposed therebetween.
- the other second portion 74 of the built-in resistor portion 17 is located between the sense capacitor portion 72 ′ and the extending portion 16 of the gate runner 15 from the gate runner 15 side, and is located on the outer periphery of the second cell region 3 in the first cell region.
- the one second portion 73 extends from one side where the second portion 73 is not disposed to one side that is continuous with the one side.
- the L-shaped end of the other second portion 74 of the built-in resistor portion 17 is connected to the gate runner 15 via the part 75 of the sense polysilicon layer 13.
- the other L-shaped end of the other second portion 74 of the built-in resistor portion 17 is connected to the extension portion 16 side of the gate runner 15 of the first portion 17 a ′ of the built-in resistor portion 17.
- the sense capacitor section 72' has, for example, a substantially rectangular planar shape.
- the L-shaped other ends of the second portions 73 ′ and 74 ′ of the built-in resistor portion 17 both extend between the first portion 17 a ′ of the built-in resistor portion 17 and the sense capacitance portion 72 ′. You may let me.
- the L-shaped ends of the second portions 73 ′ and 74 ′ of the built-in resistor portion 17 are connected to different portions of the gate runner 15.
- the other ends of the L-shapes of the second portions 73' and 74' of the built-in resistor portion 17 are both connected to the first portion 17a' of the built-in resistor portion 17.
- the same effects as those of the first and second embodiments can be obtained. Further, according to the third embodiment, by extending the second portion of the built-in resistance portion with a narrow width for a long time within the extraction region, the built-in resistance of the sense IGBT can be made high.
- 16 and 17 are plan views showing a layout of a part of the semiconductor device according to the fourth embodiment as viewed from the front surface side of the semiconductor substrate.
- the layout of the entire semiconductor device 80 according to the fourth embodiment viewed from the front surface side of the semiconductor substrate 7 is the same as that of the semiconductor device 10 according to the first embodiment (see FIG. 1).
- 16 and 17 are enlarged plan views showing the vicinity of the gate pad 12 of the main IGBT of FIG. 16 and 17 are the same parts in FIG. 1, but the hatched parts are different.
- the emitter electrode 51 and the gate pad metal 55 are not shown.
- the polysilicon layer 83 and the gate runner 15 are hatched.
- the gate runner metal 53, the extended portion 54 ′ of the gate runner metal 53, and the gate pad metal 55 are shown by hatching.
- the range of the second portion 81b of the built-in resistor portion 81 is surrounded by a thick chain double-dashed line.
- the contact hole 46' and the contact 45' between the gate pad metal 55 and the polysilicon layer 83 are shown by thick lines.
- the semiconductor device 80 according to the fourth embodiment is different from the semiconductor device 10 according to the first embodiment in that instead of the second cell region 3, a polysilicon layer is formed in a region (third region) where the gate pad 12 is arranged. This is the point where 83 is arranged.
- the equivalent circuit of the semiconductor device 80 according to the fourth embodiment corresponds to a portion surrounded by a rectangular frame denoted by reference numeral 91a in FIG.
- the polysilicon layer 83 is provided on the front surface of the semiconductor substrate 7 via the field oxide film 43b.
- the polysilicon layer 83 has a built-in resistance portion 81 and an extension portion 16 ′ of the gate runner 15.
- the built-in resistor portion 81 is a connecting portion that electrically connects the gate pad metal 55 and the gate runner 15 which are arranged apart from each other.
- the built-in resistor portion 81 is connected to the gate electrode 28 of the main IGBT 20 via the gate runner 15.
- the built-in resistor portion 81 includes a first portion (third gate electrode layer portion) 81a electrically connected to the gate pad 12 and a second portion (first portion 81a) electrically connecting the first portion 81a to the gate runner 15. 4 gate electrode layer portion) 81b.
- the first portion 81a of the built-in resistor portion 81 faces the entire gate pad 12 with the interlayer insulating film 44 interposed therebetween.
- the gate pad 12 is composed of a portion of the gate pad metal 55 exposed in the opening of the passivation film 47.
- the gate pad metal 55 is provided on the polysilicon layer 83 via the interlayer insulating film 44.
- the first portion 81a of the built-in resistor portion 81 faces the entire surface of the gate pad 12 with the interlayer insulating film 44 interposed therebetween, and the contour shape of the outer peripheral end of the first portion 81a of the built-in resistor portion 81 is at least the gate pad. It may be a substantially rectangular shape slightly larger than 12.
- the second portion 81b of the built-in resistor portion 81 connects the first portion 81a of the built-in resistor portion 81 and the extending portion 16' of the gate runner 15.
- the resistance value of the first portion 81a of the built-in resistor portion 81 is smaller than the resistance value of the second portion 81b, and the resistance value of the built-in resistor portion 81 is smaller than that of the second portion 81b.
- the second portion 81b mainly functions as a built-in resistor of the sense IGBT 30.
- the second portion 81b of the built-in resistor portion 81 is located, for example, between the first portion 81a of the built-in resistor portion 81 and the extending portion 16′ of the gate runner 15, and the first portion 81a of the built-in resistor portion 81 is connected to the gate. It has a linear planar shape extending to the extending portion 16 ′ of the runner 15.
- the second portion 81b of the built-in resistor portion 81 is located, for example, between the first portion 81a of the built-in resistor portion 81 and the gate runner 15, and is located between the first portion 81a of the built-in resistor portion 81 and the gate. You may connect with the runner 15.
- Extending part 16' of gate runner 15 has a substantially U-shaped planar shape, and both ends of the U-shape are connected to different parts of gate runner 15, respectively.
- the gate runner 15 and the extending portion 16 ′ of the gate runner 15 form a substantially rectangular planar shape surrounding the built-in resistor portion 81.
- both the second cell region 3 and the region in which the gate pad 12 is arranged are provided.
- the built-in resistor parts 17 and 81 may be arranged in each.
- the sense resistor is connected to the gate resistance by providing the built-in resistor portion in the region where the gate pad is arranged.
- the main IGBT is also connected to the gate resistor. Becomes As a result, the mirror period of the gate voltage of the main IGBT is increased and the switching loss is deteriorated. Therefore, it is possible to prevent deterioration of switching loss by providing a built-in resistance portion between the gate runner of the sense IGBT and the detection region.
- Example 1 Next, the ESD tolerance of the sense IGBT 30 was verified.
- 18 and 19 are circuit diagrams showing the circuit configuration of the machine model of the ESD evaluation device for evaluating the ESD tolerance of the sense IGBT.
- 20 and 21 are characteristic diagrams showing the relationship between the resistance value of the sense resistor and the ESD tolerance of the sense IGBT of the first embodiment. 20 and 21 are measured using the ESD evaluation circuits 90a and 90b shown in FIGS. 18 and 19, respectively.
- a semiconductor device 91a shown in FIG. 18 corresponds to the semiconductor device 80 (see FIGS. 16 and 17) according to the fourth embodiment, and is provided between the main IGBT 20 and the sense IGBT 30 connected in parallel, and the gate of the main IGBT 20 and the switch 92. And a built-in resistor RG connected to.
- the built-in resistor RG of the semiconductor device 91a corresponds to the second portion 81b of the built-in resistor portion 81.
- the switch 92 of the ESD evaluation circuit 90a shown in FIG. 18 When the switch 92 of the ESD evaluation circuit 90a shown in FIG. 18 is turned on, the charge charged in the capacitor 96 is supplied to the main IGBT 20 and the sense IGBT 30 until the voltage becomes a constant voltage (this constant voltage will be referred to as ESD Applied voltage). Further, the emitter of the sense IGBT 30 is grounded, but the emitter of the main IGBT 20 is not grounded, so that charges are supplied only between the gate and the emitter of the sense IGBT 30.
- the positive electrode of the current source 93 is connected to the switch 92, and the negative electrode is grounded. Between the positive electrode of the current source 93 and the switch 92, a wiring inductance 94 that assumes the inductance Lm of the wiring of the device and a resistive load 95 that assumes the resistance Rm of the wiring are connected in series. Between the positive electrode of the current source 93 and the wiring inductance 94, a capacitor 96 is connected between the positive electrode and the negative electrode of the current source 93, assuming a parasitic capacitance due to wiring or the like.
- the ESD evaluation circuit 90b shown in FIG. 19 differs from the ESD evaluation circuit 90a shown in FIG. 18 in that the built-in resistor RG is connected between the gates of the main IGBT 20 and the sense IGBT 30.
- the semiconductor device 91b of FIG. 19 corresponds to the semiconductor device 10 (see FIGS. 2 to 5) according to the first embodiment, and is connected between the main IGBT 20 and the sense IGBT 30 connected in parallel, and the gates of the main IGBT 20 and the sense IGBT 30.
- a built-in resistor RG corresponds to the second portion 17b of the built-in resistor portion 17.
- the charge charged in the capacitor 96 of the ESD evaluation circuit 90b shown in FIG. 19 is charged (charged) in the gate of the sense IGBT 30 via the sense built-in resistor RG when the switch 92 is turned on.
- the gate insulating film 37 causes dielectric breakdown.
- the resistance value of the built-in resistor RG of the semiconductor device 91a is variously changed, and the relationship between the resistance value of the built-in resistor RG of the sense IGBT 30 and the ESD tolerance (hereinafter, referred to as Example 1 and 20) is shown in FIG.
- Example 1 and 20 the ESD tolerance
- the ESD evaluation circuits 90a and 90b shown in FIGS. 18 and 19 the relationship between the resistance value of the internal resistance RG of the sense IGBT 30 of the semiconductor devices 91a and 91b and the peak voltage between the gate and emitter of the sense IGBT 30 is simulated. The results obtained are shown in FIG.
- the horizontal axis of FIGS. 20 and 21 is the resistance value [ ⁇ ] of the built-in resistor RG.
- ESD the applied voltage of ESD (hereinafter, referred to as ESD breakdown voltage) supplied to the sense IGBT 30 at the time of the dielectric breakdown of the gate insulating film 37 is an arbitrary unit (arbitrary unit (au)).
- ESD breakdown voltage the applied voltage of ESD supplied to the sense IGBT 30 at the time of the dielectric breakdown of the gate insulating film 37 is an arbitrary unit (arbitrary unit (au)).
- ESD breakdown voltage the applied voltage of ESD (hereinafter, referred to as ESD breakdown voltage) supplied to the sense IGBT 30 at the time of the dielectric breakdown of the gate insulating film 37 is an arbitrary unit (arbitrary unit (au)).
- ESD breakdown voltage the applied voltage of ESD (hereinafter, referred to as ESD breakdown voltage) supplied to the sense IGBT 30 at the time of the dielectric breakdown of the gate insulating film 37 is an arbitrary unit
- Example 2 Next, the relationship between the applied voltage of the ESD to the sense IGBT 30 and the resistance value of the built-in resistor RG was verified.
- the resistance value of the built-in resistor RG of the semiconductor device 91b was variously changed to simulate the ESD waveform generated at the gate of the sense IGBT 30 (hereinafter, referred to as Example 2 and Example 2). 22) is shown in FIG.
- FIG. 22 is an explanatory diagram showing the result of simulating the ESD waveform of the sense IGBT of the second embodiment.
- the conventional example is different from the second embodiment in that the built-in resistor RG of the present invention (the second portion 81b of the built-in resistor portion 81) is not included.
- the voltage applied to the gate of the sense IGBT 130 oscillates, and the applied voltage of the ESD generated by the voltage of the first pulse (corresponding to the portion indicated by reference numeral 99 in FIG. 22) is increased. Therefore, it was confirmed that the gate insulating film 37 of the sense IGBT 130 is dielectrically broken down when the voltage value exceeds the gate withstand voltage of the sense IGBT 130. On the other hand, from the results shown in FIG. 22, it was confirmed that in Example 2, the voltage applied to the gate of the sense IGBT 30 oscillated, but the voltage value of the first pulse was smaller than that in the conventional example.
- the ESD evaluation circuit 90a of the semiconductor device 91a and the ESD evaluation circuit 90b of the semiconductor device 91b have the same voltage peak of the first pulse, and thus the semiconductor device 91a and the semiconductor device 91b have the same ESD value. It is thought that the tolerance can achieve the same effect.
- the gate resistances of the main IGBT 20 and the sense IGBT 30 increase, but the gate-emitter capacitance CGE of the main IGBT 20 is large, so that the switching mirror period becomes long and the switching loss deteriorates. To do.
- the built-in resistor RG when the built-in resistor RG is attached to the semiconductor device 91b, only the gate resistance of the sense IGBT 30 increases, but the sense IGBT 30 has a small gate-emitter capacitance CGE of 1/1000 with respect to the main IGBT 20, and therefore the sense IGBT 30 has a small sense resistance.
- the switching mirror period of the IGBT 30 is very short. Therefore, even if the semiconductor device 91b is provided with the built-in resistor RG, the increase of the mirror period is reduced and the deterioration of the switching loss can be reduced. Therefore, assuming a low switching loss, it is desirable to attach the built-in resistor RG to the semiconductor device 91b.
- the resistance value of the built-in resistor RG is 10 ⁇ or more and 5000 ⁇ or less.
- the reasons are as follows.
- the first reason is that if the resistance value of the built-in resistor RG made of polysilicon is too high, the current flowing through the built-in resistor RG tends to concentrate heat on the built-in resistor RG and cause damage.
- breakdown occurs in the detection region 104, whereas in the present invention, as described above, thermal breakdown occurs in the built-in resistor RG due to heat concentration in the built-in resistor RG. (Corresponding to the ESD breakdown voltage) decreases.
- the second reason is that if the built-in resistance RG is larger than 5000 ⁇ , the mirror period of the gate voltage of the sense IGBT 30 becomes long and the switching loss becomes worse. From the above, if the resistance value of the built-in resistor RG is 5000 ⁇ or less, both the degree of influence of thermal breakdown and the influence of switching loss can be reduced.
- Example 3 Next, the relationship between the ESD tolerance of the sense IGBT 30 and the transient sense voltage (sense voltage VSC applied to the sense resistor 161: see FIG. 24) was verified.
- FIG. 23 shows a result of simulating the relationship between the ESD tolerance and the transient sense voltage of the conventional sense IGBT 130 using the switching circuit shown in FIG.
- FIG. 23 is an explanatory diagram showing the result of simulating the relationship between the ESD tolerance of the sense IGBT of Example 3 and the transient sense voltage. Both the horizontal axis and the vertical axis in FIG. 23 are arbitrary units.
- the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the spirit of the present invention. Further, the present invention is similarly established even when the conductivity type (n type, p type) is reversed.
- the semiconductor device according to the present invention is useful for a semiconductor device provided with a sense IGBT for detecting an overcurrent flowing in the main IGBT on the same semiconductor substrate as the main IGBT, and in particular, an IPM including a control IC Suitable for
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Abstract
活性領域(1)は、メインIGBT(20)およびセンスIGBT(30)がそれぞれ配置された第1,2セル領域(2,3)を有する。第2セル領域(3)は、センスIGBT(30)が配置された検出領域(4)と、検出領域(4)の周囲を囲む引抜領域(5)と、を有する。引抜領域(5)における半導体基板(7)上にポリシリコンからなるセンスIGBT(30)と連結する抵抗部(17)が配置される。センスIGBT(30)と連結する抵抗部(17)は、センスIGBT(30)のゲート電極に接続された第1部分(17a)と、第1部分(17a)をゲートランナー(15)に連結する第2部分(17b)と、を有し、第2部分(17b)の抵抗値が10Ω以上5000Ω以下の内蔵抵抗を構成する。これによって、センスIGBT(30)を含む電流センス部のESD耐量の向上と過渡センス電圧の低減とのトレードオフ関係を改善することができる。
Description
この発明は、半導体装置に関する。
従来、IPM(Intelligent Power Module:インテリジェントパワーモジュール)には、メイン半導体素子であるIGBT(Insulated Gate Bipolar Transistor:絶縁ゲート型バイポーラトランジスタ、以下、メインIGBTとする)と同一の半導体基板に、メインIGBTを保護するための回路部が設けられている。このメインIGBTを保護するための回路部として、メインIGBTに流れる過電流(OC:Over Current)を検出する電流センス部を備えることが公知である(例えば、下記特許文献1参照。)。
電流センス部は、メインIGBTと同一構成の単位セル(素子の機能単位)を、メインIGBTよりも少ない個数(例えばメインIGBTの単位セルの個数の数千分の一)で備えたIGBT(以下、センスIGBTとする)である。センスIGBTは、メインIGBTと同一の半導体基板の所定領域内に配置され、メインIGBTに並列接続されている。メインIGBTのオン時、センスIGBTを流れるコレクタ・エミッタ間電流は、メインIGBTとセンスIGBTとの単位セル数の比率に応じて決まり、メインIGBTを流れるコレクタ・エミッタ間電流よりも電流量が少ない。
センスIGBTを流れるコレクタ・エミッタ間電流は、センスIGBTの主電極にワイヤーを介して接続された制御IC(Integrated Circuit:集積回路)により検出される。制御ICは、センスIGBTを流れるコレクタ・エミッタ間電流の電流量に基づいて、メインIGBTのコレクタ・エミッタ間に過電流が流れているか否かを判定する。制御ICは、メインIGBTのコレクタ・エミッタ間に過電流が流れた場合にメインIGBTのゲートをオフしてメインIGBTの動作を停止することで、メインIGBTのコレクタ・エミッタ間電流を遮断する過電流保護機能を有する。
従来の半導体装置の構造について説明する。図28は、従来の半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図29,30は、図28の電流センス部付近を拡大して示す平面図である。図28~30では、ゲートランナーメタルとゲートランナー115とのコンタクトホール145、および、ゲートランナーメタルの延在部とゲートランナー115の延在部116とのコンタクトホール146を太線で示す。
また、図28~30では、ゲートランナーメタルおよびゲートランナーメタルの延在部を図示省略する。図29,30は図28の同一箇所であり、それぞれハッチング箇所が異なる。図28,29には、p+型分離領域141,142をハッチングで示す。図30には、ポリシリコン(poly-Si)からなるセンスポリシリコン層113およびゲートランナー115をハッチングで示す。図31は、図29,30の切断線AA-AA’における断面構造を示す断面図である。
図28~31に示す従来の半導体装置110は、半導体基板(半導体チップ)107に、メインIGBT120と、当該メインIGBT120に流れる電流を検出する電流センス部としてセンスIGBT130と、を備える。メインIGBT120およびセンスIGBT130ともに同一構造のトレンチゲート型IGBTである。半導体基板107には、第1,2セル領域102,103を有する活性領域101と、活性領域101の周囲を囲むエッジ終端領域106と、が設けられている。
第1セル領域102において、半導体基板107の内部には、第1セル領域102の周囲を囲むように、p+型領域(以下、p+型分離領域とする)141が配置されている。第1セル領域102の、p+型分離領域141で囲まれた領域に、メインIGBT120の単位セルが配置されている。p+型分離領域141とn-型ドリフト領域121とのpn接合により、第1セル領域102は第1セル領域102以外の領域と分離されている。第1セル領域102は、活性領域101の第2セル領域103を除く部分であり、活性領域101の表面積の大半を占める。
また、第1セル領域102において、半導体基板107のおもて面上には、メインIGBT120のエミッタ電極151が設けられている。メインIGBT120のエミッタ電極151は、第1セル領域102のほぼ全域を覆う。エミッタ電極151の一部でエミッタパッド111が構成される。第1セル領域102の、エッジ終端領域106との境界付近に、ゲートパッド112が配置されている。ゲートパッド112は、ゲートランナー115に接続されている。第2セル領域103には、センスIGBT130の単位セルが配置されている。
第2セル領域103は、センスIGBT130の単位セルが配置された検出領域104と、正孔電流引き抜きのための引抜領域105と、を有する。引抜領域105において、半導体基板107の内部には、p+型分離領域141,142がそれぞれ選択的に設けられている。p+型分離領域141は、検出領域104の周囲を囲む。p+型分離領域142は、p+型分離領域141と検出領域104との間に、p+型分離領域141から離れて配置され、検出領域104の周囲を囲む。p+型分離領域142とn-型ドリフト領域121とのpn接合により、第2セル領域103の検出領域104は検出領域104以外の領域と分離されている。
引抜領域105において、半導体基板107のおもて面上には、フィールド酸化膜143を介してセンスポリシリコン層113が配置されている。センスポリシリコン層113は、検出領域104の周囲を囲む。センスポリシリコン層113は、後述するゲートランナー115の延在部116を兼ねる。このセンスポリシリコン層113と層間絶縁膜144とセンスIGBT130のエミッタ電極152とで構成される容量は、センスIGBT130のゲート・エミッタ間容量CGEの一部となる。センスIGBT130のエミッタ電極152は、第2セル領域103のほぼ全域にわたって設けられ、層間絶縁膜144を挟んでセンスポリシリコン層113上に延在している。
エミッタ電極152の一部で構成されるセンスエミッタパッド114が引抜領域105に配置されている。ポリシリコンからなるゲートランナー115は、エッジ終端領域106に配置され、活性領域101の周囲を囲む。また、ゲートランナー115は、第2セル領域103の外周に沿って第2セル領域103に延在する部分(以下、延在部とする)116を有する。ゲートランナー115の延在部116は、第2セル領域103の周囲を囲む。ゲートランナー115およびゲートランナー115の延在部116で形成される1本のポリシリコン層は、第1セル領域102の外周に沿って延在し、第1セル領域102の周囲を囲む。
図29,30には、センスポリシリコン層113の内周(検出領域104側の端部)を、符号113aを付した破線で示す。ゲートランナー115の、活性領域101の周囲を囲む部分の内周(活性領域101側の端部)および外周(半導体基板107の端部側の端部)を、それぞれ符号115a,115bを付した破線で示す。ゲートランナー115の延在部116の活性領域101側の端部に符号116aを付している。センスポリシリコン層113は、ゲートランナー115およびゲートランナー115の延在部116と一体に形成されている。ゲートランナー115は、層間絶縁膜144に形成されたコンタクトホール146を介してゲートメタルランナー153と電気的に接続されている。ゲートランナー115には、メインIGBT120およびセンスIGBT130の各ゲート電極128,138が電気的に接続されている。
また、従来の半導体装置として、ゲート電極が埋め込まれたゲートトレンチ間に、エミッタ領域およびベース領域を貫通してドリフト領域に達するエミッタコンタクト用トレンチを有し、当該エミッタコンタクト用トレンチの内部に埋め込まれた導電層を介してエミッタ電極と半導体部とが電気的に接続されたトレンチゲート型IGBTが提案されている(例えば、下記特許文献2参照。)。下記特許文献2では、エミッタコンタクト用トレンチを備えないトレンチゲート型IGBTよりも実効的なゲート幅が小さくなるため、IGBTのコレクタ・エミッタ間電流の電流量が少なく、飽和電流が抑制される。
半導体基板107をベース基板に実装するパッケージ組立て時、または、当該パッケージを製品に組み込む製品組立て時に、導電性の物体同士(人体と部品、または部品同士)の接触や接近により静電気放電(ESD:Electro-Static Discharge)が発生する。センスIGBT130は、半導体基板107の表面積に対する占有面積が小さいため、ゲート・エミッタ間容量CGEが非常に小さく、ESD耐量が低い。このため、センスIGBT130にゲート・エミッタ間の耐圧以上のゲート電圧Vg(例えば80V程度)が印加されると、センスIGBT130のゲートトレンチ136内のゲート絶縁膜137が絶縁破壊してしまう。
一方、センスIGBT130のゲート・エミッタ間容量CGEを大きくすることで、センスIGBT130のゲート絶縁膜137に充電される電荷Qに対するゲート電圧Vgの割合が低くなるため(Q=CGE×Vg)、センスIGBT130のESD耐量を高くすることができる。しかしながら、センスIGBT130のゲート・エミッタ間容量CGEを大きくすると、センスIGBT130のスイッチング過渡期間に、センスIGBT130のコレクタ・エミッタ間にかかるセンス電圧が過渡的に高くなる。センス電圧が過渡的に大きくなるのは、センスIGBT130のスイッチング過渡期間に、センスIGBT130のゲートに流れ込むゲート電流Igが大きくなるからである。
センスIGBT130のゲートに流れ込むゲート電流Igは、センスIGBT130のゲート・エミッタ間容量CGEとゲート・エミッタ間電圧のdV/dt(単位時間当たりの電圧変化率)との積で算出される(Ig=CGE×dV/dt)。図24は、スイッチング回路を示す等価回路図である。図25は、従来の半導体装置の電流・電圧波形をシミュレーションした結果を示す説明図である。図26は、図24のセンス抵抗にかかるセンス電圧の電圧波形をシミュレーションした結果を示す説明図である。図25,26の横軸はともに同じ時間経過を示している。
図24に示すスイッチング回路は、並列接続されたメインIGBT120およびセンスIGBT130と、センス抵抗161と、を備える。センス抵抗161の一端は、センスIGBT130のエミッタに接続されている。センス抵抗161の他端は、メインIGBT120のエミッタに接続されている。また、センス抵抗161の他端は、ゲート電圧源166を介してメインIGBT120のゲートおよびセンスIGBT130のゲートに接続されている。
メインIGBT120のコレクタおよびセンスIGBT130のコレクタは、負荷L1の負荷インダクタンス162を介してバス電圧源163の正極に接続されている。バス電圧源163の負極は、メインIGBT120のエミッタおよびセンスIGBT130のエミッタに接続されている。メインIGBT120のコレクタ・エミッタ間およびセンスIGBT130のコレクタ・エミッタ間において、負荷インダクタンス162にダイオード164が逆並列に接続されている。
ダイオード164は、メインIGBT120およびセンスIGBT130がオフした際に、IGBT120,130のコレクタに流れる電流を還流する機能を有する。ダイオード164とメインIGBT120のコレクタおよびセンスIGBT130のコレクタとの間に、配線のインダクタンスL2を想定した誘導負荷165が接続されている。ゲート電圧源166からゲート抵抗167を介してメインIGBT120およびセンスIGBT130の各ゲートにゲート電圧Vgが印加される。ゲート抵抗167は、半導体装置のメインIGBT120およびセンスIGBT130に接続されるIC等の外部抵抗Rgextで構成される。
図24に示すスイッチング回路を用いてシミュレーションしたメインIGBT120とセンスIGBT130とを合わせたターンオフ時の電流・電圧波形を図25に示す。センスIGBT130は、メインIGBT120と同じ構成を有するため、メインIGBT120と同じ条件でメインIGBT120と並列動作(ターンオンまたはターンオフ)する。
次に、図24に示すスイッチング回路を用いてシミュレーションしたメインIGBT120およびセンスIGBT130のターンオフ時にセンス抵抗161にかかる電圧(センス電圧)VSCの電圧波形をシミュレーションした結果を図26に示す。センス抵抗161にかかるセンス電圧VSCは、センスIGBT130のコレクタ・エミッタ間電流ICE(図25の符号181bで示す箇所)がセンス抵抗161に流れることで、センス抵抗161の抵抗値RSCに応じてセンス抵抗161の端部間に生じる電位差である。センス抵抗161にかかるセンス電圧VSCは、外部の制御ICなどで検出される。
図26に示す結果から、センスIGBT130のコレクタ・エミッタ間電圧VCEの立ち上がりの際に(図25参照)、センス抵抗161にかかるセンス電圧VSCが過渡的に大きくなることが確認された。センス抵抗161にかかるセンス電圧VSCが過渡的に大きくなるのは、センスIGBT130のコレクタ・エミッタ間電圧VCEのdV/dt(図25の符号181aで示す箇所)により、センスIGBT130のゲート電流Igが増加するためである。以下、過渡的に大きいセンス電圧VSCを「過渡センス電圧」とする。図26の符号182で示す箇所は過渡センス電圧のピーク電圧(最大値)である。センスIGBT130のゲート電流Igが大きくなる原因は、センスIGBT130のゲート・エミッタ間容量CGEおよびセンスIGBT130のdV/dtの増加による。
この従来例について、センスIGBT130のESD耐量と過渡センス電圧との関係を測定した。図27は、センスIGBTのESD耐量と過渡センス電圧との関係の測定結果を示す説明図である。図27の各データ点は、矢印183の始点から終点へ向かう方向に、センスIGBT130のゲート・エミッタ間容量CGEが大きくなっている。図27に示す結果から、ESD耐量(後述するESD破壊電圧に対する耐量)を確保するためにセンスIGBT130のゲート・エミッタ間容量CGEを大きくすると、センスIGBT130のスイッチング過渡期間に、センスIGBT130のコレクタ・エミッタ間にかかる過渡センス電圧が高くなることが確認された。
このようにセンスIGBT130のゲート・エミッタ間容量CGEの増減により、センスIGBT130のESD耐量の向上と過渡センス電圧の低減とがトレードオフ関係にある。図27では、センスIGBTのESD耐量と過渡センス電圧との関係を示す近似直線185が矢印184で示す方向側(右下側)に位置するほど、ESD耐量の向上と過渡センス電圧の低減とのトレードオフ関係が改善されることを示している。上述したように過渡センス電圧が高くなった場合、メインIGBT120のコレクタ・エミッタ間に定格電流以下の低い電流が流れていたとしても、誤動作により過電流保護機能が働きやすく、当該過電流保護機能によりメインIGBT120の動作が停止する虞がある。
この発明は、上述した従来技術による問題点を解消するため、電流センス部のESD耐量の向上と過渡センス電圧の低減とのトレードオフ関係を改善することができる半導体装置を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。半導体基板に活性領域および終端領域が設けられている。前記終端領域は、前記活性領域の周囲を囲む。前記活性領域は、第1絶縁ゲート型バイポーラトランジスタが配置された第1セル領域と、前記第1セル領域に隣接して配置された第2セル領域と、を含む。前記第2セル領域は、前記第1絶縁ゲート型バイポーラトランジスタよりも面積が小さい第2絶縁ゲート型バイポーラトランジスタが配置された第1領域と、前記第1セル領域と前記第1領域とを分離する第2領域と、を含む。前記第2領域は、前記半導体基板の上に、酸化膜を介して設けられた第1ゲート電極層と、前記第1ゲート電極層の上に、層間絶縁膜を介して設けられた、前記第2絶縁ゲート型バイポーラトランジスタのエミッタ電極と、を含む。
前記終端領域は、前記半導体基板の上に、前記酸化膜を介してゲートランナーを備える。前記ゲートランナーは、前記活性領域の周囲を囲む。前記ゲートランナーは、前記第1絶縁ゲート型バイポーラトランジスタの第1ゲート電極に電気的に接続されている。前記第1ゲート電極層は、第1,2ゲート電極層部を有する。前記第1ゲート電極層部は、前記第2絶縁ゲート型バイポーラトランジスタの第2ゲート電極に電気的に接続されている。前記第2ゲート電極層部は、前記第2領域の内部において前記第1ゲート電極層部から前記ゲートランナーへ延在する平面形状を有し、かつ10Ω以上5000Ω以下の抵抗値を有し、前記第1ゲート電極層部と前記ゲートランナーとを電気的に接続する。
また、この発明にかかる半導体装置は、上述した発明において、前記第2ゲート電極層部は、前記第1ゲート電極層部から前記ゲートランナーへ直線状に延在する平面形状を有し、前記第1ゲート電極層部と前記ゲートランナーとを連結することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第2ゲート電極層部は、前記第1ゲート電極層部から蛇行して延在し前記ゲートランナーへ至る平面形状を有し、前記第1ゲート電極層部と前記ゲートランナーとを連結することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第2ゲート電極層部は、前記第2領域の外周に沿って前記第1ゲート電極層部から前記ゲートランナーへL字状に延在する平面形状を有し、前記第1ゲート電極層部と前記ゲートランナーとを連結することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第1ゲート電極層部と前記ゲートランナーとの間に、2つの前記第2ゲート電極層部が並列に接続されていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記ゲートランナーは、前記第2領域の外周に沿って延在し、前記第1領域の周囲を囲む延在部を有する。前記第2ゲート電極層部は、前記第1ゲート電極層部から前記ゲートランナーの延在部へ延在する平面形状を有し、前記第1ゲート電極層部と前記ゲートランナーの延在部とを連結することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、第3領域は、前記活性領域のうち、前記第1セル領域および前記第2セル領域を除く部分であり、前記終端領域に隣接して配置されている。前記第3領域において前記半導体基板の上に、前記酸化膜を介して第2ゲート電極層が設けられている。前記第2ゲート電極層の上に、前記層間絶縁膜を介してゲートパッドが設けられている。前記第2ゲート電極層は、第3,4ゲート電極層部を有する。前記第3ゲート電極層部は、前記層間絶縁膜を挟んで前記ゲートパッドに対向する。前記第4ゲート電極層部は、前記第3領域の内部において前記第3ゲート電極層部から前記ゲートランナーへ延在する平面形状を有し、前記第3ゲート電極層部と前記ゲートランナーとを電気的に接続することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第1絶縁ゲート型バイポーラトランジスタは、前記半導体基板の深さ方向に延びる前記第1ゲート電極を有するトレンチゲート構造であることを特徴とする。
上述した発明によれば、第2絶縁ゲート型バイポーラトランジスタのゲートに入力される電圧が第2ゲート電極層部により分圧され小さくなる。これによって、ESD波形のパルスが第2絶縁ゲート型バイポーラトランジスタのゲート絶縁耐圧を超える電圧値となりにくく、センスIGBTのゲート絶縁膜が絶縁破壊しにくい。また、上述した発明によれば、第2ゲート電極層部は第2絶縁ゲート型バイポーラトランジスタのゲート・エミッタ間容量とならないため、過渡センス電圧を従来構造程度に低く抑えることができる。
本発明にかかる半導体装置によれば、電流センス部のESD耐量の向上と過渡センス電圧の低減とのトレードオフ関係を改善することができるという効果を奏する。
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、nまたはpを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、nやpに付す+および-は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
(実施の形態1)
実施の形態1にかかる半導体装置の構造について説明する。図1は、実施の形態1にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図2~5は、図1の第2セル領域3を拡大して示す平面図である。図1~5には、ゲートランナーメタル53とゲートランナー15とのコンタクトホール45、および、ゲートランナーメタル53の延在部54とゲートランナー15の延在部16とのコンタクトホール46を太線で示す。図1~4では、ゲートランナーメタル53およびゲートランナーメタル53の延在部54を図示省略する。
実施の形態1にかかる半導体装置の構造について説明する。図1は、実施の形態1にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図2~5は、図1の第2セル領域3を拡大して示す平面図である。図1~5には、ゲートランナーメタル53とゲートランナー15とのコンタクトホール45、および、ゲートランナーメタル53の延在部54とゲートランナー15の延在部16とのコンタクトホール46を太線で示す。図1~4では、ゲートランナーメタル53およびゲートランナーメタル53の延在部54を図示省略する。
図2~5は図1の同一箇所であり、それぞれハッチング箇所が異なる。図1,2には、第1,2p+型分離領域41,42をハッチングで示す。図3,4には、ポリシリコン(poly-Si)からなるセンスポリシリコン層13およびゲートランナー15をハッチングで示す。図5には、エミッタ電極51,52、ゲートランナーメタル(金属層)53およびゲートランナーメタル53の延在部54をハッチングで示す。図6,7は、それぞれ図2の切断線A-A’および切断線B-B’における断面構造を示す断面図である。
図1~5に示す実施の形態1にかかる半導体装置10は、半導体基板(半導体チップ)7に、メインIGBT(第1IGBT)20と、当該メインIGBT20に流れる電流を検出する電流センス部と、を備える。電流センス部は、メインIGBT20と同一構成の単位セル(素子の機能単位)を、メインIGBT20よりも少ない個数で備えたセンスIGBT(第2IGBT)30を含む。実施の形態1にかかる半導体装置10の等価回路は、図19の符号91bを付した矩形枠で囲む部分に相当する。メインIGBT20およびセンスIGBT30ともに同一構造のトレンチゲート型IGBTである。メインIGBT20とセンスIGBT30とは同一構成の単位セルを備えるものが望ましいが、異なる構造であってもよい。メインIGBT20とセンスIGBT30のオン時のコレクタ・エミッタ間電流の比率を設定できればよい。また、メインIGBT20とセンスIGBT30とのオン電圧が同じであることが望ましい。
半導体基板7には、活性領域1およびエッジ終端領域6が設けられている。活性領域1は、第1,2セル領域2,3を有し、略矩形状の平面形状をなす。エッジ終端領域6は、活性領域1の周囲を囲む。エッジ終端領域6は、活性領域1と半導体基板7の端部との間の領域であり、半導体基板7のおもて面側の電界を緩和し耐圧を保持する。耐圧とは、素子が使用電圧で誤動作や破壊を起こさない上限側の電圧である。エッジ終端領域6には、フィールドリミッティングリング(FLR:Field Limiting Ring)61やフィールドプレート63(図7参照)などの耐圧構造が配置される。
第1セル領域2において、半導体基板7の内部には、第1セル領域2の周囲を囲むように、後述する第1p+型分離領域41が配置されている。第1セル領域2の、第1p+型分離領域41で囲まれた領域に、メインIGBT20の単位セルが配置されている。第1セル領域2は、メインIGBT20の動作領域である。第1セル領域2は、活性領域1の第2セル領域3を除く部分であり、活性領域1の表面積の大半を占める。具体的には、第1セル領域2は、一部を内側に凹ませた凹部を有する略矩形状の平面形状をなす。
また、第1セル領域2において、半導体基板7のおもて面上には、メインIGBT20のエミッタ電極51が設けられている。このエミッタ電極51は、第1セル領域2のほぼ全域を覆う。エミッタ電極51の一部でエミッタパッド11が構成される。第1セル領域2の、エッジ終端領域6との境界付近において、半導体基板7のおもて面上に、層間絶縁膜44を介してゲートパッドメタル55(図17参照)が配置されている。ゲートパッドメタル55の一部でゲートパッド12が構成される。ゲートパッド12には、ゲート電極28,38にゲート電圧を入力するための入力端子が電気的に接続される。
ゲートパッドメタル55の周囲は、ゲートランナー15およびゲートランナーメタル53からそれぞれ延在した部分(以下、延在部とする)16’,54’に囲まれている(図16,17参照)。ゲートランナーメタル53の延在部54’は、層間絶縁膜44のコンタクトホール46’を介してゲートランナー15の延在部16’に接する。ゲートランナー15の延在部16’で囲まれた領域における半導体基板7の表面領域全体に、第1p+型分離領域41が延在している。ゲートパッドメタル55は、ポリシリコンからなるゲートランナー15に電気的に接続されている。
第2セル領域3には、センスIGBT30の単位セルが配置されている。第2セル領域3は、エッジ終端領域6に隣接した略矩形状の平面形状を有する。具体的には、第2セル領域3は、第1セル領域2の凹部内に配置され、その3辺が第1セル領域2に対向し、残りの1辺がエッジ終端領域6に対向する。第2セル領域3は、センスIGBT30の単位セルが配置された検出領域(第1領域)4と、正孔電流引き抜きのための引抜領域(第2領域)5と、を有する。検出領域4から、センスIGBT30に流れる主電流(コレクタ・エミッタ間電流)が引き抜かれて検出される。
センスIGBT30に流れる主電流の電流量およびセンスIGBT30の単位セル数に基づいて、メインIGBT20に流れる主電流が算出され、メインIGBT20に流れる主電流が過電流であるか否かが判断される。第2セル領域3には、メインIGBT20は配置されていない。検出領域4は、例えば略矩形状の平面形状を有する。引抜領域5は、例えば略矩形状に検出領域4の周囲を囲む。引抜領域5には、半導体基板7の表面領域に、第1p+型分離領域41,42が互いに離れて配置されている。
第1p+型分離領域41は、引抜領域5の表面積の大半を占めており、例えば略矩形状に検出領域4の周囲を囲む。また、第1p+型分離領域41は、引抜領域5から第1セル領域2へ延在している。第2p+型分離領域42は、第1p+型分離領域41と検出領域4との間に配置され、検出領域4の周囲を囲む。第1,2p+型分離領域41,42は、それぞれメインIGBT20のエミッタ電極51およびセンスIGBT30のエミッタ電極52に電気的に接続されている。
第1p+型分離領域41とn-型ドリフト領域21(図5,6参照)とのpn接合により、第1セル領域2は第1セル領域2以外の領域と分離されている。第2p+型分離領域42とn-型ドリフト領域21とのpn接合により、第2セル領域3の検出領域4は検出領域4以外の領域と分離されている。また、第1,2p+型分離領域41,42は、メインIGBT20のターンオフ時におけるエッジ終端領域6でのアバランシェ発生時に、エッジ終端領域6で発生して半導体基板7内を第1,2セル領域2,3側へ向かって流れる正孔(ホール)電流をそれぞれエミッタ電極51,52へ引き抜く機能を有する。
また、引抜領域5において、半導体基板7のおもて面上には、フィールド酸化膜43bを介してポリシリコン(poly-Si)からなるセンスポリシリコン層(第1ゲート電極層)13が配置されている。センスポリシリコン層13は、フィールド酸化膜43bを介して引抜領域5のほぼ全域を覆う。センスポリシリコン層13は、ポリシリコンからなる内蔵抵抗部17およびセンス容量部18を有する(図4参照)。内蔵抵抗部17およびセンス容量部18は、互いに離して配置されている。図4では、内蔵抵抗部17およびセンス容量部18の範囲をそれぞれ太い二点鎖線および太い破線で囲む。
内蔵抵抗部17は、センスIGBT30のゲート電極38(図6,7参照)とゲートランナー15との接続部である。内蔵抵抗部17は、センスIGBT30のゲート電極38(図7参照)に電気的に接続された第1部分(第1ゲート電極層部)17aと、当該第1部分17aをゲートランナー15に連結する第2部分(第2ゲート電極層部)17bと、を有する(図3,4参照)。内蔵抵抗部17の第1,2部分17a,17bの直列抵抗がセンスIGBT30の内蔵抵抗として機能し、その抵抗値は内蔵抵抗部17の第1,2部分17a,17bの抵抗値の総和である。
メインIGBT20のゲート電極28とセンスIGBT30のゲート電極38との間に、センスIGBT30の内蔵抵抗として機能する内蔵抵抗部17が電気的に接続された状態となっている。内蔵抵抗部17の第1部分17aは、検出領域4の周囲を囲む。内蔵抵抗部17の第1部分17aの外周端部の輪郭形状は、検出領域4よりも大きい略矩形状である。
内蔵抵抗部17の第1部分17aの外周端部13bは、後述する第2方向Yへ検出領域4から離れていることがよい。内蔵抵抗部17の第1部分17aの外周端部13bが検出領域4から離れていることで、センスIGBT30のトレンチ36によって生じる内蔵抵抗値のアンバランスを低減させることができる。内蔵抵抗部17の第1部分17aの内周端部(検出領域4側の端部)13aは、引抜領域5から検出領域4へ延在してセンスIGBT30のゲート電極38に接する(図7参照)。
内蔵抵抗部17の第2部分17bは、内蔵抵抗部17の第1部分17aとゲートランナー15との間に位置し、内蔵抵抗部17の第1部分17aとゲートランナー15とを連結する。内蔵抵抗部17の第2部分17bは、ゲートランナー15との連結箇所でゲートランナー15と直角をなす軸(切断線B-B’に平行な軸)を中心に線対称に配置されていることがよく、引抜領域5の内部において例えば当該軸に平行でかつ半導体基板7のおもて面に平行な方向(以下、第1方向とする)Xに直線状に延在する。
内蔵抵抗部17は、第2部分17bの第1方向Xの長さw1が長いほど、第2部分17bの、第1方向Xと直交する方向でかつ半導体基板7のおもて面に平行な方向(以下、第2方向とする)Yの幅w2が狭いほど、かつ内蔵抵抗部17の、半導体基板7のおもて面に垂直な方向(厚さ方向Z)の厚さt(図7参照)が薄いほど高抵抗となる。内蔵抵抗部17の第2部分17bの抵抗値は、ρ×w1/(w2×t)で算出される。ここで、ρはセンスポリシリコン層13の抵抗率であり、w1は内蔵抵抗部17の第2部分17bの第1方向Xの長さであり、(w2×t)は内蔵抵抗部17の第2部分17bの表面積である。内蔵抵抗部17の抵抗値は、10Ω以上5000Ω以下程度であることがよい。
センス容量部18は、内蔵抵抗部17と所定距離w3だけ離れて配置され、当該内蔵抵抗部17の周囲を囲む。図2~4には、内蔵抵抗部17の第1部分17aの外周端部を、符号13bを付した太い二点鎖線で示す。センス容量部18の内周を、符号13cを付した太い破線で示す。センス容量部18は、後述するゲートランナー15の延在部16と接続されている。このセンス容量部18と層間絶縁膜44およびエミッタ電極52とで構成される容量は、センスIGBT30のゲート・エミッタ間容量CGEの一部となる。センスポリシリコン層13上には、層間絶縁膜44(図6参照)を介して、センスIGBT30のエミッタ電極52が延在している。また、センスIGBT30の容量を小さくしたい場合、センス容量部18は設けられていなくてもよい。
センスIGBT30のエミッタ電極52は、第2セル領域3のほぼ全域にわたって設けられている。センスIGBT30のエミッタ電極52は、メインIGBT20のエミッタ電極51と離して配置されている。センスエミッタパッド14は、エミッタ電極52の、パッシベーション膜47の開口部48bに露出された部分であり、エミッタ電極52の一部で構成される。例えば、センスエミッタパッド14とゲートランナー15との間に内蔵抵抗部17が配置される。センスエミッタパッド14は、層間絶縁膜44を挟んでセンス容量部18に対向する。
ゲートランナー15は、エッジ終端領域6に配置され、活性領域1の周囲を囲む。また、ゲートランナー15は、第2セル領域3の外周に沿って第2セル領域3に延在する部分(以下、延在部とする)16を有する。ゲートランナー15の延在部16は、センスポリシリコン層13の一部である。ゲートランナー15の延在部16は、第2セル領域3の周囲を囲む。ゲートランナー15およびゲートランナー15の延在部16で形成される1本のポリシリコン層は、第1セル領域2の外周に沿って延在し、第1セル領域2の周囲を囲む。
ゲートランナーメタル53およびゲートランナーメタル53の延在部54は、それぞれ、厚さ方向Zに、層間絶縁膜44を挟んでゲートランナー15およびゲートランナー15の延在部16に対向し、厚さ方向Zに層間絶縁膜44を貫通するコンタクトホール45,46を介してゲートランナー15およびゲートランナー15の延在部16に接する。
図2~4には、センスポリシリコン層13の内周(検出領域4側の端部)を、符号13aを付した破線で示す。図2~5には、ゲートランナー15の、活性領域1の周囲を囲む部分の内周(活性領域1側の端部)および外周(半導体基板7の端部側の端部)を、それぞれ符号15a,15bを付した破線で示す。ゲートランナー15の延在部16の活性領域1側の端部に符号16aを付している。ゲートランナー15には、メインIGBT20およびセンスIGBT30の各ゲート電極28,38(図6,7参照)が電気的に接続されている。
次に、実施の形態1にかかる半導体装置10の断面構造について説明する。図6,7に示すように、実施の形態1にかかる半導体装置10は、活性領域1の第1,2セル領域に、それぞれメインIGBT20の複数の単位セルおよびセンスIGBT30の複数の単位セルを備える。メインIGBT20の単位セルは、半導体基板7のおもて面側に設けられたp型ベース領域22、n+型エミッタ領域24、p+型コンタクト領域25、トレンチ26、ゲート絶縁膜27およびゲート電極28で構成される。メインIGBT20の単位セルは、トレンチ26の内部にゲート絶縁膜27を介して埋め込まれ、半導体基板7の深さ方向(厚さ方向Z)に延びるゲート電極28を有する一般的なトレンチゲート構造を備える。
メインIGBT20の単位セルは、第1セル領域2の、第1p+型分離領域41で囲まれた領域に配置されている。p型ベース領域22、n+型エミッタ領域24およびp+型コンタクト領域25は、半導体基板7のおもて面の表面領域に設けられている。n+型エミッタ領域24およびp+型コンタクト領域25は、隣り合うトレンチ26間(メサ領域)において、半導体基板7のおもて面からp型ベース領域22よりも浅い位置に設けられている。第1セル領域2の外周付近におけるメサ領域に、n+型エミッタ領域24は配置されておらず、p+型コンタクト領域25のみが配置されている。
半導体基板7の内部において、半導体基板7のおもて面からp型ベース領域22よりも深い位置にn-型ドリフト領域21が設けられている。p型ベース領域22とn-型ドリフト領域21との間に、オン時に少数キャリアとなる電荷(正孔)が蓄積される領域(以下、蓄積領域とする)23が設けられていてもよい。蓄積領域23は、n-型ドリフト領域21よりも不純物濃度の高いn型領域である。トレンチ26は、例えば上述した第1方向Xに延在するストライプ状に配置されている。ゲート電極28は、トレンチ26の内部にゲート絶縁膜27を介して設けられている。
ゲート電極28が埋め込まれた1つのトレンチ26と、当該トレンチ26に隣接するメサ領域と、でメインIGBT20の1つの単位セルが構成される。第1p+型分離領域41は、第1セル領域2の外周付近において、p型ベース領域22およびp+型コンタクト領域25に接する。第1p+型分離領域41の深さは、トレンチ26の深さよりも深い。メインIGBT20のエミッタ電極51は、厚さ方向Zに層間絶縁膜44を貫通するコンタクトホールを介して、n+型エミッタ領域24、p+型コンタクト領域25および第1p+型分離領域41に接する。
エミッタ電極51は、バリアメタルおよびコンタクトプラグを介してn+型エミッタ領域24、p+型コンタクト領域25および第1p+型分離領域41に電気的に接続されていてもよい。バリアメタルは、半導体部(半導体基板7)との密着性が高く、かつ半導体部とのオーミック接触する金属からなる。具体的には、バリアメタルは、例えばチタン(Ti)膜および窒化チタン(TiN)膜を順に積層させてなる積層膜であってもよい。コンタクトプラグは、例えば、埋め込み性の高いタングステン(W)を材料とする金属膜であり、層間絶縁膜44のコンタクトホールにバリアメタルを介して埋め込まれる。
エミッタ電極51は、例えばアルミニウムシリコン(Al-Si)電極である。エミッタ電極51は、層間絶縁膜44によりゲート電極28と電気的に絶縁されている。エミッタ電極51は、パッシベーション膜47で覆われている。エミッタ電極51の、パッシベーション膜47の開口部48aに露出された部分でエミッタパッド11が構成される。半導体基板7の裏面の表面層には、半導体基板7の裏面全面にわたって、メインIGBT20のp+型コレクタ領域29が設けられている。半導体基板7の裏面全面にわたって、メインIGBT20のコレクタ電極56が設けられている。
センスIGBT30の単位セルは、第2セル領域3の検出領域4の、第2p+型分離領域42で囲まれた領域に配置されている。センスIGBT30の単位セルは、半導体基板7のおもて面側に設けられたp型ベース領域32、n+型エミッタ領域34、p+型コンタクト領域35、トレンチ36、ゲート絶縁膜37およびゲート電極38で構成される。センスIGBT30の単位セルは、メインIGBT20の単位セルと同様に、トレンチ36の内部に埋め込まれ、半導体基板7の深さ方向に延びるゲート電極38を有する一般的なトレンチゲート構造を備える。
n+型エミッタ領域34およびp+型コンタクト領域35は、隣り合うトレンチ36間(メサ領域)において、半導体基板7のおもて面からp型ベース領域32よりも浅い位置に設けられている。第2セル領域3の検出領域4の外周付近におけるメサ領域に、n+型エミッタ領域34は配置されておらず、p+型コンタクト領域35のみが配置されている。半導体基板7のおもて面からp型ベース領域32よりも深い位置に、第1セル領域2からn-型ドリフト領域21が延在する。
p型ベース領域32とn-型ドリフト領域21との間に、蓄積領域が設けられていてもよい。センスIGBT30に蓄積領域を設けなくてもよい理由は、次の通りである。センスIGBT30の蓄積領域を設けないことで、センスIGBT30におけるIE(Injection Enhanced:電子注入促進)効果を小さくすることができ、少数キャリア蓄積によるターンオフ耐量の低下を抑制することができるからである。
トレンチ36は、例えば、メインIGBT20のトレンチ26が延在する方向と同じ第1方向Xに延在するストライプ状に配置されている。ゲート電極38は、トレンチ36の内部にゲート絶縁膜37を介して設けられている。ゲート電極38が埋め込まれた1つのトレンチ36と、当該トレンチ36に隣接するメサ領域と、でセンスIGBT30の1つの単位セルが構成される。p型ベース領域32、n+型エミッタ領域34、p+型コンタクト領域35およびトレンチ36の深さは、メインIGBT20の対応する各部の深さと同じである。
第2p+型分離領域42は、第2セル領域3の外周付近において、p型ベース領域32およびp+型コンタクト領域35に接する。第2p+型分離領域42の深さは、第1p+型分離領域41の深さと同じである。第2p+型分離領域42の内部を第1方向Xに検出領域4から引抜領域5へ向かってp型ベース領域32およびp+型コンタクト領域35が延在していてもよい。第2p+型分離領域42は、引抜領域5から延在して、最も引抜領域5側に配置されたトレンチ36に達していてもよいし、当該トレンチ36を内包していてもよい。
センスIGBT30のエミッタ電極52は、厚さ方向Zに層間絶縁膜44を貫通するコンタクトホールを介して、n+型エミッタ領域34、p+型コンタクト領域35および第2p+型分離領域42に接する。エミッタ電極52は、バリアメタルおよびコンタクトプラグを介してn+型エミッタ領域34、p+型コンタクト領域35および第2p+型分離領域42に電気的に接続されていてもよい。エミッタ電極52、バリアメタルおよびコンタクトプラグの材料は、メインIGBT20のエミッタ電極51、バリアメタルおよびコンタクトプラグの材料と同じである。
エミッタ電極52は、層間絶縁膜44によりゲート電極38と電気的に絶縁されている。エミッタ電極52は、パッシベーション膜47で覆われている。エミッタ電極52の、パッシベーション膜47の開口部48bに露出された部分でセンスエミッタパッド14が構成される。センスエミッタパッド14は、例えば第2セル領域3の引抜領域5に配置されていてもよい。メインIGBT20のp+型コレクタ領域29およびコレクタ電極56は、それぞれセンスIGBT30のp+型コレクタ領域およびコレクタ電極を兼ねる。
第2セル領域3の引抜領域5には、半導体基板7のおもて面の表面領域に、第1,2p+型分離領域41,42が選択的に設けられている。第1,2p+型分離領域41,42は、半導体基板7のおもて面上に設けられたフィールド酸化膜もしくはLOCOS(Local Oxidation of Silicon)などの局部絶縁膜43aにより分離されている。第1p+型分離領域41は、引抜領域5から第1セル領域2の外周部へ延在している。第2p+型分離領域42は、第1p+型分離領域41よりも検出領域4側に配置され、引抜領域5から検出領域4の外周部へ延在している。
引抜領域5には、半導体基板7のおもて面上に、フィールド酸化膜43bを挟んで、センスポリシリコン層13の内蔵抵抗部17およびセンス容量部18が設けられている。内蔵抵抗部17の第1部分17aは、厚さ方向Zにフィールド酸化膜43bおよび局部絶縁膜43aを挟んで第1,2p+型分離領域41,42に対向する。内蔵抵抗部17の第1部分17aは、センスIGBT30のトレンチ36の例えば第1方向Xの端部において当該トレンチ36の内部へ延在してゲート電極38に接する。
内蔵抵抗部17の第2部分17bは、内蔵抵抗部17の第1部分17aよりもエッジ終端領域6側に配置され、内蔵抵抗部17の第1部分17aに連結されている。内蔵抵抗部17の第2部分17bは、厚さ方向Zにフィールド酸化膜43bを挟んで第1p+型分離領域41に対向する。センス容量部18は、内蔵抵抗部17よりも第1セル領域2側に、内蔵抵抗部17から離れて配置されている。センス容量部18は、厚さ方向Zにフィールド酸化膜43bを挟んで第1p+型分離領域41に対向する。
内蔵抵抗部17の第2部分17bは、エッジ終端領域6側へ延在して、ゲートランナー15に連結されている。センス容量部18は、ゲートランナー15の延在部16を兼ねており、ゲートランナー15に連結されている。内蔵抵抗部17の第1,2部分17a,17bおよびセンス容量部18上に、層間絶縁膜44を挟んで検出領域4からセンスIGBT30のエミッタ電極52が延在している。センス容量部18上に、層間絶縁膜44を挟んで第1セル領域2からメインIGBT20のエミッタ電極51が延在している。
内蔵抵抗部17の第1,2部分17a,17bおよびセンス容量部18は、層間絶縁膜44によりエミッタ電極51,52と電気的に絶縁されている。ゲートランナーメタル53およびゲートランナーメタル53の延在部54は、それぞれ、層間絶縁膜44のコンタクトホール45,46を介してゲートランナー15およびゲートランナー15の延在部16に接する。図6,7には、コンタクトホール45,46をそれぞれ2本ずつ設けた場合を図示するが、コンタクトホール45,46の個数は種々変更可能である。
エッジ終端領域6において、半導体基板7のおもて面の表面領域に、1つ以上のフィールドリミッティングリング61が活性領域1の周囲を囲む同心円状に設けられている。各フィールドリミッティングリング61上には、フィールド酸化膜43bを介してポリシリコン層62が設けられている。ポリシリコン層62上には、層間絶縁膜44を介してフィールドプレート63が設けられている。フィールドプレート63は、層間絶縁膜44のコンタクトホールを介してポリシリコン層62に接する。
例えば、従来構造(図24,28~31参照)のIGBT120,130のゲートパッド112とセンスエミッタパッド114間に印加されるESD(静電気放電)のマシーンモデルの回路構成を想定する。ESDのマシーンモデルは、図18に参照されるようにIGBTのゲートパッド112に接続されたRLC回路(抵抗器(R)、インダクタンス(Lm)およびコンデンサ(C))となる。そのため、ESD波形はRLC回路の共振条件を満たし発振する(図22参照)。
この発振によりESD波形の最初のパルスの電圧がセンスIGBT130のゲート絶縁耐圧を超える電圧値になると、センスIGBT130のゲートトレンチ136の内のゲート絶縁膜137が絶縁破壊する。したがって、センスIGBT130のESD耐量は、ESD波形の最初のパルスの電圧値がセンスIGBT130のゲート絶縁耐圧以下になるように設定する必要がある。
一方、実施の形態1によれば、センスIGBTのゲートに、ポリシリコンからなる内蔵抵抗部の第2部分で構成された高抵抗な内蔵抵抗が接続されている。この内蔵抵抗部により、ESDの最初のパルス電圧のdV/dtが下がるため、ESD波形の最初のパルスのピーク電圧が低下する。これによって、ESD波形の最初のパルスのピーク電圧がセンスIGBTのゲート絶縁耐圧を超える電圧値となりにくく、センスIGBTのゲートトレンチの内のゲート絶縁膜が絶縁破壊しにくいため、ESD耐量を向上させることができる。
また、実施の形態1によれば、ポリシリコンからなる内蔵抵抗部を設けたことによって、センスIGBTのゲート・エミッタ間容量CGEは増加しない。このため、内蔵抵抗部によりESD耐量を向上させても、センスIGBTのゲート・エミッタ間容量CGEの大きさに比例して高くなる過渡センス電圧を内蔵抵抗を設けない従来構造と同程度にすることができる。これによって、過渡センス電圧を低く維持したまま、ESD耐量のみを向上させることができるため、電流センス部のESD耐量の向上と過渡センス電圧の低減とのトレードオフ関係を改善することができる。
(実施の形態2)
次に、実施の形態2にかかる半導体装置の構造について説明する。図8~12は、実施の形態2にかかる半導体装置の一部を半導体基板のおもて面側から見たレイアウトの一例を示す平面図である。実施の形態2にかかる半導体装置10’全体を半導体基板7のおもて面側から見たレイアウトは実施の形態1にかかる半導体装置10(図1参照)と同様である。図8~12には、図1の第2セル領域3を拡大し、センスポリシリコン層13およびゲートランナー15をハッチングで示す。図8~12では、内蔵抵抗部17の第2部分17bの範囲を太い二点鎖線で囲む。また、図8~12では、エミッタ電極51,52(図1,4,5参照)を図示省略する。
次に、実施の形態2にかかる半導体装置の構造について説明する。図8~12は、実施の形態2にかかる半導体装置の一部を半導体基板のおもて面側から見たレイアウトの一例を示す平面図である。実施の形態2にかかる半導体装置10’全体を半導体基板7のおもて面側から見たレイアウトは実施の形態1にかかる半導体装置10(図1参照)と同様である。図8~12には、図1の第2セル領域3を拡大し、センスポリシリコン層13およびゲートランナー15をハッチングで示す。図8~12では、内蔵抵抗部17の第2部分17bの範囲を太い二点鎖線で囲む。また、図8~12では、エミッタ電極51,52(図1,4,5参照)を図示省略する。
実施の形態2にかかる半導体装置10’が実施の形態1にかかる半導体装置10と異なる点は、内蔵抵抗部17の第1部分17a’の、引抜領域5における占有面積が小さい点である。内蔵抵抗部17の第1部分17a’は、内蔵抵抗部17の第2部分17bとセンスIGBT30のゲート電極38とを連結可能な程度に配置されていればよい。例えば、内蔵抵抗部17の第1部分17a’は、検出領域4と引抜領域5との境界に沿って設けられ、略矩形状に検出領域4の周囲を囲む。内蔵抵抗部17の第1部分17a’の外周端部の輪郭形状は、検出領域4よりも若干大きい略矩形状である。
内蔵抵抗部17の第2部分17bは、実施の形態1と同様に、第1方向Xに延在する直線状の平面形状を有する。内蔵抵抗部17の第2部分17bは、実施の形態1と同様に、内蔵抵抗部17の第1部分17a’とゲートランナー15との間に位置して、内蔵抵抗部17の第1部分17a’とゲートランナー15とを連結する(図8)。
内蔵抵抗部17の第2部分17b’により、内蔵抵抗部17の第1部分17a’とゲートランナー15の延在部16とが連結されてもよい(図9)。この場合、例えば、内蔵抵抗部17の第2部分17b’は、内蔵抵抗部17の第1部分17a’とゲートランナー15の延在部16との間に位置する。ゲートランナー15の延在部16に囲まれた領域内間であって、エミッタ電極52内にセンスエミッタパッド14が配置される。
また、内蔵抵抗部17の第2部分19は、内蔵抵抗部17の第1部分17a’からX方向もしくはY方向に蛇行して延在しゲートランナー15に至る平面形状を有していてもよい(図10B,10A)。この場合、内蔵抵抗部17の第2部分19は、検出領域4の中心に対向する位置において、内蔵抵抗部17の第1部分17a’に連結されていることが好ましい。
センス容量部18’は、内蔵抵抗部17の第1部分17a’の占有面積を小さくした分だけ、引抜領域5における占有面積を大きくしてもよい(図8,9,10A,10B)。引抜領域5にセンス容量部18’を設けずにゲートランナー15の延在部16のみが構成される構成としてもよい(図11,12A,12B)。センス容量部18’を設けずゲートランナー15の延在部16(コンタクトホール46に沿って設けられたハッチング部分)のみが構成される場合、深さ方向に層間絶縁膜およびフィールド酸化膜を挟んで対向するセンスエミッタパッド14と半導体基板7との間に、センスポリシリコン層13は存在しない(図11,12A,12B)。
また、引抜領域5にセンス容量部18’を設けずゲートランナー15の延在部16のみが構成される場合、内蔵抵抗部17の第2部分19’は、一端がゲートランナー15に連結され、内蔵抵抗部17の第1部分17a’の周囲を囲むように略一周するように延在し、他端が第1部分17a’に連結されていてもよい(図12B)。この場合、内蔵抵抗部17の第2部分19’の他端は、検出領域4の中心に対向する位置において、内蔵抵抗部17の第1部分17a’に連結されていることが好ましい。
図示省略するが、図9に示す実施の形態2にかかる半導体装置10’に図10A,10Bに示す実施の形態2にかかる半導体装置10’を適用して、内蔵抵抗部17の第2部分19が、内蔵抵抗部17の第1部分17a’から蛇行して延在しゲートランナー15の延在部16に至る平面形状を有していてもよい。図9に示す実施の形態2にかかる半導体装置10’に図11に示す実施の形態2にかかる半導体装置10’を適用して、センス容量部18’を設けずにゲートランナー15の延在部16のみが構成されてもよい。
図9に示す実施の形態2にかかる半導体装置10’に図10A,10B,11に示す実施の形態2にかかる半導体装置10’を適用して、内蔵抵抗部17の第2部分19を、内蔵抵抗部17の第1部分17a’から蛇行して延在しゲートランナー15の延在部16に至る平面形状にし、かつセンス容量部18’を設けずにゲートランナー15の延在部16のみが構成されてもよい。実施の形態1にかかる半導体装置10において、センス容量部18を設けず、図11に示す実施の形態2にかかる半導体装置10’のゲートランナー15の延在部16を配置してもよい。
以上、説明したように、実施の形態2によれば、内蔵抵抗部の第2部分により内蔵抵抗部の第1部分とゲートランナーとが電気的に接続されていれば、内蔵抵抗部がセンスIGBTの内蔵抵抗として機能する。このため、内蔵抵抗部の第1,2部分およびセンス容量部の平面形状を種々変更したとしても、実施の形態1と同様の効果を得ることができる。
(実施の形態3)
次に、実施の形態3にかかる半導体装置の構造について説明する。図13~15は、実施の形態3にかかる半導体装置の一部を半導体基板のおもて面側から見たレイアウトの一例を示す平面図である。実施の形態3にかかる半導体装置70全体を半導体基板7のおもて面側から見たレイアウトは実施の形態1にかかる半導体装置10(図1参照)と同様である。図13~15には、図1の第2セル領域3を拡大し、センスポリシリコン層13およびゲートランナー15をハッチングで示す。図13~15では、内蔵抵抗部17の第2部分71,73,74,73’,74’の範囲を太い二点鎖線で囲む。また、図13~15では、エミッタ電極51,52(図1,4,5参照)を図示省略する。
次に、実施の形態3にかかる半導体装置の構造について説明する。図13~15は、実施の形態3にかかる半導体装置の一部を半導体基板のおもて面側から見たレイアウトの一例を示す平面図である。実施の形態3にかかる半導体装置70全体を半導体基板7のおもて面側から見たレイアウトは実施の形態1にかかる半導体装置10(図1参照)と同様である。図13~15には、図1の第2セル領域3を拡大し、センスポリシリコン層13およびゲートランナー15をハッチングで示す。図13~15では、内蔵抵抗部17の第2部分71,73,74,73’,74’の範囲を太い二点鎖線で囲む。また、図13~15では、エミッタ電極51,52(図1,4,5参照)を図示省略する。
実施の形態3にかかる半導体装置70が図8に示す実施の形態2にかかる半導体装置10’と異なる点は、引抜領域5内に、内蔵抵抗部17の第2部分71を狭い幅w11で長く延在させて高抵抗にした点である。図13に示す実施の形態3にかかる半導体装置70において、センス容量部72は、ゲートランナー15に連結されている。センス容量部72は、ゲートランナー15の延在部16に接していない。センス容量部72は、引抜領域5の表面積の大半を占める。
検出領域4は、センス容量部72よりもゲートランナー15から離れて配置され、その周囲を引抜領域5に囲まれている。内蔵抵抗部17の第1部分17a’は、実施の形態2と同様に、検出領域4と引抜領域5との境界に沿って設けられ、略矩形状に検出領域4の周囲を囲む。内蔵抵抗部17の第1部分17a’の外周端部の輪郭形状は、実施の形態2と同様に、検出領域4よりも若干大きい略矩形状である。
内蔵抵抗部17の第1部分17a’は、検出領域4の周囲を囲む全周にわたって同じ幅w12で設けられていてもよいし、矩形状の各辺のうち所定の辺だけ異なる幅w12’で設けられていてもよい。内蔵抵抗部17の第2部分71は、L字状の平面形状を有する。例えば、内蔵抵抗部17の第2部分71は、ゲートランナー15からセンス容量部72とゲートランナー15の延在部16との間を、第2セル領域3の外周の、第1セル領域2に対向する2辺に沿って延在する。
内蔵抵抗部17の第2部分71のL字の一端は、ゲートランナー15に連結されている。内蔵抵抗部17の第2部分71のL字の他端は、内蔵抵抗部17の第1部分17a’に連結されている。内蔵抵抗部17の第1部分17a’は、3辺において周囲をセンス容量部72に囲まれていてもよい。内蔵抵抗部17の第1部分17a’とゲートランナー15との間にセンスエミッタパッド14が配置されている。センスエミッタパッド14は、層間絶縁膜を挟んでセンス容量部72に対向する。
図14,15に示す実施の形態3にかかる半導体装置70が図13に示す実施の形態3にかかる半導体装置70と異なる点は、引抜領域5内に、内蔵抵抗部17の、L字状の平面形状を有する第2部分が2つ配置される点である。内蔵抵抗部17の2つの第2部分の合成抵抗がセンスIGBT30の内蔵抵抗として機能する。内蔵抵抗部17の2つの第2部分は、例えば、次のように配置される。
図14に示すように、内蔵抵抗部17の一方の第2部分73は、ゲートランナー15からセンス容量部72’とゲートランナー15の延在部16との間を、第2セル領域3の外周の、第1セル領域2に対向する2辺に沿って延在する。内蔵抵抗部17の一方の第2部分73のL字の一端は、ゲートランナー15に連結されている。内蔵抵抗部17の一方の第2部分73のL字の他端は、内蔵抵抗部17の第1部分17a’のゲートランナー15側に連結されている。
内蔵抵抗部17の他方の第2部分74は、センス容量部72’を挟んで、内蔵抵抗部17の一方の第2部分73に対向する位置に配置されている。内蔵抵抗部17の他方の第2部分74は、ゲートランナー15側からセンス容量部72’とゲートランナー15の延在部16との間を、第2セル領域3の外周の、第1セル領域2に対向する3辺のうち、一方の第2部分73が配置されていない1辺から当該1辺に連続する1辺に沿って延在する。
内蔵抵抗部17の他方の第2部分74のL字の一端は、センスポリシリコン層13の一部75を介してゲートランナー15に連結されている。内蔵抵抗部17の他方の第2部分74のL字の他端は、内蔵抵抗部17の第1部分17a’のゲートランナー15の延在部16側に連結されている。センス容量部72’は、例えば、略矩形状の平面形状を有する。
図15に示すように、内蔵抵抗部17の第2部分73’,74’のL字の他端をともに内蔵抵抗部17の第1部分17a’とセンス容量部72’との間に延在させてもよい。この場合、例えば、内蔵抵抗部17の第2部分73’,74’のL字の一端はそれぞれゲートランナー15の異なる箇所に連結されている。内蔵抵抗部17の第2部分73’,74’のL字の他端はともに、内蔵抵抗部17の第1部分17a’に連結されている。
以上、説明したように、実施の形態3によれば、実施の形態1,2と同様の効果を得ることができる。また、実施の形態3によれば、引抜領域内に、内蔵抵抗部の第2部分を狭い幅で長く延在させることで、センスIGBTの内蔵抵抗を高抵抗にすることができる。
(実施の形態4)
次に、実施の形態4にかかる半導体装置の構造について説明する。図16,17は、実施の形態4にかかる半導体装置の一部を半導体基板のおもて面側から見たレイアウトを示す平面図である。実施の形態4にかかる半導体装置80全体を半導体基板7のおもて面側から見たレイアウトは実施の形態1にかかる半導体装置10(図1参照)と同様である。図16,17は、図1のメインIGBTのゲートパッド12付近を拡大して示す平面図である。図16,17は図1の同一箇所であり、それぞれハッチング箇所が異なる。図16では、エミッタ電極51およびゲートパッドメタル55(図17参照)を図示省略する。
次に、実施の形態4にかかる半導体装置の構造について説明する。図16,17は、実施の形態4にかかる半導体装置の一部を半導体基板のおもて面側から見たレイアウトを示す平面図である。実施の形態4にかかる半導体装置80全体を半導体基板7のおもて面側から見たレイアウトは実施の形態1にかかる半導体装置10(図1参照)と同様である。図16,17は、図1のメインIGBTのゲートパッド12付近を拡大して示す平面図である。図16,17は図1の同一箇所であり、それぞれハッチング箇所が異なる。図16では、エミッタ電極51およびゲートパッドメタル55(図17参照)を図示省略する。
図16には、ポリシリコン層83およびゲートランナー15をハッチングで示す。図17には、ゲートランナーメタル53、ゲートランナーメタル53の延在部54’およびゲートパッドメタル55をハッチングで示す。図16では、内蔵抵抗部81の第2部分81bの範囲を太い二点鎖線で囲む。図16,17では、層間絶縁膜44に形成された、ゲートランナーメタル53とゲートランナー15と各コンタクトホール45、ゲートランナーメタル53の延在部54’とゲートランナー15の延在部16’とコンタクトホール46’、およびゲートパッドメタル55とポリシリコン層83とのコンタクト45’を太線で示す。
実施の形態4にかかる半導体装置80が実施の形態1にかかる半導体装置10と異なる点は、第2セル領域3に代えて、ゲートパッド12が配置された領域(第3領域)にポリシリコン層83が配置されている点である。実施の形態4にかかる半導体装置80の等価回路は、図18の符号91aを付した矩形枠で囲む部分に相当する。ポリシリコン層83は、半導体基板7のおもて面上にフィールド酸化膜43bを介して設けられている。ポリシリコン層83は、内蔵抵抗部81およびゲートランナー15の延在部16’を有する。内蔵抵抗部81は、互いに離れて配置されたゲートパッドメタル55とゲートランナー15とを電気的に接続する接続部である。
実施の形態4にかかる半導体装置80においては、メインIGBT20のゲート電極28に、ゲートランナー15を介して内蔵抵抗部81が接続された状態となる。内蔵抵抗部81は、ゲートパッド12に電気的に接続された第1部分(第3ゲート電極層部)81aと、当該第1部分81aをゲートランナー15に電気的に接続する第2部分(第4ゲート電極層部)81bと、を有する。内蔵抵抗部81の第1部分81aは、層間絶縁膜44を挟んでゲートパッド12全体に対向する。ゲートパッド12は、ゲートパッドメタル55の、パッシベーション膜47の開口部に露出された部分で構成される。ゲートパッドメタル55は、層間絶縁膜44を介してポリシリコン層83上に設けられている。
内蔵抵抗部81の第1部分81aが層間絶縁膜44を挟んでゲートパッド12の全面に対向していればよく、内蔵抵抗部81の第1部分81aの外周端部の輪郭形状は少なくともゲートパッド12よりも若干大きい略矩形状であればよい。内蔵抵抗部81の第2部分81bは、内蔵抵抗部81の第1部分81aとゲートランナー15の延在部16’とを連結する。実施の形態4にかかる半導体装置80においては、実施の形態2と同様に、内蔵抵抗部81の第1部分81aの抵抗値は第2部分81bの抵抗値よりも小さく、内蔵抵抗部81の第2部分81bがセンスIGBT30の内蔵抵抗として主に機能する。
内蔵抵抗部81の第2部分81bは、例えば、内蔵抵抗部81の第1部分81aとゲートランナー15の延在部16’との間に位置し、内蔵抵抗部81の第1部分81aからゲートランナー15の延在部16’へ延在する直線状の平面形状を有する。図示省略するが、内蔵抵抗部81の第2部分81bは、例えば、内蔵抵抗部81の第1部分81aとゲートランナー15との間に位置して、内蔵抵抗部81の第1部分81aとゲートランナー15とを連結してもよい。
ゲートランナー15の延在部16’は、略U字状の平面形状を有し、U字の両端部がそれぞれゲートランナー15の異なる箇所に連結されている。ゲートランナー15と当該ゲートランナー15の延在部16’とで、内蔵抵抗部81の周囲を囲む略矩形状の平面形状が形成されている。
実施の形態1~3にかかる半導体装置10,10’,70に実施の形態4にかかる半導体装置80を適用して、第2セル領域3と、ゲートパッド12が配置された領域と、の両方にそれぞれ内蔵抵抗部17,81が配置されていてもよい。
以上、説明したように、実施の形態4によれば、内蔵抵抗部によってゲートパッドとゲートランナーとを連結させた場合においても、実施の形態1~3と同様の効果を得ることができる。また、実施の形態4によれば、ゲートパッドが配置された領域に内蔵抵抗部を付けることでセンスIGBTにゲート抵抗が接続された構成となるが、メインIGBTにもゲート抵抗が接続された構成となる。これによって、メインIGBTのゲート電圧のミラー期間が大きくなり、スイッチング損失が悪化する。そのため、センスIGBTのゲートランナーと検出領域との間に内蔵抵抗部を付けたほうがスイッチングの損失悪化を防ぐことができる。
(実施例1)
次に、センスIGBT30のESD耐量について検証した。図18,19は、センスIGBTのESD耐量を評価するためのESD評価装置のマシーンモデルの回路構成を示す回路図である。図20,21は、実施例1のセンス抵抗の抵抗値とセンスIGBTのESD耐量との関係を示す特性図である。図20,21は、それぞれ図18,19に示すESD評価回路90a,90bを用いて測定されている。
次に、センスIGBT30のESD耐量について検証した。図18,19は、センスIGBTのESD耐量を評価するためのESD評価装置のマシーンモデルの回路構成を示す回路図である。図20,21は、実施例1のセンス抵抗の抵抗値とセンスIGBTのESD耐量との関係を示す特性図である。図20,21は、それぞれ図18,19に示すESD評価回路90a,90bを用いて測定されている。
図18に示す半導体装置91aは、実施の形態4にかかる半導体装置80(図16,17参照)に相当し、並列接続されたメインIGBT20およびセンスIGBT30と、メインIGBT20のゲートとスイッチ92との間に接続された内蔵抵抗RGと、を備える。半導体装置91aの内蔵抵抗RGは、内蔵抵抗部81の第2部分81bに相当する。
図18に示すESD評価回路90aのスイッチ92をオンすると一定の電圧になるまでコンデンサ96に充電された電荷がメインIGBT20およびセンスIGBT30に供給される(この一定になった電圧を、以下、ESDの印加電圧とする)。また、センスIGBT30のエミッタは接地されているが、メインIGBT20のエミッタは接地されていないため、センスIGBT30のゲート・エミッタ間にのみ電荷が供給される。
電流源93の正極はスイッチ92に接続され、負極は接地されている。電流源93の正極とスイッチ92との間に、装置の配線のインダクタンスLmを想定した配線インダクタンス94と、配線の抵抗Rmを想定した抵抗負荷95と、が直列に接続されている。電流源93の正極と配線インダクタンス94との間において、電流源93の正極・負極間に配線等による寄生容量を想定したコンデンサ96が接続されている。
図19に示すESD評価回路90bが図18に示すESD評価回路90aと異なる点は、内蔵抵抗RGがメインIGBT20およびセンスIGBT30のゲート間に接続されている点である。図19の半導体装置91bは、実施の形態1にかかる半導体装置10(図2~5参照)に相当し、並列接続されたメインIGBT20およびセンスIGBT30と、メインIGBT20およびセンスIGBT30のゲート間に接続された内蔵抵抗RGと、を備える。半導体装置91bの内蔵抵抗RGは、内蔵抵抗部17の第2部分17bに相当する。
図19に示すESD評価回路90bのコンデンサ96に充電された電荷は、スイッチ92をオンすると、センスの内蔵抵抗RGを介してセンスIGBT30のゲートに充電(チャージ)される。このときの電圧がセンスIGBT30のゲート絶縁耐圧を超える電圧値になると、ゲート絶縁膜37が絶縁破壊する。
図18に示すESD評価回路90aを用いて、半導体装置91aの内蔵抵抗RGの抵抗値を種々変更して、センスIGBT30の内蔵抵抗RGの抵抗値とESD耐量との関係(以下、実施例1とする)を図20に示す。図18,19に示すESD評価回路90a,90bを用いて、それぞれ半導体装置91a,91bのセンスIGBT30の内蔵抵抗RGの抵抗値と、センスIGBT30のゲート・エミッタ間のピーク電圧と、の関係をシミュレーションした結果を図21に示す。
図20に示す結果から、内蔵抵抗RGの抵抗値が高いほど、センスIGBT30のESD耐量を高くすることができることが確認された。図20中の矢印の方向は、センスIGBT30のESD耐量が高くなる方向を示している。また、図20に示す結果から、センスIGBT30のESD破壊電圧は、内蔵抵抗RGの抵抗値の高さに比例して高くなることが確認された。図21に示す結果から、内蔵抵抗RGの抵抗値が高いほど、センスIGBT30のゲート・エミッタ間のピーク電圧を低くすることができることが確認された。図18,19のいずれのESD評価回路90a,90bにおいてもほぼ同じ結果となることがわかる。
図20,21の横軸は内蔵抵抗RGの抵抗値[Ω]である。図20の縦軸には、ゲート絶縁膜37の絶縁破壊時にセンスIGBT30に供給されていたESDの印加電圧(以下、ESD破壊電圧とする)を任意単位(arbitrary unit(a.u.))で示す。図21の縦軸には、センスIGBT30のゲート・エミッタ間のピーク電圧を任意単位で示す。
(実施例2)
次に、センスIGBT30へのESDの印加電圧と内蔵抵抗RGの抵抗値との関係について検証した。上述した図19に示すESD評価回路90bを用いて、半導体装置91bの内蔵抵抗RGの抵抗値を種々変更して、センスIGBT30のゲートで発生するESD波形をシミュレーションした結果(以下、実施例2とする)を図22に示す。図22は、実施例2のセンスIGBTのESD波形をシミュレーションした結果を示す説明図である。図22の横軸は経過時間[秒(s)]であり、縦軸にはセンスIGBT30のゲート・エミッタ間電圧を任意単位で示す。従来例(図28~31参照)のゲートで発生するESD波形は図示省略する。従来例は、本発明の内蔵抵抗RG(内蔵抵抗部81の第2部分81b)を有していない点が実施例2と異なる。
次に、センスIGBT30へのESDの印加電圧と内蔵抵抗RGの抵抗値との関係について検証した。上述した図19に示すESD評価回路90bを用いて、半導体装置91bの内蔵抵抗RGの抵抗値を種々変更して、センスIGBT30のゲートで発生するESD波形をシミュレーションした結果(以下、実施例2とする)を図22に示す。図22は、実施例2のセンスIGBTのESD波形をシミュレーションした結果を示す説明図である。図22の横軸は経過時間[秒(s)]であり、縦軸にはセンスIGBT30のゲート・エミッタ間電圧を任意単位で示す。従来例(図28~31参照)のゲートで発生するESD波形は図示省略する。従来例は、本発明の内蔵抵抗RG(内蔵抵抗部81の第2部分81b)を有していない点が実施例2と異なる。
従来例では、センスIGBT130のゲートに印加される電圧が発振し、最初のパルスの電圧(図22の符号99で示す箇所に相当)によって生じるESDの印加電圧が高くなった。そのためセンスIGBT130のゲート絶縁耐圧を超える電圧値となったときに、センスIGBT130のゲート絶縁膜37が絶縁破壊することが確認された。一方、図22に示す結果から、実施例2においては、センスIGBT30のゲートに印加される電圧が発振するが、従来例と比べて、最初のパルスの電圧値が小さくなることが確認された。それに加えて、ポリシリコンからなる内蔵抵抗RGの抵抗値を高くするほど、最初のパルスの電圧値を小さくすることができることがわかる。この最初のパルスの電圧ピークが小さくなれば、ゲート絶縁膜37が絶縁破壊しにくくなり、ESD耐量が向上すると考えられる。
一方、図21の結果より、半導体装置91aのESD評価回路90aと半導体装置91bのESD評価回路90bは、最初のパルスの電圧ピークが同じ値になったため、半導体装置91aと半導体装置91bとでESD耐量は同じ効果を得ることができると考えられる。内蔵抵抗RGを半導体装置91aに付けた場合は、メインIGBT20とセンスIGBT30のゲート抵抗が増加するが、メインIGBT20のゲート・エミッタ間容量CGEが大きいためスイッチングのミラー期間が長くなり、スイッチング損失が悪化する。
一方、半導体装置91bに内蔵抵抗RGを付けた場合は、センスIGBT30のゲート抵抗のみが増加するが、センスIGBT30は、メインIGBT20に対してゲート・エミッタ間容量CGEが1/1000と小さいため、センスIGBT30のスイッチングのミラー期間が非常に小さい。そのため、半導体装置91bに内蔵抵抗RGを付けてもミラー期間の増加が少なくなり、スイッチング損失の悪化を少なくすることができる。したがって、低スイッチング損失を想定すると、半導体装置91bに内蔵抵抗RGを付けることが望ましい。
好ましくは、内蔵抵抗RGの抵抗値は、10Ω以上5000Ω以下とするとよい。その理由として、以下2つの理由が挙げられる。1つ目の理由は、ポリシリコンからなる内蔵抵抗RGの抵抗値が高すぎると、内蔵抵抗RGに流れる電流により内蔵抵抗RGで熱集中して破壊しやすくなるからである。従来例では検出領域104で破壊が起きるのに対して、本発明においては、上述したように内蔵抵抗RGで熱集中により内蔵抵抗RGで熱破壊が起きるため、ESD耐量(図20の縦軸のESD破壊電圧に相当)が低下する。2つ目の理由は、内蔵抵抗RGが5000Ωより大きいと、センスIGBT30のゲート電圧のミラー期間が長くなり、スイッチング損失が悪くなるからである。以上のことより、内蔵抵抗RGの抵抗値が5000Ω以下であれば、熱破壊およびスイッチング損失の影響度をともに少なくすることができる。
(実施例3)
次に、センスIGBT30のESD耐量と過渡センス電圧(センス抵抗161にかかるセンス電圧VSC:図24参照)との関係について検証した。上述した図18に示すESD評価回路90aを用いて、半導体装置91aの内蔵抵抗RGの抵抗値(150Ω、200Ω、250Ω)と、センスIGBT30のESD耐量と過渡センス電圧との関係をシミュレーションした結果(以下、実施例3とする)を図23に示す。また、図23には、図24に示すスイッチング回路を用いて、従来例のセンスIGBT130のESD耐量と過渡センス電圧との関係をシミュレーションした結果を示す。図23は、実施例3のセンスIGBTのESD耐量と過渡センス電圧との関係をシミュレーションした結果を示す説明図である。図23の横軸および縦軸ともに任意単位である。
次に、センスIGBT30のESD耐量と過渡センス電圧(センス抵抗161にかかるセンス電圧VSC:図24参照)との関係について検証した。上述した図18に示すESD評価回路90aを用いて、半導体装置91aの内蔵抵抗RGの抵抗値(150Ω、200Ω、250Ω)と、センスIGBT30のESD耐量と過渡センス電圧との関係をシミュレーションした結果(以下、実施例3とする)を図23に示す。また、図23には、図24に示すスイッチング回路を用いて、従来例のセンスIGBT130のESD耐量と過渡センス電圧との関係をシミュレーションした結果を示す。図23は、実施例3のセンスIGBTのESD耐量と過渡センス電圧との関係をシミュレーションした結果を示す説明図である。図23の横軸および縦軸ともに任意単位である。
図23に示す結果から、従来例では、センスIGBT130においてゲート・エミッタ間の容量を増加させると、ESD耐量が高くなるが、過渡センス電圧も高くなる。それに対して、実施例3においては、内蔵抵抗RGを備えることで、内蔵抵抗RGを備えないこと以外が同じ条件である従来例と比べて、過渡センス電圧を維持した状態で、ESD耐量のみを向上させることができる。また、実施例3においては、センスIGBT30の内蔵抵抗RGを大きくするにつれて、過渡センス電圧を維持した状態で、ESD耐量のみが向上されることが確認できた。したがって、内蔵抵抗RGを付けることによって、過渡センス電圧とESD耐量のトレードオフを改善することができる。
以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。また、本発明は、導電型(n型、p型)を反転させても同様に成り立つ。
以上のように、本発明にかかる半導体装置は、メインIGBTと同一の半導体基板に、メインIGBTに流れる過電流を検出するセンスIGBTを備えた半導体装置に有用であり、特に制御ICを内蔵するIPMに適している。
1 活性領域
2 活性領域の第1セル領域
3 活性領域の第2セル領域
4 活性領域の第2セル領域の検出領域
5 活性領域の第2セル領域の引抜領域
6 エッジ終端領域
7 半導体基板
10,10’,70,80,91a,91b 半導体装置
11 エミッタパッド
12 ゲートパッド
13 センスポリシリコン層
13b 内蔵抵抗部の第1部分の外周端部
14 センスエミッタパッド
15 ゲートランナー
16,16’ ゲートランナーの延在部
17,81 内蔵抵抗部
17a,17a’,81a 内蔵抵抗部の第1部分
17b,17b’,19,19’,71,73,73’,74,74’,81b 内蔵抵抗部の第2部分
18,18’ センス容量部
21 n-型ドリフト領域
22,32 p型ベース領域
23 蓄積領域
24,34 n+型エミッタ領域
25,35 p+型コンタクト領域
26,36 トレンチ
27,37 ゲート絶縁膜
28,38 ゲート電極
29 p+型コレクタ領域
41,42 p+型分離領域
43a 局部絶縁膜
43b フィールド酸化膜
44 層間絶縁膜
45,46,46’ コンタクトホール
47 パッシベーション膜
48a,48b パッシベーション膜の開口部
51,52 エミッタ電極
53 ゲートランナーメタル
54,54’ ゲートランナーメタルの延在部
55 ゲートパッドメタル
56 コレクタ電極
61 フィールドリミッティングリング
62 ポリシリコン層
63 フィールドプレート
72,72’ センス容量部
75 ポリシリコン層の一部
83 ポリシリコン層
90a,90b ESD評価回路
92 スイッチ
93 電流源
94 配線インダクタンス
95 抵抗負荷
96 コンデンサ
RS センス抵抗
X 半導体基板のおもて面に平行な方向(第1方向)
Y 第1方向と直交する方向でかつ半導体基板のおもて面に平行な方向(第2方向)
Z 厚さ方向
w1 内蔵抵抗部の第2部分の長さ
w2 内蔵抵抗部の第2部分の幅
w3 内蔵抵抗部とセンス容量部との距離
w11 内蔵抵抗部の第2部分の幅
t 内蔵抵抗部の厚さ
2 活性領域の第1セル領域
3 活性領域の第2セル領域
4 活性領域の第2セル領域の検出領域
5 活性領域の第2セル領域の引抜領域
6 エッジ終端領域
7 半導体基板
10,10’,70,80,91a,91b 半導体装置
11 エミッタパッド
12 ゲートパッド
13 センスポリシリコン層
13b 内蔵抵抗部の第1部分の外周端部
14 センスエミッタパッド
15 ゲートランナー
16,16’ ゲートランナーの延在部
17,81 内蔵抵抗部
17a,17a’,81a 内蔵抵抗部の第1部分
17b,17b’,19,19’,71,73,73’,74,74’,81b 内蔵抵抗部の第2部分
18,18’ センス容量部
21 n-型ドリフト領域
22,32 p型ベース領域
23 蓄積領域
24,34 n+型エミッタ領域
25,35 p+型コンタクト領域
26,36 トレンチ
27,37 ゲート絶縁膜
28,38 ゲート電極
29 p+型コレクタ領域
41,42 p+型分離領域
43a 局部絶縁膜
43b フィールド酸化膜
44 層間絶縁膜
45,46,46’ コンタクトホール
47 パッシベーション膜
48a,48b パッシベーション膜の開口部
51,52 エミッタ電極
53 ゲートランナーメタル
54,54’ ゲートランナーメタルの延在部
55 ゲートパッドメタル
56 コレクタ電極
61 フィールドリミッティングリング
62 ポリシリコン層
63 フィールドプレート
72,72’ センス容量部
75 ポリシリコン層の一部
83 ポリシリコン層
90a,90b ESD評価回路
92 スイッチ
93 電流源
94 配線インダクタンス
95 抵抗負荷
96 コンデンサ
RS センス抵抗
X 半導体基板のおもて面に平行な方向(第1方向)
Y 第1方向と直交する方向でかつ半導体基板のおもて面に平行な方向(第2方向)
Z 厚さ方向
w1 内蔵抵抗部の第2部分の長さ
w2 内蔵抵抗部の第2部分の幅
w3 内蔵抵抗部とセンス容量部との距離
w11 内蔵抵抗部の第2部分の幅
t 内蔵抵抗部の厚さ
Claims (8)
- 半導体基板に設けられた活性領域と、
前記半導体基板に設けられ、前記活性領域の周囲を囲む終端領域と、
を備え、
前記活性領域は、
第1絶縁ゲート型バイポーラトランジスタが配置された第1セル領域と、
前記第1セル領域に隣接して配置された第2セル領域と、を含み、
前記第2セル領域は、前記第1絶縁ゲート型バイポーラトランジスタよりも面積の小さい第2絶縁ゲート型バイポーラトランジスタが配置された第1領域と、
前記第1セル領域と前記第1領域とを分離する第2領域と、を含み、
前記第2領域は、
前記半導体基板の上に酸化膜を介して設けられた第1ゲート電極層と、
前記第1ゲート電極層の上に、層間絶縁膜を介して設けられた、前記第2絶縁ゲート型バイポーラトランジスタのエミッタ電極と、を含み、
前記終端領域は、前記半導体基板の上に前記酸化膜を介して設けられ、前記活性領域の周囲を囲み、前記第1絶縁ゲート型バイポーラトランジスタの第1ゲート電極に電気的に接続されたゲートランナーを備え、
前記第1ゲート電極層は、
前記第2絶縁ゲート型バイポーラトランジスタの第2ゲート電極に電気的に接続された第1ゲート電極層部と、
前記第2領域の内部において前記第1ゲート電極層部から前記ゲートランナーへ延在する平面形状を有し、前記第1ゲート電極層部と前記ゲートランナーとを電気的に接続する第2ゲート電極層部と、を有し、
前記第2ゲート電極層部の抵抗値は、10Ω以上5000Ω以下であることを特徴とする半導体装置。 - 前記第2ゲート電極層部は、前記第1ゲート電極層部から前記ゲートランナーへ直線状に延在する平面形状を有し、前記第1ゲート電極層部と前記ゲートランナーとを連結することを特徴とする請求項1に記載の半導体装置。
- 前記第2ゲート電極層部は、前記第1ゲート電極層部から蛇行して延在し前記ゲートランナーへ至る平面形状を有し、前記第1ゲート電極層部と前記ゲートランナーとを連結することを特徴とする請求項1に記載の半導体装置。
- 前記第2ゲート電極層部は、前記第2領域の外周に沿って前記第1ゲート電極層部から前記ゲートランナーへL字状に延在する平面形状を有し、前記第1ゲート電極層部と前記ゲートランナーとを連結することを特徴とする請求項1に記載の半導体装置。
- 前記第1ゲート電極層部と前記ゲートランナーとの間に、2つの前記第2ゲート電極層部が並列に接続されていることを特徴とする請求項1に記載の半導体装置。
- 前記ゲートランナーは、前記第2領域の外周に沿って延在し、前記第1領域の周囲を囲む延在部を有し、
前記第2ゲート電極層部は、前記第1ゲート電極層部から前記ゲートランナーの延在部へ延在する平面形状を有し、前記第1ゲート電極層部と前記ゲートランナーの延在部とを連結することを特徴とする請求項1に記載の半導体装置。 - 前記活性領域のうち、前記第1セル領域および前記第2セル領域を除く部分であり、前記終端領域に隣接して配置された第3領域と、
前記第3領域において前記半導体基板の上に前記酸化膜を介して設けられた第2ゲート電極層と、
前記第2ゲート電極層の上に、前記層間絶縁膜を介して設けられたゲートパッドと、
をさらに備え、
前記第2ゲート電極層は、
前記層間絶縁膜を挟んで前記ゲートパッドに対向する第3ゲート電極層部と、
前記第3領域の内部において前記第3ゲート電極層部から前記ゲートランナーへ延在する平面形状を有し、前記第3ゲート電極層部と前記ゲートランナーとを電気的に接続する第4ゲート電極層部と、を有することを特徴とする請求項1に記載の半導体装置。 - 前記第1絶縁ゲート型バイポーラトランジスタは、前記半導体基板の深さ方向に延びる前記第1ゲート電極を有するトレンチゲート構造であることを特徴とする請求項1~7のいずれか一つに記載の半導体装置。
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