JP2015201660A - トレンチ型絶縁ゲートmos半導体装置 - Google Patents
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Abstract
Description
内表面にはゲート酸化膜14が形成され、さらにその内部は導電性多結晶シリコン等からなるゲート電極15が埋設されている。そしてpベース領域12の表面には隣接するトレンチ13の略中間にp+型ボディ領域17が配設されている。そしてp+型ボディ領域17とトレンチ13の側壁とにそれぞれ隣接してn型エミッタ領域16が設けられている。ゲート電極15上には絶縁膜18が配設され、セルの活性領域(主電流が流れる領域)の全面にアルミニウム等からなる金属電極(エミッタ電極)19が設けられる。この絶縁膜18が前記ゲート電極15と前記金属電極19とを絶縁分離している。そして、金属電極19がn+型エミッタ領域16とp+型ボディ領域17の表面に共通にオーミック接触するように、絶縁膜18に開口が設けられる。
上記発明のトレンチ型絶縁ゲートMOS半導体装置において、前記局部的な開口部は、形成間隔が一定であり、かつ、前記トレンチの長手方向の幅よりも、トレンチの長手方向に対する直角の方向に長い辺を持つことにしてもよい。
[数2]tn->5×ρ−90 式(2)
上記発明のトレンチ型絶縁ゲートMOS半導体装置において、耐圧クラスが1200V級において、前記一導電型半導体基板の抵抗率(ρ(Ωcm))および厚さ(tn-(μm))が次式(3)で示される関係を有することにしてもよい。
[数3]tn->4×ρ−110 式(3)
上記発明のトレンチ型絶縁ゲートMOS半導体装置において、耐圧クラスが3300V級において、前記一導電型半導体基板の抵抗率(ρ(Ωcm))および厚さ(tn-(μm))が次式(4)で示される関係を有することにしてもよい。
[数4]tn->3×ρ−180 式(4)
上記発明のトレンチ型絶縁ゲートMOS半導体装置において、耐圧クラスをVmaxとした場合、前記一導電型半導体基板の抵抗率(ρ(Ωcm))と濃度((密度)ND(cm-3))の相関はρ×ND≒4.59×1016cm-3を適用して換算し、前記抵抗率および厚さ(tn-(μm))が次式(5)で示される関係を有することにしてもよい。
[数5]ND×(tn-+0.033Vmax+70)>1.54×1018×Vmax-0.299 式(5)
(参考例1)
以下、本発明の参考例1について、図1〜図9を参照して説明する。なお、本参考例1では、特に、耐圧1200Vのトレンチ型IGBTについて説明する。
の最小幅を1μmとし、トレンチとトレンチの間の中央部に最小幅部分が配置されるように形成した。
ッファ層50およびp型コレクタ層51をイオン注入ならびに熱処理によって形成しない製造方法とすることもできる。
1)半導体基板の仕様とフィールドストップ層(FS層)に起因するアバランシェ降伏突入時の電流増加
2)IGBTの表面構造に起因するアバランシェ降伏突入時の電流増加、である。
[数6]
ND×(tn-+0.033Vmax+70)>1.54×1018Vmax-0.299で示される範囲で基板濃度(密度)NDと基板厚さtn-を選択すればよい。ここで、抵抗率と濃度(密度)の相関はρ×ND≒4.59×1016cm-3を適用して換算した。
(実施例)
実施例にかかる図30(a)の要部平面図では、ストライプ状の平面パターンを有するトレンチ61に囲まれた領域がフローティングp領域152であり、図30(c)に示すように、このフローティングp領域152の表面に形成されている絶縁膜62に一定の間隔でコンタクトホール63が設けられ、エミッタ電極71がコンタクトホール63を介してフローティングp領域152に導電接続される。図30(a)、(b)に示すように、隣接するフローティングp領域152の間にはトレンチ61を挟んで、pベース領域52とその表面層に形成されるエミッタ領域53と高濃度p+型ボディ領域54の表面に、エミッタ電極71のエミッタコンタクトホール64が形成される。
(参考例2)
図31に示すIGBTの平面図(a)と(a)のA−A断面図である同図(b)では、フローティングp領域の濃度(密度)(またはシート抵抗(Ω/cm2))と、トレンチ長手方向のエミッタランナー65間の距離を調節することで、チップの活性領域外周部に設けられたエミッタランナー65を、前述したフローティングp領域上のコンタクトホール63と同様の機能を持たせた場合である。
12、12a、52 pベース領域
12b、152 フローティングp領域、第二トレンチ間表面領域
13、61 トレンチ
14 ゲート酸化膜、
15、72 ゲート電極
16、53 n+型エミッタ領域、
17、54 p+型ボディ領域
18、62 絶縁膜、BPSG
19、71 エミッタ電極
22、73 コレクタ電極
23 レジストマスク
40、64 エミッタコンタクトホール
50、55 n型バッファ層、n型FS層
5156 p型コレクタ層
63 コンタクトホール
65 エミッタランナー
80 トレンチゲート構造。
Claims (10)
- 一導電型半導体基板の一方の主表面に選択的に形成される他導電型ベース領域と、
該ベース領域の表面に選択的に形成される一導電型エミッタ領域と、
該一導電型エミッタ領域表面から前記他導電型ベース領域を貫き、前記一導電型半導体基板に達する複数の直線状平面パターンを有するトレンチと、
該トレンチ内にゲート絶縁膜を介して形成されるゲート電極と、
前記他導電型ベース領域と前記一導電型エミッタ領域の両表面に接触するエミッタ電極と、
前記一導電型半導体基板の他方の主表面に形成される他導電型コレクタ層と、
該コレクタ層に接触するコレクタ電極と、
前記一導電型半導体基板であるドリフト層と前記他導電型コレクタ層との間に一導電型で、かつ、前記ドリフト層よりも高濃度であって前記他方の主表面からの拡散深さが10μm以上のフィールドストップ層と、
を備えるトレンチゲート型絶縁ゲートバイポーラトランジスタにおいて、
前記他導電型ベース領域は前記複数のトレンチによって第一領域と第二領域に区分され、該第一領域の半導体基板表面にはエミッタ電極が直接接触し、前記第二領域表面には絶縁膜を介してエミッタ電極が接触し、かつ前記第二領域表面の絶縁膜に設けられる局部的な開口部を介して前記エミッタ電極が前記第二領域表面に接続され、前記局部的な開口部の形成間隔によって調整され単位面積当たり100mΩ/cm2以下の抵抗成分を有するように形成された前記第二領域を通って電流の一部がエミッタ電極に流れる構成を備えることを特徴とするトレンチ型絶縁ゲートMOS半導体装置。 - 前記局部的な開口部は、形成間隔が一定であり、かつ、前記トレンチの長手方向の幅よりも、トレンチの長手方向に対する直角の方向に長い辺を持つことを特徴とする請求項1に記載のトレンチ型絶縁ゲートMOS半導体装置。
- オフ状態において、アバランシェ降伏を起こす際に、前記他導電型ベース領域の第一領域と前記ドリフト層との間のpn接合から該ドリフト層内を前記コレクタ層に向かって広がる空間電荷領域の端部と前記コレクタ層の間隔が少なくとも10μm以上であることを特徴とする請求項1または2に記載のトレンチ型絶縁ゲートMOS半導体装置。
- 前記フィールドストップ層の不純物濃度が1×1016cm-3よりも低濃度であることを特徴とする請求項1から3のいずれか一項に記載のトレンチ型絶縁ゲートMOS半導体装置。
- オフ状態において、アバランシェ降伏を起こす際に、前記他導電型ベース領域と前記ドリフト層との間に形成されるpn接合から該ドリフト層内を前記コレクタ層に向かって広がる空間電荷領域の端部から前記コレクタ層までの間に存在する、前記フィールドストップ層の非空間電荷領域の不純物濃度が1×1012cm-3以上であることを特徴とする請求項4に記載のトレンチ型絶縁ゲートMOS半導体装置。
- 前記ドリフト層のライフタイムが1μsよりも長いことを特徴とする請求項5に記載のトレンチ型絶縁ゲートMOS半導体装置。
- 耐圧クラスが600V級において、前記一導電型半導体基板の抵抗率(ρ(Ωcm))および厚さ(tn-(μm))が次式(1)で示される関係を有することを特徴とする請求項6に記載のトレンチ型絶縁ゲートMOS半導体装置。
[数1]tn->5×ρ−90 式(1) - 耐圧クラスが1200V級において、前記一導電型半導体基板の抵抗率(ρ(Ωcm))および厚さ(tn-(μm))が次式(2)で示される関係を有することを特徴とする請求項6に記載のトレンチ型絶縁ゲートMOS半導体装置。
[数2]tn->4×ρ−110 式(2) - 耐圧クラスが3300V級において、前記一導電型半導体基板の抵抗率(ρ(Ωcm))および厚さ(tn-(μm))が次式(3)で示される関係を有することを特徴とする請求項6に記載のトレンチ型絶縁ゲートMOS半導体装置。
[数3]tn->3×ρ−180 式(3) - 耐圧クラスをVmaxとした場合、前記一導電型半導体基板の抵抗率(ρ(Ωcm))と濃度((密度)ND(cm-3))の相関はρ×ND≒4.59×1016cm-3を適用して換算し、前記抵抗率および厚さ(tn-(μm))が次式(4)で示される関係を有することを特徴とする請求項6に記載のトレンチ型絶縁ゲートMOS半導体装置。
[数4]ND×(tn-+0.033Vmax+70)>1.54×1018×Vmax-0.299 式(4)
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