JP2007329270A - 絶縁ゲート型バイポーラトランジスタ - Google Patents
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Abstract
【解決手段】P型コレクタ層2の上にN−型ドリフト層4が位置し、N−型ドリフト層4の内部表面側に位置するP型ベース層5を有する半導体基板1と、半導体基板1の表面1a側にP型ベース層5に隣接して形成されたトレンチ6に埋め込まれたゲート電極8と、P型ベース層5の内部表面側に位置するN+型エミッタ層9およびP+型ボディ層10とを備え、半導体基板1の平面レイアウトにおいて、ゲート電極8がストライプ状に配置され、ゲート電極8の長手方向で、P型ベース層5が間隔をおいて複数配置されているIGBTに対して、隣り合うP型ベース層5同士を電気的に接続するように、P+型ボディ層10を、P型ベース層5の内部から隣のP型ベース層5の内部まで連続させた形状とする。
【選択図】図1
Description
図1に、本発明の第1実施形態におけるIGBTの斜視図を示し、図2、3、4に、それぞれ、図1中のA−A線断面図、B−B線断面図、C−C線断面図を示す。なお、図1では、半導体基板1の表面1aおよび裏面1bに形成されている層間絶縁膜11、エミッタ電極12、コレクタ電極13を省略している。
(1)第1実施形態のIGBTは、X軸方向においても、セルが間引かれた構造であり、すなわち、上記した実施形態では、半導体基板表面1aにストライプ状に配置されたゲート電極8の隣り合うもの同士によって挟まれた複数の領域のうち、X軸方向における一部の領域のみに短冊形のセル20を形成する場合に対して、本発明を適用した例を説明した。
5…P型ベース層、6…トレンチ、7…ゲート絶縁膜、8…ゲート電極、
9…N+型エミッタ層、10…P+型ボディ層、11…層間絶縁膜、
12…エミッタ電極、13…コレクタ電極。
Claims (2)
- 第1導電型の第1半導体層(2)、前記第1半導体層(2)の上に位置する第2導電型の第2半導体層(4)および前記第2半導体層(4)の内部表面側に位置する第1導電型の第3半導体層(5)を有し、前記第3半導体層(5)が位置する側の面を表面(1a)とする半導体基板(1)と、
前記半導体基板の表面(1a)から前記第3半導体層(5)よりも深く形成され、前記第3半導体層(5)に隣接するトレンチ(6)と、
前記トレンチ(6)の内部に、ゲート絶縁膜(7)を介して、埋め込まれたゲート電極(8)と、
前記第3半導体層(5)の内部表面側に配置され、前記トレンチ(6)に接する第2導電型の第4半導体層(9)と、
前記第3半導体層(5)の内部表面側であって、前記第4半導体層(9)とは異なる位置に配置された第1導電型の第5半導体層(10)と、
前記第5半導体層(10)を介して前記第3半導体層(5)と電気的に接続され、かつ、前記第4半導体層(9)と電気的に接続された第1電極(12)と、
前記第1半導体層(2)と電気的に接続された第2電極(13)とを備え、
前記半導体基板の表面(1a)を真上から見たときの平面レイアウトにおいて、前記ゲート電極(8)が、一方向に細長い形状で、ストライプ状に複数配置されており、前記第3半導体層(5)が、隣り合う前記ゲート電極(8)の間に、前記ゲート電極(8)の延長方向で間隔をおいて、複数配置されている絶縁ゲート型バイポーラトランジスタであって、
前記第5半導体層(10)は、前記ゲート電極(8)の延長方向で、前記第3半導体層(5)の内部から隣の前記第3半導体層(5)の内部まで連続する形状であることを特徴とする絶縁ゲート型バイポーラトランジスタ。 - 前記第1電極(12)と電気的に接続された前記第3半導体層(5)は、
前記半導体基板の表面(1a)に対してストライプ状に配置された前記ゲート電極(8)の隣り合うもの同士によって挟まれた複数の領域のうち、一部の領域のみに配置されていることを特徴とする請求項1に記載の絶縁ゲート型バイポーラトランジスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2006158828A JP4910489B2 (ja) | 2006-06-07 | 2006-06-07 | 絶縁ゲート型バイポーラトランジスタ |
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JP4910489B2 JP4910489B2 (ja) | 2012-04-04 |
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JP2006158828A Expired - Fee Related JP4910489B2 (ja) | 2006-06-07 | 2006-06-07 | 絶縁ゲート型バイポーラトランジスタ |
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JP (1) | JP4910489B2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
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